KR101431758B1 - 안정적인 워드라인 전압을 발생할 수 있는 플래시 메모리장치 - Google Patents

안정적인 워드라인 전압을 발생할 수 있는 플래시 메모리장치 Download PDF

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Abstract

안정적인 워드라인 전압을 발생할 수 있는 플래시 메모리 장치가 개시된다. 상기 플래시 메모리 장치의 일예에 따르면, 멀티레벨 셀에 대한 리드(read) 동작을 위하여 하나 이상의 워드라인 전압을 발생하는 워드라인 전압 발생부와, 상기 하나 이상의 워드라인 전압 및 초기화 전압을 입력받으며, 스위칭 동작에 의하여 상기 하나 이상의 워드라인 전압 및 초기화 전압을 선택적으로 출력하는 스위치부 및 상기 스위치부의 출력에 기반하여 상기 멀티레벨 셀의 워드라인을 구동하기 위한 로우 디코더를 구비하는 것을 특징으로 한다.

Description

안정적인 워드라인 전압을 발생할 수 있는 플래시 메모리 장치{Flash memory device capable of generating a stable wordline voltage}
본 발명은 플래시 메모리 장치에 관한 것으로서, 자세하게는 워드라인 전압을 안정적으로 발생할 수 있는 플래시 메모리 장치에 관한 것이다.
불휘발성 메모리 장치로서 주로 사용되는 플래시 메모리 장치는, 전기적으로 데이터를 삭제하거나 다시 기록할 수 있는 비휘발성 기억 장치로서, 마그네틱 디스크 메모리를 기반으로 하는 저장 매체에 비해 전력 소모가 적으면서도 하드 디스크와 같이 액세스 타임(Access Time)이 빠른 특징을 갖는다.
플래시 메모리 장치는 셀과 비트라인의 연결 상태에 따라 노어(NOR)형과 낸드(NAND)형으로 구분된다. 노어(NOR)형 플래시 메모리 장치는 1개의 비트라인에 2개 이상의 셀 트랜지스터가 병렬로 연결된 형태로서, 채널 핫 일렉트론(channel hot electron) 방식을 사용하여 데이터를 저장하고, F-N 터널링(Fowler-Nordheim tunneling) 방식을 사용하여 데이터를 소거한다. 또한, 낸드(NAND)형 플래시 메모리 장치는 1개의 비트 라인에 2개 이상의 셀 트랜지스터가 직렬로 연결된 형태로서, F-N 터널링 방식을 사용하여 데이터를 저장 및 소거한다. 일반적으로, 노 어(NOR)형 플래시 메모리 장치는 전류 소모가 크기 때문에 고집적화에는 불리하지만, 고속화에 용이하게 대처할 수 있는 장점이 있고, 낸드(NAND)형 플래시 메모리 장치는 노어형 플래시 메모리에 비해 적은 셀 전류를 사용하기 때문에, 고집적화에 유리한 장점이 있다.
도 1a은 일반적인 낸드(NAND)형 플래시 메모리 장치에 구비되는 메모리 셀 구조를 나타내는 회로도이다. 도 1에는, 다수의 워드라인(WL11 내지 WL14) 및 다수의 메모리 셀들(M11~M14)이 도시되며, 상기 다수의 메모리 셀들(M11~M14)은 선택용 트랜지스터들(ST1, ST2)과 함께 스트링(string) 구조를 이루고, 비트라인(BL)과 접지전압(VSS) 사이에 직렬로 연결된다.
도 1b는 일반적인 노어(NOR)형 플래시 메모리 장치에 구비되는 메모리 셀 구조를 나타내는 회로도이다. 도시된 바와 같이, 노어(NOR)형의 플래시 메모리 장치의 경우에는, 각각의 메모리 셀들(M21 내지 M26)이 비트라인(BL1,BL2)과 소스 라인(CSL) 사이에 연결된다.
상기와 같은 플래시 메모리 장치들, 특히 노어(NOR)형의 플래시 메모리 장치는 코드(Code) 저장을 목적으로 사용될 수 있으며, 코드(Code) 저장 용도로 사용되기 위해서는 리드(Read) 동작시 지연시간 없이 동작 속도가 빨라야 하는 것이 중요하다. 이를 위하여, 리드(Read) 동작시 셀의 워드라인(Word line)으로 인가되는 워드라인 전압을 스탠바이(Standby) 상태에서도 항상 생성 및 유지하는 방법이 사용되고 있으며, 워드라인 전압을 디코더(로우 디코더)의 전원 전압으로 제공한다. 이에 따라, 리드 동작 명령이 장치로 인가되면, 고 전압(High voltage)의 워드라인 전압을 생성하기 위한 지연시간 없이 바로 리드(Read) 동작을 수행할 수 있다.
한편, 플래시 메모리 장치의 저장용량을 증가시키는 방법중의 하나로서 멀티레벨 셀(Multi Level Cell, MLC) 기술이 있다. MLC 기술은 하나의 셀을 여러 단위의 문턱전압으로 프로그램하여, 하나의 메모리 셀에 2 이상의 멀티비트를 저장하는 것으로서, 하나의 메모리 셀에 하나의 비트만을 저장하는 싱글레벨 셀(Single Level Cell, SLC) 기술과 구분된다.
일예로서, 하나의 멀티레벨 셀에 2 비트의 데이터를 저장하는 경우 문턱전압이 4 가지의 분포를 가지는 데, 상기 셀에 저장된 데이터를 리드하기 위해서는 3 가지의 다른 레벨을 갖는 워드라인 전압들이 필요하다. 이러한 워드라인 전압들은 각각 일정한 값으로 유지되어야 멀티레벨 셀에 대해 안정된 리드 동작을 수행할 수 있다.
도 2a는 종래 방식에 따른 워드라인 전압 발생을 나타내기 위한 플래시 메모리 장치의 일부 구성에 관한 블록도이다. 또한 도 2b는 종래 방식에 따라 발생될 수 있는 워드라인 전압의 레벨을 나타내기 위한 파형도이다.
도 2a에 도시된 바와 같이, 일반적인 메모리 장치는 워드라인 전압 발생부(11), 스위치부(12) 및 로우 디코더(13)를 구비한다. 워드라인 전압 발생부(11)는 일반적으로 전하 펌프 및 전압 레귤레이터(미도시) 회로를 이용하여 하나 이상의 워드라인 전압들(Vread1 내지 Vread3)을 발생한다. 일반적인 전압 레귤레이터 회로는, 출력하고자 하는 목표 전압보다 높은 전압을 전원으로 이용하여, 출력전압이 목표 전압보다 낮은 경우에는 전하(charge)를 출력단으로 제공하여 출력전압을 상승시키며, 출력전압이 목표 전압에 다다른 경우에는 전하의 제공을 차단함으로써 추가적인 전압 상승을 막는 구조를 갖는다.
그러나, 상기와 같은 구조에서는, 출력단으로 원하지 않는 전하가 유입되어 출력 전압이 상승하는 경우에는 이를 낮추기 위한 방법이 제공되지 않는다. 일예로서, 리드 동작을 위하여 워드라인 전압 발생부(11)에서 발생된 워드라인 전압들(Vread1 내지 Vread3)은 스위치부(12)의 스위칭 동작에 의하여 순차적으로 로우 디코더(13)로 제공된다. 낮은 전압 레벨을 갖는 워드라인 전압 Vread1 로부터 높은 전압 레벨을 갖는 워드라인 전압 Vread3 까지 순차적으로 스위칭되고 나면, 스위치부(12)의 출력 노드(Na)에 존재하는 기생 커패시턴스(Ca)는 워드라인 전압 Vread3 에 해당하는 전압을 갖는다.
이후, 새로운 리드 동작을 수행하게 되면, 상기 노드(Na)의 기생 커패시턴스 성분과 워드라인 전압 Vread1의 출력 노드(Nb)의 커패시턴스 성분(Cb) 사이에 차지 쉐어링(charge sharing)이 발생하며, 이에 따라 워드라인 전압 Vread1의 레벨이 미세하게 상승된다. 즉, 도 2b에 도시된 바와 같이, 리드 동작의 각 사이클(cycle)마다 워드라인 전압 Vread1을 발생하는 경우, 상기 워드라인 전압 Vread1의 레벨이 계속해서 미세하게 상승하게 되며, 이에 따라 워드라인 전압 Vread1을 안정적으로 출력할 수 없게 된다.
통상적으로 출력 노드(Nb)의 기생 커패시턴스(Ca)가 상기 노드(Na)의 기생 커패시턴스(Cb)보다 크기 때문에, 적은 수의 리드 동작에서 상기와 같은 워드라인 전압 레벨의 상승은 크게 문제가 되지 않을 수 있다. 그러나 상기와 같은 과정이 지속적으로 반복되면, 리드 동작의 신뢰성을 저하시킬 수 있을 정도로 워드라인 전압(특히, 워드라인 전압 Vread1)이 상승하게 되는 문제가 발생한다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 워드라인 전압 레벨의 불안정에 의해 야기될 수 있는 리드 동작의 신뢰성 저하를 방지할 수 있는 플래시 메모리 장치 및 그 구동방법을 제공하는 것을 목적으로 한다.
상기와 같은 목적을 달성하기 위하여, 본 발명의 일실시예에 따른 플래시 메모리 장치는, 멀티레벨 셀에 대한 리드(read) 동작을 위하여 하나 이상의 워드라인 전압을 발생하는 워드라인 전압 발생부와, 상기 하나 이상의 워드라인 전압 및 초기화 전압을 입력받으며, 스위칭 동작에 의하여 상기 하나 이상의 워드라인 전압 및 초기화 전압을 선택적으로 출력하는 스위치부 및 상기 스위치부의 출력에 기반하여 상기 멀티레벨 셀의 워드라인을 구동하기 위한 로우 디코더를 구비하는 것을 특징으로 한다.
한편 상기 플래시 메모리 장치는, 상기 스위치부를 제어하기 위한 제어신호를 발생하며, 리드 동작시 상기 스위치부가 적어도 하나의 구간 동안 상기 초기화 전압을 출력하도록 제어하는 제어회로를 더 구비할 수 있다.
바람직하게는, 상기 스위치부는, 상기 멀티레벨 셀을 리드하기 위한 제1 내지 제n 워드라인 전압들을 입력받으며, 상기 워드라인 전압들 중 적어도 하나의 워드라인 전압을 출력한 후 상기 초기화 전압을 출력하는 것을 특징으로 한다.
또한 바람직하게는, 상기 스위치부는, 상기 워드라인 전압들 중 가장 높은 레벨을 갖는 워드라인 전압을 출력한 후 상기 초기화 전압을 출력하는 것을 특징으로 한다.
한편, 상기 스위치부는, 2 비트의 데이터를 저장하는 멀티레벨 셀을 리드하기 위한 제1 내지 제3 워드라인 전압들(Vread1 내지 Vread3)을 입력받으며(단, Vread1 < Vread2 < Vread3), 하나의 리드 사이클(read cycle) 동안, 상기 제1 내지 제3 워드라인 전압들을 순차적으로 출력하기 위한 스위칭 동작 및 상기 초기화 전압을 출력하기 위한 스위칭 동작을 수행할 수 있다.
바람직하게는, 상기 스위치부는, 상기 제3 워드라인 전압을 출력한 후 상기 제1 워드라인 전압을 출력하기 전에 상기 초기화 전압을 출력하는 것을 특징으로 한다.
한편, 상기 초기화 전압은, 상기 제3 워드라인 전압보다 낮은 전압레벨을 갖는 것을 특징으로 한다.
한편, 상기 초기화 전압은, 장치로 인가되는 전원전압(VDD)인 것을 특징으로 한다.
한편, 상기 초기화 전압은, 접지전압인 것을 특징으로 한다.
바람직하게는, 상기 스위치부는, 상기 워드라인 전압을 스위칭하기 위한 제1 스위치부 및 상기 초기화 전압을 스위칭하기 위한 제2 스위치부를 구비할 수 있다.
또한 바람직하게는, 상기 제1 스위치부는, 상기 멀티레벨 셀을 리드하기 위한 제1 내지 제n 워드라인 전압들을 각각 스위칭하기 위하여, 제1 제어신호 내지 제n 제어신호에 의해 각각 제어되는 제1 내지 제n 스위치를 구비하는 것을 특징으 로 한다.
또한 바람직하게는, 상기 제1 스위치부는, 2 비트의 데이터를 저장하는 멀티레벨 셀을 리드하기 위한 제1 내지 제3 워드라인 전압들(Vread1 내지 Vread3)을 각각 스위칭하기 위하여, 제1 내지 제3 제어신호에 의해 각각 제어되는 제1 내지 제3 스위치를 구비하며(단, Vread1 < Vread2 < Vread3), 상기 제2 스위치부는, 상기 초기화 전압을 스위칭하기 위하여 제4 제어신호에 의해 제어되는 제4 스위치를 구비하는 것을 특징으로 한다.
또한 바람직하게는, 상기 초기화 전압을 출력하기 위하여, 하나의 리드 사이클(read cycle)에서 상기 제4 제어신호가 적어도 하나의 구간 동안 활성화되는 것을 특징으로 한다.
또한 바람직하게는, 제1 내지 제3 워드라인 전압들을 순차적으로 출력하기 위하여 상기 제1 내지 제3 제어신호가 순차적으로 활성화되며, 상기 제3 제어신호가 활성화된 후 상기 제1 제어신호가 활성화되기 전에 상기 제4 제어신호가 활성화되는 것을 특징으로 한다.
한편, 본 발명의 다른 실시예에 따른 플래시 메모리 장치에 따르면, 메모리 셀을 리드(read)하기 위한 워드라인 전압을 발생하는 워드라인 전압 발생부와, 상기 워드라인 전압을 입력받아 이를 스위칭하여 출력하는 제1 스위치부와, 상기 제1 스위치부와 출력단을 공유하며, 초기화 전압을 입력받아 이를 스위칭하여 출력하는 제2 스위치부와, 상기 제1 및 제2 스위치부의 출력단에 연결되며, 상기 메모리 셀의 워드라인을 구동하기 위한 로우 디코더 및 상기 제1 스위치부 및 상기 제2 스위 치부를 제어하기 위한 제어신호를 발생하며, 상기 워드라인 전압이 상기 출력단으로 제공된 이후, 상기 출력단의 전압을 초기화하기 위하여 상기 초기화 전압이 상기 출력단으로 제공되도록 제어하는 제어회로를 구비하는 것을 특징으로 한다.
상기한 바와 같은 본 발명에 따르면, 메모리 셀을 리드하기 위한 워드라인 전압을 안정적으로 발생함으로써 리드 동작의 신뢰성을 향상시킬 수 있는 효과가 있다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시 예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 3은 본 발명의 일실시예에 따른 플래시 메모리 장치를 나타내는 블록도이다. 도시된 바와 같이 상기 플래시 메모리 장치(100)는, 워드라인 전압 발생부(110), 스위치부(120) 및 로우 디코더(130)를 구비할 수 있다. 또한 상기 플래시 메모리 장치(100)는, 스위치부(120)의 스위칭 동작을 제어하기 위한 제어신호(C[1:n], Cini)를 발생하는 제어회로(140)를 더 구비할 수 있다.
워드라인 전압 발생부(110)는 플래시 메모리 장치(100)에 구비되는 메모리 셀(미도시)의 워드라인을 구동하기 위한 워드라인 전압을 발생한다. 특히 메모리 셀이 하나의 셀 당 복수 비트의 데이터를 저장하는 멀티레벨 셀을 구비하는 경우, 워드라인 전압 발생부(110)는 상기 멀티레벨 셀을 리드(read)하기 위한 복수 개의 워드라인 전압(Vread1 내지 Vreadn)을 발생한다. 일예로서, 플래시 메모리 장치(100)에 구비되는 멀티레벨 셀이 2 비트의 데이터를 저장하는 경우, 워드라인 전압 발생부(110)는 상기 멀티레벨 셀을 리드하기 위하여 3 개의 워드라인 전압(Vread1 내지 Vread3)을 발생할 수 있다.
워드라인 전압 발생부(110)에서 발생된 하나 이상의 워드라인 전압(Vread1 내지 Vreadn)은 스위치부(120)로 제공된다. 스위치부(120)는 상기 하나 이상의 워드라인 전압(Vread1 내지 Vreadn)외에, 소정의 전압 레벨을 갖는 초기화 전압(Vini)을 입력받는다. 스위치부(120)는 스위칭 동작에 기반하여 하나 이상의 워드라인 전압(Vread1 내지 Vreadn) 및 초기화 전압(Vini)을 선택적으로 출력단(Na)을 통해 출력한다. 상기 초기화 전압(Vini)의 레벨은, 하나 이상의 워드라인 전압(Vread1 내지 Vreadn)들 중 가장 높은 전압 레벨을 갖는 워드라인 전압보다 작은 값일 수 있으며, 바람직하게는 초기화 전압(Vini)으로서 플래시 메모리 장치(100)로 제공되는 전원전압(VDD)을 이용할 수 있다. 또한 초기화 전압(Vini)은 접지전압(VSS)을 이용하여도 무방하다.
로우 디코더(130)는, 스위치부(120)를 통해 제공되는 워드라인 전압(Vread1 내지 Vreadn)을 이용하여 메모리 셀의 워드라인을 구동한다. 즉, 로우 디코더(130)는 스위치부(120)의 출력에 기반하여 워드라인 전압(Vread1 내지 Vreadn)을 순차적 으로 입력받으며, 상기 입력된 워드라인 전압(Vread1 내지 Vreadn)을 메모리 셀의 워드라인으로 제공함으로써 메모리 셀에 저장된 데이터를 리드한다. 일예로서, 가장 낮은 레벨을 갖는 제1 워드라인 전압(Vread1)부터 가장 높은 레벨을 갖는 제n 워드라인 전압(Vreadn)이 메모리 셀의 워드라인으로 제공될 수 있다.
한편, 상기 스위치부(120)는, 워드라인 전압(Vread1 내지 Vreadn)을 스위칭하기 위한 스위치 외에 상기 초기화 전압(Vini)을 스위칭하기 위한 스위치를 더 구비할 수 있다. 일예로서, n 개의 워드라인 전압(Vread1 내지 Vreadn)을 스위칭하기 위하여 상기 스위치부(120)는 n 개의 스위치를 구비할 수 있으며, 또한 초기화 전압(Vini)을 스위칭하기 위한 별도의 스위치를 더 구비할 수 있다.
제어회로(140)는 상기 스위치부(120)에 구비되는 스위치들을 제어하기 위한 제어신호(C[1:n], Cini)를 발생한다. 제어신호 C[1:n]는 워드라인 전압(Vread1 내지 Vreadn)을 스위칭하는 스위치를 제어하는 신호이며, 제어신호 Cini는 초기화 전압(Vini)을 스위칭하는 스위치를 제어하는 신호이다. 특히, 하나의 리드 사이클(read cycle) 동안 워드라인 전압(Vread1 내지 Vreadn)은 순차적으로 스위칭되어 출력단(Na)으로 제공되는데, 제어회로(140)는 상기 리드 사이클(read cycle) 내에서 적어도 하나의 구간 동안 초기화 전압(Vini)이 출력단(Na)으로 제공되도록 제어한다. 바람직하게는, 높은 전압 레벨을 갖는 워드라인 전압이 출력단(Na)으로 제공된 이후에 상대적으로 낮은 전압 레벨을 갖는 워드라인 전압이 출력단(Na)으로 제공되는 경우, 상기 높은 전압 레벨을 갖는 워드라인 전압의 출력과 낮은 전압 레벨을 갖는 워드라인 전압의 출력 사이에 상기 초기화 전압(Vini)이 출력단(Na)으로 제공되도록 제어할 수 있다.
일예로서, 하나의 리드 사이클(read cycle)에서 워드라인 전압(Vread1 내지 Vreadn)이 순차적으로 출력단(Na)으로 제공되면, 상기 출력단(Na)에 형성되는 기생 커패시턴스(Ca)에는 제n 워드라인 전압(Vreadn)에 해당하는 높은 전압이 저장될 수 있다. 이후 다음의 리드 사이클(read cycle)에서 제1 워드라인 전압(Vread1)이 제공되는 경우, 상기 출력단(Na)의 기생 커패시턴스(Ca)와 제1 워드라인 전압(Vread1)을 출력하는 단(Nb) 사이에 차지 쉐어링(charge sharing)이 발생함으로써, 제1 워드라인 전압(Vread1)의 실제 레벨이 목표 전압 레벨보다 소폭 상승할 수 있다. 이에 따라, 상기 리드 사이클(read cycle) 내에서 제n 워드라인 전압(Vreadn)이 출력단(Na)으로 제공된 이후에 초기화 전압(Vini)이 출력단(Na)으로 제공되도록 제어할 수 있다. 또한 상기 리드 사이클(read cycle)에서 제1 워드라인 전압(Vread1)이 출력단(Na)으로 제공되기 이전에, 상기 초기화 전압(Vini)이 출력단(Na)으로 제공되도록 제어할 수 있다.
상기와 같이 구성될 수 있는 플래시 메모리 장치(100)의 자세한 동작을 도 4를 참조하여 설명하면 다음과 같다.
도 4는 도 3에 도시된 워드라인 전압 발생부 및 스위치부를 자세하게 나타내는 블록도이다. 특히 도 4는 멀티레벨 셀 각각이 2 비트의 데이터를 저장하는 경우에 적용되는 실시예를 나타내고 있으나, 본 발명은 상기 실시예에 한정될 필요는 없으며 다양한 변형이 가능하다.
도 4에 도시된 바와 같이 워드라인 전압 발생부(110)는 적어도 하나의 레귤 레이터(111, 112, 113) 및 전하펌프(114)를 구비할 수 있다. 레귤레이터(113)는 소정의 전원전압(VDD)을 이용하여 이를 레귤레이팅 하여 출력한다. 상기 레귤레이터(113)의 출력은 전하펌프(114)로 제공되며, 전하펌프(114)는 펌핑 동작에 기반하여 높은 레벨을 갖는 전압을 발생하여 출력한다. 전하펌프(114)의 출력은 제3 워드라인 전압(Vread3)으로서 이용될 수 있다.
한편 다른 레귤레이터들(111, 112)은 전하펌프(114)의 출력을 이용하여 각각 제1 워드라인 전압(Vread1) 및 제2 워드라인 전압(Vread2)을 발생할 수 있다. 상기와 같이 발생될 수 있는 제1 내지 제3 워드라인 전압(Vread1 내지 Vread3)은 스위치부(120)로 제공된다.
스위치부(120)는 복수의 스위치를 구비할 수 있다. 일예로서, 스위치부(120)는 제1 내지 제3 워드라인 전압(Vread1 내지 Vread3)을 각각 스위칭 하기 위한 제1 스위치부(제1 스위치 내지 제3 스위치(121, 122, 123))를 구비할 수 있다. 또한 상기 스위치부(120)는 초기화 전압(Vini)을 스위칭 하기 위한 제2 스위치부(제4 스위치(124))를 더 구비할 수 있다. 상기 제1 스위치 내지 제4 스위치(121, 122, 123, 124)는 출력단(Na)에 공통적으로 연결된다.
한편, 제어회로(140)는 스위치부(120)에 구비되는 제1 스위치 내지 제4 스위치(121 내지 124)를 제어하기 위한 제어신호들(C1, C2, C3, Cini)을 발생한다. 일예로서, 제어회로(140)는 제1 제어신호(C1)를 발생하여 제1 스위치(121)로 제공하며, 제2 제어신호(C2)를 발생하여 제2 스위치(122)로 제공하고, 제3 제어신호(C3)를 발생하여 제3 스위치(123)로 제공하며, 제4 제어신호(Cini)를 발생하여 제4 스 위치(124)로 제공할 수 있다.
워드라인 전압 발생부(110)는 리드 동작시 지연시간 없이 바로 리드 동작이 가능하도록 상기 제1 내지 제3 워드라인 전압(Vread1 내지 Vread3)을 스탠바이(Standby) 상태에서도 항상 생성 및 유지할 수 있다. 스위치부(120)는 제어회로(140)의 제어하에서 제1 내지 제3 워드라인 전압(Vread1 내지 Vread3) 및 초기화 전압(Vini)을 선택적으로 출력단(Na)으로 제공한다.
2 비트의 데이터를 저장하는 멀티레벨 셀을 리드하기 위하여, 하나의 리드 사이클 내에서 제1 제어신호(C1)에 응답하여 제1 스위치(121)가 턴온됨으로써, 가장 낮은 레벨을 갖는 제1 워드라인 전압(Vread1)이 먼저 선택적으로 출력된다. 로우 디코더(130)가 상기 제1 워드라인 전압(Vread1)을 메모리 셀의 워드라인으로 제공함으로써 리드 동작이 수행된다.
이후 제2 제어신호(C2)에 응답하여 제2 스위치(122)가 턴온되어 제2 워드라인 전압(Vread2)이 로우 디코더(130)로 제공되며, 제2 워드라인 전압(Vread2)을 이용하여 메모리 셀에 대한 리드 동작이 수행된다. 또한, 이후 제3 제어신호(C3)에 응답하여 제3 스위치(123)가 턴온됨으로써 제3 워드라인 전압(Vread3)이 로우 디코더(130)로 제공되며, 제3 워드라인 전압(Vread3)을 이용하여 메모리 셀에 대한 리드 동작이 수행된다. 이와 같은 하나의 리드 사이클(read cycle)이 수행되고 나면, 이후의 리드 사이클(read cycle)이 반복적으로 수행되며, 또한 각각의 리드 사이클(read cycle)에서 상기와 같은 워드라인 전압의 스위칭 동작이 수행된다.
한편, 상기 리드 사이클(read cycle)에서 소정의 구간 동안 제4 제어신 호(Cini)에 응답하여 제4 스위치(124)가 턴온되며, 이에 따라 상기 구간에서 출력단(Na)으로 초기화 전압(Vini)이 제공된다. 바람직하게는 제3 워드라인 전압(Vread3)이 선택적으로 제공된 이후에 출력단(Na)의 기생 커패시턴스(Ca)에 제3 워드라인 전압(Vread3)에 해당하는 높은 전압이 저장되므로, 상기 리드 사이클(read cycle) 내에서 제3 제어신호(C3)가 활성화된 이후에 제4 제어신호(Cini)가 활성화되도록 한다. 상기와 같은 동작을 다른 관점에서 볼 때, 상기 리드 사이클(read cycle) 내에서 제1 제어신호(C1)가 활성화되기 이전에 상기 제4 제어신호(Cini)가 활성화되도록 제어하는 것으로도 설명이 가능하다.
상술하였던 바와 같이, 초기화 전압(Vini)의 레벨이 제3 워드라인 전압(Vread3)보다 낮은 값이 되도록 함으로써, 출력단(Na)의 기생 커패시턴스(Ca)에 저장되는 전압의 레벨을 낮출 수 있으며, 이에 따라 제1 워드라인 전압(Vread1)의 레벨이 불안정해지는 것을 방지할 수 있다. 또한 바람직하게는 초기화 전압(Vini)으로서 전원전압(VDD)이 이용될 수 있으며, 또한 접지전압(VSS)이 이용될 수 있다.
한편, 도 4의 경우에는 메모리 셀을 리드함에 있어서, 낮은 레벨을 갖는 제1 워드라인 전압(Vread1)으로부터 높은 레벨을 갖는 제3 워드라인 전압(Vread3)이 순차적으로 스위칭되는 경우를 설명하였다. 그러나 상기 스위칭 순서는 이에 한정될 필요가 없다. 일예로서 리드 사이클(read cycle) 내에서 제2 워드라인 전압(Vread2), 제1 워드라인 전압(Vread1) 및 제3 워드라인 전압(Vread3)의 순서로 스위칭 동작이 수행되는 경우, 상기 초기화 전압(Vini)의 제공 시점은 달라질 수 있다. 즉, 이러한 경우에는 제2 워드라인 전압(Vread2)이 출력단(Na)으로 제공된 이후에 초기화 전압(Vini)을 출력단(Na)으로 제공할 수 있으며, 또는 제3 워드라인 전압(Vread3)이 출력단(Na)으로 제공된 이후에 초기화 전압(Vini)을 출력단(Na)으로 제공할 수 있다. 또한 하나의 리드 사이클(read cycle) 내에서 제2 워드라인 전압(Vread2)이 출력단(Na)으로 제공된 이후 및 제3 워드라인 전압(Vread3)이 출력단(Na)으로 제공된 이후 모두에 초기화 전압(Vini)을 출력단(Na)으로 제공할 수 있다.
도 5는 도 3의 스위치부를 구현하는 일예를 나타내는 회로도이다. 도시된 바와 같이 스위치부(120)에 구비되는 스위치들(일예로서 제1 내지 제4 스위치(121 내지 124))은 각각 NMOS 트랜지스터 또는 PMOS 트랜지스터로 이루어질 수 있다. 일예로서 모든 스위치들(121 내지 124)이 PMOS 트랜지스터(P1 내지 P4)로 구현된 것이 도시되어 있다.
도 6a,b는 도 3에 도시된 제어신호 및 워드라인 전압의 일예를 나타내는 파형도이다. 먼저 도 6a에 도시된 바와 같이, 하나의 리드 사이클(read cycle) 내에서 제1 제어신호(C1)가 로우 값을 가짐에 따라 제1 스위치(P1)가 턴온되며, 제1 스위치(P1)의 소스 단에 연결된 제1 워드라인 전압(Vread1)이 출력단(Na)으로 제공된다.
이후 제2 제어신호(C2) 및 제3 제어신호(C3)가 순차적으로 로우 값을 가짐에 따라, 제2 스위치(P2) 및 제3 스위치(P3)가 순차적으로 턴온되고, 제2 스위치(P2)의 소스 단에 연결된 제2 워드라인 전압(Vread2)과 제3 스위치(P3)의 소스 단에 연결된 제3 워드라인 전압(Vread3)이 순차적으로 출력단(Na)으로 제공된다. 또한 제3 워드라인 전압(Vread3)이 출력된 이후에, 제4 제어신호(Cini)가 로우 값을 가짐에 따라 제4 스위치(P4)가 턴온되고, 제4 스위치(P4)의 소스 단에 연결된 초기화 전압(Vini)이 출력단(Na)으로 제공된다. 도 6b는 상기와 같은 동작에 의하여 로우 디코더(130)로 제공되는 워드라인 전압의 레벨을 나타내고 있으며, 도시된 바와 같이 리드 동작시 이용되는 제1 내지 제3 워드라인 전압(Vread1 내지 Vread3), 특히 제1 워드라인 전압(Vread1)의 레벨이 안정적인 것을 볼 수 있다.
도 7은 도 3에 도시된 제어신호의 다른 일예를 나타내는 파형도이다. 도시된 바와 같이 초기화 전압(Vini)을 선택적으로 출력하기 위하여 제4 제어신호(Cini)는 하나의 리드 사이클(read cycle) 내에서 하나의 구간 또는 그 이상의 구간에서 활성화될 수 있다. 상술하였던 바와 같이 높은 레벨의 워드라인 전압을 출력한 후 낮은 레벨의 워드라인 전압을 순차적으로 출력하는 경우에 있어서, 상기 제4 제어신호(Cini)를 활성화시킬 수 있다.
한편, 앞선 발명의 설명에서는 멀티레벨 셀이 2 비트의 데이터를 저장하는 경우를 일예로 하여 설명하였다. 그러나 본 발명의 실시예는 이에 국한되지 않으며, 멀티레벨 셀이 더 많은 비트의 데이터를 저장하는 경우에도 적용이 가능하다. 일예로서 멀티레벨 셀이 3 비트의 데이터를 저장하는 경우, 스위치부(120)는 5개 이상의 워드라인 전압(바람직하게는, 7 개의 워드라인 전압)을 입력받아 이에 대한 스위칭 동작을 수행한다. 이에 대하여, 높은 레벨의 워드라인 전압을 출력한 후 낮은 레벨의 워드라인 전압을 순차적으로 출력하는 경우에 있어서, 초기화 전압(Vini)을 선택적으로 출력하기 위한 제어신호를 활성화시킨다. 또한 이와 같은 경우에서도, 하나의 리드 사이클(read cycle) 내에서 하나의 구간 또는 그 이상의 구간에 대하여 상기 제어신호를 활성화시킬 수 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
도 1a,b는 일반적인 낸드(NAND)형 및 노어(NOR)형 플래시 메모리 장치의 메모리 셀 구조를 나타내는 회로도이다.
도 2a,b는 종래의 플래시 메모리 장치를 나타내는 블록도 및 이에 따른 워드라인 전압의 레벨을 나타내는 파형도이다.
도 3은 본 발명의 일실시예에 따른 플래시 메모리 장치를 나타내는 블록도이다.
도 4는 도 3에 도시된 워드라인 전압 발생부 및 스위치부를 자세하게 나타내는 블록도이다.
도 5는 도 3의 스위치부를 구현하는 일예를 나타내는 회로도이다.
도 6a,b는 도 3에 도시된 제어신호 및 워드라인 전압의 일예를 나타내는 파형도이다.
도 7은 도 3에 도시된 제어신호의 다른 일예를 나타내는 파형도이다.
* 도면의 주요부분에 대한 부호의 설명 *
100: 플래시 메모리 장치
110: 워드라인 전압 발생부
120: 스위치부
130: 로우 디코더
140: 제어회로

Claims (19)

  1. 멀티레벨 셀을 포함하는 플래시 메모리 장치에 있어서,
    상기 멀티레벨 셀에 대한 리드(read) 동작을 위하여, 서로 다른 전압 레벨을 갖는 복수 개의 워드라인 전압들을 발생하는 워드라인 전압 발생부;
    상기 복수 개의 워드라인 전압들 및 초기화 전압을 입력받으며, 하나의 리드 사이클 동안 순차적인 스위칭 동작에 의하여 상기 복수 개의 워드라인 전압들 및 초기화 전압을 선택적으로 출력하며, 상기 복수 개의 워드라인 전압들과 출력 노드 사이에 각각 연결되는 복수 개의 제1 스위치들과, 상기 초기화 전압과 상기 출력 노드 사이에 연결되는 제2 스위치를 포함하는 스위치부; 및
    상기 스위치부의 출력에 기반하여 상기 멀티레벨 셀의 워드라인을 구동하기 위한 로우 디코더를 구비하고,
    상기 복수 개의 워드라인 전압들은, 제1 전압 레벨을 갖는 제1 워드라인 전압, 상기 제1 전압 레벨보다 큰 제2 전압 레벨을 갖는 제2 워드라인 전압, 상기 제2 전압 레벨보다 큰 제3 전압 레벨을 갖는 제3 워드라인 전압을 포함하고,
    상기 하나의 리드 사이클 동안, 상기 제2 워드라인 전압 및 제3 워드라인 전압 각각이 상기 출력 노드로 제공된 이후에 상기 초기화 전압이 상기 출력 노드로 제공되는 것을 특징으로 하는 플래시 메모리 장치.
  2. 제1항에 있어서,
    상기 복수 개의 워드라인 전압들 및 상기 초기화 전압에 대응하여, 복수 개의 제어신호들을 상기 스위치부로 제공하는 제어회로를 더 구비하는 것을 특징으로 하는 플래시 메모리 장치.
  3. 제1항에 있어서, 상기 스위치부는,
    상기 멀티레벨 셀을 리드하기 위한 제1 내지 제n 워드라인 전압들을 입력받으며,
    상기 워드라인 전압들 중 적어도 하나의 워드라인 전압을 출력한 후 상기 초 기화 전압을 출력하는 것을 특징으로 하는 플래시 메모리 장치.
  4. 삭제
  5. 삭제
  6. 제1항에 있어서, 상기 스위치부는,
    상기 제3 워드라인 전압을 출력한 후 상기 제1 워드라인 전압을 출력하기 전에 상기 초기화 전압을 출력하는 것을 특징으로 하는 플래시 메모리 장치.
  7. 제1항에 있어서,
    상기 초기화 전압은, 상기 제3 워드라인 전압보다 낮은 전압레벨을 갖는 것을 특징으로 하는 플래시 메모리 장치.
  8. 삭제
  9. 삭제
  10. 삭제
  11. 삭제
  12. 삭제
  13. 삭제
  14. 삭제
  15. 플래시 메모리 장치에 있어서,
    멀티레벨 셀에 대한 리드(read) 동작을 위하여 복수 개의 워드라인 전압들을 발생하며, 상기 복수 개의 워드라인 전압들은 제1 전압 레벨을 갖는 제1 워드라인 전압, 제2 전압 레벨을 갖는 제2 워드라인 전압 및 상기 제1 및 제2 전압 레벨들보다 큰 제3 전압 레벨을 갖는 제3 워드라인 전압을 포함하는 워드라인 전압 발생부;
    상기 워드라인 전압 발생부로부터 상기 복수 개의 워드라인 전압들을 각각 입력받으며, 하나의 리드 사이클 동안 상기 복수 개의 워드라인 전압들 각각을 스위칭하여 출력 노드로 출력하는 복수 개의 제1 스위치들;
    초기화 전압을 수신하고, 상기 초기화 전압을 스위칭하여 상기 출력 노드로 출력하는 제2 스위치;
    상기 제1 및 제2 스위치들의 출력 노드에 연결되고, 상기 멀티레벨 셀의 워드라인을 구동하는 로우 디코더; 및
    상기 제1 및 제2 스위치들을 제어하기 위한 복수 개의 제어신호들을 생성하는 제어회로를 구비하며,
    상기 초기화 전압은, 상기 하나의 리드 사이클 동안 상기 제2 및 제3 워드라인 전압들이 상기 출력 노드로 각각 제공된 직후에 상기 초기화 전압이 상기 출력 노드로 제공되는 것을 특징으로 하는 플래시 메모리 장치.
  16. 제15항에 있어서,
    상기 제2 스위치부는, 상기 하나의 리드 사이클(read cycle) 동안 적어도 2회의 구간에서 상기 초기화 전압을 출력하는 것을 특징으로 하는 플래시 메모리 장치.
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