JP5106817B2 - 信頼性を向上させることができるフラッシュメモリ装置 - Google Patents

Description

本発明は半導体メモリ装置に係り、より具体的には不揮発性メモリ装置に関する。

半導体メモリ装置に貯蔵されたデータのリフレッシュなしに電気的に消去及びプログラム可能な半導体メモリ装置に対する要求が漸次的に増加している。また、メモリ装置の貯蔵容量及び集積度を高めるのが主なフローである。貯蔵データのリフレッシュなしに大容量及び高い集積度を提供する不揮発性半導体メモリ装置の一例がＮＡＮＤフラッシュメモリ装置である。パワーオフの時にもデータをそのまま維持するから、そのようなフラッシュメモリ装置は電源が急に遮断されるような電子装置（例えば、携帯用端末機、携帯用コンピュータなど）に幅広く使われている。

表１から分かるように、十分に耐久性が維持された状態におけるデータ−保有特性（ｄａｔａ−ｒｅｔｅｎｔｉｏｎ ｃｈａｒａｃｔｅｒｉｓｔｉｃ）及びプログラム／消去サイクル数（ｔｈｅ ｎｕｍｂｅｒ ｏｆ ｐｒｏｇｒａｍ／ｅｒａｓｅ ｃｙｃｌｅｓ）は、フローティングゲート構造を有する不揮発性メモリ装置の信頼性と最も密接に係わっている。貯蔵された電荷（電子）が多様な欠陥メカニズム（ｆａｉｌｕｒｅ ｍｅｃｈａｎｉｓｍｓ）によりフローティングゲートから抜け、その結果、スレッショルド電圧が低くなる。これに反して、制御ゲートが特定電圧に維持された状態でフローティングゲートが徐々に電子を得る時、電荷獲得の相反した影響が生じ、その結果、スレッショルド電圧が増加する。プログラム／消去サイクルの繰り返しは、セルトランジスタの酸化膜にストレスを与え、セルトランジスタのトンネル酸化膜の破壊のようなフェイルを引き起こす。フラッシュメモリ装置において、プログラム／消去耐久性は、プログラム及び消去動作の間トンネル酸化膜に電荷がトラップされるため、主要な問題になっている。電荷トラップは、メモリ装置のスレッショルド電圧ウィンドウまたは次のサイクルのプログラム／消去時間に影響を与える可能性がある。

データを貯蔵する貯蔵領域（以下、“データ貯蔵領域”という）とコードを貯蔵する領域（以下、“コード貯蔵領域”という）とを有するフラッシュメモリ装置が提案されている。データ貯蔵領域とコード貯蔵領域とは不揮発性メモリセルを含む。各不揮発性メモリセルは、データ‘１’の消去状態とデータ‘０’のプログラム状態とのうちのいずれか一つを有する。消去状態とプログラム状態とに対応するスレッショルド電圧分布（ｔｈｒｅｓｈｏｌｄ ｖｏｌｔａｇｅ ｄｉｓｔｒｉｂｕｔｉｏｎｓ）が図１に示されている。消去状態にあるメモリセルのスレッショルド電圧は基準電圧（例えば、０Ｖ）より低く、プログラム状態にあるメモリセルのスレッショルド電圧は基準電圧（例えば、０Ｖ）より高い。ストリング構造を有するＮＡＮＤフラッシュメモリ装置の場合、図２に示したように、選択されたメモリセルのワードライン（例えば、ＷＬ１）には０Ｖの読み出し電圧Ｖｒｅａｄが印加され、非選択のメモリセルのワードライン（例えば、ＷＬ０、ＷＬ２〜ＷＬｍ−１）には５Ｖの読み出し電圧Ｖｒｅａｄが各々印加される。不揮発性メモリセルはプログラムループの繰り返しによってプログラムされる。プログラムループが繰り返される時、ワードラインに供給されるプログラム電圧は所定の増加分だけ段階的に増加される。前に説明された読み出し及びプログラム動作のバイアス条件はデータ貯蔵領域とコード貯蔵領域とに全部同一に適用される。

読み出し動作が繰り返されることによって、消去されたメモリセルのスレッショルド電圧分布が、非選択のワードラインに印加される読み出し電圧Ｖｒｅａｄ（５Ｖ）によって変化する。例えば、図３に破線で示したように、読み出し動作の繰り返しの後に消去メモリセルのスレッショルド電圧が、選択されたワードラインに印加される読み出し電圧Ｖｒｅａｄ（０Ｖ）より高くなる。これは“読み出しディスターブ”（ｒｅａｄｄｉｓｔｕｒｂ）と呼ばれる。このような読み出しディスターブは読み出しフェイル（ｒｅａｄ ｆａｉｌ）の原因になっている。特に、このような読み出しフェイルがコード貯蔵領域で誘起される場合、コード貯蔵領域に貯蔵されたコードを保証するのが難しい。

本発明の目的は、コード貯蔵領域に対する読み出しディスターブを減らすことができるフラッシュメモリ装置を提供することにある。

上述した諸般の目的を解決するために本発明の特徴によれば、フラッシュメモリ装置は各々が行列状に配列されたメモリセルを含む第１領域及び第２領域を有するメモリセルアレイと、前記第２領域を定義するためのアドレス情報を貯蔵するアドレス貯蔵回路と、外部アドレスに応答して前記第１領域と前記第２領域とのうちのいずれか一つを選択する行デコーダ回路と、読み出し動作の時に、前記行デコーダ回路によって選択された領域の行に供給される読み出し電圧を発生する電圧発生回路と、前記アドレス貯蔵回路に貯蔵されたアドレス情報及び外部アドレス情報に基づいて、前記行デコーダ回路により選択された領域が前記第２領域に属するか否かを検出する検出回路と、前記読み出し動作の時に、前記検出回路の出力に応答して前記電圧発生回路を制御する制御ロジック部とを含み、前記制御ロジック部は、前記第２領域の選択された行に供給される読み出し電圧が前記第１領域の選択された行に供給される読み出し電圧より低く生成されるように前記電圧発生回路を制御する。

この実施形態において、前記読み出し電圧が供給される行は、前記読み出し動作の時に非選択の行である。

この実施形態において、前記制御ロジック部は、前記第２領域の行に供給される読み出し電圧が前記第１領域の行に供給される読み出し電圧より高く生成されるように前記電圧発生回路を制御する。

この実施形態において、前記読み出し電圧が供給される行は、前記読み出し動作の時に選択された行である。

この実施形態において、前記第１領域はデータ貯蔵領域であり、前記第２領域はコード貯蔵領域である。

この実施形態において、前記第１及び第２領域の各々は、少なくとも一つのメモリブロックを含み、前記メモリブロックは、前記列に対応するセルストリングを有する。

この実施形態において、前記制御ロジック部は、プログラム動作の時に、前記第２領域の行に供給されるプログラム電圧の増加分が前記第１領域の行に供給されるプログラム電圧の増加分より低く設定されるように前記電圧発生回路を制御する。

この実施形態において、前記制御ロジック部は、前記プログラム動作の時に、前記第２領域の行に供給されるプログラム電圧の開始プログラム電圧が前記第１領域の行に供給されるプログラム電圧の開始プログラム電圧より高く設定されるように前記電圧発生回路を制御する。

この実施形態において、前記制御ロジック部は、プログラム動作の時に、前記第２領域の行に供給される検証電圧が前記第１領域の行に供給される検証電圧より高く設定されるように前記電圧発生回路を制御する。

この実施形態において、前記制御ロジック部は、プログラム動作の時に前記検出回路の出力に応答して前記電圧発生回路を制御するプログラム制御ユニットと、前記読み出し動作の時に前記検出回路の出力に応答して前記電圧発生回路を制御する読み出し制御ユニットとを含む。

この実施形態において、前記プログラム制御ユニットは、前記第１領域が選択される時に前記電圧発生回路を制御するデータプログラム制御器と、前記第２領域が選択される時に前記電圧発生回路を制御するコードプログラム制御器とを含む。

この実施形態において、前記読み出し制御ユニットは、前記第１領域が選択される時に前記電圧発生回路を制御するデータ読み出し制御器と、前記第２領域が選択される時に前記電圧発生回路を制御するコード読み出し制御器とを含む。

この実施形態において、前記第２領域を定義するためのアドレス情報は、パワーアップの時に、外部によって前記アドレス貯蔵回路に貯蔵される。

この実施形態において、前記第２領域を定義するためのアドレス情報は、ウェーハ−レベルで前記アドレス貯蔵回路にプログラムされる。

本発明によれば、コード貯蔵領域に属するプログラムされたメモリセルのスレッショルド電圧分布をデータ貯蔵領域に属するプログラムされたメモリセルのスレッショルド電圧分布より狭くし、非選択のワードラインに印加される読み出し電圧を低めることができるので、コード貯蔵領域で生じる読み出しディスターブを減らすことができる。

上述の一般的な説明及び次の詳細な説明は例示的であると理解されなければならず、請求された発明に関する例示的な説明が提供されると見なさなければならない。

参照符号は本発明の望ましい実施形態に詳細に表示されており、それらの例が参照図面に表示されている。また、同一の参照番号が同一のまたは類似の部分を参照するために説明及び図面に使用されている。

以下において、不揮発性メモリ装置が本発明の特徴及び機能を説明するための例として使われている。しかし、この技術分野に精通した者はここに記載した内容に応じて本発明の他の利点及び性能を容易に理解することができるであろう。本発明は他の実施形態を通じて実現、または適用可能である。さらに、詳細な説明は本発明の範囲、技術的思想、及び他の目的から逸脱せずに観点及び応用によって修正、または変更可能である。

図４は、本発明に係るフラッシュメモリ装置を示すブロック図である。図４に示したように、本発明のフラッシュメモリ装置１０００は、データ情報を貯蔵するメモリセルアレイ１００を含む。メモリセルアレイ１００は第１及び第２領域１０２、１０４で構成される。第１領域１０２はデータを貯蔵するためのデータ貯蔵領域であり、第２領域１０４はコードを貯蔵するためのコード貯蔵領域である。第１及び第２領域１０２、１０４の各々は一つまたはそれより多くのメモリブロックで構成される。

メモリセルアレイ１００の各メモリブロックＢＬＫは、図５に示したように、ビットラインＢL０〜ＢＬｎ−１に各々対応する複数個のセルストリング（またはＮＡＮＤストリングと呼ばれる）１０を含む。各セルストリング１０は第１選択トランジスタとしてストリング選択トランジスタＳＳＴ、第２選択トランジスタとして接地選択トランジスタＧＳＴ、及び選択トランジスタＳＳＴ、ＧＳＴの間に直列連結された複数のメモリセルＭＣｍ−１〜ＭＣ０で構成される。ストリング選択トランジスタＳＳＴは対応するビットラインに連結されたドレイン及びストリング選択ラインＳＳＬに連結されたゲートを有し、接地選択トランジスタＧＳＴは共通ソースラインＣＳＬに連結されたソース及び接地選択ラインＧＳＬに連結されたゲートを有する。ストリング選択トランジスタＳＳＴのソース及び接地選択トランジスタＧＳＬのドレインの間にはメモリセルＭＣｍ−１〜ＭＣ０が直列連結され、メモリセルは対応するワードラインＷＬ０〜ＷＬｍ−１に各々連結される。

再び、図４に示すように、行デコーダ回路１１０は外部から提供された行アドレスＲＡ（ブロック及びページアドレスビットを含み）応答してメモリセルアレイ１００のメモリブロックのうちの一つを選択し、選択されたメモリブロックのワードラインを電圧発生回路１６０からのワードライン電圧で駆動する。選択されたメモリブロックは第１領域１０２または第２領域１０４に属する。読み出し／書き込み回路１２０は選択されたメモリブロックにデータを書き込むか選択されたメモリブロックからデータを読み出す。読み出し／書き込み回路１２０は、図示しないが、ページバッファ回路、列デコーダ回路、列ゲート回路、データ入出力回路などを含む。このような回路はこの分野の通常的な知識を習得した者等によく知られている。

レジスタ１３０はアドレス貯蔵回路であり、メモリセルアレイ１００の第２領域１０４を定義するためのブロックアドレスを貯蔵する。例えば、レジスタ１３０には第２領域１０４に属するメモリブロックのうちの一番目及び最後のメモリブロックを各々選択するためのブロックアドレスを貯蔵する。レジスタ１３０には多様な方法を通じてブロックアドレスが貯蔵されることができる。例えば、パワーアップ時にホストから提供されるブロックアドレス情報がレジスタ１３０に貯蔵されることができる。または、レジスタ１３０は、第２領域１０４の一番目及び最後のメモリブロックを各々選択するためのブロックアドレスがウェーハレベルにおいてプログラムされるように構成されていてもよい。検出回路１４０は、レジスタ１３０に貯蔵されたブロックアドレスに基づいて、ブロックアドレスＢＡによって選択されるメモリブロックが第２領域１０４（すなわち、コード貯蔵領域）に属するか否かを検出する。検出回路１４０は、検出結果によってフラッグ信号Ｆ＿ＤＡＴＡ／ＣＯＤＥを発生し、フラッグ信号Ｆ＿ＤＡＴＡ／ＣＯＤＥは選択されるメモリブロックが第２領域１０４（すなわち、コード貯蔵領域）に属するか否かを示す。

制御ロジック部１５０は、検出回路１４０から提供されるフラッグ信号Ｆ＿ＤＡＴＡ／ＣＯＤＥ及び命令信号ＣＭＤに応答して電圧発生回路１６０を制御する。特に、制御ロジック部１５０は、選択されるメモリブロックがコード貯蔵領域として第２領域１０４に属するか否かによってプログラム／読み出し／検証電圧Ｖｐｇｍ／Ｖｒｅａｄ／Ｖｖｅｒｉが異なって生成されるように電圧発生回路１６０を制御する。これに関しては、後で詳細に説明する。制御ロジック部１５０はプログラム制御ユニット１５１と読み出し制御ユニット１５２とを含む。プログラム制御ユニット１５１は、命令信号ＣＭＤがプログラム動作を示す時、メモリ装置１０００のプログラム動作（特に、電圧発生回路１６０）を制御するように構成され、データプログラム制御器１５１ａとコードプログラム制御器１５１ｂとを含む。フラッグ信号Ｆ＿ＤＡＴＡ／ＣＯＤＥがデータ貯蔵領域１０２の選択を示す時、データプログラム制御器１５１ａは、フラッグ信号Ｆ＿ＤＡＴＡ／ＣＯＤＥ及び命令信号ＣＭＤに応答して電圧発生回路１６０を制御するように構成される。フラッグ信号Ｆ＿ＤＡＴＡ／ＣＯＤＥがコード貯蔵領域１０４の選択を示す時、コードプログラム制御器１５１ｂはフラッグ信号Ｆ＿ＤＡＴＡ／ＣＯＤＥ及び命令信号ＣＭＤに応答して電圧発生回路１６０を制御するように構成される。

例えば、プログラム制御ユニット１５１は、プログラム電圧の増加分と１番目のプログラムループのプログラム電圧（以下、“開始プログラム電圧”という）とが貯蔵領域に応じて可変するように電圧発生回路１６０を制御する。具体的に、図６Ａ及び図６Ｂに示すように、プログラム制御ユニット１５１は、第１領域１０２のメモリブロックに対するプログラム動作の時のプログラム電圧の増加分（以下、第１増加分△Ｖ１という）が、第２領域１０４のメモリブロックに対するプログラム動作の時のプログラム電圧の増加分（以下、第２増加分△Ｖ２という）より大きく設定されるように電圧発生回路１６０を制御する。また、プログラム制御ユニット１５１は、第１領域１０２のメモリブロックに対するプログラム動作の時の開始プログラム電圧（以下、第１開始プログラム電圧Ｖｓｔａｒｔ１という）が、第２領域１０４のメモリブロックに対するプログラム動作の時の開始プログラム電圧（以下、第２開始プログラム電圧Ｖｓｔａｒｔ２という）より低く設定されるように電圧発生回路１６０を制御する。このようなプログラム電圧制御方式によると、コード貯蔵領域１０４に属するプログラムされたメモリセルのスレッショルド電圧分布がデータ貯蔵領域１０２に属するプログラムされたメモリセルのスレッショルド電圧分布より狭くなる。

続いて、図４に示すように、読み出し制御ユニット１５２は、命令信号ＣＭＤがプログラム動作を示す時、メモリ装置１０００の読み出し動作（特に、電圧発生回路）を制御するように構成され、データ読み出し制御器１５２ａとコード読み出し制御器１５２ｂとを含む。フラッグ信号Ｆ＿ＤＡＴＡ／ＣＯＤＥがデータ貯蔵領域１０２の選択を示す時、データ読み出し制御器１５２ａはフラッグ信号Ｆ＿ＤＡＴＡ／ＣＯＤＥ及び命令信号ＣＭＤに応答して電圧発生回路１６０を制御するように構成される。フラッグ信号Ｆ＿ＤＡＴＡ／ＣＯＤＥがコード貯蔵領域１０４の選択を示す時、コード読み出し制御器１５２ｂはフラッグ信号Ｆ＿ＤＡＴＡ／ＣＯＤＥ及び命令信号ＣＭＤに応答して電圧発生回路１６０を制御するように構成される。例えば、読み出し制御ユニット１５２は、コード貯蔵領域１０４に対する読み出し動作の時の選択されたワードラインに印加される読み出し電圧Ｖｒｅａｄが、データ貯蔵領域１０２に対する読み出し動作の時の選択されたワードラインに印加される読み出し電圧Ｖｒｅａｄより高く設定されるように電圧発生回路１６０を制御する。読み出し制御ユニット１５２は、コード貯蔵領域１０４に対する読み出し動作の時の非選択のワードラインに印加される読み出し電圧Ｖｒｅａｄが、データ貯蔵領域１０２に対する読み出し動作の時の非選択のワードラインに印加される読み出し電圧Ｖｒｅａｄより低く設定されるように電圧発生回路１６０を制御する。読み出し制御ユニット１５２は、第２領域１０４のメモリブロックに対するプログラム動作の時の検証電圧（例えば、１．４Ｖ）が、第１領域１０２のメモリブロックに対するプログラム動作の時の検証電圧（例えば、１．２Ｖ）より高く設定されるように電圧発生回路１６０を制御する。このような読み出し方法によれば、非選択のワードラインに印加される読み出し電圧Ｖｒｅａｄを低めることでコード貯蔵領域１０４から生じる読み出しディスターブを減らすことができる。

続いて、図４に示すように、電圧発生回路１６０は制御ロジック部１５０によって制御され、動作モードに応じてプログラム電圧Ｖｐｇｍ、読み出し電圧Ｖｒｅａｄ、及び検証電圧Ｖｖｅｒｉを各々発生する。図６Ａ及び図６Ｂに示したように、プログラム電圧Ｖｐｇｍは、データ貯蔵領域１０２に対するプログラム動作の時、第１開始プログラム電圧Ｖｓｔａｒｔ１を有するように生成される。一方、プログラム電圧Ｖｐｇｍは、コード貯蔵領域１０４に対するプログラム動作の時、第２開始プログラム電圧Ｖｓｔａｒｔ２になるように生成される。第１開始プログラム電圧Ｖｓｔａｒｔ１は、第２開始プログラム電圧Ｖｓｔａｒｔ２より低い。データ貯蔵領域１０２に対するプログラム動作の時、プログラム電圧の増加分は、第１増加分△Ｖ１になるように生成される。一方、コード貯蔵領域１０４に対するプログラム動作の時、プログラム電圧の増加分は、第２増加分△Ｖ２になるように生成される。第１増加分△Ｖ１は第２増加分△Ｖ２より大きい。コード貯蔵領域１０４に対するプログラム動作の時、プログラム電圧が第１増加分△Ｖ１より小さい第２増加分△Ｖ２だけ増加されるため、図７に示したように、コード貯蔵領域１０４に属するプログラムされたメモリセルのスレッショルド電圧分布は、データ貯蔵領域１０２に属するプログラムされたメモリセルのスレッショルド電圧分布より狭く作られる。図１及び図７から分かるように、コード貯蔵領域１０４に対する検証電圧Ｖｖｅｒｉは、データ貯蔵領域１０２に対する検証電圧Ｖｖｅｒｉより高く設定される。

以上の説明から分かるように、読み出しディスターブを減らすためにコード貯蔵領域１０４に供給されるプログラム／読み出し／検証電圧はデータ貯蔵領域１０２に供給されるプログラム／読み出し／検証電圧と異なって設定される。具体的に、図７に示したように、プログラムされたメモリセルのスレッショルド電圧分布は狭く設定される。また、コード貯蔵領域１０４の非選択のワードラインに印加される読み出し電圧はデータ貯蔵領域１０２の非選択のワードラインに印加される読み出し電圧より低く設定される。これに反して、コード貯蔵領域１０４の選択されたワードラインに印加される読み出し電圧はデータ貯蔵領域１０２の選択されたワードラインに印加される読み出し電圧より高く設定される。

本発明の範囲または技術的思想を逸脱せずに本発明の構造を多様に修正、または変更することができることは、この分野に熟練された者等（当業者）に自明である。上述した内容を考慮する時、本発明の修正及び変更が請求項及び均等物の範囲内に属したら、この変更及び修正は本発明に含まれると見なされる。

消去及びプログラムメモリセルのスレッショルド電圧分布を示す図である。 一般的なフラッシュメモリ装置のセルストリング構造を示す図である。 プログラム／消去サイクルが進行された後に生ずる読み出しディスターブを説明するための図である。 本発明に係るフラッシュメモリ装置を示すブロック図である。 図４に示したメモリセルアレイのメモリブロックを示す回路図である。 プログラム動作の時、コード及びデータ貯蔵領域に印加されるプログラム電圧の波形を示す図である。 プログラム動作の時、コード及びデータ貯蔵領域に印加されるプログラム電圧の波形を示す図である。 本発明に係るフラッシュメモリ装置のコード貯蔵領域のスレッショルド電圧分布を示す図である。

符号の説明

１００ メモリセルアレイ
１１０ 行デコーダ回路
１２０ 読み出し／書き込み回路
１３０ レジスタ
１４０ 検出回路
１５０ 制御ロジック部
１５１ プログラム制御ユニット
１５１ａ データプログラム制御器
１５１ｂ コードプログラム制御器
１５２ 読み出し制御ユニット
１５２ａ データ読み出し制御器
１５２ｂ コード読み出し制御器
１６０ 電圧発生回路

Claims (9)

1. 各々が行列状に配列されたメモリセルを含む第１領域及び第２領域を有するメモリセルアレイと、
   前記第２領域を定義するためのアドレス情報を貯蔵するアドレス貯蔵回路と、
   外部アドレスに応答して前記第１領域と前記第２領域とのうちのいずれか一つを選択する行デコーダ回路と、
   読み出し動作の時に、前記行デコーダ回路によって選択された領域の行に供給される読み出し電圧を発生する電圧発生回路と、
   前記アドレス貯蔵回路に貯蔵されたアドレス情報及び外部アドレス情報に基づいて、前記行デコーダ回路により選択された領域が前記第２領域に属するか否かを検出する検出回路と、
   前記読み出し動作の時に、前記検出回路の出力に応答して前記電圧発生回路を制御する制御ロジック部とを含み、
   前記制御ロジック部は、前記第２領域の行に供給される読み出し電圧が前記第１領域の行に供給される読み出し電圧より高く生成されるように前記電圧発生回路を制御し、
   前記読み出し電圧が供給される行は、前記読み出し動作の時に選択された行であり、
   前記第１領域は、データ貯蔵領域であり、
   前記第２領域は、コード貯蔵領域であり、
   前記第１及び第２領域の各々は、少なくとも一つのメモリブロックを含み、
   前記メモリブロックは、前記列に対応するセルストリングを有し、
   前記第２領域の読み出しパス電圧は、前記第１領域の読み出しパス電圧より低く、かつ、前記第２領域の読み出し電圧は、前記第１領域の読み出し電圧より高い
   ことを特徴とするフラッシュメモリ装置。
2. 前記制御ロジック部は、プログラム動作の時に、前記第２領域の行に供給されるプログラム電圧の増加分が前記第１領域の行に供給されるプログラム電圧の増加分より低く設定されるように前記電圧発生回路を制御する
   ことを特徴とする請求項１に記載のフラッシュメモリ装置。
3. 前記制御ロジック部は、前記プログラム動作の時に、前記第２領域の行に供給されるプログラム電圧の開始プログラム電圧が前記第１領域の行に供給されるプログラム電圧の開始プログラム電圧より高く設定されるように前記電圧発生回路を制御する
   ことを特徴とする請求項２に記載のフラッシュメモリ装置。
4. 前記制御ロジック部は、プログラム動作の時に、前記第２領域の行に供給される検証電圧が前記第１領域の行に供給される検証電圧より高く設定されるように前記電圧発生回路を制御する
   ことを特徴とする請求項１に記載のフラッシュメモリ装置。
5. 前記制御ロジック部は、
   プログラム動作の時に前記検出回路の出力に応答して前記電圧発生回路を制御するプログラム制御ユニットと、
   前記読み出し動作の時に前記検出回路の出力に応答して前記電圧発生回路を制御する読み出し制御ユニットとを含む
   ことを特徴とする請求項１に記載のフラッシュメモリ装置。
6. 前記プログラム制御ユニットは、
   前記第１領域が選択される時に前記電圧発生回路を制御するデータプログラム制御器と、
   前記第２領域が選択される時に前記電圧発生回路を制御するコードプログラム制御器とを含む
   ことを特徴とする請求項５に記載のフラッシュメモリ装置。
7. 前記読み出し制御ユニットは、
   前記第１領域が選択される時に前記電圧発生回路を制御するデータ読み出し制御器と、
   前記第２領域が選択される時に前記電圧発生回路を制御するコード読み出し制御器とを含む
   ことを特徴とする請求項５に記載のフラッシュメモリ装置。
8. 前記第２領域を定義するためのアドレス情報は、パワーアップ時に、外部によって前記アドレス貯蔵回路に貯蔵される
   ことを特徴とする請求項１に記載のフラッシュメモリ装置。
9. 前記第２領域を定義するためのアドレス情報は、ウェーハレベルで前記アドレス貯蔵回路にプログラムされる
   ことを特徴とする請求項１に記載のフラッシュメモリ装置。

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