JP4672673B2 - 半導体装置および半導体装置の制御方法 - Google Patents

Description

本発明は、半導体装置および半導体装置の制御方法に関し、特に書き換え保護機能を備えた半導体装置および半導体装置に制御方法に関する。

データ格納用途のフラッシュメモリとして、ＮＡＮＤ型や、ＡＮＤ型のものがよく用いられている。ＮＡＮＤ型フラッシュメモリの一例として、電荷蓄積層として浮遊ゲート（Floating Gate: FG）を有するものが、特許文献１および特許文献２に記載されている。

図１は、従来のＦＧ型ＮＡＮＤフラッシュメモリのアレイ構造を示す図である。図１において、ＷＬ０００乃至ＷＬ０３１は１ブロックの単位毎に配設されたワード線、ＢＬｎはビット線、Ｍはメモリセルをそれぞれ示す。各ビット線ＢＬｎはページバッファ１０₀乃至１０_nに接続されている。メモリセルＭは、この１ブロックの単位で各ビット線ＢＬｎ毎に、３２個直列に接続されて一つのメモリセル列を構成している。メモリセル列Ｍ０００乃至Ｍ０３１、・・・、Ｍｎ００乃至Ｍｎ３１の各々の一端は、選択線ＳＳＧ０の電位にそれぞれ応答する選択ソースゲートＳＳＧ００〜ＳＳＧ０ｎを介してそれぞれアレイＶｓｓ線ＡＲＶＳＳに接続されており、また、各々の他端は、選択線ＳＤＧ０の電位にそれぞれ応答する選択ドレインゲートＳＤＧ００〜ＳＤＧ０ｎ、ドレインコンタクト２２₀〜２２_nを介してビット線ＢＬ０〜ＢＬｎに接続されている。アドレス信号に基づく選択ゲートの制御によって、所望のブロックが選択され、そのほかのブロックは非選択となる。

図２（ａ）はＦＧ型ＮＡＮＤフラッシュメモリのセル断面構造を示す図、同図（ｂ）は選択ゲートの断面構造を示す図である。図２（ａ）に示すように、このメモリセルＭは、シリコン基板３１上に、トンネル酸化膜３２、多結晶シリコンの浮遊ゲート３３、酸化膜３４、窒化膜３５、酸化膜３６、制御ゲート３７を順に積層した構造を有する。ＦＧ型ＮＡＮＤフラッシュメモリの閾値は消去状態（データ１）の場合は負、書込み状態（データ０）の場合は正に設定される。図２（ｂ）に示すように、選択ゲートＳＳＧ及びＳＤＧは、シリコン基板４１上に、酸化膜４２、ゲート電極４３を順に積層した構造を有する。

また近年、ＳＯＮＯＳ（semiconductor-oxide-nitride-oxide-semiconductor）型ＮＡＮＤフラッシュメモリの開発が進められている。これは、浮遊ゲートの代わりに、電荷蓄積層として例えば窒化膜を用いて情報を記憶する。この技術は特許文献３に記載されている。ＳＯＮＯＳ構造の不揮発性半導体メモリでは、ゲート絶縁膜中への電荷の注入をソース側から、あるいはドレイン側から行うことにより、多値情報の保持が可能である。

また従来のＮＡＮＤ型フラッシュメモリでは、電源投入時や切断時などに、チップが誤動作することでメモリセルのデータが改ざん（書き換え）されることを防止するために、書き換え保護機能を有している。この機能は、外部から／ＷＰ端子にＬＯＷレベルの信号を与えると、書き換えを行う回路（高電圧発生回路など）を非活性にすることで、チップ内の全セルへの書き換えを禁止させるものである。

一方、コード格納用途として用いられるＮＯＲ型フラッシュメモリでは、ブロック（セクタ）単位で書き換え保護を実現する機能を有している。これは、個々のブロックに対して、書き換え保護情報を設定する保護記憶手段（ＣＡＭやラッチ回路）をメモリアレイとは別の領域に設ける構成となっている。外部から書き換え指示が入力されると、ステートマシンが書き換え対象のブロックに対応する保護記憶手段のデータを参照し、そのデータに応じて書き換えまたは書き換え禁止を実現している。

日本国公開特許公報 特開２００１−３０８２０９号 日本国公表特許公報 特表２００１−５１８６９６号 日本国公開特許公報 特開２００３−２０４０００号

近年、ＮＡＮＤ型フラッシュメモリにおいて、所定のブロックにシークレットデータやコードデータ（プログラム）を格納して使用するケースがある。このケースでは、ＮＡＮＤ型フラッシュメモリから一端ＲＡＭ（Random Access Memory）にコードデータ等を展開した後に、ホストシステムはそのデータを読み出す。

しかしながら、ＮＡＮＤ型フラッシュメモリでは、ＮＯＲ型フラッシュメモリのように、ブロック毎の保護機能は有していないため、外部から誤った書き換え指示により当該データが改ざんされることを防止できないという問題がある。また、ＮＯＲ型フラッシュメモリで実現されていたように、書き換え保護情報を設定する保護記憶手段を別途設けた場合、回路規模が大きくなってしまう。

そこで、本発明は上記問題点に鑑みてなされたもので、回路規模を大きくすることなく、メモリセルを書換え動作から保護できる半導体装置および半導体装置の制御方法を提供することを目的とする。

上記課題を解決するために、本発明は、ワード線に接続されたメモリセルを含むメモリセル群と、制御ワード線と前記メモリセル群に接続され、前記メモリセル群に対する保護情報を記憶可能な選択ゲートとを含む半導体装置である。本発明によれば、選択ゲートに保護情報を記憶させることで、回路規模を大きくすることなく、メモリセル群を書き換え動作から保護できる。

前記メモリセル群は、前記メモリセルが複数個直列に接続されている。本発明によれば、メモリセルを複数個直列に接続させることで、ナンドストリングを構成できる。

本発明の半導体装置は更に、コマンド動作により前記保護情報を前記選択ゲートに記憶させる制御回路を含む。本発明によれば、コマンド動作により選択ゲートに保護情報を記憶させることができる。

本発明の半導体装置は更に、前記メモリセルの読み出し時に、前記選択ゲートがオンする電圧を前記制御ワード線に印加する電圧供給回路を含む。本発明によれば、選択ゲートが保持する保護情報に関わらず、メモリセルの読み出しを行うことができる。

前記選択ゲートがオンする電圧は、前記メモリセルのうち非選択のメモリセルのワード線に印加する電圧と略同一である。

本発明の半導体装置は更に、前記メモリセルのプログラムベリファイ時に、前記選択ゲートが保護情報を保持している場合には前記選択ゲートがオフする電圧を前記制御ワード線に印加する電圧供給回路を含む。本発明によれば、メモリセルのプログラムベリファイ時に、制御ワード線には、選択ゲートが保護情報を保持している場合には選択ゲートがオフする電圧を印加することで、プロテクトされたブロックは、プログラムベリファイ時にパスすることになる。

本発明の半導体装置は更に、前記メモリセルのプログラムベリファイ時に、ベリファイパスと判定するページバッファを含む。本発明によれば、ページバッファがメモリセルのプログラムベリファイ時に、ベリファイパスと判定することで、あたかも指定ページのプログラム対象の全セルにおいて、プログラムが正常に完了したかのようにみなされて、そのブロックは書き換えから保護される。

本発明の半導体装置は更に、前記メモリセルのプログラム時に、前記選択ゲートが保護情報を記憶している場合には前記選択ゲートがオフする電圧を前記制御ワード線に印加する電圧供給回路を含む。本発明によれば、メモリセルのプログラム時に、制御ワード線には、選択ゲートが保護情報を記憶している場合には選択ゲートがオフする電圧を印加することで、全セルのチャネルはワード線とともにカップリングで昇圧され、セルにはパルスはかからず、プログラムされない。これによりセルは書き換えから保護される。

本発明の半導体装置は更に、前記ビット線に接続されるページバッファと、前記メモリセルの消去動作時には、前記選択ゲートの読み出し動作を行い、前記ページバッファが該読み出しデータを保護情報であると判定した場合、前記メモリセルの消去を中止する制御回路とを含む。本発明によれば、セルは消去から保護される。

前記制御回路は、前記コマンド動作により前記メモリセル群と前記選択ゲートを複数含むブロックに対し保護情報を設定する。本発明によれば、所定のコマンド動作によりメモリセル群と選択ゲートを複数含むブロックに対し保護情報を設定することができる。前記メモリセルはＳＯＮＯＳ型である。前記選択ゲートはＳＯＮＯＳ型である。前記選択ゲートは選択ドレインゲートである。前記半導体装置は半導体記憶装置である。

本発明は、ワード線に接続されたメモリセルを含むメモリセル群および制御ワード線に接続された選択ゲートに、該メモリセル群に対する保護情報を記憶させるステップを含む半導体装置の制御方法である。本発明によれば、選択ゲートに保護情報を記憶させることで、回路規模を大きくすることなく、メモリセル群を書き換え動作から保護できる。

前記半導体装置の制御方法は更に、前記メモリセルの読み出し時に、前記選択ゲートがオンする電圧を前記制御ワード線に印加するステップを含む。本発明によれば、選択ゲートが保持する保護情報に関わらず、メモリセルの読み出しを行うことができる。

前記半導体装置の制御方法は更に、前記メモリセルのプログラムベリファイ時に、前記選択ゲートが保護情報を保持している場合には前記選択ゲートがオフする電圧を前記制御ワード線に印加するステップを含む。本発明によれば、メモリセルのプログラムベリファイ時に、制御ワード線には、選択ゲートが保護情報を保持している場合には選択ゲートがオフする電圧を印加することで、プロテクトされたブロックは、プログラムベリファイ時にパスすることになる。

前記半導体装置の制御方法は更に、前記メモリセルのプログラム時に、前記選択ゲートが保護情報を記憶している場合には前記選択ゲートがオフする電圧を前記制御ワード線に印加するステップ含む。本発明によれば、本発明によれば、メモリセルのプログラム時に、制御ワード線には、選択ゲートが保護情報を記憶している場合には選択ゲートがオフする電圧を印加することで、全セルのチャネルはワード線とともにカップリングで昇圧され、セルにはパルスはかからず、プログラムされない。これによりセルは書き換えから保護される。

本発明によれば、回路規模を大きくすることなく、メモリセル群を書換え動作から保護できる半導体装置および半導体装置の制御方法を提供できる。

従来のＦＧ型ＮＡＮＤフラッシュメモリのアレイ構造を示す図である。 （ａ）はＦＧ型ＮＡＮＤフラッシュメモリのセル断面構造を示す図、（ｂ）は選択ゲートの断面構造を示す図である。 第１実施形態によるＮＡＮＤ型フラッシュメモリのブロック図である。 ＳＯＮＯＳ型ＮＡＮＤフラッシュメモリの断面図である。 （ａ）はＳＯＮＯＳ型メモリセルの断面図、（ｂ）はＳＯＮＯＳ型選択ドレインゲートの断面図である。 ＳＯＮＯＳ型メモリセルのＶｔ分布を示す図である。 ブロックに対し書き換えからの保護情報を記憶するＳＯＮＯＳ型選択ドレインゲートのＶｔ分布を示す。 ＳＯＮＯＳ型ＮＡＮＤフラッシュメモリアレイを示す図である。 ページバッファの構成を示す図である。 ＳＯＮＯＳ型ＮＡＮＤフラッシュメモリアレイと、読み出し時の電圧条件を示す図である。 ＳＯＮＯＳ型ＮＡＮＤフラッシュメモリアレイと、プログラムベリファイ時の電圧条件を示す図である。 第１実施形態のＰＧＭＶおよび電圧条件のタイミングチャートである。 第１実施形態のライトプロテクト動作における選択ドレインゲートＳＤＧへのプログラムベリファイとプログラムの電圧条件のタイミングチャートである。 第２実施形態のＳＯＮＯＳ型ＮＡＮＤフラッシュメモリアレイとＰＧＭ電圧条件を示す図である。 第２実施形態のプログラムベリファイおよびプログラム電圧条件のタイミングチャートである。

以下、本発明を実施するための最良の形態について説明する。

［第１実施形態］図３は、第１実施形態によるＮＡＮＤ型フラッシュメモリのブロック図である。フラッシュメモリ５１は、メモリセルアレイ５２、Ｉ／Ｏレジスタ・バッファ５３、アドレスレジスタ５４、ステータスレジスタ５５、コマンドレジスタ５６、ステートマシン５７、高電圧発生回路５８、ロウデコーダ５９、ページバッファ６０及びコラムデコーダ６１を含む。

メモリセルアレイ５２は、マトリクス状に配列された複数のワード線ＷＬ及び複数のビット線ＢＬに沿って書換え可能な不揮発性のメモリセルトランジスタが配設されている。

Ｉ／Ｏレジスタ・バッファ５３は、Ｉ／Ｏ端子に対応する各種信号又はデータを制御するものである。アドレスレジスタ５４は、Ｉ／Ｏレジスタ・バッファ５３を通して入力されたアドレス信号を一時格納しておくためのものである。ステータスレジスタ５５は、ステータス情報を一時格納しておくためのものである。コマンドレジスタ５６は、Ｉ／Ｏレジスタ・バッファを通して入力された動作コマンドを一時格納しておくためのものである。

ステートマシン５７は、各制御信号に応答してデバイス内部の各回路の動作を制御するものである。高電圧発生回路５８は、デバイス内部で用いられる高電圧を発生するものである。デバイス内部で用いられる高電圧には、データ書込み用の高電圧、データ消去用の高電圧、データ読み出し用の高電圧、データ書込み時／消去時にメモリセルに対して十分に書込み／消去が行われているかどうかをチェックするのに用いられるベリファイ用の高電圧等が含まれる。

ロウデコーダ５９は、アドレスレジスタ５４を通して入力されたロウアドレスをデコードしてワード線ＷＬを選択する。ページバッファ６０は、データラッチ回路とセンスアンプ回路などを含み、同一のワード線に接続された複数のメモリセルに格納されるデータを各々ラッチして出力するものである。コラムデコーダ６１は、アドレスレジスタ５４を通して入力されたコラムアドレスをデコードして複数のコラム線を選択する。なお、Ｉ／Ｏレジスタ・バッファ５３、ロウデコーダ５９、コラムデコーダ６１及び高電圧発生回路５８は、ステートマシン５７からの制御に基づいて機能する。

図４は本発明に係るＳＯＮＯＳ型ＮＡＮＤフラッシュメモリの断面図である。図５（ａ）はＳＯＮＯＳ型メモリセルの断面図、同図（ｂ）はＳＯＮＯＳ型選択ドレインゲートの断面図である。図４において、Ｍ０１乃至Ｍ１６はＳＯＮＯＳ型メモリセル、ＢＬはビット線、ＳＳＧは選択ソースゲート、ＳＤＧは選択ドレインゲート、７１はソース拡散層、７２は拡散層、７３はドレイン拡散層、２２はドレイン（ビット線）コンタクトをそれぞれ示す。ＳＯＮＯＳ型メモリセルＭが複数個直列に接続されてナンドストリングを構成している。この例では、ＳＯＮＯＳ型メモリセルが１６個直列に接続されている。なおＳＯＮＯＳ型メモリセルは１６個に限らず３２個であってもよい。

メモリセル列の両端には、選択ドレインゲートＳＤＧ、選択ソースゲートＳＳＧが接続される。選択ドレインゲートＳＤＧはＳＯＮＯＳ型である。選択ドレインゲートＳＤＧは、ドレインコンタクト２２を介してビット線ＢＬに接続されている。このビット線ＢＬは、図３で示したページバッファ６０に接続される。この選択ドレインゲートＳＤＧは、制御ワード線とメモリセル群に接続され、メモリセル群に対する保護情報を記憶可能な選択ゲートである。選択ソースゲートＳＳＧはエンハンストランジスタで構成される。

図５（ａ）に示すように、ＳＯＮＯＳ型メモリセルトランジスタＭは、シリコン基板８１上に構成されており、シリコン基板８１中に埋め込み拡散領域８１Ａ、８１Ｂが、それぞれソース領域およびドレイン領域として形成されている。さらにＳｉ基板８１の表面は酸化膜８２、窒化膜８３、酸化膜８４を積層した構造のＯＮＯ膜８６により覆われており、ＯＮＯ膜８６上にはポリシリコンゲート電極８５が形成されている。

図５（ｂ）に示すように、ＳＯＮＯＳ型選択ドレインゲートＳＤＧは、シリコン基板９１上に構成されており、シリコン基板９１中に埋め込み拡散領域９１Ａ、９１Ｂが、それぞれソース領域およびドレイン領域として形成されている。さらにＳｉ基板９１の表面は酸化膜９２、窒化膜９３、酸化膜９４を積層した構造のＯＮＯ膜９６により覆われており、ＯＮＯ膜９６上にはポリシリコンゲート電極９５が形成されている。

図６は、図５（ａ）で示したＳＯＮＯＳ型メモリセルのＶｔ分布を示す図である。ＳＯＮＯＳ型メモリセルでは、消去を行ったときに、Ｖｔがある電圧で飽和するという特性があり、通常のＮＡＮＤフラッシュメモリのＶｔ分布とは異なる。ここでは、その電圧を１Ｖと示してある。また、選択ＷＬに対して、消去ベリファイ時に印加する電圧Ｖｅｒｖは２Ｖ、読み出し時に印加する電圧Ｖｒｅａｄは２．５Ｖ、書込みベリファイ時に印加する電圧Ｖｐｇｍｖは３Ｖに設定され、読み出し時に非選択ＷＬに印加する電圧Ｖｐａｓｓは６Ｖに設定される。

図７は、本発明によるブロックに対し書き換えからの保護情報を記憶するＳＯＮＯＳ型選択ドレインゲートのＶｔ分布を示す。選択ドレインゲートＳＤＧには、ＳＯＮＯＳ型メモリセルを用いる。図７に示すように、そのブロックが非保護状態（アンプロテクト）の場合は、当該ブロックに属するすべての選択ドレインゲートＳＤＧはデータ１を有し、保護状態（プロテクト）の場合は、データ０を有することで、保護および非保護を設定する。Ｖｒｅａｄは２．５Ｖ、書込みベリファイ時に選択ドレインゲートのゲート電極に印加する電圧Ｖｐｇｍｖ＿ｃｗｌは２．７Ｖ、Ｖｐａｓｓは６Ｖに設定されている。

図８は、ＳＯＮＯＳ型ＮＡＮＤフラッシュメモリアレイを示す図である。図８において、符号５２はメモリセルアレイ、６０ｎはページバッファをそれぞれ示す。１６個のＳＯＮＯＳ型メモリセルが直列に接続されてナンドストリングを構成している。この両端には、選択ドレインゲートＳＤＧ０ｎ、選択ソースゲートＳＳＧ０ｎが接続されている。選択ドレインゲートＳＤＧ０ｎは更に、ドレインコンタクト２２ｎを介してビット線ＢＬｎに接続されている。ビット線ＢＬｎはページバッファ６０ｎに接続される。これらのナンドストリングｎ個（ｎは５１２Ｂｙｔｅ＋１６Ｂｙｔｅ）のブロックが消去単位のブロックを構成する。

一つのワード線ＷＬに接続されるｎ個のメモリセルの単位が、リードやプログラムのアクセス単位であるページを構成する。従って、リード、プログラムは、ｎ個のメモリセルに対して同時に行われる。また、ビット線ＢＬ方向には、同様に別のブロックが複数個配置される。ビット線ＢＬｎは共通である。隣接する２つのブロックは、ドレインコンタクト２２ｎに対して鏡面対象となる。アドレス信号に基づく選択ゲートの制御によって所望のブロックが選択され、そのほかのブロックは非選択となる。図８に示す例では、ブロックＢＬＯＣＫ０が選択ブロックであり、ブロックＢＬＯＣＫ１が非選択ブロックである。

図９はページバッファの構成を示す図である。各ページバッファ６０ｎは、インバータ６１および６２、ＮＭＯＳトランジスタ６３乃至６７、ＰＭＯＳトランジスタ６８を含む。破線で囲んだ箇所がセンスアンプであり、他の部分がデータラッチ回路である。ＮＭＯＳトランジスタ６５のゲートはステートマシン５７から信号ＳＥＴにより制御されている。ＮＭＯＳトランジスタ６７はビット線ＢＬｎに接続されている。このページバッファ６０ｎは従来のＮＡＮＤフラッシュメモリと同様である。図１０は、ＳＯＮＯＳ型ＮＡＮＤフラッシュメモリアレイ５２と、読み出し時の電圧条件を示す図である。図８において、符号５２はメモリセルアレイ、６０ｎはページバッファをそれぞれ示す。

表１は、メモリセルの読み出し時の電圧条件の一例である。

表１に示すように、選択ワード線ＷＬ（ｓｅｌ ＷＬ）、非選択ワード線ＷＬ(Ｕｓｅｌ ＷＬ)、制御ワード線ＷＬ(ＣＷＬ)、選択ソースゲートＳＳＧ、アレイＶｓｓ線ＡＲＶＳＳ、全ビット線（ＢＬ）に各電圧を印加して、ビット線ＢＬｎをプリチャージ(pre-charge)する。選択ワード線ＷＬにはＶｒｅａｄとして２．５Ｖ、非選択ワード線ＷＬにはＶｐａｓｓとして６Ｖが与えられている。

リード時、ビット線ＢＬｎはプリチャージ中に１Ｖにされ、センス中はデータ１であればグランド電圧Ｖｓｓにディスチャージされ、データ０であれば１Ｖを保つ。ここでは、図１０のようにワード線ＷＬ０１４につながるセル（１ページ分）を読み出すとする。まず、ページバッファ６０ｎにおいて、インバータ６１および６２からなるラッチ６９内のノードＡ及びＢをそれぞれＬＯＷ及びＨＩＧＨにセットする。

プリチャージ期間では、ＰＢＩＡＳはグランド電圧Ｖｓｓ、ＢＬＣＮＴＲＬはビット線ＢＬｎを所定の値（例えば１Ｖ）にプリチャージできるレベル（例えば信号ＢＬＣＮＴＲＬを受けるトランジスタ６７の閾値が１Ｖであれば、２Ｖ）に設定する。非選択ワード線ＷＬはＶｐａｓｓ（６Ｖ）が与えられ、保持データに関わらずメモリセルＭがオンする。これにより、選択ページの全ビット線ＢＬｎはプリチャージレベル（１Ｖ）となる。

つぎにセンス期間に入る。このとき、ＰＢＩＡＳは電源電圧Ｖｃｃ、選択ソースゲートＳＳＧは電源電圧Ｖｐａｓｓとなる。すると、選択ワード線ＷＬ０１４上のメモリセルのうち、データ１（消去状態）のメモリセルはオンしているため、そのセルに接続しているビット線ＢＬｎはグランド電圧Ｖｓｓが与えられているＡＲＶＳＳにディスチャージされ、ノードＳＮＳはＬＯＷになる。一方、データ０（書込み状態）のメモリセルはオフしているため、そのビット線ＢＬｎはディスチャージされず、ノードＳＮＳの電位はＨＩＧＨのまま不変である。

よって、トランジスタ６４はデータ０の場合にだけオンし、信号ＳＥＴがＨＩＧＨにパルスされると、ラッチ６９内の初期データは反転し、ノードＡ及びＢはそれぞれＨＩＧＨ及びＬＯＷにセットされる。データ１のときは、トランジスタ６４はオフのままのため、ラッチ６９内のデータは初期のままである。このようにして、ラッチデータが読み出しデータとなる。

図１１は、ＳＯＮＯＳ型ＮＡＮＤフラッシュメモリアレイ５２と、プログラムベリファイ（ＰＧＭＶ）時の電圧条件を示す図である。表２は、選択ブロックに対し、プログラムベリファイとプログラム（ＰＧＭ）時の電圧条件を示している。

まず、外部から書込みデータがページバッファ６０ｎ内のラッチ６９にロードされる。メモリセルＭに書き込むときはラッチ６９にＬＯＷがセットされ、書き込まないときはＨＩＧＨがセットされる。まず、プログラムベリファイが行われる。プログラムベリファイの基本動作は上記のリード動作と同じである。

選択ドレインゲートＳＤＧ０ｎにデータ１（アンプロテクト）が保持されている場合を考える。指定ページに対しプログラムベリファイを行う場合、表２に示したように、選択ワード線ＷＬ（ｓｅｌ ＷＬ）、非選択ワード線ＷＬ(Ｕｓｅｌ ＷＬ)、制御ワード線ＷＬ(ＣＷＬ)、選択ソースゲートＳＳＧ、アレイＶｓｓ線ＡＲＶＳＳ、全ビット線（ＢＬ）に各電圧を印加して、ビット線ＢＬｎをプリチャージ(pre-charge)する。

１回目のプログラムベリファイで、メモリセルＭはすべてデータ１であれば、センス後のラッチデータは、トランジスタ６４はオフのため不変であり、プログラムベリファイはフェイルし、プログラムパルス印加に入る。このとき、信号ＰＧＭＯＮがＨＩＧＨとなり（ＰＧＭパルス期間中以外はＬＯＷとなる）、各ラッチ６９内のデータがそれぞれのビット線ＢＬｎに供給される。つまり、書き込むメモリセルＭに対応するビット線ＢＬｎはグランド電圧Ｖｓｓ、書き込まないメモリセルＭのビット線ＢＬｎは電源電圧Ｖｃｃとなり、それぞれのＮＡＮＤセルストリング内の全ソース、ドレインは電源電圧Ｖｓｓ、電圧Ｖｃｃ−α−Ｖｔとなる。ここで、Ｖｃｃ−αはＣＷＬ電圧であり、Ｖｔは選択ドレインゲートＳＤＧの閾値である。

ソース、ドレインがグランド電圧ＶｓｓのメモリセルＭは、昇圧後のワード線ＷＬとの高い電位差によりトンネル現象により電子が注入され、書込みが行われる。一方、ソース、ドレインが電圧Ｖｃｃ−α−ＶｔのメモリセルＭは、ワード線ＷＬが昇圧される過程で選択ドレインゲートＳＤＧにはバックバイアスが印加されてオフするために、ソース、ドレインはフローティング状態となってワード線ＷＬとのカップリングにより一緒に昇圧される。よって、ワード線ＷＬとソース／ドレイン間には高い電位差は生まれないため（書込み禁止状態）、メモリセルＭへの書込みは行われない。

次にプログラムベリファイがつづけて行われ、ここでプログラムを行ったメモリセルＭが十分高い閾値にまで書き込めているとする。このときは、センス後、ビット線ＢＬｎはディスチャージされないため、トランジスタ６４はオンし信号ＳＥＴとともにラッチ６９内のデータが反転する。つまり、書込み指定時はノードＡがＬＯＷであったのが、十分にプログラムされるとノードＡはＨＩＧＨになる。このようにして、すべての書込み指定のメモリセルの書込みが行われ、すべてのノードＡがＨＩＧＨになった時点で、プログラムベリファイはパスとなり、一連のプログラム動作は完了する。

次に、選択ドレインゲートＳＤＧ０ｎがデータ０（プロテクト）を保持し保護が設定されている場合を考える。選択ドレインゲートＳＤＧ０ｎに保護が設定されているときは、そのブロック内のすべての選択ドレインゲートＳＤＧ０ｎはデータ０となっている。選択ワード線ＷＬにはＶｐｇｍｖとして３Ｖ、非選択ワード線ＷＬにはＶｐａｓｓ電圧として６Ｖが与えられている。Ｖｐａｓｓ電圧により、メモリセルＭが保持するデータに関わらず、非選択のメモリセルＭはオンするため、少なくとも選択メモリセルＭまでのすべての非選択メモリセルＭのチャネルはビット線電位の１Ｖにプリチャージされる。

次に、選択ソースゲートＳＳＧ０ｎをオンにして、実際のプログラムベリファイ（センス）に入る。このとき、選択ドレインゲートＳＤＧ０ｎのゲート電圧はＶｐｇｍ＿ｃｗｌとして２．７Ｖが与えられる。プログラムベリファイ時に制御ワード線ＣＷＬを２．７ｖとし０セルのしきい値より低くすることで、選択ドレインゲートＳＤＧ０ｎがオフするために、選択メモリセルのデータに関わらず、全ビット線ＢＬｎはプリチャージされたままとなる。よって、トランジスタ６４はオンするため、センス後にラッチ６９のノードＡはＨＩＧＨ、ラッチ６９のノードＢはＬＯＷとなる。このラッチ状態は、プログラムを行わないことを意味するため、プログラムベリファイはパスし、プログラム動作は終了する。

図１２は、実施形態１のプログラムベリファイおよび電圧条件のタイミングチャートである。図１２に示すように、所定の時間が経過しセンス信号ＳＥＴのパルスがページバッファ６０ｎに対し発せられ、そのセンス結果が同ページバッファ６０ｎ内のラッチ６９に保持される。もし、そのブロックが保護されているならば、選択ドレインゲートＳＤＧ０ｎはオフするため、ビット線ＢＬｎの電位は、ＡＲＶＳＳにディスチャージされず１Ｖを保つ。よって、ページバッファ６０ｎ内のセンスアンプはそれを検出し、ベリファイパスと判定し、プログラムは行われない。つまり、あたかも指定ページのプログラム対象の全セルにおいて、プログラムが正常に完了したようにみなされて、そのブロックは書き換えから保護されたことになる。

もし、そのブロックが保護されていないならば、選択ドレインゲートＳＤＧ０ｎはオンし、また、選択ワード線ＷＬの電位がＶｐｇｍｖとしてデータ１と０の間に設定されているため、データ１のセルにつながるビット線ＢＬｎはＡＲＶＳＳにディスチャージされ、データ０のセルにつながるビット線ＢＬｎは、当該セルがオフするためディスチャージされず、ビット線ＢＬｎは１Ｖを保つ。同様にして、各ページバッファ６０ｎはセンス結果をラッチ６９に取り込む。このラッチデータをもとに、次に行われるプログラムのパルス印加において、プログラムベリファイがフェイルしたビットにはパルスが印加され、プログラムベリファイがパスしたビットにはパルスが印加されない。続いて、またベリファイが行われ、最終的にすべてのビットのベリファイがパスするまで繰り返される。これらの制御はすべてステートマシン５７が行う。

このように、ブロックに対し保護が設定されているときは、プログラムパルス印加に先立つプログラムベリファイがパスするため、その時点でプログラムは終了し、保護される。

表３は、ブロックに保護状態を設定するライトプロテクト動作における選択ドレインゲートＳＤＧへのプログラムベリファイとプログラムの電圧条件を示す。

ライトプロテクト動作は、外部から所望のブロックアドレスを指定したライトプロテクト用のコマンドを入力することで行われる。図１３は、ライトプロテクト動作における選択ドレインゲートＳＤＧへのプログラムベリファイとプログラムの電圧条件のタイミングチャートである。これは、選択ドレインゲートＳＤＧへのプログラム動作である。選択ドレインゲートＳＤＧへのプログラム動作の場合も、上記通常のメモリセルＭへの動作と同様に行うことができる。ライトプロテクト動作において、選択ドレインゲートＳＤＧへのプログラムは、通常メモリセルへのプログラムと同様で、すべてのページバッファ６０ｎ内のラッチ６９のノードＡはＬＯＷ、ノードＢはＨＩＧＨにセットされて、プログラムが行われる。

本実施形態によれば、選択ドレインゲートＳＤＧに保護情報を記憶させることで、回路規模を大きくすることなく、メモリセル群を書き換え動作から保護できる。

［第２実施形態］次に、本発明の第２実施形態について説明する。図１４は、第２実施形態のＳＯＮＯＳ型ＮＡＮＤフラッシュメモリアレイとプログラム電圧条件を示す図である。図１５は、第２実施形態のプログラムベリファイおよびプログラム電圧条件のタイミングチャートである。表４は、選択ブロックにおけるプログラムベリファイとプログラム条件を示す。

外部から書込みデータのロードなどは第１実施形態と同じであるため、第１実施形態とは異なる箇所のみ説明する。プログラムベリファイは、プリチャージ及びセンス時に制御ワード線ＣＷＬに印加する電圧は、通常リード時と同様にＶｐａｓｓの６Ｖが与えられる。これにより、制御ワード線ＣＷＬのデータに関わらず、第１実施形態と同様な動作により、制御ワード線ＣＷＬはそのデータに関わらずオンするため、１回目のプログラムベリファイはフェイルする。

プログラムベリファイがフェイルして、プログラムパルス印加に入るときに、制御ワード線ＣＷＬにはＶｐｇｍ＿ｃｗｌとして２．５ｖが印加される。この制御ワード線ＣＷＬに印加される電圧は、読み出し時に選択ワード線ＷＬに印加する電圧Ｖｒｅａｄと同じである。つまり、選択ドレインゲートＳＤＧ０ｎが保持しているデータに応じてオン、オフされるような電圧に設定される。選択ソースゲートＳＳＧをオフさせ、非選択ワード線ＷＬをＶｐａｓｓ＿ＰＧＭとして１０Ｖ、選択ワード線ＷＬをＶｐｐとして２０Ｖを印加すると、ブロックに保護が設定されており、選択ドレインゲートＳＤＧ０ｎがデータ０（プロテクト）である場合は、制御ワード線ＣＷＬはＶｐｇｍ＿ｃｗｌ（２．５Ｖ＝Ｖｒｅａｄ）が印加されているため、選択ドレインゲートＳＤＧ０ｎはオフであり、カップリング現象によりセルのソース、ドレインはワード線ＷＬとともに昇圧される。

よって、セルにはプログラム電圧は印加されず、プログラムされない。つまり、書込みから保護される。続いて行われるプログラムベリファイでは、書込みが指定されたセルは依然としてデータ１のため、そのプログラムベリファイはフェイルする。このようにして所定の回数だけプログラムベリファイ、プログラムを繰り返した後、デバイスはハングアップし、プログラム動作は終了する。

一方、ブロックに保護が設定されておらず、選択ドレインゲートＳＤＧ０ｎがデータ１（アンプロテクト）である場合は、その選択ドレインゲートＳＤＧ０ｎは、通常の書込みのように、ページバッファ６０ｎがビット線ＢＬｎに供給する書込みデータに応じて、オン、オフされて、所望の書込みが行われる。

次に、本発明に係る消去動作について表を用いて説明する。表５は、第２実施形態に係る消去時の電圧条件を示す。

ここで、選択ドレインゲートＳＤＧ０ｎに保護／非保護情報が設定されている状態において、外部から所望のブロックに対し消去指示が入力されるケースを説明する。選択ドレインゲートＳＤＧ０ｎに保護が設定されているときは、そのブロック内のすべての選択ドレインゲートＳＤＧ０ｎはデータ０となっている。消去指示が入力されると、まず、選択ドレインゲートＳＤＧ０ｎのデータ読み出しを行う（1ｓｔ step）。よって、制御ワード線ＣＷＬには、通常のセルの読み出しと同様に、Ｖｒｅａｄとして２．５Ｖが印加される。

プリチャージ後のセンスの結果、その選択ドレインゲートＳＤＧ０ｎがデータ０、すなわち保護情報が設定されていると判定された場合、ページバッファ６０ｎ内にラッチされたその情報をステートマシン５７が検知して、消去動作をストップする、つまり、消去から保護される。一方、選択ドレインゲートＳＤＧ０ｎがデータ１、すなわち保護情報が設定されていないと分かると、消去動作は通常の消去ベリファイに移行し（２ｎｄ step）、その結果にもとづいてブロック全体に消去パルスが印加される。

本実施形態によれば、通常の消去ベリファイの前に、選択ドレインゲートＳＤＧの読み出し動作を行うことでブロックの保護情報をサーチし、そのブロックに保護が設定されているときは、その時点で消去動作をストップさせることができる。

以上各実施形態によれば、ＮＡＮＤ型フラッシュメモリにおいて、回路規模を大きくすることなく（ＣＡＭなどを新たに用意しない）、ブロック毎の書き換え保護の実現手段を提供することができる。なお、選択ゲートは、選択ドレインゲート及び選択ソースゲートを含む。ロウデコーダ及び高電圧発生回路が、メモリセルの読み出し時に、選択ゲートがオンする電圧を制御ワード線に印加する電圧供給回路、メモリセルのプログラムベリファイ時に、選択ゲートが保護情報を保持している場合には選択ゲートがオフする電圧を前記制御ワード線に印加する電圧供給回路、メモリセルのプログラム時に、選択ゲートが保護情報を記憶している場合には選択ゲートがオフする電圧を制御ワード線に印加する電圧供給回路を構成する。また、ステートマシン５７は、外部から各種コマンドに応じてコマンド動作を行う。ステートマシン５７は、コマンド動作により、選択ドレインゲートに保護情報を記憶させる制御回路である。ステートマシン５７は、メモリセルＭの消去動作時には、選択ドレインゲートＳＤＧの読み出し動作を行い、ページバッファ６０が読み出しデータを保護情報であると判定した場合、メモリセルＭの消去を中止するよう制御する制御回路である。また、ステートマシン５７は、コマンド動作によりメモリセル群と選択ゲートを複数含むブロックに対し保護情報を設定する制御回路である。

以上本発明の好ましい実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、請求の範囲に記載された本発明の要旨の範囲内において、種々の変形、変更が可能である。

Claims (14)

1. ワード線に接続されたメモリセルを含むメモリセル群と、
   制御ワード線と前記メモリセル群に接続され、前記メモリセル群に対する保護情報を記憶可能な選択ゲートと
   前記メモリセルのプログラム時に、前記選択ゲートが保護情報を記憶している場合には前記選択ゲートがオフする電圧を前記制御ワード線に印加する電圧供給回路とを含む半導体装置
2. 前記半導体装置は更に、前記保護情報を前記選択ゲートに記憶させる制御回路を含む請求項１記載の半導体装置。
3. 半導体装置は更に、前記メモリセルの読み出し時に、前記選択ゲートがオンする電圧を前記制御ワード線に印加する電圧供給回路を含む請求項１または請求項２に記載の半導体装置。
4. 前記選択ゲートがオンする電圧は、前記メモリセルのうち非選択のメモリセルのワード線に印加する電圧と略同一である請求項３記載の半導体装置。
5. 前記半導体装置は更に、前記メモリセルのプログラムベリファイ時に、前記選択ゲートが保護情報を保持している場合には前記選択ゲートがオフする電圧を前記制御ワード線に印加する電圧供給回路を含む請求項１または請求項２に記載の半導体装置。
6. 前記半導体装置は更に、前記メモリセルのプログラムベリファイ時に、ベリファイパスと判定するページバッファを含む請求項５記載の半導体装置。
7. 前記半導体装置は更に、前記ビット線に接続されるページバッファと、
   前記メモリセルの消去動作時には、前記選択ゲートの読み出し動作を行い、前記ページバッファが該読み出しデータを保護情報であると判定した場合、前記メモリセルの消去を中止する制御回路とを含む請求項１または請求項２に記載の半導体装置。
8. 前記制御回路は、コマンド動作により前記メモリセル群と前記選択ゲートを複数含むブロックに対し保護情報を設定する請求項２記載の半導体装置。
9. 前記メモリセルは、ＳＯＮＯＳ型である請求項１から請求項８のいずれか一項に記載の半導体装置。
10. 前記選択ゲートは、ＳＯＮＯＳ型である請求項１から請求項８のいずれか一項に記載の半導体装置。
11. 前記選択ゲートは、選択ドレインゲートである請求項１から請求項８のいずれか一項に記載の半導体装置。
12. ワード線に接続されたメモリセルを含むメモリセル群および制御ワード線に接続された選択ゲートに、該メモリセル群に対する保護情報を記憶させるステップ、および
    前記半導体装置の制御方法は更に、前記メモリセルのプログラム時に、前記選択ゲートが保護情報を記憶している場合には前記選択ゲートがオフする電圧を前記制御ワード線に印加するステップ含む半導体装置の制御方法。
13. 前記半導体装置の制御方法は更に、前記メモリセルの読み出し時に、前記選択ゲートがオンする電圧を前記制御ワード線に印加するステップを含む請求項１２記載の半導体装置の制御方法。
14. 前記半導体装置の制御方法は更に、前記メモリセルのプログラムベリファイ時に、前記選択ゲートが保護情報を保持している場合には前記選択ゲートがオフする電圧を前記制御ワード線に印加するステップを含む請求項１２記載の半導体装置の制御方法。

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