JP3132637B2 - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- G11C16/28—Sensing or reading circuits; Data output circuits using differential sensing or reference cells, e.g. dummy cells
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Description
【０００１】
【産業上の利用分野】本発明は不揮発性半導体記憶装置
に関し、特にダミーセルにより読出し用の基準電圧を発
生する手段を備えた不揮発性半導体記憶装置に関する。
に関し、特にダミーセルにより読出し用の基準電圧を発
生する手段を備えた不揮発性半導体記憶装置に関する。
【０００２】
【従来の技術】浮遊ゲートを有する電界効果トランジス
タなどのような、電気的にしきい値電圧を設定してデー
タの消去，書込みが可能な電界効果トランジスタでメモ
リセルを形成し（以下、メモリセルトランジスタとい
う）、このメモリセルトランジスタを複数個、行方向，
列方向にマトリクス状に配置した不揮発性半導体記憶装
置においては、これらメモリセルトランジスタの読出し
電圧を、これらメモリセルトランジスタとはオン抵抗の
みが異なり他の特性がこれらメモリセルトランジスタと
同一のダミーセルを含む基準電圧発生回路による基準電
圧と比較し、これらメモリセルトランジスタの記憶デー
タの“１”レベル，“０”レベルを検出する場合が多
い。
タなどのような、電気的にしきい値電圧を設定してデー
タの消去，書込みが可能な電界効果トランジスタでメモ
リセルを形成し（以下、メモリセルトランジスタとい
う）、このメモリセルトランジスタを複数個、行方向，
列方向にマトリクス状に配置した不揮発性半導体記憶装
置においては、これらメモリセルトランジスタの読出し
電圧を、これらメモリセルトランジスタとはオン抵抗の
みが異なり他の特性がこれらメモリセルトランジスタと
同一のダミーセルを含む基準電圧発生回路による基準電
圧と比較し、これらメモリセルトランジスタの記憶デー
タの“１”レベル，“０”レベルを検出する場合が多
い。
【０００３】このような不揮発性半導体記憶装置の代表
的な一例（第１の例）を図４に示す。
的な一例（第１の例）を図４に示す。
【０００４】この不揮発性半導体記憶装置は、行方向，
列方向にマトリクス状に配置され電気的にデータの書込
み及び消去が可能な複数のメモリセルトランジスタＭＣ
１１〜ＭＣｍｎを含むメモリセルアレイ１と、複数のメ
モリセルトランジスタＭＣ１１〜ＭＣｍｎの各行それぞ
れと対応して設けられ対応する行のメモリセルトランジ
スタそれぞれの制御ゲートと接続する複数のワード線Ｗ
Ｌ１〜ＷＬｍと、複数のメモリセルトランジスタＭＣ１
１〜ＭＣｍｎの各列それぞれと対応して設けられ対応す
る列のメモリセルトランジスタそれぞれのドレインと接
続する複数のビット線ＢＬ１〜ＢＬｎと、書込み動作，
消去動作，読出し動作を含む各動作時に行アドレス信号
ＡＤｒに従って複数のワード線ＷＬ１〜ＷＬｍのうちの
所定のワード線を選択して伝達された電圧を供給する行
デコーダ２と、複数のビット線ＢＬ１〜ＢＬｎそれぞれ
と対応接続する複数のトランジスタＱ４１〜Ｑ４ｎを含
み上記各動作時に列アドレス信号ＡＤｃに従ってこれら
トランジスタをオン，オフし複数のビット線ＢＬ１〜Ｂ
Ｌｎのうちの所定のビット線を選択して伝達された電圧
を供給し、かつこのビット線の信号を伝達する列選択回
路の列デコーダ３及びビット線選択回路４と、選択され
たビット線に電源電圧Ｖｃｃレベルの電圧を供給する負
荷回路５と、上記各動作時（制御信号ＰＥ，ＥＥ，Ｒ
Ｅ）にそれぞれ所定の電圧を発生して行デコーダ２，列
デコーダ３，ビット線選択回路４に伝達する各種電圧発
生回路７ｘと、メモリセルトランジスタＭＣ１１〜ＭＣ
ｍｎとオン抵抗が異なる以外は同一の特性をもち制御ゲ
ートに電源電圧Ｖｃｃを受けるダミーセルＤＭＣ、この
ダミーセルＤＭＣと接続しゲートに電源電圧Ｖｃｃを受
けてトランジスタＱ４１〜Ｑ４ｎと同一特性のトランジ
スタＱ６１及びこのトランジスタＱ６１と接続し電源電
圧Ｖｃｃを供給する負荷回路６１を備えメモリセルトラ
ンジスタＭＣ１１〜ＭＣｍｎのオン状態及びオフ状態の
読出しレベルの中間のレベルの基準電圧Ｖｒｅｆを発生
する基準電圧発生回路６ｘと、読出し動作時に選択され
たビット線の信号レベル（Ｖｒｄ）と基準電圧Ｖｒｅｆ
とを比較する比較回路８とを有する構成となっている。
列方向にマトリクス状に配置され電気的にデータの書込
み及び消去が可能な複数のメモリセルトランジスタＭＣ
１１〜ＭＣｍｎを含むメモリセルアレイ１と、複数のメ
モリセルトランジスタＭＣ１１〜ＭＣｍｎの各行それぞ
れと対応して設けられ対応する行のメモリセルトランジ
スタそれぞれの制御ゲートと接続する複数のワード線Ｗ
Ｌ１〜ＷＬｍと、複数のメモリセルトランジスタＭＣ１
１〜ＭＣｍｎの各列それぞれと対応して設けられ対応す
る列のメモリセルトランジスタそれぞれのドレインと接
続する複数のビット線ＢＬ１〜ＢＬｎと、書込み動作，
消去動作，読出し動作を含む各動作時に行アドレス信号
ＡＤｒに従って複数のワード線ＷＬ１〜ＷＬｍのうちの
所定のワード線を選択して伝達された電圧を供給する行
デコーダ２と、複数のビット線ＢＬ１〜ＢＬｎそれぞれ
と対応接続する複数のトランジスタＱ４１〜Ｑ４ｎを含
み上記各動作時に列アドレス信号ＡＤｃに従ってこれら
トランジスタをオン，オフし複数のビット線ＢＬ１〜Ｂ
Ｌｎのうちの所定のビット線を選択して伝達された電圧
を供給し、かつこのビット線の信号を伝達する列選択回
路の列デコーダ３及びビット線選択回路４と、選択され
たビット線に電源電圧Ｖｃｃレベルの電圧を供給する負
荷回路５と、上記各動作時（制御信号ＰＥ，ＥＥ，Ｒ
Ｅ）にそれぞれ所定の電圧を発生して行デコーダ２，列
デコーダ３，ビット線選択回路４に伝達する各種電圧発
生回路７ｘと、メモリセルトランジスタＭＣ１１〜ＭＣ
ｍｎとオン抵抗が異なる以外は同一の特性をもち制御ゲ
ートに電源電圧Ｖｃｃを受けるダミーセルＤＭＣ、この
ダミーセルＤＭＣと接続しゲートに電源電圧Ｖｃｃを受
けてトランジスタＱ４１〜Ｑ４ｎと同一特性のトランジ
スタＱ６１及びこのトランジスタＱ６１と接続し電源電
圧Ｖｃｃを供給する負荷回路６１を備えメモリセルトラ
ンジスタＭＣ１１〜ＭＣｍｎのオン状態及びオフ状態の
読出しレベルの中間のレベルの基準電圧Ｖｒｅｆを発生
する基準電圧発生回路６ｘと、読出し動作時に選択され
たビット線の信号レベル（Ｖｒｄ）と基準電圧Ｖｒｅｆ
とを比較する比較回路８とを有する構成となっている。
【０００５】なお、メモリセルトランジスタＭＣ１１〜
ＭＣｍｎのソースは接地されているので、各種電圧発生
回路７ｘはソース用の電圧は発生していない。また、比
較回路８は、図５に示されたように、トランジスタＱ８
１〜Ｑ８５を含み、読出し制御信号ＲＥが活性化レベル
のとき活性化して選択ビット線の信号レベル（Ｖｒｄ）
と基準電圧Ｖｒｅｆとを比較する、カレントミラー型負
荷回路を備えた構成となっている。
ＭＣｍｎのソースは接地されているので、各種電圧発生
回路７ｘはソース用の電圧は発生していない。また、比
較回路８は、図５に示されたように、トランジスタＱ８
１〜Ｑ８５を含み、読出し制御信号ＲＥが活性化レベル
のとき活性化して選択ビット線の信号レベル（Ｖｒｄ）
と基準電圧Ｖｒｅｆとを比較する、カレントミラー型負
荷回路を備えた構成となっている。
【０００６】次にこの不揮発性半導体記憶装置の動作に
ついて説明する。
ついて説明する。
【０００７】書込み制御信号ＰＥが活性化レベルの書込
み動作時には、各種電圧発生回路７ｘにより書込み用の
各種電圧を発生し、行デコーダ２によって選択されたワ
ード線と列デコーダ３及びビット線選択回路４によって
選択されたビット線とに与えられ、これら選択されたワ
ード線及びビット線の交差位置のメモリセルトランジス
タの制御ゲート及びドレイン間に高電圧を与え、このメ
モリセルトランジスタの浮遊ゲートからトンネル効果に
より電子を引き抜き、書込み状態とする。この状態で
は、しきい値電圧が低くなり、制御ゲートに読出し用の
電圧を与えたとき、オン状態（オンセル状態）となる。
み動作時には、各種電圧発生回路７ｘにより書込み用の
各種電圧を発生し、行デコーダ２によって選択されたワ
ード線と列デコーダ３及びビット線選択回路４によって
選択されたビット線とに与えられ、これら選択されたワ
ード線及びビット線の交差位置のメモリセルトランジス
タの制御ゲート及びドレイン間に高電圧を与え、このメ
モリセルトランジスタの浮遊ゲートからトンネル効果に
より電子を引き抜き、書込み状態とする。この状態で
は、しきい値電圧が低くなり、制御ゲートに読出し用の
電圧を与えたとき、オン状態（オンセル状態）となる。
【０００８】消去制御信号ＥＥが活性化レベルの消去動
作時には、各種電圧発生回路７ｘにより消去用の各種電
圧を発生し、行デコーダ２によって選択されたワード線
と列デコーダ３及びビット線選択回路４によって選択さ
れたビット線とに与えられ、これら選択されたワード線
及びビット線の交差位置のメモリセルトランジスタの制
御ゲート及びドレイン間に書込み動作時とは逆の高電圧
を与え、このメモリセルトランジスタの浮遊ゲートにト
ンネル効果により電子を注入し消去状態とする。この状
態では、しきい値電圧が高くなり、制御ゲートに読出し
用の電圧を印加したとき、オフ状態（オフセル状態）と
なる。
作時には、各種電圧発生回路７ｘにより消去用の各種電
圧を発生し、行デコーダ２によって選択されたワード線
と列デコーダ３及びビット線選択回路４によって選択さ
れたビット線とに与えられ、これら選択されたワード線
及びビット線の交差位置のメモリセルトランジスタの制
御ゲート及びドレイン間に書込み動作時とは逆の高電圧
を与え、このメモリセルトランジスタの浮遊ゲートにト
ンネル効果により電子を注入し消去状態とする。この状
態では、しきい値電圧が高くなり、制御ゲートに読出し
用の電圧を印加したとき、オフ状態（オフセル状態）と
なる。
【０００９】読出し制御信号ＲＥが活性化レベルの読出
し動作時には、各種電圧発生回路７ｘにより読出し用の
電圧を発生して行デコーダ２によって選択されたワード
線に与え、列デコーダ３及びビット線選択回路４によっ
て選択されたビット線には負荷回路５を介して電源電圧
Ｖｃｃレベルを与える。一方、基準電圧発生回路６ｘの
ダミーセルＤＭＣの制御ゲート、トランジスタＱ６１の
ゲートには読出し動作時の選択レベルの電圧（電源電圧
Ｖｃｃ）が与えられてダミーセルＤＭＣは常に選択状
態、読出し状態となっており、また、これらトランジス
タＱ６１及びダミーセルＤＭＣには負荷回路６１を介し
て電源電圧Ｖｃｃが与えられ、基準電圧発生回路６ｘか
らは基準電圧Ｖｒｅｆが出力されている。この基準電圧
Ｖｒｅｆは、メモリセルトランジスタがオンセル状態の
ときのビット線の電圧と、オフセル状態のときのビット
線の電圧との中間の電圧となっている。選択されたメモ
リセルトランジスタがオンセル状態であれば、選択され
たビット線の電圧は接地電位レベルまで低下し、オフセ
ル状態であれば電源電圧Ｖｃｃレベルまで上昇するの
で、この選択されたビット線の電圧Ｖｒｄを基準電圧Ｖ
ｒｅｆと比較することにより、選択されたメモリセルト
ランジスタの記憶内容（データ）を判別することができ
る。
し動作時には、各種電圧発生回路７ｘにより読出し用の
電圧を発生して行デコーダ２によって選択されたワード
線に与え、列デコーダ３及びビット線選択回路４によっ
て選択されたビット線には負荷回路５を介して電源電圧
Ｖｃｃレベルを与える。一方、基準電圧発生回路６ｘの
ダミーセルＤＭＣの制御ゲート、トランジスタＱ６１の
ゲートには読出し動作時の選択レベルの電圧（電源電圧
Ｖｃｃ）が与えられてダミーセルＤＭＣは常に選択状
態、読出し状態となっており、また、これらトランジス
タＱ６１及びダミーセルＤＭＣには負荷回路６１を介し
て電源電圧Ｖｃｃが与えられ、基準電圧発生回路６ｘか
らは基準電圧Ｖｒｅｆが出力されている。この基準電圧
Ｖｒｅｆは、メモリセルトランジスタがオンセル状態の
ときのビット線の電圧と、オフセル状態のときのビット
線の電圧との中間の電圧となっている。選択されたメモ
リセルトランジスタがオンセル状態であれば、選択され
たビット線の電圧は接地電位レベルまで低下し、オフセ
ル状態であれば電源電圧Ｖｃｃレベルまで上昇するの
で、この選択されたビット線の電圧Ｖｒｄを基準電圧Ｖ
ｒｅｆと比較することにより、選択されたメモリセルト
ランジスタの記憶内容（データ）を判別することができ
る。
【００１０】メモリセルトランジスタ（ＭＣ１１〜ＭＣ
ｍｎ）は、書込み・消去動作をくり返すうちに、これら
動作時に制御ゲート・ドレイン間に印加される高電圧に
よってその特性が劣化し、特にオンセル状態のときの読
出し電圧Ｖｏｎの劣化（上昇）が大きくなる。一方、ダ
ミーセルＤＭＣの制御ゲートには常に一定の電源電圧Ｖ
ｃｃレベルの電圧が印加されているので、その特性の劣
化はなく、従って基準電圧Ｖｒｅｆは常に一定となる。
ｍｎ）は、書込み・消去動作をくり返すうちに、これら
動作時に制御ゲート・ドレイン間に印加される高電圧に
よってその特性が劣化し、特にオンセル状態のときの読
出し電圧Ｖｏｎの劣化（上昇）が大きくなる。一方、ダ
ミーセルＤＭＣの制御ゲートには常に一定の電源電圧Ｖ
ｃｃレベルの電圧が印加されているので、その特性の劣
化はなく、従って基準電圧Ｖｒｅｆは常に一定となる。
【００１１】メモリセルトランジスタのオンセル状態の
ときの読出し電圧Ｖｏｎ及びオフセル状態のときの読出
し電圧Ｖｏｆｆの書込み・消去回数に対する変化を基準
電圧Ｖｒｅｆと共に図６に示す。
ときの読出し電圧Ｖｏｎ及びオフセル状態のときの読出
し電圧Ｖｏｆｆの書込み・消去回数に対する変化を基準
電圧Ｖｒｅｆと共に図６に示す。
【００１２】このように、書込み・消去回数が多くなる
と、オン状態のときの読出し電圧Ｖｏｎが基準電圧Ｖｒ
ｅｆより大きくなってしまい、もはやオン状態かオフ状
態かの判別がつかなくなってしまう。
と、オン状態のときの読出し電圧Ｖｏｎが基準電圧Ｖｒ
ｅｆより大きくなってしまい、もはやオン状態かオフ状
態かの判別がつかなくなってしまう。
【００１３】このような問題点を解決するために、ダミ
ーセルＤＭＣにもメモリセルトランジスタ（ＭＣ１１〜
ＭＣｍｎ）と同様な劣化を与えて基準電圧Ｖｒｅｆを書
込み・消去回数に応じて変化させるようにした例がある
（例えば、特開平６−２０３５８５号公報参照）。
ーセルＤＭＣにもメモリセルトランジスタ（ＭＣ１１〜
ＭＣｍｎ）と同様な劣化を与えて基準電圧Ｖｒｅｆを書
込み・消去回数に応じて変化させるようにした例がある
（例えば、特開平６−２０３５８５号公報参照）。
【００１４】このような不揮発性半導体記憶装置の一例
（第２の例）を図７に示す。
（第２の例）を図７に示す。
【００１５】この例は、各種電圧発生回路７ｙによって
発生した書込み動作時及び消去動作時の各種電圧を、メ
モリセルトランジスタＭＣ１１〜ＭＣｍｎに与えるだけ
でなく、基準電圧発生回路６のダミーセルＤＭＣにも与
えるようにしたものである。こうすることにより、ダミ
ーセルＤＭＣの特性も劣化して図８に示された曲線
（ａ）のように基準電圧Ｖｒｅｆが変化し、メモリセル
トランジスタＭＣ１１〜ＭＣｍｎのオンセル状態及びオ
フセル状態の判別が可能な書込み・消去回数を大きくす
ることができる（長寿命化）。
発生した書込み動作時及び消去動作時の各種電圧を、メ
モリセルトランジスタＭＣ１１〜ＭＣｍｎに与えるだけ
でなく、基準電圧発生回路６のダミーセルＤＭＣにも与
えるようにしたものである。こうすることにより、ダミ
ーセルＤＭＣの特性も劣化して図８に示された曲線
（ａ）のように基準電圧Ｖｒｅｆが変化し、メモリセル
トランジスタＭＣ１１〜ＭＣｍｎのオンセル状態及びオ
フセル状態の判別が可能な書込み・消去回数を大きくす
ることができる（長寿命化）。
【００１６】この例では、メモリセルトランジスタＭＣ
１１〜ＭＣｍｎに対する書込み・消去動作が行なわれる
ようになっているが、１回の書込み・消去動作にメモリ
セルトランジスタＭＣ１１〜ＭＣｍｎ全てが選択される
ものではないので、これらメモリセルトランジスタの書
込み・消去動作の回数に比べてダミーセルＤＭＣに対す
る書込み・消去動作回数が多くなり、図８に示された曲
線（ｂ）のようにダミーセルＤＭＣの方の劣化が早く進
むことにより、やはり、オンセル状態，オフセル状態の
判別ができなくなるまでの書込み・消去回数が少なくな
ってしまう。
１１〜ＭＣｍｎに対する書込み・消去動作が行なわれる
ようになっているが、１回の書込み・消去動作にメモリ
セルトランジスタＭＣ１１〜ＭＣｍｎ全てが選択される
ものではないので、これらメモリセルトランジスタの書
込み・消去動作の回数に比べてダミーセルＤＭＣに対す
る書込み・消去動作回数が多くなり、図８に示された曲
線（ｂ）のようにダミーセルＤＭＣの方の劣化が早く進
むことにより、やはり、オンセル状態，オフセル状態の
判別ができなくなるまでの書込み・消去回数が少なくな
ってしまう。
【００１７】また、フラッシュメモリなどでは、図９に
示すように、１回の消去動作に対して複数のメモリセル
トランジスタに対する書込み動作が順次行なわれるの
で、図７に示された例では、各メモリセルトランジスタ
に対する書込み動作ごとにダミーセルＤＭＣに書込み動
作が行なわれ、同様にオンセル状態，オフセル状態の判
別ができなくなるまでの書込み・消去回数が少なくな
る。
示すように、１回の消去動作に対して複数のメモリセル
トランジスタに対する書込み動作が順次行なわれるの
で、図７に示された例では、各メモリセルトランジスタ
に対する書込み動作ごとにダミーセルＤＭＣに書込み動
作が行なわれ、同様にオンセル状態，オフセル状態の判
別ができなくなるまでの書込み・消去回数が少なくな
る。
【００１８】このような問題を解決するために、前述の
特開平６−２０３５８５号公報記載の発明では、書込み
・消去動作の回数をカウントするカウンタを設け、メモ
リセルトランジスタの劣化を予め予想し、この予想に基
ずいてダミーセルＤＭＣに対する書込み・消去動作の回
数を減少させるようにしている（第３の例）。
特開平６−２０３５８５号公報記載の発明では、書込み
・消去動作の回数をカウントするカウンタを設け、メモ
リセルトランジスタの劣化を予め予想し、この予想に基
ずいてダミーセルＤＭＣに対する書込み・消去動作の回
数を減少させるようにしている（第３の例）。
【００１９】なお、図４，図７に示された例では、制御
ゲート・ドレイン間に高電圧を印加して書込み，消去を
行う構成となっているが、制御ゲート・ソース間に高電
圧を印加して書込み，消去を行う場合もある。
ゲート・ドレイン間に高電圧を印加して書込み，消去を
行う構成となっているが、制御ゲート・ソース間に高電
圧を印加して書込み，消去を行う場合もある。
【００２０】
【発明が解決しようとする課題】上述した従来の不揮発
性半導体記憶装置は、第１の例では、メモリセルトラン
ジスタＭＣ１１〜ＭＣｍｎに対する書込み・消去動作に
関係なく基準電圧発生回路６ｘのダミーセルＤＭＣの制
御ゲートには常に一定の読出し用の電圧（電源電圧Ｖｃ
ｃ）が印加されていて常に一定の基準電圧Ｖｒｅｆを発
生するようになっているのに対し、メモリセルトランジ
スタＭＣ１１〜ＭＣｍｎは書込み・消去回数が多くなる
とその特性が劣化して読出し動作時にオンセル状態かオ
フセル状態かの判別ができなくなるという問題点があ
り、第２の例では、メモリセルトランジスタＭＣ１１〜
ＭＣｍｎに対する書込み動作（複数の書込み用電圧の印
加動作を含む）及び消去動作ごとにダミーセルＤＭＣに
書込み動作（複数の書込み用電圧の印加動作を含む）及
び消去動作を行うようになっているので、ダミーセルＤ
ＭＣの特性もメモリセルトランジスタＭＣ１１〜ＭＣｍ
ｎと同様に劣化するものの、これらメモリセルトランジ
スタの中には選択されないものもあり、かえってダミー
セルＤＭＣの特性の方の劣化が早くなり、やはりメモリ
セルトランジスタの読出し動作時のオンセル状態，オフ
セル状態の判別可能な書込み・消去回数が少なくなると
いう問題点があり、第３の例では、書込み・消去動作の
回数をカウントしてメモリセルトランジスタの劣化を予
め予想してこの予想に基ずいてダミーセルＤＭＣに対す
る書込み・消去動作の回数を減少させるようになってい
るので、第２の例のような問題点は緩和されるものの、
その予想には極めて長期の検証期間が必要となり、かつ
製造プロセス等でばらつきが生じるので、予想が困難で
あるという問題点がある。
性半導体記憶装置は、第１の例では、メモリセルトラン
ジスタＭＣ１１〜ＭＣｍｎに対する書込み・消去動作に
関係なく基準電圧発生回路６ｘのダミーセルＤＭＣの制
御ゲートには常に一定の読出し用の電圧（電源電圧Ｖｃ
ｃ）が印加されていて常に一定の基準電圧Ｖｒｅｆを発
生するようになっているのに対し、メモリセルトランジ
スタＭＣ１１〜ＭＣｍｎは書込み・消去回数が多くなる
とその特性が劣化して読出し動作時にオンセル状態かオ
フセル状態かの判別ができなくなるという問題点があ
り、第２の例では、メモリセルトランジスタＭＣ１１〜
ＭＣｍｎに対する書込み動作（複数の書込み用電圧の印
加動作を含む）及び消去動作ごとにダミーセルＤＭＣに
書込み動作（複数の書込み用電圧の印加動作を含む）及
び消去動作を行うようになっているので、ダミーセルＤ
ＭＣの特性もメモリセルトランジスタＭＣ１１〜ＭＣｍ
ｎと同様に劣化するものの、これらメモリセルトランジ
スタの中には選択されないものもあり、かえってダミー
セルＤＭＣの特性の方の劣化が早くなり、やはりメモリ
セルトランジスタの読出し動作時のオンセル状態，オフ
セル状態の判別可能な書込み・消去回数が少なくなると
いう問題点があり、第３の例では、書込み・消去動作の
回数をカウントしてメモリセルトランジスタの劣化を予
め予想してこの予想に基ずいてダミーセルＤＭＣに対す
る書込み・消去動作の回数を減少させるようになってい
るので、第２の例のような問題点は緩和されるものの、
その予想には極めて長期の検証期間が必要となり、かつ
製造プロセス等でばらつきが生じるので、予想が困難で
あるという問題点がある。
【００２１】本発明の目的は、メモリセルトランジスタ
とダミーセルとの劣化の程度をより一層、かつ容易に近
ずけることができ、長寿命化をはかることができる不揮
発性半導体記憶装置を提供することにある。
とダミーセルとの劣化の程度をより一層、かつ容易に近
ずけることができ、長寿命化をはかることができる不揮
発性半導体記憶装置を提供することにある。
【００２２】
【課題を解決するための手段】本発明の不揮発性半導体
記憶装置は、行方向，列方向にマトリクス状に配置され
電気的にデータの書込み及び消去が可能な複数のメモリ
セルトランジスタと、これら複数のメモリセルトランジ
スタの各行それぞれと対応して設けられ対応する行のメ
モリセルトランジスタそれぞれの制御ゲートと接続する
複数のワード線と、前記複数のメモリセルトランジスタ
の各列それぞれと対応して設けられ対応する列のメモリ
セルトランジスタそれぞれのドレインと接続する複数の
ビット線と、前記複数のメモリセルトランジスタそれぞ
れのソースと接続するソース線と、書込み動作，消去動
作，読出し動作を含む各動作時に前記複数のワード線の
うちの所定のワード線を選択して伝達された電圧を供給
する行デコーダと、前記複数のビット線それぞれと対応
接続する複数の第１のトランジスタを含みこれら第１の
トランジスタをオン，オフして前記各動作時に前記複数
のビット線のうちの所定のビット線を選択して伝達され
た電圧を供給しかつこのビット線の信号を伝達する列選
択回路と、前記各動作時にそれぞれ所定の電圧を発生し
て前記行デコーダ，列選択回路及びソース線に伝達する
第１の各種電圧発生回路と、前記複数のメモリセルトラ
ンジスタとオン抵抗が異なる以外は同一特性のダミーセ
ル及びこのダミーセルと接続し前記複数の第１のトラン
ジスタと同一特性の第２のトランジスタを備え前記各動
作時に前記ダミーセルの制御ゲート及び前記第２のトラ
ンジスタのゲートそれぞれに伝達された電圧を受け前記
読出し動作時には前記複数のメモリセルトランジスタの
オン状態及びオフ状態の読出しレベルの中間のレベルの
基準電圧を発生する基準電圧発生回路と、前記消去動作
時には消去用の電圧を発生しこの消去用の電圧発生後の
書込み動作時にこの消去用の電圧発生１回に対し１回の
割合で書込み用の電圧を発生し読出し動作時には読出し
用の電圧を発生してこれら各電圧を前記基準電圧発生回
路に伝達する第２の各種電圧発生回路と、読出し動作時
に選択されたビット線の信号レベルと前記基準電圧とを
比較する比較回路とを有している。
記憶装置は、行方向，列方向にマトリクス状に配置され
電気的にデータの書込み及び消去が可能な複数のメモリ
セルトランジスタと、これら複数のメモリセルトランジ
スタの各行それぞれと対応して設けられ対応する行のメ
モリセルトランジスタそれぞれの制御ゲートと接続する
複数のワード線と、前記複数のメモリセルトランジスタ
の各列それぞれと対応して設けられ対応する列のメモリ
セルトランジスタそれぞれのドレインと接続する複数の
ビット線と、前記複数のメモリセルトランジスタそれぞ
れのソースと接続するソース線と、書込み動作，消去動
作，読出し動作を含む各動作時に前記複数のワード線の
うちの所定のワード線を選択して伝達された電圧を供給
する行デコーダと、前記複数のビット線それぞれと対応
接続する複数の第１のトランジスタを含みこれら第１の
トランジスタをオン，オフして前記各動作時に前記複数
のビット線のうちの所定のビット線を選択して伝達され
た電圧を供給しかつこのビット線の信号を伝達する列選
択回路と、前記各動作時にそれぞれ所定の電圧を発生し
て前記行デコーダ，列選択回路及びソース線に伝達する
第１の各種電圧発生回路と、前記複数のメモリセルトラ
ンジスタとオン抵抗が異なる以外は同一特性のダミーセ
ル及びこのダミーセルと接続し前記複数の第１のトラン
ジスタと同一特性の第２のトランジスタを備え前記各動
作時に前記ダミーセルの制御ゲート及び前記第２のトラ
ンジスタのゲートそれぞれに伝達された電圧を受け前記
読出し動作時には前記複数のメモリセルトランジスタの
オン状態及びオフ状態の読出しレベルの中間のレベルの
基準電圧を発生する基準電圧発生回路と、前記消去動作
時には消去用の電圧を発生しこの消去用の電圧発生後の
書込み動作時にこの消去用の電圧発生１回に対し１回の
割合で書込み用の電圧を発生し読出し動作時には読出し
用の電圧を発生してこれら各電圧を前記基準電圧発生回
路に伝達する第２の各種電圧発生回路と、読出し動作時
に選択されたビット線の信号レベルと前記基準電圧とを
比較する比較回路とを有している。
【００２３】また、第１の各種電圧発生回路から、消去
動作時の消去用電圧発生後の書込み動作時に複数の書込
み用の電圧が順次出力され、第２の各種電圧発生回路か
らは、前記複数の書込み用の電圧のうちの最初の書込み
用の電圧のみと対応して書込み用の電圧を発生するよう
にして構成され、更にまた、第２の各種電圧発生回路
を、書込み用の電圧の発生は消去用の電圧発生それぞれ
の直後の１回のみとして構成される。
動作時の消去用電圧発生後の書込み動作時に複数の書込
み用の電圧が順次出力され、第２の各種電圧発生回路か
らは、前記複数の書込み用の電圧のうちの最初の書込み
用の電圧のみと対応して書込み用の電圧を発生するよう
にして構成され、更にまた、第２の各種電圧発生回路
を、書込み用の電圧の発生は消去用の電圧発生それぞれ
の直後の１回のみとして構成される。
【００２４】
【作用】本発明では、メモリセルトランジスタに対して
各動作時の各種電圧を供給する第１の各種電圧発生回路
とは別に、ダミーセルに対して各種電圧を供給する第２
の各種電圧発生回路を設け、ダミーセルには、メモリセ
ルトランジスタに対する消去動作が実行されたときのみ
消去動作を１回の書込み動作を実行するように制御する
構成としたので、単純な構成で、メモリセルトランジス
タ及びダミーセルの劣化の程度をより一層近ずけること
ができ、長寿命化をはかることができる。
各動作時の各種電圧を供給する第１の各種電圧発生回路
とは別に、ダミーセルに対して各種電圧を供給する第２
の各種電圧発生回路を設け、ダミーセルには、メモリセ
ルトランジスタに対する消去動作が実行されたときのみ
消去動作を１回の書込み動作を実行するように制御する
構成としたので、単純な構成で、メモリセルトランジス
タ及びダミーセルの劣化の程度をより一層近ずけること
ができ、長寿命化をはかることができる。
【００２５】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【００２６】図１は本発明の一実施例を示す回路図であ
る。
る。
【００２７】この実施例が図７に示された従来の不揮発
性半導体記憶装置と相違する点は、書込み制御信号Ｐ
Ｅ，消去制御信号ＥＥ及び読出し制御信号ＲＥそれぞれ
に同期してメモリセルトランジスタ用の書込み制御信号
ＭＰＥ，消去制御信号ＭＥＥ及び読出し制御信号ＭＲＥ
を発生し、かつ消去制御信号ＥＥ及び読出し制御信号Ｒ
Ｅに同期してダミーセル用の消去制御信号ＤＥＥ及び読
出し制御信号ＤＲＥと、消去制御信号ＥＥの後の書込み
制御信号ＰＥのうちの最初の書込み制御信号にのみ同期
してダミーセル用の書込み制御信号ＤＰＥを発生する制
御回路９を設け、各種電圧発生回路７ｙに代えて、メモ
リセルトランジスタ用の書込み制御信号ＭＰＥ，消去制
御信号ＭＥＥ及び読出し制御信号ＭＲＥに従ってこれら
制御信号による各動作時の各種電圧を発生し行デコーダ
２，列デコーダ３及びビット線選択回路４に伝達する第
１の各種電圧発生回路７ａと、ダミーセル用の書込み制
御信号ＤＰＥ，消去制御信号ＤＥＥ及び読出し制御信号
ＤＲＥに従ってこれら制御信号による各動作時の各種電
圧を発生し基準電圧発生回路６に伝達する第２の各種電
圧発生回路７ｂとを設けた点にある。
性半導体記憶装置と相違する点は、書込み制御信号Ｐ
Ｅ，消去制御信号ＥＥ及び読出し制御信号ＲＥそれぞれ
に同期してメモリセルトランジスタ用の書込み制御信号
ＭＰＥ，消去制御信号ＭＥＥ及び読出し制御信号ＭＲＥ
を発生し、かつ消去制御信号ＥＥ及び読出し制御信号Ｒ
Ｅに同期してダミーセル用の消去制御信号ＤＥＥ及び読
出し制御信号ＤＲＥと、消去制御信号ＥＥの後の書込み
制御信号ＰＥのうちの最初の書込み制御信号にのみ同期
してダミーセル用の書込み制御信号ＤＰＥを発生する制
御回路９を設け、各種電圧発生回路７ｙに代えて、メモ
リセルトランジスタ用の書込み制御信号ＭＰＥ，消去制
御信号ＭＥＥ及び読出し制御信号ＭＲＥに従ってこれら
制御信号による各動作時の各種電圧を発生し行デコーダ
２，列デコーダ３及びビット線選択回路４に伝達する第
１の各種電圧発生回路７ａと、ダミーセル用の書込み制
御信号ＤＰＥ，消去制御信号ＤＥＥ及び読出し制御信号
ＤＲＥに従ってこれら制御信号による各動作時の各種電
圧を発生し基準電圧発生回路６に伝達する第２の各種電
圧発生回路７ｂとを設けた点にある。
【００２８】すなわち、メモリセルトランジスタＭＣ１
１〜ＭＣｍｎに対する各種電圧の供給制御と、ダミーセ
ルＤＭＣに対する各種電圧の供給制御とを別々に行うよ
うにしている。
１〜ＭＣｍｎに対する各種電圧の供給制御と、ダミーセ
ルＤＭＣに対する各種電圧の供給制御とを別々に行うよ
うにしている。
【００２９】次にこの実施例の動作について説明する。
図２はこの実施例の動作を説明するための各制御信号の
タイミング図である。
図２はこの実施例の動作を説明するための各制御信号の
タイミング図である。
【００３０】まず、消去制御信号ＥＥが制御回路９に与
えられると、これに同期して制御回路９からメモリセル
トランジスタ用の消去制御信号ＭＥＥとダミーセル用の
消去制御信号ＤＥＥが出力され、それぞれ第１及び第２
の各種電圧発生回路７ａ，７ｂに対応して供給される。
えられると、これに同期して制御回路９からメモリセル
トランジスタ用の消去制御信号ＭＥＥとダミーセル用の
消去制御信号ＤＥＥが出力され、それぞれ第１及び第２
の各種電圧発生回路７ａ，７ｂに対応して供給される。
【００３１】第１及び第２の各種電圧発生回路７ａ，７
ｂはこれを受けて消去動作時の各種電圧を発生し行デコ
ーダ２，列デコーダ３及びビット線選択回路４、並びに
基準電圧発生回路６に伝達し、メモリセルトランジスタ
ＭＣ１１〜ＭＣｍｎ及びダミーセルＤＭＣの消去動作が
行なわれる。
ｂはこれを受けて消去動作時の各種電圧を発生し行デコ
ーダ２，列デコーダ３及びビット線選択回路４、並びに
基準電圧発生回路６に伝達し、メモリセルトランジスタ
ＭＣ１１〜ＭＣｍｎ及びダミーセルＤＭＣの消去動作が
行なわれる。
【００３２】この消去動作後に、書込み制御信号ＰＥが
制御回路９に与えられると、制御回路９から、書込み制
御信号ＰＥに同期してメモリセルトランジスタ用の書込
み制御信号ＭＰＥが第１の各種電圧発生回路７ａに供給
される。これを受けて第１の各種電圧発生回路７ａは、
書込み制御信号ＭＰＥそれぞれに同期して書込み動作時
の各種電圧を発生し行デコーダ２，列デコーダ３及びビ
ット線選択回路４に伝達し、メモリセルトランジスタＭ
Ｃ１１〜ＭＣｍｎの書込み動作が行なわれる。１回の書
込み動作で、１メモリセルへの書込みが完了する。
制御回路９に与えられると、制御回路９から、書込み制
御信号ＰＥに同期してメモリセルトランジスタ用の書込
み制御信号ＭＰＥが第１の各種電圧発生回路７ａに供給
される。これを受けて第１の各種電圧発生回路７ａは、
書込み制御信号ＭＰＥそれぞれに同期して書込み動作時
の各種電圧を発生し行デコーダ２，列デコーダ３及びビ
ット線選択回路４に伝達し、メモリセルトランジスタＭ
Ｃ１１〜ＭＣｍｎの書込み動作が行なわれる。１回の書
込み動作で、１メモリセルへの書込みが完了する。
【００３３】一方、制御回路９は、書込み制御信号ＰＥ
の最初の書込み制御信号にのみ同期して１つのダミーセ
ル用の書込み制御信号ＤＰＥを発生し、第２の各種電圧
発生回路７ｂに供給する。これを受けて第２の各種電圧
発生回路７ｂは、この１つの書込み制御信号ＤＰＥに従
って書込み動作時の各種電圧を発生し基準電圧発生回路
６に伝達し、ダミーセルＤＭＣの書込み動作が行なわれ
る。すなわち、消去動作後の２回目以降の書込み制御信
号には、ダミーセルＤＭＣに対する書込み動作は行なわ
れない。
の最初の書込み制御信号にのみ同期して１つのダミーセ
ル用の書込み制御信号ＤＰＥを発生し、第２の各種電圧
発生回路７ｂに供給する。これを受けて第２の各種電圧
発生回路７ｂは、この１つの書込み制御信号ＤＰＥに従
って書込み動作時の各種電圧を発生し基準電圧発生回路
６に伝達し、ダミーセルＤＭＣの書込み動作が行なわれ
る。すなわち、消去動作後の２回目以降の書込み制御信
号には、ダミーセルＤＭＣに対する書込み動作は行なわ
れない。
【００３４】従って、ダミーセルＤＭＣに対する書込み
動作，消去動作の回数をメモリセルトランジスタＭＣ１
１〜ＭＣｍｎのそれとほぼ同じにすることができてこれ
らダミーセル及びメモリセルトランジスタの劣化の進行
状態をより一層近ずけることができ、図３に示すよう
に、オンセル状態の読出し電圧Ｖｏｎ及びオフセル状態
の読出し電圧Ｖｏｆｆの交点に基準電圧Ｖｒｅｆを近ず
けることができ、長寿命化をはかることができる。
動作，消去動作の回数をメモリセルトランジスタＭＣ１
１〜ＭＣｍｎのそれとほぼ同じにすることができてこれ
らダミーセル及びメモリセルトランジスタの劣化の進行
状態をより一層近ずけることができ、図３に示すよう
に、オンセル状態の読出し電圧Ｖｏｎ及びオフセル状態
の読出し電圧Ｖｏｆｆの交点に基準電圧Ｖｒｅｆを近ず
けることができ、長寿命化をはかることができる。
【００３５】なお、この実施例においては、ダミーセル
用の書込み制御信号ＤＰＥを、消去動作後の最初の書込
み制御信号ＰＥに同期して発生させるようにしているが
（図２の実線）、消去制御信号ＥＥ，ＭＥＥ，ＤＥＥ発
生直後に、書込み制御信号ＰＥ，ＭＰＥの発生とは関係
なく発生させることもできる（図２の破線（ａ））。
用の書込み制御信号ＤＰＥを、消去動作後の最初の書込
み制御信号ＰＥに同期して発生させるようにしているが
（図２の実線）、消去制御信号ＥＥ，ＭＥＥ，ＤＥＥ発
生直後に、書込み制御信号ＰＥ，ＭＰＥの発生とは関係
なく発生させることもできる（図２の破線（ａ））。
【００３６】
【発明の効果】以上説明したように本発明は、ダミーセ
ルに対する各動作時の各種電圧の供給制御を、メモリセ
ルトランジスタのそれとは別に行い消去動作が行なわれ
たときのみその消去動作１回に対し書込み動作を１回行
う構成としたので、単純な構成で容易にメモリセルトラ
ンジスタ及びダミーセルの劣化の進行状態をより一層近
ずけることができ、長寿命化をはかることができる効果
がある。
ルに対する各動作時の各種電圧の供給制御を、メモリセ
ルトランジスタのそれとは別に行い消去動作が行なわれ
たときのみその消去動作１回に対し書込み動作を１回行
う構成としたので、単純な構成で容易にメモリセルトラ
ンジスタ及びダミーセルの劣化の進行状態をより一層近
ずけることができ、長寿命化をはかることができる効果
がある。
【図１】本発明の一実施例を示す回路図である。
【図２】図１に示された実施例の動作を説明するための
各制御信号のタイミング図である。
各制御信号のタイミング図である。
【図３】図１に示された実施例の動作及び効果を説明す
るための書込み・消去回数に対する読出し電圧の特性図
である。
るための書込み・消去回数に対する読出し電圧の特性図
である。
【図４】従来の不揮発性半導体記憶装置の第１の例の回
路図である。
路図である。
【図５】図４に示された不揮発性半導体記憶装置の比較
回路部分の具体例を示す回路図である。
回路部分の具体例を示す回路図である。
【図６】図４に示された不揮発性半導体記憶装置の動作
及び課題を説明するための書込み・消去回数に対する読
出し電圧の特性図である。
及び課題を説明するための書込み・消去回数に対する読
出し電圧の特性図である。
【図７】従来の不揮発性半導体記憶装置の第２の例の回
路図である。
路図である。
【図８】図７に示された不揮発性半導体記憶装置の動作
及び課題を説明するための書込み・消去回数に対する読
出し電圧の特性図である。
及び課題を説明するための書込み・消去回数に対する読
出し電圧の特性図である。
【図９】図７に示された不揮発性半導体記憶装置の動作
を説明するための各制御信号のタイミング図である。
を説明するための各制御信号のタイミング図である。
１ メモリセルアレイ ２ 行デコーダ ３ 列デコーダ ４ ビット線選択回路 ５ 負荷回路 ６，６ｘ 基準電圧発生回路 ７ａ，７ｂ，７ｘ，７ｙ 各種電圧発生回路 ８ 比較回路 ９ 制御回路 ６１ 負荷回路 ＢＬ１〜ＢＬｎ ビット線 ＤＭＣ ダミーセル ＭＣ１１〜ＭＣｍｎ メモリセルトランジスタ Ｑ４１〜Ｑ４ｎ，Ｑ６１，Ｑ８１〜Ｑ８５ トランジ
スタ ＷＬ１〜ＷＬｍ ワード線
スタ ＷＬ１〜ＷＬｍ ワード線
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平５−234387（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 16/00
Claims (3)
- 【請求項１】 行方向，列方向にマトリクス状に配置さ
れ電気的にデータの書込み及び消去が可能な複数のメモ
リセルトランジスタと、これら複数のメモリセルトラン
ジスタの各行それぞれと対応して設けられ対応する行の
メモリセルトランジスタそれぞれの制御ゲートと接続す
る複数のワード線と、前記複数のメモリセルトランジス
タの各列それぞれと対応して設けられ対応する列のメモ
リセルトランジスタそれぞれのドレインと接続する複数
のビット線と、前記複数のメモリセルトランジスタそれ
ぞれのソースは接地され、書込み動作，消去動作，読出
し動作を含む各動作時に前記複数のワード線のうちの所
定のワード線を選択して伝達された電圧を供給する行デ
コーダと、前記複数のビット線それぞれと対応接続する
複数の第１のトランジスタを含みこれら第１のトランジ
スタをオン，オフして前記各動作時に前記複数のビット
線のうちの所定のビット線を選択して伝達された電圧を
供給しかつこのビット線の信号を伝達する列選択回路
と、前記各動作時にそれぞれ所定の電圧を発生して前記
行デコーダ，前記列選択回路及び前記複数のビット線に
伝達する第１の各種電圧発生回路と、前記複数のメモリ
セルトランジスタとオン抵抗が異なる以外は同一特性の
ダミーセル及びこのダミーセルと接続し前記複数の第１
のトランジスタと同一特性の第２のトランジスタを備え
前記各動作時に前記ダミーセルの制御ゲート及び前記第
２のトランジスタのゲートそれぞれに伝達された電圧を
受け前記読出し動作時には前記複数のメモリセルトラン
ジスタのオン状態及びオフ状態の読出しレベルの中間の
レベルの基準電圧を発生する基準電圧発生回路と、前記
消去動作時には消去用の電圧を発生しこの消去用の電圧
発生後の書込み動作時にこの消去用の電圧発生１回に対
し１回の割合で書込み用の電圧を発生し読出し動作時に
は読出し用の電圧を発生してこれら各電圧を前記基準電
圧発生回路に伝達する第２の各種電圧発生回路と、読出
し動作時に選択されたビット線の信号レベルと前記基準
電圧とを比較する比較回路とを有することを特徴とする
不揮発性半導体記憶装置。 - 【請求項２】 第１の各種電圧発生回路から、消去動作
時の消去用電圧発生後の書込み動作時に複数の書込み用
の電圧が順次出力され、第２の各種電圧発生回路から
は、前記複数の書込み用の電圧のうちの最初の書込み用
の電圧のみと対応して書込み用の電圧を発生するように
した請求項１記載の不揮発性半導体記憶装置。 - 【請求項３】 第２の各種電圧発生回路を、書込み用の
電圧の発生は消去用の電圧発生それぞれの直後の１回の
みとした請求項１記載の不揮発性半導体記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16434195A JP3132637B2 (ja) | 1995-06-29 | 1995-06-29 | 不揮発性半導体記憶装置 |
| US08/670,998 US5659503A (en) | 1995-06-29 | 1996-06-28 | Nonvolatile semiconductor memory having an improved reference voltage generating circuit |
| KR1019960026062A KR100186662B1 (ko) | 1995-06-29 | 1996-06-29 | 기준 전압 발생 회로를 갖는 불휘발성 반도체 메모리 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16434195A JP3132637B2 (ja) | 1995-06-29 | 1995-06-29 | 不揮発性半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0917191A JPH0917191A (ja) | 1997-01-17 |
| JP3132637B2 true JP3132637B2 (ja) | 2001-02-05 |
Family
ID=15791335
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16434195A Expired - Fee Related JP3132637B2 (ja) | 1995-06-29 | 1995-06-29 | 不揮発性半導体記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5659503A (ja) |
| JP (1) | JP3132637B2 (ja) |
| KR (1) | KR100186662B1 (ja) |
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| TW338158B (en) * | 1996-02-29 | 1998-08-11 | Sanyo Electric Co | Non volatile semiconductor memory device |
| EP0797144B1 (en) * | 1996-03-22 | 2002-08-14 | STMicroelectronics S.r.l. | Circuit for detecting the coincidence between a binary information unit stored therein and an external datum |
| EP0814484B1 (en) * | 1996-06-18 | 2003-09-17 | STMicroelectronics S.r.l. | Nonvolatile memory with a single-cell reference signal generating circuit for reading memory cells |
| KR100200926B1 (ko) * | 1996-08-29 | 1999-06-15 | 윤종용 | 내부전원전압 발생회로 |
| KR100254568B1 (ko) * | 1997-06-25 | 2000-05-01 | 윤종용 | 반도체 독출 전용 메모리 장치 |
| JP3039458B2 (ja) * | 1997-07-07 | 2000-05-08 | 日本電気株式会社 | 不揮発性半導体メモリ |
| US5889721A (en) * | 1997-08-21 | 1999-03-30 | Integrated Silicon Solution, Inc. | Method and apparatus for operating functions relating to memory and/or applications that employ memory in accordance with available power |
| JPH11203881A (ja) * | 1998-01-12 | 1999-07-30 | Mitsubishi Electric Corp | データ読み出し回路 |
| TW420806B (en) * | 1998-03-06 | 2001-02-01 | Sanyo Electric Co | Non-volatile semiconductor memory device |
| FR2778012B1 (fr) * | 1998-04-28 | 2001-09-28 | Sgs Thomson Microelectronics | Dispositif et procede de lecture de cellules de memoire eeprom |
| US6208558B1 (en) * | 1999-04-16 | 2001-03-27 | Advanced Micro Devices, Inc. | Acceleration circuit for fast programming and fast chip erase of non-volatile memory |
| JP3578661B2 (ja) * | 1999-05-07 | 2004-10-20 | Ｎｅｃエレクトロニクス株式会社 | 不揮発性半導体記憶装置 |
| KR100300549B1 (ko) * | 1999-06-16 | 2001-11-01 | 김영환 | 비휘발성 메모리 센싱장치 및 방법 |
| KR100301817B1 (ko) * | 1999-06-29 | 2001-11-01 | 김영환 | 레퍼런스 메모리셀의 초기화 회로 및 그를 이용한 초기화 방법 |
| TW514923B (en) * | 1999-07-13 | 2002-12-21 | Sanyo Electric Co | Semiconductor memory device |
| JP3420133B2 (ja) * | 1999-10-13 | 2003-06-23 | Ｎｅｃエレクトロニクス株式会社 | 半導体記憶装置 |
| JP3651767B2 (ja) * | 2000-04-24 | 2005-05-25 | シャープ株式会社 | 半導体記憶装置 |
| JP4212760B2 (ja) * | 2000-06-02 | 2009-01-21 | 富士通マイクロエレクトロニクス株式会社 | 半導体記憶装置 |
| US6411549B1 (en) * | 2000-06-21 | 2002-06-25 | Atmel Corporation | Reference cell for high speed sensing in non-volatile memories |
| TW559814B (en) * | 2001-05-31 | 2003-11-01 | Semiconductor Energy Lab | Nonvolatile memory and method of driving the same |
| US6940772B1 (en) * | 2002-03-18 | 2005-09-06 | T-Ram, Inc | Reference cells for TCCT based memory cells |
| US7057938B2 (en) * | 2002-03-29 | 2006-06-06 | Macronix International Co., Ltd. | Nonvolatile memory cell and operating method |
| KR100476889B1 (ko) * | 2002-04-04 | 2005-03-17 | 삼성전자주식회사 | 플래쉬메모리의 워드라인디코더 |
| US6788602B2 (en) * | 2002-08-09 | 2004-09-07 | Macronix International Co., Ltd. | Memory device and operation thereof |
| US6721204B1 (en) * | 2003-06-17 | 2004-04-13 | Macronix International Co., Ltd. | Memory erase method and device with optimal data retention for nonvolatile memory |
| JP4522217B2 (ja) * | 2004-10-15 | 2010-08-11 | パナソニック株式会社 | 不揮発性半導体メモリ |
| JP4632422B2 (ja) * | 2004-12-22 | 2011-02-16 | ルネサスエレクトロニクス株式会社 | 読み出し回路、及び不揮発性半導体記憶装置 |
| KR101128728B1 (ko) * | 2005-01-18 | 2012-03-26 | 매그나칩 반도체 유한회사 | 레퍼런스전압 생성장치 |
| US7539058B2 (en) * | 2007-07-17 | 2009-05-26 | Macronix International Co., Ltd. | Non-volatile memory and operating method thereof |
| US20170323240A1 (en) | 2016-05-06 | 2017-11-09 | General Electric Company | Computing system to control the use of physical state attainment with inspection |
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