JP2001291385A - 半導体記憶装置並びにその試験装置および試験方法 - Google Patents
半導体記憶装置並びにその試験装置および試験方法Info
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Abstract
(57)【要約】
【課題】 メモリセルからビット線上に読み出されたア
ナログ量のデータ信号の電位（ビット線読み出し電位）
を精度良く測定することが可能な半導体記憶装置を提供
すること。 【解決手段】 メモリセルアレイ１１０内の１対のビッ
ト線（例えばビット線ＢＬＮｋ，ＢＬＴｋ）の一方に現
れるデータ信号と他方に現れる参照信号とがセンス系回
路ブロック１４０により差動増幅され、データの読み出
しが行われる。ビット線ＢＬＮ１，ＢＬＴ１，〜，ＢＬ
Ｎｎ，ＢＬＴｎは、参照電位設定回路ブロック１５０に
接続されている。参照電位設定回路ブロック１５０は、
装置外部から指定された電位をビット線上の参照信号の
電位として設定する。この参照電位設定回路ブロック１
５０により参照電位を操作することにより、差動増幅の
結果からビット線読み出し電位を間接的に把握する。
ナログ量のデータ信号の電位（ビット線読み出し電位）
を精度良く測定することが可能な半導体記憶装置を提供
すること。 【解決手段】 メモリセルアレイ１１０内の１対のビッ
ト線（例えばビット線ＢＬＮｋ，ＢＬＴｋ）の一方に現
れるデータ信号と他方に現れる参照信号とがセンス系回
路ブロック１４０により差動増幅され、データの読み出
しが行われる。ビット線ＢＬＮ１，ＢＬＴ１，〜，ＢＬ
Ｎｎ，ＢＬＴｎは、参照電位設定回路ブロック１５０に
接続されている。参照電位設定回路ブロック１５０は、
装置外部から指定された電位をビット線上の参照信号の
電位として設定する。この参照電位設定回路ブロック１
５０により参照電位を操作することにより、差動増幅の
結果からビット線読み出し電位を間接的に把握する。
Description
【０００１】
【発明の属する技術分野】この発明は、メモリセルから
ビット線上に読み出されたデータ信号の電位を測定する
ための機能を有する半導体記憶装置並びにその試験装置
および試験方法に関する。
ビット線上に読み出されたデータ信号の電位を測定する
ための機能を有する半導体記憶装置並びにその試験装置
および試験方法に関する。
【０００２】
【従来の技術】従来、半導体記憶装置（半導体メモリ）
として、ダイナミックランダムアクセスメモリ（DRA
M）、スタティックランダムアクセスメモリ（SRAM）、
フラッシュメモリ（Flash Memory）、強誘電体メモリ
（FeRAM）等が知られている。この半導体記憶装置の回
路設計、製造プロセス、信頼性等の仕様は、記憶の単位
となる１ビットのデータを記憶するメモリセルの特性に
大きく依存する。そこで、半導体記憶装置を開発する場
合、メモリセルの動作特性評価を行ない、この特性評価
結果を、デバイス構造、製造プロセス、回路設計等へと
フィードバックさせて試作を繰り返し、信頼性を含めた
商品としての性能を向上させていく手法が採られてい
る。
として、ダイナミックランダムアクセスメモリ（DRA
M）、スタティックランダムアクセスメモリ（SRAM）、
フラッシュメモリ（Flash Memory）、強誘電体メモリ
（FeRAM）等が知られている。この半導体記憶装置の回
路設計、製造プロセス、信頼性等の仕様は、記憶の単位
となる１ビットのデータを記憶するメモリセルの特性に
大きく依存する。そこで、半導体記憶装置を開発する場
合、メモリセルの動作特性評価を行ない、この特性評価
結果を、デバイス構造、製造プロセス、回路設計等へと
フィードバックさせて試作を繰り返し、信頼性を含めた
商品としての性能を向上させていく手法が採られてい
る。
【０００３】ところで、上述のメモリセル動作特性評価
においては、予めメモリセルに書き込まれたデータを、
メモリセルのデータ入出力線であるビット線上に読み出
したときの読み出し電位（以下、「ビット線読み出し電
位」と称す）が、重要な情報となる。例えば、データを
メモリセルに書き込んで、ある一定時間が経過した後の
ビット線読み出し電位は、そのメモリセルのデータ保持
特性を反映する量である。また、メモリセルに対して書
き込み動作や読み出し動作を繰り返して行った後のビッ
ト線読み出し電位は、そのメモリセルの繰り返し動作耐
性を反映する量である。
においては、予めメモリセルに書き込まれたデータを、
メモリセルのデータ入出力線であるビット線上に読み出
したときの読み出し電位（以下、「ビット線読み出し電
位」と称す）が、重要な情報となる。例えば、データを
メモリセルに書き込んで、ある一定時間が経過した後の
ビット線読み出し電位は、そのメモリセルのデータ保持
特性を反映する量である。また、メモリセルに対して書
き込み動作や読み出し動作を繰り返して行った後のビッ
ト線読み出し電位は、そのメモリセルの繰り返し動作耐
性を反映する量である。
【０００４】従って、ある規模のメモリセルアレイ内の
メモリセルについて、電源電位や周囲温度等の条件を変
えてビット線読み出し電位を調べることにより、個々の
メモリセルの基本動作特性、信頼性、およびメモリセル
全体としての歩留まり等を詳細に評価することができ
る。このように、半導体記憶装置の内部信号であるビッ
ト線読み出し電位は、半導体記憶装置の開発上、極めて
重要な情報であり、半導体記憶装置の内部信号を精度よ
く測定するための技術が有用となる。
メモリセルについて、電源電位や周囲温度等の条件を変
えてビット線読み出し電位を調べることにより、個々の
メモリセルの基本動作特性、信頼性、およびメモリセル
全体としての歩留まり等を詳細に評価することができ
る。このように、半導体記憶装置の内部信号であるビッ
ト線読み出し電位は、半導体記憶装置の開発上、極めて
重要な情報であり、半導体記憶装置の内部信号を精度よ
く測定するための技術が有用となる。
【０００５】以下、従来の半導体記憶装置の一例として
強誘電体メモリを説明した後、半導体記憶装置の内部信
号を測定するための従来技術を説明する。強誘電体メモ
リの回路構成および動作については、例えば、特開平６
−３２４５５８号公報、特開平１０−２３３１００号公
報等に詳しく開示されている。図１２に、従来の強誘電
体メモリのメモリセルアレイとその周辺回路の構成を示
し、図１３に、その動作タイミングチャートを示す。な
お、図１２において、細線で表された配線は１本の配線
を表し、太線で表された配線は複数本の配線の集合を表
す。
強誘電体メモリを説明した後、半導体記憶装置の内部信
号を測定するための従来技術を説明する。強誘電体メモ
リの回路構成および動作については、例えば、特開平６
−３２４５５８号公報、特開平１０−２３３１００号公
報等に詳しく開示されている。図１２に、従来の強誘電
体メモリのメモリセルアレイとその周辺回路の構成を示
し、図１３に、その動作タイミングチャートを示す。な
お、図１２において、細線で表された配線は１本の配線
を表し、太線で表された配線は複数本の配線の集合を表
す。
【０００６】まず、図１２において、メモリセルアレイ
１１０は、１つのトランジスタと１つの強誘電体キャパ
シタとからなるいわゆる１Ｔ／１Ｃ型のメモリセルＭＣ
ｊｋを、ｍ行ｎ列のアレイ状に配列して構成される。こ
こで、「ｊ」は行番号を表す添え字であり、１〜ｍの整
数値をとる。また、「ｋ」は列番号を表す添え字であ
り、１〜ｎの値をとる。以下の説明において、適宜、こ
の添え字による記法を用いる。例えば、ワード線ＷＬｊ
は、ワード線ＷＬ１〜ＷＬｍうちの任意の１つを表し、
ビット線ＢＬＮｋ，ＢＬＴｋは、ビット線ＢＬＮ１，Ｂ
ＬＴ１，〜，ＢＬＮｎ，ＢＬＴｎのうち、同一の列番号
を有する任意の１対（例えばビット線ＢＬＮ１，ＢＬＴ
１）を表す。
１１０は、１つのトランジスタと１つの強誘電体キャパ
シタとからなるいわゆる１Ｔ／１Ｃ型のメモリセルＭＣ
ｊｋを、ｍ行ｎ列のアレイ状に配列して構成される。こ
こで、「ｊ」は行番号を表す添え字であり、１〜ｍの整
数値をとる。また、「ｋ」は列番号を表す添え字であ
り、１〜ｎの値をとる。以下の説明において、適宜、こ
の添え字による記法を用いる。例えば、ワード線ＷＬｊ
は、ワード線ＷＬ１〜ＷＬｍうちの任意の１つを表し、
ビット線ＢＬＮｋ，ＢＬＴｋは、ビット線ＢＬＮ１，Ｂ
ＬＴ１，〜，ＢＬＮｎ，ＢＬＴｎのうち、同一の列番号
を有する任意の１対（例えばビット線ＢＬＮ１，ＢＬＴ
１）を表す。
【０００７】メモリセルアレイ１１０の行方向に延在す
るように、複数のワード線ＷＬ１〜ＷＬｍおよびプレー
ト線ＰＬ１〜ＰＬｍが配線され、これらワード線および
プレート配線と直交する列方向に延在するように、複数
のビット線ＢＬＮ１，ＢＬＴ１，〜，ＢＬＮｎ，ＢＬＴ
ｎが配線される。ワード線ＷＬｊおよびプレート線ＰＬ
ｊは、行番号ｊの行に属するメモリセルを選択するため
のものであり、後述する行デコーダ１２０により選択的
に駆動される。メモリセルＭＣｊｋのトランジスタのゲ
ート端子は、ワード線ＷＬｊに接続され、そのドレイン
端子は後述する１対のビット線ＢＬＮｋまたはＢＬＴｋ
の何れかに接続される。また、同メモリセルの強誘電体
キャパシタの一方の電極は、同メモリセルのトランジス
タのソース端子に接続され、他方の電極はプレート線Ｐ
Ｌｊに接続される。
るように、複数のワード線ＷＬ１〜ＷＬｍおよびプレー
ト線ＰＬ１〜ＰＬｍが配線され、これらワード線および
プレート配線と直交する列方向に延在するように、複数
のビット線ＢＬＮ１，ＢＬＴ１，〜，ＢＬＮｎ，ＢＬＴ
ｎが配線される。ワード線ＷＬｊおよびプレート線ＰＬ
ｊは、行番号ｊの行に属するメモリセルを選択するため
のものであり、後述する行デコーダ１２０により選択的
に駆動される。メモリセルＭＣｊｋのトランジスタのゲ
ート端子は、ワード線ＷＬｊに接続され、そのドレイン
端子は後述する１対のビット線ＢＬＮｋまたはＢＬＴｋ
の何れかに接続される。また、同メモリセルの強誘電体
キャパシタの一方の電極は、同メモリセルのトランジス
タのソース端子に接続され、他方の電極はプレート線Ｐ
Ｌｊに接続される。
【０００８】列番号ｋの列に属するビット線ＢＬＮｋ，
ＢＬＴｋは対をなし、この１対のビット線ＢＬＮｋ，Ｂ
ＬＴｋには、互いに隣接するワード線に接続されたメモ
リセルがそれぞれ接続され、同一のワード線によって
は、対をなすビット線にそれぞれ接続されたメモリセル
が同時に選択されないようになっている。ビット線ＢＬ
Ｎ１，ＢＬＴ１，〜，ＢＬＴｎ，ＢＬＴｎには、１対の
ビット線ＢＬＮｋ，ＢＬＴｋを単位として、メモリセル
から読み出されたデータ信号を増幅するためのセンスア
ンプＳＡ１〜ＳＡｎが接続される。このセンスアンプＳ
Ａ１〜ＳＡｎは、後述するセンスアンプ制御回路１８１
で発生されるセンスアンプ活性化信号ＳＡＥにより制御
される。
ＢＬＴｋは対をなし、この１対のビット線ＢＬＮｋ，Ｂ
ＬＴｋには、互いに隣接するワード線に接続されたメモ
リセルがそれぞれ接続され、同一のワード線によって
は、対をなすビット線にそれぞれ接続されたメモリセル
が同時に選択されないようになっている。ビット線ＢＬ
Ｎ１，ＢＬＴ１，〜，ＢＬＴｎ，ＢＬＴｎには、１対の
ビット線ＢＬＮｋ，ＢＬＴｋを単位として、メモリセル
から読み出されたデータ信号を増幅するためのセンスア
ンプＳＡ１〜ＳＡｎが接続される。このセンスアンプＳ
Ａ１〜ＳＡｎは、後述するセンスアンプ制御回路１８１
で発生されるセンスアンプ活性化信号ＳＡＥにより制御
される。
【０００９】また、ビット線ＢＬＮ１，ＢＬＴ１，〜，
ＢＬＮｎ，ＢＬＴｎには、１対のビット線ＢＬＮｋ，Ｂ
ＬＴｋを単位として、読み出し時にビット線電位を初期
化するビット線プリチャージ回路ＰＢＬ１〜ＰＢＬｎが
接続されている。このビット線プリチャージ回路ＰＢＬ
１〜ＰＢＬｎは、後述するビット線プリチャージ制御回
路１８２で発生されるビット線プリチャージ信号ＰＢＬ
により制御されて、各ビット線の電位を接地電位に初期
化する。
ＢＬＮｎ，ＢＬＴｎには、１対のビット線ＢＬＮｋ，Ｂ
ＬＴｋを単位として、読み出し時にビット線電位を初期
化するビット線プリチャージ回路ＰＢＬ１〜ＰＢＬｎが
接続されている。このビット線プリチャージ回路ＰＢＬ
１〜ＰＢＬｎは、後述するビット線プリチャージ制御回
路１８２で発生されるビット線プリチャージ信号ＰＢＬ
により制御されて、各ビット線の電位を接地電位に初期
化する。
【００１０】さらに、ビット線ＢＬＮ１，ＢＬＴ１，
〜，ＢＬＮｎ，ＢＬＴｎには、ダミーメモリセルＤＣＮ
１，ＤＣＴ１，〜，ＤＣＮｎ，ＤＣＴｎがそれぞれ接続
される。このダミーメモリセルは、読み出し動作時に必
要な参照電位を発生するために使用されるもので、上述
の１Ｔ／１Ｃ型のメモリセルＭＣｊｋと等価な構成を有
する。ダミーメモリセルＤＣＮ１〜ＤＣＮｎは、ビット
線ＢＬＮ１〜ＢＬＮｎに接続されたメモリセルに対応す
るものであり、ダミーワード線ＤＷＬＮに接続される。
ダミーメモリセルＤＣＴ１〜ＤＣＴｎは、ビット線ＢＬ
Ｔ１〜ＢＬＴｎに接続されたメモリセルに対応するもの
であり、ダミーワード線ＤＷＬＴに接続される。
〜，ＢＬＮｎ，ＢＬＴｎには、ダミーメモリセルＤＣＮ
１，ＤＣＴ１，〜，ＤＣＮｎ，ＤＣＴｎがそれぞれ接続
される。このダミーメモリセルは、読み出し動作時に必
要な参照電位を発生するために使用されるもので、上述
の１Ｔ／１Ｃ型のメモリセルＭＣｊｋと等価な構成を有
する。ダミーメモリセルＤＣＮ１〜ＤＣＮｎは、ビット
線ＢＬＮ１〜ＢＬＮｎに接続されたメモリセルに対応す
るものであり、ダミーワード線ＤＷＬＮに接続される。
ダミーメモリセルＤＣＴ１〜ＤＣＴｎは、ビット線ＢＬ
Ｔ１〜ＢＬＴｎに接続されたメモリセルに対応するもの
であり、ダミーワード線ＤＷＬＴに接続される。
【００１１】さらにまた、ビット線ＢＬＮ１，ＢＬＴ
１，〜，ＢＬＮｎ，ＢＬＴｎには、１対のビット線ＢＬ
Ｎｋ，ＢＬＴｋを単位として、列選択トランスファゲー
トＹＳＴ１〜ＹＳＴｎがそれぞれ接続され、ビット線Ｂ
ＬＮ１，ＢＬＴ１，〜，ＢＬＮｎ，ＢＬＴｎは、この列
選択トランスファゲートＹＳＴ１〜ＹＳＴｎを介して選
択的にデータ線ＤＢ（相補信号線）に接続される。この
列選択トランスファゲートＹＳＴ１〜ＹＳＴｎには、後
述する列デコーダ１３０からの列選択線ＹＳＷ１〜ＹＳ
Ｗｎがそれぞれ接続される。
１，〜，ＢＬＮｎ，ＢＬＴｎには、１対のビット線ＢＬ
Ｎｋ，ＢＬＴｋを単位として、列選択トランスファゲー
トＹＳＴ１〜ＹＳＴｎがそれぞれ接続され、ビット線Ｂ
ＬＮ１，ＢＬＴ１，〜，ＢＬＮｎ，ＢＬＴｎは、この列
選択トランスファゲートＹＳＴ１〜ＹＳＴｎを介して選
択的にデータ線ＤＢ（相補信号線）に接続される。この
列選択トランスファゲートＹＳＴ１〜ＹＳＴｎには、後
述する列デコーダ１３０からの列選択線ＹＳＷ１〜ＹＳ
Ｗｎがそれぞれ接続される。
【００１２】次に、アドレスプリデコーダ１６０は、装
置外部から入力されたアドレス信号Ａｉをプリデコード
して行アドレスプリデコード信号ＸＰａおよび列アドレ
スプリデコード信号ＹＰｂを生成するものである。行デ
コーダ１２０は、アドレスプリデコーダ１６０により生
成された行アドレスプリデコード信号ＸＰａに基づき、
ワード線ＷＬ１〜ＷＬｍを選択的に駆動し、１行分のメ
モリセルを選択するものである。この実施の形態１で
は、行デコーダ１２０は、プレート線ＰＬ１〜ＰＬｍを
選択するためのプレートデコーダの機能を含むものとす
る。列デコーダ１３０は、アドレスプリデコーダ１６０
により生成された列アドレスプリデコード信号ＹＰｂに
基づき、列選択線ＹＳＷ１〜ＹＳＷｎを選択的に駆動し
て１列分のメモリセル（１対のビット線ＢＬＮｋ，ＢＬ
Ｔｋに接続されるメモリセル群）を選択するものであ
る。また、特に図示しないが、上述の構成要素以外に、
データ線ＤＢにはデータ用の入出力バッファ回路が接続
されている。
置外部から入力されたアドレス信号Ａｉをプリデコード
して行アドレスプリデコード信号ＸＰａおよび列アドレ
スプリデコード信号ＹＰｂを生成するものである。行デ
コーダ１２０は、アドレスプリデコーダ１６０により生
成された行アドレスプリデコード信号ＸＰａに基づき、
ワード線ＷＬ１〜ＷＬｍを選択的に駆動し、１行分のメ
モリセルを選択するものである。この実施の形態１で
は、行デコーダ１２０は、プレート線ＰＬ１〜ＰＬｍを
選択するためのプレートデコーダの機能を含むものとす
る。列デコーダ１３０は、アドレスプリデコーダ１６０
により生成された列アドレスプリデコード信号ＹＰｂに
基づき、列選択線ＹＳＷ１〜ＹＳＷｎを選択的に駆動し
て１列分のメモリセル（１対のビット線ＢＬＮｋ，ＢＬ
Ｔｋに接続されるメモリセル群）を選択するものであ
る。また、特に図示しないが、上述の構成要素以外に、
データ線ＤＢにはデータ用の入出力バッファ回路が接続
されている。
【００１３】次に、図１３を参照しながら、図１２に示
した強誘電体メモリの動作について、メモリセルＭＣ２
２を選択してデータの読み出しおよび書き込みを行う場
合を例として説明する。最初に、強誘電体メモリは待機
状態にあるものとする。この待機時には、ワード線ＷＬ
１〜ＷＬｍ、プレート線ＰＬ１〜ＰＬｍ、ダミーワード
線ＤＷＬＮ，ＤＷＬＴ、および列選択線ＹＳＷ１〜ＹＳ
Ｗｎが全てロウレベルに駆動されると共に、センスアン
プ活性化信号ＳＡＥがロウレベルに設定される。これに
より、メモリセルＭＣ１１〜ＭＣｍｎ、ダミーメモリセ
ルＤＣＮ１，ＤＣＴ１，〜，ＤＣＮｎ，ＤＣＴｎ、セン
スアンプＳＡ１〜ＳＡｎ、および列選択トランスファゲ
ートＹＳＴ１〜ＹＳＴｎは、全て非活性化状態とされ
る。また、ビット線プリチャージ信号ＰＢＬはハイレベ
ルに設定され、ビット線プリチャージ回路ＰＢＬ１〜Ｐ
ＢＬｎは活性化状態とされる。これにより、ビット線Ｂ
ＬＮ１，ＢＬＴ１，〜，ＢＬＮｎ，ＢＬＴｎの各電位
は、ビット線プリチャージ回路ＰＢＬ１〜ＰＢＬｎによ
り接地電位に駆動され、全ビット線が接地電位にプリチ
ャージされる。
した強誘電体メモリの動作について、メモリセルＭＣ２
２を選択してデータの読み出しおよび書き込みを行う場
合を例として説明する。最初に、強誘電体メモリは待機
状態にあるものとする。この待機時には、ワード線ＷＬ
１〜ＷＬｍ、プレート線ＰＬ１〜ＰＬｍ、ダミーワード
線ＤＷＬＮ，ＤＷＬＴ、および列選択線ＹＳＷ１〜ＹＳ
Ｗｎが全てロウレベルに駆動されると共に、センスアン
プ活性化信号ＳＡＥがロウレベルに設定される。これに
より、メモリセルＭＣ１１〜ＭＣｍｎ、ダミーメモリセ
ルＤＣＮ１，ＤＣＴ１，〜，ＤＣＮｎ，ＤＣＴｎ、セン
スアンプＳＡ１〜ＳＡｎ、および列選択トランスファゲ
ートＹＳＴ１〜ＹＳＴｎは、全て非活性化状態とされ
る。また、ビット線プリチャージ信号ＰＢＬはハイレベ
ルに設定され、ビット線プリチャージ回路ＰＢＬ１〜Ｐ
ＢＬｎは活性化状態とされる。これにより、ビット線Ｂ
ＬＮ１，ＢＬＴ１，〜，ＢＬＮｎ，ＢＬＴｎの各電位
は、ビット線プリチャージ回路ＰＢＬ１〜ＰＢＬｎによ
り接地電位に駆動され、全ビット線が接地電位にプリチ
ャージされる。
【００１４】上述の待機状態から書き込み動作または読
み出し動作を行う場合、まず、ビット線プリチャージ信
号ＰＢＬをロウレベルとする。これにより、ビット線プ
リチャージ回路ＰＢＬ１〜ＰＢＬｎが非活性化され、全
ビット線がフローティング状態となる。このとき、ビッ
ト線ＢＬＮ１, ＢＬＴ１，〜，ＢＬＮｎ，ＢＬＴｎは、
先に接地電位にプリチャージされていたので、リーク等
の影響が無視できる間は、各ビット線の電位はロウレベ
ル（接地電位）を維持する。
み出し動作を行う場合、まず、ビット線プリチャージ信
号ＰＢＬをロウレベルとする。これにより、ビット線プ
リチャージ回路ＰＢＬ１〜ＰＢＬｎが非活性化され、全
ビット線がフローティング状態となる。このとき、ビッ
ト線ＢＬＮ１, ＢＬＴ１，〜，ＢＬＮｎ，ＢＬＴｎは、
先に接地電位にプリチャージされていたので、リーク等
の影響が無視できる間は、各ビット線の電位はロウレベ
ル（接地電位）を維持する。
【００１５】次に、メモリセルＭＣ２２を選択する。具
体的には、外部から指定されたアドレス信号Ａｉに基づ
き、ワード線ＷＬ２をハイレベル、プレート線ＰＬ２を
ハイレベルに駆動する。ワード線ＷＬ２のハイレベルの
電位は、メモリセルを構成するトランジスタのしきい値
電位Ｖｔｎ分を補償する必要上、通常、電源電位よりも
Ｖｔｎ程高い電位に昇圧された電位である。プレート線
ＰＬ２のハイレベルは、通常、電源電位である。
体的には、外部から指定されたアドレス信号Ａｉに基づ
き、ワード線ＷＬ２をハイレベル、プレート線ＰＬ２を
ハイレベルに駆動する。ワード線ＷＬ２のハイレベルの
電位は、メモリセルを構成するトランジスタのしきい値
電位Ｖｔｎ分を補償する必要上、通常、電源電位よりも
Ｖｔｎ程高い電位に昇圧された電位である。プレート線
ＰＬ２のハイレベルは、通常、電源電位である。
【００１６】ワード線ＷＬ２およびプレート線ＰＬ２を
ハイレベルに駆動することにより、このワード線ＷＬ２
に連なるメモリセルＭＣ２１，ＭＣ２２，…，ＭＣ２ｎ
は全て選択状態とされる。すなわち、プレート線ＰＬ２
がハイレベルに駆動されることにより、プレート線ＰＬ
２とビット線ＢＬＴ１〜ＢＬＴｎとの間に電位差が発生
する。これにより、行番号ｊが「２」の行に属するメモ
リセル内の強誘電体キャパシタの電極間に電位差が生
じ、その電位差に応じた電荷が該強誘電体キャパシタか
らビット線ＢＬＴ１〜ＢＬＴｎに出力される。この結
果、ビット線ＢＬＴ１〜ＢＬＴｎ上に、データ信号の電
位であるビット線読み出し電位が現れる。このビット線
読み出し電位は、一般には電源電位と接地電位との間の
アナログ量のある値をとる。
ハイレベルに駆動することにより、このワード線ＷＬ２
に連なるメモリセルＭＣ２１，ＭＣ２２，…，ＭＣ２ｎ
は全て選択状態とされる。すなわち、プレート線ＰＬ２
がハイレベルに駆動されることにより、プレート線ＰＬ
２とビット線ＢＬＴ１〜ＢＬＴｎとの間に電位差が発生
する。これにより、行番号ｊが「２」の行に属するメモ
リセル内の強誘電体キャパシタの電極間に電位差が生
じ、その電位差に応じた電荷が該強誘電体キャパシタか
らビット線ＢＬＴ１〜ＢＬＴｎに出力される。この結
果、ビット線ＢＬＴ１〜ＢＬＴｎ上に、データ信号の電
位であるビット線読み出し電位が現れる。このビット線
読み出し電位は、一般には電源電位と接地電位との間の
アナログ量のある値をとる。
【００１７】他方、ビット線ＢＬＴ１〜ＢＬＴｎと対を
なすビット線ＢＬＮ１〜ＢＬＮｎ上には、ビット線ＢＬ
Ｔ１〜ＢＬＴｎ上に現れたビット線読み出し電位が、デ
ータ「０」に対応するものか、データ「１」に対応する
ものかを判別するための基準となる参照電位が発生され
る。この場合、参照電位は、ダミーワード線ＤＷＬＮを
ハイレベルに駆動してダミーメモリセルＤＣＮ１〜ＤＣ
Ｎｎを選択することによりビット線ＢＬＮ１〜ＢＬＮｎ
上に現れる。
なすビット線ＢＬＮ１〜ＢＬＮｎ上には、ビット線ＢＬ
Ｔ１〜ＢＬＴｎ上に現れたビット線読み出し電位が、デ
ータ「０」に対応するものか、データ「１」に対応する
ものかを判別するための基準となる参照電位が発生され
る。この場合、参照電位は、ダミーワード線ＤＷＬＮを
ハイレベルに駆動してダミーメモリセルＤＣＮ１〜ＤＣ
Ｎｎを選択することによりビット線ＢＬＮ１〜ＢＬＮｎ
上に現れる。
【００１８】逆に、ビット線ＢＬＮ１〜ＢＬＮｎ上のビ
ット線読み出し電位に対応するデータを判別する場合に
は、ダミーワード線ＤＷＬＴをハイレベルに駆動してダ
ミーメモリセルＤＣＴ１〜ＤＣＴｎを選択し、ビット線
ＢＬＴ１〜ＢＬＴｎに参照電位を発生させる。この参照
電位の発生方法の詳細については、例えば、特開平１０
−２３３１００号公報や特開平９−９７４９６号公報に
開示されている。
ット線読み出し電位に対応するデータを判別する場合に
は、ダミーワード線ＤＷＬＴをハイレベルに駆動してダ
ミーメモリセルＤＣＴ１〜ＤＣＴｎを選択し、ビット線
ＢＬＴ１〜ＢＬＴｎに参照電位を発生させる。この参照
電位の発生方法の詳細については、例えば、特開平１０
−２３３１００号公報や特開平９−９７４９６号公報に
開示されている。
【００１９】このようにして、ビット線ＢＬＴ１〜ＢＬ
Ｔｎには、行番号ｊが「２」の行に属するメモリセルＭ
Ｃ２１〜ＭＣ２ｎから読み出し電位が出力され、ビット
線ＢＬＮ１〜ＢＬＮｎにはダミーメモリセルＤＣＮ１〜
ＤＣＮｎから参照電位が出力される。この後、センスア
ンプ活性化信号ＳＡＥをハイレベルとすることによりセ
ンスアンプＳＡ１〜ＳＡｎを活性化し、互いに対をなす
ビット線ＢＬＮｋとビット線ＢＬＴｋとの間の電位差を
差動増幅する。
Ｔｎには、行番号ｊが「２」の行に属するメモリセルＭ
Ｃ２１〜ＭＣ２ｎから読み出し電位が出力され、ビット
線ＢＬＮ１〜ＢＬＮｎにはダミーメモリセルＤＣＮ１〜
ＤＣＮｎから参照電位が出力される。この後、センスア
ンプ活性化信号ＳＡＥをハイレベルとすることによりセ
ンスアンプＳＡ１〜ＳＡｎを活性化し、互いに対をなす
ビット線ＢＬＮｋとビット線ＢＬＴｋとの間の電位差を
差動増幅する。
【００２０】ここで、データ読み出し動作の場合、列選
択線ＹＳＷ２をハイレベルに駆動し、列選択トランスフ
ァゲートＹＳＴ２を活性化する。これにより、ビット線
対ＢＬＮ２, ＢＬＴ２とデータ線ＤＢとを電気的に接続
し、１対のビット線ＢＬＮ２, ＢＬＴ２上の差動増幅さ
れたデータ信号をデータ出力バッファ回路（図示なし）
に転送する。このデータ出力バッファ回路は外部にデー
タを出力する。また、データ書き込み動作の場合、デー
タ入力バッファ回路（図示なし）により外部からデータ
を入力する。そして、データ線ＤＢを介して１対のビッ
ト線ＢＬＮ２,ＢＬＴ２にデータに対応する電位を出力
し、このデータをメモリセルＭＣ２２に書き込む。
択線ＹＳＷ２をハイレベルに駆動し、列選択トランスフ
ァゲートＹＳＴ２を活性化する。これにより、ビット線
対ＢＬＮ２, ＢＬＴ２とデータ線ＤＢとを電気的に接続
し、１対のビット線ＢＬＮ２, ＢＬＴ２上の差動増幅さ
れたデータ信号をデータ出力バッファ回路（図示なし）
に転送する。このデータ出力バッファ回路は外部にデー
タを出力する。また、データ書き込み動作の場合、デー
タ入力バッファ回路（図示なし）により外部からデータ
を入力する。そして、データ線ＤＢを介して１対のビッ
ト線ＢＬＮ２,ＢＬＴ２にデータに対応する電位を出力
し、このデータをメモリセルＭＣ２２に書き込む。
【００２１】上述のデータ読み出し動作は、データの読
み出し過程でメモリセルの記憶データが破壊されるいわ
ゆる破壊読み出し動作である。読み出し後も記憶データ
を保持する場合には、メモリセルにデータを再書き込み
する。強誘電体メモリにおいて、メモリセルへのデータ
の再書き込みは、次の動作によって達成される。 （１）データ「０」を再書き込みする場合、ビット線が
ロウレベル、プレート線がハイレベルに駆動された状態
から、プレート線をロウレベルに駆動して、強誘電体キ
ャパシタにかかる電圧をゼロとする。 （２）データ「１」を再書き込みする場合、ビット線が
ハイレベル、プレート線がロウレベルに駆動された状態
から、ビット線をロウレベルに駆動して、強誘電体キャ
パシタにかかる電圧をゼロとする。
み出し過程でメモリセルの記憶データが破壊されるいわ
ゆる破壊読み出し動作である。読み出し後も記憶データ
を保持する場合には、メモリセルにデータを再書き込み
する。強誘電体メモリにおいて、メモリセルへのデータ
の再書き込みは、次の動作によって達成される。 （１）データ「０」を再書き込みする場合、ビット線が
ロウレベル、プレート線がハイレベルに駆動された状態
から、プレート線をロウレベルに駆動して、強誘電体キ
ャパシタにかかる電圧をゼロとする。 （２）データ「１」を再書き込みする場合、ビット線が
ハイレベル、プレート線がロウレベルに駆動された状態
から、ビット線をロウレベルに駆動して、強誘電体キャ
パシタにかかる電圧をゼロとする。
【００２２】図１３に示すタイミングチャートを参照し
て、データの再書き込み動作をさらに詳細に説明する。
例えば、センスアンプにＳＡ２によるデータ増幅後にロ
ウレベルとなっているビット線ＢＬＴ２に連なるメモリ
セルについては、先にプレート線ＰＬ２がハイレベル、
ビット線ＢＬＴ２がロウレベルに駆動された状態から、
プレート線ＰＬ２がロウレベルに駆動されたときに、メ
モリセル内の強誘電体キャパシタにかかる電圧がゼロと
なる。従って、列選択線ＹＳＷ２をロウレベルに駆動し
た後、プレート線ＰＬ２をロウレベルに駆動した時点で
データの再書き込みが終了する。
て、データの再書き込み動作をさらに詳細に説明する。
例えば、センスアンプにＳＡ２によるデータ増幅後にロ
ウレベルとなっているビット線ＢＬＴ２に連なるメモリ
セルについては、先にプレート線ＰＬ２がハイレベル、
ビット線ＢＬＴ２がロウレベルに駆動された状態から、
プレート線ＰＬ２がロウレベルに駆動されたときに、メ
モリセル内の強誘電体キャパシタにかかる電圧がゼロと
なる。従って、列選択線ＹＳＷ２をロウレベルに駆動し
た後、プレート線ＰＬ２をロウレベルに駆動した時点で
データの再書き込みが終了する。
【００２３】センスアンプＳＡ２によるデータ増幅後に
ハイレベルに駆動されているビット線ＢＬＮ２に連なる
メモリセルについては、プレート線ＰＬ２がロウレベル
に駆動されたときに、ビット線ＢＬＮ２がハイレベルに
駆動された状態となっており、続けてビット線ＢＬＮ２
をロウレベルに駆動したときに、メモリセル内の強誘電
体キャパシタにかかる電圧がゼロとなる。従って、セン
スアンプ活性化信号ＳＡＥをロウレベルとし、ビット線
プリチャージ信号ＰＢＬをハイレベルとして、ビット線
電位を接地電位（ロウレベル）にした時点でデータの再
書き込みが終了する。データの再書き込み動作の終了
後、ワード線ＷＬ２をロウレベルに駆動して、メモリセ
ルＭＣ２２を非選択状態に戻す。以上により、強誘電体
メモリに対する読み出し動作または書き込み動作の１サ
イクルが完了する。
ハイレベルに駆動されているビット線ＢＬＮ２に連なる
メモリセルについては、プレート線ＰＬ２がロウレベル
に駆動されたときに、ビット線ＢＬＮ２がハイレベルに
駆動された状態となっており、続けてビット線ＢＬＮ２
をロウレベルに駆動したときに、メモリセル内の強誘電
体キャパシタにかかる電圧がゼロとなる。従って、セン
スアンプ活性化信号ＳＡＥをロウレベルとし、ビット線
プリチャージ信号ＰＢＬをハイレベルとして、ビット線
電位を接地電位（ロウレベル）にした時点でデータの再
書き込みが終了する。データの再書き込み動作の終了
後、ワード線ＷＬ２をロウレベルに駆動して、メモリセ
ルＭＣ２２を非選択状態に戻す。以上により、強誘電体
メモリに対する読み出し動作または書き込み動作の１サ
イクルが完了する。
【００２４】これまでに述べた強誘電体メモリの動作
は、１Ｔ／１Ｃ型の一つのメモリセルに対し、１ビット
のデータを記憶させる動作であり、いわゆる「１Ｔ／１
Ｃ型動作方式」と呼ばれるものである。この動作方式
は、上述したように、読み出し動作時に参照電位を必要
とする。それに対し、１Ｔ／１Ｃ型の２つのメモリセル
を用いて１ビットのデータを記憶する動作方式があり、
いわゆる「２Ｔ／２Ｃ型動作方式」と呼ばれる。
は、１Ｔ／１Ｃ型の一つのメモリセルに対し、１ビット
のデータを記憶させる動作であり、いわゆる「１Ｔ／１
Ｃ型動作方式」と呼ばれるものである。この動作方式
は、上述したように、読み出し動作時に参照電位を必要
とする。それに対し、１Ｔ／１Ｃ型の２つのメモリセル
を用いて１ビットのデータを記憶する動作方式があり、
いわゆる「２Ｔ／２Ｃ型動作方式」と呼ばれる。
【００２５】この２Ｔ／２Ｃ型動作方式では、ビット線
ＢＬＮｋに接続される１Ｔ／１Ｃ型の１つのメモリセル
とビット線ＢＬＴｋに接続される１Ｔ／１Ｃ型の１つの
メモリセルとで対を形成し、この１対のメモリセルを１
ビットの記憶単位とする。これを図１２を援用して説明
する。例えば、１対のビット線ＢＬＮ１，ＢＬＴ１につ
いてはメモリセルＭＣ１１とメモリセルＭＣ２１、１対
のビット線ＢＬＮ２，ＢＬＴ２についてはメモリセルＭ
Ｃ１２とメモリセルＭＣ２２、というように、１ビット
の記憶単位となるメモリセルの対を取り決める。そし
て、この対をなすメモリセルには、互いに逆極性のデー
タ（相補データ）を保持する。
ＢＬＮｋに接続される１Ｔ／１Ｃ型の１つのメモリセル
とビット線ＢＬＴｋに接続される１Ｔ／１Ｃ型の１つの
メモリセルとで対を形成し、この１対のメモリセルを１
ビットの記憶単位とする。これを図１２を援用して説明
する。例えば、１対のビット線ＢＬＮ１，ＢＬＴ１につ
いてはメモリセルＭＣ１１とメモリセルＭＣ２１、１対
のビット線ＢＬＮ２，ＢＬＴ２についてはメモリセルＭ
Ｃ１２とメモリセルＭＣ２２、というように、１ビット
の記憶単位となるメモリセルの対を取り決める。そし
て、この対をなすメモリセルには、互いに逆極性のデー
タ（相補データ）を保持する。
【００２６】例えば、ビット線ＢＬＮ１にハイレベルの
データ信号が現れ、ビット線ＢＬＴ１にロウレベルのデ
ータ信号が現れる場合をデータ「０」に対応づけ、逆の
場合をデータ「１」に対応づける。これにより、１Ｔ／
１Ｃ型の２つのメモリセルにより１ビットのデータが記
憶されることとなる。この動作方式の場合、メモリセル
自身から、データの内容に応じた相補的なデータ信号が
ビット線ＢＬＮｋ, ＢＬＴｋ上に出力されるので、前述
の１Ｔ／１Ｃ型動作方式の場合に用いた参照電位を要す
ることなく、センスアンプによる差動増幅動作が可能と
なる。
データ信号が現れ、ビット線ＢＬＴ１にロウレベルのデ
ータ信号が現れる場合をデータ「０」に対応づけ、逆の
場合をデータ「１」に対応づける。これにより、１Ｔ／
１Ｃ型の２つのメモリセルにより１ビットのデータが記
憶されることとなる。この動作方式の場合、メモリセル
自身から、データの内容に応じた相補的なデータ信号が
ビット線ＢＬＮｋ, ＢＬＴｋ上に出力されるので、前述
の１Ｔ／１Ｃ型動作方式の場合に用いた参照電位を要す
ることなく、センスアンプによる差動増幅動作が可能と
なる。
【００２７】以上説明したように、１Ｔ／１Ｃ型動作方
式または２Ｔ／２Ｃ型動作方式のいずれの方式であって
も、強誘電体メモリのビット線読み出し電位はアナログ
量である。したがって、ビット線読み出し電位を測定す
る場合には、アナログ量の電位が測定可能な方法を用い
なくてはならない。この事情は、強誘電体メモリに限ら
ず、他の半導体記憶装置についても同様である。
式または２Ｔ／２Ｃ型動作方式のいずれの方式であって
も、強誘電体メモリのビット線読み出し電位はアナログ
量である。したがって、ビット線読み出し電位を測定す
る場合には、アナログ量の電位が測定可能な方法を用い
なくてはならない。この事情は、強誘電体メモリに限ら
ず、他の半導体記憶装置についても同様である。
【００２８】次に、ビット線読み出し電位を含む半導体
記憶装置の内部信号を測定するための従来技術を説明す
る。この種の従来技術として、次のものが知られてい
る。 （１）特開平８−２４１５８９号公報には、被測定対象
の信号が現れる節点に探針を当てて、その信号の電位を
直接的に測定する方法が開示されている。 （２）特開平５−１２９５５３号公報には、電子ビーム
（ＥＢ）テスターを用いて測定する方法が開示されてい
る。 （３）特開平１０−２３３１００号公報には、ビット線
電位検知手段を備える半導体メモリ装置について開示さ
れている。この公報に開示された技術は、測定の対象と
するビット線読み出し電位が、センスアンプの感度、す
なわちセンスアンプによる正常増幅動作が不可能となる
電位を越えているか否かを調べることにより、ビット線
読み出し電位を測定するものである。
記憶装置の内部信号を測定するための従来技術を説明す
る。この種の従来技術として、次のものが知られてい
る。 （１）特開平８−２４１５８９号公報には、被測定対象
の信号が現れる節点に探針を当てて、その信号の電位を
直接的に測定する方法が開示されている。 （２）特開平５−１２９５５３号公報には、電子ビーム
（ＥＢ）テスターを用いて測定する方法が開示されてい
る。 （３）特開平１０−２３３１００号公報には、ビット線
電位検知手段を備える半導体メモリ装置について開示さ
れている。この公報に開示された技術は、測定の対象と
するビット線読み出し電位が、センスアンプの感度、す
なわちセンスアンプによる正常増幅動作が不可能となる
電位を越えているか否かを調べることにより、ビット線
読み出し電位を測定するものである。
【００２９】
【発明が解決しようとする課題】しかしながら、上述の
内部信号を測定するための従来技術によれば、ビット線
読み出し電位を測定の対象とする場合、次のような問題
点があった。 （１）特開平８−２４１５８９号公報に開示された探針
を用いる方法では、半導体チップの表面に形成されたメ
モリセルアレイ内のビット線に対して、マニピュレータ
等を操作して探針を当てなければならず、作業に時間を
要していた。しかも、複数のビット線上に現れるビット
線読み出し信号を測定する場合には、ビット線毎に探針
を当て直す必要があり、作業に一層の時間を要してい
た。この不都合を解消するために、全ビット線に対して
探針を一度に当てる方法も考えられるが、微細加工され
た複数のビット線に対して複数の探針を同時に当てる作
業は極めて困難であり、専用の測定治具を準備する必要
がある。
内部信号を測定するための従来技術によれば、ビット線
読み出し電位を測定の対象とする場合、次のような問題
点があった。 （１）特開平８−２４１５８９号公報に開示された探針
を用いる方法では、半導体チップの表面に形成されたメ
モリセルアレイ内のビット線に対して、マニピュレータ
等を操作して探針を当てなければならず、作業に時間を
要していた。しかも、複数のビット線上に現れるビット
線読み出し信号を測定する場合には、ビット線毎に探針
を当て直す必要があり、作業に一層の時間を要してい
た。この不都合を解消するために、全ビット線に対して
探針を一度に当てる方法も考えられるが、微細加工され
た複数のビット線に対して複数の探針を同時に当てる作
業は極めて困難であり、専用の測定治具を準備する必要
がある。
【００３０】（２）特開平５−１２９５５３号公報に開
示されたＥＢテスターを用いる方法は、ＥＢテスター装
置そのものが極めて高価格な装置であるため、テストコ
ストが増大するという問題がある。しかも、ＥＢテスタ
ー装置自体の特性として、相対的な量しか把握すること
ができず、測定対象の電位の絶対値を測定することが困
難であるという問題もある。 （３）特開平１０−２３３１００号公報に開示された技
術は、測定対象のビット線読み出し電位が、センスアン
プ感度を上回っているか否かのみを判定するというもの
であるため、アナログ量であるビット線読み出し電位の
測定にそのまま適用することはできないという問題があ
る。 上述の各従来技術によれば、アナログ量のビット線読み
出し電位を測定の対象とすること自体が困難であった。
示されたＥＢテスターを用いる方法は、ＥＢテスター装
置そのものが極めて高価格な装置であるため、テストコ
ストが増大するという問題がある。しかも、ＥＢテスタ
ー装置自体の特性として、相対的な量しか把握すること
ができず、測定対象の電位の絶対値を測定することが困
難であるという問題もある。 （３）特開平１０−２３３１００号公報に開示された技
術は、測定対象のビット線読み出し電位が、センスアン
プ感度を上回っているか否かのみを判定するというもの
であるため、アナログ量であるビット線読み出し電位の
測定にそのまま適用することはできないという問題があ
る。 上述の各従来技術によれば、アナログ量のビット線読み
出し電位を測定の対象とすること自体が困難であった。
【００３１】次に、ビット線読み出し電位を測定する上
で特有な問題が存在する。すなわち、測定の際に、ビッ
ト線そのものに重い容量負荷や電流負荷が接続されてし
まうと、それらの負荷の影響により、測定対象のビット
線読み出し電位が変動し、実際のビット線読み出し電位
と異なったものになるという問題がある。したがって、
ビット線読み出し電位を測定するための測定系に起因し
てビット線に付加される容量負荷は、そのビット線が持
つ本来の寄生容量に対し、例えば１０パーセント以下と
いうように十分小さく抑える必要がある。
で特有な問題が存在する。すなわち、測定の際に、ビッ
ト線そのものに重い容量負荷や電流負荷が接続されてし
まうと、それらの負荷の影響により、測定対象のビット
線読み出し電位が変動し、実際のビット線読み出し電位
と異なったものになるという問題がある。したがって、
ビット線読み出し電位を測定するための測定系に起因し
てビット線に付加される容量負荷は、そのビット線が持
つ本来の寄生容量に対し、例えば１０パーセント以下と
いうように十分小さく抑える必要がある。
【００３２】また、他の特有な問題として、ダイナミッ
クランダムアクセスメモリや強誘電体メモリなどのよう
に、フローティング状態にあるビット線上にメモリセル
からのデータ信号が読み出される形式の半導体記憶装置
については、ビット線読み出し電位を測定する場合、リ
ーク電流の影響を抑える必要がある。
クランダムアクセスメモリや強誘電体メモリなどのよう
に、フローティング状態にあるビット線上にメモリセル
からのデータ信号が読み出される形式の半導体記憶装置
については、ビット線読み出し電位を測定する場合、リ
ーク電流の影響を抑える必要がある。
【００３３】図１４に、強誘電体メモリが備えるメモリ
セルの構成と、ビット線読み出し電位に影響を与えるリ
ーク電流の一例を示す。図１４（ａ）は、メモリセルの
回路構成を示し、図１４（ｂ）は、同図（ａ）に示すメ
モリセルの断面構造を模式的に示す。図１４（ａ）およ
び（ｂ）において、トランジスタＴｒは、ワード線ＷＬ
の電位に応じてメモリセルの内部の記憶ノードＭとビッ
ト線ＢＬとの間を電気的に接続するためのものであり、
ソースＤＳが記憶ノードＭに接続され、ドレインＤＤが
ビット線ＢＬに接続され、ゲートＧＴがワード線ＷＬに
接続されている。強誘電体キャパシタＣｆは、データを
保持するためのものであり、上部電極ＴＵと強誘電体Ｆ
Ｅと下部電極ＴＬから構成され、上部電極ＴＵは記憶ノ
ードＭ（トランジスタＴｒのソースＤＳ）に接続され、
下部電極ＴＬはプレート線ＰＬに接続される。
セルの構成と、ビット線読み出し電位に影響を与えるリ
ーク電流の一例を示す。図１４（ａ）は、メモリセルの
回路構成を示し、図１４（ｂ）は、同図（ａ）に示すメ
モリセルの断面構造を模式的に示す。図１４（ａ）およ
び（ｂ）において、トランジスタＴｒは、ワード線ＷＬ
の電位に応じてメモリセルの内部の記憶ノードＭとビッ
ト線ＢＬとの間を電気的に接続するためのものであり、
ソースＤＳが記憶ノードＭに接続され、ドレインＤＤが
ビット線ＢＬに接続され、ゲートＧＴがワード線ＷＬに
接続されている。強誘電体キャパシタＣｆは、データを
保持するためのものであり、上部電極ＴＵと強誘電体Ｆ
Ｅと下部電極ＴＬから構成され、上部電極ＴＵは記憶ノ
ードＭ（トランジスタＴｒのソースＤＳ）に接続され、
下部電極ＴＬはプレート線ＰＬに接続される。
【００３４】図１４（ｂ）に示すように、ビット線読み
出し電位に影響を与えるリーク電流として、隣接配線へ
の層間絶縁膜ＭＬを介した層間リーク電流ｉ１、メモリ
セルトランジスタのゲートＧＴへのゲート酸化膜リーク
電流ｉ２、サブスレッシュホルド領域でのチャネルリー
ク電流ｉ３、拡散層（ドレインＤＤ）と基板ＳＵＢとの
間のジャンクションリーク電流ｉ４、隣接メモリセルの
拡散層へのリーク電流ｉ５等、各種のリーク電流が存在
する。
出し電位に影響を与えるリーク電流として、隣接配線へ
の層間絶縁膜ＭＬを介した層間リーク電流ｉ１、メモリ
セルトランジスタのゲートＧＴへのゲート酸化膜リーク
電流ｉ２、サブスレッシュホルド領域でのチャネルリー
ク電流ｉ３、拡散層（ドレインＤＤ）と基板ＳＵＢとの
間のジャンクションリーク電流ｉ４、隣接メモリセルの
拡散層へのリーク電流ｉ５等、各種のリーク電流が存在
する。
【００３５】このような各種のリーク電流が存在するた
め、フローティング状態にあるビット線読み出し電位が
時間の経過と共に変動し、ビット線読み出し電位の測定
に時間を要すると、上述のリーク電流の影響が無視でき
なくなり、ビット線読み出し電位を精度よく測定するこ
とができなくなる。１回のビット線読み出し電位の測定
に許される時間は、リーク電流の大きさにもよるが（そ
れは、半導体記憶装置のメモリセル構造や製造プロセス
条件に依存する）、概ね１ミリ秒以下というオーダーで
あろう。上述したように、ビット線読み出し電位を精度
よく測定するためには、測定系に起因してビット線に付
加される容量負荷を最小限に抑えると共に、リーク電流
による影響を抑える必要がある。
め、フローティング状態にあるビット線読み出し電位が
時間の経過と共に変動し、ビット線読み出し電位の測定
に時間を要すると、上述のリーク電流の影響が無視でき
なくなり、ビット線読み出し電位を精度よく測定するこ
とができなくなる。１回のビット線読み出し電位の測定
に許される時間は、リーク電流の大きさにもよるが（そ
れは、半導体記憶装置のメモリセル構造や製造プロセス
条件に依存する）、概ね１ミリ秒以下というオーダーで
あろう。上述したように、ビット線読み出し電位を精度
よく測定するためには、測定系に起因してビット線に付
加される容量負荷を最小限に抑えると共に、リーク電流
による影響を抑える必要がある。
【００３６】この発明は、上記事情に鑑みてなされたも
ので、メモリセルからビット線上に読み出されたアナロ
グ量のデータ信号の電位（ビット線読み出し電位）を精
度良く測定することが可能な半導体記憶装置並びに試験
装置および試験方法を提供することを目的とする。
ので、メモリセルからビット線上に読み出されたアナロ
グ量のデータ信号の電位（ビット線読み出し電位）を精
度良く測定することが可能な半導体記憶装置並びに試験
装置および試験方法を提供することを目的とする。
【００３７】
【課題を解決するための手段】この発明は、上記課題を
解決するため、以下の構成を有する。すなわち、この発
明の請求項１にかかる半導体記憶装置は、メモリセルが
マトリックス状に配列されてなるメモリセルアレイ（例
えば後述するメモリセルアレイ１１０に相当する構成要
素）と、前記メモリセルアレイの各行を選択するための
複数のワード線（例えば後述するワード線ＷＬ１〜ＷＬ
ｍに相当する構成要素）と、前記メモリセルアレイの各
列に属するメモリセルから出力されるデータ信号を伝達
するための複数のビット線（例えば後述するビット線Ｂ
ＬＮ１，ＢＬＴ１，〜，ＢＬＮｎ，ＢＬＴｎに相当する
構成要素）と、前記ビット線上に現れたデータ信号を増
幅する際の基準となる参照信号を生成する参照信号生成
系（例えば後述するダミーメモリセルＤＣＮ１，ＤＣＴ
１，〜，ＤＣＮｎ，ＤＣＴｎ、およびダミーメモリセル
制御回路１８３に相当する構成要素）と、前記ビット線
上に現れたデータ信号を前記参照信号と比較して増幅す
るための増幅系（例えば後述するセンスアンプＳＡ１〜
ＳＡｎ、センスアンプ制御回路１８１に相当する構成要
素）と、を含んで構成された半導体記憶装置において、
装置外部から指定された電位を前記参照信号の電位とし
て設定する参照電位設定回路系（例えば後述する参照電
位設定回路ブロック１５０に相当する構成要素）を備え
たことを特徴とする。
解決するため、以下の構成を有する。すなわち、この発
明の請求項１にかかる半導体記憶装置は、メモリセルが
マトリックス状に配列されてなるメモリセルアレイ（例
えば後述するメモリセルアレイ１１０に相当する構成要
素）と、前記メモリセルアレイの各行を選択するための
複数のワード線（例えば後述するワード線ＷＬ１〜ＷＬ
ｍに相当する構成要素）と、前記メモリセルアレイの各
列に属するメモリセルから出力されるデータ信号を伝達
するための複数のビット線（例えば後述するビット線Ｂ
ＬＮ１，ＢＬＴ１，〜，ＢＬＮｎ，ＢＬＴｎに相当する
構成要素）と、前記ビット線上に現れたデータ信号を増
幅する際の基準となる参照信号を生成する参照信号生成
系（例えば後述するダミーメモリセルＤＣＮ１，ＤＣＴ
１，〜，ＤＣＮｎ，ＤＣＴｎ、およびダミーメモリセル
制御回路１８３に相当する構成要素）と、前記ビット線
上に現れたデータ信号を前記参照信号と比較して増幅す
るための増幅系（例えば後述するセンスアンプＳＡ１〜
ＳＡｎ、センスアンプ制御回路１８１に相当する構成要
素）と、を含んで構成された半導体記憶装置において、
装置外部から指定された電位を前記参照信号の電位とし
て設定する参照電位設定回路系（例えば後述する参照電
位設定回路ブロック１５０に相当する構成要素）を備え
たことを特徴とする。
【００３８】この発明の請求項２にかかる半導体記憶装
置は、前記半導体記憶装置において、前記参照電位設定
回路系は、前記参照信号が現れる配線となる前記メモリ
セルアレイ内のビット線にドレイン端子が接続され、装
置外部から指定された前記電位がソース端子に供給さ
れ、ビット線電位の測定時に活性化される制御信号がゲ
ート端子に供給されたトランジスタ（例えば後述するト
ランジスタＴ１，Ｔ２に相当する構成要素）を備えたこ
とを特徴とする。
置は、前記半導体記憶装置において、前記参照電位設定
回路系は、前記参照信号が現れる配線となる前記メモリ
セルアレイ内のビット線にドレイン端子が接続され、装
置外部から指定された前記電位がソース端子に供給さ
れ、ビット線電位の測定時に活性化される制御信号がゲ
ート端子に供給されたトランジスタ（例えば後述するト
ランジスタＴ１，Ｔ２に相当する構成要素）を備えたこ
とを特徴とする。
【００３９】この発明の請求項３にかかる試験装置は、
メモリセルがマトリックス状に配列されてなるメモリセ
ルアレイ（例えば後述するメモリセルアレイ１１０に相
当する構成要素）と、前記メモリセルアレイの各行を選
択するための複数のワード線（例えば後述するワード線
ＷＬ１〜ＷＬｍに相当する構成要素）と、前記メモリセ
ルアレイの各列に属するメモリセルから出力されるデー
タ信号を伝達するための複数のビット線（例えば後述す
るビット線ＢＬＮ１，ＢＬＴ１，〜，ＢＬＮｎ，ＢＬＴ
ｎに相当する構成要素）と、前記ビット線上に現れたデ
ータ信号を増幅する際の基準となる参照信号を生成する
参照信号生成系（例えば後述するダミーメモリセルＤＣ
Ｎ１，ＤＣＴ１，〜，ＤＣＮｎ，ＤＣＴｎ、およびダミ
ーメモリセル制御回路１８３に相当する構成要素）と、
前記ビット線上に現れたデータ信号を前記参照信号と比
較して増幅するための増幅系（例えば後述するセンスア
ンプＳＡ１〜ＳＡｎ、センスアンプ制御回路１８１に相
当する構成要素）と、装置外部から指定された電位を前
記参照信号の電位として設定する参照電位設定回路系
（例えば後述する参照電位設定回路ブロック１５０に相
当する構成要素）とを含んで構成された半導体記憶装置
を試験するための試験装置において、一方向に変化させ
ながら電源電位と接地電位との間の電位を発生して前記
参照電位設定回路系に与え、前記参照信号の電位を制御
する参照信号制御系（例えば後述する参照電位発生部２
５０に相当する構成要素）と、アドレスを発生して前記
半導体記憶装置に与え、前記メモリセルからデータ信号
を読み出すための一連の動作を制御する制御系（例えば
後述する制御信号発生部２２０、データ発生部２３０、
アドレス発生部２４０に相当する構成要素）と、前記増
幅系により増幅されたデータ信号の論理値を判定する判
定系（例えば後述する判定部２６０に相当する構成要
素）と、前記判定系により判定された論理値が反転する
際の前記参照信号の電位の値を記憶する記憶系（例えば
後述する記憶部２７０に相当する構成要素）と、前記記
憶系に記憶された前記電位の値を統計処理する統計処理
系（例えば後述する統計処理部２８０に相当する構成要
素）と、を備えたことを特徴とする。
メモリセルがマトリックス状に配列されてなるメモリセ
ルアレイ（例えば後述するメモリセルアレイ１１０に相
当する構成要素）と、前記メモリセルアレイの各行を選
択するための複数のワード線（例えば後述するワード線
ＷＬ１〜ＷＬｍに相当する構成要素）と、前記メモリセ
ルアレイの各列に属するメモリセルから出力されるデー
タ信号を伝達するための複数のビット線（例えば後述す
るビット線ＢＬＮ１，ＢＬＴ１，〜，ＢＬＮｎ，ＢＬＴ
ｎに相当する構成要素）と、前記ビット線上に現れたデ
ータ信号を増幅する際の基準となる参照信号を生成する
参照信号生成系（例えば後述するダミーメモリセルＤＣ
Ｎ１，ＤＣＴ１，〜，ＤＣＮｎ，ＤＣＴｎ、およびダミ
ーメモリセル制御回路１８３に相当する構成要素）と、
前記ビット線上に現れたデータ信号を前記参照信号と比
較して増幅するための増幅系（例えば後述するセンスア
ンプＳＡ１〜ＳＡｎ、センスアンプ制御回路１８１に相
当する構成要素）と、装置外部から指定された電位を前
記参照信号の電位として設定する参照電位設定回路系
（例えば後述する参照電位設定回路ブロック１５０に相
当する構成要素）とを含んで構成された半導体記憶装置
を試験するための試験装置において、一方向に変化させ
ながら電源電位と接地電位との間の電位を発生して前記
参照電位設定回路系に与え、前記参照信号の電位を制御
する参照信号制御系（例えば後述する参照電位発生部２
５０に相当する構成要素）と、アドレスを発生して前記
半導体記憶装置に与え、前記メモリセルからデータ信号
を読み出すための一連の動作を制御する制御系（例えば
後述する制御信号発生部２２０、データ発生部２３０、
アドレス発生部２４０に相当する構成要素）と、前記増
幅系により増幅されたデータ信号の論理値を判定する判
定系（例えば後述する判定部２６０に相当する構成要
素）と、前記判定系により判定された論理値が反転する
際の前記参照信号の電位の値を記憶する記憶系（例えば
後述する記憶部２７０に相当する構成要素）と、前記記
憶系に記憶された前記電位の値を統計処理する統計処理
系（例えば後述する統計処理部２８０に相当する構成要
素）と、を備えたことを特徴とする。
【００４０】この発明の請求項４にかかる半導体記憶装
置は、前記半導体記憶装置において、前記試験装置にか
かる制御系（例えば後述する制御信号発生部２２０、デ
ータ発生部２３０、アドレス発生部２４０に相当する構
成要素）と判定系（例えば後述する判定部２６０に相当
する構成要素）と記憶系と統計処理系（例えば後述する
記憶部２７０に相当する構成要素）とにより実現される
機能の全部または一部をさらに備えたことを特徴とす
る。
置は、前記半導体記憶装置において、前記試験装置にか
かる制御系（例えば後述する制御信号発生部２２０、デ
ータ発生部２３０、アドレス発生部２４０に相当する構
成要素）と判定系（例えば後述する判定部２６０に相当
する構成要素）と記憶系と統計処理系（例えば後述する
記憶部２７０に相当する構成要素）とにより実現される
機能の全部または一部をさらに備えたことを特徴とす
る。
【００４１】この発明の請求項５にかかる試験方法は、
メモリセルがマトリックス状に配列されてなるメモリセ
ルアレイ（例えば後述するメモリセルアレイ１１０に相
当する構成要素）と、前記メモリセルアレイの各行を選
択するための複数のワード線（例えば後述するワード線
ＷＬ１〜ＷＬｍに相当する構成要素）と、前記メモリセ
ルアレイの各列に属するメモリセルから出力されるデー
タ信号を伝達するための複数のビット線（例えば後述す
るビット線ＢＬＮ１，ＢＬＴ１，〜，ＢＬＮｎ，ＢＬＴ
ｎに相当する構成要素）と、前記ビット線上に現れたデ
ータ信号を増幅する際の基準となる参照信号を生成する
参照信号生成系（例えば後述するダミーメモリセルＤＣ
Ｎ１，ＤＣＴ１，〜，ＤＣＮｎ，ＤＣＴｎ、およびダミ
ーメモリセル制御回路１８３に相当する構成要素）と、
前記ビット線上に現れたデータ信号を前記参照信号と比
較して増幅するための増幅系（例えば後述するセンスア
ンプＳＡ１〜ＳＡｎ、センスアンプ制御回路１８１に相
当する構成要素）と、装置外部から指定された電位を前
記参照信号の電位として設定する参照電位設定回路系
（例えば後述する参照電位設定回路ブロック１５０に相
当する構成要素）とを含んで構成された半導体記憶装置
を試験するための試験方法において、（ａ）前記参照電
位設定回路系により前記参照信号の電位を設定するステ
ップ（例えば後述するステップＳ１５に相当する要素）
と、（ｂ）前記メモリセルから前記ビット線上にデータ
信号を読み出すステップ（例えば後述するステップＳ１
３に相当する要素）と、（ｃ）前記増幅系により比較さ
れる前記参照信号とデータ信号と間の電位の大小関係が
反転する際の前記参照信号の電位を取得するステップ
（例えば後述するステップＳ１４，Ｓ１６に相当する要
素）と、を含むことを特徴とする。
メモリセルがマトリックス状に配列されてなるメモリセ
ルアレイ（例えば後述するメモリセルアレイ１１０に相
当する構成要素）と、前記メモリセルアレイの各行を選
択するための複数のワード線（例えば後述するワード線
ＷＬ１〜ＷＬｍに相当する構成要素）と、前記メモリセ
ルアレイの各列に属するメモリセルから出力されるデー
タ信号を伝達するための複数のビット線（例えば後述す
るビット線ＢＬＮ１，ＢＬＴ１，〜，ＢＬＮｎ，ＢＬＴ
ｎに相当する構成要素）と、前記ビット線上に現れたデ
ータ信号を増幅する際の基準となる参照信号を生成する
参照信号生成系（例えば後述するダミーメモリセルＤＣ
Ｎ１，ＤＣＴ１，〜，ＤＣＮｎ，ＤＣＴｎ、およびダミ
ーメモリセル制御回路１８３に相当する構成要素）と、
前記ビット線上に現れたデータ信号を前記参照信号と比
較して増幅するための増幅系（例えば後述するセンスア
ンプＳＡ１〜ＳＡｎ、センスアンプ制御回路１８１に相
当する構成要素）と、装置外部から指定された電位を前
記参照信号の電位として設定する参照電位設定回路系
（例えば後述する参照電位設定回路ブロック１５０に相
当する構成要素）とを含んで構成された半導体記憶装置
を試験するための試験方法において、（ａ）前記参照電
位設定回路系により前記参照信号の電位を設定するステ
ップ（例えば後述するステップＳ１５に相当する要素）
と、（ｂ）前記メモリセルから前記ビット線上にデータ
信号を読み出すステップ（例えば後述するステップＳ１
３に相当する要素）と、（ｃ）前記増幅系により比較さ
れる前記参照信号とデータ信号と間の電位の大小関係が
反転する際の前記参照信号の電位を取得するステップ
（例えば後述するステップＳ１４，Ｓ１６に相当する要
素）と、を含むことを特徴とする。
【００４２】この発明の請求項６にかかる半導体記憶装
置は、メモリセルがマトリックス状に配列されてなるメ
モリセルアレイ（例えば後述するメモリセルアレイ１１
０に相当する構成要素）と、前記メモリセルアレイの各
行を選択するための複数のワード線（例えば後述するワ
ード線ＷＬ１〜ＷＬｍに相当する構成要素）と、前記メ
モリセルアレイの各列に属するメモリセルから出力され
るデータ信号を伝達するための複数のビット線（例えば
後述するビット線ＢＬＮ１，ＢＬＴ１，〜，ＢＬＮｎ，
ＢＬＴｎに相当する構成要素）と、前記ビット線上に現
れたデータ信号を増幅するための増幅系（例えば後述す
るセンスアンプＳＡ１〜ＳＡｎ、センスアンプ制御回路
１８１に相当する構成要素）と、を含んで構成された半
導体記憶装置において、前記ビット線上に読み出された
データ信号を取り込んで保持する信号保持回路（例えば
後述するデータ信号保持回路ブロック３１０に相当する
構成要素）を備えたことを特徴とする。
置は、メモリセルがマトリックス状に配列されてなるメ
モリセルアレイ（例えば後述するメモリセルアレイ１１
０に相当する構成要素）と、前記メモリセルアレイの各
行を選択するための複数のワード線（例えば後述するワ
ード線ＷＬ１〜ＷＬｍに相当する構成要素）と、前記メ
モリセルアレイの各列に属するメモリセルから出力され
るデータ信号を伝達するための複数のビット線（例えば
後述するビット線ＢＬＮ１，ＢＬＴ１，〜，ＢＬＮｎ，
ＢＬＴｎに相当する構成要素）と、前記ビット線上に現
れたデータ信号を増幅するための増幅系（例えば後述す
るセンスアンプＳＡ１〜ＳＡｎ、センスアンプ制御回路
１８１に相当する構成要素）と、を含んで構成された半
導体記憶装置において、前記ビット線上に読み出された
データ信号を取り込んで保持する信号保持回路（例えば
後述するデータ信号保持回路ブロック３１０に相当する
構成要素）を備えたことを特徴とする。
【００４３】この発明の請求項７にかかる半導体記憶装
置は、前記半導体記憶装置において、前記信号保持回路
は、サンプルホールド回路（例えば後述するサンプルホ
ールド回路ＳＨ１〜ＳＨｎに相当する構成要素）からな
ることを特徴とする。
置は、前記半導体記憶装置において、前記信号保持回路
は、サンプルホールド回路（例えば後述するサンプルホ
ールド回路ＳＨ１〜ＳＨｎに相当する構成要素）からな
ることを特徴とする。
【００４４】この発明の請求項８にかかる試験装置は、
メモリセルがマトリックス状に配列されてなるメモリセ
ルアレイ（例えば後述するメモリセルアレイ１１０に相
当する構成要素）と、前記メモリセルアレイの各行を選
択するための複数のワード線（例えば後述するワード線
ＷＬ１〜ＷＬｍに相当する構成要素）と、前記メモリセ
ルアレイの各列に属するメモリセルから出力されるデー
タ信号を伝達するための複数のビット線（例えば後述す
るビット線ＢＬＮ１，ＢＬＴ１，〜，ＢＬＮｎ，ＢＬＴ
ｎに相当する構成要素）と、前記ビット線上に現れたデ
ータ信号を増幅するための増幅系（例えば後述するセン
スアンプＳＡ１〜ＳＡｎ、センスアンプ制御回路１８１
に相当する構成要素）と、前記ビット線上の信号を取り
込んで保持する信号保持回路（例えば後述するデータ信
号保持回路ブロック３１０に相当する構成要素）とを含
んで構成された半導体記憶装置を試験するための試験装
置において、アドレスを発生して前記半導体記憶装置に
与え、前記メモリセルからデータ信号を読み出すための
一連の動作を制御する第１の制御系（例えば後述する制
御信号発生部２２０に相当する構成要素）と、前記ビッ
ト線上に読み出されたデータ信号を前記信号保持回路に
取り込ませるための制御を行う第２の制御系（例えば後
述する信号保持回路制御部４１０に相当する構成要素）
と、前記信号保持回路に取り込まれたデータ信号をＡ／
Ｄ変換する変換系（例えば後述するＡＤ変換部４２０に
相当する構成要素）と、前記データ変換系によりＡ／Ｄ
変換されたデータを記憶する記憶系（例えば後述する記
憶部４３０に相当する構成要素）と、前記記憶系に記憶
されたデータを統計処理する統計処理系（例えば後述す
る統計処理部４４０に相当する構成要素）と、を備えた
ことを特徴とする。
メモリセルがマトリックス状に配列されてなるメモリセ
ルアレイ（例えば後述するメモリセルアレイ１１０に相
当する構成要素）と、前記メモリセルアレイの各行を選
択するための複数のワード線（例えば後述するワード線
ＷＬ１〜ＷＬｍに相当する構成要素）と、前記メモリセ
ルアレイの各列に属するメモリセルから出力されるデー
タ信号を伝達するための複数のビット線（例えば後述す
るビット線ＢＬＮ１，ＢＬＴ１，〜，ＢＬＮｎ，ＢＬＴ
ｎに相当する構成要素）と、前記ビット線上に現れたデ
ータ信号を増幅するための増幅系（例えば後述するセン
スアンプＳＡ１〜ＳＡｎ、センスアンプ制御回路１８１
に相当する構成要素）と、前記ビット線上の信号を取り
込んで保持する信号保持回路（例えば後述するデータ信
号保持回路ブロック３１０に相当する構成要素）とを含
んで構成された半導体記憶装置を試験するための試験装
置において、アドレスを発生して前記半導体記憶装置に
与え、前記メモリセルからデータ信号を読み出すための
一連の動作を制御する第１の制御系（例えば後述する制
御信号発生部２２０に相当する構成要素）と、前記ビッ
ト線上に読み出されたデータ信号を前記信号保持回路に
取り込ませるための制御を行う第２の制御系（例えば後
述する信号保持回路制御部４１０に相当する構成要素）
と、前記信号保持回路に取り込まれたデータ信号をＡ／
Ｄ変換する変換系（例えば後述するＡＤ変換部４２０に
相当する構成要素）と、前記データ変換系によりＡ／Ｄ
変換されたデータを記憶する記憶系（例えば後述する記
憶部４３０に相当する構成要素）と、前記記憶系に記憶
されたデータを統計処理する統計処理系（例えば後述す
る統計処理部４４０に相当する構成要素）と、を備えた
ことを特徴とする。
【００４５】この発明の請求項９にかかる半導体記憶装
置は、前記半導体記憶装置において、前記試験装置にか
かる第１および第２の制御系（例えば後述する制御信号
発生部２２０、信号保持回路制御部４１０に相当する構
成要素）と変換系（例えば後述するＡＤ変換部４２０に
相当する構成要素）と記憶系（例えば後述する記憶部４
３０に相当する構成要素）と統計処理系（例えば後述す
る統計処理部４４０に相当する構成要素）とにより実現
される機能の全部または一部をさらに備えたことを特徴
とする。
置は、前記半導体記憶装置において、前記試験装置にか
かる第１および第２の制御系（例えば後述する制御信号
発生部２２０、信号保持回路制御部４１０に相当する構
成要素）と変換系（例えば後述するＡＤ変換部４２０に
相当する構成要素）と記憶系（例えば後述する記憶部４
３０に相当する構成要素）と統計処理系（例えば後述す
る統計処理部４４０に相当する構成要素）とにより実現
される機能の全部または一部をさらに備えたことを特徴
とする。
【００４６】この発明の請求項１０にかかる試験方法
は、メモリセルがマトリックス状に配列されてなるメモ
リセルアレイ（例えば後述するメモリセルアレイ１１０
に相当する構成要素）と、前記メモリセルアレイの各行
を選択するための複数のワード線（例えば後述するワー
ド線ＷＬ１〜ＷＬｍに相当する構成要素）と、前記メモ
リセルアレイの各列に属するメモリセルから出力される
データ信号を伝達するための複数のビット線（例えば後
述するビット線ＢＬＮ１，ＢＬＴ１，〜，ＢＬＮｎ，Ｂ
ＬＴｎに相当する構成要素）と、前記ビット線上に現れ
たデータ信号を増幅するための増幅系（例えば後述する
センスアンプＳＡ１〜ＳＡｎ、センスアンプ制御回路１
８１に相当する構成要素）と、前記ビット線上の信号を
取り込んで保持する信号保持回路（例えば後述するデー
タ信号保持回路ブロック３１０に相当する構成要素）と
を含んで構成された半導体記憶装置を試験するための試
験方法において、（ａ）前記メモリセルから前記ビット
線上にデータ信号を読み出すステップ（例えば後述する
ステップＳ２２に相当する要素）と、（ｂ）前記ビット
線上に読み出されたデータ信号を前記信号保持回路に取
り込むステップ（例えば後述するステップＳ２３に相当
する要素）と、（ｃ）前記信号持回路に取り込まれたデ
ータ信号の電位を外部に読み出すステップ（例えば後述
するステップＳ２４に相当する要素）と、を含むことを
特徴とする。
は、メモリセルがマトリックス状に配列されてなるメモ
リセルアレイ（例えば後述するメモリセルアレイ１１０
に相当する構成要素）と、前記メモリセルアレイの各行
を選択するための複数のワード線（例えば後述するワー
ド線ＷＬ１〜ＷＬｍに相当する構成要素）と、前記メモ
リセルアレイの各列に属するメモリセルから出力される
データ信号を伝達するための複数のビット線（例えば後
述するビット線ＢＬＮ１，ＢＬＴ１，〜，ＢＬＮｎ，Ｂ
ＬＴｎに相当する構成要素）と、前記ビット線上に現れ
たデータ信号を増幅するための増幅系（例えば後述する
センスアンプＳＡ１〜ＳＡｎ、センスアンプ制御回路１
８１に相当する構成要素）と、前記ビット線上の信号を
取り込んで保持する信号保持回路（例えば後述するデー
タ信号保持回路ブロック３１０に相当する構成要素）と
を含んで構成された半導体記憶装置を試験するための試
験方法において、（ａ）前記メモリセルから前記ビット
線上にデータ信号を読み出すステップ（例えば後述する
ステップＳ２２に相当する要素）と、（ｂ）前記ビット
線上に読み出されたデータ信号を前記信号保持回路に取
り込むステップ（例えば後述するステップＳ２３に相当
する要素）と、（ｃ）前記信号持回路に取り込まれたデ
ータ信号の電位を外部に読み出すステップ（例えば後述
するステップＳ２４に相当する要素）と、を含むことを
特徴とする。
【００４７】
【発明の実施の形態】次に、本発明の実施の形態につい
て、図面を参照して詳細に説明する。 ＜実施の形態１＞図１に、本実施の形態１にかかる強誘
電体メモリ１００（半導体記憶装置）の全体構成を概略
的に示す。この強誘電体メモリ１００であって、前述の
図１２に示す従来技術にかかる構成に加え、この実施の
形態１の特徴部をなす参照電位設定回路ブロック１５０
を備えて構成される。以下、強誘電体メモリを例にとし
て説明を行うが、本発明は強誘電体メモリに限らず、ビ
ット線上にメモリセルからのデータを読み出す方式を採
用する全ての種類の半導体記憶装置に対しても同様に適
用可能である。なお、各図において、前述の図１２に示
す要素と共通する要素には同一符号を付し、その説明を
適宜省略する。
て、図面を参照して詳細に説明する。 ＜実施の形態１＞図１に、本実施の形態１にかかる強誘
電体メモリ１００（半導体記憶装置）の全体構成を概略
的に示す。この強誘電体メモリ１００であって、前述の
図１２に示す従来技術にかかる構成に加え、この実施の
形態１の特徴部をなす参照電位設定回路ブロック１５０
を備えて構成される。以下、強誘電体メモリを例にとし
て説明を行うが、本発明は強誘電体メモリに限らず、ビ
ット線上にメモリセルからのデータを読み出す方式を採
用する全ての種類の半導体記憶装置に対しても同様に適
用可能である。なお、各図において、前述の図１２に示
す要素と共通する要素には同一符号を付し、その説明を
適宜省略する。
【００４８】図１に示すように、ｍ行ｎ列のメモリセル
アレイ１１０に隣接するように、参照電位設定回路ブロ
ック１５０が配置される。この参照電位設定回路ブロッ
ク１５０は、装置外部から指定された電位を、ビット線
上に現れたデータ信号を増幅する際の基準となる参照信
号の電位として設定するものであり、メモリセルアレイ
１１０内のビット線上にメモリセルから読み出されるデ
ータ信号の電位を測定するための補助手段を構成する。
アレイ１１０に隣接するように、参照電位設定回路ブロ
ック１５０が配置される。この参照電位設定回路ブロッ
ク１５０は、装置外部から指定された電位を、ビット線
上に現れたデータ信号を増幅する際の基準となる参照信
号の電位として設定するものであり、メモリセルアレイ
１１０内のビット線上にメモリセルから読み出されるデ
ータ信号の電位を測定するための補助手段を構成する。
【００４９】メモリセルアレイ１１０には、行デコーダ
１２０、列デコーダ１３０、センス系回路ブロック１４
０が付随している。このセンス系回路ブロック１４０
は、前述の図１２に示すセンスアンプＳＡ１〜ＳＡｎ、
ビット線プリチャージ回路ＰＢＬ１〜ＰＢＬｎ、ダミー
メモリセルＤＣＮ１，ＤＣＴ１，〜，ＤＣＮｎ，ＤＣＴ
ｎを含む回路ブロックである。センス系制御回路１８０
は、図１２に示すセンスアンプ制御回路１８１、ビット
線プリチャージ制御回路１８２、ダミーメモリセル制御
回路１８３を含む回路ブロックである。
１２０、列デコーダ１３０、センス系回路ブロック１４
０が付随している。このセンス系回路ブロック１４０
は、前述の図１２に示すセンスアンプＳＡ１〜ＳＡｎ、
ビット線プリチャージ回路ＰＢＬ１〜ＰＢＬｎ、ダミー
メモリセルＤＣＮ１，ＤＣＴ１，〜，ＤＣＮｎ，ＤＣＴ
ｎを含む回路ブロックである。センス系制御回路１８０
は、図１２に示すセンスアンプ制御回路１８１、ビット
線プリチャージ制御回路１８２、ダミーメモリセル制御
回路１８３を含む回路ブロックである。
【００５０】入出力バッファ回路１９０は、装置外部か
らデータＤＩＮ（書き込みデータ）を入力するためのデ
ータ入力バッファ回路（図示なし）と、装置外部にデー
タＤＯＵＴ（読み出しデータ）を出力するためのデータ
出力バッファ回路（図示なし）とからなり、この半導体
記憶装置１００と外部との間のデータのやりとりを担う
ものである。制御回路１７０は、装置外部から入力され
る各種の制御信号ＣＮＴＭＥＭを受けて、アドレスプリ
デコーダ１６０、センス系制御回路１８０、入出力バッ
ファ回路１９０など、装置内部の動作を制御するもので
ある。
らデータＤＩＮ（書き込みデータ）を入力するためのデ
ータ入力バッファ回路（図示なし）と、装置外部にデー
タＤＯＵＴ（読み出しデータ）を出力するためのデータ
出力バッファ回路（図示なし）とからなり、この半導体
記憶装置１００と外部との間のデータのやりとりを担う
ものである。制御回路１７０は、装置外部から入力され
る各種の制御信号ＣＮＴＭＥＭを受けて、アドレスプリ
デコーダ１６０、センス系制御回路１８０、入出力バッ
ファ回路１９０など、装置内部の動作を制御するもので
ある。
【００５１】次に、この実施の形態１の特徴部である参
照電位設定回路ブロック１５０について詳細に説明す
る。参照電位設定回路ブロック１５０は、ビット線読み
出し電位の測定時に装置外部から入力されるビット線読
み出し電位測定用の制御信号群ＣＮＴＶＢＬに基づき、
ビット線ＢＬＮｋまたはビット線ＢＬＴｋの何れかに現
れる参照信号の電位（参照電位）設定するものである。
照電位設定回路ブロック１５０について詳細に説明す
る。参照電位設定回路ブロック１５０は、ビット線読み
出し電位の測定時に装置外部から入力されるビット線読
み出し電位測定用の制御信号群ＣＮＴＶＢＬに基づき、
ビット線ＢＬＮｋまたはビット線ＢＬＴｋの何れかに現
れる参照信号の電位（参照電位）設定するものである。
【００５２】図２に、メモリセルアレイ１１０上の各ビ
ット線と参照電位設定回路ブロック１５０との接続関係
を示す。図２において、参照電位設定回路ブロック１５
０は、参照電位設定回路ＶＳＥＴ１〜ＶＳＥＴｎから構
成され、この参照電位設定回路は、互いに対をなすビッ
ト線ごとに設けられる。参照電位設定回路ＶＳＥＴ１〜
ＶＳＥＴｎには、装置外部から入力される制御信号群Ｃ
ＮＴＶＢＬとして、参照電位を設定すべきビット線を選
択するための選択制御信号ＳＥＬと、装置外部から指定
された電位ＶＲＥＦが与えられる。選択制御信号ＳＥＬ
および指定参照電位ＶＲＥＦは、例えば、この強誘電体
メモリのチップ上に形成されたパッド電極を介して装置
外部から参照電位設定回路に印加される。または、パッ
ケージの未使用ピン（ＮＣピン）を利用してもよい。な
お、以下の説明において、装置外部から指定された電位
ＶＲＥＦを「指定参照電位ＶＲＥＦ」と称し、ビット線
上に現れる参照信号の電位をＶＢＬＲＥＦと称す。
ット線と参照電位設定回路ブロック１５０との接続関係
を示す。図２において、参照電位設定回路ブロック１５
０は、参照電位設定回路ＶＳＥＴ１〜ＶＳＥＴｎから構
成され、この参照電位設定回路は、互いに対をなすビッ
ト線ごとに設けられる。参照電位設定回路ＶＳＥＴ１〜
ＶＳＥＴｎには、装置外部から入力される制御信号群Ｃ
ＮＴＶＢＬとして、参照電位を設定すべきビット線を選
択するための選択制御信号ＳＥＬと、装置外部から指定
された電位ＶＲＥＦが与えられる。選択制御信号ＳＥＬ
および指定参照電位ＶＲＥＦは、例えば、この強誘電体
メモリのチップ上に形成されたパッド電極を介して装置
外部から参照電位設定回路に印加される。または、パッ
ケージの未使用ピン（ＮＣピン）を利用してもよい。な
お、以下の説明において、装置外部から指定された電位
ＶＲＥＦを「指定参照電位ＶＲＥＦ」と称し、ビット線
上に現れる参照信号の電位をＶＢＬＲＥＦと称す。
【００５３】図３に、参照電位設定回路ＶＳＥＴｋの構
成例を示す。同図に示すように、この参照電位設定回路
ＶＳＥＴｋは、参照信号が現れる配線であるビット線Ｂ
ＬＮｋ，ＢＬＴｋにドレイン端子が接続され、装置外部
から指定された指定参照電位ＶＲＥＦがソース端子に供
給され、ビット線電位（ビット線読み出し電位）の測定
時に活性化される選択制御信号ＳＥＬＮｋ，ＳＥＬＴｋ
（選択制御信号ＳＥＬ）がゲート端子にそれぞれ供給さ
れたトランジスタＴ１，Ｔ２を備えて構成される。すな
わち、トランジスタＴ１の電流経路の一端側はビット線
ＢＬＮｋに接続され、そのゲート端子にはビット線ＢＬ
Ｎｋを選択するための選択制御信号ＳＥＬＮｋが与えら
れる。また、トランジスタＴ２の電流経路の一端側はビ
ット線ＢＬＴｋに接続され、そのゲート端子にはビット
線ＢＬＴｋを選択するための選択制御信号ＳＥＬＴｋが
与えられる。これらトランジスタＴ１，Ｔ２の電流経路
の他端には、指定参照電位ＶＲＥＦが共通に与えられ
る。なお、これらトランジスタＴ１，Ｔ２はいわゆるト
ランスファゲートとして機能するものであり、それらの
ソースとドレインは必ずしも一義的に特定されない。
成例を示す。同図に示すように、この参照電位設定回路
ＶＳＥＴｋは、参照信号が現れる配線であるビット線Ｂ
ＬＮｋ，ＢＬＴｋにドレイン端子が接続され、装置外部
から指定された指定参照電位ＶＲＥＦがソース端子に供
給され、ビット線電位（ビット線読み出し電位）の測定
時に活性化される選択制御信号ＳＥＬＮｋ，ＳＥＬＴｋ
（選択制御信号ＳＥＬ）がゲート端子にそれぞれ供給さ
れたトランジスタＴ１，Ｔ２を備えて構成される。すな
わち、トランジスタＴ１の電流経路の一端側はビット線
ＢＬＮｋに接続され、そのゲート端子にはビット線ＢＬ
Ｎｋを選択するための選択制御信号ＳＥＬＮｋが与えら
れる。また、トランジスタＴ２の電流経路の一端側はビ
ット線ＢＬＴｋに接続され、そのゲート端子にはビット
線ＢＬＴｋを選択するための選択制御信号ＳＥＬＴｋが
与えられる。これらトランジスタＴ１，Ｔ２の電流経路
の他端には、指定参照電位ＶＲＥＦが共通に与えられ
る。なお、これらトランジスタＴ１，Ｔ２はいわゆるト
ランスファゲートとして機能するものであり、それらの
ソースとドレインは必ずしも一義的に特定されない。
【００５４】以下、図５に示すフローチャートに沿っ
て、この実施の形態１にかかる強誘電体メモリ１００の
動作について、ビット線読み出し電位を測定する場合を
例として図４に示すタイミングチャートを参照しながら
説明する。ここで、図４は、図２に示す回路構成におい
て、ビット線読み出し電位を測定する際の各部の信号の
タイミングチャートであり、図５は、ビット線読み出し
電位を測定する動作の流れを示すフローチャートであ
る。なお、この実施の形態１では、図２に示すメモリセ
ルアレイ１１０を構成する全メモリセルについてビット
線読み出し電位を測定するものとする。
て、この実施の形態１にかかる強誘電体メモリ１００の
動作について、ビット線読み出し電位を測定する場合を
例として図４に示すタイミングチャートを参照しながら
説明する。ここで、図４は、図２に示す回路構成におい
て、ビット線読み出し電位を測定する際の各部の信号の
タイミングチャートであり、図５は、ビット線読み出し
電位を測定する動作の流れを示すフローチャートであ
る。なお、この実施の形態１では、図２に示すメモリセ
ルアレイ１１０を構成する全メモリセルについてビット
線読み出し電位を測定するものとする。
【００５５】ステップＳ１０：まず、図示しない外部の
試験装置により被試験対象の強誘電体メモリ１００に対
してアドレス信号Ａｉを設定し、最初のメモリセルＭＣ
１１を選択する。 ステップＳ１１：続いて、外部の試験装置により、指定
参照電位ＶＲＥＦの初期値として電位ＶＲＥＦ０（例え
ば接地電位；０Ｖ）を設定する。この指定参照電位ＶＲ
ＥＦ０は、図３に示す参照電位設定回路ＶＳＥＴ１〜Ｖ
ＳＥＴｎにより、ビット線ＢＬＴ１〜ＢＬＴｎに印加さ
れる。具体的には、ビット線ＢＬＮ１〜ＢＬＮｎに接続
されたメモリセルが選択される場合、選択制御信号ＳＥ
ＬＴをハイレベルとし、トランジスタＴ２を導通させて
ビット線ＢＬＴ１〜ＢＬＴｎに指定参照電位ＶＲＥＦを
印加する。この結果、メモリセルＭＣ１１が接続される
ビット線ＢＬＮ１と対をなすビット線ＢＬＴ１上の参照
電位ＶＢＬＲＥＦが指定参照電位ＶＲＥＦ０に設定され
る。外部の試験装置は、指定参照電位ＶＲＥＦとして、
一方向に変化させながら接地電位と電源電位との間の電
位を発生し、これを参照電位設定回路ＶＳＥＴ１〜ＶＳ
ＥＴｎに与える。後述するように、この指定参照電位Ｖ
ＲＥＦは電位ΔＶを変化分として増加するが、これに限
定されることなく、任意の電圧に設定してもよい。
試験装置により被試験対象の強誘電体メモリ１００に対
してアドレス信号Ａｉを設定し、最初のメモリセルＭＣ
１１を選択する。 ステップＳ１１：続いて、外部の試験装置により、指定
参照電位ＶＲＥＦの初期値として電位ＶＲＥＦ０（例え
ば接地電位；０Ｖ）を設定する。この指定参照電位ＶＲ
ＥＦ０は、図３に示す参照電位設定回路ＶＳＥＴ１〜Ｖ
ＳＥＴｎにより、ビット線ＢＬＴ１〜ＢＬＴｎに印加さ
れる。具体的には、ビット線ＢＬＮ１〜ＢＬＮｎに接続
されたメモリセルが選択される場合、選択制御信号ＳＥ
ＬＴをハイレベルとし、トランジスタＴ２を導通させて
ビット線ＢＬＴ１〜ＢＬＴｎに指定参照電位ＶＲＥＦを
印加する。この結果、メモリセルＭＣ１１が接続される
ビット線ＢＬＮ１と対をなすビット線ＢＬＴ１上の参照
電位ＶＢＬＲＥＦが指定参照電位ＶＲＥＦ０に設定され
る。外部の試験装置は、指定参照電位ＶＲＥＦとして、
一方向に変化させながら接地電位と電源電位との間の電
位を発生し、これを参照電位設定回路ＶＳＥＴ１〜ＶＳ
ＥＴｎに与える。後述するように、この指定参照電位Ｖ
ＲＥＦは電位ΔＶを変化分として増加するが、これに限
定されることなく、任意の電圧に設定してもよい。
【００５６】ステップＳ１２：続いて、外部の試験装置
から入出力バッファ回路１９０に対してデータＤＩＮ
（書き込みデータ）を設定し、メモリセルＭＣ１１にデ
ータを書き込む。当該強誘電体メモリが２値メモリであ
る場合には、書き込みデータは「０」もしくは「１」で
あり、３値メモリである場合には、書き込みデータは
「０」，「１」，「２」のいずれかである。メモリセル
へのデータの書き込み方法は、従来の強誘電体メモリと
同じ方法でよい。
から入出力バッファ回路１９０に対してデータＤＩＮ
（書き込みデータ）を設定し、メモリセルＭＣ１１にデ
ータを書き込む。当該強誘電体メモリが２値メモリであ
る場合には、書き込みデータは「０」もしくは「１」で
あり、３値メモリである場合には、書き込みデータは
「０」，「１」，「２」のいずれかである。メモリセル
へのデータの書き込み方法は、従来の強誘電体メモリと
同じ方法でよい。
【００５７】ステップＳ１３：続いて、データが書き込
まれたメモリセルＭＣ１１からビット線ＢＬＮ１上に、
データの読み出しを行う。データの読み出し方法も、従
来の強誘電体メモリと同様である。すなわち、図４に示
すように、ビット線プリチャージ信号ＰＢＬをロウレベ
ルとした後、メモリセルＭＣ１１が接続されたワード線
ＷＬ１およびプレート線ＰＬ１をそれぞれ選択電位に立
ち上げることによって行う。こうしてビット線ＢＬＮ１
上に読み出されたデータ信号の電位をビット線読み出し
電位ＶＢＬＸとする。
まれたメモリセルＭＣ１１からビット線ＢＬＮ１上に、
データの読み出しを行う。データの読み出し方法も、従
来の強誘電体メモリと同様である。すなわち、図４に示
すように、ビット線プリチャージ信号ＰＢＬをロウレベ
ルとした後、メモリセルＭＣ１１が接続されたワード線
ＷＬ１およびプレート線ＰＬ１をそれぞれ選択電位に立
ち上げることによって行う。こうしてビット線ＢＬＮ１
上に読み出されたデータ信号の電位をビット線読み出し
電位ＶＢＬＸとする。
【００５８】ステップＳ１４：続いて、ビット線ＢＬＴ
１上の参照電位ＶＢＬＲＥＦと、ビット線ＢＬＮ１上の
ビット線読み出し電位ＶＢＬＸとをセンスアンプＳＡ１
にて差動増幅して大小比較する。 ステップＳ１５：ここで、ステップＳ１４での大小比較
の結果、「ビット線読み電位ＶＢＬＸ＞参照電位ＶＢＬ
ＲＥＦ」の場合（ステップＳ１４：ＹＥＳ）、それまで
の参照電位ＶＢＬＲＥＦに電位ΔＶ（＞０）を加えて参
照電位ＶＢＬＲＥＦを増加させ、上述のステップＳ１２
〜Ｓ１５を繰り返す。ここで、電位ΔＶは、ビット線上
の参照電位ＶＢＬＲＥＦを与える指定参照電位ＶＲＥＦ
の変化分であり、センスアンプ感度や測定精度等を考慮
して決定される。
１上の参照電位ＶＢＬＲＥＦと、ビット線ＢＬＮ１上の
ビット線読み出し電位ＶＢＬＸとをセンスアンプＳＡ１
にて差動増幅して大小比較する。 ステップＳ１５：ここで、ステップＳ１４での大小比較
の結果、「ビット線読み電位ＶＢＬＸ＞参照電位ＶＢＬ
ＲＥＦ」の場合（ステップＳ１４：ＹＥＳ）、それまで
の参照電位ＶＢＬＲＥＦに電位ΔＶ（＞０）を加えて参
照電位ＶＢＬＲＥＦを増加させ、上述のステップＳ１２
〜Ｓ１５を繰り返す。ここで、電位ΔＶは、ビット線上
の参照電位ＶＢＬＲＥＦを与える指定参照電位ＶＲＥＦ
の変化分であり、センスアンプ感度や測定精度等を考慮
して決定される。
【００５９】ステップＳ１６：ビット線読み出し電位Ｖ
ＢＬＸが接地電位と電源電位との間にあるとすれば、上
述のステップＳ１２〜Ｓ１５を繰り返すうちに、いつか
は「ビット線読み出し電位ＶＢＬＸ＜参照電位ＶＢＬＲ
ＥＦ」なる関係が満たされる（参照電位ＶＢＬＲＥＦの
値が接地電位から始まって電源電位まで徐々に増大する
ため）。ここで、参照電位ＶＢＬＲＥＦを増加させる過
程において、「ビット線読み出し電位ＶＢＬＸ＜参照電
位ＶＢＬＲＥＦ」なる関係が最初に満たされた場合（ス
テップＳ１４：ＮＯ）、そのときの参照電位ＶＢＬＲＥ
Ｆの値を取得する。この場合、参照電位ＶＲＥＦとして
指定参照電位ＶＲＥＦが設定されているので、直接的に
は指定参照電位ＶＲＥＦの値が取得される。このときの
指定参照電位ＶＲＥＦの値は、そのときのビット線読み
出し電位ＶＢＬＸの測定値として取得される。
ＢＬＸが接地電位と電源電位との間にあるとすれば、上
述のステップＳ１２〜Ｓ１５を繰り返すうちに、いつか
は「ビット線読み出し電位ＶＢＬＸ＜参照電位ＶＢＬＲ
ＥＦ」なる関係が満たされる（参照電位ＶＢＬＲＥＦの
値が接地電位から始まって電源電位まで徐々に増大する
ため）。ここで、参照電位ＶＢＬＲＥＦを増加させる過
程において、「ビット線読み出し電位ＶＢＬＸ＜参照電
位ＶＢＬＲＥＦ」なる関係が最初に満たされた場合（ス
テップＳ１４：ＮＯ）、そのときの参照電位ＶＢＬＲＥ
Ｆの値を取得する。この場合、参照電位ＶＲＥＦとして
指定参照電位ＶＲＥＦが設定されているので、直接的に
は指定参照電位ＶＲＥＦの値が取得される。このときの
指定参照電位ＶＲＥＦの値は、そのときのビット線読み
出し電位ＶＢＬＸの測定値として取得される。
【００６０】ステップＳ１７：続いて、現在選択されて
いるメモリセルが最後のメモリセルか否かを判定する。
いま、最初のメモリセルＭＣ１１が選択された状態にあ
るから、最後のメモリセルではない旨の否定的判定がな
される。 ステップＳ１８：上述のステップＳ１７で、否定的判定
がなされると（ステップＳ１７：ＮＯ）、次のメモリセ
ルＭＣ２１を選択し、このメモリセルＭＣ２１に対して
上述のステップＳ１１〜Ｓ１６の処理を同様に実行す
る。以後、ステップＳ１７において最後のメモリセルで
ある旨の肯定的判定がなされるまで、上述のステップＳ
１１〜Ｓ１８の一連のループ処理を各メモリセルに対し
て繰り返し実行し、全メモリセルについてビット線読み
出し電位ＶＢＬＸを測定する。以上の測定動作におい
て、読み出し動作はメモリセルの記憶データの破壊を伴
う動作であるため、記憶データを保持する必要がある場
合には、前述した従来技術にかかるの強誘電体メモリと
同様に、再書き込み動作を行ってもよい。また、記憶デ
ータを維持する必要がない場合には、再書き込み動作を
省略してもよい。
いるメモリセルが最後のメモリセルか否かを判定する。
いま、最初のメモリセルＭＣ１１が選択された状態にあ
るから、最後のメモリセルではない旨の否定的判定がな
される。 ステップＳ１８：上述のステップＳ１７で、否定的判定
がなされると（ステップＳ１７：ＮＯ）、次のメモリセ
ルＭＣ２１を選択し、このメモリセルＭＣ２１に対して
上述のステップＳ１１〜Ｓ１６の処理を同様に実行す
る。以後、ステップＳ１７において最後のメモリセルで
ある旨の肯定的判定がなされるまで、上述のステップＳ
１１〜Ｓ１８の一連のループ処理を各メモリセルに対し
て繰り返し実行し、全メモリセルについてビット線読み
出し電位ＶＢＬＸを測定する。以上の測定動作におい
て、読み出し動作はメモリセルの記憶データの破壊を伴
う動作であるため、記憶データを保持する必要がある場
合には、前述した従来技術にかかるの強誘電体メモリと
同様に、再書き込み動作を行ってもよい。また、記憶デ
ータを維持する必要がない場合には、再書き込み動作を
省略してもよい。
【００６１】次に、図４に示すタイミングチャートを参
照して、メモリセルＭＣ１１を例とし、ビット線読み出
し電位ＶＢＬＸの測定原理を詳細に説明する。メモリセ
ルＭＣ１１が接続されたビッ線ＢＬＮ１上のビット線読
み出し電位ＶＢＬＸは、ビット線ＢＬＴ１上の参照電位
ＶＢＬＲＥＦと比較され、これら電位の大小関係に応じ
てセンスアンプＳＡ１により増幅動作が行われる。この
大小関係は、参照電位ＶＢＬＲＥＦとビット線読み出し
電位ＶＢＬＸとが理想的には等しい状態を境として反転
する。本実施の形態１は、この現象に着目してビット線
読み出し電位ＶＢＬＸを測定するもので、参照電位ＶＢ
ＬＲＥＦを外部から意図的に操作し、これら電位の大小
関係が反転するときの参照電位ＶＢＬＲＥＦを観測し
て、ビット線読み出し電位ＶＢＬＸを間接的に把握す
る。
照して、メモリセルＭＣ１１を例とし、ビット線読み出
し電位ＶＢＬＸの測定原理を詳細に説明する。メモリセ
ルＭＣ１１が接続されたビッ線ＢＬＮ１上のビット線読
み出し電位ＶＢＬＸは、ビット線ＢＬＴ１上の参照電位
ＶＢＬＲＥＦと比較され、これら電位の大小関係に応じ
てセンスアンプＳＡ１により増幅動作が行われる。この
大小関係は、参照電位ＶＢＬＲＥＦとビット線読み出し
電位ＶＢＬＸとが理想的には等しい状態を境として反転
する。本実施の形態１は、この現象に着目してビット線
読み出し電位ＶＢＬＸを測定するもので、参照電位ＶＢ
ＬＲＥＦを外部から意図的に操作し、これら電位の大小
関係が反転するときの参照電位ＶＢＬＲＥＦを観測し
て、ビット線読み出し電位ＶＢＬＸを間接的に把握す
る。
【００６２】以下に具体的に説明する。ビット線上の参
照電位ＶＢＬＲＥＦは、図３に示す参照電位設定回路Ｖ
ＳＥＴｋにより外部から意図的に設定される。具体的に
は、図３において、ビット線ＢＬＮｋに接続されるメモ
リセルが選択された場合、選択制御信号ＳＥＬＴをハイ
レベルとしてトランジスタＴ２を導通させ、ビット線Ｂ
ＬＴｋに指定参照電位ＶＲＥＦを印加する。この結果、
ビット線ＢＬＴｋ上の参照電位ＶＢＬＲＥＦが指定参照
電位ＶＲＥＦに設定され、このビット線ＢＬＴｋが意図
した電位に設定される。逆に、ビット線ＢＬＴｋに接続
されるメモリセルが選択された場合には、選択制御信号
ＳＥＬＮをハイレベルとしてトランジスタＴ１を導通さ
せ、ビット線ＢＬＮｋに意図した電位を設定する。
照電位ＶＢＬＲＥＦは、図３に示す参照電位設定回路Ｖ
ＳＥＴｋにより外部から意図的に設定される。具体的に
は、図３において、ビット線ＢＬＮｋに接続されるメモ
リセルが選択された場合、選択制御信号ＳＥＬＴをハイ
レベルとしてトランジスタＴ２を導通させ、ビット線Ｂ
ＬＴｋに指定参照電位ＶＲＥＦを印加する。この結果、
ビット線ＢＬＴｋ上の参照電位ＶＢＬＲＥＦが指定参照
電位ＶＲＥＦに設定され、このビット線ＢＬＴｋが意図
した電位に設定される。逆に、ビット線ＢＬＴｋに接続
されるメモリセルが選択された場合には、選択制御信号
ＳＥＬＮをハイレベルとしてトランジスタＴ１を導通さ
せ、ビット線ＢＬＮｋに意図した電位を設定する。
【００６３】これらビット線読み出し電位ＶＢＬＸと参
照電位ＶＢＬＲＥＦの大小関係は、センスアンプによる
差動増幅の結果から把握される。すなわち、「ビット線
読み出し電位ＶＢＬＸ＞参照電位ＶＢＬＲＥＦ」の場
合、図４の上から６段目の波形（ビット線電位ＶＢＬ）
に示すように、センスアンプ活性化信号ＳＡＥがハイレ
ベルになって増幅動作が完了した後では、ビット線ＢＬ
Ｔ１の電位がロウレベルに、ビット線ＢＬＮ１の電位が
ハイレベルになる。その後、列選択線ＹＳＷ１を駆動し
て通常の読み出し動作を行えば、データＤＯＵＴの論理
値として、この場合のビット線電位の大小関係（ＢＬＴ
１／ＢＬＮ１＝ロウレベル／ハイレベル）に応じた論理
値が出力される。
照電位ＶＢＬＲＥＦの大小関係は、センスアンプによる
差動増幅の結果から把握される。すなわち、「ビット線
読み出し電位ＶＢＬＸ＞参照電位ＶＢＬＲＥＦ」の場
合、図４の上から６段目の波形（ビット線電位ＶＢＬ）
に示すように、センスアンプ活性化信号ＳＡＥがハイレ
ベルになって増幅動作が完了した後では、ビット線ＢＬ
Ｔ１の電位がロウレベルに、ビット線ＢＬＮ１の電位が
ハイレベルになる。その後、列選択線ＹＳＷ１を駆動し
て通常の読み出し動作を行えば、データＤＯＵＴの論理
値として、この場合のビット線電位の大小関係（ＢＬＴ
１／ＢＬＮ１＝ロウレベル／ハイレベル）に応じた論理
値が出力される。
【００６４】次に、「ビット線読み出し電位ＶＢＬＸ＜
参照電位ＶＢＬＲＥＦ」の場合、図４の上から７段目の
波形に示すように、センスアンプ活性化信号ＳＡＥ立ち
上がりによりセンスアンプの増幅動作が完了した後で
は、ビット線ＢＬＴ１の電位がハイレベルに、ビット線
ＢＬＮ１の電位がロウレベルになる。その後、列選択線
ＹＳＷ１を駆動して通常の読み出し動作を行えば、デー
タＤＯＵＴの論理値として、この場合のビット線電位の
大小関係（ＢＬＴ１／ＢＬＮ１＝ハイレベル／ロウレベ
ル）に応じた論理値が出力される。このように、「セン
スアンプによる差動増幅動作」とは、ビット線対ＢＬＮ
ｋとＢＬＴｋとの電位を比較し、大きい方の電位をハイ
レベルに、小さい方の電位をロウレベルにすることであ
る。したがって、この差動増幅動作の結果として外部に
読み出されたデータＤＯＵＴの論理値から、ビット線読
み出し電位ＶＢＬＸと参照電位ＶＢＬＲＥＦとの大小関
係を把握することができる。
参照電位ＶＢＬＲＥＦ」の場合、図４の上から７段目の
波形に示すように、センスアンプ活性化信号ＳＡＥ立ち
上がりによりセンスアンプの増幅動作が完了した後で
は、ビット線ＢＬＴ１の電位がハイレベルに、ビット線
ＢＬＮ１の電位がロウレベルになる。その後、列選択線
ＹＳＷ１を駆動して通常の読み出し動作を行えば、デー
タＤＯＵＴの論理値として、この場合のビット線電位の
大小関係（ＢＬＴ１／ＢＬＮ１＝ハイレベル／ロウレベ
ル）に応じた論理値が出力される。このように、「セン
スアンプによる差動増幅動作」とは、ビット線対ＢＬＮ
ｋとＢＬＴｋとの電位を比較し、大きい方の電位をハイ
レベルに、小さい方の電位をロウレベルにすることであ
る。したがって、この差動増幅動作の結果として外部に
読み出されたデータＤＯＵＴの論理値から、ビット線読
み出し電位ＶＢＬＸと参照電位ＶＢＬＲＥＦとの大小関
係を把握することができる。
【００６５】ここで、ビット線読み出し電位ＶＢＬＸと
参照電位ＶＢＬＲＥＦとの大小関係は、これらの電位が
等しくなる場合を境として反転する。逆に言えば、参照
電位ＶＢＬＲＥＦを意図的に外部から操作し、これら電
位の大小関係が反転するときの参照電位がビット線読み
出し電位として把握される。したがって、参照電位ＶＢ
ＬＲＥＦの電位として試験装置により外部から指定され
た指定参照電位ＶＲＥＦと、被試験対象の強誘電体メモ
リから読み出されたデータＤＯＵＴの論理値とをモニタ
し、データＤＯＵＴの論理値が反転するときの指定参照
電位ＶＲＥＦの値から、ビット線読み出し電位ＶＢＬＸ
の値を間接的に知ることができる。
参照電位ＶＢＬＲＥＦとの大小関係は、これらの電位が
等しくなる場合を境として反転する。逆に言えば、参照
電位ＶＢＬＲＥＦを意図的に外部から操作し、これら電
位の大小関係が反転するときの参照電位がビット線読み
出し電位として把握される。したがって、参照電位ＶＢ
ＬＲＥＦの電位として試験装置により外部から指定され
た指定参照電位ＶＲＥＦと、被試験対象の強誘電体メモ
リから読み出されたデータＤＯＵＴの論理値とをモニタ
し、データＤＯＵＴの論理値が反転するときの指定参照
電位ＶＲＥＦの値から、ビット線読み出し電位ＶＢＬＸ
の値を間接的に知ることができる。
【００６６】上述の例では、参照電位ＶＢＬＲＥＦの初
期値を接地電位とし、電位ΔＶ（＞０）を単位として参
照電位ＶＢＬＲＥＦを徐々に増加させたために、最初は
「ビット線読み出し電位ＶＢＬＸ＞参照電位ＶＢＬＲＥ
Ｆ」なる大小関係が満たされている状態から、「ビット
線読み出し電位ＶＢＬＸ＜参照電位ＶＢＬＲＥＦ」なる
大小関係が満足される状態に移行する。これとは逆に、
参照電位ＶＢＬＲＥＦの初期値を電源電位とし、参照電
位ＶＢＬＲＥＦを徐々に減少させる方法を採ってもよ
い。この場合、最初は「ビット線読み出し電位ＶＢＬＸ
＜参照電位ＶＢＬＲＥＦ」なる大小関係が満たされてい
る状態から、「ビット線読み出し電位ＶＢＬＸ＞参照電
位ＶＢＬＲＥＦ」なる大小関係が満たされる状態に移行
する。
期値を接地電位とし、電位ΔＶ（＞０）を単位として参
照電位ＶＢＬＲＥＦを徐々に増加させたために、最初は
「ビット線読み出し電位ＶＢＬＸ＞参照電位ＶＢＬＲＥ
Ｆ」なる大小関係が満たされている状態から、「ビット
線読み出し電位ＶＢＬＸ＜参照電位ＶＢＬＲＥＦ」なる
大小関係が満足される状態に移行する。これとは逆に、
参照電位ＶＢＬＲＥＦの初期値を電源電位とし、参照電
位ＶＢＬＲＥＦを徐々に減少させる方法を採ってもよ
い。この場合、最初は「ビット線読み出し電位ＶＢＬＸ
＜参照電位ＶＢＬＲＥＦ」なる大小関係が満たされてい
る状態から、「ビット線読み出し電位ＶＢＬＸ＞参照電
位ＶＢＬＲＥＦ」なる大小関係が満たされる状態に移行
する。
【００６７】なお、これまでの説明では、「ビット線読
み出し電位ＶＢＬＸ＝参照電位ＶＢＬＲＥＦ」なる関係
を満たす場合については判定の対象外としていた。その
理由は、センスアンプの差動増幅の出力からこの関係を
把握することはできないためである。すなわち、実際の
強誘電体メモリの回路動作において、仮に、「ビット線
読み出し電位ＶＢＬＸ＝参照ＶＢＬＲＥＦ」なる関係が
満たされているとしても、センスアンプにはオフセット
が存在するため、センスアンプは、「ビット線読み出し
電位ＢＬＮ２／参照電位ＢＬＴ２」＝「ロウレベル／ハ
イレベル」または「ハイレベル／ロウレベル」のどちら
かの状態とみなして増幅動作を行い、データ「０」また
は「１」の何れかを出力する。そのため、差動増幅の結
果であるデータＤＯＵＴの論理値から「ビット線読み出
し電位ＶＢＬＸ＝参照電位ＶＢＬＲＥＦ」なる関係を把
握することはできない。
み出し電位ＶＢＬＸ＝参照電位ＶＢＬＲＥＦ」なる関係
を満たす場合については判定の対象外としていた。その
理由は、センスアンプの差動増幅の出力からこの関係を
把握することはできないためである。すなわち、実際の
強誘電体メモリの回路動作において、仮に、「ビット線
読み出し電位ＶＢＬＸ＝参照ＶＢＬＲＥＦ」なる関係が
満たされているとしても、センスアンプにはオフセット
が存在するため、センスアンプは、「ビット線読み出し
電位ＢＬＮ２／参照電位ＢＬＴ２」＝「ロウレベル／ハ
イレベル」または「ハイレベル／ロウレベル」のどちら
かの状態とみなして増幅動作を行い、データ「０」また
は「１」の何れかを出力する。そのため、差動増幅の結
果であるデータＤＯＵＴの論理値から「ビット線読み出
し電位ＶＢＬＸ＝参照電位ＶＢＬＲＥＦ」なる関係を把
握することはできない。
【００６８】また、センスアンプは、ビット線読み出し
電位と参照電位との間に電位差が存在することを増幅動
作の前提としているため、「ビット線読み出し電位ＶＢ
ＬＸ＝参照電位ＶＢＬＲＥＦ」なる関係そのものを直接
的に検出することはできない。しかしながら、参照電位
の変化分である上述の電位ΔＶを細かく設定すれば、事
実上「ビット線読み出し電位ＶＢＬＸ＝参照電位ＶＢＬ
ＲＥＦ」を満たす参照電位ＶＢＬＲＥＦの値を知ること
ができる。したがって、電位ΔＶは、センスアンプのオ
フセットや、必要とされる測定精度を考慮して適切に設
定される。以上が、この実施の形態１にかかる強誘電体
メモリのビット線読み出し電位ＶＢＬＸを測定する方法
の例である。なお、図３に示した参照電位設定回路ＶＳ
ＥＴｋは、指定参照電位ＶＲＥＦをビット線ＢＬＮｋ，
ＢＬＴｋに印加できる役割を果たす他の回路があれば、
それと共有させてもよい。
電位と参照電位との間に電位差が存在することを増幅動
作の前提としているため、「ビット線読み出し電位ＶＢ
ＬＸ＝参照電位ＶＢＬＲＥＦ」なる関係そのものを直接
的に検出することはできない。しかしながら、参照電位
の変化分である上述の電位ΔＶを細かく設定すれば、事
実上「ビット線読み出し電位ＶＢＬＸ＝参照電位ＶＢＬ
ＲＥＦ」を満たす参照電位ＶＢＬＲＥＦの値を知ること
ができる。したがって、電位ΔＶは、センスアンプのオ
フセットや、必要とされる測定精度を考慮して適切に設
定される。以上が、この実施の形態１にかかる強誘電体
メモリのビット線読み出し電位ＶＢＬＸを測定する方法
の例である。なお、図３に示した参照電位設定回路ＶＳ
ＥＴｋは、指定参照電位ＶＲＥＦをビット線ＢＬＮｋ，
ＢＬＴｋに印加できる役割を果たす他の回路があれば、
それと共有させてもよい。
【００６９】次に、上述の強誘電体メモリ１００のビッ
ト線読み出し電位を測定する機能を持つ試験装置を説明
する。図６に、この試験装置２００の構成例を示す。こ
の試験装置２００を用いることにより、メモリテスタ等
の汎用の試験装置を用いることなく、ビット線読み出し
電位を測定することができる。図６において、システム
制御部２１０は、装置全体の動作を管理制御するもので
ある。制御信号発生部２２０は、被試験対象の強誘電体
メモリ１００の読み出しや書き込みなどの動作を制御す
るための上述の制御信号ＣＮＴＭＥＭを発生するもので
ある。
ト線読み出し電位を測定する機能を持つ試験装置を説明
する。図６に、この試験装置２００の構成例を示す。こ
の試験装置２００を用いることにより、メモリテスタ等
の汎用の試験装置を用いることなく、ビット線読み出し
電位を測定することができる。図６において、システム
制御部２１０は、装置全体の動作を管理制御するもので
ある。制御信号発生部２２０は、被試験対象の強誘電体
メモリ１００の読み出しや書き込みなどの動作を制御す
るための上述の制御信号ＣＮＴＭＥＭを発生するもので
ある。
【００７０】データ発生部２３０は、上述の書き込みデ
ータＤＩＮを発生すると共にこのデータＤＩＮを期待値
データとして発生するものである。アドレス発生部２４
０は、アドレスを発生するものである。これら制御信号
発生部２２０とデータ発生部２３０とアドレス発生部２
４０は、アドレスを発生して被試験対象の強誘電体メモ
リ１００に与え、そのメモリセルからデータ信号を読み
出すための一連の動作を制御する制御系を構成する。
ータＤＩＮを発生すると共にこのデータＤＩＮを期待値
データとして発生するものである。アドレス発生部２４
０は、アドレスを発生するものである。これら制御信号
発生部２２０とデータ発生部２３０とアドレス発生部２
４０は、アドレスを発生して被試験対象の強誘電体メモ
リ１００に与え、そのメモリセルからデータ信号を読み
出すための一連の動作を制御する制御系を構成する。
【００７１】参照電位発生部２５０は、一方向に変化さ
せながら電源電位と接地電位との間の指定参照電位ＶＲ
ＥＦを発生して参照電位設定回路ブロック１５０に与え
るものであり、この指定参照電位ＶＲＥＦと共に上述の
選択制御信号ＳＥＬを発生する。判定部２６０は、セン
スアンプＳＡ１〜ＳＡｎにより増幅されたデータ信号の
論理値を判定するものであり、具体的には強誘電体メモ
リ１００から外部に出力されたデータＤＯＵＴの論理値
を判定し、その判定結果を表すフラグ信号ＣＯＭＰを出
力する。記憶部２７０は、フラグ信号ＣＯＭＰを参照し
て、データＤＯＵＴの論理値が反転する際の参照電位Ｖ
ＢＬＲＥＦの値（指定参照電位ＶＲＥＦ）を記憶するも
のである。統計処理ブロック２８０は、記憶部２７０に
記憶された参照電位の値を統計処理し、統計処理結果Ｖ
ＢＬＭＲを出力するものである。
せながら電源電位と接地電位との間の指定参照電位ＶＲ
ＥＦを発生して参照電位設定回路ブロック１５０に与え
るものであり、この指定参照電位ＶＲＥＦと共に上述の
選択制御信号ＳＥＬを発生する。判定部２６０は、セン
スアンプＳＡ１〜ＳＡｎにより増幅されたデータ信号の
論理値を判定するものであり、具体的には強誘電体メモ
リ１００から外部に出力されたデータＤＯＵＴの論理値
を判定し、その判定結果を表すフラグ信号ＣＯＭＰを出
力する。記憶部２７０は、フラグ信号ＣＯＭＰを参照し
て、データＤＯＵＴの論理値が反転する際の参照電位Ｖ
ＢＬＲＥＦの値（指定参照電位ＶＲＥＦ）を記憶するも
のである。統計処理ブロック２８０は、記憶部２７０に
記憶された参照電位の値を統計処理し、統計処理結果Ｖ
ＢＬＭＲを出力するものである。
【００７２】以下、この試験装置２００の動作を簡単に
説明する。制御信号発生部２２０、データ発生部２３
０、アドレス発生部２４０、参照電位発生部２５０は、
システム制御部２１０の制御の下に、上述の制御信号Ｃ
ＮＴＭＥＭ、書き込みデータＤＩＮ、アドレス信号Ａ
ｉ、指定参照電位ＶＲＥＦおよび選択制御信号ＳＥＬな
どの各信号を発生して強誘電体メモリ１００に印加す
る。一方、判定部２６０は、強誘電体メモリ１００から
出力されるデータ出力ＤＯＵＴの論理値を判定し、その
判定結果を表すフラグ信号ＣＯＰＭを記憶部２７０に出
力する。このフラグ信号ＣＯＭＰは、データＤＯＵＴの
論理値が反転したことを表すためのものである。
説明する。制御信号発生部２２０、データ発生部２３
０、アドレス発生部２４０、参照電位発生部２５０は、
システム制御部２１０の制御の下に、上述の制御信号Ｃ
ＮＴＭＥＭ、書き込みデータＤＩＮ、アドレス信号Ａ
ｉ、指定参照電位ＶＲＥＦおよび選択制御信号ＳＥＬな
どの各信号を発生して強誘電体メモリ１００に印加す
る。一方、判定部２６０は、強誘電体メモリ１００から
出力されるデータ出力ＤＯＵＴの論理値を判定し、その
判定結果を表すフラグ信号ＣＯＰＭを記憶部２７０に出
力する。このフラグ信号ＣＯＭＰは、データＤＯＵＴの
論理値が反転したことを表すためのものである。
【００７３】このフラグ信号ＣＯＭＰを参照して、前述
の図５に示すステップＳ１４での判定処理を行う。例え
ば、フラグ信号ＣＯＭＰの論理値が「０」であれば、
「ＶＢＬＸ＞ＶＢＬＲＥＦ」なる大小関係が満たされて
いると判定し、フラグ信号ＣＯＭＰの論理値が「１」で
あれば「ＶＢＬＸ＜ＶＢＬＲＥＦ」なる大小関係が満た
されていると判定する。そして、「ＶＢＬＸ＜ＶＢＬＲ
ＥＦ」なる大小関係が最初に満たされたときの指定参照
電位ＶＲＥＦの値を抽出し、そのときのビット線読み出
し電位ＶＢＬＸを表す情報として記憶部２７０に蓄え
る。同時に、ビット線読み出し電位の測定を行ったメモ
リセルのアドレスＡｉ、および書き込みデータＤＩＮ
も、指定参照電位ＶＲＥＦと対応づけて付帯情報として
記憶部２７０に蓄える。
の図５に示すステップＳ１４での判定処理を行う。例え
ば、フラグ信号ＣＯＭＰの論理値が「０」であれば、
「ＶＢＬＸ＞ＶＢＬＲＥＦ」なる大小関係が満たされて
いると判定し、フラグ信号ＣＯＭＰの論理値が「１」で
あれば「ＶＢＬＸ＜ＶＢＬＲＥＦ」なる大小関係が満た
されていると判定する。そして、「ＶＢＬＸ＜ＶＢＬＲ
ＥＦ」なる大小関係が最初に満たされたときの指定参照
電位ＶＲＥＦの値を抽出し、そのときのビット線読み出
し電位ＶＢＬＸを表す情報として記憶部２７０に蓄え
る。同時に、ビット線読み出し電位の測定を行ったメモ
リセルのアドレスＡｉ、および書き込みデータＤＩＮ
も、指定参照電位ＶＲＥＦと対応づけて付帯情報として
記憶部２７０に蓄える。
【００７４】なお、記憶部２７０がデジタル値しか記憶
できない場合には、抽出された指定参照電位ＶＲＥＦに
適当なＡ／Ｄ変換処理を施してから記憶部２７０に蓄え
る。この記憶部２７０に蓄積された情報（すなわちアド
レスＡｉで指定されるメモリセルのビット線読み出し電
位ＶＢＬＸなど）は、統計処理部２８０によって統計処
理が施され、ビット線読み出し電位の測定結果のデータ
ベースとして保管される。
できない場合には、抽出された指定参照電位ＶＲＥＦに
適当なＡ／Ｄ変換処理を施してから記憶部２７０に蓄え
る。この記憶部２７０に蓄積された情報（すなわちアド
レスＡｉで指定されるメモリセルのビット線読み出し電
位ＶＢＬＸなど）は、統計処理部２８０によって統計処
理が施され、ビット線読み出し電位の測定結果のデータ
ベースとして保管される。
【００７５】前述の図２に示す強誘電体メモリ１００で
は、ビット線に対し指定参照電位ＶＲＥＦを設定するた
めの参照電位設定回路ブロック１５０のみがチップ上に
集積化されていた。この参照電位設定回路ブロック１５
０に加えて、上述のシステム制御部２１０、制御信号発
生部２２０、データ発生部２３０、アドレス発生部２４
０、参照電位発生部２５０、判定部２６０、記憶部２７
０、および統計処理部２８０により実現される機能、な
らびに各種配線の全てもしくは一部を強誘電体メモリ１
００上に集積化してもよい。
は、ビット線に対し指定参照電位ＶＲＥＦを設定するた
めの参照電位設定回路ブロック１５０のみがチップ上に
集積化されていた。この参照電位設定回路ブロック１５
０に加えて、上述のシステム制御部２１０、制御信号発
生部２２０、データ発生部２３０、アドレス発生部２４
０、参照電位発生部２５０、判定部２６０、記憶部２７
０、および統計処理部２８０により実現される機能、な
らびに各種配線の全てもしくは一部を強誘電体メモリ１
００上に集積化してもよい。
【００７６】上述した実施の形態１によれば、ビット線
読み出し電位の測定のために、該ビット線に大きな容量
負荷もしくは電流負荷を発生させることなく、しかも該
ビット線上にデータを読み出したまま長時間放置するこ
となく短時間でビット線読み出し電位を測定することが
できる。以上で、実施の形態１を説明した。
読み出し電位の測定のために、該ビット線に大きな容量
負荷もしくは電流負荷を発生させることなく、しかも該
ビット線上にデータを読み出したまま長時間放置するこ
となく短時間でビット線読み出し電位を測定することが
できる。以上で、実施の形態１を説明した。
【００７７】＜実施の形態２＞以下、本発明の実施の形
態２を説明する。図７に、この実施の形態２にかかる強
誘電体メモリ３００の構成を示す。この強誘電体メモリ
３００は、上述の実施の形態１にかかる図１に示す構成
において、参照電位設定回路ブロック１５０に代え、ビ
ット線ＢＬＮｋ，ＢＬＴｋ上に読み出されたデータ信号
を制御信号ＣＮＴＳＨに基づき取り込んで保持する信号
保持回路ブロック３１０を備えて構成される。この信号
保持回路ブロック３１０は、対をなす２本のビット線ご
とに設けられた複数のサンプルホールド回路から構成さ
れる。
態２を説明する。図７に、この実施の形態２にかかる強
誘電体メモリ３００の構成を示す。この強誘電体メモリ
３００は、上述の実施の形態１にかかる図１に示す構成
において、参照電位設定回路ブロック１５０に代え、ビ
ット線ＢＬＮｋ，ＢＬＴｋ上に読み出されたデータ信号
を制御信号ＣＮＴＳＨに基づき取り込んで保持する信号
保持回路ブロック３１０を備えて構成される。この信号
保持回路ブロック３１０は、対をなす２本のビット線ご
とに設けられた複数のサンプルホールド回路から構成さ
れる。
【００７８】図８に、このサンプルホールド回路の構成
例を示す。同図（ａ）に示す構成例は、ビット線ＢＬ
（ＢＬＮｋまたはＢＬＴｋ）に接続されて制御信号ＣＮ
ＴＳＷに基づき開閉するアナログスイッチＳＷ１０と、
ビット線読み出し電位を蓄えるサンプルキャパシタＣ１
０と、演算増幅器ＯＰ１０を主体とするヴォルテージフ
ォロアとから構成されている。スイッチＳＷ１０の一端
はビット線ＢＬ（ＢＬＮｋ，ＢＬＴｋ）に接続され、他
端は演算増幅器ＯＰ１０からなるボルテージフォロアの
入力部に接続される。このボルテージフォロアの入力部
と接地との間にサンプルキャパシタＣ１０が接続され
る。演算増幅器ＯＰ１０の活性状態（動作／待機）は、
制御信号ＣＮＴＯＰＡで制御される。制御信号ＣＮＴＳ
Ｗおよび制御信号ＣＮＴＯＰＡは、上述の制御信号ＣＮ
ＴＳＨとして供給される。
例を示す。同図（ａ）に示す構成例は、ビット線ＢＬ
（ＢＬＮｋまたはＢＬＴｋ）に接続されて制御信号ＣＮ
ＴＳＷに基づき開閉するアナログスイッチＳＷ１０と、
ビット線読み出し電位を蓄えるサンプルキャパシタＣ１
０と、演算増幅器ＯＰ１０を主体とするヴォルテージフ
ォロアとから構成されている。スイッチＳＷ１０の一端
はビット線ＢＬ（ＢＬＮｋ，ＢＬＴｋ）に接続され、他
端は演算増幅器ＯＰ１０からなるボルテージフォロアの
入力部に接続される。このボルテージフォロアの入力部
と接地との間にサンプルキャパシタＣ１０が接続され
る。演算増幅器ＯＰ１０の活性状態（動作／待機）は、
制御信号ＣＮＴＯＰＡで制御される。制御信号ＣＮＴＳ
Ｗおよび制御信号ＣＮＴＯＰＡは、上述の制御信号ＣＮ
ＴＳＨとして供給される。
【００７９】この図８（ａ）に示すサンプルホールド回
路を動作させる場合、まず、制御信号ＣＮＴＳＷにより
スイッチＳＷ１０を導通状態として、ビット線上のビッ
ト線読み出し電位をＣ１０に蓄える。次にスイッチＳＷ
１０を非導通状態とすると共に、制御信号ＣＮＴＯＰＡ
により演算増幅器ＯＰ１０を活性化して、アナログ値の
ビット線読み出し電位ＶＢＬＸを演算増幅器ＯＰ１０
（ヴォルテージフォロア）から外部に出力する。スイッ
チＳＷ１０の開閉のタイミングと演算増幅器ＯＰ１０の
活性化のタイミングは前後してもよい。なお、演算増幅
器ＯＰ１０の出力信号は、チップ上に形成されたパッド
電極やパッケージの未使用端子を介して外部に取り出さ
れる。
路を動作させる場合、まず、制御信号ＣＮＴＳＷにより
スイッチＳＷ１０を導通状態として、ビット線上のビッ
ト線読み出し電位をＣ１０に蓄える。次にスイッチＳＷ
１０を非導通状態とすると共に、制御信号ＣＮＴＯＰＡ
により演算増幅器ＯＰ１０を活性化して、アナログ値の
ビット線読み出し電位ＶＢＬＸを演算増幅器ＯＰ１０
（ヴォルテージフォロア）から外部に出力する。スイッ
チＳＷ１０の開閉のタイミングと演算増幅器ＯＰ１０の
活性化のタイミングは前後してもよい。なお、演算増幅
器ＯＰ１０の出力信号は、チップ上に形成されたパッド
電極やパッケージの未使用端子を介して外部に取り出さ
れる。
【００８０】このサンプルホールド回路では、サンプル
キャパシタＣ１０の容量値を、ビット線ＢＬの寄生容量
に比べて十分小さくしておくことが重要である（例えば
ビット線の寄生容量の１０パーセント以下）。これによ
り、ビット線読み出し電位に対する、サンプルホールド
回路の入力容量の影響を小さくすることができ、測定精
度を向上させることができる。
キャパシタＣ１０の容量値を、ビット線ＢＬの寄生容量
に比べて十分小さくしておくことが重要である（例えば
ビット線の寄生容量の１０パーセント以下）。これによ
り、ビット線読み出し電位に対する、サンプルホールド
回路の入力容量の影響を小さくすることができ、測定精
度を向上させることができる。
【００８１】ここで、サンプルキャパシタＣ１０を小さ
く制限することによって、サンプルキャパシタＣ１０自
体からのリークが顕在化し、サンプルホールド回路内部
で十分な時間にわたってビット線読み出し電位を保持で
きなくなるという問題や、ヴォルテージフォロア（演算
増幅器ＯＰ１０）の電流駆動能力が不足するといった問
題が起こる場合もある。このような問題を解消するため
のサンプルホールド回路の構成例を図８（ｂ）に示す。
く制限することによって、サンプルキャパシタＣ１０自
体からのリークが顕在化し、サンプルホールド回路内部
で十分な時間にわたってビット線読み出し電位を保持で
きなくなるという問題や、ヴォルテージフォロア（演算
増幅器ＯＰ１０）の電流駆動能力が不足するといった問
題が起こる場合もある。このような問題を解消するため
のサンプルホールド回路の構成例を図８（ｂ）に示す。
【００８２】図８（ｂ）に示すサンプルホールド回路
は、基本的には、図８（ａ）に示すサンプルホールド回
路を２段構成にしたものである。すなわち、１段目は、
アナログスイッチＳＷ２１、サンプルキャパシタＣ２
１、および演算増幅器ＯＰ２１からなるボルテージフォ
ロアから構成される。２段目は、アナログスイッチＳＷ
２２、サンプルキャパシタＣ２２、および演算増幅器Ｏ
Ｐ２２からなるボルテージフォロアから構成される。１
段目と２段目の各サンプルホールド回路の構成は、図８
（ａ）に示すものと同一である。
は、基本的には、図８（ａ）に示すサンプルホールド回
路を２段構成にしたものである。すなわち、１段目は、
アナログスイッチＳＷ２１、サンプルキャパシタＣ２
１、および演算増幅器ＯＰ２１からなるボルテージフォ
ロアから構成される。２段目は、アナログスイッチＳＷ
２２、サンプルキャパシタＣ２２、および演算増幅器Ｏ
Ｐ２２からなるボルテージフォロアから構成される。１
段目と２段目の各サンプルホールド回路の構成は、図８
（ａ）に示すものと同一である。
【００８３】ただし、１段目のサンプルホールド回路
は、上述の図８（ａ）に示すものと同様に構成され、サ
ンプルキャパシタＣ２１は小さな容量値を持つ。また、
２段目のサンプルホールド回路のサンプルキャパシタＣ
２２は大きな容量値を持ち、しかも演算増幅器ＯＰ２２
は大きな電流駆動能力を備える。これにより、ビット線
から直接見える信号保持回路ブロック３１０の容量負荷
を小さく抑えつつ、ビット線読み出し信号の電位を保持
する上で必要とされる大きな容量値のサンプルキャパシ
タと、大きな電流駆動能力を有する演算増幅器を搭載す
ることができる。
は、上述の図８（ａ）に示すものと同様に構成され、サ
ンプルキャパシタＣ２１は小さな容量値を持つ。また、
２段目のサンプルホールド回路のサンプルキャパシタＣ
２２は大きな容量値を持ち、しかも演算増幅器ＯＰ２２
は大きな電流駆動能力を備える。これにより、ビット線
から直接見える信号保持回路ブロック３１０の容量負荷
を小さく抑えつつ、ビット線読み出し信号の電位を保持
する上で必要とされる大きな容量値のサンプルキャパシ
タと、大きな電流駆動能力を有する演算増幅器を搭載す
ることができる。
【００８４】第２図に示す強誘電体メモリの構成におい
て１Ｔ／１Ｃ型動作を行う場合、選択されたメモリセル
からデータ信号が読み出されるビット線は、対をなすビ
ット線ＢＬＮｋ, ＢＬＴｋの一方だけである。したがっ
て、サンプルホールド回路内のアナログスイッチを、ビ
ット線切り替え用のスイッチと兼ねることで、サンプル
ホールド回路を構成する演算増幅器の数を削減すること
ができる。このようなサンプルホールド回路の構成例を
図９に示す。
て１Ｔ／１Ｃ型動作を行う場合、選択されたメモリセル
からデータ信号が読み出されるビット線は、対をなすビ
ット線ＢＬＮｋ, ＢＬＴｋの一方だけである。したがっ
て、サンプルホールド回路内のアナログスイッチを、ビ
ット線切り替え用のスイッチと兼ねることで、サンプル
ホールド回路を構成する演算増幅器の数を削減すること
ができる。このようなサンプルホールド回路の構成例を
図９に示す。
【００８５】図９において、ビット線ＢＬＮｋには、ア
ナログスイッチとしてのトランジスタＴＲ１の電流経路
の一端が接続され、ビット線ＢＬＴｋには、同じくアナ
ログスイッチとしてのトランジスタＴＲ２の電流経路の
一端が接続される。これらトランジスタＴＲ１，ＴＲ２
の電流経路の他端は、演算増幅器ＯＰ３からなるボルテ
ージフォロアの入力部に共通接続される。この入力部と
接地との間にはサンプルキャパシタＣ３０が接続され
る。トランジスタＴＲ１およびＴＲ２のゲートには制御
信号ＣＮＴＮおよびＣＮＴＴがそれぞれ与えられ、これ
らトランジスタは相補的に導通制御される。演算増幅器
ＯＰ３０は、制御信号ＣＮＴＯＰＡにより活性状態（動
作／待機）が制御される。
ナログスイッチとしてのトランジスタＴＲ１の電流経路
の一端が接続され、ビット線ＢＬＴｋには、同じくアナ
ログスイッチとしてのトランジスタＴＲ２の電流経路の
一端が接続される。これらトランジスタＴＲ１，ＴＲ２
の電流経路の他端は、演算増幅器ＯＰ３からなるボルテ
ージフォロアの入力部に共通接続される。この入力部と
接地との間にはサンプルキャパシタＣ３０が接続され
る。トランジスタＴＲ１およびＴＲ２のゲートには制御
信号ＣＮＴＮおよびＣＮＴＴがそれぞれ与えられ、これ
らトランジスタは相補的に導通制御される。演算増幅器
ＯＰ３０は、制御信号ＣＮＴＯＰＡにより活性状態（動
作／待機）が制御される。
【００８６】以下、図１０に示すフローチャートに沿っ
て、図７に示す強誘電体メモリ３００のビット線読み出
し電位を測定する場合を例として、この実施の形態２の
動作を説明する。なお、信号保持回路ブロック３１０を
なす各サンプルホールド回路の構成は、図８（ａ）に示
すものとする。 ステップＳ２０：まず、図示しない外部の試験装置によ
り被試験対象の強誘電体メモリ３００に対してアドレス
を印加し、最初のメモリセルを選択する。
て、図７に示す強誘電体メモリ３００のビット線読み出
し電位を測定する場合を例として、この実施の形態２の
動作を説明する。なお、信号保持回路ブロック３１０を
なす各サンプルホールド回路の構成は、図８（ａ）に示
すものとする。 ステップＳ２０：まず、図示しない外部の試験装置によ
り被試験対象の強誘電体メモリ３００に対してアドレス
を印加し、最初のメモリセルを選択する。
【００８７】ステップＳ２１：続いて、外部の試験装置
から書き込みデータを印加し、メモリセルにデータを書
き込む。当該強誘電体メモリが２値メモリである場合に
は、書き込みデータは「０」もしくは「１」、３値メモ
リである場合には、書き込みデータは「０」，「１」，
「２」のいずれかである。メモリセルへのデータの書き
込み方法は、従来の強誘電体メモリと同じ方法でよい。
から書き込みデータを印加し、メモリセルにデータを書
き込む。当該強誘電体メモリが２値メモリである場合に
は、書き込みデータは「０」もしくは「１」、３値メモ
リである場合には、書き込みデータは「０」，「１」，
「２」のいずれかである。メモリセルへのデータの書き
込み方法は、従来の強誘電体メモリと同じ方法でよい。
【００８８】ステップＳ２２：続いて、データが書き込
まれたメモリセルからビット線（ＢＬＮｋまたはＢＬＴ
ｋ）上に、データの読み出しを行う。データの読み出し
方法も、従来の強誘電体メモリと同様である。こうして
ビット線上に読み出されたデータ信号の電位をビット線
読み出し電位ＶＢＬＸとする。 ステップＳ２３：続いて、ビット線読み出し電位ＶＢＬ
Ｘを保持する。具体的には、制御信号ＣＮＴＳＷによ
り、スイッチＳＷ１０を導通させ、サンプルホールド回
路内部のサンプルキャパシタＣ１０にビット線読み出し
電位ＶＢＬＸを保持する。また、制御信号ＣＮＴＯＰＡ
により演算増幅器ＯＰ１０を制御し、サンプルキャパシ
タＣ１０に保持されたビット線読み出し電位ＶＢＬＸに
対応するアナログ量の電位を出力する。以下、このサン
プルホールド回路の出力電位を「ビット線読み出し電位
ＶＢＬＸ（ＳＨ）」と記す。
まれたメモリセルからビット線（ＢＬＮｋまたはＢＬＴ
ｋ）上に、データの読み出しを行う。データの読み出し
方法も、従来の強誘電体メモリと同様である。こうして
ビット線上に読み出されたデータ信号の電位をビット線
読み出し電位ＶＢＬＸとする。 ステップＳ２３：続いて、ビット線読み出し電位ＶＢＬ
Ｘを保持する。具体的には、制御信号ＣＮＴＳＷによ
り、スイッチＳＷ１０を導通させ、サンプルホールド回
路内部のサンプルキャパシタＣ１０にビット線読み出し
電位ＶＢＬＸを保持する。また、制御信号ＣＮＴＯＰＡ
により演算増幅器ＯＰ１０を制御し、サンプルキャパシ
タＣ１０に保持されたビット線読み出し電位ＶＢＬＸに
対応するアナログ量の電位を出力する。以下、このサン
プルホールド回路の出力電位を「ビット線読み出し電位
ＶＢＬＸ（ＳＨ）」と記す。
【００８９】ステップＳ２４：続いて、ビット線読み出
し電位ＶＢＬＸ（ＳＨ）を、外部の試験装置のＡ／Ｄ変
換器等に転送してＡ／Ｄ変換を行い、デジタル量のビッ
ト線読み出し電位を得る。以下、デジタル量に変換され
たビット線読み出し電位を「ビット線読み出し電位ＶＢ
ＬＸ（Ｄ）」と記す。 ステップＳ２５：続いて、現在選択されているメモリセ
ルが最後のメモリセルか否かを判定する。いま、最初の
メモリセルが選択された状態にあるから、最後のメモリ
セルではない旨の否定的判定がなされる。
し電位ＶＢＬＸ（ＳＨ）を、外部の試験装置のＡ／Ｄ変
換器等に転送してＡ／Ｄ変換を行い、デジタル量のビッ
ト線読み出し電位を得る。以下、デジタル量に変換され
たビット線読み出し電位を「ビット線読み出し電位ＶＢ
ＬＸ（Ｄ）」と記す。 ステップＳ２５：続いて、現在選択されているメモリセ
ルが最後のメモリセルか否かを判定する。いま、最初の
メモリセルが選択された状態にあるから、最後のメモリ
セルではない旨の否定的判定がなされる。
【００９０】ステップＳ２６：上述のステップＳ２５
で、否定的判定がなされると（ステップＳ２５：Ｎ
Ｏ）、次のメモリセルを選択し、このメモリセルに対し
て上述のステップＳ２１〜Ｓ２４の処理を同様に実行す
る。その後、ステップＳ２５において最後のメモリセル
である旨の肯定的判定がなされるまで、上述のステップ
Ｓ２１〜Ｓ２６の一連のループ処理を各メモリセルに対
して繰り返し実行し、全メモリセルについてビット線読
み出し電位ＶＢＬＸ（Ｄ）を得る。以上が、図７に示す
強誘電体メモリ３００のビット線読み出し電位を測定す
る方法の例である。
で、否定的判定がなされると（ステップＳ２５：Ｎ
Ｏ）、次のメモリセルを選択し、このメモリセルに対し
て上述のステップＳ２１〜Ｓ２４の処理を同様に実行す
る。その後、ステップＳ２５において最後のメモリセル
である旨の肯定的判定がなされるまで、上述のステップ
Ｓ２１〜Ｓ２６の一連のループ処理を各メモリセルに対
して繰り返し実行し、全メモリセルについてビット線読
み出し電位ＶＢＬＸ（Ｄ）を得る。以上が、図７に示す
強誘電体メモリ３００のビット線読み出し電位を測定す
る方法の例である。
【００９１】次に、上述の強誘電体メモリ３００のビッ
ト線読み出し電位を測定する機能を持つ試験装置を説明
する。図１１に、この試験装置４００の構成例を示す。
この試験装置４００を用いることにより、メモリテスタ
等の汎用の試験装置を用いることなく、ビット線読み出
し電位を測定することができる。この試験装置４００
は、基本的には図６に示す前述の実施の形態１にかかる
試験装置２００と同様の構成であるので、図６に示す構
成と異なる要素についてのみ説明する。
ト線読み出し電位を測定する機能を持つ試験装置を説明
する。図１１に、この試験装置４００の構成例を示す。
この試験装置４００を用いることにより、メモリテスタ
等の汎用の試験装置を用いることなく、ビット線読み出
し電位を測定することができる。この試験装置４００
は、基本的には図６に示す前述の実施の形態１にかかる
試験装置２００と同様の構成であるので、図６に示す構
成と異なる要素についてのみ説明する。
【００９２】図１１において、強誘電体メモリ３００
は、この試験装置４００の被試験対象の半導体記憶装置
である。この強誘電体メモリ３００は、上述したように
信号保持回路ブロック３１０を搭載しており、アナログ
量のビット線読み出し電位ＶＢＬＸ（ＳＨ）を出力す
る。試験装置４００は、図６に示す上述の構成におい
て、参照電位発生回路２５０および判定部２６０に代
え、信号保持回路制御部４１０およびＡＤ変換部４２０
を備えて構成される。
は、この試験装置４００の被試験対象の半導体記憶装置
である。この強誘電体メモリ３００は、上述したように
信号保持回路ブロック３１０を搭載しており、アナログ
量のビット線読み出し電位ＶＢＬＸ（ＳＨ）を出力す
る。試験装置４００は、図６に示す上述の構成におい
て、参照電位発生回路２５０および判定部２６０に代
え、信号保持回路制御部４１０およびＡＤ変換部４２０
を備えて構成される。
【００９３】ここで、信号保持回路制御部４１０は、ビ
ット線上に読み出されたデータ信号を、強誘電体メモリ
３００の信号保持回路ブロック３１０に取り込ませるた
めの制御を行うものであり、上述の制御信号ＣＮＴＳ
Ｗ，ＣＮＴＯＰＡを発生する。ＡＤ変換部４２０は、信
号保持回路ブロック３１０から外部に出力されたビット
線読み出し電位ＶＢＬＸ（ＳＨ）をＡＤ変換してデジタ
ル量のビット線読み出し電位ＶＢＬＸ（Ｄ）を出力する
ものである。
ット線上に読み出されたデータ信号を、強誘電体メモリ
３００の信号保持回路ブロック３１０に取り込ませるた
めの制御を行うものであり、上述の制御信号ＣＮＴＳ
Ｗ，ＣＮＴＯＰＡを発生する。ＡＤ変換部４２０は、信
号保持回路ブロック３１０から外部に出力されたビット
線読み出し電位ＶＢＬＸ（ＳＨ）をＡＤ変換してデジタ
ル量のビット線読み出し電位ＶＢＬＸ（Ｄ）を出力する
ものである。
【００９４】以下、この試験装置４００の動作を簡単に
説明する。制御信号発生部２２０、データ発生部２３
０、アドレス発生部２４０、信号保持回路制御部４１０
は、システム制御部２１０の制御の下に、上述の制御信
号ＣＮＴＭＥＭ、書き込みデータＤＩＮ、アドレス信号
Ａｉ、および制御信号ＣＮＴＳＷ，ＣＮＴＯＰＡなどの
各信号を発生して強誘電体メモリ３００に印加する。Ａ
Ｄ変換部４２０は、強誘電体メモリ３００から出力され
るビット線読み出し電位ＶＢＬＸ（ＳＨ）をＡＤ変換し
て、デジタル量のビット線読み出し電位ＶＢＬＸ（Ｄ）
を記憶部２７０に出力する。
説明する。制御信号発生部２２０、データ発生部２３
０、アドレス発生部２４０、信号保持回路制御部４１０
は、システム制御部２１０の制御の下に、上述の制御信
号ＣＮＴＭＥＭ、書き込みデータＤＩＮ、アドレス信号
Ａｉ、および制御信号ＣＮＴＳＷ，ＣＮＴＯＰＡなどの
各信号を発生して強誘電体メモリ３００に印加する。Ａ
Ｄ変換部４２０は、強誘電体メモリ３００から出力され
るビット線読み出し電位ＶＢＬＸ（ＳＨ）をＡＤ変換し
て、デジタル量のビット線読み出し電位ＶＢＬＸ（Ｄ）
を記憶部２７０に出力する。
【００９５】このとき、ビット線読み出し電位の測定を
行ったメモリセルのアドレスＡｉおよび書き込みデータ
ＤＩＮも、ビット線読み出し電位ＶＢＬＸ（Ｄ）と対応
づけて付帯情報として記憶部２７０に蓄える。記憶部２
７０に蓄積された情報（すなわちアドレスＡｉで指定さ
れるメモリセルのデータ信号に対するビット線読み出し
電位ＶＢＬＸ（Ｄ）など）は、統計処理部２８０によっ
て統計処理が施され、ビット線読み出し電位の測定結果
のデータベースとして保管される。
行ったメモリセルのアドレスＡｉおよび書き込みデータ
ＤＩＮも、ビット線読み出し電位ＶＢＬＸ（Ｄ）と対応
づけて付帯情報として記憶部２７０に蓄える。記憶部２
７０に蓄積された情報（すなわちアドレスＡｉで指定さ
れるメモリセルのデータ信号に対するビット線読み出し
電位ＶＢＬＸ（Ｄ）など）は、統計処理部２８０によっ
て統計処理が施され、ビット線読み出し電位の測定結果
のデータベースとして保管される。
【００９６】図７に示す強誘電体メモリ３００では、ビ
ット線読み出し電位ＶＢＬＸを保持するための信号保持
回路ブロック３１０のみがチップ上に集積化されてい
た。これに限定されることなく、信号保持回路ブロック
３１０に加えて、上述の試験装置４００を構成するシス
テム制御部２１０、制御信号発生部２２０、データ発生
部２３０、アドレス発生部２４０、信号保持可回路制御
部４１０、ＡＤ変換部４２０、記憶部２７０、および統
計処理部２８０により実現される機能、ならびに各種配
線の全てもしくは一部を強誘電体メモリ３００上に集積
化してもよい。以上で、本発明の実施の形態２を説明し
た。
ット線読み出し電位ＶＢＬＸを保持するための信号保持
回路ブロック３１０のみがチップ上に集積化されてい
た。これに限定されることなく、信号保持回路ブロック
３１０に加えて、上述の試験装置４００を構成するシス
テム制御部２１０、制御信号発生部２２０、データ発生
部２３０、アドレス発生部２４０、信号保持可回路制御
部４１０、ＡＤ変換部４２０、記憶部２７０、および統
計処理部２８０により実現される機能、ならびに各種配
線の全てもしくは一部を強誘電体メモリ３００上に集積
化してもよい。以上で、本発明の実施の形態２を説明し
た。
【００９７】なお、前述の実施の形態１では、メモリセ
ルに書き込まれたデータを読み出すに際し、メモリセル
のデータ保持特性（データリテンション）については特
に考慮しなかったが、簡単な測定ステップの追加により
データ保持特性を測定することが可能となる。例えば、
実施の形態１にかかる図５に示すフローチャートにおい
て、ステップ１１とステップＳ１２との間に、ある一定
の時間Ｔｒｅｔをおくステップを設ければ、データ保持
時間Ｔｒｅｔが経過した後のビット線読み出し電位が測
定されることとなる。従って、この時間Ｔｒｅｔが経過
した後のビット線読み出し電位から、メモリセルのデー
タ保持特性を把握することができる。同様に、上述の実
施の形態２にかかる図１０に示すフローチャートにおい
て、ステップＳ２１とステップＳ２２との間にある一定
の時間Ｔｒｅｔをおくステップを設ければ、データ保持
時間Ｔｒｅｔが経過した後のビット線読み出し電位を測
定することができる。
ルに書き込まれたデータを読み出すに際し、メモリセル
のデータ保持特性（データリテンション）については特
に考慮しなかったが、簡単な測定ステップの追加により
データ保持特性を測定することが可能となる。例えば、
実施の形態１にかかる図５に示すフローチャートにおい
て、ステップ１１とステップＳ１２との間に、ある一定
の時間Ｔｒｅｔをおくステップを設ければ、データ保持
時間Ｔｒｅｔが経過した後のビット線読み出し電位が測
定されることとなる。従って、この時間Ｔｒｅｔが経過
した後のビット線読み出し電位から、メモリセルのデー
タ保持特性を把握することができる。同様に、上述の実
施の形態２にかかる図１０に示すフローチャートにおい
て、ステップＳ２１とステップＳ２２との間にある一定
の時間Ｔｒｅｔをおくステップを設ければ、データ保持
時間Ｔｒｅｔが経過した後のビット線読み出し電位を測
定することができる。
【００９８】また、書き込みまたは読み出し動作を、例
えば１０のｎ乗回にわたって繰り返し行った後に、ビッ
ト線読み出し電位の測定を行えば、繰り返し動作に対す
る耐性を測定することができる。このように、データ保
持特性や繰り返し動作の耐性といった半導体記憶装置の
信頼性試験に適用することもでき、半導体記憶装置の高
信頼化にも役立てることができる。
えば１０のｎ乗回にわたって繰り返し行った後に、ビッ
ト線読み出し電位の測定を行えば、繰り返し動作に対す
る耐性を測定することができる。このように、データ保
持特性や繰り返し動作の耐性といった半導体記憶装置の
信頼性試験に適用することもでき、半導体記憶装置の高
信頼化にも役立てることができる。
【００９９】さらに、上述した実施の形態１および２に
おいて、ビット線読み出し電位の測定を、通常のメモリ
動作と同様の手順によって行うことができる。すなわ
ち、図５および図１０に示されるフローチャートから理
解されるように、被試験対象の強誘電体メモリに対して
電気的な入力信号を印加し、その出力信号をモニターす
るだけでよく、メモリテスタ等の既存の装置のみを用い
てビット線読み出し電位の測定を行うことができる。す
なわち、時間のかかる半導体記憶装置の内部節点への探
針を立てる作業が必要なく、また高価なＥＢテスター等
の装置を用いる必要もない。したがって、ビット線読み
出し電位の測定を低コストで行うことができる。
おいて、ビット線読み出し電位の測定を、通常のメモリ
動作と同様の手順によって行うことができる。すなわ
ち、図５および図１０に示されるフローチャートから理
解されるように、被試験対象の強誘電体メモリに対して
電気的な入力信号を印加し、その出力信号をモニターす
るだけでよく、メモリテスタ等の既存の装置のみを用い
てビット線読み出し電位の測定を行うことができる。す
なわち、時間のかかる半導体記憶装置の内部節点への探
針を立てる作業が必要なく、また高価なＥＢテスター等
の装置を用いる必要もない。したがって、ビット線読み
出し電位の測定を低コストで行うことができる。
【０１００】さらに、上述の実施の形態１および２によ
れば、第１に、ビット線読み出し電位の測定時にビット
線に付加される測定系の負荷は、トランジスタ１個程
度、もしくはビット線容量に対して十分小さい容量値を
持つサンプルキャパシタのみである。このため、測定系
に起因するビット線の容量負荷の増加は無視できる。第
２に、電流負荷は用いていない。第３に、ビット線上に
データが読み出されている期間は、従来の半導体記憶装
置の動作とほぼ同程度の期間でよい。例えば、上述の実
施の形態１の場合、図１３の従来装置の動作タイミング
チャートと、図４の本発明の動作タイミングチャートを
見比べてみれば、データ信号がビット線上に読み出され
ている期間にほとんど差がないことが容易にわかる。上
述の実施の形態２の場合には、ビット線上にデータが読
み出されている期間は、サンプルホールド回路に該ビッ
ト線読み出し電位を転送する時間の分だけでよいため、
これも従来の半導体記憶装置の動作とほぼ同じでよい。
したがって、ビット線のリーク等による読み出し電位の
変動の影響もなく、正確なビット線読み出し電位の測定
が可能となる。
れば、第１に、ビット線読み出し電位の測定時にビット
線に付加される測定系の負荷は、トランジスタ１個程
度、もしくはビット線容量に対して十分小さい容量値を
持つサンプルキャパシタのみである。このため、測定系
に起因するビット線の容量負荷の増加は無視できる。第
２に、電流負荷は用いていない。第３に、ビット線上に
データが読み出されている期間は、従来の半導体記憶装
置の動作とほぼ同程度の期間でよい。例えば、上述の実
施の形態１の場合、図１３の従来装置の動作タイミング
チャートと、図４の本発明の動作タイミングチャートを
見比べてみれば、データ信号がビット線上に読み出され
ている期間にほとんど差がないことが容易にわかる。上
述の実施の形態２の場合には、ビット線上にデータが読
み出されている期間は、サンプルホールド回路に該ビッ
ト線読み出し電位を転送する時間の分だけでよいため、
これも従来の半導体記憶装置の動作とほぼ同じでよい。
したがって、ビット線のリーク等による読み出し電位の
変動の影響もなく、正確なビット線読み出し電位の測定
が可能となる。
【０１０１】以上、この発明の一実施の形態を説明した
が、この発明は、この実施の形態に限られるものではな
く、この発明の要旨を逸脱しない範囲の設計変更等があ
っても本発明に含まれる。例えば、上述の実施の形態１
では、互いに対をなすビット線の一方に参照電位が現れ
る構成を有する強誘電体メモリを例としたが、これに限
定されることなく、メモリセルアレイ外で参照電位を生
成する形式の半導体記憶装置に適用することも可能であ
る。また、上述の実施の形態２では、サンプルホールド
回路によりビット線読み出し電位を保持するものとした
が、これに限定されることなく、例えばソースフォロア
を構成するトランジスタのゲートで各ビット線読み出し
電位を受け、そのソースを外部に引き出すようにしても
よい。
が、この発明は、この実施の形態に限られるものではな
く、この発明の要旨を逸脱しない範囲の設計変更等があ
っても本発明に含まれる。例えば、上述の実施の形態１
では、互いに対をなすビット線の一方に参照電位が現れ
る構成を有する強誘電体メモリを例としたが、これに限
定されることなく、メモリセルアレイ外で参照電位を生
成する形式の半導体記憶装置に適用することも可能であ
る。また、上述の実施の形態２では、サンプルホールド
回路によりビット線読み出し電位を保持するものとした
が、これに限定されることなく、例えばソースフォロア
を構成するトランジスタのゲートで各ビット線読み出し
電位を受け、そのソースを外部に引き出すようにしても
よい。
【０１０２】
【発明の効果】以上説明したように、この発明によれ
ば、以下の効果を得ることができる。すなわち、半導体
記憶装置において、装置外部から指定された電位を、ビ
ット線上に現れたデータ信号を増幅する際の基準となる
参照信号の電位として設定する参照電位設定回路系を備
えたので、ビット線上に現れたデータ信号と参照信号と
の大小を比較することにより、データ信号に影響を及ぼ
すことなく、前記データ信号の値を間接的に把握するこ
とが可能となる。従って、メモリセルからビット線上に
読み出されたアナログ量のデータ信号の電位（ビット線
読み出し電位）を精度良く測定することが可能となる。
ば、以下の効果を得ることができる。すなわち、半導体
記憶装置において、装置外部から指定された電位を、ビ
ット線上に現れたデータ信号を増幅する際の基準となる
参照信号の電位として設定する参照電位設定回路系を備
えたので、ビット線上に現れたデータ信号と参照信号と
の大小を比較することにより、データ信号に影響を及ぼ
すことなく、前記データ信号の値を間接的に把握するこ
とが可能となる。従って、メモリセルからビット線上に
読み出されたアナログ量のデータ信号の電位（ビット線
読み出し電位）を精度良く測定することが可能となる。
【０１０３】 また、半導体記憶装置において、ビット
線上に読み出されたデータ信号を取り込んで保持する信
号保持回路を備えたので、データ信号に与える影響を最
小限に抑えながら、データ信号の電位そのものを直接的
に把握することが可能となる。従って、メモリセルから
ビット線上に読み出されたアナログ量のデータ信号の電
位（ビット線読み出し電位）を精度良く測定することが
可能となる。
線上に読み出されたデータ信号を取り込んで保持する信
号保持回路を備えたので、データ信号に与える影響を最
小限に抑えながら、データ信号の電位そのものを直接的
に把握することが可能となる。従って、メモリセルから
ビット線上に読み出されたアナログ量のデータ信号の電
位（ビット線読み出し電位）を精度良く測定することが
可能となる。
【図１】 本発明の実施の形態１にかかる強誘電体メモ
リの全体構成を概略的に示すブロック図である。
リの全体構成を概略的に示すブロック図である。
【図２】 本発明の実施の形態１にかかる強誘電体メモ
リの詳細構成を概略的に示す回路図である。
リの詳細構成を概略的に示す回路図である。
【図３】 本発明の実施の形態１にかかる参照電位設定
回路の構成例を示す回路図である。
回路の構成例を示す回路図である。
【図４】 本発明の実施の形態１にかかる強誘電体メモ
リのビット線読み出し電位の測定原理を説明するための
タイミングチャートである。
リのビット線読み出し電位の測定原理を説明するための
タイミングチャートである。
【図５】 本発明の実施の形態１にかかる強誘電体メモ
リの動作（ビット線読み出し電位の測定動作）の流れを
示すフローチャトである。
リの動作（ビット線読み出し電位の測定動作）の流れを
示すフローチャトである。
【図６】 本発明の実施の形態１にかかる試験装置の構
成例を示すブロック図である。
成例を示すブロック図である。
【図７】 本発明の実施の形態２にかかる強誘電体メモ
リの全体構成を概略的に示すブロック図である。
リの全体構成を概略的に示すブロック図である。
【図８】 本発明の実施の形態２にかかるサンプルホー
ルド回路の構成例（１本のビット線ごとに配置する場
合）を示す回路図である。
ルド回路の構成例（１本のビット線ごとに配置する場
合）を示す回路図である。
【図９】 本発明の実施の形態２にかかるサンプルホー
ルド回路の構成例（対をなすビット線ごとに配置する場
合）を示す回路図である。
ルド回路の構成例（対をなすビット線ごとに配置する場
合）を示す回路図である。
【図１０】 本発明の実施の形態２にかかる強誘電体メ
モリの動作（ビット線読み出し電位の測定動作）の流れ
を示すフローチャトである。
モリの動作（ビット線読み出し電位の測定動作）の流れ
を示すフローチャトである。
【図１１】 本発明の実施の形態２にかかる試験装置の
構成例を示すブロック図である。
構成例を示すブロック図である。
【図１２】 従来の強誘電体メモリの構成例を示す回路
図である。
図である。
【図１３】 従来の強誘電体メモリの動作を説明するた
めのイミングチャートである。
めのイミングチャートである。
【図１４】 従来の強誘電体メモリが抱える問題を説明
するための説明図である。
するための説明図である。
１００：強誘電体メモリ（半導体記憶装置） １１０：メモリセルアレイ １２０：行デコーダ（プレートデコーダを含む） １３０：列デコーダ １４０：センス系回路ブロック １５０：参照電位設定回路ブロック １６０：アドレスプリデコーダ １７０：制御回路（装置全体の制御回路） １８０：センス系制御回路 １８１：センスアンプ制御回路 １８２：ビット線プリチャージ制御回路 １８３：ダミーメモリセル制御回路 １９０：入出力バッファ回路 ２００：試験装置 ２１０：システム制御部 ２２０：制御信号発生部 ２３０：データ発生部 ２４０：アドレス発生部 ２５０：参照電位発生部 ２６０：判定部 ２７０：記憶部 ２８０：統計処理部 ３００：強誘電体メモリ（半導体記憶装置） ３１０：信号保持回路ブロック ４００：強誘電体メモリ（半導体記憶装置） ４１０：信号保持回路制御部 ４２０：ＡＤ変換部 Ａｉ：アドレス信号 ＢＬＮ１〜ＢＬＮｎ，ＢＬＴ１〜ＢＬＴｎ：ビット線 Ｃ１０，Ｃ２１，Ｃ２２，Ｃ３０：サンプルキャパシタ ＣＮＴＭＥＭ：制御信号（装置全体用） ＣＮＴＲＥＦ：制御信号（参照電位設定回路用） ＣＮＴＳＷ：制御信号（アナログスイッチ用） ＣＮＴＴ，ＣＮＴＮ：制御信号（トランジスタ用） ＣＮＴＯＰＡ：制御信号（演算増幅器用） ＣＯＭＰ：フラグ信号（ビット線読み出し電位測定用） ＤＣＮ１〜ＤＣＮｎ，ＤＣＴ１〜ＤＣＴｎ：ダミーメモ
リセル ＤＷＬＮ，ＤＷＬＴ：ダミーワード線 ＤＢ：データ線 ＤＩＮ：データ（書き込みデータ） ＤＯＵＴ：データ（読み出しデータ） ＭＣ，ＭＣ１１〜ＭＣｍｎ：メモリセル ＯＰ１０，ＯＰ２１，ＯＰ２２，ＯＰ３０：演算増幅器 ＰＢＬ：ビット線プリチャージ信号 ＰＢＬ１〜ＰＢＬｎ：ビット線プリチャージ回路 ＰＬ１〜ＰＬｍ：プレート線 Ｓ１０〜Ｓ１８，Ｓ２０〜Ｓ２６：ステップ ＳＡ１〜ＳＡｎ：センスアンプ ＳＡＥ：センスアンプ活性化信号 ＳＥＬ，ＳＥＬＮ，ＳＥＬＴ：選択制御信号 ＳＨ１〜ＳＨｎ：サンプルホールド回路 ＳＷ１０，ＳＷ２１，ＳＷ２２：アナログスイッチ Ｔ１，Ｔ２，ＴＲ１，ＴＲ２：トランジスタ ＶＢＬＸ：ビット線読み出し電位 ＶＢＬＸ（ＳＨ）：ビット線読み出し電位（アナログ
量） ＶＢＬＸ（Ｄ）：ビット線読み出し電位（デジタル量） ＶＲＥＦ：指定参照電位 ＶＢＬＲＥＦ：参照電位 ＶＳＥＴ１〜ＶＳＥＴｎ：参照電位設定回路 ＷＬ１〜ＷＬｍ：ワード線 ＸＰａ：行アドレスプリデコード信号 ＹＳＴ１〜ＹＳＴｎ：列選択トランスファゲート ＹＳＷ１〜ＹＳＷｎ：列選択線 ＹＰｂ：列アドレスプリデコード信号
リセル ＤＷＬＮ，ＤＷＬＴ：ダミーワード線 ＤＢ：データ線 ＤＩＮ：データ（書き込みデータ） ＤＯＵＴ：データ（読み出しデータ） ＭＣ，ＭＣ１１〜ＭＣｍｎ：メモリセル ＯＰ１０，ＯＰ２１，ＯＰ２２，ＯＰ３０：演算増幅器 ＰＢＬ：ビット線プリチャージ信号 ＰＢＬ１〜ＰＢＬｎ：ビット線プリチャージ回路 ＰＬ１〜ＰＬｍ：プレート線 Ｓ１０〜Ｓ１８，Ｓ２０〜Ｓ２６：ステップ ＳＡ１〜ＳＡｎ：センスアンプ ＳＡＥ：センスアンプ活性化信号 ＳＥＬ，ＳＥＬＮ，ＳＥＬＴ：選択制御信号 ＳＨ１〜ＳＨｎ：サンプルホールド回路 ＳＷ１０，ＳＷ２１，ＳＷ２２：アナログスイッチ Ｔ１，Ｔ２，ＴＲ１，ＴＲ２：トランジスタ ＶＢＬＸ：ビット線読み出し電位 ＶＢＬＸ（ＳＨ）：ビット線読み出し電位（アナログ
量） ＶＢＬＸ（Ｄ）：ビット線読み出し電位（デジタル量） ＶＲＥＦ：指定参照電位 ＶＢＬＲＥＦ：参照電位 ＶＳＥＴ１〜ＶＳＥＴｎ：参照電位設定回路 ＷＬ１〜ＷＬｍ：ワード線 ＸＰａ：行アドレスプリデコード信号 ＹＳＴ１〜ＹＳＴｎ：列選択トランスファゲート ＹＳＷ１〜ＹＳＷｎ：列選択線 ＹＰｂ：列アドレスプリデコード信号
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ１１Ｃ 29/00 ６７１ Ｇ１１Ｃ 11/34 ３７１Ａ Ｆターム(参考） 2G032 AA07 AC03 AE08 AE10 AE11 5B018 GA03 LA03 NA03 NA10 QA13 RA11 5B024 AA15 BA09 BA27 BA29 CA07 CA15 CA27 EA01 EA03 5L106 AA01 DD22 DD24 EE02 FF05 9A001 JJ45 KK54 LL05
Claims (10)
- 【請求項１】 メモリセルがマトリックス状に配列され
てなるメモリセルアレイと、 前記メモリセルアレイの各行を選択するための複数のワ
ード線と、 前記メモリセルアレイの各列に属するメモリセルから出
力されるデータ信号を伝達するための複数のビット線
と、 前記ビット線上に現れたデータ信号を増幅する際の基準
となる参照信号を生成する参照信号生成系と、 前記ビット線上に現れたデータ信号を前記参照信号と比
較して増幅するための増幅系と、 を含んで構成された半導体記憶装置において、 装置外部から指定された電位を前記参照信号の電位とし
て設定する参照電位設定回路系を備えたことを特徴とす
る半導体記憶装置。 - 【請求項２】 前記参照電位設定回路系は、 前記参照信号が現れる配線となる前記メモリセルアレイ
内のビット線にドレイン端子が接続され、装置外部から
指定された前記電位がソース端子に供給され、ビット線
電位の測定時に活性化される制御信号がゲート端子に供
給されたトランジスタを備えたことを特徴とする請求項
１に記載された半導体記憶装置。 - 【請求項３】 メモリセルがマトリックス状に配列され
てなるメモリセルアレイと、前記メモリセルアレイの各
行を選択するための複数のワード線と、前記メモリセル
アレイの各列に属するメモリセルから出力されるデータ
信号を伝達するための複数のビット線と、前記ビット線
上に現れたデータ信号を増幅する際の基準となる参照信
号を生成する参照信号生成系と、前記ビット線上に現れ
たデータ信号を前記参照信号と比較して増幅するための
増幅系と、装置外部から指定された電位を前記参照信号
の電位として設定する参照電位設定回路系とを含んで構
成された半導体記憶装置を試験するための試験装置にお
いて、 一方向に変化させながら電源電位と接地電位との間の電
位を発生して前記参照電位設定回路系に与え、前記参照
信号の電位を制御する参照信号制御系と、 アドレスを発生して前記半導体記憶装置に与え、前記メ
モリセルからデータ信号を読み出すための一連の動作を
制御する制御系と、 前記増幅系により増幅されたデータ信号の論理値を判定
する判定系と、 前記判定系により判定された論理値が反転する際の前記
参照信号の電位の値を記憶する記憶系と、 前記記憶系に記憶された前記電位の値を統計処理する統
計処理系と、 を備えたことを特徴とする試験装置。 - 【請求項４】 請求項３に記載された制御系と判定系と
記憶系と統計処理系とにより実現される機能の全部また
は一部をさらに備えたことを特徴とする請求項１ないし
３の何れかに記載された半導体記憶装置。 - 【請求項５】 メモリセルがマトリックス状に配列され
てなるメモリセルアレイと、前記メモリセルアレイの各
行を選択するための複数のワード線と、前記メモリセル
アレイの各列に属するメモリセルから出力されるデータ
信号を伝達するための複数のビット線と、前記ビット線
上に現れたデータ信号を増幅する際の基準となる参照信
号を生成する参照信号生成系と、前記ビット線上に現れ
たデータ信号を前記参照信号と比較して増幅するための
増幅系と、装置外部から指定された電位を前記参照信号
の電位として設定する参照電位設定回路系とを含んで構
成された半導体記憶装置を試験するための試験方法にお
いて、 （ａ）前記参照電位設定回路系により前記参照信号の電
位を設定するステップと、 （ｂ）前記メモリセルから前記ビット線上にデータ信号
を読み出すステップと、 （ｃ）前記増幅系により比較される前記参照信号とデー
タ信号と間の電位の大小関係を比較して該大小関係が反
転する際の前記参照信号の電位を取得するステップと、 を含むことを特徴とする試験方法。 - 【請求項６】 メモリセルがマトリックス状に配列され
てなるメモリセルアレイと、前記メモリセルアレイの各
行を選択するための複数のワード線と、前記メモリセル
アレイの各列に属するメモリセルから出力されるデータ
信号を伝達するための複数のビット線と、前記ビット線
上に現れたデータ信号を増幅するための増幅系と、を含
んで構成された半導体記憶装置において、 前記ビット線上に読み出されたデータ信号を取り込んで
保持する信号保持回路を備えたことを特徴とする半導体
記憶装置。 - 【請求項７】 前記信号保持回路は、サンプルホールド
回路からなることを特徴とする請求項６に記載された半
導体記憶装置。 - 【請求項８】 メモリセルがマトリックス状に配列され
てなるメモリセルアレイと、前記メモリセルアレイの各
行を選択するための複数のワード線と、前記メモリセル
アレイの各列に属するメモリセルから出力されるデータ
信号を伝達するための複数のビット線と、前記ビット線
上に現れたデータ信号を増幅するための増幅系と、前記
ビット線上の信号を取り込んで保持する信号保持回路と
を含んで構成された半導体記憶装置を試験するための試
験装置において、 アドレスを発生して前記半導体記憶装置に与え、前記メ
モリセルからデータ信号を読み出すための一連の動作を
制御する第１の制御系と、 前記ビット線上に読み出されたデータ信号を前記信号保
持回路に取り込ませるための制御を行う第２の制御系
と、 前記信号保持回路に取り込まれたデータ信号をＡ／Ｄ変
換する変換系と、 前記データ変換系によりＡ／Ｄ変換されたデータを記憶
する記憶系と、 前記記憶系に記憶されたデータを統計処理する統計処理
系と、 を備えたことを特徴とする試験装置。 - 【請求項９】 請求項８に記載された第１および第２の
制御系と変換系と記憶系と統計処理系とにより実現され
る機能の全部または一部をさらに備えたことを特徴とす
る請求項６または７の何れかに記載された半導体記憶装
置。 - 【請求項１０】 メモリセルがマトリックス状に配列さ
れてなるメモリセルアレイと、前記メモリセルアレイの
各行を選択するための複数のワード線と、前記メモリセ
ルアレイの各列に属するメモリセルから出力されるデー
タ信号を伝達するための複数のビット線と、前記ビット
線上に現れたデータ信号を増幅するための増幅系と、前
記ビット線上の信号を取り込んで保持する信号保持回路
とを含んで構成された半導体記憶装置を試験するための
試験装置において、 （ａ）前記メモリセルから前記ビット線上にデータ信号
を読み出すステップと、 （ｂ）前記ビット線上に読み出されたデータ信号を前記
信号保持回路に取り込むステップと、 （ｃ）前記信号保持回路に取り込まれたデータ信号の電
位を外部に読み出すステップと、 を含むことを特徴とする試験方法。
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