JP2008217936A - 半導体記憶装置 - Google Patents
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Abstract
【解決手段】本発明の半導体記憶装置は、複数のワード線と複数のデータ線との交点に各々配置され、それぞれデータを記憶するためのコンデンサを有するメモリセルと、データ線対を形成するデータ線の間に設けられ、該データ線対間の電位差を増幅し、データの読み出しを行うセンスアンプ と、データ線毎に配置され、コンデンサの容量値に比較して小さい割合に設定されたテストコンデンサを有するテストメモリセルとを有し、メモリセルに対するテストを行う際、テスト対象の対象メモリセルに記憶させるデータと逆のデータを、予めテストメモリセルに対して書き込むことを特徴とする。
【選択図】図1
Description
そのため、上記顧客のニーズに対応するため、チップサイズの縮小に対しての微細化、及び処理速度等の性能向上を満たす開発が進められている。
しかし、微細加工や処理速度の向上に伴い、メモリセルに対する不具合の増加も懸念され、メモリセルの不良を検出するテストを効率化するため、メモリセルのテスト回路を有する半導体記憶装置もある(例えば、特許文献1)。
しかしながら、現状の選別試験においては、規格範囲に対し容量値の低いコンデンサを有するメモリセル(すなわち不良セル)が試験をすり抜ける可能性が高くなる。
このコンデンサの容量値が小さいという不良を検出するため、現状においては、規格外の加速試験を行い、容量値が小さい容量プレートを不良化させている。
また、リフレッシュサイクルにおける十分な保持時間を有する(tREFの実力のある)メモリセルに対しては更に不良が検知しにくい欠点がある。
このため、従来においては、上述したように、内部電源電圧の加速や、tREF値を製品の規格を外して非常に長く設定し、無理な落とし込みをせざるを得ない状況下にあり、加速試験等におけるオーバーキルの問題もある。
この図において、半導体記憶装置1は、ロウデコーダ2、カラムデコーダ3、センスアンプ4、メモリセルアレイ5、テストメモリセルアレイ6、制御回路7及びテストワード線ドライバ8を少なくとも有している。
メモリセルアレイ5は、複数のワード線と複数のデータ線との交点にそれぞれ形成される複数のメモリセルから構成されている。ここで、各メモリセルは、データを記憶する、すなわちデータの電位に対応する電荷を蓄積するコンデンサと、コンデンサに対してデータの書き込み及び読み出しにおけるスイッチングを行うMOS(Metal Oxide Semiconductor、本実施形態においてはNチャネル型を用いている)トランジスタとから構成されている。
カラムデコーダ3は、外部から入力されるアドレスA0〜Amにおける上位アドレスAr+1〜Amをデコードし、メモリセルアレイ5における上位アドレスAr+1〜Amに対応するデータ線を選択する。
したがって、上記カラムデコーダ3がセンスアンプブロック4の各センスアンプが電位差を増幅したデータ線から、上位アドレスAr+1〜Amが示すデータ線を選択することにより、外部から入力されるアドレスA0〜Amに対応するメモリセルに記憶されたデータ(コンデンサに蓄積された電荷)を読み出すこととなる。
また、このテストメモリセルには、メモリセルにおけるコンデンサの容量値のテストを行う際、テスト対象のメモリセルである対象メモリセルに対して書き込むデータと逆の値のデータを、すなわち、対象メモリセルに「1」を書き込む場合に「0」を書き込み、対象メモリセルに「0」を書き込む場合に「1」を書き込む。
また、制御回路7は、外部からメモリセルにおけるコンデンサの容量値のテストを指示するテストモード信号TIN2が入力されると、テストメモリセルアレイのテストメモリセルからデータの読み出しを行うモードとなる。
また、制御回路7は、上記テストモード信号TIN1またはTIN2が入力されない場合、メモリセルのアクセスに対応して通常のデータの書き込み及び読み出し処理を行う。
すなわち、制御回路7は、テストモード信号TIN1及びTIN2により、テストセルワードドライバ8、ロウデコーダ2及びセンスアンプブロック4の各センスアンプの制御を行う。
また、このとき、制御回路7は、テストメモリセルを選択するテストセルワードラインを立ち上げて活性化させるため、テストセルワードドライバ8を選択動作状態とする。
すなわち、テストワードドライバ8は、対象メモリセルを選択するアドレスにおけるデータ線を選択する上位アドレスにより、対象メモリセルに対応するテストメモリセルをアクセスするテストワード線の活性化を行う。
上述した処理により、対象メモリセルと同一のデータラインに接続されているテストメモリセルに対し、対象メモリセルに書き込むデータと逆の値のデータを書き込む。
これにより、ロウアドレス2が入力される下位アドレスに対応するワード線を活性化し、カラムデコーダ3が上位アドレスに対応するデータ線を選択することで、入力されるアドレスの示す対象メモリセルを選択するとともに、テストセルワードドライバ8がこの対象メモリセルと同一のデータ線に接続されているテストメモリセルを選択するテストワード線を活性化するため、同一のデータ線に対して対象メモリセルのデータと、テストメモリセルのデータとが読み出されることとなる。
この結果、プリチャージ後にてデータ線が(1/2)VDDであるため、コンデンサに蓄積された電荷量と、テストコンデンサに蓄積された電荷量との双方が蓄積している電荷量により、データ線の電位が変動し、このデータ線の電位と、データ線対の一方のデータ線の電位(1/2)VDDとの差分をセンスアンプが増幅し、データ線におけるータが決定される。
データ線101とデータ線102とがデータ線対を形成しており、このデータ線101及び102との間にセンスアンプ41が形成されている。このセンスアンプ41は信号線SAPが「H」レベル、かつ信号線SANが「L」レベルとなると活性化(センスアンプにおいては増幅動作を行う状態)され、逆に信号線SAPが「L」レベル、かつ信号線SANが「H」レベルとなると非活性化(センスアンプにおいては増幅動作を行わない状態)される。
ここで、データ線101及び102とセンスアンプ41との間に介挿されているMOSトランジスタN1及びN2はNチャネル型であり、ゲートが信号線TGLに接続されており、ゲートに「H」レベルが印加されることでオン状態となり、「L」レベルが印加されることによりオフ状態となる。
データの読み出し及び書き込みに先だって行われるプリチャージの際、信号線PDLLが「H」レベルとなり、データの読み込み及び書き込みの際には「L」レベルが入力されている。ここで、データ線対間に設けられているMOSトランジスタN3は、Nチャンネル型であり、ドレインがデータ線101に対し、またソースがデータ線102に対して接続され、ゲートが信号線PDLLに接続されている。
同様に、メモリセルアレイ5におけるメモリセルM2は、Nチャネル型のMOSトランジスタN12とコンデンサC12とから構成されている。MOSトランジスタN12のゲートがワード線22に接続され、ドレインがデータ線102に接続され、ソースがコンデンサC12を介して接地されている。
同様に、メモリセルアレイ6におけるメモリセルTM2は、Nチャネル型のMOSトランジスタN102とコンデンサC102とから構成されている。MOSトランジスタN102のゲートがワード線22に接続され、ドレインがデータ線102に接続され、ソースがコンデンサC102を介して接地されている。
ここで、メモリセルM1は、例えば、データを蓄積するコンデンサC11の容量値が、設計の規格範囲に比較して小さいため不良メモリセルとする。一方、メモリセルM2はデータを蓄積するコンデンサC12の容量値が、設計の規格範囲内にあり、良品メモリセルとする。すなわち、コンデンサC11の容量値がテストコンデンサC101の容量値より小さく、コンデンサC12の容量値がテストコンデンサC102の容量値より大きいとして、以下の説明を行う。
メモリセルM1及びM2に対して「0」のデータを書き込むため、データ線101に接続されているテストメモリセルTM1と、データ線102に接続されているテストメモリセルTM2とに、メモリセルM1及びM2に書き込む「0」と逆のデータ「1」を書き込む。
そして、制御部7は信号線PDLLを「H」レベルから「L」レベルに遷移させ、データ線101及び102に対するプリチャージを終了する。
このとき、制御部7は、ロウデコーダ2を非選択動作状態とし、テストセルワードドライバ8を選択動作状態とさせる。
次に、テストメモリセルTM1に対してデータを書き込むため、データ「1」を入力する。
そして、制御部7によりセンスアンプ41が活性化され、入力されるデータ「1」がデータ線101に供給され、テストコンデンサC101に「1」のデータが書き込まれ、すなわち電荷が蓄積され、MOSトランジスタN101のソース側の電位が電源電圧VDD近傍の状態となる。
上述した動作と同様な処理を行い、メモリセルM2を選択するアドレスを入力し、テストメモリセルTM2に対して、データ「1」を書き込む。
これにより、制御部7は、ロウデコーダ2を選択動作状態のままとし、テストセルワードドライバ8を非選択動作状態とする。
そして、プリチャージコマンドが入力されることにより、データを書き込む前処理として、制御部7は信号線PDLLを「L」レベルから「H」レベルに遷移させ、データ線101及び102に対するプリチャージを行う。
そして、制御部7は信号線PDLLを「H」レベルから「L」レベルに遷移させ、データ線101及び102に対するプリチャージを終了する。
これにより、ロウデコーダ2は、入力される下位アドレスが示すメモリセルM1を選択するワード線21を「H」レベルとして活性化する。
同様に、カラムデコーダ3は、入力される上位アドレスが示すメモリセルM1が接続されているデータ線101を選択する。
そして、制御部7によりセンスアンプ41が活性化され、入力されるデータ「0」がデータ線101に供給され、コンデンサC11に「0」のデータが書き込まれ、すなわち電荷が放電され、MOSトランジスタN101のソース側の電位が接地電位(VssまたはGND)近傍の状態となる。
上述した動作と同様な処理を行い、メモリセルM2を選択するアドレスを入力し、メモリセルTM2に対して、データ「0」を書き込む。
このとき、制御部7はテストモード信号TIN2が入力されているため、ロウデコーダ2を選択動作状態のままとし、テストセルワードドライバ8を選択動作状態とする。
次に、時刻t1の前にプリチャージコマンドが入力されることにより、メモリセルからデータを読み出す前処理として、制御部7は信号線PDLLを「L」レベルから「H」レベルに遷移させ、データ線101及び102に対するプリチャージを行う。
そして、制御部7は信号線PDLLを「H」レベルから「L」レベルに遷移させ、データ線101及び102に対するプリチャージを終了する。
これにより、時刻t2において、下位アドレスが入力され、ACTコマンドが入力されると、ロウデコーダ2はメモリセルM1を選択するワード線21を「H」レベルとして活性化する。
また、テストワードドライバ8は、入力する上位アドレスにより、メモリセルM1が接続されているデータ線101に接続されたテストメモリセルTM1を選択するテストワード線201を「H」レベルとして活性化する。このとき、制御部7は、信号線TGLを「L」レベルから「H」レベルに遷移させる。
また、カラムデコーダ3は、入力される上位アドレスが示すメモリセルM1が接続されているデータ線101を選択する。
このとき、メモリセルM1のコンデンサC11の容量値がテストコンデンサC101に比較して小さいため、図3に示すようにデータ線101からコンデンサC11に電荷が流れ込むことによるデータ線101の電位の下降に比較し、テストコンデンサC101に蓄積された電荷がデータ線101に流れ込むことによる、データ線101の電位の上昇のレベルが高いため、データ線101(DT)が(1/2)VDDに対して高くなってしまう。
これにより、センスアンプ41は、データ線101及びデータ線102の電位差を増幅する。
データ線101のデータが読み出され、メモリセルM1に対して「0」を書き込んであるのに対し、逆のデータ「1」が読み出されるため、対象メモリセルであるメモリセルM1は不良メモリセルとして検出される。
次に、時刻t6において、制御部7は、プリチャージコマンドが入力されることにより、信号線PDLLを「L」レベルから「H」レベルに遷移させ、データ線101及び102に対するプリチャージを行う。
そして、制御部7は信号線PDLLを「H」レベルから「L」レベルに遷移させ、データ線101及び102に対するプリチャージを終了する。
これにより、時刻t12において、下位アドレスが入力され、ACTコマンドが入力されると、ロウデコーダ2はメモリセルM2を選択するワード線22を「H」レベルとして活性化する。
また、テストワードドライバ8は、入力する上位アドレスにより、メモリセルM2が接続されているデータ線102に接続されたテストメモリセルTM2を選択するテストワード線202を「H」レベルとして活性化する。このとき、制御部7は、信号線TGLを「L」レベルから「H」レベルに遷移させる。
また、カラムデコーダ3は、入力される上位アドレスが示すメモリセルM2が接続されているデータ線102を選択する。
このとき、メモリセルM2のコンデンサC12の容量値がテストコンデンサC102に比較して大きいため、図3に示すようにデータ線102からコンデンサC12に電荷が流れ込むことによるデータ線102の電位の下降に比較し、テストコンデンサC102に蓄積された電荷がデータ線102に流れ込むことによる、データ線102の電位の上昇のレベルが低いため、データ線102(DB)がデータ線101(DT)(1/2)VDDに対して低くなる。
これにより、センスアンプ41は、データ線101及びデータ線102の電位差を増幅する。
データ線102のデータが読み出され、メモリセルM2に対して「0」を書き込み、同一のデータ「0」が読み出されたため、対象メモリセルであるメモリセルM2は良品メモリセルとして検出される。
このとき、不良メモリセルのコンデンサの容量値Csは、テストメモリセルのテストコンデンサに比較して小さいため、マージナルな不良メモリセルでも検出することが可能となる。。
2…ロウデコーダ
3…カラムデコーダ
4…センスアンプアレイ
5…メモリセルアレイ
6…テストメモリセルアレイ
7…制御回路
21,22…ワード線
41…センスアンプ
101,102…データ線
201、202…テストワード線
C11、C12…コンデンサ
C101、C102…テストコンデンサ
M1,M2…メモリセル
TM1,TM2…テストメモリセル
N1,N2,N3,N11,N12,N101,N102…MOSトランジスタ(Nチャネル型)
Claims (5)
- 複数のワード線と複数のデータ線との交点に各々配置され、それぞれデータを記憶するためのコンデンサを有するメモリセルと、
データ線対を形成する前記データ線の間に設けられ、該データ線間の電位差を増幅し、データの読み出しを行うセンスアンプ と、
前記データ線毎に配置され、前記コンデンサの容量値に比較して小さい割合に設定されたテストコンデンサを有するテストメモリセルと
を有し、
メモリセルに対するテストを行う際、テスト対象の対象メモリセルに記憶させるデータと逆のデータを、予めテストメモリセルに対して書き込むことを特徴とする半導体記憶装置。 - 前記対象メモリセルに対するコンデンサの容量値テストを行う際、該対象メモリセルのワード線の選択に対応し、該対象メモリセルの接続されたデータ線に配置されているテストメモリセルを選択するテストワード線を活性化するテストワード線ドライバをさらに有することを特徴とする請求項1記載の半導体記憶装置。
- 前記テストメモリセルに対するデータ書き込みの際、メモリセルのワード線を活性化させるロウデコーダの選択動作を停止する制御部をさらに有することを特徴とする請求項2記載の半導体記憶装置。
- 前記テストコンデンサが、不良セルとして検出したいコンデンサの容量値に設定されていることを特徴とする請求項1から請求項3のいずれかに記載の半導体記憶装置。
- 前記対象メモリセルに対するコンデンサの容量値テストを行うため、前記対象メモリセルと該対象メモリセルに対応するテストメモリセルとが同時に読み出された際、
前記センスアンプが前記対象メモリセルに記憶されたデータを出力した場合、該対象メモリセルを正常メモリセルと判定し、一方、前記センスアンプが前記テストメモリセルに記憶されたデータを出力した場合、対象メモリセルを不良メモリセルと判定することを特徴とする請求項2から請求項4のいずれかに記載の半導体記憶装置。
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