JP2008217936A - 半導体記憶装置 - Google Patents

Abstract

【課題】今後大容量化が進むに連れて不良セルを生む可能性も高くなるため、メモリセルにおけるコンデンサの容量値が規格範囲に対して低い不良メモリセルを確実に検出するテスト機能を有する半導体記憶装置を提供する。
【解決手段】本発明の半導体記憶装置は、複数のワード線と複数のデータ線との交点に各々配置され、それぞれデータを記憶するためのコンデンサを有するメモリセルと、データ線対を形成するデータ線の間に設けられ、該データ線対間の電位差を増幅し、データの読み出しを行うセンスアンプ と、データ線毎に配置され、コンデンサの容量値に比較して小さい割合に設定されたテストコンデンサを有するテストメモリセルとを有し、メモリセルに対するテストを行う際、テスト対象の対象メモリセルに記憶させるデータと逆のデータを、予めテストメモリセルに対して書き込むことを特徴とする。
【選択図】図１

Description

本発明は、ＤＲＡＭ（Dynamic Random Access Memory）を構成する記憶セルにおける不良セルをテストする機能を有する半導体記憶装置に関する。

近年、サーバやパソコンなどの大容量化が進むに連れ、製造コスト低減及び機器の小型化に対応させるため、チップサイズの縮小化が必要とされている。
そのため、上記顧客のニーズに対応するため、チップサイズの縮小に対しての微細化、及び処理速度等の性能向上を満たす開発が進められている。
しかし、微細加工や処理速度の向上に伴い、メモリセルに対する不具合の増加も懸念され、メモリセルの不良を検出するテストを効率化するため、メモリセルのテスト回路を有する半導体記憶装置もある（例えば、特許文献１）。

図４に従来の半導体記憶装置におけるセンスアンプ及びメモリセルの構成例を示す。この従来例の回路図は、一例として１つのセンスアンプ２４０に対し両サイドにサブワードドライバ２１０あるいは２１１を１つずつとそれに連なるメモリセルから構成された半導体記憶装置を示している。サブワードドライバ２１０がメモリアレイ２５０に対応し、サブワードドライバ２１１がメモリセルアレイ２５１に対応している。この図４の回路において、例えば回路２１より選択されたサブワードラインＷＬ１がメモリセルＡを読み出し、データ線ＤＴに対してデータを出力し、センスアンプ２４０にて増幅させる。

また、上記メモリセル不良の要因の１つとして、メモリセルの容量プレート（コンデンサ）Ｃｓの容量値が小である不良が上げられる。
しかしながら、現状の選別試験においては、規格範囲に対し容量値の低いコンデンサを有するメモリセル（すなわち不良セル）が試験をすり抜ける可能性が高くなる。
このコンデンサの容量値が小さいという不良を検出するため、現状においては、規格外の加速試験を行い、容量値が小さい容量プレートを不良化させている。
特開２００４−１０３１１９号公報

しかしながら、図５に示す従来のワード線、データ線の波形図から判るように、現状のメモリセル構造においては、本発明が検出対象とする欠陥セルＡのように、容量値Ｃｓが設計における規格範囲に比較して小さく形成されたメモリセルであっても、ある程度の容量値を有している場合、データ線間の微少な電圧差をセンスアンプが増幅することにより、メモリセルに対する選別テストをＰＡＳＳし、不良セルとして検出されない問題がある。
また、リフレッシュサイクルにおける十分な保持時間を有する（ｔREFの実力のある）メモリセルに対しては更に不良が検知しにくい欠点がある。
このため、従来においては、上述したように、内部電源電圧の加速や、ｔREF値を製品の規格を外して非常に長く設定し、無理な落とし込みをせざるを得ない状況下にあり、加速試験等におけるオーバーキルの問題もある。

本発明は、このような事情に鑑みてなされたもので、今後大容量化が進むに連れて不良セルを生む可能性も高くなるため、メモリセルにおけるコンデンサの容量値が規格範囲に対して低く形成された不良メモリセルを確実に検出するテスト機能を有する半導体記憶装置を提供することを目的とする。

本発明の半導体記憶装置は、複数のワード線と複数のデータ線との交点に各々配置され、それぞれデータを記憶するためのコンデンサを有するメモリセルと、データ線対を形成する前記データ線の間に設けられ、該データ線間（データ線対を形成するデータ線間）の電位差を増幅し、データの読み出しを行うセンスアンプ と、前記データ線毎に配置され、前記コンデンサの容量値に比較して小さい割合に設定されたテストコンデンサを有するテストメモリセルとを有し、メモリセルに対するテストを行う際、テスト対象の対象メモリセルに記憶させるデータと逆のデータを、予めテストメモリセルに対して書き込むことを特徴とする。

本発明の半導体記憶装置は、前記対象メモリセルに対するコンデンサの容量値テストを行う際、該対象メモリセルのワード線の選択に対応し、該対象メモリセルの接続されたデータ線に配置されているテストメモリセルを選択するテストワード線を活性化するテストワード線ドライバをさらに有することを特徴とする。

本発明の半導体記憶装置は、前記テストメモリセルに対するデータ書き込みの際、メモリセルのワード線を活性化させるロウデコーダの選択動作を停止する制御部をさらに有することを特徴とする。

本発明の半導体記憶装置は、前記テストコンデンサが不良セルとして検出したいコンデンサの容量値に設定されていることを特徴とする。

本発明の半導体記憶装置は、前記対象メモリセルに対するコンデンサの容量値テストを行うため、前記対象メモリセルと該対象メモリセルに対応するテストメモリセルとが同時に読み出された際、前記センスアンプが前記対象メモリセルに記憶されたデータを出力した場合、該対象メモリセルを正常メモリセルと判定し、一方、前記センスアンプが前記テストメモリセルに記憶されたデータを出力した場合、対象メモリセルを不良メモリセルと判定することを特徴とする。

以上説明したように、本発明によれば、テストメモリセルのテストコンデンサの容量値Ｃsを、メモリセルのコンデンサの容量値に比較して小さくかつ、不良セルとして検出したいコンデンサの容量値として予め設定しておき、メモリセルにおけるコンデンサの容量試験を行う際に、テスト対象の対象メモリセルとテストメモリセルとに対して、互いに逆のデータを書き込み、対象メモリセルのデータの読み出しと同時に、テストメモリセルのデータを読み出す処理を行うことでデータ線において双方のデータを衝突させ、その結果、データ線の電位がコンデンサ及びテストコンデンサのいずれの電荷量により支配されているか、すなわちいずれの容量値の方が大きいかを検出することにより、対象メモリセルのコンデンサの容量値の検出を行っている。

このため、本発明によれば、上述したように、対象メモリセル及びテストメモリセルがそれぞれ蓄積している電荷量の差分に応じてデータ線の電位が決定されることとなり、テストメモリセルのテストコンデンサより低い容量値のコンデンサを有する対象メモリセルを不良セルとして検出することが可能となり、従来のように内部電源加速による無理な落とし込みを行う必要が無くなり、メモリセルのオーバーキルを抑制し、またリフレッシュサイクルの周期を大幅に伸ばす必要性がなくなりため、テスト時間を短縮することが可能となる。

以下、本発明の一実施形態による半導体記憶装置を図面を参照して説明する。図１はこの一実施形態による半導体記憶装置の構成例を示すブロック図である。
この図において、半導体記憶装置１は、ロウデコーダ２、カラムデコーダ３、センスアンプ４、メモリセルアレイ５、テストメモリセルアレイ６、制御回路７及びテストワード線ドライバ８を少なくとも有している。
メモリセルアレイ５は、複数のワード線と複数のデータ線との交点にそれぞれ形成される複数のメモリセルから構成されている。ここで、各メモリセルは、データを記憶する、すなわちデータの電位に対応する電荷を蓄積するコンデンサと、コンデンサに対してデータの書き込み及び読み出しにおけるスイッチングを行うＭＯＳ（Metal Oxide Semiconductor、本実施形態においてはＮチャネル型を用いている）トランジスタとから構成されている。

ロウデコーダ２は、後述する制御回路７により選択動作状態及び非選択動作状態の制御が行われ、選択動作状態の際、外部から入力されるアドレスＡ0〜Ａmにおける下位アドレスＡ0〜Ａr（ｍ＞ｒ）をデコードし、メモリセルアレイ５における下位アドレスＡ0〜Ａrに対応するワード線を活性化（電位を「Ｈ」レベル上昇させる）する。ここで選択動作状態とは、アドレスが入力されて、このアドレスをデコードして、アドレスの示すワード線を活性化（本実施形態においては「Ｈ」レベルに立ち上げる）する選択動作を行う状態を示している。また、非選択動作状態とは、入力されているアドレスのデコード動作を行わず、いずれのワードラインの活性化を行わず（出力するワード線を全て「Ｌ」レベルのままとし）、ワード線の選択動作を行わない状態を示している。
カラムデコーダ３は、外部から入力されるアドレスＡ0〜Ａmにおける上位アドレスＡr+1〜Ａmをデコードし、メモリセルアレイ５における上位アドレスＡr+1〜Ａmに対応するデータ線を選択する。

センスアンプブロック４は、各データ線が組み合わされて対となったデータ線間にそれぞれ設けられたセンスアンプ（後述するセンスアンプ４１）から構成されており、データ線間の電位差を増幅し、増幅結果をデータとして出力する。
したがって、上記カラムデコーダ３がセンスアンプブロック４の各センスアンプが電位差を増幅したデータ線から、上位アドレスＡr+1〜Ａmが示すデータ線を選択することにより、外部から入力されるアドレスＡ0〜Ａmに対応するメモリセルに記憶されたデータ（コンデンサに蓄積された電荷）を読み出すこととなる。

テストメモリセルアレイ６は、メモリセルのコンデンサの容量値をテストするため各データ線毎に設けられたテストメモリセルから構成されている。ここで、各テストメモリセルは、上記コンデンサの容量値に対して小さい割合、例えば２５％、製品によっては５０％程度の容量を有するテストコンデンサと、このテストコンデンサに対してデータの書き込み及び読み出しにおけるスイッチングを行うＭＯＳトランジスタとから構成されている。ここで、上記テストコンデンサは、半導体装置を使用する場合の実用上において、書き込みエラーや読み出しエラーが起こらない容量値を、製品毎に実験にて求め、実験結果から不良セルとして検出したいコンデンサの容量値に設定されている。
また、このテストメモリセルには、メモリセルにおけるコンデンサの容量値のテストを行う際、テスト対象のメモリセルである対象メモリセルに対して書き込むデータと逆の値のデータを、すなわち、対象メモリセルに「１」を書き込む場合に「０」を書き込み、対象メモリセルに「０」を書き込む場合に「１」を書き込む。

制御回路７は、外部からメモリセルにおけるコンデンサの容量値のテストを指示するテストモード信号ＴＩＮ１が入力されると、テストメモリセルアレイのテストメモリセルに対してデータの書き込みを行うモードとなる。
また、制御回路７は、外部からメモリセルにおけるコンデンサの容量値のテストを指示するテストモード信号ＴＩＮ２が入力されると、テストメモリセルアレイのテストメモリセルからデータの読み出しを行うモードとなる。
また、制御回路７は、上記テストモード信号ＴＩＮ１またはＴＩＮ２が入力されない場合、メモリセルのアクセスに対応して通常のデータの書き込み及び読み出し処理を行う。
すなわち、制御回路７は、テストモード信号ＴＩＮ１及びＴＩＮ２により、テストセルワードドライバ８、ロウデコーダ２及びセンスアンプブロック４の各センスアンプの制御を行う。

テストモード信号ＴＩＮ１が入力されると、制御回路７は、容量値のテストを行う対象メモリセルと同一のデータラインに接続されたテストメモリセルに対してデータを書き込むため、対象メモリセルに対してデータが書き込まれないように、ロウデコーダ２を非選択動作状態とし、アドレスが入力されてもいずれのメモリセルのワードラインの立ち上げを行わないよう制御する。
また、このとき、制御回路７は、テストメモリセルを選択するテストセルワードラインを立ち上げて活性化させるため、テストセルワードドライバ８を選択動作状態とする。

テストワードドライバ８は、制御回路７により選択動作状態とされると、カラムデコーダ３と同様の上位アドレスが入力されているため、この入力される上位アドレスの示すデータ線を指し示すアドレス値にて、上記対象メモリが接続されたデータ線に配置されたテストメモリセルを選択する（テストメモリセルにおけるＭＯＳトランジスタをオン状態とする）テストワードラインを立ち上げる。
すなわち、テストワードドライバ８は、対象メモリセルを選択するアドレスにおけるデータ線を選択する上位アドレスにより、対象メモリセルに対応するテストメモリセルをアクセスするテストワード線の活性化を行う。
上述した処理により、対象メモリセルと同一のデータラインに接続されているテストメモリセルに対し、対象メモリセルに書き込むデータと逆の値のデータを書き込む。

また、テストモード信号ＴＩＮ２が入力されると、ロウデコーダ２を選択動作状態とさせたまま、テストセルワードドライバ８を選択動作状態とさせる。
これにより、ロウアドレス２が入力される下位アドレスに対応するワード線を活性化し、カラムデコーダ３が上位アドレスに対応するデータ線を選択することで、入力されるアドレスの示す対象メモリセルを選択するとともに、テストセルワードドライバ８がこの対象メモリセルと同一のデータ線に接続されているテストメモリセルを選択するテストワード線を活性化するため、同一のデータ線に対して対象メモリセルのデータと、テストメモリセルのデータとが読み出されることとなる。

例えば、上記テストモード信号ＴＩＮ１を入力し、テストメモリセルに対して「０」のデータを予め書き込んだ後、対象メモリセルに対して「１」のデータを書き込み、上記テストモード信号ＴＩＮ２を入力し、この対象メモリセルのデータを読み出す。
この結果、プリチャージ後にてデータ線が（１／２）ＶDDであるため、コンデンサに蓄積された電荷量と、テストコンデンサに蓄積された電荷量との双方が蓄積している電荷量により、データ線の電位が変動し、このデータ線の電位と、データ線対の一方のデータ線の電位（１／２）ＶDDとの差分をセンスアンプが増幅し、データ線におけるータが決定される。

以下、図２を参照して、本実施形態のメモリセル容量テストを行う構成を説明する。図２は、データ線対と、このデータ線対に対応するメモリセル、テストメモリセル、センスアンプを、図１から抜き出して記載した詳細図である。
データ線１０１とデータ線１０２とがデータ線対を形成しており、このデータ線１０１及び１０２との間にセンスアンプ４１が形成されている。このセンスアンプ４１は信号線ＳＡＰが「Ｈ」レベル、かつ信号線ＳＡＮが「Ｌ」レベルとなると活性化（センスアンプにおいては増幅動作を行う状態）され、逆に信号線ＳＡＰが「Ｌ」レベル、かつ信号線ＳＡＮが「Ｈ」レベルとなると非活性化（センスアンプにおいては増幅動作を行わない状態）される。

また、データ線１０１及び１０２のデータ線対が選択される際、信号線ＴＧＬが「Ｈ」レベルとなり、非選択の場合に信号線ＴＧＬが「Ｌ」レベルとなる。
ここで、データ線１０１及び１０２とセンスアンプ４１との間に介挿されているＭＯＳトランジスタＮ１及びＮ２はＮチャネル型であり、ゲートが信号線ＴＧＬに接続されており、ゲートに「Ｈ」レベルが印加されることでオン状態となり、「Ｌ」レベルが印加されることによりオフ状態となる。
データの読み出し及び書き込みに先だって行われるプリチャージの際、信号線ＰＤＬＬが「Ｈ」レベルとなり、データの読み込み及び書き込みの際には「Ｌ」レベルが入力されている。ここで、データ線対間に設けられているＭＯＳトランジスタＮ３は、Ｎチャンネル型であり、ドレインがデータ線１０１に対し、またソースがデータ線１０２に対して接続され、ゲートが信号線ＰＤＬＬに接続されている。

メモリセルアレイ５におけるメモリセルＭ１は、Ｎチャネル型のＭＯＳトランジスタＮ１１とコンデンサＣ１１とから構成されている。ＭＯＳトランジスタＮ１１のゲートがワード線２１に接続され、ドレインがデータ線１０１に接続され、ソースがコンデンサＣ１１を介して接地されている。
同様に、メモリセルアレイ５におけるメモリセルＭ２は、Ｎチャネル型のＭＯＳトランジスタＮ１２とコンデンサＣ１２とから構成されている。ＭＯＳトランジスタＮ１２のゲートがワード線２２に接続され、ドレインがデータ線１０２に接続され、ソースがコンデンサＣ１２を介して接地されている。

テストメモリセルアレイ６におけるメモリセルＴＭ１は、Ｎチャネル型のＭＯＳトランジスタＮ１０１とコンデンサＣ１０１とから構成されている。ＭＯＳトランジスタＮ１０１のゲートがワード線２１に接続され、ドレインがデータ線１０１に接続され、ソースがコンデンサＣ１０１を介して接地されている。
同様に、メモリセルアレイ６におけるメモリセルＴＭ２は、Ｎチャネル型のＭＯＳトランジスタＮ１０２とコンデンサＣ１０２とから構成されている。ＭＯＳトランジスタＮ１０２のゲートがワード線２２に接続され、ドレインがデータ線１０２に接続され、ソースがコンデンサＣ１０２を介して接地されている。

すでに述べたように、テストコンデンサＣ１０１及び１０２は、容量値がコンデンサ１１及び１２に対して小さな割合（例えば２５％程度）にて形成されている。このテストコンデンサＣ１０１及びＣ１０２の容量値として、設計値としてのコンデンサ１１及び１２の容量値に対し、テストコンデンサ１０１及び１０２との容量値が、検出したい不良メモリセルのコンデンサの容量値の上限として設定する。すなわち、テストコンデンサ１０１及び１０２との容量値は、これより低い容量値を有するコンデンサを検出するための、閾値として設定されることとなる。

コンデンサの容量値のテストを行う（テストモード信号ＴＩＮ２が入力された）際、すでに述べたように、ロウデコーダ２がワード線２１を「Ｈ」レベルとして活性化し、カラムデコーダ３がデータ線を選択するとともに、テストセルワードドライバ８は、カラムデコーダ３に入力されている上位アドレスをデコードし、対象メモリセルが接続されているデータ線に配置されたテストメモリセルＴＭ１を選択するテストワード線２０１を「Ｈ」レベルとして活性化する。

次に、図２及び図３を用いて、本実施形態の半導体記憶装置におけるメモリセルの容量値のテストの流れを説明する。図３は、ワード線２１，２１に対応したメモリセルＭ１，Ｍ２をテスト対象の対象メモリセルとして説明する各信号線の波形を示す波形図である。
ここで、メモリセルＭ１は、例えば、データを蓄積するコンデンサＣ１１の容量値が、設計の規格範囲に比較して小さいため不良メモリセルとする。一方、メモリセルＭ２はデータを蓄積するコンデンサＣ１２の容量値が、設計の規格範囲内にあり、良品メモリセルとする。すなわち、コンデンサＣ１１の容量値がテストコンデンサＣ１０１の容量値より小さく、コンデンサＣ１２の容量値がテストコンデンサＣ１０２の容量値より大きいとして、以下の説明を行う。

波形図には示されていないが、まず、メモリセルの容量値テストを行う前処理として、以下に示すように、各データ線に接続されているテストメモリセルに対するデータの書き込みを行う。
メモリセルＭ１及びＭ２に対して「０」のデータを書き込むため、データ線１０１に接続されているテストメモリセルＴＭ１と、データ線１０２に接続されているテストメモリセルＴＭ２とに、メモリセルＭ１及びＭ２に書き込む「０」と逆のデータ「１」を書き込む。

メモリセルＭ１を選択するアドレスを入力し、アドレス制御回路７に対してテストモード信号ＴＩＮ１を入力し、かつ書き込み命令を入力することにより、テストメモリＴＭ１に対してデータを書き込む前処理として、制御部７は信号線ＰＤＬＬを「Ｌ」レベルから「Ｈ」レベルに遷移させ、データ線１０１及び１０２に対するプリチャージを行う。
そして、制御部７は信号線ＰＤＬＬを「Ｈ」レベルから「Ｌ」レベルに遷移させ、データ線１０１及び１０２に対するプリチャージを終了する。
このとき、制御部７は、ロウデコーダ２を非選択動作状態とし、テストセルワードドライバ８を選択動作状態とさせる。

選択動作状態とされることにより、テストセルワードドライバ８は、入力される下位アドレスが示すメモリセルＭ１が接続されるデータ線１０１に接続された、テストメモリセルＴＭ１を選択するテストワード線２０１を「Ｈ」レベルとして活性化する。
次に、テストメモリセルＴＭ１に対してデータを書き込むため、データ「１」を入力する。
そして、制御部７によりセンスアンプ４１が活性化され、入力されるデータ「１」がデータ線１０１に供給され、テストコンデンサＣ１０１に「１」のデータが書き込まれ、すなわち電荷が蓄積され、ＭＯＳトランジスタＮ１０１のソース側の電位が電源電圧ＶDD近傍の状態となる。
上述した動作と同様な処理を行い、メモリセルＭ２を選択するアドレスを入力し、テストメモリセルＴＭ２に対して、データ「１」を書き込む。

次に、メモリセルＭ１及びＭ２に対し、テストモード信号ＴＩＮ１を入力を停止し、書き込み命令を入力することにより、通常の書き込みモードとする。
これにより、制御部７は、ロウデコーダ２を選択動作状態のままとし、テストセルワードドライバ８を非選択動作状態とする。
そして、プリチャージコマンドが入力されることにより、データを書き込む前処理として、制御部７は信号線ＰＤＬＬを「Ｌ」レベルから「Ｈ」レベルに遷移させ、データ線１０１及び１０２に対するプリチャージを行う。
そして、制御部７は信号線ＰＤＬＬを「Ｈ」レベルから「Ｌ」レベルに遷移させ、データ線１０１及び１０２に対するプリチャージを終了する。

次に、メモリセルＭ１に対してデータを書き込むため、メモリセルＭ１を選択するアドレスを入力し、データ「０」を入力する。
これにより、ロウデコーダ２は、入力される下位アドレスが示すメモリセルＭ１を選択するワード線２１を「Ｈ」レベルとして活性化する。
同様に、カラムデコーダ３は、入力される上位アドレスが示すメモリセルＭ１が接続されているデータ線１０１を選択する。
そして、制御部７によりセンスアンプ４１が活性化され、入力されるデータ「０」がデータ線１０１に供給され、コンデンサＣ１１に「０」のデータが書き込まれ、すなわち電荷が放電され、ＭＯＳトランジスタＮ１０１のソース側の電位が接地電位（ＶssまたはＧＮＤ）近傍の状態となる。
上述した動作と同様な処理を行い、メモリセルＭ２を選択するアドレスを入力し、メモリセルＴＭ２に対して、データ「０」を書き込む。

次に、メモリセルＭ１の容量値のテストを行うため、テストモード信号ＴＩＮ２を半導体記憶装置１に対して入力する。
このとき、制御部７はテストモード信号ＴＩＮ２が入力されているため、ロウデコーダ２を選択動作状態のままとし、テストセルワードドライバ８を選択動作状態とする。
次に、時刻ｔ１の前にプリチャージコマンドが入力されることにより、メモリセルからデータを読み出す前処理として、制御部７は信号線ＰＤＬＬを「Ｌ」レベルから「Ｈ」レベルに遷移させ、データ線１０１及び１０２に対するプリチャージを行う。
そして、制御部７は信号線ＰＤＬＬを「Ｈ」レベルから「Ｌ」レベルに遷移させ、データ線１０１及び１０２に対するプリチャージを終了する。

次に、時刻ｔ１において、半導体記憶装置１に対して、データの読み出し命令であるＡＣＴコマンドを入力する。
これにより、時刻ｔ２において、下位アドレスが入力され、ＡＣＴコマンドが入力されると、ロウデコーダ２はメモリセルＭ１を選択するワード線２１を「Ｈ」レベルとして活性化する。
また、テストワードドライバ８は、入力する上位アドレスにより、メモリセルＭ１が接続されているデータ線１０１に接続されたテストメモリセルＴＭ１を選択するテストワード線２０１を「Ｈ」レベルとして活性化する。このとき、制御部７は、信号線ＴＧＬを「Ｌ」レベルから「Ｈ」レベルに遷移させる。
また、カラムデコーダ３は、入力される上位アドレスが示すメモリセルＭ１が接続されているデータ線１０１を選択する。

次に、時刻ｔ３において、メモリセルＭ１のコンデンサＣ１１と、テストメモリセルＴＭ１のテストコンデンサＣ１０１との容量値の差により、徐々にデータ線１０１（ＤＴ）がデータ線１０２の電位（１／２）ＶDDに対して高くなる。
このとき、メモリセルＭ１のコンデンサＣ１１の容量値がテストコンデンサＣ１０１に比較して小さいため、図３に示すようにデータ線１０１からコンデンサＣ１１に電荷が流れ込むことによるデータ線１０１の電位の下降に比較し、テストコンデンサＣ１０１に蓄積された電荷がデータ線１０１に流れ込むことによる、データ線１０１の電位の上昇のレベルが高いため、データ線１０１（ＤＴ）が（１／２）ＶDDに対して高くなってしまう。

そして、時刻ｔ４において、制御部７は、信号線ＳＡＰを「Ｌ」レベルから「Ｈ」レベルに遷移させ、また信号線ＳＡＮを「Ｌ」レベルから「Ｈ」レベルに遷移させ、センスアンプ４１を活性化する。
これにより、センスアンプ４１は、データ線１０１及びデータ線１０２の電位差を増幅する。

この結果、時刻ｔ５において、データ線１０１が電源電圧ＶDD近傍の電圧となり、一方データ線１０２が接地電位近傍の電圧、すなわちデータ線１０１が「１」のデータとなる。
データ線１０１のデータが読み出され、メモリセルＭ１に対して「０」を書き込んであるのに対し、逆のデータ「１」が読み出されるため、対象メモリセルであるメモリセルＭ１は不良メモリセルとして検出される。

次に、対象メモリセルとしてメモリセルＭ２を選択するアドレスが入力された場合、以下の処理が行われる。
次に、時刻ｔ６において、制御部７は、プリチャージコマンドが入力されることにより、信号線ＰＤＬＬを「Ｌ」レベルから「Ｈ」レベルに遷移させ、データ線１０１及び１０２に対するプリチャージを行う。
そして、制御部７は信号線ＰＤＬＬを「Ｈ」レベルから「Ｌ」レベルに遷移させ、データ線１０１及び１０２に対するプリチャージを終了する。

次に、時刻ｔ１１において、半導体記憶装置１に対して、データの読み出し命令であるＡＣＴコマンドを入力する。
これにより、時刻ｔ１２において、下位アドレスが入力され、ＡＣＴコマンドが入力されると、ロウデコーダ２はメモリセルＭ２を選択するワード線２２を「Ｈ」レベルとして活性化する。
また、テストワードドライバ８は、入力する上位アドレスにより、メモリセルＭ２が接続されているデータ線１０２に接続されたテストメモリセルＴＭ２を選択するテストワード線２０２を「Ｈ」レベルとして活性化する。このとき、制御部７は、信号線ＴＧＬを「Ｌ」レベルから「Ｈ」レベルに遷移させる。
また、カラムデコーダ３は、入力される上位アドレスが示すメモリセルＭ２が接続されているデータ線１０２を選択する。

次に、時刻ｔ１３において、メモリセルＭ２のコンデンサＣ１２と、テストメモリセルＴＭ２のテストコンデンサＣ１０２との容量値の差により、徐々にデータ線１０１（ＤＴ）がデータ線１０２の電位（１／２）ＶDDに対して高くなり、データ線１０２（ＤＢ）が（１／２）ＶDDに対して低くなる。
このとき、メモリセルＭ２のコンデンサＣ１２の容量値がテストコンデンサＣ１０２に比較して大きいため、図３に示すようにデータ線１０２からコンデンサＣ１２に電荷が流れ込むことによるデータ線１０２の電位の下降に比較し、テストコンデンサＣ１０２に蓄積された電荷がデータ線１０２に流れ込むことによる、データ線１０２の電位の上昇のレベルが低いため、データ線１０２（ＤＢ）がデータ線１０１（ＤＴ）（１／２）ＶDDに対して低くなる。

そして、時刻ｔ１４において、制御部７は、信号線ＳＡＰを「Ｌ」レベルから「Ｈ」レベルに遷移させ、また信号線ＳＡＮを「Ｌ」レベルから「Ｈ」レベルに遷移させ、センスアンプ４１を活性化する。
これにより、センスアンプ４１は、データ線１０１及びデータ線１０２の電位差を増幅する。

この結果、時刻ｔ１５において、データ線１０１が電源電圧ＶDD近傍の電圧となり、一方データ線１０２（ＤＢ）が接地電位近傍の電圧、すなわちデータ線１０２が「０」のデータとなる。
データ線１０２のデータが読み出され、メモリセルＭ２に対して「０」を書き込み、同一のデータ「０」が読み出されたため、対象メモリセルであるメモリセルＭ２は良品メモリセルとして検出される。

上述したように、本実施形態においては、メモリセルのコンデンサの容量値をテストするため、このコンデンサと比較するテストコンデンサを有するテストメモリセルを設け、テスト対象となる対象メモリセルのコンデンサの容量値Ｃｓを、設計におけるコンデンサの容量値に比較して割合の小さな（すなわち、検出したい不良となる閾値として設定された）テストコンデンサとの容量値との比較を行い、コンデンサとテストコンデンサとの容量値の差をセンスアンプ４１により増幅し、コンデンサの容量値がテストコンデンサの容量値を超えているか否かを検出することにより、対象メモリセルが良品であるか不良品であるかの判定を行う。

したがって、テストモード信号ＴＩＮ１及びＴＩＮ２により、容量値のテストモードにエントリーし、ＡＣＴコマンドが入っているワード線を選択することにより、そのワード線と同じセンスアンプのデータ線に接続しているテストメモリセルを選択するテストワード線も同時に活性化する。このテストメモリセルに対して、対象メモリセルをディスターブするように、予め逆のデータを書き込んでおくことにより、２つのデータが同一のデータ線において衝突することとなる。
このとき、不良メモリセルのコンデンサの容量値Ｃｓは、テストメモリセルのテストコンデンサに比較して小さいため、マージナルな不良メモリセルでも検出することが可能となる。。

本発明の一実施形態による半導体記憶装置の構成例を示す概念図である。 図１の半導体記憶装置１のメモリセル及びテストメモリセルのデータ線に対する配置を示す概念図である。 図２のメモリセルのコンデンサの容量値をテストする際のワード線及びデータ線の波形を示す波形図である。 従来例における半導体記憶装置のメモリセル及びテストメモリセルのデータ線に対する配置を示す概念図である。 図４のメモリセルのコンデンサの容量値をテストする際のワード線及びデータ線の波形を示す波形図である。

符号の説明

１…半導体記憶装置
２…ロウデコーダ
３…カラムデコーダ
４…センスアンプアレイ
５…メモリセルアレイ
６…テストメモリセルアレイ
７…制御回路
２１，２２…ワード線
４１…センスアンプ
１０１，１０２…データ線
２０１、２０２…テストワード線
Ｃ１１、Ｃ１２…コンデンサ
Ｃ１０１、Ｃ１０２…テストコンデンサ
Ｍ１，Ｍ２…メモリセル
ＴＭ１，ＴＭ２…テストメモリセル
Ｎ１，Ｎ２，Ｎ３，Ｎ１１，Ｎ１２，Ｎ１０１，Ｎ１０２…ＭＯＳトランジスタ（Ｎチャネル型）

Claims (5)

1. 複数のワード線と複数のデータ線との交点に各々配置され、それぞれデータを記憶するためのコンデンサを有するメモリセルと、
   データ線対を形成する前記データ線の間に設けられ、該データ線間の電位差を増幅し、データの読み出しを行うセンスアンプ と、
   前記データ線毎に配置され、前記コンデンサの容量値に比較して小さい割合に設定されたテストコンデンサを有するテストメモリセルと
   を有し、
   メモリセルに対するテストを行う際、テスト対象の対象メモリセルに記憶させるデータと逆のデータを、予めテストメモリセルに対して書き込むことを特徴とする半導体記憶装置。
2. 前記対象メモリセルに対するコンデンサの容量値テストを行う際、該対象メモリセルのワード線の選択に対応し、該対象メモリセルの接続されたデータ線に配置されているテストメモリセルを選択するテストワード線を活性化するテストワード線ドライバをさらに有することを特徴とする請求項１記載の半導体記憶装置。
3. 前記テストメモリセルに対するデータ書き込みの際、メモリセルのワード線を活性化させるロウデコーダの選択動作を停止する制御部をさらに有することを特徴とする請求項２記載の半導体記憶装置。
4. 前記テストコンデンサが、不良セルとして検出したいコンデンサの容量値に設定されていることを特徴とする請求項１から請求項３のいずれかに記載の半導体記憶装置。
5. 前記対象メモリセルに対するコンデンサの容量値テストを行うため、前記対象メモリセルと該対象メモリセルに対応するテストメモリセルとが同時に読み出された際、
   前記センスアンプが前記対象メモリセルに記憶されたデータを出力した場合、該対象メモリセルを正常メモリセルと判定し、一方、前記センスアンプが前記テストメモリセルに記憶されたデータを出力した場合、対象メモリセルを不良メモリセルと判定することを特徴とする請求項２から請求項４のいずれかに記載の半導体記憶装置。

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