JPH04318391A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は半導体記憶装置に関し
、特にページモード時のリフレッシュ動作を行なうダイ
ナミックランダムアクセスメモリ（以下、「ＤＲＡＭ」
と略す）に関するものである。

【０００２】

【従来の技術】図１３は一般のＤＲＡＭの構成の一例を
示すブロック図である。

【０００３】図を参照して、その構成および動作につい
て説明する。

【０００４】メモリセルアレイには行方向と列方向とに
マトリックス状に配列されたメモリセル（ＭｉｌからＭ
ｋｑ）が配列されている。メモリセルの各々は１個のｎ
型トランジスタと１個のキャパシタとから構成されてい
る。メモリセルの列方向には、列方向のメモリセルの各
々に対応した複数のビット線対が設けられている。一方
、メモリセルの行方向には、行方向のメモリセルに対応
した複数のワード線が設けられている。メモリセルはこ
のようにワード線とビット線対との交差点に各々設けら
れている。ビット線対の各々には信号φｓａが入力され
るセンスアンプＳａｌからＳａｑが設けられている。 ビット線対の各々は書込回路３および出力回路５の各々
に接続された入出力線ＩＯおよび／ＩＯに接続される。 センスアンプと入出力線との接続の間の各々のビット線
対のビット線にｎ型トランジスタが接続されており、ト
ランジスタのゲートは列デコーダ１２に接続される。一
方、ビット線対の他方端には、信号φＥがそのゲートに
与えられるトランジスタを介して、プリチャージ電位Ｖ
ｂが印加されている。ワード線ＷＬｉ〜ＷＬｋは各々行
デコーダ１１に接続される。行デコーダ１１には、与え
られた行アドレスを保持する行アドレスバッファ回路７
と、所定のワード線を駆動するためのワード線駆動回路
８が接続される。

【０００５】次にこのＤＲＡＭの動作について簡単に説
明する。

【０００６】メモリセルの選択は、端子１に入力された
行および列アドレスデータに基づいて、行デコーダ１１
および列デコーダ１２によって選択された１つのワード
線と１つのビット線との交点ごとに行なわれる。通常、
書込み動作においては、上記のように選択されたメモリ
セルに対して、端子２から入力されたデータ（Ｄｉｎ）
が、入出力線ＩＯおよび／ＩＯを介して所定のビット線
対のビット線間に電位差として与えられ、そのビット線
の電位を選択されたメモリセルのキャパシタに保持する
ことによって行なわれる。読出し動作としては、上記の
要領で選択されたメモリセルの保持電位が接続されるビ
ット線対のビット線間の電位差として現われてこれが増
幅され、列デコーダ１２による出力ゲートの選択によっ
て、入出力線ＩＯおよび／ＩＯを介して出力回路５によ
って、データ（Ｄｏｕｔ）として出力される。

【０００７】以上が一般の読出し動作および書込み動作
であるが、次にＤＲＡＭによる、ページモードの読出し
動作について説明する。ページモード読出し動作とは、
選択されたワード線によって各々のビット線対のビット
線間に現われた電位差を、各ビット線対ごとに順次外部
へ出力する読出し動作をいうものである。

【０００８】図１４は、このページモード読出し動作に
おける動作を説明するための各信号の波形図である。

【０００９】なお、ここでは説明を簡単にするために、
全メモリセルに電荷情報として、“１”が書込まれてい
る状態を想定して説明する。

【００１０】まず、／ＲＡＳ信号がＨレベルからＬレベ
ルに変化したことに応答して（時刻ｔ１　）ビット線イ
コライズ信号φＥ　をＨレベルからＬレベルにする。こ
の変化とともに端子１に入力された行アドレスＸｉを行
アドレスバッファ回路７に取込み、この行アドレスに対
応するワード線ＷＬｉをＬレベルからＨレベルに変化さ
せる。ワード線ＷＬｉの電位が上昇することによって、
このワード線に接続しているメモリセルＭｉｌからＭｉ
ｑに保持されている情報電荷がビット線ＢｌからＢｑに
読出される。ビット線対を構成するビット線は既にビッ
ト線イコライズ信号φＥ　によって１／２・Ｖｃｃの電
位にプリチャージされているので、メモリセルから読出
された電位によって、ビット線対を構成するビット線の
各々には所定の電位差が生じる。このビット線間に現わ
れた電位差をセンスアンプＳａｌからＳａｑを活性化す
ることによって、ビット線ＢｌからＢｑとビット線／Ｂ
ｌから／Ｂｑとの間の各々の電位差が増幅される。

【００１１】次にセンスアンプの活性化後にアドレス入
力端子１に入力されているアドレスをＹｍとすると、こ
のアドレスは列アドレスとして、列アドレスバッファ回
路９に取込まれる。これによって、列デコーダ１２から
入出力線ＩＯゲート制御信号ＹｍがＬレベルからＨレベ
ルに変化する（時刻ｔ２）。これによって、メモリセル
Ｍｉｍの情報データすなわちビット線対Ｂｍおよび／Ｂ
ｍに現われた電位差が入出力線ＩＯおよび／ＩＯを介し
て出力回路５に伝達される。

【００１２】次に／ＣＡＳをＬレベルからＨレベルにす
ることにより（時刻ｔ４）、アドレス端子１に入力され
ていた別な列アドレス（Ｙｎとする）が内部に取込まれ
る。この列アドレスの取込みと同時に出力回路５と出力
端子４とが切離され、出力端子４は高インピーダンス状
態（ＨｉＺ）となる。この状態で、内部に取込まれた列
アドレスＹｎによって、列デコーダ１２が制御され、Ｉ
Ｏゲート制御信号ＹｎがＬレベルからＨレベルへと変化
する。このようにして、次にはメモリセルＭｉｎのデー
タが、ビット線Ｂｎおよび／Ｂｎならびに入出力線ＩＯ
および／ＩＯを介して出力回路５に伝達される。このよ
うに出力回路５に伝達されたデータを、上記と同様の要
領で、出力端子４を介して外部に出力する。このような
動作を繰返すことによって、１行分のデータ（Ｍｉｌ〜
Ｍｉｑ）を順次読出すことができる。

【００１３】１行分または１行分のうち必要な分だけの
メモリセルに保持されていたデータの読出しが完了した
場合、／ＲＡＳの信号および／ＣＡＳ信号を各々Ｌレベ
ルからＨレベルに変化させる（時刻ｔ６）。そして、ワ
ード線ＷＬｉおよびセンスアンプ駆動信号φｓａをＨレ
ベルからＬに変化させる。そして、ビット線イコライズ
信号φＥ　をＬレベルからＨレベルに変化させ、ビット
線の電位をすべてプリチャージ状態に保持し、次の別の
行の読出しに備える。このような要領で、１の行アドレ
ス信号に対するページモード読出し動作が完了する。

【００１４】次に、ページモード書込み動作について説
明する。ここでは説明を簡単にするために、全メモリセ
ルに情報“Ｌ”が書込まれた状態であり、そこに“Ｈ”
を書込む場合について説明する。

【００１５】図１５はこのページモード書込み動作を説
明するための各信号の波形図である。

【００１６】まず／ＲＡＳ信号をＨレベルからＬレベル
に変化させ（時刻ｔ１）、ビット線イコライズ信号φＥ
　をＨレベルからＬレベルに変化させる。この状態で、
アドレス端子１に入力された行アドレスＸｉを行アドレ
スバッファ回路７に取込み、ワード線駆動回路８を動作
させて、入力された行アドレスＸｉに対応するワード線
ＷＬｉをＬレベルからＨレベルに変化させる。ワード線
ＷＬｉの電位が上昇することによって、メモリセルＭｉ
ｌ〜Ｍｉｑに保持されているデータが、ビット線Ｂｌ〜
Ｂｑの各々に読出される。次にセンスアンプ活性化信号
φｓａをＬレベルからＨレベルに変化させ、センスアン
プＳａｌ〜Ｓａｑを活性化することによって、ビット線
間に現われた電位差を増幅する。

【００１７】次にアドレス端子１に入力されたアドレス
をＹｍとすると、このアドレスが列アドレスとして列ア
ドレスバッファ回路９に取込まれる。この列アドレスデ
ータに基づいて、列デコーダ１２がＩＯゲート制御信号
ＹｍをＬレベルからＨレベルに変化させる（時刻ｔ２）
。これによって、メモリセルＭｉｍに保持されていたデ
ータが、ビット線Ｂｍおよび／Ｂｍと入出力線ＩＯおよ
び／ＩＯとを介して出力回路５に伝達される。

【００１８】次に／ＣＡＳ信号をＨレベルからＬレベル
に変化させることにより（時刻ｔ３）、データ入力端子
２に与えられたデータ（Ｄｉｎ）が書込み回路３を介し
て入出力線ＩＯおよび／ＩＯに与えられる。これと同時
に、アドレス端子１に入力された列アドレスＹｍに対応
するＩＯゲート制御信号Ｙｍが再度ＬレベルからＨレベ
ルに変化する。この列アドレスの取込みは、／ＣＡＳ信
号がＨレベルからＬレベルに変化した時点の入力アドレ
スが列アドレスとして取込まれるものである。このよう
にすることによって、データ入力端子２に与えられたデ
ータが書込み回路３および入出力線ＩＯおよび／ＩＯを
介してメモリセルＭｉｍに書込まれることになる。この
書込み時には、信号／ＣＡＳをＨレベルからＬレベルに
変化させる前に、信号／Ｗが予めＬレベルに保持されて
いる。

【００１９】次に、外部から与えられたデータのメモリ
セルＭｉｍへの書込み動作が終了した後、信号／ＣＡＳ
をＬレベルからＨレベルに変化させる（時刻ｔ４）。

【００２０】このような動作を繰返すことによって、任
意の列アドレスに対応するメモリセル（Ｍｉｌ〜Ｍｉｑ
）に外部からのデータを書込むことができる。

【００２１】１行分または１行分のうち必要な分だけの
データの書込み動作が完了した場合、信号／ＲＡＳ、／
ＣＡＳおよび／Ｗの各々をＬレベルからＨレベルに変化
させる（時刻ｔ６）。そして、ワード線ＷＬｉおよびセ
ンスアンプ駆動信号φｓａをＨレベルからＬレベルに変
化させる。さらにビット線イコライズ信号φＥ　をＬレ
ベルからＨレベルに変化させ、次の行の読出しおよび書
込み動作に備える。このようにして、行アドレスＸｉに
対するページモードの書込み動作が完了する。別の行ア
ドレスに対しても同様の動作を行なうことによって同様
のページモード書込み動作が可能である。

【００２２】次に、リフレッシュ動作について簡単に説
明するが、リフレッシュ動作は読出し動作または書込み
動作以外の期間に行なう必要がある。

【００２３】まず読出し動作の場合と同様に、信号／Ｒ
ＡＳをＨレベルからＬレベルに変化させ、アドレス端子
１に入力されている行アドレスを行アドレスバッファ回
路７に取込む。そしてこの取込まれた行アドレスに対応
するワード線ＷＬｉをワード線駆動回路８を能動化させ
ることによって、ＬレベルからＨレベルに変化させる。 このようにワード線ＷＬｉの電位を上昇させることによ
って、メモリセルＭｉｌ〜Ｍｉｑに保持されているデー
タをビット線Ｂｌ〜Ｂｑの各々に読出す。次にセンスア
ンプ活性化信号φｓａをＬレベルからＨレベルに変化さ
せ、センスアンプＳａｌ〜Ｓａｑを活性化させる。これ
によって、ビット線Ｂｌ〜Ｂｑと／Ｂｌ〜Ｂｑとの間の
各々に現われた電位差を増幅する。このように増幅され
た電位差に基づいて、ワード線ＷＬｉに接続されている
メモリセルＭｉｌ〜Ｍｉｑに、もとに書込まれていたデ
ータに対応したＨレベルまたはＬレベルのデータを再書
込みする。データの再書込みが完了すると、／ＲＡＳを
ＬレベルからＨレベルに変化させる。次にワード線ＷＬ
ｉおよびセンスアンプ駆動信号φｓａをＨレベルからＬ
レベルに各々変化させる。そしてビット線イコライズ信
号φＥ　をＬレベルからＨレベルに変化させ、別の行の
リフレッシュ動作に備える。このようにして、行アドレ
スＸｉの１行分のメモリセルのデータがリフレッシュさ
れることになる。

【００２４】以上のようにして、各行ごとにこの動作を
繰返すことによってメモリセル全体をリフレッシュする
ことができる。たとえばｐ行×ｑ列のメモリセルアレイ
より構成されるＤＲＡＭの場合、ｐ回のリフレッシュ動
作を繰返すことによって、メモリセルアレイ全体のリフ
レッシュ動作が完了する。

【００２５】

【発明が解決しようとする課題】上記のように、ＤＲＡ
Ｍのメモリセルは１個のトランジスタと１個のキャパシ
タとから構成されているため、メモリセルに蓄えられた
電荷は、微小リーク電流によって常に失われている状態
である。したがって、ある一定期間ごとに上記のような
リフレッシュ動作を行なって、メモリセルに蓄えられて
いる電荷量を常に一定のレベル以上に保持しておく必要
がある。リフレッシュ動作が行なわれると、メモリセル
に保持されている電荷が一旦そのメモリセルが接続され
ているビット線に読出されることになる。したがって、
たとえばページモード動作等において、ビット線間に現
われた電位を連続的に出力あるいは書込みを行なうよう
な場合、リフレッシュ動作をその間に行なうことができ
ない。そのため従来のＤＲＡＭにおいては、ある一定の
期間ごとに、読出しまたは書込み動作を中断して、リフ
レッシュ動作を行なわなければならないという問題があ
った。

【００２６】この発明は上記のような課題を解決するた
めになされたもので、読出しまたは書込み動作が行なわ
れている場合であっても、その動作を中断することなく
並行してリフレッシュ動作が行なえる、半導体記憶装置
を提供することを目的とする。

【００２７】

【課題を解決するための手段】この発明に係る半導体記
憶装置は、行と列とからなるマトリックス状に配列され
、情報電荷を保持する複数のメモリセルと、各々がメモ
リセルの行に対応して設けられ、対応した行のメモリセ
ルに接続される複数のビット線対と、各々がビット線対
に交差する方向であって、メモリセルの列に対応して設
けられ、対応した列のメモリセルに接続される複数のワ
ード線と、ワード線のいずれかを選択し、選択されたワ
ード線に接続されたメモリセルの各々の情報電荷をビッ
ト線対の各々のビット線の一方に読出す読出し手段と、
各々がビット線対の各々に対応して設置され、読出し手
段によってメモリセルの各々の情報電荷が読出されたと
きに、ビット線対の各々のビット線間に現われた電位差
を増幅する複数のセンスアンプと、各々がビット線対の
各々に対応して設けられ、対応するビット線に接続され
て増幅されたビット線対の各々のビット線の電位差を保
持する複数の保持手段と、保持手段の各々が対応するビ
ット線対の各々のビット線の電位差を保持した状態で保
持手段とビット線対との接続を解除する複数の解除手段
と、解除手段が能動化された状態で、メモリセルに対し
てリフレッシュ動作を行なうリフレッシュ手段と、保持
手段に保持された、ビット線対の各々に対応した電位差
を順次出力する出力手段とを備えたものである。

【００２８】

【作用】この発明においては、保持手段がビット線対の
各々のビット線の電位差を保持した状態で、メモリセル
のリフレッシュ動作が行なわれる。

【００２９】

【実施例】図１はこの発明の一実施例によるＤＲＡＭの
構成を示すブロック図である。

【００３０】以下、従来例として示した図１３のブロッ
ク図と比較して、相違している点を主に説明する。

【００３１】各々のビット線対を構成するビット線の各
々の列デコーダ１２側に、ｎ型トランジスタＱｌ１　お
よびＱｌ２　〜Ｑｑ１　およびＱｑ２　が設けられてい
る。また、そのトランジスタとＩＯゲート制御信号が与
えられるトランジスタとの間に、通常のセンスアンプＳ
ａｌ〜Ｓａｑとは別にデータを保持するためのセンスア
ンプＳｂｌ〜Ｓｂｑが設けられている。このセンスアン
プの各々には、駆動信号φｓｂおよび／φｓｂが与えら
れている。トランジスタＱｌ１　およびＱｌ２　〜Ｑｑ
１およびＱｑ２　のゲートには制御信号φＴ　が与えら
れており、この信号はワード線駆動回路８と、新たに設
けられたリフレッシュアドレス発生回路６にも与えられ
ている。またこの実施例においては、従来の行アドレス
バッファ回路７の代わりに、ラッチ機能を有した行アド
レスバッファ／ラッチ回路７が設けられており、その回
路には、制御信号／φｓｂが与えられている。

【００３２】通常の読出し動作および書込み動作につい
ては、基本的に従来例で示した図１３のＤＲＡＭと同じ
である。すなわち、読出しおよび書込み動作においては
、制御信号φＴ　は常時Ｈレベルに保持されており、ま
たセンスアンプＳｂｌ〜Ｓｂｑは特に活性化されず、ビ
ット線に現われた電位差はセンスアンプＳａｌ〜Ｓａｑ
によって増幅されて入出力線ＩＯおよび／ＩＯを通して
外部に出力され、または外部から与えられた書込みデー
タは入出力線ＩＯおよび／ＩＯと所定のビット線対とを
介して所望のメモリセルに書込まれる。

【００３３】本発明においては、ページモード動作およ
びリフレッシュ動作において従来例とは大きく異なるの
で、これらの動作について以下詳細に説明する。

【００３４】まず、ページモード読出し動作に平行して
、リフレッシュ動作が行なわれた場合について説明する
。図２はこのような動作が行なわれた場合の各制御信号
の波形図である。

【００３５】まず、／ＲＡＳ信号がＨレベルからＬレベ
ルに変化し（時刻ｔ１）、ビット線イコライズ信号φＥ
　をＨレベルからＬレベルに変化させる。このとき、ア
ドレス端子１に入力された行アドレスＸｉを行アドレス
バッファ／ラッチ回路に取込む。以下この取込まれた行
アドレスＸｉに対応するワード線ＷＬｉをＬレベルから
Ｈレベルに変化させる。これによって、メモリセルＭｉ
ｌ〜Ｍｉｑに保持されたデータが、ビット線Ｂｌ〜Ｂｑ
に読出される。次に、センスアンプ活性化信号φｓｂお
よび／φｓｂをＨレベルおよびＬレベルに各々変化させ
、センスアンプＳｂｌ〜Ｓｂｑを活性化させる。これに
よって、ビット線対間のビット線に現われた電位差を増
幅するのは、従来例と同様である。このとき、行アドレ
スとして取込まれたアドレスは信号／φｓｂの変化に応
答して行アドレスバッファ／ラッチ回路７に保持されて
いる。この保持する理由は、読出し動作が行なわれてい
る間に、リフレッシュ動作が行なわれ再度読出し動作に
おいて保持されているデータを、もとのメモリセルに再
書込みするためにその行アドレスを選択する必要がある
からである。

【００３６】次に、ワード線ＷＬｉをＨレベルからＬレ
ベルに変化させるとともに、制御信号φＴ　をＨレベル
からＬレベルにし、ビット線対と、センスアンプＳｂｌ
〜Ｓｂｑとを切離す。そして、ビット線イコライズ信号
φＥをＬレベルからＨレベルにし、ビット線対を構成す
るビット線の各々をプリチャージ電位１／２・Ｖｃｃに
保持する。

【００３７】次に、アドレス端子１に入力された列アド
レスをＹｍとすると、この列アドレスが列アドレスバッ
ファ回路９に列アドレスとして取込まれる。これによっ
て、列デコーダ１２は、ＩＯゲート制御信号ＹｍをＬレ
ベルからＨレベルに変化させ（時刻ｔ２）、センスアン
プＳｂｍで保持されている電位差が入出力線ＩＯおよび
／ＩＯを通して、出力回路５に伝達される。

【００３８】次に、信号／ＣＡＳをＨレベルからＬレベ
ルに変化させることにより（時刻ｔ３）、出力回路５の
データが出力端子４から外部に出力され、このようにし
て、行アドレスＸｉおよび列アドレスＹｍによって選択
されたメモリセルのデータが読出される。

【００３９】次に、信号／ＣＡＳをＬレベルからＨレベ
ルに変化させることにより（時刻ｔ４）アドレス端子１
に入力された別の列アドレス（Ｙｎとする）を同様に列
アドレスバッファ回路９に取込む。同時に、出力回路５
と出力端子４とが電気的に切離され、出力端子４が高イ
ンピーダンス状態（ＨｉＺ）となる。次に、この列アド
レスＹｎに対応するＩＯゲート制御信号ＹｎがＬレベル
からＨレベルに変化し、同様にセンスアンプＳｂｎに保
持されたデータが入出力線ＩＯおよび／ＩＯを介して出
力回路５に伝達される。このようにして、センスアンプ
Ｓｂｌ〜Ｓｂｑに保持されているデータが順次出力端子
４を通して外部に出力され、１行分のメモリセルＭｉｌ
〜Ｍｉｑのデータを順次読出すことができる。

【００４０】１行分または１行のうち必要な分だけのメ
モリセルのデータの読出しが終了したら、信号／ＲＡＳ
および／ＣＡＳを各々ＬレベルからＨレベルに変化させ
る（時刻ｔ６）。次にビット線イコライズ信号φＥ　を
ＨレベルからＬレベルに変化させ、次にφＴ　をＬレベ
ルからＨレベルに変化させる。また行アドレスバッファ
／ラッチ回路７に保持されている行アドレスＸｉに基づ
いて、ワード線駆動回路８がワード線ＷＬの電位を、Ｌ
レベルからＨレベルに変化させる。これによって、セン
スアンプＳｂｌ〜Ｓｂｑによって保持されているデータ
が、メモリセルＭｉｌ〜Ｍｉｑに再書込みされる。次に
ワード線ＷＬｉをＨレベルからＬレベルにし、センスア
ンプ駆動信号φｓｂおよび／φｓｂを中間電位にする。 さらにビット線イコライズ信号φＥ　をＬレベルからＨ
レベルに変化させ、次の別の行のアドレスの読出し動作
に備える。以上で、行アドレスＸｉに対するページモー
ドの読出し動作が完了する。他の行アドレスについても
、上記のような動作を繰返すことによって、同様にペー
ジモードによる読出し動作が可能である。

【００４１】なお、この発明によれば、ページモード読
出し動作においてリフレッシュ動作が可能であるが、こ
のリフレッシュ動作については、後に詳しく説明する。

【００４２】次に、ページモードによる書込み動作につ
いて説明する。ここでは特に説明を容易にするために、
全メモリセルに“Ｌ”の電荷情報が書込まれていて、そ
れらのメモリセルに“Ｈ”の情報を書込む場合を想定し
て説明する。

【００４３】図３はこのページモード書込み動作を説明
するための各制御信号の波形図である。

【００４４】まず、信号／ＲＡＳをＨレベルからＬレベ
ルに変化させ（時刻ｔ１）、ビット線イコライズ信号φ
Ｅ　をＨレベルからＬレベルに変化させる。これととも
に、アドレス端子１に入力された行アドレスＸｉを行ア
ドレスバッファ／ラッチ回路７に取込む。この取込まれ
た行アドレスＸｉに対応するワード線ＷＬｉをＬレベル
からＨレベルに変化させる。これによって、メモリセル
Ｍｉｌ〜Ｍｉｑに格納されているデータをビット線Ｂｌ
〜Ｂｑに読出す。次に、センスアンプ活性化信号φｓｂ
および／φＳｂをＨレベルおよびＬレベルに変化させ、
センスアンプＳｂｌ〜Ｓｂｑを活性化させる。これによ
って、ビット線Ｂｌ〜Ｂｑと、ビット線／Ｂｌ〜／Ｂｑ
とに現われた電位差を増幅する。

【００４５】次に、ワード線ＷＬｉをＨレベルからＬレ
ベルに変化させるとともに、制御信号φＴ　をＨレベル
からＬレベルに変化させ、ビット線対と、センスアンプ
Ｓｂｌ〜Ｓｂｑとを切離す。その後、ビット線イコライ
ズ信号φＥ　をＬレベルからＨレベルにし、ビット線対
を構成する各々のビット線の電位をプリチャージ電位に
保持する。

【００４６】次に、アドレス端子１に入力された列アド
レスをＹｍとすると、このアドレスが列アドレスバッフ
ァ回路９に列アドレスとして取込まれる。これによって
、列デコーダ１２は、対応するＩＯゲート制御信号Ｙｍ
をＬレベルからＨレベルに変化させ（時刻ｔ２）センス
アンプＳｂｍに保持されていた電位差のデータが、入出
力線ＩＯおよび／ＩＯ線を介して出力回路５に伝達され
る。

【００４７】次に、／ＣＡＳをＨレベルからＬレベルに
変化させることにより（時刻ｔ３）、データ入力端子２
に与えられたデータ（Ｄｉｎ）が、書込み回路３を介し
て入出力線ＩＯおよび／ＩＯに伝達される。これととも
に、列アドレスＹｍに対応するＩＯゲート制御信号Ｙｍ
がＬレベルからＨレベルとなる。なおここで、信号／Ｃ
ＡＳが、ＨレベルからＬレベルに変化した時点の入力ア
ドレスが、列アドレスとして内部に取込まれることにな
る。このようにして、データ入力端子２に与えられたデ
ータが、書込み回路３および入出力線ＩＯおよび／ＩＯ
を介して、センスアンプＳｂｍに書込まれることになる
。具体的には、与えられたデータに基づいてビット線の
各々に現われた電位差をセンスアンプＳｂが増幅保持す
ることになる。なお、書込み動作においては、信号／Ｃ
ＡＳをＨレベルからＬレベルに変化させる前に制御信号
／Ｗは予めＬレベルに保持されている。

【００４８】次にデータのセンスアンプへの書込みが終
了した後、信号／ＣＡＳをＬレベルからＨレベルに変化
させる（時刻ｔ４）。

【００４９】以下、上記の動作を繰返すことによって、
任意の列アドレスに対応するセンスアンプに対して外部
から与えられたデータを順次書込むことができる。

【００５０】１行分または１行のうち必要な分だけのデ
ータのセンスアンプへの書込みが完了した後、信号／Ｒ
ＡＳ、／ＣＡＳおよび／Ｗを各々ＬレベルからＨレベル
に変化させる。（時刻ｔ６）。そして、ビット線イコラ
イズ信号φＥをＨレベルからＬレベルに変化させるとと
もに、制御信号φＴ　をＬレベルからＨレベルに変化さ
せる。さらに、行アドレスバッファ／ラッチ回路７に保
持されていた行アドレスＸｉに基づいて、ワード線ＷＬ
ｉをＬレベルからＨレベルに変化させることによって、
センスアンプＳｂｌ〜Ｓｂｑに保持されていたデータを
メモリセルＭｉｌ〜Ｍｉｑに再書込みする。

【００５１】次に、ワード線ＷＬｉをＨレベルからＬレ
ベルに変化させ、センスアンプ駆動信号φｓｂおよび／
φｓｂを中間電位にする。そしてビット線イコライズ信
号φＥ　をＬレベルからＨレベルにして、別の行の読出
し動作に備える。上記のようにして、行アドレスＸｉに
対するページモードによる書込み動作を終了する。別の
行アドレスについても上記の要領で同様にページモード
における書込み動作が可能である。なお、この発明によ
れば上記のページモードにおける書込み動作の間にも、
リフレッシュ動作が可能であるが、このリフレッシュ動
作については以下に詳しく説明する。

【００５２】次に、リフレッシュ動作について説明する
。

【００５３】リフレッシュ動作は、ビット線Ｂｌおよび
／Ｂｌ〜Ｂｑおよび／ＢｑとセンスアンプＳｂｌ〜Ｓｂ
ｑとが電気的に切離されている状態、すなわち制御信号
φＴ　がＬレベルの間に行なわれる。このようにするこ
とによって、読出し動作時または書込み動作時のいずれ
においても、それらの動作と並行してリフレッシュ動作
が可能になる。

【００５４】図２および図３の各々において、制御信号
φＴ　がＬレベルの間に行なわれるリフレッシュ動作に
関する信号の波形図が示されている。

【００５５】まず、信号／ＣＡＳがＨレベルからＬレベ
ルに変化し（時刻ｔ３）、リフレッシュアドレス発生回
路６によって出力された行アドレス（Ｘｊとする）に対
応するワード線ＷＬｊをワード線駆動回路８がＬレベル
からＨレベルに変化させる。そして、センスアンプＳａ
ｌ〜Ｓａｑに与えられる駆動信号φｓａおよび／φｓａ
を各々ＨレベルおよびＬレベルに変化させる。このよう
にして、活性化されたセンスアンプＳａｌ〜Ｓａｑによ
って、ワード線ＷＬｊに接続されたメモリセルＭｊｌ〜
Ｍｊｑに書込まれていたデータが一旦ビット線Ｂｌ〜／
Ｂｑに読み出されて増幅されかつ各々のメモリセルに再
書込みされる。これによって、行アドレスＸｊの１行分
のデータがリフレッシュされる。このリフレッシュアド
レスは、制御信号φＴ　がＨレベルからＬレベルに変化
し、この信号の変化がリフレッシュアドレス発生回路６
に与えられることによって発生されるものである。

【００５６】次に、信号／ＣＡＳがＨレベルからＬレベ
ルに変化し（時刻ｔ５）、それをトリガとして、リフレ
ッシュアドレス発生回路６から出力された行アドレス（
Ｘｋとする）に対応するワード線ＷＬｋが、Ｌレベルか
らＨレベルにワード線駆動回路８によって変化する。 そして、センスアンプ駆動信号φｓａおよび／φｓａを
ＨレベルおよびＬレベルに変化させる。このようにして
同様にワード線ＷＬｋに接続されているメモリセルＭｋ
ｌ〜Ｍｋｑに書込まれていたデータがビット線Ｂｌ〜Ｂ
ｑに読出されこれが増幅された後、各々のメモリセルに
再書込みされる。このようにして、行アドレスＸｋの１
行分のデータがリフレッシュされる。

【００５７】このように、上記の動作を繰返すことによ
って、ページモードにおける読出し動作または書込み動
作を行ないながら、各行を並行してリフレッシュするこ
とができる。たとえばｐ行×ｑ列のメモリセルアレイの
場合、ｐ回の上記の動作を繰返すことによって、メモリ
セルアレイ全体のリフレッシュ動作が完了する。

【００５８】なお、上記の実施例では、リフレッシュ動
作のリフレッシュアドレスの発生の間隔は、ページモー
ド動作における列デコーダによる列選択動作をトリガと
して定められ、リフレッシュアドレス発生回路６によっ
てリフレッシュアドレスが発生させられている。一般に
、列デコーダによる列アドレスの選択の間隔は５０ｎｓ
程度であり、一方、通常のリフレッシュサイクルの規格
としては、リフレッシュの間隔は約１６μｓ以内であれ
ばよい。したがって、リフレッシュアドレスの発生タイ
ミングをこの規格に対応させるためには、列デコーダの
列選択動作すなわち／ＣＡＳのＨレベルからＬレベルへ
の変化をトリガとすることなく、リフレッシュアドレス
発生回路６にリングオシレータ等を設け、このオシレー
タの出力に基づいて、適切な間隔でリフレッシュアドレ
スを発生することも可能である。

【００５９】図４はこの発明の特徴部分である、センス
アンプＳｂｍの具体的構成を示す回路図である。

【００６０】図において、ｐ型トランジスタＱ１　とｎ
型トランジスタＱ２　とのソースまたはドレインの一方
にビット線Ｂｍが接続される。一方、ｐ型トランジスタ
Ｑ３　とｎ型トランジスタＱ４　とのソースまたはドレ
インの一方にビット線／Ｂｍが接続される。ビット線Ｂ
ｍはまたトランジスタＱ３　およびＱ４　のゲートに接
続し、ビット線／ＢｍはまたトランジスタＱ１　および
Ｑ２　のゲートに各々接続する。トランジスタＱ１　お
よびＱ３　のソースまたはドレインの他方にはセンスア
ンプ活性化信号φｓｂが接続され、トランジスタＱ２　
およびＱ４　のソースまたはドレインの他方にはセンス
アンプ活性化信号／φｓｂがそれぞれ接続される。この
ようにセンスアンプＳｂｍが構成されることにより、ビ
ット線Ｂｍとビット線／Ｂｍ間に現われた電位差が駆動
信号φｓｂおよび／φｓｂがＨレベルおよびＬレベルに
変化することによってセンスアンプＳｂｍに保持される
。

【００６１】図５は図１の行アドレスバッファ／ラッチ
回路７の具体的構成を示す回路図であり、図６はこの行
アドレスバッファ／ラッチ回路の動作を説明するための
各制御信号の波形図である。

【００６２】図において、通常の読出し動作または書込
み動作においては、アドレス端子１から入力されたアド
レス信号ＡＤＤは、破線で示されているラッチ部分ＬＡ
によって保持されるとともに、行アドレス信号ＲＡおよ
び／ＲＡとして行デコーダ１１へ出力される。

【００６３】一方、リフレッシュ動作が読出し動作また
は書込み動作に並行して行なわれている場合、制御信号
φＴ　がＨレベルからＬレベルに変化することによって
、アドレス端子１に入力されたアドレス信号は行デコー
ダ１１へは出力されず、代わりに、リフレッシュアドレ
ス発生回路６によって発生されたアドレス信号ＡＤｒが
、行アドレス信号ＲＡおよび／ＲＡとして行デコーダ１
１に出力される。リフレッシュ動作が終了したとき、リ
フレッシュアドレス発生回路６からのアドレス信号ＡＤ
ｒは行デコーダ１１へは出力されず、ラッチ部分ＬＡに
ラッチされていた外部から与えられたアドレス信号が、
行アドレス信号としてＲＡおよび／ＲＡとして行デコー
ダ１１へ出力される。

【００６４】図７および図８は図１に示されたリフレッ
シュアドレス発生回路６の具体的構成を示す回路図であ
り、図９はその回路動作を説明するための制御信号の波
形図である。

【００６５】なお本図においては、アドレスデータとし
て、ＡＤｒ０　とＡＤｒ１　の２ビットのデータに対す
る回路構成およびアドレスの発生について説明している
が、実際には、ＤＲＡＭのアドレスを規定するための必
要ビット数の列アドレスデータを発生するように構成さ
れるものである。

【００６６】図において、信号／ＣＡＳが入力されるこ
とによって、所定時間遅延した制御信号φｃおよび／φ
ｃが発生する。この制御信号の発生によって、アドレス
信号ＡＤｒ０　およびＡＤｒ１　の信号が発生され、行
アドレスバッファ／ラッチ７に出力される。

【００６７】図１０はこの発明の他の実施例として、図
１に示されているセンスアンプＳｂｌ〜Ｓｂｑの代わり
に設けた場合のラッチ回路の具体的構成を示す図である
。

【００６８】図において、基本的な構成は図４に示した
センスアンプＳｂｍと同様であるが、異なる点として、
図４のセンスアンプ駆動信号φｓｂおよび／φｓｂの代
わりに、電源電位Ｖｃｃおよび接地電位が与えられてい
る。この場合、先の実施例とは異なり、駆動信号が与え
られていないために、ビット線Ｂｍおよび／Ｂｍに現わ
れた電位差に応答してビット線を駆動することができず
単にその電位差を保持するだけである。したがって、電
位差に応答したビット線の駆動は図１に示されているセ
ンスアンプＳａｌ〜Ｓａｑによって行なう必要がある。

【００６９】図１１はこの実施例におけるページモード
読出し動作に並行して行なわれるリフレッシュ動作を説
明するための各種制御信号の波形図であり、図１２は同
様にこの実施例におけるページモード書込み動作に並行
して行なわれるリフレッシュ動作を説明するための各種
制御信号の波形図である。

【００７０】以下この実施例における動作を先の実施例
と異なる点を主に説明する。

【００７１】まず、時刻ｔ１とｔ２との間でワード線Ｗ
Ｌｉの立上げによって読出されたメモリセルのデータが
、制御信号φＴ　を立上げることによって、ラッチ回路
Ｌｂｌ〜Ｌｂｑに転送される。このとき、センスアンプ
Ｓａｌ〜Ｓａｑを駆動するためのセンスアンプ駆動信号
φｓａおよび／φｓａも変化し、センスアンプを駆動す
る。次に、制御信号φＴ　をＨレベルからＬレベルに変
化させて、ラッチ回路の部分とビット線との接続を切離
す。そしてワード線を立上げてセンスアンプ駆動信号φ
ｓａおよび／φｓａを変化させることによって順次所定
のワード線を選択しリフレッシュする動作については先
の実施例と同様である。リフレッシュ動作が終了した後
、ラッチ回路に保持されていたデータを所定のメモリセ
ルに戻す動作においても（時刻ｔ６以降）、センスアン
プ駆動信号φｓａおよび／φｓｂを変化させている。 すなわち、センスアンプＳａｌ〜Ｓａｑを駆動すること
によって、ラッチ回路の各々に保持されていたデータに
基づいてビット線を駆動した後メモリセルに書込む動作
が行なわれている。この理由は、ラッチ回路では単にビ
ット線間に現われた電位差を保持しているだけなので、
その保持データを所望のメモリセルに高速に信頼性よく
書込むためには、センスアンプの駆動を行なった方が好
ましいからである。

【００７２】このようにビット線対の各々にラッチ回路
を設けることによっても、ページモード動作における読
出し動作または書込み動作の間にもリフレッシュ動作を
並行して行なうことができる。

【００７３】なお、上記実施例では、ページモード動作
における読出し動作および書込み動作に適用しているが
、ページモード動作のみにかかわらず、通常の読出し動
作および書込み動作においても、同様に並行してリフレ
ッシュ動作を行なうことができる。

【００７４】

【発明の効果】この発明は以上説明したとおり、保持手
段がビット線対の各々の電位差を保持した状態でメモリ
セルのリフレッシュ動作が行なわれるので、リフレッシ
ュ動作のために読出し動作等を中断することなく、メモ
リセルの情報電荷が出力されるなど使い勝手が向上する
。

【図面の簡単な説明】

【図１】この発明の一実施例によるＤＲＡＭの具体的構
成を示すブロック図である。

【図２】この発明の一実施例によるＤＲＡＭのページモ
ードにおける読出し動作に並行して行なわれるリフレッ
シュ動作を説明するための制御信号の波形図である。

【図３】この発明の一実施例によるＤＲＡＭのページモ
ードにおける書込み動作に並行して行なわれるリフレッ
シュ動作を説明するための制御信号の波形図である。

【図４】図１に示されているセンスアンプＳｂｍの具体
的構成を示す回路図である。

【図５】図１に示されている行アドレスバッファ／ラッ
チ回路の具体的構成を示す図である。

【図６】図５の行アドレスバッファ／ラッチ回路の動作
を説明するための制御信号の波形図である。

【図７】図１に示されているリフレッシュアドレス発生
回路の一部分の具体的構成を示す回路図である。

【図８】図１に示されているリフレッシュアドレス発生
回路の他の部分の具体的構成を示す回路図である。

【図９】図７および図８に示されているリフレッシュア
ドレス発生回路の動作を説明するための制御信号の波形
図である。

【図１０】この発明の他の実施例であって、図１のセン
スアンプＳｂｍに代えて用いられるラッチ回路Ｌｂｍの
具体的構成を示す回路図である。

【図１１】この発明の他の実施例におけるページモード
動作における読出し動作と並行して行なわれるリフレッ
シュ動作の内容を説明するための制御信号の波形図であ
る。

【図１２】この発明の他の実施例によるページモード動
作における書込み動作と並行して行なわれるリフレッシ
ュ動作を説明するための制御信号の波形図である。

【図１３】従来のＤＲＡＭの具体的構成を示すブロック
図である。

【図１４】従来のＤＲＡＭにおけるページモード動作に
よる読出し動作の説明をするための制御信号の波形図で
ある。

【図１５】従来のＤＲＡＭにおけるページモード動作に
よる書込み動作を説明するための制御信号の波形図であ
る。

【符号の説明】

３　　書込み回路 ５　　出力回路 ６　　リフレッシュアドレス発生回路 ７　　行アドレスバッファ／ラッチ回路８　　ワード線
駆動回路 ９　　列アドレスバッファ回路 １１　　行デコーダ １２　　列デコーダ Ｓｂｌ〜Ｓｂｑ　　センスアンプ Ｑｌ１　およびＱｌ２　〜Ｑｑ１　およびＱｑ２　　　
ｎ型トランジスタ

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　行と列とからなるマトリックス状に配
   列され、情報電荷を保持する複数のメモリセルと、各々
   が前記メモリセルの行に対応して設けられ、対応した行
   のメモリセルに接続される複数のビット線対と、各々が
   前記ビット線対に交差する方向であって、前記メモリセ
   ルの列に対応して設けられ、対応した列のメモリセルに
   接続される複数のワード線と、前記ワード線のいずれか
   を選択し、選択されたワード線に接続されたメモリセル
   の各々の情報電荷を前記ビット線対の各々のビット線の
   一方に読出す読出し手段と、各々が前記ビット線対の各
   々に対応して設置され、前記読出し手段によってメモリ
   セルの各々の情報電荷が読出されたとき、前記ビット線
   対の各々のビット線間に現われた電位差を増幅する複数
   のセンスアンプと、各々が前記ビット線対の各々に対応
   して設けられ、対応するビット線に接続されて前記増幅
   されたビット線対の各々のビット線の電位差を保持する
   複数の保持手段と、前記保持手段の各々が対応するビッ
   ト線対の各々のビット線の電位差を保持した状態で、前
   記保持手段と前記ビット線対との接続を解除する複数の
   解除手段と、前記解除手段が能動化された状態で、前記
   メモリセルに対してリフレッシュ動作を行なうリフレッ
   シュ手段と、前記保持手段に保持された、前記ビット線
   対の各々に対応した電位差を順次出力する出力手段とを
   備えた、半導体記憶装置。