JP4486777B2 - モニターリング回路を有する半導体メモリ装置 - Google Patents
モニターリング回路を有する半導体メモリ装置 Download PDFInfo
- Publication number
- JP4486777B2 JP4486777B2 JP2002298725A JP2002298725A JP4486777B2 JP 4486777 B2 JP4486777 B2 JP 4486777B2 JP 2002298725 A JP2002298725 A JP 2002298725A JP 2002298725 A JP2002298725 A JP 2002298725A JP 4486777 B2 JP4486777 B2 JP 4486777B2
- Authority
- JP
- Japan
- Prior art keywords
- dummy
- word line
- bit line
- semiconductor memory
- memory device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
- G11C29/025—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in signal lines
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/50—Marginal testing, e.g. race, voltage or current testing
- G11C29/50012—Marginal testing, e.g. race, voltage or current testing of timing
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/14—Word line organisation; Word line lay-out
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Dram (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Description
【発明が属する技術分野】
本発明は、半導体メモリ装置(Semiconductor Memory Device)に関し、特に、ワードライン(word line)やビットライン(bit line)のようなライン遅延を測定するか、またはモデルパラメータのようなデバイス特性を測定できるようにするモニターリング回路(monitoring circuit)を備える半導体メモリ装置に関する。
【0002】
【従来の技術】
半導体メモリ装置の集積度(density)が高くなることに伴って、ワードラインやビットラインのRC遅延、モデルパラメータ(model parameter)などのデバイス特性(device characteristic)が極めて重要視されている。これはデバイスの内部動作に対する正確なタイミング(timing)を合せることに重要な要素であって、またチップの製造社の立場においては製品の競争力を決定する重要な因子(factor)であるためである。
【0003】
しかし、現在、このような信頼性あるデバイス特性の測定方法が不足した実情であり、また測定方法も、例えば、ライン遅延を直接測定できず間接的に測定するなど、不正確なデータを得るしかなかった。
【0004】
これと関連し、図7は従来のメモリセルブロックの一部分を簡略に示している。図7は、DRAMセル(DRAM cell)構造の一般的な構成であって、ロウデコーダ(Row Decoder;図示せず)から出力されるメーンワードライン信号mwlzがワードラインドライバWDを駆動すれば、前記ワードラインドライバWDがメモリーセル2に連結されたワードラインWLnにワードラインブースティング信号Pxを供給する構造を示している。
【0005】
一方、従来には一般に、工程の安定のため、ワードラインWLnのエッジにワードラインWLnと全く同様な幅とスペースとを有したダミー(Dummy)ワードラインをさらに構成することになる。これと関連して図7の動作を詳しく説明すれば、ロウアドレス(row address)によりメーンワードラインmwlzが選択され、ロウアドレス0、1によりPx0ないし3のいずれか一つのPxが選択されればワードラインWLnのレベルがVppレベル(これは電源電圧より高い昇圧電圧を示すものであって、一般的な技術である)に変え、この電圧が選択されたメーンワードライン信号mwlzにより一つのワードラインWLnがVppレベルに駆動される。
【0006】
【発明が解決しようとする課題】
しかし、工程上備えているダミーワードラインDummy WLは使用しないワードラインであるため接地(ground)レベルに固定されている。また、ダミービットラインDummy BLもビットラインプリチャージ電圧であるVblpレベルに印加される。
【0007】
このような構造においては、実際に製品を製造した後、ワードラインWLnまたはビットラインBLがどのぐらい速く所望の電圧まで上がるかが製品の特性を決定するものであって、これはチップ設計上極めて重要な要素である。例えば、ビットラインセンスアンプ(BL Sense Amplifier)のイネーブル(enable)時間、tRCD min、モデルパラメータと実際デバイスとの一致性などが判断できることになる。しかし、従来にはこれを正確に測定できず、殆どは金属から構成されて測定可能なデータライン(data line)を測定した後、これを推測して間接的に不正確なデータしか得られなかった。
【0008】
そこで、本発明は、前記従来の技術の問題点に鑑みてなされたものであって、ワードラインやビットラインのようなライン遅延を測定するか、またはモデルパラメータのようなデバイス特性を測定可能にするモニターリング回路を備える半導体メモリ装置を提供することにその目的がある。
【0009】
また、本発明はダミーワードラインDummy WLまたはダミービットラインを用いて、デバイス特性を測定可能にするモニターリング回路を備える半導体メモリ装置を提供することにその目的がある。
【0010】
また、本発明は、ワードラインまたはビットラインのRC遅延及びモデルパラメータの正確な分析ができるようにするモニターリング回路を備える半導体メモリ装置を提供することにその目的がある。
【0011】
【課題を解決するための手段】
前記目的を達成するため、本発明は、ノーマルワードラインと別に形成されるダミーワードラインと、前記ダミーワードラインを駆動するダミーワードラインドライバと、前記ダミーワードラインドライバを制御する制御回路と、前記ダミーワードラインに印加される電圧レベルをテストモードのような特定モードにて測定者が任意に変化させて設定した基準電圧と比較する比較手段と、前記比較手段から出力される信号を外部に出力するための手段とを備えた半導体メモリ装置を提供するものである。
【0012】
また、前記目的を達成するため、本発明は、ノーマルビットラインと別に形成されるダミービットラインと、前記ダミービットラインに印加されるデータを増幅するダミービットラインセンスアンプと、前記ダミービットラインセンスアンプを制御する制御信号を供給する制御回路と、前記ダミービットラインに印加される電圧をテストモードのような特定モードにて測定者が任意に変化させて設定した基準電圧と比較する比較手段と、前記比較手段から出力される信号を外部に出力するための手段とを備えた半導体メモリ装置を提供するものである。
【0013】
また、前記目的を達成するため、本発明は、ノーマルワードラインと別に形成されるダミーワードラインと、ノーマルビットラインと別に形成されるダミービットラインと、前記ダミーワードラインと前記ダミービットラインとに連結されて同ダミーワードラインとダミービットラインに印加される電圧をテストモードにて測定者が任意に変化させて設定した基準電圧の電圧レベルとそれぞれ比較して測定するモニターリング手段と、前記モニターリング手段を制御するための制御回路とを備えること特徴とする半導体メモリ装置を提供するものである。
【0014】
【発明の実施の形態】
以下、本発明の好ましい実施形態を、添付する図面を参照しながら詳細に説明する。
【0015】
図1は、本発明にかかるモニターリング回路を有する半導体メモリ装置の構造を示す回路図である。
【0016】
図1の構成は、発明の理解のため、本発明によるモニターリング回路がワードラインに対するモニターリング手段と、ビットラインに対するモニターリング手段とを全て備えた好適の実施形態の構成を示す。
【0017】
チップ設計または製品のリビジョン(revision)など目的に応じて、ワードラインモニターリング回路のみ、またはビットラインモニターリング回路のみを別に備えてデバイス特性を測定することもできるが、本発明ではこれら全てを備えた実施形態を具現して説明する。
【0018】
その構成は、セルアレイCA(本発明の要旨を理解し易くするため、図1ではノーマルセル(normal cell)の構成については省略する)と、ノーマルワードラインと別に形成されダミーセル(Dummy cell)に連結されるダミーワードラインDummy WLと、ノーマルビットラインと別に形成され前記ダミーセルに連結されるダミービットラインDummy BLと、前記ダミーワードラインDummy WLを駆動するダミーワードラインドライバ10と、前記ダミービットラインDummy BLに印加されるデータを増幅するダミービットラインセンスアンプ20と、前記ダミーワードラインDummy WLに印加される電圧を第1基準電圧Vref1と比較する第1比較手段30Aと、前記ダミービットラインDummy BLに印加される電圧を第2基準電圧Vref2と比較する第2比較手段30Bと、前記ダミービットラインDummy BLに印加される電圧を第3基準電圧Vref3と比較する第3比較手段30Cと、前記ダミーワードラインDummy WLまたはダミービットラインDummy BLの電圧を測定するように制御する複数の制御信号を発生する制御回路40からなる。
【0019】
図1の構成において、ダミーワードラインドライバ10とダミービットラインセンスアンプ20と、第1ないし第3の比較手段30A、30B、30Cと、これらを制御する制御回路40とが本発明によるモニターリング回路を構成する。そして、前記制御回路40は、ダミーワードラインドライバ10とダミービットラインセンスアンプ20と、第1ないし第3の比較手段30A、30B、30Cとを制御する複数の制御信号in1、in2、...、in8を発生させるが、本発明では、この制御回路40を図5のようなタイミング信号発生回路(timing generator)により具現し、これに対しては後に述べる。
【0020】
また、図1の構成において、出力信号out1、out2、out3は、チップ外部に連結される端子(terminal)、またはパッド(pad)を介して外部に連結される信号であって、本発明でモニターリングされた測定値、または所定の必要値を意味する。
【0021】
まず、図1の構成によってモニターリングする過程を具体的に説明する。
【0022】
図2は、図1の構造によるワードライン遅延を測定するモニターリング回路の実施形態を示す詳細回路図である。図2の構成は、セルアレイCAと、前記セルアレイCA内のノーマルワードラインWLnを駆動するワードラインドライバWDと、図1の制御回路40の制御信号in1の入力に応答して前記セルアレイCA内のダミーワードラインDummy WLを駆動するダミーワードラインドライバ10と、前記ダミーワードラインDummy WLに印加される電圧を第1基準電圧Vref1と比較する第1比較手段30Aと、前記制御信号in1を入力して前記第1比較手段30Aを駆動する駆動手段50とから構成される。
【0023】
前記構成において、前記ダミーワードラインドライバ10を構成するCMOS回路(P2、N3)は、前記ノーマルワードラインドライバWDを構成するCMOS回路(P1、N1)とそのサイズを同一に具現することが好ましく、これはノーマルワードラインを測定することにおいて、より正確なデータを得るためのものである。また、ダミーワードラインドライバ10に供給される電源レベルもノーマルワードラインブースティング信号Pxの電圧レベルと同一になるように昇圧電圧Vppを供給するように構成した。第1比較手段30Aの構成は、制御信号in1の入力に応答してダミーワードラインDummy WLと第1基準電圧Vref1を入力する差動増幅器30A−1と、前記差動増幅器30A−1の出力信号を増幅してout2端子に出力するドライバ30A−2とから構成される。前記差動増幅器30A−1は、公知の差動増幅器(Differential Amplifier)から構成し、前記ドライバ30A−2は、3個の直列連結されたCMOSインバータから構成した。
【0024】
図3は、図1の測定用ダミーセル4の一例を示す回路図である。その構成は、通常のDRAMセル構造のダミーセルに、制御回路40の出力信号in2の制御を受けるNMOSトランジスタN4を介してセルアレイ用電源電圧CVddを供給する構成からなる。従って、例えば測定モード時に活性化されるin2信号よりダミーセルにCVddの電圧、すなわち、論理“ハイ(high)”レベルのデータが書き込まれるようにする。
【0025】
図4は、図1のダミービットラインセンスアンプ20の一例を示す回路図である。本発明によるビットラインセンスアンプ20の構成は、通常のノーマルビットラインセンスアンプと同一に具現しながら、本発明による制御回路40の制御によって動作するように具現したものである。これは、ノーマルビットラインの遅延のような特性を正確に測定するためである。すなわち、その構成は、ダミービットラインDummy BL、BLbに印加されるデータを増幅するためのセンスアンプ手段22と、前記ダミービットラインDummy BL、BLbをプリチャージ(precharge)及び等化(equalization)するためのプリチャージ手段24と、感知動作の時、セル側のダミービットラインDummy BL、BLbとセンスアンプ手段22側のダミービットラインDummy BL、BLbとを互いに隔離させるためのアイソレーショントランジスタ26A、26Bとからなる。
【0026】
図4において、ダミービットラインセンスアンプ20は、制御信号in8によりその動作が制御され、感知及びプリチャージ動作に対しては通常のセンスアンプと同じ動作を行うので回路動作の詳細な説明は省略する。
【0027】
図5は、図1の制御回路40、すなわち、タイミング信号発生回路の詳細回路図である。図5にて、in test信号はスペシャルテスト(special test)モードのような特定モード時にイネーブル(enable)される信号であって、tRAS後にディセーブル(disable)される信号である。このin test信号を利用して、図6のタイミング図を満足する回路を簡略に具現したものである。図5を参照すれば、テストモード時に種々の制御信号in1、 1n2、1n4、1n6、1n8、1n9が発生することになる。
【0028】
図6は、図1の動作タイミング図である。図6を参照しながら、本発明によるモニターリング回路の動作を説明する。
【0029】
まず、テストモード時に活性化されるin test信号により制御信号in1が発生すれば、図2においてダミーワードラインドライバ10が駆動されてダミーワードラインDummy WLがVppレベルに駆動される。この場合、第1比較手段30AでダミーワードラインDummy WLと第1基準電圧Vref1(この場合、Vref1端子を介して入力される)とを互いに比較する。それで、例えばダミーワードラインDummy WLの電圧レベルが第1基準電圧Vref1より高くなれば、差動増幅器30A−1の出力ノード38は、論理“ハイ”レベルから論理“ロー”レベルに変化される(以前動作では第1基準電圧Vref1がより高い状態であったので、論理“ハイ”レベルを保持していた)。
【0030】
前記差動増幅器30A−1の動作過程を詳細に説明すれば、前記差動増幅器30A−1の駆動手段50によりその出力ノードn50が論理“ハイ”となれば、差動増幅器30A−1のT5のゲートが論理“ハイ”となりながら、ノード36から電流が接地(ground)に流れ始める。ここで、差動増幅器30A−1を構成する2個のPMOSトランジスタT1、T2は、互いにサイズが同じであり、2個のNMOSトランジスタT3、T4もサイズが互いに同じに構成する。それで、前記2個のPMOSトランジスタT1、T2は、ノード32、38に印加される電圧に関係せず一定の電流を駆動することになる。
【0031】
このような構造下において、ダミーワードラインドライバ10が動作することになれば、まず初期動作時、ダミーワードラインDummy WLのレベルがまだ第1基準電圧Vref1より低ければ、トランジスタT4がトランジスタT3より大きくターンオン(turn on)されてトランジスタT4に流れる電流がより大きい。
【0032】
すると、ノード32よりノード38がよりローレベルに低くなる。そしてノード32の電圧レベルによりトランジスタT1、T2のゲート電圧が上昇するので、これらT1、T2に流れる電流は減少することになる。従って、結果的に差動増幅器30A−1の出力ノードである38は論理“ロー”となる。
【0033】
次いで、前記ダミーワードラインDummy WLのレベルが続いて上昇して第1基準電圧Vref1より高くなれば、トランジスタT3がトランジスタT4より大きく“ターンオン”されてノード32の電圧レベルが低くなることになる。すると、トランジスタT1、T2のゲートがさらに“ロー”に低くなるので、トランジスタT2の電流駆動能力がトランジスタT4より大きいため出力ノード38のレベルは、論理“ハイ”になる。
【0034】
一方、差動増幅器30A−1の出力ノードである38は、比較的電流駆動能力が弱い構造で発生するので、この信号を測定パッドであるout2を介して測定するためには信号を増幅すべきであるが、この役割をドライバ30A−2が担当する。
【0035】
そして、図2の第1比較手段30Aは、ノーマル動作時に続いて比較動作を行えば、電流を用いることになって、待機電流(stand-by current)が大きくなり得る。これを防止するため、ノーマル動作時、第1比較手段30Aをオフ(off)させ、ダミーワードラインDummy WL駆動時にのみオン(on)にして比較動作を行うように、制御信号in1の出力を用いて比較手段30Aの駆動をイネーブルされるようにした。これは、差動増幅器30A−1の駆動トランジスタT5がin1信号のイネーブルにより駆動されることを通じて分かる。
【0036】
このようなワードライン測定動作において、本発明は単にダミーワードラインDummy WLがある決められた電圧レベルに到達する時間を測定のみするためのものではないということに注目すべきである。すなわち、基準電圧Vref1を変化させながらダミーワードラインDummy WLが前記基準電圧Vref1より上がるその時点を判断することができるようにしたものである。従って、測定者がワードラインが1V、3V、Vextレベルなど所望の電圧をVrefに印加すれば、比較手段30AによりダミーワードラインDummy WLが基準電圧より高くなれば、比較手段出力信号を出力する。アナログ(analog)で動作するワードラインをディジタルに変化させ、制御信号in1から測定用パッド(out2)までの遅延を測定すれば、ダミーワードラインDummy WLのRC遅延を検出し得る。よって、以後のデバイスを設計する時、正確なワードラインRC遅延値をモニターリングすることができる。
【0037】
一方、ダミーワードラインDummy WLを駆動する前に測定用ダミーセルに論理“ハイ”レベルのデータを書き込むべきであるが、これは制御信号in2により実行される。すなわち、図6のタイミング図のように、in test信号が“ハイ”レベルである場合には、in2信号が“ハイ”レベルを保持して、図3のNMOSトランジスタN4がオン状態になってダミーセルにCVddレベルのデータが書き込まれる。次いで、in test信号によりテスト動作が実行されれば、in2信号が論理“ロー”になって図3のNMOSトランジスタN4がオフされる。
【0038】
それで、ダミーワードラインDummy WLがイネーブルされれば、ノーマルセルのように単にセルキャパシタンス(cell capacitance)のみによって、ダミービットラインにチャージシェアリング(cahrge sharing)動作が進行される。
【0039】
ここで、図1及び図4を参照すれば、ダミーワードラインDummy WLがイネーブルされれば、ダミービットラインDummy BLはダミーセルのチャージシェアリングにより常に“Vblp(ビットラインプリチャージ電圧)+dv(チャージシェアリングにより加えられた電圧)”レベルになり、これに対しダミービットラインDummy BLbは常にVblpレベルに固定されている。そして、第2比較手段30Bを介して、使用者が印加したパッド(Vref2)よりダミービットラインDummy BLが高くなれば出力out1が発生する。このout1信号が論理“ロー”レベルになれば、使用者が目標としたレベルになった状態であるため、このout1信号を受けてダミービットラインセンスアンプ20を駆動する。すなわち、out1信号が論理“ロー”になれば、図5の制御回路図においてin8信号が発生することが分かる。また、図4及び図6を参照すれば、制御信号in8はダミービットラインセンスアンプ20の駆動トランジスタである22A、22Bを駆動させて、ダミービットラインBL、BLbを感知するようにする。この場合、タイミング的にダミービットラインBL、BLbをプリチャージ電圧Vblpに保持させるプリチャージ手段24の制御信号in4を制御信号in8より先に論理“ロー”にすべきである。
【0040】
感知動作が開始されれば、ダミービットラインBLは論理“ハイ”に、ダミービットラインBLbは論理“ロー”に変えることになる。勿論、これはダミーセルに常に論理“ハイ”のデータを書き込むためのものである。前記ダミービットラインBLを外部から印加した第3基準電圧Vref3と比較して、ダミービットラインBLが第3基準電圧Vref3より高ければこれを感知することになり、その結果をout3信号として出力することになる。
【0041】
一方、図6のように、制御回路40から出力される制御信号in4は、ディセーブルの時に制御信号in1より遅くなるべきである。なぜならば、ダミービットラインBL、BLbがビットラインプリチャージ電圧Vblpにプリチャージされ、この場合、ダミーワードラインDummy WLがイネーブルされていれば、制御信号in4により連結されたVblpが制御信号in2により連結されたCVddに電流経路(current path)が生じることになる。それで制御信号in4がディセーブルされる時にin testに遅延を加えてこれを解決した。
【0042】
前記のような本発明の回路構成において、第1比較手段30Aと第2比較手段30Bと第3比較手段30Cは、好ましく全て同じ構造で具現した。これは全て同じ環境条件下で感知するようにするためのものである。
【0043】
また、図4におけるダミービットラインセンスアンプ20のアイソレーショントランジスタ26A、26Bを追加したことも、実際にノーマルビットラインセンスアンプと同じ環境を提供するために構成したものである。このようにすることによって、ダミービットラインまたはダミーワードラインDummy WLの環境がノーマルビットライン、またはノーマルワードラインの環境と同一化させて、より測定値の正確度を向上させたものである。
【0044】
一方、本発明ではモニターリング回路を構成する各回路を可能な限り、簡略な構成に具現するようにしたが、これはその目的を同一に達成するためには多様な設計が可能であり、また必要に応じて新回路を追加することによって、さらに他のデバイス特性を測定可能である。
【0045】
【発明の効果】
上述したようになされる本発明のモニターリング回路を用いると、正確なワードラインまたはビットラインのRC遅延が分かるので、ワードラインモデルパラメータとの比較、デバイス内部動作において正確なタイミングを有する製品の具現が可能となる。
【0046】
また、製品の競争力を向上させることができ、特に新製品の開発のリビジョン(revision)時に有用なデータとして用いられることのできる効果がある。
【図面の簡単な説明】
【図1】 本発明にかかるモニターリング回路を有する半導体メモリ装置の構造を示す回路図である。
【図2】 図1の構造にかかるワードライン遅延を測定するモニターリング回路の実施形態を示す詳細回路図である。
【図3】 図1の測定用ダミーセルの一例を示す回路図である。
【図4】 図1のダミービットラインセンスアンプの一例を示す回路図である。
【図5】 図1の制御回路の回路図である。
【図6】 図1の動作タイミング図である。
【図7】 従来の技術にかかる半導体メモリ装置のメモリーセル構造の簡略な構成を示す回路図である。
【符号の説明】
CA セルアレイ
WD ノーマルワードラインドライバ
WLn ノーマルワードライン
Dummy WL ダミーワードライン
10 ダミーワードラインドライバ
20 ダミービットラインセンスアンプ
22 差動増幅器
24 ビットラインプリチャージ手段
30A、30B、30C 比較手段
40 制御回路
50 駆動手段
Claims (18)
- ノーマルワードラインと別に形成されるダミーワードラインと、
前記ダミーワードラインを駆動するダミーワードラインドライバと、
前記ダミーワードラインドライバを制御する制御回路と、
前記ダミーワードラインに印加される電圧レベルをテストモードのような特定モードにて測定者が任意に変化させて設定した基準電圧と比較する比較手段と、
前記比較手段から出力される信号を外部に出力するための手段とを備えた半導体メモリ装置。 - 前記制御回路は、タイミング信号発生回路からなることを特徴とする請求項1に記載の半導体メモリ装置。
- 前記比較手段は、前記ダミーワードラインに印加される電圧レベルを所定の基準電圧と比較する差動増幅器と、前記差動増幅器の出力を増幅するドライバとを含んでなることを特徴とする請求項1に記載の半導体メモリ装置。
- 前記ノーマルワードラインを駆動するノーマルワードラインドライバをさらに備えることを特徴とする請求項1に記載の半導体メモリ装置。
- 前記ダミーワードラインドライバと前記ノーマルワードラインドライバとの構成トランジスタのサイズが互いに同じであることを特徴とする請求項4に記載の半導体メモリ装置。
- ノーマルビットラインと別に形成されるダミービットラインと、
前記ダミービットラインに印加されるデータを増幅するダミービットラインセンスアンプと、
前記ダミービットラインセンスアンプを制御する制御信号を供給する制御回路と、
前記ダミービットラインに印加される電圧をテストモードのような特定モードにて測定者が任意に変化させて設定した基準電圧と比較する比較手段と、
前記比較手段から出力される信号を外部に出力するための手段とを備えた半導体メモリ装置。 - 前記制御回路は、タイミング信号発生回路からなることを特徴とする請求項6に記載の半導体メモリ装置。
- 前記比較手段は、前記ダミーワードラインに印加される電圧レベルを所定の基準電圧と比較する差動増幅器と、前記差動増幅器の出力を増幅するドライバとを含んでなることを特徴とする請求項6に記載の半導体メモリ装置。
- 前記ノーマルビットラインを感知するノーマルビットラインセンスアンプをさらに備えることを特徴とする請求項6に記載の半導体メモリ装置。
- 前記ダミービットラインセンスアンプと前記ノーマルビットラインセンスアンプとの構成トランジスタを互いに同一に具現することを特徴とする請求項9に記載の半導体メモリ装置。
- ノーマルワードラインと別に形成されるダミーワードラインと、
ノーマルビットラインと別に形成されるダミービットラインと、
前記ダミーワードラインと前記ダミービットラインとに連結されて同ダミーワードラインとダミービットラインに印加される電圧をテストモードにて測定者が任意に変化させて設定した基準電圧の電圧レベルとそれぞれ比較して測定するモニターリング手段と、
前記モニターリング手段を制御するための制御回路とを備えること特徴とする半導体メモリ装置。 - 前記制御回路は、タイミング信号発生回路からなることを特徴とする請求項11に記載の半導体メモリ装置。
- 前記モニターリング手段は、
前記ダミーワードラインを駆動するダミーワードラインドライバと、
前記ダミーワードラインに印加される電圧レベルを所定の第1基準電圧と比較する第1比較手段と、
前記第1比較手段から出力される信号を外部に出力するための第1手段と、
前記ダミービットラインに印加されるデータを増幅するダミービットラインセンスアンプと、
前記ダミービットラインに印加される電圧を所定の第2基準電圧と比較する第2比較手段と、
前記第2比較手段から出力される信号を外部に出力するための第2手段と
を含んでなることを特徴とする請求項11に記載の半導体メモリ装置。 - 前記第1及び第2比較手段は、
前記ダミーワードラインに印加される電圧レベルを所定の基準電圧と比較する差動増幅器と、
前記差動増幅器の出力を増幅するドライバと
を含んでなる構成から各々なるを特徴とする請求項13に記載の半導体メモリ装置。 - 前記ノーマルワードラインを駆動するノーマルワードラインドライバをさらに備えることを特徴とする請求項11に記載の半導体メモリ装置。
- 前記ダミーワードラインドライバと前記ノーマルワードラインドライバとの構成トランジスタのサイズが互いに同じであることを特徴とする請求項15に記載の半導体メモリ装置。
- 前記ノーマルビットラインを感知するノーマルビットラインセンスアンプをさらに備えることを特徴とする請求項11に記載の半導体メモリ装置。
- 前記ダミービットラインセンスアンプと前記ノーマルビットラインセンスアンプとの構成トランジスタを互いに同一に具現することを特徴とする請求項17に記載の半導体メモリ装置。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR10-2001-0068131A KR100454259B1 (ko) | 2001-11-02 | 2001-11-02 | 모니터링회로를 가지는 반도체메모리장치 |
KR2001-068131 | 2001-11-02 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2003217282A JP2003217282A (ja) | 2003-07-31 |
JP4486777B2 true JP4486777B2 (ja) | 2010-06-23 |
Family
ID=19715638
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002298725A Expired - Fee Related JP4486777B2 (ja) | 2001-11-02 | 2002-10-11 | モニターリング回路を有する半導体メモリ装置 |
Country Status (4)
Country | Link |
---|---|
US (1) | US6580649B2 (ja) |
JP (1) | JP4486777B2 (ja) |
KR (1) | KR100454259B1 (ja) |
DE (1) | DE10216607B4 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009158081A (ja) * | 2007-12-27 | 2009-07-16 | Dongbu Hitek Co Ltd | メモリ素子のテスト装置 |
Families Citing this family (26)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4639030B2 (ja) * | 2002-11-18 | 2011-02-23 | パナソニック株式会社 | 半導体記憶装置 |
US7046572B2 (en) * | 2003-06-16 | 2006-05-16 | International Business Machines Corporation | Low power manager for standby operation of memory system |
US7002861B2 (en) * | 2004-04-16 | 2006-02-21 | Taiwan Semiconductor Manufacturing Co., Ltd. | Memory device for controlling programming setup time |
JP2005332446A (ja) * | 2004-05-18 | 2005-12-02 | Fujitsu Ltd | 半導体メモリ |
US7084686B2 (en) * | 2004-05-25 | 2006-08-01 | Micron Technology, Inc. | System and method for open-loop synthesis of output clock signals having a selected phase relative to an input clock signal |
US7078951B2 (en) * | 2004-08-27 | 2006-07-18 | Micron Technology, Inc. | System and method for reduced power open-loop synthesis of output clock signals having a selected phase relative to an input clock signal |
US7085191B2 (en) * | 2004-10-21 | 2006-08-01 | Infineon Technologies Ag | Simulating a floating wordline condition in a memory device, and related techniques |
DE602005020414D1 (de) * | 2005-01-12 | 2010-05-20 | Infineon Technologies Ag | Pulsgesteuerter Wortleitungstreiber |
EP1686591B1 (en) * | 2005-01-28 | 2008-01-09 | STMicroelectronics S.r.l. | A memory device with a ramp-like voltage biasing structure based on a current generator |
KR100704025B1 (ko) * | 2005-09-09 | 2007-04-04 | 삼성전자주식회사 | 셀스트링에 배치되는 더미셀을 가지는 불휘발성 반도체메모리 장치 |
JP4983062B2 (ja) * | 2006-03-20 | 2012-07-25 | 富士通セミコンダクター株式会社 | メモリ装置 |
US20090109772A1 (en) | 2007-10-24 | 2009-04-30 | Esin Terzioglu | Ram with independent local clock |
JP2012022752A (ja) * | 2010-07-15 | 2012-02-02 | Elpida Memory Inc | 半導体装置及びその試験方法 |
KR101664346B1 (ko) * | 2010-10-06 | 2016-10-11 | 에스케이하이닉스 주식회사 | 전압 스큐를 조정하는 비휘발성 메모리 장치 및 그의 제어 방법 |
JP2012128895A (ja) * | 2010-12-13 | 2012-07-05 | Toshiba Corp | 半導体記憶装置 |
US8837226B2 (en) * | 2011-11-01 | 2014-09-16 | Apple Inc. | Memory including a reduced leakage wordline driver |
KR20140002928A (ko) * | 2012-06-28 | 2014-01-09 | 에스케이하이닉스 주식회사 | 셀 어레이 및 이를 포함하는 메모리 장치 |
US9236102B2 (en) | 2012-10-12 | 2016-01-12 | Micron Technology, Inc. | Apparatuses, circuits, and methods for biasing signal lines |
US9042190B2 (en) * | 2013-02-25 | 2015-05-26 | Micron Technology, Inc. | Apparatuses, sense circuits, and methods for compensating for a wordline voltage increase |
KR20150086933A (ko) * | 2014-01-21 | 2015-07-29 | 에스케이하이닉스 주식회사 | 반도체 메모리 장치 |
US9672875B2 (en) | 2014-01-27 | 2017-06-06 | Micron Technology, Inc. | Methods and apparatuses for providing a program voltage responsive to a voltage determination |
ITUA20163999A1 (it) | 2016-05-31 | 2017-12-01 | St Microelectronics Srl | Dispositivo di memoria con lettura progressiva di riga e relativo metodo di lettura |
KR20190068098A (ko) * | 2017-12-08 | 2019-06-18 | 삼성전자주식회사 | 다이나믹 랜덤 억세스 메모리 장치 |
US11074805B2 (en) * | 2019-12-19 | 2021-07-27 | Micron Technology, Inc. | Resistor-capacitor sensor circuit |
US11205338B2 (en) | 2019-12-19 | 2021-12-21 | Micron Technology, Inc. | Extracting the resistor-capacitor time constant of an electronic circuit line |
CN116110483B (zh) * | 2023-04-12 | 2023-09-05 | 长鑫存储技术有限公司 | 半导体器件的测试方法、设备及存储介质 |
Citations (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0214490A (ja) * | 1988-06-30 | 1990-01-18 | Ricoh Co Ltd | 半導体メモリ装置 |
JPH0519025A (ja) * | 1991-06-25 | 1993-01-26 | Nec Corp | 半導体集積回路 |
JPH05166397A (ja) * | 1991-12-12 | 1993-07-02 | Sharp Corp | 半導体メモリ装置 |
JPH05258559A (ja) * | 1992-03-10 | 1993-10-08 | Mitsubishi Electric Corp | 半導体記憶装置 |
JPH05303889A (ja) * | 1992-04-22 | 1993-11-16 | Mitsubishi Electric Corp | 半導体装置 |
JPH09259589A (ja) * | 1996-03-19 | 1997-10-03 | Hitachi Ltd | 半導体メモリ |
JPH1125699A (ja) * | 1997-07-02 | 1999-01-29 | Mitsubishi Electric Corp | 半導体記憶装置 |
JP2000113678A (ja) * | 1998-09-30 | 2000-04-21 | Toshiba Corp | 半導体記憶装置 |
JP2001256800A (ja) * | 2000-03-14 | 2001-09-21 | Mitsubishi Electric Corp | 半導体集積回路 |
JP2001291385A (ja) * | 2000-04-05 | 2001-10-19 | Nec Corp | 半導体記憶装置並びにその試験装置および試験方法 |
Family Cites Families (28)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS59168991A (ja) | 1983-03-16 | 1984-09-22 | Hitachi Ltd | 半導体メモリ装置 |
JPS62197990A (ja) * | 1986-02-25 | 1987-09-01 | Mitsubishi Electric Corp | 半導体記憶回路 |
JPH0194592A (ja) | 1987-10-06 | 1989-04-13 | Fujitsu Ltd | 半導体メモリ |
JPH0713877B2 (ja) * | 1988-10-19 | 1995-02-15 | 株式会社東芝 | 半導体メモリ |
JPH02161686A (ja) | 1988-12-13 | 1990-06-21 | Oki Electric Ind Co Ltd | Mos型半導体記憶装置 |
JP3058339B2 (ja) | 1990-07-23 | 2000-07-04 | 株式会社東芝 | ダイナミック型半導体記憶装置 |
US5245584A (en) | 1990-12-20 | 1993-09-14 | Vlsi Technology, Inc. | Method and apparatus for compensating for bit line delays in semiconductor memories |
EP0600142B1 (en) * | 1992-11-30 | 1999-05-06 | STMicroelectronics S.r.l. | High performance single port RAM generator architecture |
JPH06176568A (ja) | 1992-12-07 | 1994-06-24 | Fujitsu Ltd | 半導体記憶装置 |
JPH07211073A (ja) | 1994-01-10 | 1995-08-11 | Kawasaki Steel Corp | 半導体メモリ |
JPH07272484A (ja) | 1994-03-25 | 1995-10-20 | Nippon Telegr & Teleph Corp <Ntt> | 半導体メモリ |
JPH08273365A (ja) | 1995-03-31 | 1996-10-18 | Nec Corp | 半導体記憶装置 |
JP3272193B2 (ja) | 1995-06-12 | 2002-04-08 | 株式会社東芝 | 半導体装置およびその動作方法 |
US5596539A (en) | 1995-12-28 | 1997-01-21 | Lsi Logic Corporation | Method and apparatus for a low power self-timed memory control system |
JP3921718B2 (ja) | 1996-12-27 | 2007-05-30 | ヤマハ株式会社 | 半導体記憶装置 |
KR100232210B1 (ko) * | 1997-04-07 | 1999-12-01 | 김영환 | 오버드라이브 센싱 방법 |
US5881008A (en) | 1997-09-12 | 1999-03-09 | Artisan Components, Inc. | Self adjusting pre-charge delay in memory circuits and methods for making the same |
TW419669B (en) * | 1998-03-16 | 2001-01-21 | Nippon Electric Co | Semiconductor memory device |
US6026042A (en) | 1998-04-10 | 2000-02-15 | Micron Technology, Inc. | Method and apparatus for enhancing the performance of semiconductor memory devices |
JP3548423B2 (ja) | 1998-04-27 | 2004-07-28 | シャープ株式会社 | 半導体記憶装置 |
JPH11330414A (ja) | 1998-05-14 | 1999-11-30 | Oki Electric Ind Co Ltd | 半導体メモリ装置 |
JP3534609B2 (ja) | 1998-05-19 | 2004-06-07 | 株式会社ルネサステクノロジ | 半導体メモリ |
US6185135B1 (en) | 1999-01-05 | 2001-02-06 | International Business Machines Corporation | Robust wordline activation delay monitor using a plurality of sample wordlines |
US6236605B1 (en) * | 1999-03-26 | 2001-05-22 | Fujitsu Limited | Semiconductor integrated circuit and semiconductor memory device including overdriving sense amplifier |
KR100373854B1 (ko) * | 1999-10-01 | 2003-02-26 | 삼성전자주식회사 | 강유전체 커패시터의 분극 상태 변화에 따라 가변되는기준 전압을 발생하는 기준 회로를 갖는 강유전체 랜덤액세스 메모리 장치 |
US6181626B1 (en) | 2000-04-03 | 2001-01-30 | Lsi Logic Corporation | Self-timing circuit for semiconductor memory devices |
KR100668724B1 (ko) * | 2001-03-02 | 2007-01-26 | 주식회사 하이닉스반도체 | 파이프 카운터 회로 |
KR100403318B1 (ko) * | 2001-10-30 | 2003-10-30 | 주식회사 하이닉스반도체 | 센스앰프 전원공급 제어회로 |
-
2001
- 2001-11-02 KR KR10-2001-0068131A patent/KR100454259B1/ko not_active IP Right Cessation
-
2002
- 2002-01-08 US US10/038,720 patent/US6580649B2/en not_active Expired - Fee Related
- 2002-04-15 DE DE10216607A patent/DE10216607B4/de not_active Expired - Fee Related
- 2002-10-11 JP JP2002298725A patent/JP4486777B2/ja not_active Expired - Fee Related
Patent Citations (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0214490A (ja) * | 1988-06-30 | 1990-01-18 | Ricoh Co Ltd | 半導体メモリ装置 |
JPH0519025A (ja) * | 1991-06-25 | 1993-01-26 | Nec Corp | 半導体集積回路 |
JPH05166397A (ja) * | 1991-12-12 | 1993-07-02 | Sharp Corp | 半導体メモリ装置 |
JPH05258559A (ja) * | 1992-03-10 | 1993-10-08 | Mitsubishi Electric Corp | 半導体記憶装置 |
JPH05303889A (ja) * | 1992-04-22 | 1993-11-16 | Mitsubishi Electric Corp | 半導体装置 |
JPH09259589A (ja) * | 1996-03-19 | 1997-10-03 | Hitachi Ltd | 半導体メモリ |
JPH1125699A (ja) * | 1997-07-02 | 1999-01-29 | Mitsubishi Electric Corp | 半導体記憶装置 |
JP2000113678A (ja) * | 1998-09-30 | 2000-04-21 | Toshiba Corp | 半導体記憶装置 |
JP2001256800A (ja) * | 2000-03-14 | 2001-09-21 | Mitsubishi Electric Corp | 半導体集積回路 |
JP2001291385A (ja) * | 2000-04-05 | 2001-10-19 | Nec Corp | 半導体記憶装置並びにその試験装置および試験方法 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009158081A (ja) * | 2007-12-27 | 2009-07-16 | Dongbu Hitek Co Ltd | メモリ素子のテスト装置 |
Also Published As
Publication number | Publication date |
---|---|
KR100454259B1 (ko) | 2004-10-26 |
DE10216607A1 (de) | 2003-05-22 |
US20030086304A1 (en) | 2003-05-08 |
US6580649B2 (en) | 2003-06-17 |
JP2003217282A (ja) | 2003-07-31 |
KR20030035711A (ko) | 2003-05-09 |
DE10216607B4 (de) | 2010-01-21 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4486777B2 (ja) | モニターリング回路を有する半導体メモリ装置 | |
KR930010938B1 (ko) | 동작전원 전압으로써 복수의 정격 전압을 가지는 다이나믹 · 랜덤 · 액세스 · 메모리 | |
KR100279058B1 (ko) | 낮은 전원 전압 하에서 고속 쓰기/읽기 동작을 수행하는 반도체메모리 장치 | |
US6115316A (en) | Semiconductor memory device with overdriven sense amplifier and stabilized power-supply circuit of source follower type | |
US6504761B2 (en) | Non-volatile semiconductor memory device improved sense amplification configuration | |
US8050113B2 (en) | Core voltage discharger and semiconductor memory device with the same | |
US7777545B2 (en) | Semiconductor device and timing adjusting method for semiconductor device | |
US20080159045A1 (en) | Semiconductor memory device capable of controlling drivability of overdriver | |
US20070070754A1 (en) | Low equalized sense-amp for twin cell DRAMs | |
JP2000149547A (ja) | 半導体記憶装置 | |
KR100845776B1 (ko) | 반도체 메모리 장치의 센스앰프 제어회로 및 방법 | |
JP2008010137A (ja) | オーバードライブパルス発生器及びこれを備えるメモリ装置 | |
JPH1021699A (ja) | 半導体集積回路装置 | |
US8416632B2 (en) | Bitline precharge voltage generator, semiconductor memory device comprising same, and method of trimming bitline precharge voltage | |
US6449208B1 (en) | Semiconductor memory device capable of switching reference voltage for generating intermediate voltage | |
US11615859B2 (en) | One-time programmable memories with ultra-low power read operation and novel sensing scheme | |
US20180151233A1 (en) | Sense amplifier circuit | |
JP2008305469A (ja) | 半導体記憶装置 | |
KR101143442B1 (ko) | 반도체 메모리 장치 및 이를 이용한 테스트 방법 | |
JP2000310672A (ja) | 半導体装置 | |
CN110998732B (zh) | 输入缓冲器电路 | |
US20200082872A1 (en) | Memory devices including voltage generation circuit for performing background calibration | |
JP2010102790A (ja) | 半導体装置 | |
US7606094B2 (en) | Semiconductor memory device and control method thereof | |
JP3836985B2 (ja) | 半導体装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050920 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080409 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080513 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20080813 |
|
A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20080818 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20080916 |
|
A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20080919 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20081006 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20081111 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20090212 |
|
A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20090217 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20090311 |
|
A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20090316 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090413 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090526 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20090826 |
|
A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20090831 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20090928 |
|
A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20091001 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20091023 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100323 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100329 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130402 Year of fee payment: 3 |
|
LAPS | Cancellation because of no payment of annual fees |