JPH06176585A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JPH06176585A
JPH06176585A JP32684892A JP32684892A JPH06176585A JP H06176585 A JPH06176585 A JP H06176585A JP 32684892 A JP32684892 A JP 32684892A JP 32684892 A JP32684892 A JP 32684892A JP H06176585 A JPH06176585 A JP H06176585A
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semiconductor memory
memory device
transistor
data
memory cell
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JP32684892A
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Shinsuke Kumakura
眞輔 熊倉
Kazuki Ogawa
和樹 小川
Takao Akaogi
隆男 赤荻
Tetsuya Senda
哲也 千田
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Fujitsu VLSI Ltd
Fujitsu Ltd
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Fujitsu VLSI Ltd
Fujitsu Ltd
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Abstract

(57)【要約】 【目的】 フラッシュメモリ等の不揮発性半導体記憶装
置に関し、読み出し時における非選択のメモリセルかか
るストレスを最小にすることを目的とする。 【構成】 複数のワード線と、複数のビット線８, ８'
と、該各ワード線および該各ビット線の交差個所にそれ
ぞれ設けられ、工程或いは電気的に外部から閾値電圧を
制御できるＭＩＳトランジスタで構成された複数のメモ
リセル６, ６';７, ７' と、選択されたワード線および
ビット線の交点に位置するメモリセルに保持されたデー
タを検出して出力する差動型センスアンプ４とを具備す
る半導体記憶装置であって、前記ビット線をバイアスす
るロードトランジスタ１, １' のゲートに対して該ビッ
ト線を読み出すのに必要最小限のパルス幅を有する制御
パルス信号ＡＴＤＸを供給し、該ロードトランジスタの
スイッチングを当該制御パルス信号により制御し、読み
出し時に選択されたビット線に接続されているドレイン
を共有する他の非選択のメモリセルのドレイン端にかか
るストレス時間を短縮するように構成する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体記憶装置に関し、
特に、フラッシュメモリ等の不揮発性半導体記憶装置に
関する。従来、紫外線による消去可能で電気的に書き込
み可能な不揮発性半導体記憶装置としてＥＰＲＯＭが使
用されており、また、近年、電気的に書き換え可能な不
揮発性半導体記憶装置としてフラッシュメモリが注目さ
れている。これらの不揮発性半導体記憶装置のセンスア
ンプにおいて、保持しているデータを読み出す際にかか
るメモリセルのストレスにより該メモリセルに書かれて
いるデータが経時変化（経年変化）により変動を起こす
可能性がある。そこで、メモリセルのデータを読み出す
際には、他の同一ビット線に接続されている非選択のメ
モリセルにかかるストレスを最小限に抑えることが要望
されている。
【０００２】
【従来の技術】図１６は従来の半導体記憶装置に使用す
るメモリセルの構造を示す図であり、ＥＰＲＯＭのセル
トランジスタの構造を示すものである。同図に示される
ように、セルトランジスタは、フローティングゲートを
有するＭＩＳトランジスタとして構成され、書き込み時
にはコントロールゲートにＶg ＝Ｖpp（高電位電圧：例
えば、１２ボルト）、ドレインにＶd ＝〜６ボルトを与
え、フローティングゲートにドレイン端子から電子を注
入する。また、読み出し時にはＶg ＝Ｖcc（電源電圧：
例えば、５ボルト）、Ｖd ＝〜１ボルトを与え、セルト
ランジスタが電流を流すか否かでデータ“１”またはデ
ータ“０”を判定する。ここで、ドレイン電圧Ｖd ＝〜
１ボルトは、読み出し動作中に、不要にフローティング
ゲートに電子が注入されないようにするために必要な電
圧として設定されている。尚、今後セルトランジスタの
微細化が進むにつれて、読み出し時のドレイン電圧は、
さらに低下させる必要がある。
【０００３】図１７は本発明の半導体記憶装置の第１の
形態に対応した従来の半導体記憶装置の一例を示す回路
図であり、フラッシュメモリにおける差動増幅型センス
アンプの一例を示している。図１７において、参照符号
１, １' はセンスアンプのロード抵抗、２および３はビ
ット線８, ８' および８" の電圧レベルを〜１ボルト程
度にするためのインバータおよびＮチャネル型トランジ
スタ、４はセンスアンプ(S/A) 、５, ５',５" はビット
線を選択するためのＮチャネル型トランジスタ、６,
６' および６"はデータを記憶しているメモリセルおよ
び該メモリセルとデータを比較するためのリファレンス
セルを示している。また、参照符号７, ７' も６, ６'
と同様なフローティングゲートを有するＭＩＳトランジ
スタで構成されたメモリセルを示し、これら複数のメモ
リセルによりメモリセルアレイが構成されている。
【０００４】図１７に示す従来例の半導体記憶装置（フ
ラッシュメモリ）において、通常、電源Ｖccからロード
抵抗１および１' を介した電圧がインバータ２および
２' を通してＮチャネル型トランジスタ３および３' の
ゲートに入力されることによって、ビット線８, ８' お
よび８" のレベルは〜１ボルト程度にクランプされてい
る。ここで、例えば、メモリセル６のデータを読み出そ
うとした場合、コラムゲートＹ0 を高レベル“Ｈ”にし
てＮチャネル型トランジスタ５をオンにして、続いてロ
ウゲートＸ0 を高レベル“Ｈ”にしてメモリセル６を選
択するようになっている。
【０００５】この時、メモリセル（リアルセル）６のデ
ータが“０”のときは、ビット線のレベルはそのままの
〜１ボルト程度に保持される。一方、リファレンスセル
６"側については、リアルセル側と同様に、インバータ
２',Ｎチャネル型トランジスタ３' によって、ビット線
８" のレベルは〜１ボルト程度になっているが、リアル
セル側のビット線８, ８' のレベルよりも若干低めに設
定されているため、ノードＮ2 がノードＮ1 よりも下が
り、センスアンプ４はデータ“０”と判断する。
【０００６】逆に、リアルセル６のデータが“１”のと
きは、コラムゲートＹ0 を高レベル“Ｈ”にしてＮチャ
ネル型トランジスタ５をオンにして、続いてロウゲート
Ｘ0を高レベル“Ｈ”にした時点でビット線８' のレベ
ルは０ボルトまで引き抜かれる。このため、ノードＮ1
が低下してノードＮ2 よりも下がるため、センスアンプ
４はデータ“１”と判断する。このとき、同一ビット線
８, ８' に接続されるメモリセル７, ７' のドレイン端
には、ストレスとなる電圧が印加され続けることにな
る。
【０００７】図１８は本発明の半導体記憶装置の第２の
形態に対応した従来の半導体記憶装置の一例を示す回路
図である。同図において、参照符号111 はロウアドレス
バッファ,112はロウアドレスデコーダ（ロウデコーダ),
113 はコラムアドレスバッファ, そして,114はコラムア
ドレスデコーダ（コラムデコーダ）を示している。図１
８において、コラムデコーダ114 およびロウデコーダ11
2 により、ビット線ＢＬおよびワード線ＷＬの内のそれ
ぞれ１本を選択し、Ｐチャネル型ＭＩＳトランジスタＴ
11，Ｔ12およびＮチャネル型ＭＩＳトランジスタＴ13,
Ｔ14で構成されるデータ判定回路にセルトランジスタＭ
Ｃ1 〜ＭＣ4 を接続するようになっている。ここで、ト
ランジスタＴ11，Ｔ12およびＴ14は、ビット線ＢＬを定
電圧にするためのバイアス回路を構成している。ここ
で、トランジスタＴ13およびＴ 14の接続個所（ノードＮ
10) からインバータINV を介して読み出しデータが出力
されるようになっている。
【０００８】図１９は図１８の半導体記憶装置の要部を
示す回路図であり、図２０は図１９に示す回路の特性曲
線を示す図である。上述した図１８におけるデータ判定
回路は、図１９(a) に示されるトランジスタＴ11および
Ｔ12で構成される部分と、図１９(b) に示されるトラン
ジスタＴ13およびＴ14で構成される部分とに分解され
る。また、図２０には、図１９(a) に示す回路の特性曲
線(I) および図１９(b)に示す回路の特性曲線(II)が示
されている。
【０００９】図２０に示されるように、バスライン電圧
（ノードＮ12の電圧）は、図１９(a) に示す回路の特性
曲線(I) と図１９(b) に示す回路の特性曲線(II)との交
点によって与えられ、バスライン電圧はＶB1となる。こ
こで、図２０において、特性曲線(I')は図１９(a) に示
す回路においてトランジスタＴ12の閾値が低くなったと
きの特性曲線(I) に対応するものであり、このときのバ
スライン電圧はＶB1→ＶB2へ変化することがわかる。
【００１０】図２０において、トランジスタＴ13は、セ
ルトランジスタに格納されたデータを判別するための負
荷素子であり選択されたセルトランジスタのドレイン電
流がこの負荷素子の電流供給より大きければ、ノードＮ
10は低レベル“Ｌ”を出力し、そうでなければ高レベル
“Ｈ”を出力する。通常、トランジスタＴ12の閾値電圧
は〜0.６ボルト程度が良く使用され、この電圧は、バス
ライン電圧を〜１ボルトに設定するのに偶然にも都合が
良い。近年、セルトランジスタは、ますます微細化が進
み、読み出し時の読み出し電圧も低下させなければなら
ない方向にある。
【００１１】ところで、半導体記憶装置の代表的なデバ
イスとして、例えば、ＥＰＲＯＭが広く知られている
が、このＥＰＲＯＭは不揮発性というその性質上、情報
を記憶したら電源が切れてもデータを保持していなけれ
ばならない。しかしながら、ＥＰＲＯＭの情報の記憶方
法は、情報を記憶するメモリ・セル・トランジスタのフ
ローティング・ゲートに電子を注入することにより選択
的に行い、そのメモリ・セル・トランジスタが電流を流
すか（データ“１”),或いは, 流さないか（データ
“０”）により、各メモリ・セル・トランジスタに記憶
されたデータを読み出すようになっている。そのため、
例えば、欠陥等によりメモリ・セル・トランジスタのフ
ローティング・ゲートから電子が抜けてしまった場合、
データ保持が困難になるか、或いは、データ保持そのも
のができなくなる。
【００１２】また、セルの酸化膜などに欠陥がなくて
も、プロセスのゆらぎにより酸化膜質にはばらつきがで
きるため、良品であっても経年変化に伴い徐々にではあ
るがセルのフローティング・ゲートから電子が抜けてい
く場合がある。電子の抜け具合は欠陥の種類や度合いに
よって様々だが、これらの欠陥は温度加速試験によって
スクリーニングすることができ、従来から製品出荷前に
は予め不良品を排除するようになっている。
【００１３】しかし、スクリーニングは、温度加速試験
後に動作確認をすることで不良品を排除するが、近年の
大容量化に伴って動作試験等による確認では試験に要す
る時間および工程がかかり、製品のコストに反映して価
格を押し上げることになってしまう。図２１は本発明の
半導体記憶装置の第３の形態に対応した従来の半導体記
憶装置の一例を示すブロック図（通常時）であり、図２
２は図２１に示す半導体記憶装置の一例を示す回路図
（通常時）である。また、図２３は本発明の半導体記憶
装置の第３の形態に対応した従来の半導体記憶装置の一
例を示すブロック図（高電圧印加時）であり、図２４は
図２３に示す半導体記憶装置の一例を示す回路図（高電
圧印加時）である。
【００１４】図２１〜図２４に示されるように、例え
ば、ＥＰＲＯＭは、ロウ側のアドレスが供給されるロウ
アドレス入力22（Ｙ1 〜Ｙn ),コラム側のアドレスが供
給されるコラムアドレス入力23（Ｘ1 〜Ｘm ),ロウアド
レスバッファ11, ロウデコーダ12, ロウ側の高電圧検出
回路24, コラムアドレスバッファ13, コラムデコーダ1
4, コラム側の高電圧検出回路25, メモリセルアレイ16,
センスアンプ20, および, 出力回路21を備えている。
ここで、図２１および図２３においては、ロウアドレス
バッファ11およびコラムアドレスバッファ13は、ロウデ
コーダ12およびコラムデコーダ14に含めて描かれてい
る。また、図２２および図２４に示されるように、ロウ
側の高電圧検出回路24はロウアドレス入力の所定の入力
端子Ｙ1 に接続され、同様に、コラム側の高電圧検出回
路24はコラムアドレス入力の所定の入力端子Ｘm に接続
されている。
【００１５】まず、図２１および図２２に示されるよう
に、通常時において、ロウ側およびコラム側のアドレス
入力は、全てＴＴＬレベル或いはＣＭＯＳレベルの信号
とされいる。そして、ロウ側のアドレス信号は、ロウア
ドレスバッファ11およびロウデコーダ12を介してメモリ
セルアレイ16に供給され、該メモリセルアレイ16におけ
るロウアドレス信号に対応した所定のワード線を選択す
るようになっている。一方、コラム側のアドレス信号
は、コラムアドレスバッファ13およびコラムデコーダ12
を介してメモリセルアレイ16に供給され、該メモリセル
アレイ16におけるコラムアドレス信号に対応した所定の
ビット線を選択するようになっている。これにより、例
えば、半導体記憶装置に供給されたロウアドレスおよび
コラムアドレスに対応したメモリセルが選択され、該メ
モリセルの内容がセンスアンプ20および出力回路21を介
して出力されるようになっている。
【００１６】次に、図２３および図２４に示されるよう
に、例えば、ロウ側のアドレス信号が供給される端子の
所定のもの（Ｙ1)に対して、通常の電圧レベル（ＴＴＬ
レベルまたはＣＭＯＳレベル）よりも高い高電圧VHH(例
えば、＋１２ボルト程度）を印加すると、ロウ側の高電
圧検出回路24は該高電圧を検出して、特別モードを立ち
上げる。同様に、コラム側のアドレス信号が供給される
端子の所定のもの（Ｘ m ) に対して、通常の電圧レベル
よりも高い高電圧を印加すると、コラム側の高電圧検出
回路25は該高電圧を検出して、特別モードを立ち上げ
る。ここで、上記した所定の端子は多重選択端子と呼ば
れており、該多重選択端子は、例えば、確実な試験や効
率的な試験を実施するために利用されている。
【００１７】具体的に、ロウ側の多重選択端子Ｙ1 およ
びコラム側の多重選択端子Ｘm に対してそれぞれ高電圧
VHH を印加すると、ロウ側の高電圧検出回路24が多重選
択端子Ｙ1 の高電圧VHH を検出して全てのワード線を高
レベル“Ｈ”とし、また、コラム側の高電圧検出回路25
が多重選択端子Ｘm の高電圧VHH を検出してまた、コラ
例えば、全てのワード線を高レベル“Ｈ”として全ての
コラムゲートを選択（全てのビット線を選択）するよう
になっている。これにより、メモリセルアレイ16におけ
る全てのメモリセルを選択するようになっている。
【００１８】図２５は本発明の半導体記憶装置の第３の
形態に対応した従来の半導体記憶装置における試験処理
の一例を示すフローチャートである。図２５に示される
ように、従来の試験処理（スクリーニング）は、まず、
ステップＳ11において、全てのビット（メモリセル）に
対してデータ“０”を通常の書き込み方法で書き込み、
ステップＳ12に進んで、電源電圧（Ｖcc) を規格値より
も高い値とし、全てのメモリセルをアクセスして（全ビ
ットアクセスを行って）データを読み出すＶccのハイマ
ージンチェックを実施する。さらに、ステップＳ13に進
んで、高温放置を行う。この高温放置は、各メモリセル
に対して高温によるストレスを与え、書き込まれたデー
タの経年変化を温度加速するものである。
【００１９】ステップＳ13における高温放置（温度加
速）が終了した後、ステップＳ14に進んで、ステップＳ
12と同様に、電源電圧を規格値よりも高い値とし、全て
のメモリセルをアクセスしてデータを読み出すＶccのハ
イマージンチェックを再度実施する。そして、ステップ
Ｓ15に進んで、ステップＳ12における測定データとステ
ップＳ14における測定データとを比較して、両者が一致
すれば、試験（スクリーニング）をパスしたとして、次
の試験が実施され、或いは、製品として出荷される。ま
た、ステップＳ15において、ステップＳ12における測定
データとステップＳ14における測定データとが一致しな
いと判定されれば、不良（フェイル）として廃棄され
る。
【００２０】このように、従来の半導体記憶装置の試験
（スクリーニング）は、ステップＳ 12およびＳ14におい
て、全てのメモリセル（全ビット）をアクセスし、その
データをステップＳ15において比較することによって実
施されている。
【００２１】
【発明が解決しようとする課題】図１７を参照して説明
したように、従来の半導体記憶装置（フラッシュメモ
リ）においては、或るメモリセルのデータを読み出そう
としたとき、選択されたビット線に接続されている他の
メモリセル（ＭＩＳトランジスタ）のドレイン端にも読
み出し動作をしている間中、ストレスとなる電圧が印加
され続けるような構造となっていた。
【００２２】本発明の第１の形態は、読み出し時におけ
る非選択のメモリセルにかかるストレスを最小にするこ
とを目的とする。図１９および図２０から明らかなよう
に、読み出し時のドレイン電圧を低下させるには、トラ
ンジスタＴ12として閾値電圧の低いトランジスタ（特性
曲線(I')を参照）を使用すれば容易に実現可能である
が、単に、低閾値電圧のトランジスタをプロセス的に作
り込むのでは、工程増となり製造コストアップにつなが
ってしまう。
【００２３】本発明の第２の形態は、工程増および製造
コストの上昇を招くことなく、読み出し時のドレイン電
圧を低下させることを目的とする。図２５を参照して説
明したように、従来の半導体記憶装置における試験（ス
クリーニング）は、ステップＳ13の高温放置（温度加
速）の前後におけるステップＳ12およびＳ14のハイマー
ジンチェックの測定データを比較することによって行わ
れている。そのため、例えば、ＥＰＲＯＭにおいては、
近年益々大容量化の傾向にあり、スクリーニング（試
験）に要する時間および工程がかかり、製品のコストに
反映して価格を押し上げることになってしまう。
【００２４】本発明の第３の形態は、半導体記憶装置の
試験を少ない工程および短時間で実施することを目的と
する。
【００２５】
【課題を解決するための手段】図１は本発明に係る半導
体記憶装置の第１の形態の一実施例を示す回路図であ
る。本発明の第１の形態によれば、複数のワード線と、
複数のビット線８, ８' と、該各ワード線および該各ビ
ット線の交差個所にそれぞれ設けられ、工程或いは電気
的に外部から閾値電圧を制御できるＭＩＳトランジスタ
で構成された複数のメモリセル６, ６';７, ７' と、選
択されたワード線およびビット線の交点に位置するメモ
リセルに保持されたデータを検出して出力する差動型セ
ンスアンプ４とを具備する半導体記憶装置であって、前
記ビット線をバイアスするロードトランジスタ１, １'
のゲートに対して該ビット線を読み出すのに必要最小限
のパルス幅を有する制御パルス信号ＡＴＤＸを供給し、
該ロードトランジスタのスイッチングを当該制御パルス
信号により制御し、読み出し時に選択されたビット線に
接続されているドレインを共有する他の非選択のメモリ
セルのドレイン端にかかるストレス時間を短縮するよう
にしたことを特徴とする半導体記憶装置が提供される。
【００２６】図６は本発明に係る半導体記憶装置の第２
の形態の一実施例を示す回路図である。本発明の第２の
形態によれば、複数のワード線ＷＬと、複数のビット線
ＢＬと、該各ワード線および該各ビット線の交差個所に
それぞれ設けられた複数のメモリセルトランジスタＭＣ
1 〜ＭＣ4 とを有するセルアレイ116 を具備する半導体
記憶装置において、第１の電源Ｖccおよび第１ノードＮ
11間に接続された負荷手段Ｔ11と、ドレインを前記第１
ノードに接続し、ソースを第２の電源Ｖssに接続し、且
つ、ゲートを第２ノードＮ12に接続した第１の導電型の
第１のトランジスタＴ22と、ゲートを前記第１ノードに
接続し、ソースを前記第２ノードに接続する第１の導電
型の第２のトランジスタＴ14とを具備すると共に、前記
第２ノードを前記ビット線に電気的に接続し、前記セル
アレイ中の各選択されたメモリセルトランジスタが電流
を流すか否かによりデータ“１”／“０”を判定するデ
ータ判定回路であって、前記第１のトランジスタＴ22の
チャネル不純物濃度を基板の不純物濃度と同じにしたナ
チュラルトランジスタで構成したことを特徴とする半導
体記憶装置が提供される。
【００２７】本発明の第３の形態によれば、不揮発性メ
モリセルを有する半導体記憶装置を高温放置して、温度
加速によるデータ保持の変化を試験する半導体記憶装置
の試験方法であって、前記不揮発性メモリセルの全てに
対して所定のデータ"0" を書き込む試験データ書き込み
段階Ｓ1 と、該試験データが書き込まれた不揮発性メモ
リセルの全てに流れる電流を測定する第１の電流測定段
階Ｓ2 と、前記試験データが書き込まれた半導体記憶装
置を高温放置して前記不揮発性メモリセルの欠陥を温度
加速する高温放置段階Ｓ3 と、該高温放置による欠陥の
温度加速が行われた半導体記憶装置における不揮発性メ
モリセルの全てに流れる電流を測定する第２の電流測定
段階Ｓ4 と、該第２の電流測定段階により測定された電
流値と前記第１の電流測定段階により測定された電流値
とを比較Ｓ5,Ｓ6 して前記半導体記憶装置の試験判定を
行う試験判定段階とを具備することを特徴とする半導体
記憶装置の試験方法が提供される。
【００２８】
【作用】本発明の半導体記憶装置の第１の形態によれ
ば、ビット線をバイアスするロードトランジスタ１,
１' のゲートに対して該ビット線を読み出すのに必要最
小限のパルス幅を有する制御パルス信号ＡＴＤＸを供給
して、ロードトランジスタ１, １' のスイッチングを制
御パルス信号により制御するようになっている。これに
よって、読み出し時に選択されたビット線に接続されて
いるドレインを共有する他の非選択のメモリセルのドレ
イン端にかかるストレス時間を短縮することができる。
【００２９】本発明の半導体記憶装置の第２の形態によ
れば、第１のトランジスタＴ22のチャネル不純物濃度を
基板の不純物濃度と同じにしたナチュラルトランジスタ
で構成することによって、工程増および製造コストの上
昇を招くことなく、読み出し時のドレイン電圧を低下さ
せることができる。本発明の半導体記憶装置の第３の形
態（半導体記憶装置の試験方法）によれば、高温放置段
階Ｓ3 の前後において、試験データが書き込まれた不揮
発性メモリセルの全てに流れる電流を測定（Ｓ2,Ｓ4)
し、それらの電流値を比較して試験判定を行う（Ｓ5,Ｓ
6)ようになっている。
【００３０】ところで、ＥＰＲＯＭの情報の記憶方法と
は、情報を記憶するメモリセルトランジスタのフローテ
ィングゲートに電子を注入することにより選択的に行う
ことであり、そのメモリセルトランジスタが電流を流す
か流さないかでデータ“１”或いは“０”を判断するこ
とである。そして、本発明の第３の形態の半導体記憶装
置および半導体記憶装置の試験方法においては、メモリ
セルトランジスタの電流に注目し、温度加速や経年変化
によるデータの変動を、メモリセルトランジスタを流れ
る電流量の変化で確認しようとするものである。つま
り、メモリセルトランジスタを流れる電流量ｉは、 ｉ ＝ ｉ1 ×ｎ ＋ ｉ0 ×ｍ ＋ α となる。ここで、ｉ1 はデータ“１”のセルが流す電
流, ｉ0 はデータ“０”のセルが流す電流, ｎはデータ
“１”のセル数, ｍはデータ“０”のセル数, そして,
αは微小リーク（ほとんど無し）とする。
【００３１】データの変化は、データ“０”のセルのフ
ローティング・ゲート中の電子が抜けて、データ“１”
へ変わっていくことであるから、温度加速や経年変化に
よるｉ' は、 ｉ' ＝ｉ1 ×（ｎ＋Ｆ）＋ｉ0 ×（ｍ−Ｆ）＋β となる。ここで、Ｆはデータが変化したセルの数を示
し、また、βは微小リーク（ほとんど無し）とする。
【００３２】従って、電流量ｉと電流量ｉ' を比較する
ことにより、データの変動を知ることができる。実際の
ところ、データ“０”のセル電流は全く流れないわけで
はなく、微小リークとして流れるがほとんど無視できる
ものである。また、電流量ｉ（および電流量ｉ')は比較
のために、その値を外部に出力するか、或いは、デバイ
ス内部に保存するなどして記録（記憶）しておく。
【００３３】以上のように、本発明の半導体記憶装置の
第３の形態（半導体記憶装置の試験方法）によれば、半
導体記憶装置の試験を少ない工程および短時間で実施す
ることができる。
【００３４】
【実施例】以下、図面を参照して本発明に係る半導体記
憶装置の第１，第２および第３の形態の各実施例を説明
する。まず、図１〜図５を参照して本発明に係る半導体
記憶装置の第１の形態の実施例を説明する。
【００３５】図１は本発明に係る半導体記憶装置の第１
の形態の一実施例を示す回路図であり、フラッシュメモ
リにおける差動増幅型センスアンプの一例を示してい
る。図１において、参照符号１はセンスアンプのロード
トランジスタ、２および３はビット線８, ８' および
８" の電圧レベルを〜１ボルト程度にするためのインバ
ータおよびＮチャネル型トランジスタ、４はセンスアン
プ(S/A) 、５, ５',５" はビット線を選択するためのＮ
チャネル型トランジスタ、６, ６' および６"はデータ
を記憶しているメモリセルおよび該メモリセルとデータ
を比較するためのリファレンスセルを示している。ま
た、参照符号７, ７' も６, ６' と同様なフローティン
グゲートを有するＭＩＳトランジスタで構成されたメモ
リセルを示し、これら複数のメモリセルによりメモリセ
ルアレイが構成されている。
【００３６】ここで、図１では、図１７におけるセンス
アンプ４の回路例が示されており、センスアンプ４は、
ＥＱ信号を受けるＮチャネル型トランジスタ42, ＬＴ信
号を受けるＮチャネル型トランジスタ41,45,および, イ
ンバータ43,44 で構成されたラッチ回路により構成され
ている。この図１に示す半導体記憶装置は、図１７を参
照して説明した半導体記憶装置におけるロード抵抗（ロ
ードトランジスタ）１および１' のゲートに対してＡＴ
ＤＸ信号（ＡＴＤ信号の反転信号）を供給し、該ロード
トランジスタ１および１' のスイッチングをＡＴＤＸ信
号により制御するようにしたもので、他の構成は図１７
の従来の半導体記憶装置と同様である。ここで、ロード
トランジスタ１および１' は、Ｐチャネル型ＭＩＳトラ
ンジスタで構成されており、ＡＴＤＸ信号が低レベル
“Ｌ”となる期間だけオン状態となる。また、リファレ
ンスセル側のロードトランジスタ１' のゲートに対して
もＡＴＤＸ信号を供給するのは、リアルセル側のロード
トランジスタ１との対称性を維持するためである。尚、
ＡＴＤＸ信号（ＡＴＤ信号）は、例えば、フラッシュメ
モリ等の不揮発性半導体記憶装置において、一般的に使
用される信号であり、別に、ＡＴＤＸ信号を発生するた
めの回路を設ける必要はない。また、他のセンスアンプ
４の動作は、図１７の半導体記憶装置で説明したのと同
様であるのでその説明は省略する。
【００３７】図２は図１の半導体記憶装置を説明するた
めの図である。同図に示されるように、例えば、リファ
レンスセル６a", ６b"は、リアルセルを並列に２つ設け
ることにより構成され、また、リファレンスセル側のロ
ードトランジスタ１' のＷ／Ｌ比（ゲート幅／ゲート長
の比）は、リアルセル側のロードトランジスタ１のＷ／
Ｌ比よりも大きく（例えば、４倍）されている。これに
より、リファレンスセルの能力（リファレンスセル側の
セル能力）をリアルセルの能力（リアルセル側のセル能
力）の約半分となるように構成されている。尚、リファ
レンスセル６a", ６b"は、リアルセルと同一の構造とさ
れ、それぞれデータ“１”が予め書き込まれている。
【００３８】図３は図１の回路の動作を説明するための
タイミング図である。同図に示されるように、読み出し
動作において、アドレス信号ＡＤＤが変化すると（アド
レスが入力されると）、ＡＴＤＸ信号（ＡＴＤ信号：ad
dress transition detectionsignal)が出力される。す
なわち、アドレス信号ＡＤＤが変化すると、ＡＴＤ信号
が期間Ｐ1 で高レベル“Ｈ”（Ｖcc) でＡＴＤＸ信号が
期間Ｐ1 で低レベル“Ｌ”（０）となり、続いて、ＥＱ
信号が出力される。ここで、ＥＱ信号は、高レベル
“Ｈ”の期間だけトランジスタ42をオン状態としてセン
ス前に、リアルセル側およびリファレンスセル側のレベ
ルを一致させるための信号であり、該ＥＱ信号が低レベ
ル“Ｌ”に戻った後、ＬＴ信号が期間Ｐ0 で高レベル
“Ｈ”となって、ノードＮ1 とノードＮ2 とのレベル差
が検出される。ここで、ＬＴ信号を低レベル“Ｌ”に立
ち下げるのは、ＡＴＤ信号が高レベル“Ｈ”（ＡＴＤＸ
信号が低レベル“Ｌ")となっている期間Ｐ1 において行
うようになっている。また、ＬＴ信号を高レベル“Ｈ”
に立ち上げるのは、ＥＱ信号が低レベル“Ｌ”に戻る前
のタイミングで行ってもよい。さらに、コラムゲートＹ
0 〜ＹN およびロウゲートＸ0 〜ＸN は、アドレス信号
ＡＤＤに応じた任意の１つが選択されるが、ＬＴ信号
は、これらコラムゲートＹ0 〜ＹN およびロウゲートＸ
0 〜ＸN の両方が選択された後に出力される。
【００３９】このように、本実施例の半導体記憶装置に
よれば、読み出し時において、各コラムゲートＹ0 〜Ｙ
N および各ロウゲートＸ0 〜ＸN の任意の１つが高レベ
ル“Ｈ”となっても、ロードトランジスタ１および１'
はＡＴＤＸ信号が低レベル“Ｌ”となる期間だけしかオ
ン状態にならないため、読み出し時に選択されたビット
線に接続されているドレインを共有する他の非選択のメ
モリセルのドレイン端にかかるストレス時間は、選択期
間ＳＰ1(期間Ｐ1)だけとなる。すなわち、例えば、図１
７の従来の半導体記憶装置におけるメモリセルのドレイ
ン端にかかるストレス時間ＳＰ0 をＳＰ1 に短縮するこ
とができ、その結果、該メモリセルに加わるストレスを
大幅に削減することができる。
【００４０】図４は本発明に係る半導体記憶装置の第１
の形態の全体的な構成を示すブロック図である。同図に
おいて、参照符号11はロウアドレス入力およびチップ制
御信号を受けるロウアドレスバッファ, 12はロウデコー
ダ, 13はコラムアドレス入力およびチップ制御信号を受
けるコラムアドレスバッファ, 14はコラムデコーダ,15
はコラムゲート (Ｙ0 〜ＹN ),そして, 16はメモリセル
アレイを示している。また、参照符号17はチップイネー
ブルコントロール信号(/CE) が供給されチップ制御信号
を出力する /ＣＥバッファ, 18は出力イネーブルコント
ロール信号(/OE) が供給され出力制御信号を出力する /
ＯＥバッファ, 19はＡＴＤパルス発生回路, 20はセンス
アンプ(4),そして, 21は出力バッファを示している。こ
こで、ＡＴＤパルス発生回路19からセンスアンプ20に対
しては、前述したＡＴＤＸ信号,ＥＱ信号, ＬＴ信号等
が供給されている。
【００４１】図５は図１の回路に使用する制御信号を発
生する回路の一例を示す図であり、同図(a) はアドレス
バッファ回路におけるＡ信号および /Ａ信号の発生回路
の一例を示し、同図(b) はＡＴＤ信号（ＡＴＤＸ信号）
を発生する回路の一例、そして、同図(c) はＬＴ信号を
発生する回路の一例を示す図である。まず、アドレスバ
ッファ回路は、図５(a) に示されるように、例えば、Ｎ
ＯＲゲートNOR1, およびインバータINV1,INV2 で構成さ
れ、入力されたアドレス信号ＡＤＤおよびチップイネー
ブル信号 /ＣＥの論理を取って、信号Ａおよび /Ａを発
生する。また、ＡＴＤ信号発生回路は、図５(b) に示さ
れるように、例えば、ＮＯＲゲートNOR1,NOR2,ＮＡＮＤ
ゲートNAND1,インバータINV3,INV4,INV5, および, キャ
パシタＣ1,Ｃ2 で構成され、アドレスバッファ回路の出
力信号Ａおよび/Ａから、アドレス変化を示すＡＴＤ信
号を発生する。さらに、ＬＴ信号発生回路は、図５(c)
に示されるように、例えば、ＮＡＮＤゲートNAND2,イン
バータINV6,INV7,INV8,INV9,INV10,INV11,INV12,Ｎチャ
ネル型ＭＩＳトランジスタTR1,TR 2,および, キャパシタ
Ｃ3,Ｃ4 で構成され、ＡＴＤ信号からＬＴ信号を発生す
るようになっている。尚、上記の各信号は、図５に示す
回路の外に、様々な構成の回路によっても発生すること
ができるのはもちろんである。
【００４２】以上、説明したように本発明の半導体記憶
装置の第１の形態によれば、従来は読み出し状態におい
てリードしている同一ビット線に接続されている他の非
選択のメモリセルのドレイン端にストレスが加わり続け
ていたものが、ＡＴＤパルスによりロードトランジスタ
を制御することによって、他のメモリセルに加わるドレ
イン端のストレスを減らすことができ、メモリセルのデ
ータの信頼性の向上に寄与するところが大きい。
【００４３】次に、図６〜図８を参照して本発明に係る
半導体記憶装置の第２の形態の実施例を説明する。図６
は本発明に係る半導体記憶装置の第２の形態の一実施例
を示す回路図である。この図６に示すトランジスタ
Ｔ11, Ｔ22, Ｔ13, Ｔ14, およびインバータＩＮＶの構
成は、前述した図１８におけるトランジスタＴ11,
Ｔ12, Ｔ13, Ｔ14,およびインバータＩＮＶの構成に対
応するものであり、他のロウアドレスバッファ111,ロウ
アドレスデコーダ（ロウデコーダ)112, コラムアドレス
バッファ113,コラムアドレスデコーダ（コラムデコー
ダ)114, ゲートトランジスタＴ15, Ｔ16およびセルトラ
ンジスタＭＣ1 〜ＭＣ4 の構成は、図１８に示す従来の
回路と同様である。
【００４４】すなわち、図６に示すように、本実施例で
は、図１８に示す従来の半導体記憶装置におけるチャネ
ルコントロール付きのトランジスタＴ12を、閾値電圧を
低減するためにチャネルコントロール無しのナチュラル
トランジスタＴ22で構成するようになっている。このナ
チュラルトランジスタＴ22の閾値電圧は、〜０ボルトで
あり〜0.２ボルト程度までの低いバスライン電圧を容易
に実現することができる。しかも、プロセス的には工程
増にならずにナチュラルトランジスタＴ22を製造するこ
とができる。
【００４５】図７は図６の回路に使用するトランジスタ
を従来の回路におけるものと比較して示す図であり、同
図(a) は図１８に示す従来の半導体記憶装置で使用する
チャネルコントロール付きのトランジスタＴ12を示す断
面図であり、また、同図(b)は図６に示す本発明の半導
体記憶装置で使用するチャネルコントロール無しのトラ
ンジスタＴ22を示す断面図である。ここで、トランジス
タＴ12およびＴ22は、Ｎチャネル型ＭＩＳトランジスタ
を構成している。
【００４６】図７(a) に示されるように、従来の半導体
記憶装置で使用するトランジスタＴ 12は、Ｐ--型基板71
0 内に設けたＮ+ 型の不純物領域によりソース711 およ
びドレイン712 を構成し、ゲート713 に対応するＰ--型
基板710 の表面にＰ- 型のチャネルコントロール領域を
設けるようにして構成されている。これに対して、図７
(b) に示されるように、本実施例の半導体記憶装置で使
用するトランジスタ（ナチュラルトランジスタ）Ｔ
22は、Ｐ--型基板720 内に設けたＮ+ 型の不純物領域に
よりソース711 およびドレイン712 を構成する。しか
し、このナチュラルトランジスタＴ22は、図７(a) に示
すトランジスタＴ12のようにチャネルコントロール領域
は設けられておらず、ゲート723 に対応するＰ--型基板
710 の表面も基板710 と同じＰ--型として構成されてい
る。これにより、ナチュラルトランジスタＴ22の閾値電
圧は、〜０ボルトとなり、バスラインの電圧を〜0.２ボ
ルト程度まで低下させることができる。その結果、前述
した図２０における特性曲線(I')の特性を示す回路を実
現することができる。
【００４７】図８は本発明に係る半導体記憶装置の第２
の形態の他の実施例を示す回路図である。図８に示され
るように、本実施例では、前述した図１８図に示す従来
の回路に対して、Ｎチャネル型ＭＩＳトランジスタＴ25
をトランジスタＴ14のソース（ノードＮ12）とバスライ
ンとの間に挿入するようにしたものである。尚、他のロ
ウアドレスバッファ111,ロウデコーダ112,コラムアドレ
スバッファ113,コラムデコーダ114,ゲートトランジスタ
Ｔ15, Ｔ16およびセルトランジスタＭＣ1 〜ＭＣ4の構
成は、図１８に示す従来の回路と同様である。
【００４８】この図８に示す回路は、図１８図に示す従
来の回路に対してトランジスタＴ25を追加することによ
って、定電圧ノードＮ12に対してトランジスタＴ25の閾
値電圧に対応する電圧分だけバスラインの電圧を低下す
ることができ、バスラインの低電圧化を行うことができ
る。すなわち、前述した図２０における特性曲線(I')の
特性を示す回路を実現することができる。
【００４９】以上のように、本発明に係る半導体記憶装
置の第２の形態によれば、プロセス工程の増加無しに読
み出し時のドレイン電圧の低電圧化を実現することがで
き、セルトランジスタの微細化が進んでも信頼性の高い
デバイスの動作を確保することができる。以下、図９〜
図１５を参照して本発明に係る半導体記憶装置の第３の
形態の実施例を説明する。
【００５０】図９は本発明に係る半導体記憶装置の第３
の形態の一実施例を示すブロック図（通常時）であり、
図１０は図９に示す半導体記憶装置の一例を示す回路図
（通常時）であり、そして、図１１は図１０に示す半導
体記憶装置の通常時における動作を説明するための図で
ある。また、図１２は本発明に係る半導体記憶装置の第
３の形態の一実施例を示すブロック図（高電圧印加時）
であり、図１３は図１２に示す半導体記憶装置の一例を
示す回路図（高電圧印加時）であり、そして、図１４は
図１３に示す半導体記憶装置の通常時における動作を説
明するための図である。ここで、本半導体記憶装置の第
３の形態は、ＥＰＲＯＭ, ＥＥＰＲＯＭおよびフラッシ
ュメモリ等の不揮発性半導体記憶装置に適用され得るも
のである。また、図９，図１０および図１１，図１２
は、前述した図２１，図２２および図２３，図２４に対
応するものであり、これらの図の比較から明らかなよう
に、本半導体記憶装置の第３の形態では、図２１〜図２
４に示す従来の半導体記憶装置に対して、さらに、切り
換え回路26, および, アナログ／ディジタルコンバータ
(A/Dコンバータ)27 が設けられている。尚、本発明の第
３の形態の半導体記憶装置において、切り換え回路26お
よびＡ／Ｄコンバータ27以外の構成は、前述した図２１
〜図２４に示す従来の半導体記憶装置と同様である。ま
た、図９および図１２において、参照符号27a は、Ａ／
Ｄコンバータ27によりＡ／Ｄ変換されたセル電流を格納
するためのレジスタを示している。
【００５１】すなわち、図９, 図１０, 図１２および図
１３に示されるように、例えば、ＥＰＲＯＭは、ロウ側
のアドレスが供給されるロウアドレス入力22（Ｙ1 〜Ｙ
n ),コラム側のアドレスが供給されるコラムアドレス入
力23（Ｘ1 〜Ｘm ),ロウアドレスバッファ11, ロウデコ
ーダ12, ロウ側の高電圧検出回路24, コラムアドレスバ
ッファ13, コラムデコーダ14, コラム側の高電圧検出回
路25, メモリセルアレイ16, センスアンプ20, および,
出力回路21を備えている。ここで、図９および図１２に
おいては、ロウアドレスバッファ11およびコラムアドレ
スバッファ13は、ロウデコーダ12およびコラムデコーダ
14に含めて描かれている。また、図１０および図１３に
示されるように、ロウ側の高電圧検出回路24はロウアド
レス入力の所定の入力端子Ｙ1 に接続され、同様に、コ
ラム側の高電圧検出回路24はコラムアドレス入力の所定
の入力端子Ｘm に接続されている。
【００５２】まず、図９〜図１１に示されるように、通
常時において、ロウ側およびコラム側のアドレス入力
は、全てＴＴＬレベル或いはＣＭＯＳレベルの信号とさ
れいる。そして、ロウ側のアドレス信号は、ロウアドレ
スバッファ11およびロウデコーダ12を介してメモリセル
アレイ16に供給され、該メモリセルアレイ16におけるロ
ウアドレス信号に対応した所定のワード線を選択するよ
うになっている。一方、コラム側のアドレス信号は、コ
ラムアドレスバッファ13およびコラムデコーダ12を介し
てメモリセルアレイ16に供給され、該メモリセルアレイ
16におけるコラムアドレス信号に対応した所定のビット
線を選択するようになっている。これにより、例えば、
半導体記憶装置に供給されたロウアドレスおよびコラム
アドレスに対応したメモリセルが選択され、該メモリセ
ルの内容がセンスアンプ20および出力回路21を介して出
力されるようになっている。
【００５３】すなわち、図１１に示されるように、通常
時においては、ロウアドレス入力の所定の入力端子Ｙ1
に接続された高電圧検出回路24の出力は高レベル“Ｈ”
となっており、切り換え回路26では、メモリセルアレイ
16を流れる電流（セル電流）をそのままグラウンドへ流
すようになっている。次に、図１２〜図１４に示される
ように、例えば、ロウ側のアドレス信号が供給される端
子の所定のもの（多重選択端子Ｙ1)に対して、通常の電
圧レベル（ＴＴＬレベルまたはＣＭＯＳレベル）よりも
高い高電圧VHH(例えば、＋１２ボルト程度）を印加する
と、ロウ側の高電圧検出回路24は該高電圧を検出して、
特別モード（セル電流測定モード）を立ち上げる。同様
に、コラム側のアドレス信号が供給される端子の所定の
もの（多重選択端子Ｘm に対して、通常の電圧レベルよ
りも高い高電圧を印加すると、コラム側の高電圧検出回
路25は該高電圧を検出して、全てのワード線を選択状態
にすると共に、切り換え回路26に信号を与えてメモリセ
ルアレイ16を流れるセル電流を測定できるようにする。
【００５４】具体的に、ロウ側の多重選択端子Ｙ1 およ
びコラム側の多重選択端子Ｘm に対してそれぞれ高電圧
VHH を印加すると、ロウ側の高電圧検出回路24が多重選
択端子Ｙ1 の高電圧VHH を検出して全てのワード線を高
レベル“Ｈ”とし、また、コラム側の高電圧検出回路25
が多重選択端子Ｘm の高電圧VHH を検出して全てのコラ
ムゲートを選択（全てのビット線を選択）するようにな
っている。これにより、メモリセルアレイ16における全
てのメモリセルを選択するようになっている。さらに、
本実施例では、図１４に示されるように、高電圧印加時
においては、ロウアドレス入力の所定の入力端子Ｙ1 に
接続された高電圧検出回路24の出力（切り換え回路の制
御信号）が低レベル“Ｌ”となり、該制御信号を受けて
切り換え回路26では、メモリセルアレイ16を流れる電流
（セル電流）をＡ／Ｄコンバータ27へ流すようになって
いる。すなわち、多重選択端子Ｙ1 に対して高電圧VHH
が印加されると、全てのメモリセルが選択されると共
に、これら全てのメモリセルを流れるセル電流は、直接
にグラウンドに流されずに、Ａ／Ｄコンバータ27に供給
されるようになっている。そして、Ａ／Ｄコンバータ27
では供給されたセル電流をＡ／Ｄ変換して、出力回路
（出力端子)21 を介して外部に出力するか、或いは、内
部のレジスタ27a に格納するようになっている。
【００５５】図１５は本発明の半導体記憶装置の第３の
形態における試験処理の一例を示すフローチャートであ
る。本試験処理（スクリーニング）では、多重選択端子
の機能の内、全ワード線選択機能（全てのワード線を同
時に選ぶ機能）および全ビット線選択機能（全てのビッ
ト線を同時に選ぶ機能）を用いて、セルのデータ保持特
性を確認するものである。
【００５６】まず、ステップＳ1 において、全てのビッ
ト（メモリセル）に対してデータ“０”を通常の書き込
み方法で書き込み、ステップＳ2 に進んで、多重選択端
子の機能を用い、全てのセルを選択して、メモリセルア
レイ16を流れるセル電流を測定および記録する。さら
に、ステップＳ3 に進んで、高温放置を行う。この高温
放置は、各メモリセルに対して高温によるストレスを与
え、書き込まれたデータの経年変化を温度加速するもの
である。
【００５７】ステップＳ3 における高温放置（温度加
速）が終了した後、ステップＳ4 に進んで、ステップＳ
2 と同様に、多重選択端子の機能を用いて全てのセルを
選択し、メモリセルアレイ16を流れるセル電流を測定お
よび記録する。さらに、ステップＳ5 およびステップＳ
6 に進んで、ステップＳ2 において測定されたセル電流
の値とステップＳ4 において測定されたセル電流の値と
を比較して、両者が所定の範囲内で一致すれば、試験
（スクリーニング）をパスしたとして、次の試験が実施
され、或いは、製品として出荷される。また、ステップ
Ｓ5 およびステップＳ6 において、ステップＳ2 および
Ｓ4 で測定されたセル電流の値の差が所定の範囲を逸脱
すると判定されれば、不良（フェイル）として廃棄され
ることになる。
【００５８】ここで、ステップＳ2 およびＳ4 において
測定するセル電流の値は、図９〜１４を参照して説明し
たように、ロウ側およびコラム側の多重選択端子Ｙ1 お
よびＸm に高電圧VHH を印加して、全てのメモリセルを
選択すると共に、切り換え回路26を制御してセル電流を
Ａ／Ｄコンバータ27に供給して、該セル電流の値を出力
回路（出力端子)21 を介して外部に出力するか、或い
は、内部のレジスタ27aに格納するようになっている。
また、ステップＳ2 において測定されたセル電流の値,
および, ステップＳ4 において測定されたセル電流の値
の比較および判定は、予めデータ保持の保証期間やばら
つき等を考慮した基準値を定めておき、該基準値により
行う。さらに、本実施例では、全てのセルはデータ
“０”であるため、温度加速前のセル電流は、殆ど流れ
ないが、温度加速後にデータ“１”変化したセルがあっ
た場合には、そのセルは電流を流すため、ステップＳ4
で測定されたセル電流の値が大きくなる。そして、温度
加速後にデータ“１”に変化したセルが無ければ、ステ
ップＳ2 およびＳ4 で測定されたセル電流の値は変化は
ないことになる。
【００５９】以上において、ステップＳ2 およびＳ4 で
測定並びに記録するセル電流として、半導体記憶装置を
流れる電源電流を代用することができる。これは、多重
選択端子に高電圧VHH が印加されて、全てのメモリセル
（セル）が選択される場合には、電源端子からメモリセ
ルアレイへ電源電圧が直接印加されることになるため、
電源電流をセル電流に代用することができる。尚、電流
の測定値は、半導体記憶装置の外部、或いは、内部に設
けたレジスタ等に記録しておけばよい。
【００６０】上述したように、本実施例の半導体記憶装
置の試験方法（スクリーニング）によれば、動作確認の
ために全てのセルをアクセスする従来の試験方法より
も、簡単に実施することができると共に、試験に要する
時間も短くなる。尚、ステップＳ2 およびＳ4 で測定並
びに記録するセル電流として、半導体記憶装置を流れる
電源電流を代用する場合には、半導体記憶装置自体の回
路変更を行う必要がない。
【００６１】以上のように、本発明の半導体記憶装置の
第３の形態（半導体記憶装置の試験方法）によれば、高
温放置段階の前後において、多重選択端子Ｙ1 およびＸ
m に高電圧VHH を印加して、全てのメモリセルを選択す
ると共に、切り換え回路26を制御してセル電流をＡ／Ｄ
コンバータ27に供給して測定（および、記録）し、それ
らのセル電流の値を比較して試験判定を行うことによっ
て、半導体記憶装置の試験を少ない工程および短時間で
実施することができる。
【００６２】
【発明の効果】以上、詳述したように、まず、本発明の
半導体記憶装置の第１の形態によれば、ビット線をバイ
アスするロードトランジスタのゲートに対して該ビット
線を読み出すのに必要最小限のパルス幅を有する制御パ
ルス信号（ＡＴＤＸ）を供給して、ロードトランジスタ
のスイッチングを制御パルス信号により制御することに
よって、読み出し時に選択されたビット線に接続されて
いるドレインを共有する他の非選択のメモリセルのドレ
イン端にかかるストレス時間を短縮することができる。
次に、本発明の半導体記憶装置の第２の形態によれば、
第１のトランジスタのチャネル不純物濃度を基板の不純
物濃度と同じにしたナチュラルトランジスタで構成する
ことによって、工程増および製造コストの上昇を招くこ
となく、読み出し時のドレイン電圧を低下させることが
できる。さらに、本発明の半導体記憶装置の第３の形態
によれば、高温放置段階の前後において、試験データが
書き込まれた不揮発性メモリセルの全てに流れる電流を
測定し、それらの電流値を比較して試験判定を行うこと
によって、半導体記憶装置の試験を少ない工程および短
時間で実施することができる。
【図面の簡単な説明】
【図１】本発明に係る半導体記憶装置の第１の形態の一
実施例を示す回路図である。
【図２】図１の半導体記憶装置を説明するための図であ
る。
【図３】図１の回路の動作を説明するためのタイミング
図である。
【図４】本発明に係る半導体記憶装置の第１の形態の全
体的な構成を示すブロック図である。
【図５】図１の回路に使用する制御信号を発生する回路
の一例を示す図である。
【図６】本発明に係る半導体記憶装置の第２の形態の一
実施例を示す回路図である。
【図７】図６の回路に使用するトランジスタを従来の回
路におけるものと比較して示す図である。
【図８】本発明に係る半導体記憶装置の第２の形態の他
の実施例を示す回路図である。
【図９】本発明に係る半導体記憶装置の第３の形態の一
実施例を示すブロック図（通常時）である。
【図１０】図９に示す半導体記憶装置の一例を示す回路
図（通常時）である。
【図１１】図１０に示す半導体記憶装置の通常時におけ
る動作を説明するための図である。
【図１２】本発明に係る半導体記憶装置の第３の形態の
一実施例を示すブロック図（高電圧印加時）である。
【図１３】図１２に示す半導体記憶装置の一例を示す回
路図（高電圧印加時）である。
【図１４】図１３に示す半導体記憶装置の高電圧印加時
における動作を説明するための図である。
【図１５】本発明の半導体記憶装置の第３の形態におけ
る試験処理の一例を示すフローチャートである。
【図１６】従来の半導体記憶装置に使用するメモリセル
の構造を示す図である。
【図１７】本発明の半導体記憶装置の第１の形態に対応
した従来の半導体記憶装置の一例を示す回路図である。
【図１８】本発明の半導体記憶装置の第２の形態に対応
した従来の半導体記憶装置の一例を示す回路図である。
【図１９】図１８の半導体記憶装置の要部を示す回路図
である。
【図２０】図１９に示す回路の特性曲線を示す図であ
る。
【図２１】本発明の半導体記憶装置の第３の形態に対応
した従来の半導体記憶装置の一例を示すブロック図（通
常時）である。
【図２２】図２１に示す半導体記憶装置の一例を示す回
路図（通常時）である。
【図２３】本発明の半導体記憶装置の第３の形態に対応
した従来の半導体記憶装置の一例を示すブロック図（高
電圧印加時）である。
【図２４】図２３に示す半導体記憶装置の一例を示す回
路図（高電圧印加時）である。
【図２５】本発明の半導体記憶装置の第３の形態に対応
した従来の半導体記憶装置における試験処理の一例を示
すフローチャートである。
【符号の説明】
１…センスアンプのロードトランジスタ（ロード抵抗） ２, ３…インバータ ４, 20…センスアンプ(S/A) ５, ５',５" …Ｎチャネル型トランジスタ ６, ６';７, ７' …メモリセル（ＭＩＳトランジスタ） ６" …リファレンスセル ８, ８';８" …リファレンスセル側のビット線 11…ロウアドレスバッファ 12…ロウアドレスデコーダ（ロウデコーダ） 13…コラムアドレスバッファ 14…コラムアドレスデコーダ（コラムデコーダ） 15…コラムゲート 16…メモリセルアレイ 19…ＡＴＤパルス発生回路 21…出力バッファ（出力回路） 24, 25…高電圧検出回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 赤荻 隆男 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 千田 哲也 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内

Claims (17)

    【特許請求の範囲】
  1. 【請求項１】 複数のワード線と、複数のビット線
    （８, ８')と、該各ワード線および該各ビット線の交差
    個所にそれぞれ設けられ、工程或いは電気的に外部から
    閾値電圧を制御できるＭＩＳトランジスタで構成された
    複数のメモリセル（６, ６';７, ７')と、選択されたワ
    ード線およびビット線の交点に位置するメモリセルに保
    持されたデータを検出して出力する差動型センスアンプ
    （４）とを具備する半導体記憶装置であって、 前記ビット線をバイアスするロードトランジスタ（１,
    １')のゲートに対して該ビット線を読み出すのに必要最
    小限のパルス幅を有する制御パルス信号(ATDX,ATD)を供
    給し、該ロードトランジスタのスイッチングを当該制御
    パルス信号により制御し、読み出し時に選択されたビッ
    ト線に接続されているドレインを共有する他の非選択の
    メモリセルのドレイン端にかかるストレス時間を短縮す
    るようにしたことを特徴とする半導体記憶装置。
  2. 【請求項２】 前記各ワード線は前記複数のメモリセル
    のゲートをＸ方向に共有して構成され、前記各ビット線
    は該複数のメモリセルのドレインをＹ方向に共有して構
    成され、前記差動型センスアンプは選択されたワード線
    とビット線の交点に位置するメモリセルの導通／非導通
    を検出してデータ“１”／“０”の信号を出力するよう
    になっていることを特徴とする請求項１の半導体記憶装
    置。
  3. 【請求項３】 前記ビット線をバイアスするロードトラ
    ンジスタに供給する制御パルス信号を、ＡＴＤパルス信
    号としたことを特徴とする請求項１の半導体記憶装置。
  4. 【請求項４】 複数のワード線（ＷＬ）と、複数のビッ
    ト線（ＢＬ）と、該各ワード線および該各ビット線の交
    差個所にそれぞれ設けられた複数のメモリセルトランジ
    スタ（ＭＣ1 〜ＭＣ4)とを有するセルアレイ(116) を具
    備する半導体記憶装置において、 第１の電源（Ｖcc) および第１ノード（Ｎ11) 間に接続
    された負荷手段（Ｔ11）と、 ドレインを前記第１ノードに接続し、ソースを第２の電
    源（Ｖss) に接続し、且つ、ゲートを第２ノード
    （Ｎ12) に接続した第１の導電型の第１のトランジスタ
    （Ｔ22）と、 ゲートを前記第１ノードに接続し、ソースを前記第２ノ
    ードに接続する第１の導電型の第２のトランジスタ（Ｔ
    14）とを具備すると共に、前記第２ノードを前記ビット
    線に電気的に接続し、前記セルアレイ中の各選択された
    メモリセルトランジスタが電流を流すか否かによりデー
    タ“１”／“０”を判定するデータ判定回路であって、
    前記第１のトランジスタ（Ｔ22）のチャネル不純物濃度
    を基板の不純物濃度と同じにしたナチュラルトランジス
    タで構成したことを特徴とする半導体記憶装置。
  5. 【請求項５】 前記第２のトランジスタ（Ｔ14）のドレ
    インは、ゲートが前記第２の電源に接続され，前記第１
    の導電型と反対の第２の導電型を有する第３のトランジ
    スタ（Ｔ13）を介して、前記第１の電源（Ｖcc) に接続
    されると共に、インバータ（INV)を介してデータ出力と
    されていることを特徴とする請求項４の半導体記憶装
    置。
  6. 【請求項６】 前記負荷手段は、前記第２の導電型を有
    する第４のトランジスタ（Ｔ11）として構成されている
    ことを特徴とする請求項４の半導体記憶装置。
  7. 【請求項７】 前記第１および第２のトランジスタ（Ｔ
    22, Ｔ14) は、Ｎチャネル型ＭＩＳトランジスタとして
    構成され、前記第３または第４のトランジスタ（Ｔ13,
    Ｔ11) は、Ｐチャネル型ＭＩＳトランジスタとして構成
    されていることを特徴とする請求項４〜６のいずれかの
    半導体記憶装置。
  8. 【請求項８】 複数のワード線（ＷＬ）と、複数のビッ
    ト線（ＢＬ）と、該各ワード線および該各ビット線の交
    差個所にそれぞれ設けられた複数のメモリセルトランジ
    スタ（ＭＣ1 〜ＭＣ4)とを有するセルアレイ(116) を具
    備する半導体記憶装置において、 第１の電源（Ｖcc) および第１ノード（Ｎ11) 間に接続
    された負荷手段（Ｔ11）と、 ドレインを前記第１ノードに接続し、ソースを基準電位
    に接続し、且つ、ゲートを第２ノード（Ｎ12) に接続し
    た第１の導電型の第１のトランジスタ（Ｔ12）と、 ゲートを前記第１ノードに接続し、ソースを前記第２ノ
    ードに接続する第１の導電型の第２のトランジスタ（Ｔ
    14）とを具備し、前記セルアレイ中の各選択されたメモ
    リセルトランジスタが電流を流すか否かによりデータ
    “１”／“０”を判定するデータ判定回路であって、前
    記第２のトランジスタ（Ｔ14）のソースを前記第１の導
    電型を有する電圧降下用トランジスタ（Ｔ25) を介して
    前記第２の電源に接続するようにしたことを特徴とする
    半導体記憶装置。
  9. 【請求項９】 前記第２のトランジスタ（Ｔ14）のドレ
    インは、ゲートが前記第２の電源に接続され，前記第１
    の導電型と反対の第２の導電型を有する第３のトランジ
    スタ（Ｔ13）を介して、前記第１の電源（Ｖcc) に接続
    されると共に、インバータ（INV)を介してデータ出力と
    されていることを特徴とする請求項８の半導体記憶装
    置。
  10. 【請求項１０】 前記負荷手段は、前記第２の導電型を
    有する第４のトランジスタ（Ｔ11）として構成されてい
    ることを特徴とする請求項８の半導体記憶装置。
  11. 【請求項１１】 前記第１, 第２および電圧降下用トラ
    ンジスタ（Ｔ12, Ｔ 14, Ｔ25) は、Ｎチャネル型ＭＩＳ
    トランジスタとして構成され、前記第３または第４のト
    ランジスタ（Ｔ13, Ｔ11) は、Ｐチャネル型ＭＩＳトラ
    ンジスタとして構成されていることを特徴とする請求項
    ８〜１０のいずれかの半導体記憶装置。
  12. 【請求項１２】 不揮発性メモリセルを有する半導体記
    憶装置を高温放置して、温度加速によるデータ保持の変
    化を試験する半導体記憶装置の試験方法であって、 前記不揮発性メモリセルの全てに対して所定のデータ
    ("0") を書き込む試験データ書き込み段階（Ｓ1)と、 該試験データが書き込まれた不揮発性メモリセルの全て
    に流れる電流を測定する第１の電流測定段階（Ｓ2)と、 前記試験データが書き込まれた半導体記憶装置を高温放
    置して前記不揮発性メモリセルの欠陥を温度加速する高
    温放置段階（Ｓ3)と、 該高温放置による欠陥の温度加速が行われた半導体記憶
    装置における不揮発性メモリセルの全てに流れる電流を
    測定する第２の電流測定段階（Ｓ4)と、 該第２の電流測定段階により測定された電流値と前記第
    １の電流測定段階により測定された電流値とを比較（Ｓ
    5,Ｓ6)して前記半導体記憶装置の試験判定を行う試験判
    定段階とを具備することを特徴とする半導体記憶装置の
    試験方法。
  13. 【請求項１３】 前記第１および第２の電流測定段階
    （Ｓ2,Ｓ4)は、前記半導体記憶装置のメモリセルアレイ
    を流れる電流を測定して行うことを特徴とする請求項１
    ２の半導体記憶装置の試験方法。
  14. 【請求項１４】 前記第１および第２の電流測定段階
    （Ｓ2,Ｓ4)は、前記半導体記憶装置全体を流れる電流を
    測定して行うことを特徴とする請求項１２の半導体記憶
    装置の試験方法。
  15. 【請求項１５】 不揮発性メモリセルアレイを有する半
    導体記憶装置を高温放置して、温度加速によるデータ保
    持の変化を試験する機能を有する半導体記憶装置であっ
    て、 外部からの所定の信号により該半導体記憶装置の試験モ
    ードを立ち上げる試験モード立ち上げ手段(24,25) と、 該試験モード立ち上げ手段により試験モードが設定され
    たとき、前記不揮発性メモリセルアレイとグラウンドと
    の接続を切り換えて、当該不揮発性メモリセルアレイを
    流れる電流を測定するセルアレイ電流測定手段(26,27)
    とを具備することを特徴とする半導体記憶装置。
  16. 【請求項１６】 前記セルアレイ電流測定手段は、前記
    不揮発性メモリセルアレイに対して所定のデータ("0")
    を書き込んで該不揮発性メモリセルアレイに流れるセル
    電流を測定すると共に、該試験データが書き込まれた半
    導体記憶装置を高温放置して前記不揮発性メモリセルの
    欠陥を温度加速した後, 該不揮発性メモリセルの全てに
    流れるセル電流を測定するようになっていることを特徴
    とする請求項１５の半導体記憶装置。
  17. 【請求項１７】 前記セルアレイ電流測定手段の出力
    は、アナログ／ディジタル変換器(27)によりアナログ／
    ディジタル変換されると共に、レジスタ(27a)に一旦格
    納されるようになっていることを特徴とする請求項１５
    の半導体記憶装置。
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