JP3545444B2

JP3545444B2 - 読み出し専用記憶装置

Info

Publication number: JP3545444B2
Application number: JP314494A
Authority: JP
Inventors: 平岩瀬
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1994-01-17
Filing date: 1994-01-17
Publication date: 2004-07-21
Anticipated expiration: 2019-07-21
Also published as: JPH07211093A

Description

【０００１】
【産業上の利用分野】
本発明は、半導体読み出し専用記憶装置（以下、ＲＯＭと記す）に係り、特にメモリセルからの読み出し電位をダミーセルからの読み出し電位と比較してセルデータを読み出すセンスアンプを用いた読み出し回路に関する。
【０００２】
【従来の技術】
ＲＯＭのメモリセルのパターンサイズの縮小化を図るために、半導体基板中のＮ＋型埋め込み層をセルトランジスタのソース・ドレインに用いることにより、セルアレイ内に素子分離領域をなくすることが可能になる仮想グランド方式のメモリセル（例えば本願出願人の出願に係る特願平３−３３２０７１号の「読出専用メモリ」）が用いられるようになった。
【０００３】
この仮想グランド方式のメモリセルに対するデータ“０”、“１”のプログラムは、メモリセルのチャネル領域にボロンイオンを注入するか否かによってセルトランジスタの閾値ＶＴＨを制御することにより行う。
【０００４】
図５は、仮想グランド方式のメモリセルを用いたＣＭＯＳ型のマスクＲＯＭにおける一部を示す回路図である。
図５において、ＮチャネルＭＯＳトランジスタからなるセルトランジスタ（本体セル）５１は行列状に配列されてメモリセルアレイ５０を構成しており、このメモリセルアレイは複数個のメモリセルブロックに分割されている。
【０００５】
５２は上記メモリセルアレイにおける同一行のＲＯＭセル５１のゲートに共通に接続されているワード線であり、代表的に１本のみ示している。このワード線５２は、ロウデコーダ（図示せず）により選択され、ワード線駆動信号が供給される。
【０００６】
５３は上記メモリセルアレイ５０における同一列のＲＯＭセルのドレインに共通に接続されているビット線であり、代表的に１本のみ示している。
また、上記ＲＯＭでは、例えば２個のメモリセルブロックで１つのビット線（金属配線）５３を共用すると共に１つの仮想グランド線（金属配線）５４を共用している。
【０００７】
そして、この２個のメモリセルブロックを択一的に選択するために、各メモリセルブロックの一端とビット線５３とを選択的に接続するようにブロック選択用のトランジスタ５５を直列に接続し、各メモリセルブロックの他端と仮想グランド線とを選択的に接続するようにブロック選択用のトランジスタ５６を直列に接続している。上記ブロック選択用トランジスタ５５、５６はブロック選択線５７、５８により制御される。
【０００８】
この結果、選択状態のメモリセルブロックから、選択セルの書込み状態／非書込み状態に対応して“Ｈ”レベルまたは“Ｌ”レベルの読み出し出力が得られる。
【０００９】
１０はカラム選択用のエンハンスメント型Ｎチャネルトランジスタ、１１はビット線トランスファゲート用のエンハンスメント型Ｎチャネルトランジスタ、１２はビット線電位およびパワーダウン制御信号ＰＤが入力し、出力を前記ビット線トランスファゲート用トランジスタ１１のゲートに供給するフィードバック用の二入力ノアゲートである。
【００１０】
１３はゲート・ドレイン相互が接続されたビット線負荷用のエンハンスメント型Ｐチャネルトランジスタ、１４はセンス線である。
上記したビット線トランスファゲート用トランジスタ１１、フィードバック用ノアゲート１２およびは負荷用トランジスタ１３は、ビット線の電位振幅をレベルシフト・増幅する作用を有する。
【００１１】
１５は、本体セル５１からの読み出し電位をダミーセル回路側からの読み出し電位（基準電位Ｖｒｅｆ）と比較して増幅することにより、本体セル５１が書込み状態であるか否かを判別するする差動型センスアンプである。
【００１２】
上記ダミーセル回路側において、５１ａはダミーセル、５３ａはダミービット線、１０ａはダミービット線選択用のエンハンスメント型Ｎチャネルトランジスタであり、そのゲートには読み出し電位ＶＣＣが印加される。
【００１３】
１１ａはダミービット線に直列に挿入接続されたトランスファゲート用のエンハンスメント型Ｎチャネルトランジスタ、１２ａは上記トランスファゲートに対するフィードバック用の二入力ノアゲート、１３ａはゲート・ドレイン相互が接続されたダミービット線負荷用のエンハンスメント型Ｐチャネルトランジスタ、１４ａはダミーセル側センス線である。
【００１４】
次に、図５の読み出し回路における本体セル５１からの読み出し電位とダミーセル回路側からの基準電位Ｖｒｅｆについて簡単に説明する。
選択された本体セル５１が書込み状態（オフ状態）であると、カラム選択用トランジスタ１０がオン状態の時にビット線５３の電位は高レベル“Ｈ”になる。上記とは逆に、選択された本体セル５１が非書込み状態（オン状態）であると、カラム選択用トランジスタ１０がオン状態の時にビット線５３の電位は低レベル“Ｌ”になる。
【００１５】
ここで、ダミーセル５１ａ、ダミービット線選択用トランジスタ１０ａおよびダミービット線トランスファゲート用トランジスタ１１ａの各サイズ（チャネル幅Ｗ／チャネル長Ｌ）を、それぞれ対応して、本体セル５１、本体セル側のカラム選択用トランジスタ１０およびビット線トランスファゲート用トランジスタ１１の各サイズと同一に設定しておくものとする。
【００１６】
従って、ダミーセル５１ａを非書込み状態に設定すると共にその制御ゲートに読み出し電位ＶCCを与えることにより、選択された本体セル５１が非書込み状態である場合にビット線５３およびダミービット線５３ａには同じ電流量の電流が流れることになる。
【００１７】
そこで、ダミーセル側ビット線負荷用トランジスタ１３ａのサイズを本体セル側ビット線負荷用トランジスタ１３のサイズよりも大きく設定する（例えばチャネル幅Ｗを２倍に設定する）ことにより、ダミーセル側ビット線負荷用トランジスタ１３ａのコンダクタンスを本体セル側ビット線負荷用トランジスタ１３のコンダクタンスよりも高く設定しておく。これにより、ダミーセル側センス線１４ａの基準電位Ｖｒｅｆが、本体セル側センス線１４の低レベルよりも高く、本体セル側センス線１４の高レベルよりも低い値（本体セル側センス線１４の低レベルと高レベルとの中間電位）となるように設定することが可能になる。
【００１８】
上記ＲＯＭにおいて、セルトランジスタ５１は、回路動作のマージンを考慮すると、その閾値ＶＴＨを極力高く設定することが望ましく、また、製造時のバーンイン・テストなどにおいて、電源電圧の仕様の上限（例えば５．０±０．５Ｖの仕様では、５．５Ｖ）でもＲＯＭが正常に動作することが要求されるので、セルトランジスタの閾値ＶＴＨは８Ｖ以上であることが望ましい。
【００１９】
しかし、セルトランジスタ５１の閾値ＶＴＨを８Ｖ以上にするために高濃度のイオン注入を行うと、基板の結晶格子にダメージが加わり、セルトランジスタ５１のソース・ドレイン間にリーク電流が流れ、ＲＯＭの製造歩留りが低下することが分かっており、実際は、セルトランジスタ５１の閾値ＶＴＨは５Ｖ程度に設定している。
【００２０】
図６は、上記本体セル５１からの読み出し電位の“Ｈ”レベル、“Ｌ”レベルとダミーセル回路側からの基準電位Ｖｒｅｆについて、電源電位（ＶＣＣ）依存性を示す。
【００２１】
本体セル５１から“Ｈ”レベルを読み出す際のＶＣＣ依存性は、書き込み状態のセルトランジスタの閾値ＶＴＨが約５Ｖであるので、ＶＣＣが５Ｖを越えると書き込み状態のセルトランジスタにリーク電流が流れ始めて“Ｈ”レベルが低下し、特性の傾きが途中から緩やかになる（特性が折れ曲がる）。
【００２２】
これに対して、本体セル５１から“Ｌ”レベルを読み出す際のＶＣＣ依存性は、ＶＣＣが５Ｖを越えても非書き込み状態のセルトランジスタにリーク電流は殆んど流れないので、特性が折れ曲がることはない。
【００２３】
一方、基準電位ＶｒｅｆのＶＣＣ依存性は、本体セル５１から“Ｌ”レベルを読み出す際と殆んど同程度の電流がダミーセルに流れるので、ダミーセルにリーク電流は殆んど流れないので、特性が折れ曲がることはない。
【００２４】
従って、電源電位ＶＣＣを高くしていくと、本体セル５１からの読み出し電位の“Ｈ”レベルと基準電位Ｖｒｅｆとが交差するので正常な動作を期待できなくなり、使用可能な電源電位の上限が低くなる。
【００２５】
そこで、本体セル５１から“Ｈ”レベルを読み出す際の動作マージンを増加させるために、基準電位ＶｒｅｆのＶＣＣ依存性が“Ｈ”レベル読み出し時のＶＣＣ依存性と同様に折れ曲がるように設定することが考えられるが、逆に、“Ｌ”レベル読み出し時の動作マージンが低下するので、好ましくない。
【００２６】
【発明が解決しようとする課題】
上記したように従来のＲＯＭは、セルトランジスタの閾値ＶＴＨを比較的低く設定した場合に、電源電位ＶＣＣがセルトランジスタの閾値ＶＴＨを越えると、本体セルからの読み出し電位の“Ｈ”レベルと基準電位Ｖｒｅｆとが交差して正常な動作を期待できなくなり、安定動作が可能な電源電位の上限が低くなるという問題があった。
【００２７】
本発明は上記の問題点を解決すべくなされたもので、セルトランジスタの閾値ＶＴＨを比較的低く設定した場合でも、安定動作が可能な電源電位の上限を高くし得る読み出し専用記憶装置を提供することを目的とする。
【００２８】
【課題を解決するための手段】
本発明は、メモリセルからビット線に読み出された電位をダミーセルからダミービット線に読み出された電位と比較してセルデータを読み出すセンスアンプを用いた読み出し専用記憶装置において、メモリセルアレイにおける書込み状態のセルトランジスタの閾値を等価的に検出してビット線負荷を制御することにより、セルトランジスタからの読み出し電位の電源電位依存性を補償する電源依存性補償回路を具備することを特徴とする。
【００２９】
【作用】
セルトランジスタの閾値ＶTHを比較的低く設定した場合に、電源電位ＶCCがセルトランジスタの閾値ＶTHを越えると、書き込み状態のセルトランジスタにリーク電流が流れる。この状態を電源依存性補償回路が検出してビット線負荷トランジスタをオンにするので、セルトランジスタのリーク電流を補うようになる。
従って、本体セルから"Ｈ"レベルを読み出す際のＶCC依存性が折れ曲がらなくなり、安定動作が可能な電源電位の上限が高くなる。
【００３０】
【実施例】
以下、図面を参照して本発明の実施例を詳細に説明する。
図１は、本発明の第１実施例として、仮想グランド方式のメモリセルを用いたＣＭＯＳ型のマスクＲＯＭの一部を示している。
【００３１】
このＲＯＭは、図５を参照して前述した従来のＲＯＭと比べて、書込み状態のセルトランジスタの閾値を検出してビット線負荷（必要に応じて、さらにダミービット線負荷）を制御することにより、セルトランジスタからの読み出し電位の電源電位依存性を補償する電源依存性補償回路が付加されている点が異なり、その他は同じであるので図５中と同一符号を付している。
【００３２】
即ち、図１において、５０はＲＯＭセル５１が行列状に配列されたメモリセルアレイであり、このメモリセルアレイ５０における同一行のセルトランジスタ５３のゲートに共通にワード線５２が接続され、上記メモリセルアレイ５０における同一列のセルトランジスタ５１のドレインに共通にビット線５３が接続されている。
【００３３】
本例では、メモリセルアレイ５０は複数個のメモリセルブロックに分割されており、例えば２個のメモリセルブロックで１つのビット線（金属配線）５３を共用すると共に１つの仮想グランド線（図示せず）を共用し、この２個のメモリセルブロックを択一的に選択するために、ブロック選択用トランジスタ（図示せず）が接続されている。
【００３４】
１０はカラム選択用のエンハンスメント型Ｎチャネルトランジスタ、１１はビット線トランスファゲート用のエンハンスメント型Ｎチャネルトランジスタ、１２はビット線電位およびパワーダウン制御信号ＰＤが入力し、出力を前記ビット線トランスファゲート用トランジスタ１１のゲートに供給するフィードバック用の二入力ノアゲートである。
【００３５】
１３はゲート・ドレイン相互が接続されたビット線負荷用のエンハンスメント型Ｐチャネルトランジスタ、１４はセンス線である。
１５は本体セル５１からの読み出し電位をダミーセル回路側からの読み出し電位（基準電位Ｖｒｅｆ）と比較して増幅することにより、本体セル５１が書込み状態であるか否かを判別するする差動型センスアンプである。
【００３６】
上記ダミーセル回路側において、５１ａは前記メモリセル５１と同じ構造を有し、非書込み状態のメモリセル５１と等価な閾値を有し、ゲートに読み出し電位が印加される第１のダミーセルトランジスタ、５３ａはこの第１のダミーセルトランジスタ５１ａのソースあるいはドレインに接続された第１のダミービット線、１０ａは第１のダミービット線選択用のエンハンスメント型Ｎチャネルトランジスタであり、そのゲートには読み出し電位ＶＣＣが印加される。１１ａは第１のダミービット線５３ａに直列に挿入接続されたトランスファゲート用のエンハンスメント型Ｎチャネルトランジスタ、１２ａは上記トランスファゲート１１ａに対するフィードバック用の二入力ノアゲート、１３ａはゲート・ドレイン相互が接続されたダミービット線負荷用のエンハンスメント型Ｐチャネルトランジスタ、１４ａはダミーセル側センス線である。
【００３７】
なお、前記メモリセルアレイ５０のワード線５２を選択するロウデコーダ、カラム選択トランジスタ１０を制御する列デコーダなどは、図示を省略している。
一方、前記電源依存性補償回路は、セルトランジスタ閾値検知回路２２、負荷制御回路２４を含み、例えば図２に示すように構成される。
【００３８】
図２に示す電源依存性補償回路において、５３ｂは第２のダミービット線、５１ｂはこの第２のダミービット線５３ｂにソースあるいはドレインが接続され、前記メモリセル５１と同じ構造を有し、書き込み状態のメモリセルと同じ閾値を有するようにイオン注入が行われ、ゲートに読み出し電位ＶＣＣが印加される第２のダミーセルトランジスタ、１０ｂは第２のダミービット線選択用のエンハンスメント型Ｎチャネルトランジスタであり、そのゲートには読み出し電位ＶＣＣが印加される。１１ｂは第２のダミービット線５３ｂに直列に挿入接続されたトランスファゲート用のエンハンスメント型Ｎチャネルトランジスタ、１２ｂは上記トランスファゲート１１ｂに対するフィードバック用の二入力ノアゲートである。
【００３９】
２１はゲートが接地電位ＶSSに接続された第２のダミービット線負荷用のエンハンスメント型Ｐチャネルトランジスタであり、後述するように第２のダミーセルトランジスタ５１ｂからの“Ｈ”レベル読み出し時に発生するリーク電流の検出感度をよくするために、そのサイズを十分に小さくしておくことが望ましい。
【００４０】
２２はデータ読み出し時に上記第２のダミービット線５３ｂに流れる電流に基づいて前記第２のダミーセルトランジスタ５１ｂの閾値を検出することにより等価的にセルトランジスタ５１の閾値を検出するセルトランジスタ閾値検知回路である。
【００４１】
このセルトランジスタ閾値検知回路２２は、例えば前記第２のダミービット線負荷用トランジスタ２１のドレイン電位が入力する二段接続されたインバータ回路２３からなり、制御信号Ｂを出力する。
【００４２】
２４は上記セルトランジスタ閾値検知回路２２の検知出力Ｂを受けて前記ビット線５３の負荷および第１のダミービット線５３ａの負荷を制御する負荷制御回路である。この負荷制御回路２４は、ＶＣＣノードと前記センス線１４との間に直列に接続された２個のＰＭＯＳトランジスタＰ１およびＰ２と、ＶＣＣノードと前記ダミーセンス線１４ａとの間に直列に接続された２個のＰＭＯＳトランジスタＰ１ａおよびＰ２ａからなる。
【００４３】
この場合、上記２個のＰＭＯＳトランジスタＰ１およびＰ２のうち、トランジスタＰ１のゲートは前記制御信号Ｂが与えられ、トランジスタＰ２のゲートはそのドレイン（センス線１４との接続ノード）に接続されている。また、前記２個のＰＭＯＳトランジスタＰ１ａおよびＰ２ａのうち、トランジスタＰ１ａのゲートは前記制御信号Ｂが与えられ、トランジスタＰ２ａのゲートはそのドレイン（ダミーセンス線１４ａとの接続ノード）に接続されている。
【００４４】
次に、上記ＲＯＭのデータ読み出し動作について図３および図４を参照しながら説明する。
図３は、前記セルトランジスタ閾値検知回路２２の制御信号Ｂ出力のＶＣＣ依存性を示しており、図４は、前記セルトランジスタ５１からの読み出し電位の“Ｈ”レベル、“Ｌ”レベルとダミーセル回路側からの基準電位ＶｒｅｆについてＶＣＣ依存性を示している。
【００４５】
このＲＯＭのデータ読み出し動作は、基本的には図５に示したＲＯＭの動作と同様であるが、新たに付加されている電源依存性補償回路の動作が加わる。
即ち、上記マスクＲＯＭにおいては、セルトランジスタ５１の閾値ＶＴＨを比較的低く設定した場合に、電源電位ＶＣＣがセルトランジスタ５１の閾値ＶＴＨを越えると、書き込み状態のセルトランジスタにリーク電流が流れる。
【００４６】
この際、ＶＣＣがＶＴＨを越えると、セルトランジスタ閾値検知回路２２の制御信号Ｂ出力が“Ｈ”レベルから“Ｌ”レベルに反転する。これにより前記ＰＭＯＳトランジスタＰ１およびＰ１ａがそれぞれオン状態になり、ビット線４３の負荷電流および第１のダミービット線５３ａの負荷電流が大きくなる。この場合、負荷制御回路２４の４個のＰＭＯＳトランジスタのサイズを適切に設定しておけば、セルトランジスタ５１のリーク電流を補うようになる。
【００４７】
従って、リーク電流が流れ始めることによって“Ｈ”レベルが低下することがなくなり、特性の傾きが途中から緩やかになる（特性が折れ曲がる）ことがなくなり、安定動作が可能な電源電位の上限が低くなる。
【００４８】
なお、負荷制御回路２４における第１のダミーセンス線１４ａ側に接続されている２個のＰＭＯＳトランジスタＰ１ａおよびＰ２ａは、必ずしも用いなくてもよい。
【００４９】
また、前記電源依存性補償回路は、少なくとも第２のダミービット線５３ｂおよび第２のダミーセルトランジスタ５１ｂを具備することにより、セルトランジスタ閾値検知回路２２によりセルトランジスタ５１の閾値を等価的に検出することが可能である。
【００５０】
また、上記実施例では、仮想グランド方式のメモリセルを用いたＲＯＭを示したが、従来のノア型ＲＯＭにおいてもセルトランジスタの閾値ＶＴＨをＶＣＣ付近に設定する場合には本発明を適用できる。
【００５１】
【発明の効果】
上述したように本発明によれば、セルトランジスタの閾値ＶＴＨを比較的低く設定した場合でも、安定動作が可能な電源電位の上限を高くし得るＲＯＭを実現することができる。
【図面の簡単な説明】
【図１】本発明の一実施例に係るマスクＲＯＭの一部を示す回路図。
【図２】図１中の電源依存性補償回路の一具体例を示す回路図。
【図３】図２中のセルトランジスタ閾値検知回路の制御信号Ｂ出力のＶＣＣ依存性を示す図。
【図４】図１のマスクＲＯＭにおけるセルトランジスタからの読み出し電位の“Ｈ”レベル、“Ｌ”レベルとダミーセル回路側からの基準電位ＶｒｅｆについてＶＣＣ依存性を示す図。
【図５】従来のマスクＲＯＭの一部を示す回路図。
【図６】図５のマスクＲＯＭにおけるセルトランジスタからの読み出し電位の“Ｈ”レベル、“Ｌ”レベルとダミーセル回路側からの基準電位ＶｒｅｆについてＶＣＣ依存性を示す図。
【符号の説明】
１０…カラム選択用トランジスタ、１１…ビット線トランスファゲート用トランジスタ、１２…ノアゲート、１３…ビット線負荷トランジスタ、１４…センス線、１０ａ…第１のダミービット線選択用トランジスタ、１１ａ…第１のダミービット線トランスファゲート用トランジスタ、１２、１２ａ…ノアゲート、１３ａ…ダミービット線負荷トランジスタ、１４ａ…ダミーセンス線、１５…センスアンプ、１０ｂ…第２のダミービット線選択用トランジスタ、１１ｂ…第２のダミービット線トランスファゲート用トランジスタ、２２…セルトランジスタ閾値検知回路、２４…負荷制御回路、５１…セルトランジスタ、５１ａ…第１のタミーセルトランジスタ、５１ｂ…第２のタミーセルトランジスタ、５３…ビット線、５３ａ…第１のダミービット線、５３ｂ…第２のダミービット線。

Claims

読み出し専用メモリセルトランジスタが行列状に配列されたメモリセルアレイと、
上記メモリセルアレイにおける同一列のメモリセルトランジスタのドレインに共通に接続されたビット線と、
このビット線に接続されたビット線負荷回路と、
第１のダミービット線と、
この第１のダミービット線にドレインが接続され、前記メモリセルと同じ構造を有し、非書込み状態のメモリセルと等価な閾値を有し、ゲートに読み出し電位が印加される第１のダミーセルトランジスタと、
前記第１のダミービット線に接続されたダミービット線負荷回路と、
データ読み出し時に前記ビット線および第１のダミービット線間の電位差をセンス増幅するセンスアンプと、
前記メモリセルアレイにおける書込み状態のセルトランジスタの閾値を検出し、この検出出力に基づいて書込み状態のセルトランジスタに流れるリーク電流を補うように前記ビット線の負荷を制御して、セルトランジスタからの読み出し電位の電源電位依存性を補償する電源依存性補償回路
とを具備することを特徴とする読み出し専用記憶装置。
請求項１記載の読み出し専用記憶装置において、
前記電源依存性補償回路は、
第２のダミービット線と、
この第２のダミービット線にドレインが接続され、前記メモリセルアレイにおける書込み状態のメモリセルトランジスタと等価なビット線駆動能力を有し、ゲートに読み出し電位が印加される第２のダミーセルトランジスタと、
データ読み出し時に上記第２のダミービット線に流れる電流に基づいて前記第２のダミーセルセルトランジスタの閾値を検出することにより等価的に前記セルトランジスタの閾値を検出するセルトランジスタ閾値検知回路と、
このセルトランジスタ閾値検知回路の検知出力を受けて前記ビット線の負荷を制御する負荷制御回路
とを具備することを特徴とする読み出し専用記憶装置。
請求項２記載の読み出し専用記憶装置において、
前記負荷制御回路は、前記セルトランジスタ閾値検知回路の検知出力を受けてさらに前記ダミービット線の負荷を制御する
ことを特徴とする読み出し専用記憶装置。