JP3780783B2 - 半導体不揮発性記憶装置およびその試験方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体不揮発性記憶装置およびその試験方法に関し、特に強誘電体メモリのデータ保持特性の試験方法およびその試験方法を実現できる半導体不揮発性記憶装置に関するものである。
【０００２】
【従来の技術】
近年、携帯用機器の普及や省エネルギー、廃棄物削減要望に伴い、電源を切ってもデータの保持ができる不揮発性メモリの需要が高まっている。その中でも特に、従来からの不揮発性メモリの代表であるＥＥＰＲＯＭやフラッシュメモリに比べ低電力で高速に書き込みができ、かつ高書き換え回数の強誘電体メモリが注目を集めている。
【０００３】
それではまず、半導体不揮発性記憶装置の一種である強誘電体メモリの動作について簡単に説明する。
【０００４】
図６は、従来の強誘電体メモリの主要部のブロック図である。１０１は強誘電体メモリ、１０２はメモリセルのデータを増幅するための増幅回路、１０３はデータの入出力を行う入出力回路、１０４は入出力回路を経たデータをメモリセルに書き込むための書き込み回路である。
【０００５】
図７は、強誘電体メモリの１個のメモリセルと１個のセンスアンプを表わしている。通常、センスアンプは複数個のメモリセルに対して１個ずつ配置されるが、この例では説明を簡素化するため、１個のメモリセルと１個のセンスアンプを用いている。
【０００６】
図７において、ＰＬはセルプレート線、ＢＬと／ＢＬは一対のデータ線、ＷＬはワード線、ＳＡはセンスアンプである。Ｃ１とＣ２は強誘電体キャパシタ、Ｍ１とＭ２はＭＩＳトランジスタでＭＩＳトランジスタＭ１のソース電極は強誘電体キャパシタＣ１の一端子に、ドレイン電極はデータ線ＢＬに、ゲート電極はワード線ＷＬにそれぞれ接続され、強誘電体キャパシタＣ１の他端子はセルプレート線ＰＬに接続されている。ＭＩＳトランジスタＭ２のソース電極は強誘電体キャパシタＣ２の一端子に、ドレイン電極は他方のデータ線／ＢＬに、ゲート電極はワード線ＷＬにそれぞれ接続され、強誘電体キャパシタＣ２の他端子はセルプレート線ＰＬに接続されている。また、データ線ＢＬと／ＢＬはセンスアンプＳＡにも接続されている。
【０００７】
このタイプのメモリセルは、メモリセル１個につき２個のトランジスタと２個の強誘電体キャパシタで構成されているため２Ｔ２Ｃ型メモリセルと呼ばれている。強誘電体メモリのメモリセルにはこの２Ｔ２Ｃ型の他に１個のトランジスタと１個の強誘電体キャパシタで構成される１Ｔ１Ｃ型メモリセルと呼ばれるものもある。１Ｔ１Ｃ型メモリセルは読み出しには同じ構成のダミーセルを用いて動作を行うが、その動作原理はどちらのタイプも同じであるのでここでは２Ｔ２Ｃ型のメモリセルで説明する。
【０００８】
図８は、強誘電体のヒステリシスカーブで、印加電圧または電界と分極または電荷の関係を表わした図である。図９は、データの書き込みと読み出し時のメモリセルへの印加波形である。さて、強誘電体メモリにデータを書き込む場合の動作を図７から図９を用いて説明する。
【０００９】
ここではデータ”０”の書き込みを行う場合を説明する。まず、データ線ＢＬを”Ｌ”レベル、／ＢＬを”Ｈ”レベルとしワード線ＷＬおよびセルプレート線ＰＬを”Ｈ”レベルとする。するとＭＩＳトランジスタＭ１とＭ２はオン状態となり、セルプレート線の電位を基準とした場合に、強誘電体キャパシタＣ１の状態は両端子間の電界によって図８中のヒステリシスカーブのＣ点となる。一方強誘電体キャパシタＣ２は両端子間の電界がほぼゼロの状態であるため、前回の分極状態であるＢ点またはＤ点にある。
【００１０】
次に、セルプレート線ＰＬを”Ｌ”レベルにすると、強誘電体キャパシタＣ１の状態は電界がゼロになるためヒステリシスループ上をＣ点からＤ’点に推移する。一方強誘電体キャパシタＣ２は両端子間に電界がかかりヒステリシスカーブ上をＢ点またはＤ点からＡ点に推移する。
【００１１】
次に、データ線対ＢＬと／ＢＬの双方を”Ｌ”レベルにすると、強誘電体キャパシタＣ１の状態は変化なくヒステリシスループのＤ’点にあり、一方強誘電体キャパシタＣ２は両端子間の電界がゼロになるためヒステリシスカーブ上をＡ点からＢ’点に推移する。以上の経緯で強誘電体キャパシタＣ１は”Ｌ”状態に、同Ｃ２は”Ｈ”状態となってデータ”０”の書き込みが終了する。データ”１”の書き込みはデータ線対ＢＬと／ＢＬの電位を逆にするだけでよいためここでの説明は省略する。
【００１２】
次に、データ”０”の読み出しを行う場合を説明する。データを保持している強誘電体キャパシタの分極状態は書き込みの動作で説明した通りであり、データ線対ＢＬ、／ＢＬは双方とも”Ｌ”レベルにプリチャージされたフローティング状態である。まず、ワード線ＷＬおよびセルプレート線ＰＬを”Ｈ”レベルとする。するとＭＩＳトランジスタＭ１とＭ２はオン状態となり、書き込み動作の場合と同じくセルプレート線の電位を基準とした場合に、強誘電体キャパシタＣ１の状態は両端子間の電界によって図８中のヒステリシスカーブ上をＤ点からＣ点の方向に推移する。このとき、Ｄ点とＣ点の分極量の差だけの電荷ΔＱ２が強誘電体キャパシタから流出する。この電荷をデータ線ＢＬと分配するため、データ線ＢＬにはＨ点から引いた負荷線Ｌ２とヒステリシスとの交点Ｇ点に相当する電位ＶＬ１が現われる。ここで負荷線Ｌ２の傾きはデータ線ＢＬの容量値によって決まる。
【００１３】
一方、強誘電体キャパシタＣ２の状態は両端子間の電界によって図８中のヒステリシス上をＢ点からＣ点の方向に推移する。このとき、Ｂ点とＣ点の分極量の差だけの電荷ΔＱ１が強誘電体キャパシタから流出する。この電荷をデータ線／ＢＬと分配するため、データ線／ＢＬにはＦ点から引いた負荷線Ｌ１とヒステリシスとの交点Ｅ点に相当する電位ＶＨ１が現われる。ここで負荷線Ｌ１の傾きはデータ線／ＢＬの容量値によって決まる。
【００１４】
さらにセンスアンプ活性化信号ＳＡＥを”Ｈ”レベルとし、センスアンプＳＡを動作状態としてデータ線対の電位差ΔＶ１を増幅することによって強誘電体メモリに格納されたデータの読み出しは完了する。
【００１５】
ところが、強誘電体メモリは読み出したデータの再格納をする必要がある。これには前記の書き込み動作と同じ動作を行えばよい。すなわちセンスアンプＳＡでデータ線対の電位差を十分増幅すると、強誘電体キャパシタＣ１はＣ点にあり、強誘電体キャパシタＣ２はＫ点にある。ここでセルプレート線ＰＬを”Ｌ”レベルにすると、強誘電体キャパシタＣ１の状態は電界がゼロになるためヒステリシスカーブ上をＣ点からＤ’点に推移する。一方強誘電体キャパシタＣ２は両端子間に電界がかかりヒステリシスカーブ上をＫ点からＡ点に推移する。
【００１６】
次に、センスアンプ活性化信号ＳＡＥを”Ｌ”レベルとしてセンスアンプの動作を停止し、データ線対ＢＬと／ＢＬの双方を”Ｌ”レベルにすると、強誘電体キャパシタＣ１の状態は変化なくヒステリシスカーブのＤ’点にあるが、一方強誘電体キャパシタＣ２は両端子間の電界がゼロになるためヒステリシスカーブ上をＡ点からＢ’点に推移する。以上の経緯で強誘電体キャパシタＣ１は”Ｌ”状態に、同Ｃ２は”Ｈ”状態となってデータ”０”の再格納が終了する。データ”１”の読み出しと再格納はデータ線対ＢＬと／ＢＬの電位を逆にするだけでよいためここでの説明は省略する。
【００１７】
さて、従来からの不揮発性メモリに比べ低電力で高速に書き込みができ、かつ高書き換え回数という優れた特徴を持つ強誘電体メモリであるが、その読み出し方式ゆえに一端読み出しを行うとメモリセルのデータは変化してしまう。このため通常の読み出し動作の後には必ず再書き込み動作を行っている。
【００１８】
このためデータ保持の試験でも一旦データの読み出しを行うと再書き込みが行われデータの保持量はリセットされてしまって追加のデータ保持試験は行えない。
【００１９】
図１０はデータの保持不良となる場合の保持データ量とヒステリシスカーブの変化を示したものである。前記の強誘電体キャパシタが”Ｈ”状態すなわちＢ点の状態に書き込まれ、加熱保存されると保持能力のないメモリセルでは保持データ量がＢ２点まで減少する。このとき読み出す場合のヒステリシスカーブはＨＣ１の形状となる。
【００２０】
ここで、データ保持量が減少した状態で記憶したデータ”１”の読み出しを行ったとすると、図８での説明と同じようにデータ線の負荷線Ｌ３とヒステリシスカーブとの交点Ｅ２が求まる。このＥ２点がデータ線ＢＬに発生する電位ＶＨ２となる。一方、データ線／ＢＬはＧ点に相当する電位ＶＬ１のままであるから、電位差ΔＶ２は保持データ量が減少しない場合に比べ小さくなる。
【００２１】
今回は”Ｈ”状態のデータのみが減少した場合を説明したが、”Ｌ”状態のデータすなわちＤ点の状態に書き込まれたデータも減少した場合には電位差ΔＶ２がさらに小さくなり、この電位差がセンスアンプの感度以下になった時にはデータが読み出せなくなることでデータ保持不良となる。
【００２２】
次に、従来の強誘電体キャパシタを有する半導体不揮発性記憶装置のデータ保持特性の試験方法を説明する。図１１は、その試験フローを示している。
【００２３】
まず、半導体不揮発性記憶装置を複数個用意し、複数のグループに分ける。全チップに予め定められたパターンのデータを書き込む。この後、これらのチップを所定の温度で加熱放置し第１の時間後に第１のグループの各チップの記憶データを読み出す。次に同じ温度で加熱放置し第２の時間後に第２のグループの各チップの記憶データを読み出す。さらに第ｎの時間後に第ｎのグループの各チップの記憶データを読み出し、各グループでの不良チップ数の変化から所定温度での寿命を推定する。
【００２４】
【発明が解決しようとする課題】
しかしながら、上記のような従来の半導体不揮発性記憶装置は次に示す課題がある。すなわちメモリセルの保持電荷量が極めて小さいため、保持データ量のアナログ的な変化をチップ外部で測定することができない。
【００２５】
また、強誘電体を用いた半導体不揮発性記憶装置では記憶データの読み出し後に再書き込みの動作が行われるため、記憶データが更新（リフレッシュ）されてしまう。いったん記憶データの更新をしてしまうとデータ保持試験を継続することは困難である。
【００２６】
さらに、従来の半導体不揮発性記憶装置の試験方法では次に示す課題がある。
【００２７】
半導体不揮発性記憶装置の再書き込み動作のため、継続したデータ保持試験が困難である。このため各読み出し時間ごとの多数のサンプルを用意しなければならず、通常の不揮発性記憶装置の試験方法に比べ、例えば４回の測定時間がある場合には４倍のサンプル数というように多数のサンプルが必要であった。
【００２８】
また、データ保持特性に問題があるサンプルがあったとしてもそのサンプルの寿命は測定できず、平均的なデバイスの寿命しか推定できない。
【００２９】
この発明は上記の問題に鑑みてなされたものである。本発明は、データ保持特性の試験を高精度でかつ効率的に行える半導体不揮発性記憶装置と、半導体不揮発性記憶装置の試験が少ないサンプル数で効率よく試験でき、また狙いのメモリセルの寿命が精度よく測定できる半導体不揮発性記憶装置の試験方法とを提供することを目的とする。
【００３０】
【課題を解決するための手段】
上記目的を達成するため、本発明の半導体不揮発性記憶装置は、強誘電体キャパシタを有する複数のメモリセルからなる半導体不揮発性記憶装置において、メモリセルからのデータを出力するデータ線に、出力されたデータをデジタル信号に変換するＡＤ変換回路を接続し、このＡＤ変換回路から出力されたデジタル信号を外部端子へ出力し、他方、外部端子より入力されたデジタル信号をデータ線およびセルプレート線の電位に変換するためのＤＡ変換回路とを備えており、ここで、出力されたデジタル信号は、メモリセルにデータを書き込んで所定期間放置した後にメモリセルに保持されているデータ量に相当する信号であり、入力されたデジタル信号は、データ量に相当する電圧をデータ線またはセルプレート線に印加する信号である構成を有することを特徴としている。
【００３１】
また、本発明の半導体不揮発性記憶装置の試験方法は、データ保持特性を試験する方法であって、半導体不揮発性記憶装置のメモリセルを第１の所定期間放置した後に、メモリセルに保持されているデータ量の読み出しを行なった後、データ量に相当する電位をデータ線またはセルプレート線を通して先のメモリセルに印加して第２の所定期間放置した後に、このメモリセルから再び保持されているデータ量を読み出してデータ保持の寿命試験を行うことを特徴ととしている。
【００３２】
【発明の実施の形態】
本発明に記載の半導体不揮発性記憶装置は、強誘電体メモリのデータ保持特性が少ない試料数でかつ正確に測定できるというものである。また、本発明に記載の半導体不揮発性記憶装置の試験方法は、強誘電体メモリのデータ保持特性を少ない試料数でかつ正確に試験できるというものである。
【００３３】
以下、この発明の実施の形態について、図面を参照しながら説明する。
【００３４】
（実施の形態１）
図１は、本発明の第１の実施の形態にかかる半導体不揮発性記憶装置の主要部のブロック図である。１０１は強誘電体メモリ、１０２はメモリセルのデータを増幅するための増幅回路、１０３はデータの入出力を行う入出力回路、１０４は入出力回路を経たデータをメモリセルに書き込むための書き込み回路、５はデータ線の電位としてあらわれたメモリセルのデータ量をアナログ量からデジタル量に変換するＡＤ変換回路、６は増幅回路とＡＤ変換回路の動作を制御する制御回路、７は入力されたデジタル量である信号をアナログ量に変換して書込回路に印加するＤＡ変換回路である。
【００３５】
図２は、本発明における強誘電体メモリの１個のメモリセルと１個のセンスアンプおよび１個のＡＤ変換回路を表わしている。通常、センスアンプは複数個のメモリセルに対して１個ずつ配置され、ＡＤ変換回路は複数のデータ線に対して１個配置されるが、この例では説明を簡素化するため、１個のメモリセルと１個のセンスアンプおよび１個のＡＤ変換回路を用いている。
【００３６】
図２において、ＰＬはセルプレート線、ＢＬと／ＢＬは一対のデータ線、ＷＬはワード線、ＳＡはセンスアンプである。Ｃ１とＣ２は強誘電体キャパシタ、Ｍ１とＭ２はＭＩＳトランジスタでＭＩＳトランジスタＭ１のソース電極は強誘電体キャパシタＣ１の一端子に、ドレイン電極はデータ線ＢＬに、ゲート電極はワード線ＷＬにそれぞれ接続され、強誘電体キャパシタＣ１の他端子はセルプレート線ＰＬに接続されている。ＭＩＳトランジスタＭ２のソース電極は強誘電体キャパシタＣ２の一端子に、ドレイン電極は他方のデータ線／ＢＬに、ゲート電極はワード線ＷＬにそれぞれ接続され、強誘電体キャパシタＣ２の他端子はセルプレート線ＰＬに接続されている。また、データ線ＢＬと／ＢＬはセンスアンプＳＡにも接続されている。ＳＡＥはセンスアンプ活性化信号である。Ｑ１とＱ２はＭＩＳトランジスタでトランジスタＱ１のドレイン電極はデータ線ＢＬに、ソース電極はＡＤ変換回路ＡＤの入力端子に、ゲート電極はデータ線選択信号ＢＣ０にそれぞれ接続されている。また、トランジスタＱ２のドレイン電極はデータ線／ＢＬに、ソース電極はＡＤ変換回路ＡＤの入力端子に、ゲート電極はデータ線選択信号ＢＣ１にそれぞれ接続されている。ＡＤＥはＡＤ変換回路活性化信号である。
【００３７】
今回もメモリセル１個につき２個のトランジスタと２個の強誘電体キャパシタで構成されている２Ｔ２Ｃ型メモリセルを用いているが１個のトランジスタと１個の強誘電体キャパシタで構成される１Ｔ１Ｃ型メモリセルについても同じである。したがってここでも２Ｔ２Ｃ型のメモリセルで説明する。
【００３８】
強誘電体メモリの通常動作については従来例と同じであるのでここでは説明を省略し、この半導体不揮発性記憶装置の保持データ量測定時の動作について図３を用いて説明する。
【００３９】
この時、ワード線ＷＬおよびセルプレート線ＰＬの動作は通常読み出しの場合と同じである。ところで保持データ量であるＢ２点の分極電荷量によってデータ線の電位が飽和したときにセンスアンプ活性化信号の代わりにデータ線に接続されたＡＤ変換回路の活性化信号によりＡＤ変換回路を作動する。これによってアナログ量であるデータ線の電位ＶＨ２がデジタル量に変換され、入出力回路を経て外部端子に出力される。Ｄ点が保持電荷量の場合にはデータ線電位ＶＬ１がデジタル量に変換され外部端子に出力される。
【００４０】
次に、外部端子にメモリセルに再書き込みを行うデータ量に相当する信号を入力し、ＤＡ変換回路を動作させてデータ線またはセルプレート線に電圧ＶＩを印加する。この後電圧を０Ｖに落とすことでヒステリシス曲線上のＪ点からＢ３点に変化し、リラクゼーション現象によってＢ２点に変化する。こうして電荷量測定前の分極量を再現できる。
【００４１】
データ量の再書き込み後の検証は読み出しと書き込み動作を繰り返すことで行える。
【００４２】
この明細書では回路動作の説明をすべてＮチャネルトランジスタを用いて行ったが、Ｐチャネルトランジスタを用いても実現できることは言うまでもない。
【００４３】
（実施の形態２）
図４は本発明の第２の実施の形態にかかる半導体不揮発性記憶装置のデータ保試験のフローチャートである。
【００４４】
まず、全試験サンプルのメモリセルに所定の試験パターンのデータを書き込む。次に所定温度下で第一の期間加熱保存する。加熱により経時変化を促進することができる。次に、メモリセルに保持されたデータ量の読み出しを行うがこのときにセンスアンプは起動させずにＡＤ変換回路を動作させ、データ線の電位をデジタル量に変換した後、入出力回路を通して外部端子に出力する。
【００４５】
次に、外部端子にメモリセルに再書き込みを行うデータ量に相当する信号を入力し、ＤＡ変換回路を動作させ書き込み回路をコントロールしてデータ線またはセルプレート線に所望の電圧を印加する。データ線およびセルプレート線の電位を変えたことで第一の保存期間後の保持データ量をメモリセルに再現できる。
【００４６】
再書き込み後のデータ量の検証は先のデータ量の読み出しを再度実施することで可能である。
【００４７】
同様の方法で第二の期間加熱保存した後、第三の期間加熱保存した後の保持データ量の変化が測定でき、メモリセル毎のデータ保持能力が測定できることになる。
【００４８】
図５は加熱保存した時間によるデータ量の減少を表すグラフである。このグラフから任意のメモリセルについての保存温度条件におけるデータ保持の寿命Ｔｄを推定することができるし、また複数の温度条件における測定から容易に活性化エネルギーが算出できる。
【００４９】
【発明の効果】
本発明に記載の半導体記憶装置は、半導体不揮発性記憶装置のデータ保持能力を容易にかつ精度よく測定できるためデータ保持における品質の向上に効果がある。また、データ保持の評価に必要とするサンプル数を大幅に削減できるため開発コストの削減に効果がある。
【００５０】
また、本発明に記載の半導体記憶装置の試験方法は、同一サンプルでの保持データ量の経時変化を測定できるため、問題を有するメモリセルのデータ保持特性を測定でき半導体不揮発性記憶装置の品質の向上に効果がある。
【００５１】
また、データ保持に関する試験の高精度化は、強誘電体メモリの信頼性をさらに向上させ、各種用途への使用が増加するなど産業上、その効果はきわめて大きい。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態にかかる半導体不揮発性記憶装置の概略構成図
【図２】本発明の第１の実施の形態にかかる２Ｔ２Ｃ型強誘電体メモリの等価回路図
【図３】本発明の第１の実施の形態にかかる強誘電体メモリの動作を表わす強誘電体キャパシタのヒステリシスカーブを示す図
【図４】本発明の第２の実施の形態にかかる半導体不揮発性記憶装置の試験方法のフローチャートを示す図
【図５】半導体不揮発性記憶装置のデータ量の経時変化を示す図
【図６】従来例である半導体不揮発性記憶装置の概略構成図
【図７】従来例である２Ｔ２Ｃ型強誘電体メモリの等価回路図
【図８】強誘電体メモリの動作を表わす強誘電体キャパシタのヒステリシスカーブを示す図
【図９】２Ｔ２Ｃ型強誘電体メモリの動作を説明する主要信号波形を示す図
【図１０】強誘電体メモリのデータ量減少時の動作を表わす強誘電体キャパシタのヒステリシスカーブを示す図
【図１１】従来例である半導体不揮発性記憶装置の試験方法のフローチャートを示す図
【符号の説明】
５ ＡＤ変換回路
６ 制御回路
７ ＤＡ変換回路
１０１ 強誘電体メモリ
１０２ 増幅回路
１０３ 入出力回路
１０４ 書き込み回路
ＷＬ ワード線
ＢＬ、／ＢＬ データ線
Ｍ１、Ｍ２、Ｑ１、Ｑ２ ＭＩＳトランジスタ
ＰＬ セルプレート線
ＳＡ センスアンプ
ＳＡＥ センスアンプ活性化信号
ＡＤＥ ＡＤ変換回路活性化信号
Ｃ１、Ｃ２ 強誘電体キャパシタ
ＢＣ０、ＢＣ１ データ線選択信号
【発明の属する技術分野】
本発明は、半導体不揮発性記憶装置およびその試験方法に関し、特に強誘電体メモリのデータ保持特性の試験方法およびその試験方法を実現できる半導体不揮発性記憶装置に関するものである。
【０００２】
【従来の技術】
近年、携帯用機器の普及や省エネルギー、廃棄物削減要望に伴い、電源を切ってもデータの保持ができる不揮発性メモリの需要が高まっている。その中でも特に、従来からの不揮発性メモリの代表であるＥＥＰＲＯＭやフラッシュメモリに比べ低電力で高速に書き込みができ、かつ高書き換え回数の強誘電体メモリが注目を集めている。
【０００３】
それではまず、半導体不揮発性記憶装置の一種である強誘電体メモリの動作について簡単に説明する。
【０００４】
図６は、従来の強誘電体メモリの主要部のブロック図である。１０１は強誘電体メモリ、１０２はメモリセルのデータを増幅するための増幅回路、１０３はデータの入出力を行う入出力回路、１０４は入出力回路を経たデータをメモリセルに書き込むための書き込み回路である。
【０００５】
図７は、強誘電体メモリの１個のメモリセルと１個のセンスアンプを表わしている。通常、センスアンプは複数個のメモリセルに対して１個ずつ配置されるが、この例では説明を簡素化するため、１個のメモリセルと１個のセンスアンプを用いている。
【０００６】
図７において、ＰＬはセルプレート線、ＢＬと／ＢＬは一対のデータ線、ＷＬはワード線、ＳＡはセンスアンプである。Ｃ１とＣ２は強誘電体キャパシタ、Ｍ１とＭ２はＭＩＳトランジスタでＭＩＳトランジスタＭ１のソース電極は強誘電体キャパシタＣ１の一端子に、ドレイン電極はデータ線ＢＬに、ゲート電極はワード線ＷＬにそれぞれ接続され、強誘電体キャパシタＣ１の他端子はセルプレート線ＰＬに接続されている。ＭＩＳトランジスタＭ２のソース電極は強誘電体キャパシタＣ２の一端子に、ドレイン電極は他方のデータ線／ＢＬに、ゲート電極はワード線ＷＬにそれぞれ接続され、強誘電体キャパシタＣ２の他端子はセルプレート線ＰＬに接続されている。また、データ線ＢＬと／ＢＬはセンスアンプＳＡにも接続されている。
【０００７】
このタイプのメモリセルは、メモリセル１個につき２個のトランジスタと２個の強誘電体キャパシタで構成されているため２Ｔ２Ｃ型メモリセルと呼ばれている。強誘電体メモリのメモリセルにはこの２Ｔ２Ｃ型の他に１個のトランジスタと１個の強誘電体キャパシタで構成される１Ｔ１Ｃ型メモリセルと呼ばれるものもある。１Ｔ１Ｃ型メモリセルは読み出しには同じ構成のダミーセルを用いて動作を行うが、その動作原理はどちらのタイプも同じであるのでここでは２Ｔ２Ｃ型のメモリセルで説明する。
【０００８】
図８は、強誘電体のヒステリシスカーブで、印加電圧または電界と分極または電荷の関係を表わした図である。図９は、データの書き込みと読み出し時のメモリセルへの印加波形である。さて、強誘電体メモリにデータを書き込む場合の動作を図７から図９を用いて説明する。
【０００９】
ここではデータ”０”の書き込みを行う場合を説明する。まず、データ線ＢＬを”Ｌ”レベル、／ＢＬを”Ｈ”レベルとしワード線ＷＬおよびセルプレート線ＰＬを”Ｈ”レベルとする。するとＭＩＳトランジスタＭ１とＭ２はオン状態となり、セルプレート線の電位を基準とした場合に、強誘電体キャパシタＣ１の状態は両端子間の電界によって図８中のヒステリシスカーブのＣ点となる。一方強誘電体キャパシタＣ２は両端子間の電界がほぼゼロの状態であるため、前回の分極状態であるＢ点またはＤ点にある。
【００１０】
次に、セルプレート線ＰＬを”Ｌ”レベルにすると、強誘電体キャパシタＣ１の状態は電界がゼロになるためヒステリシスループ上をＣ点からＤ’点に推移する。一方強誘電体キャパシタＣ２は両端子間に電界がかかりヒステリシスカーブ上をＢ点またはＤ点からＡ点に推移する。
【００１１】
次に、データ線対ＢＬと／ＢＬの双方を”Ｌ”レベルにすると、強誘電体キャパシタＣ１の状態は変化なくヒステリシスループのＤ’点にあり、一方強誘電体キャパシタＣ２は両端子間の電界がゼロになるためヒステリシスカーブ上をＡ点からＢ’点に推移する。以上の経緯で強誘電体キャパシタＣ１は”Ｌ”状態に、同Ｃ２は”Ｈ”状態となってデータ”０”の書き込みが終了する。データ”１”の書き込みはデータ線対ＢＬと／ＢＬの電位を逆にするだけでよいためここでの説明は省略する。
【００１２】
次に、データ”０”の読み出しを行う場合を説明する。データを保持している強誘電体キャパシタの分極状態は書き込みの動作で説明した通りであり、データ線対ＢＬ、／ＢＬは双方とも”Ｌ”レベルにプリチャージされたフローティング状態である。まず、ワード線ＷＬおよびセルプレート線ＰＬを”Ｈ”レベルとする。するとＭＩＳトランジスタＭ１とＭ２はオン状態となり、書き込み動作の場合と同じくセルプレート線の電位を基準とした場合に、強誘電体キャパシタＣ１の状態は両端子間の電界によって図８中のヒステリシスカーブ上をＤ点からＣ点の方向に推移する。このとき、Ｄ点とＣ点の分極量の差だけの電荷ΔＱ２が強誘電体キャパシタから流出する。この電荷をデータ線ＢＬと分配するため、データ線ＢＬにはＨ点から引いた負荷線Ｌ２とヒステリシスとの交点Ｇ点に相当する電位ＶＬ１が現われる。ここで負荷線Ｌ２の傾きはデータ線ＢＬの容量値によって決まる。
【００１３】
一方、強誘電体キャパシタＣ２の状態は両端子間の電界によって図８中のヒステリシス上をＢ点からＣ点の方向に推移する。このとき、Ｂ点とＣ点の分極量の差だけの電荷ΔＱ１が強誘電体キャパシタから流出する。この電荷をデータ線／ＢＬと分配するため、データ線／ＢＬにはＦ点から引いた負荷線Ｌ１とヒステリシスとの交点Ｅ点に相当する電位ＶＨ１が現われる。ここで負荷線Ｌ１の傾きはデータ線／ＢＬの容量値によって決まる。
【００１４】
さらにセンスアンプ活性化信号ＳＡＥを”Ｈ”レベルとし、センスアンプＳＡを動作状態としてデータ線対の電位差ΔＶ１を増幅することによって強誘電体メモリに格納されたデータの読み出しは完了する。
【００１５】
ところが、強誘電体メモリは読み出したデータの再格納をする必要がある。これには前記の書き込み動作と同じ動作を行えばよい。すなわちセンスアンプＳＡでデータ線対の電位差を十分増幅すると、強誘電体キャパシタＣ１はＣ点にあり、強誘電体キャパシタＣ２はＫ点にある。ここでセルプレート線ＰＬを”Ｌ”レベルにすると、強誘電体キャパシタＣ１の状態は電界がゼロになるためヒステリシスカーブ上をＣ点からＤ’点に推移する。一方強誘電体キャパシタＣ２は両端子間に電界がかかりヒステリシスカーブ上をＫ点からＡ点に推移する。
【００１６】
次に、センスアンプ活性化信号ＳＡＥを”Ｌ”レベルとしてセンスアンプの動作を停止し、データ線対ＢＬと／ＢＬの双方を”Ｌ”レベルにすると、強誘電体キャパシタＣ１の状態は変化なくヒステリシスカーブのＤ’点にあるが、一方強誘電体キャパシタＣ２は両端子間の電界がゼロになるためヒステリシスカーブ上をＡ点からＢ’点に推移する。以上の経緯で強誘電体キャパシタＣ１は”Ｌ”状態に、同Ｃ２は”Ｈ”状態となってデータ”０”の再格納が終了する。データ”１”の読み出しと再格納はデータ線対ＢＬと／ＢＬの電位を逆にするだけでよいためここでの説明は省略する。
【００１７】
さて、従来からの不揮発性メモリに比べ低電力で高速に書き込みができ、かつ高書き換え回数という優れた特徴を持つ強誘電体メモリであるが、その読み出し方式ゆえに一端読み出しを行うとメモリセルのデータは変化してしまう。このため通常の読み出し動作の後には必ず再書き込み動作を行っている。
【００１８】
このためデータ保持の試験でも一旦データの読み出しを行うと再書き込みが行われデータの保持量はリセットされてしまって追加のデータ保持試験は行えない。
【００１９】
図１０はデータの保持不良となる場合の保持データ量とヒステリシスカーブの変化を示したものである。前記の強誘電体キャパシタが”Ｈ”状態すなわちＢ点の状態に書き込まれ、加熱保存されると保持能力のないメモリセルでは保持データ量がＢ２点まで減少する。このとき読み出す場合のヒステリシスカーブはＨＣ１の形状となる。
【００２０】
ここで、データ保持量が減少した状態で記憶したデータ”１”の読み出しを行ったとすると、図８での説明と同じようにデータ線の負荷線Ｌ３とヒステリシスカーブとの交点Ｅ２が求まる。このＥ２点がデータ線ＢＬに発生する電位ＶＨ２となる。一方、データ線／ＢＬはＧ点に相当する電位ＶＬ１のままであるから、電位差ΔＶ２は保持データ量が減少しない場合に比べ小さくなる。
【００２１】
今回は”Ｈ”状態のデータのみが減少した場合を説明したが、”Ｌ”状態のデータすなわちＤ点の状態に書き込まれたデータも減少した場合には電位差ΔＶ２がさらに小さくなり、この電位差がセンスアンプの感度以下になった時にはデータが読み出せなくなることでデータ保持不良となる。
【００２２】
次に、従来の強誘電体キャパシタを有する半導体不揮発性記憶装置のデータ保持特性の試験方法を説明する。図１１は、その試験フローを示している。
【００２３】
まず、半導体不揮発性記憶装置を複数個用意し、複数のグループに分ける。全チップに予め定められたパターンのデータを書き込む。この後、これらのチップを所定の温度で加熱放置し第１の時間後に第１のグループの各チップの記憶データを読み出す。次に同じ温度で加熱放置し第２の時間後に第２のグループの各チップの記憶データを読み出す。さらに第ｎの時間後に第ｎのグループの各チップの記憶データを読み出し、各グループでの不良チップ数の変化から所定温度での寿命を推定する。
【００２４】
【発明が解決しようとする課題】
しかしながら、上記のような従来の半導体不揮発性記憶装置は次に示す課題がある。すなわちメモリセルの保持電荷量が極めて小さいため、保持データ量のアナログ的な変化をチップ外部で測定することができない。
【００２５】
また、強誘電体を用いた半導体不揮発性記憶装置では記憶データの読み出し後に再書き込みの動作が行われるため、記憶データが更新（リフレッシュ）されてしまう。いったん記憶データの更新をしてしまうとデータ保持試験を継続することは困難である。
【００２６】
さらに、従来の半導体不揮発性記憶装置の試験方法では次に示す課題がある。
【００２７】
半導体不揮発性記憶装置の再書き込み動作のため、継続したデータ保持試験が困難である。このため各読み出し時間ごとの多数のサンプルを用意しなければならず、通常の不揮発性記憶装置の試験方法に比べ、例えば４回の測定時間がある場合には４倍のサンプル数というように多数のサンプルが必要であった。
【００２８】
また、データ保持特性に問題があるサンプルがあったとしてもそのサンプルの寿命は測定できず、平均的なデバイスの寿命しか推定できない。
【００２９】
この発明は上記の問題に鑑みてなされたものである。本発明は、データ保持特性の試験を高精度でかつ効率的に行える半導体不揮発性記憶装置と、半導体不揮発性記憶装置の試験が少ないサンプル数で効率よく試験でき、また狙いのメモリセルの寿命が精度よく測定できる半導体不揮発性記憶装置の試験方法とを提供することを目的とする。
【００３０】
【課題を解決するための手段】
上記目的を達成するため、本発明の半導体不揮発性記憶装置は、強誘電体キャパシタを有する複数のメモリセルからなる半導体不揮発性記憶装置において、メモリセルからのデータを出力するデータ線に、出力されたデータをデジタル信号に変換するＡＤ変換回路を接続し、このＡＤ変換回路から出力されたデジタル信号を外部端子へ出力し、他方、外部端子より入力されたデジタル信号をデータ線およびセルプレート線の電位に変換するためのＤＡ変換回路とを備えており、ここで、出力されたデジタル信号は、メモリセルにデータを書き込んで所定期間放置した後にメモリセルに保持されているデータ量に相当する信号であり、入力されたデジタル信号は、データ量に相当する電圧をデータ線またはセルプレート線に印加する信号である構成を有することを特徴としている。
【００３１】
また、本発明の半導体不揮発性記憶装置の試験方法は、データ保持特性を試験する方法であって、半導体不揮発性記憶装置のメモリセルを第１の所定期間放置した後に、メモリセルに保持されているデータ量の読み出しを行なった後、データ量に相当する電位をデータ線またはセルプレート線を通して先のメモリセルに印加して第２の所定期間放置した後に、このメモリセルから再び保持されているデータ量を読み出してデータ保持の寿命試験を行うことを特徴ととしている。
【００３２】
【発明の実施の形態】
本発明に記載の半導体不揮発性記憶装置は、強誘電体メモリのデータ保持特性が少ない試料数でかつ正確に測定できるというものである。また、本発明に記載の半導体不揮発性記憶装置の試験方法は、強誘電体メモリのデータ保持特性を少ない試料数でかつ正確に試験できるというものである。
【００３３】
以下、この発明の実施の形態について、図面を参照しながら説明する。
【００３４】
（実施の形態１）
図１は、本発明の第１の実施の形態にかかる半導体不揮発性記憶装置の主要部のブロック図である。１０１は強誘電体メモリ、１０２はメモリセルのデータを増幅するための増幅回路、１０３はデータの入出力を行う入出力回路、１０４は入出力回路を経たデータをメモリセルに書き込むための書き込み回路、５はデータ線の電位としてあらわれたメモリセルのデータ量をアナログ量からデジタル量に変換するＡＤ変換回路、６は増幅回路とＡＤ変換回路の動作を制御する制御回路、７は入力されたデジタル量である信号をアナログ量に変換して書込回路に印加するＤＡ変換回路である。
【００３５】
図２は、本発明における強誘電体メモリの１個のメモリセルと１個のセンスアンプおよび１個のＡＤ変換回路を表わしている。通常、センスアンプは複数個のメモリセルに対して１個ずつ配置され、ＡＤ変換回路は複数のデータ線に対して１個配置されるが、この例では説明を簡素化するため、１個のメモリセルと１個のセンスアンプおよび１個のＡＤ変換回路を用いている。
【００３６】
図２において、ＰＬはセルプレート線、ＢＬと／ＢＬは一対のデータ線、ＷＬはワード線、ＳＡはセンスアンプである。Ｃ１とＣ２は強誘電体キャパシタ、Ｍ１とＭ２はＭＩＳトランジスタでＭＩＳトランジスタＭ１のソース電極は強誘電体キャパシタＣ１の一端子に、ドレイン電極はデータ線ＢＬに、ゲート電極はワード線ＷＬにそれぞれ接続され、強誘電体キャパシタＣ１の他端子はセルプレート線ＰＬに接続されている。ＭＩＳトランジスタＭ２のソース電極は強誘電体キャパシタＣ２の一端子に、ドレイン電極は他方のデータ線／ＢＬに、ゲート電極はワード線ＷＬにそれぞれ接続され、強誘電体キャパシタＣ２の他端子はセルプレート線ＰＬに接続されている。また、データ線ＢＬと／ＢＬはセンスアンプＳＡにも接続されている。ＳＡＥはセンスアンプ活性化信号である。Ｑ１とＱ２はＭＩＳトランジスタでトランジスタＱ１のドレイン電極はデータ線ＢＬに、ソース電極はＡＤ変換回路ＡＤの入力端子に、ゲート電極はデータ線選択信号ＢＣ０にそれぞれ接続されている。また、トランジスタＱ２のドレイン電極はデータ線／ＢＬに、ソース電極はＡＤ変換回路ＡＤの入力端子に、ゲート電極はデータ線選択信号ＢＣ１にそれぞれ接続されている。ＡＤＥはＡＤ変換回路活性化信号である。
【００３７】
今回もメモリセル１個につき２個のトランジスタと２個の強誘電体キャパシタで構成されている２Ｔ２Ｃ型メモリセルを用いているが１個のトランジスタと１個の強誘電体キャパシタで構成される１Ｔ１Ｃ型メモリセルについても同じである。したがってここでも２Ｔ２Ｃ型のメモリセルで説明する。
【００３８】
強誘電体メモリの通常動作については従来例と同じであるのでここでは説明を省略し、この半導体不揮発性記憶装置の保持データ量測定時の動作について図３を用いて説明する。
【００３９】
この時、ワード線ＷＬおよびセルプレート線ＰＬの動作は通常読み出しの場合と同じである。ところで保持データ量であるＢ２点の分極電荷量によってデータ線の電位が飽和したときにセンスアンプ活性化信号の代わりにデータ線に接続されたＡＤ変換回路の活性化信号によりＡＤ変換回路を作動する。これによってアナログ量であるデータ線の電位ＶＨ２がデジタル量に変換され、入出力回路を経て外部端子に出力される。Ｄ点が保持電荷量の場合にはデータ線電位ＶＬ１がデジタル量に変換され外部端子に出力される。
【００４０】
次に、外部端子にメモリセルに再書き込みを行うデータ量に相当する信号を入力し、ＤＡ変換回路を動作させてデータ線またはセルプレート線に電圧ＶＩを印加する。この後電圧を０Ｖに落とすことでヒステリシス曲線上のＪ点からＢ３点に変化し、リラクゼーション現象によってＢ２点に変化する。こうして電荷量測定前の分極量を再現できる。
【００４１】
データ量の再書き込み後の検証は読み出しと書き込み動作を繰り返すことで行える。
【００４２】
この明細書では回路動作の説明をすべてＮチャネルトランジスタを用いて行ったが、Ｐチャネルトランジスタを用いても実現できることは言うまでもない。
【００４３】
（実施の形態２）
図４は本発明の第２の実施の形態にかかる半導体不揮発性記憶装置のデータ保試験のフローチャートである。
【００４４】
まず、全試験サンプルのメモリセルに所定の試験パターンのデータを書き込む。次に所定温度下で第一の期間加熱保存する。加熱により経時変化を促進することができる。次に、メモリセルに保持されたデータ量の読み出しを行うがこのときにセンスアンプは起動させずにＡＤ変換回路を動作させ、データ線の電位をデジタル量に変換した後、入出力回路を通して外部端子に出力する。
【００４５】
次に、外部端子にメモリセルに再書き込みを行うデータ量に相当する信号を入力し、ＤＡ変換回路を動作させ書き込み回路をコントロールしてデータ線またはセルプレート線に所望の電圧を印加する。データ線およびセルプレート線の電位を変えたことで第一の保存期間後の保持データ量をメモリセルに再現できる。
【００４６】
再書き込み後のデータ量の検証は先のデータ量の読み出しを再度実施することで可能である。
【００４７】
同様の方法で第二の期間加熱保存した後、第三の期間加熱保存した後の保持データ量の変化が測定でき、メモリセル毎のデータ保持能力が測定できることになる。
【００４８】
図５は加熱保存した時間によるデータ量の減少を表すグラフである。このグラフから任意のメモリセルについての保存温度条件におけるデータ保持の寿命Ｔｄを推定することができるし、また複数の温度条件における測定から容易に活性化エネルギーが算出できる。
【００４９】
【発明の効果】
本発明に記載の半導体記憶装置は、半導体不揮発性記憶装置のデータ保持能力を容易にかつ精度よく測定できるためデータ保持における品質の向上に効果がある。また、データ保持の評価に必要とするサンプル数を大幅に削減できるため開発コストの削減に効果がある。
【００５０】
また、本発明に記載の半導体記憶装置の試験方法は、同一サンプルでの保持データ量の経時変化を測定できるため、問題を有するメモリセルのデータ保持特性を測定でき半導体不揮発性記憶装置の品質の向上に効果がある。
【００５１】
また、データ保持に関する試験の高精度化は、強誘電体メモリの信頼性をさらに向上させ、各種用途への使用が増加するなど産業上、その効果はきわめて大きい。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態にかかる半導体不揮発性記憶装置の概略構成図
【図２】本発明の第１の実施の形態にかかる２Ｔ２Ｃ型強誘電体メモリの等価回路図
【図３】本発明の第１の実施の形態にかかる強誘電体メモリの動作を表わす強誘電体キャパシタのヒステリシスカーブを示す図
【図４】本発明の第２の実施の形態にかかる半導体不揮発性記憶装置の試験方法のフローチャートを示す図
【図５】半導体不揮発性記憶装置のデータ量の経時変化を示す図
【図６】従来例である半導体不揮発性記憶装置の概略構成図
【図７】従来例である２Ｔ２Ｃ型強誘電体メモリの等価回路図
【図８】強誘電体メモリの動作を表わす強誘電体キャパシタのヒステリシスカーブを示す図
【図９】２Ｔ２Ｃ型強誘電体メモリの動作を説明する主要信号波形を示す図
【図１０】強誘電体メモリのデータ量減少時の動作を表わす強誘電体キャパシタのヒステリシスカーブを示す図
【図１１】従来例である半導体不揮発性記憶装置の試験方法のフローチャートを示す図
【符号の説明】
５ ＡＤ変換回路
６ 制御回路
７ ＤＡ変換回路
１０１ 強誘電体メモリ
１０２ 増幅回路
１０３ 入出力回路
１０４ 書き込み回路
ＷＬ ワード線
ＢＬ、／ＢＬ データ線
Ｍ１、Ｍ２、Ｑ１、Ｑ２ ＭＩＳトランジスタ
ＰＬ セルプレート線
ＳＡ センスアンプ
ＳＡＥ センスアンプ活性化信号
ＡＤＥ ＡＤ変換回路活性化信号
Ｃ１、Ｃ２ 強誘電体キャパシタ
ＢＣ０、ＢＣ１ データ線選択信号
Claims (2)
- 強誘電体キャパシタを有する複数のメモリセルからなる半導体不揮発性記憶装置において、
前記強誘電体キャパシタの一方の電極に接続されたセルプレート線と、
ＭＯＳ型トランジスタを介して前記強誘電体キャパシタの他方の電極に接続され、前記メモリセルからのデータを出力するデータ線と、
前記データ線に接続され、前記出力されたデータをデジタル信号に変換するＡＤ変換回路と、
前記ＡＤ変換回路から出力されたデジタル信号を外部端子へ出力し、または外部端子からデジタル信号を入力する入出力回路と、
前記入力されたデジタル信号をデータ線およびセルプレート線の電位に変換するためのＤＡ変換回路とを備え、
前記出力されたデジタル信号は、前記メモリセルにデータを書き込んで所定期間放置した後に、前記メモリセルに保持されているデータ量に相当する信号であり、
前記入力されたデジタル信号は、前記データ量に相当する電圧を前記データ線または前記セルプレート線に印加する信号であることを特徴とする半導体不揮発性記憶装置。 - 強誘電体キャパシタを有する複数のメモリセルからなる半導体不揮発性記憶装置のデータ保持特性を試験する方法であって、
前記半導体不揮発性記憶装置のメモリセルを第１の所定期間放置した後に、前記メモリセルに保持されているデータ量の読み出しを行った後、
前記データ量に相当する電位をデータ線またはセルプレート線を通して前記メモリセルに印加して第２の所定期間放置した後に、前記メモリセルから再び保持されているデータ量を読み出してデータ保持の寿命試験を行うことを特徴とする半導体不揮発性記憶装置の試験方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33124499A JP3780783B2 (ja) | 1999-11-22 | 1999-11-22 | 半導体不揮発性記憶装置およびその試験方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33124499A JP3780783B2 (ja) | 1999-11-22 | 1999-11-22 | 半導体不揮発性記憶装置およびその試験方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001148200A JP2001148200A (ja) | 2001-05-29 |
| JP3780783B2 true JP3780783B2 (ja) | 2006-05-31 |
Family
ID=18241520
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33124499A Expired - Fee Related JP3780783B2 (ja) | 1999-11-22 | 1999-11-22 | 半導体不揮発性記憶装置およびその試験方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3780783B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001291385A (ja) | 2000-04-05 | 2001-10-19 | Nec Corp | 半導体記憶装置並びにその試験装置および試験方法 |
-
1999
- 1999-11-22 JP JP33124499A patent/JP3780783B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2001148200A (ja) | 2001-05-29 |
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