JP3602939B2 - 半導体記憶装置 - Google Patents
半導体記憶装置 Download PDFInfo
- Publication number
- JP3602939B2 JP3602939B2 JP16763097A JP16763097A JP3602939B2 JP 3602939 B2 JP3602939 B2 JP 3602939B2 JP 16763097 A JP16763097 A JP 16763097A JP 16763097 A JP16763097 A JP 16763097A JP 3602939 B2 JP3602939 B2 JP 3602939B2
- Authority
- JP
- Japan
- Prior art keywords
- information
- memory cell
- data
- memory
- conductivity
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/785—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4099—Dummy cell treatment; Reference voltage generators
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/062—Differential amplifiers of non-latching type, e.g. comparators, long-tailed pairs
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/14—Dummy cell management; Sense reference voltage generators
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Semiconductor Memories (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Description
【０００６】
【発明の属する技術分野】
本発明は、半導体記憶装置、特に、ＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）、及び、このＤＲＡＭを含んだメモリと論理回路との混載時に有用なメモリコアに関する。
【０００７】
【従来の技術】
近年、メモリ、特にＤＲＡＭの集積度の増大は、年々大きくなっている。従って、メモリの使用可能期間を減らさないために、長いリフレッシュサイクル期間が要求され、これに伴ってデータ保持時間に要求される実力値が高く要求されて、プロセスデバイスとしてこれを実現することが困難な傾向となりつつある。
【０００８】
以下、メモリのデータ保持時間の実力値について図２３を用いて説明する。
【０００９】
図２３は、従来のＤＲＡＭの構成概略を示す。同図において、Ｃｓはメモリセルの記憶容量(strage capacitor)、ＷＬ１、ＷＬ２はワード線、ｂｉｔ、ｘｂｉｔはビット線及び相補ビット線、Ｖpre はビット線プリチャージ電圧、Ｐpre はプリチャージ制御線、ＳＡはセンスアンプである。
【００１０】
前記従来のＤＲＡＭの動作を簡単に説明する。先ず、プリチャージ制御線Ｐ pre がハイレベルになり、ビット線及び相補ビット線ｂｉｔ、ｘｂｉｔがプリチャージレベルＶpre に設定される。次に、プリチャージ制御線Ｐpre がロウレベルになり、続いてワード線ＷＬ１の電位が上昇して、メモリセルＣｓに蓄えられていた信号電荷によって微小電位がビット線ｂｉｔに発生する。この微小電位をセンスアンプＳＡで増幅する。
【００１１】
ワード線ＷＬ１の電位が上昇する直前でのメモリセルＣｓの記憶電位をＶcsとすると、セルトランジスタが導通する前と後で、電荷保存法則を記載すると、
Ｃs(Ｖcs- Ｖplate)+ Ｖpre * ＣB ＝Ｃs(Ｖr'- Ｖplate) +Ｖr' *ＣB
となる。ここで、Ｖplate はセルプレート電位、ＣB はビット線及び相補のビット線の容量、Ｖr'はメモリセルから電荷を読み出した後の確定したビット線の電位である。
【００１２】
上式より、センスアンプＳＡが増幅するべき微小電圧Delta -vは、
Delta -V =Ｖr' -Ｖpre ＝ａ *( Ｖcs- Ｖpre)
a=Ｃs/ (Ｃs+ＣB)
となる。
【００１３】
この微小電圧Delta -Vが、センスアンプＳＡの感度限界(+-Vsa) よりも大きい場合に、初めて正しくデータが読み出されることになる。例えば、“１”のデータを書き込んで読み出した場合には、電源電圧をＶddとすると、
Delta -V＝ａ *( Ｖdd -Ｖpre)＝ 0.2 * ( 3.3 - 1.65)＝ 330mV
の電圧が発生し、また、“０”のデータを書き込んで読み出した場合には、
Delta -V =ａ *( 0 - Ｖpre)＝ 0.2 * ( 0 -1.65) = -330mVの電圧が発生する。尚、ここでは、ａ=0.2、Ｖdd=3.3 V、Ｖpre ＝Ｖdd/2とした。
【００１４】
通常、センスアンプＳＡの感度限界Ｖsaは、50mV程度であるので、上記の場合には、何ら問題なく、正しく動作する。
【００１５】
次に、メモリセルＣｓにリーク電流があって、書き込んだ電圧がそのまま出て来ない場合を考える。“１”を書き込み、その電圧が減少してＶcs1Lとなったとき、誤動作したとすると、
ａ* ( Ｖcs1L−Ｖpre)＝Ｖsaから、
0.2 * ( Vcs1L −1.65 )＝ 0.05 となり、
Vcs1L ＝1.9 Ｖで誤動作が始まることになる。この限界に達するまでの時間がデータ保持時間の実力値である。この関係を図２４に示す。
【００１６】
【発明が解決しようとする課題】
本発明の目的は、少々の電流洩れがあっても、データ保持時間を長く確保して、長いリフレッシュサイクル期間を得ることにある。更に、データ保持時間が短いことに起因する歩留まりの低化を防き、ひいてはプロセス全体の低コスト化を実現することにある。
【００１７】
【課題を解決するための手段】
以上の目的を達成するため、本発明では、センスアンプでの基準電位を、メモリセルでのリーク電流に起因する電圧効果に合せて降下させることとする。
【００１８】
以上の目的を達成するため、請求項１記載の発明の半導体記憶装置は、情報を記憶する情報用メモリセルと、前記情報用メモリセルが接続された第１のビット線と、前記情報用メモリセルをアクセスするワード線と、前記ワード線と同一又は同一のアドレスを有するワード線に接続され、前記情報用メモリセルに蓄えられた情報の値を判断する際に用いる基準情報を蓄える基準メモリセルと、前記基準メモリセルが接続された第２のビット線と、前記第１及び第２のビット線の情報を各々検出する第１及び第２のプローブ手段と、前記第１及び第２のプローブ手段の検出情報が伝達される第１及び第２のグローバルビット線と、前記第１及び第２のグローバルビット線の情報を各々増幅する第１及び第２のプリアンプ手段と、前記第１及び第２のプリアンプ手段の出力が入力端子に入力されるセンスアンプとを備え、前記第１及び第２のプリアンプ手段は、各々、第１の導電性を有するＭＯＳトランジスタを有し、前記第１の導電性を有するＭＯＳトランジスタのゲートには各々前記第１及び第２のグローバルビット線が接続され、前記第１の導電性を有するＭＯＳトランジスタのソース側から各々前記第１及び第２のプリアンプ手段の出力が出力されることを特徴とする。
【００１９】
請求項２記載の発明は、前記請求項１記載の半導体記憶装置において、前記第１及び第２のプローブ手段は、各々、前記第１の導電性とは逆極性の第２の導電性を有するＭＯＳトランジスタを有し、前記第２の導電性を有するＭＯＳトランジスタのゲートには各々前記第１及び第２のビット線が接続され、前記第２の導電性を有するＭＯＳトランジスタのソース側が各々前記第１及び第２のグローバルビット線に接続されたことを特徴とする。
【００２０】
請求項３記載の発明は、前記請求項１記載の半導体記憶装置において、基準メモリセルの情報を増幅する前記第２のプリアンプ手段の出力は、複数のセンスアンプに対して共通に入力されることを特徴とする。
【００２１】
請求項４記載の発明の半導体記憶装置は、情報を記憶する情報用メモリセルと、
前記情報用メモリセルが接続された第１のビット線と、前記情報用メモリセルをアクセスするワード線と、前記ワード線と同一又は同一のアドレスを有するワード線に接続され、前記情報用メモリセルに蓄えられた情報の値を判断する際に用いる基準情報を蓄える基準メモリセルと、前記基準メモリセルが接続された第２のビット線と、前記第１及び第２のビット線の情報を各々検出する第１及び第２のプローブ手段と、前記第１及び第２のプローブ手段の検出情報が伝達される第１及び第２のグローバルビット線と、前記第１及び第２のグローバルビット線の情報を各々増幅する第１及び第２のプリアンプ手段と、前記第１及び第２のプリアンプ手段の出力側に一端が各々接続される第１及び第２のコンデンサ手段と、前記第１及び第２のコンデンサ手段の他端に入力端子が接続されるセンスアンプとを備え、前記第１及び第２のプリアンプ手段は、各々、第１の導電性を有するＭＯＳトランジスタを有し、前記第１の導電性を有するＭＯＳトランジスタのゲートには各々前記第１及び第２のグローバルビット線が接続され、前記第１の導電性を有するＭＯＳトランジスタのソース側から各々前記第１及び第２のプリアンプ手段の出力が出力されることを特徴とする。
【００２２】
請求項５記載の発明は、請求項４記載の半導体記憶装置において、第１及び第２のビット線に校正電位を設定する校正電位設定手段と、前記コンデンサ手段のセンスアンプ側の端子を相互に短絡させる短絡手段とを備えたことを特徴とする。
【００２３】
以上の構成により、本発明では、情報記憶用メモリセルとは異なるメモリセルに記憶された基準電位に相当する情報の電位が、前記情報記憶用メモリセルに記憶された信号電荷のリーク電流に起因する電位低下に合せて、電位低下するので、その両者間の電位差がセンス限界に達するまでの時間が延び、データ保持時間が長くなる。
【００２４】
【発明の実施の形態】
（第１の実施の形態）
以下、本発明の第１の実施の形態を図１に基いて説明する。
【００２５】
同図（ａ）において、１１〜１５は情報を記憶する複数個のメモリセル（情報用メモリセル）であって、これ等のセルは第１のメモリセル群５０に属する。２は第２のメモリセル群５１に属するメモリセル（他のメモリセル）である。ＷＬはワード線であって、同一のワード線ＷＬに対して前記第１及び第２のメモリセル群５０、５１の複数個のメモリセル１１〜１５、２が共通に接続される。尚、同図（ａ）に略記したメモリセル１１〜１５、２は、具体的には、同図（ｂ）に詳示するように、セルトランジスタＴｒと、セル容量Ｃとから成る。また、同図では、ワード線ＷＬは１本のみ図示しているが、実際には複数本存在し、その各ワード線別に、第１のメモリセル群５０に属する他のセルと、第２のメモリセル群５１に属する他のセルとが、同一のワード線に接続される。
【００２６】
前記第１のメモリセル群５０に属するセルは、各々、ビット線ｂｉｔ１〜ｂｉｔ５を介して対応するセンスアンプＳＡ１〜ＳＡ５の差動入力端子に接続されている。第２のメモリセル群５１のセル２は、同様にビット線ｂｉｔ７を介して読み出し回路５３に接続される。前記第２のメモリセル群５１のセル２には、基準電位に相当する情報、例えば、“１”情報に相当する電荷と、“０”情報に相当する電荷とのほぼ中間値に相当する電荷が蓄えられる。前記読み出し回路５３は、前記セル２のデータを読み出し、この読み出しデータは、前記各センスアンプＳＡ１〜ＳＡ５の他の差動入力端子に共通に入力される。
【００２７】
前記センスアンプＳＡ１〜ＳＡ５は、セル２からの情報と、対応する１個のセル１１〜１５からの情報とを比較して、対応するセル１１〜１５に蓄えられている情報を読み出す。
【００２８】
（第１の実施の形態の変形例）
前記第１の実施の形態の変形例を図２に示す。
【００２９】
本変形例と第１の実施の形態との相違点は、第２のメモリセル群５１には、２個のメモリセル２１、２２が含まれる。一方のメモリセル２１には、“０”情報に相当する電荷が蓄えられ、他方のメモリセル２２には、“１”情報に相当する電荷が蓄えられている。これ等の２つの情報は、各々ビット線ｂｉｔ７、ｂｉｔ８を介して中間値生成回路（基準電位発生回路）５４に送られる。この中間値生成回路５４は、中間電位である基準電位に変換され、この基準電位が各センスアンプＳＡ１〜ＳＡ５に送られ、これ等のセンスアンプが、対応するメモリセルに含まれるデータの“１”又は“０”を判断する。
【００３０】
尚、前記第１の実施の形態及びその変形例において、複数個のメモリセルに蓄えられる情報は、“１”と“０”との２値に限らず、複数の状態を取り得る、いわゆる多値メモリであってもよいのは勿論である。
【００３１】
次に、前記第１の実施の形態及びその変形例において、前記の構成により、データ保持時間を長くできる点を図３に基いて説明する。同図では、その上側は、従来の構成でのメモリセルの記憶ノードの電位（“１”情報を記憶する記憶ノードの電位をＶｗ１、“０”情報を記憶する記憶ノードの電位をＶｗ０で表現している）の時間変化を示し、下側は本発明での第１のメモリセル群に属するセルの記憶ノード及び第２のメモリセル群に属するセル（基準セル）の記憶ノードの電位変化を示す。同図から判るように、本発明では、基準レベルとなる基準セル２の記憶電位Ｖｒｅｆも、情報記憶ノードＶｗ１の電位変化に合わせて降下するので、同図に示すようにデータ保持時間の増大を達成することができる。
【００３２】
また、基準セル２は、各ワード線別に存在するので、データが書き込まれた時点から読み出されるまでの時間が、ワード線ごとに異なっても、情報セル１１〜１５と基準セル２との間では、データが書き込まれた時点から読み出されるまでの時間が完全に一致するので、正確な動作が保証される。
【００３３】
（第２の実施の形態）
図４及び図５は本発明の第２の実施の形態を示す。
【００３４】
図４は全体の概略構成を示し、図５はその各構成要素の詳細を示した図である。 本実施の形態では、既述の第１のメモリセル群５０が図中上下に２つに区分され、その間の中央部分に、第２のメモリセル群５１が配置される。この配置構成は、基準情報を蓄える第２のメモリセル群５１から、第１のメモリセル群５０への基準情報の伝達が、対象性良く同じ時間で行われること、及び、第１及び第２のメモリセル群５０、５１２が全体として、同様のノイズを受けて、ノイズ打ち消しの効果を狙ったものである。
【００３５】
尚、同図では、第２のメモリセル群５１では、同一のワード線に接続されるセルの数が１個の場合を特に図示しているが、前記図２の構成を採用してもよい。この場合には、同図の中間値形成回路５４が必要である。
【００３６】
同図において、５５ａ〜５５ｄはメモリアレイであって、各々、複数個のワード線ＷＬ、ビット線ｂｉｔ、及び第１及び第２のメモリセル群５０、５１に属するメモリセルＭＣ、２を有する。ＰＲＢ１、ＰＲＢ２は各々前記メモリアレイに対応して配置された複数個のローカルプローブ（局所的検出手段）であり、その個数は、対応するメモリアレイ５５ａ〜５５ｄに属する複数個のビット線ｂｉｔと同数であって、各々、対応するビット線ｂｉｔに接続されて、そのデータを検出する信号検出回路として機能する。前記各ローカルプローブＰＲＢ１、ＰＲＢ２の出力は、各々、対応するグローバルビット線Ｇｂｉｔを介してセンスアンプ（検知増幅手段）ＳＡの一方の差動入力端子に入力される。前記各グローバルビット線Ｇｂｉｔには、図示していないが、同一コラムに位置するローカルプローブＰＲＢ１、ＰＲＢ２同士で共用される。従って、グローバルビット線Ｇｂｉｔが共用される分、センスアンプＳＡに接続される配線の容量を小さくできる。
【００３７】
基準信号レベルを保持するメモリセル２のデータは、同様に、ローカルプローブＰＲＢを経て読み出し回路５３に伝達される。この読み出し回路５３の出力は、複数個のセンスアンプＳＡの他方の差動入力端子に伝達される。各センスアンプＳＡの出力は、対応するＳＲＡＭレジスタ（レジスタ手段）５６に蓄えられ、これ等の出力の何れか１つが、コラムデコーダ５７により選択的に抜き出され、出力アンプ５８により増幅されて、他の回路ブロック又はチップ外部に出力される。前記ＳＲＡＭレジスタ５６は、読み出し動作には本質的には必要ないが、読み出したデータを時間をおいて元の読み出したメモリセルに再書き込みする際に、一時待待避領域として機能する。
【００３８】
次に、図５に基いて、前記図４の詳細で具体的な回路構成を説明する。
【００３９】
同図の上側は第１のメモリセル群５０側を、下側は第２のメモリセル群５１側を示す。
【００４０】
同図において、第１のメモリセル群５０側では、記憶情報を蓄えた複数個のメモリセル（以下、情報セルという）ＭＣが備えられ、これ等の情報セルＭＣは、ロー方向に並んだ６４個が１本のワード線ＷＬに接続される。同一コラムに位置する複数個（図では２個）の情報セルＭＣがビット線（第１のビット線）ｂｉｔ１に接続され、このビット線ｂｉｔ１は、図５に記載したようにローカルプローブ（第１のプローブ手段）ＰＲＢａにおいて前記ビット線ｂｉｔ１がゲートに接続されたＮＭＯＳトランジスタ（第１の導電性とは逆特性の第２の導電性を有するＭＯＳトランジスタ）Ｎ１２を介してそのソース側から他のＮＭＯＳトランジスタＮ１３を介してグローバルビット線（第１のグローバルビット線）Ｇｂｉｔ１に接続される。このグローバルビット線Ｇｂｉｔ１は、図５に記載したようにプリアンプ部６０において前記グローバルビット線Ｇｂｉｔ１がゲートに接続されたＰＭＯＳトランジスタ（第１の導電性を有するＭＯＳトランジスタ）Ｐ１４を経て、そのソース側から更にノード Nsig を介してラッチ型のセンスアンプＳＡの一方の差動入力端子に接続される。
【００４１】
同様に、第２のメモリセル群５１側では、基準情報を蓄えた複数個のメモリセル（以下、基準セルという）２が備えられ、各基準セル２が各々１本のワード線ＷＬに対して接続され、同一コラムに位置する複数個（図では２個）の基準セル２がビット線（第２のビット線）ｂｉｔ２に接続され、このビット線ｂｉｔ２は、図５に記載したようにローカルプローブ（第２のプローブ手段）ＰＲＢｂにおいて前記ビット線ｂｉｔ２がゲートに接続されたＮＭＯＳトランジスタ（第２の導電性を有するＭＯＳトランジスタ）Ｎ２２を介してそのソース側から他のＮＭＯＳトランジスタＮ２３を介してグローバルビット線（第２のグローバルビット線）Ｇｂｉｔ２に接続される。このグローバルビット線Ｇｂｉｔ２は、図５に記載したようにプリアンプ部６１において前記グローバルビット線Ｇｂｉｔ２がゲートに接続されたＰＭＯＳトランジスタ（第１の導電性を有するＭＯＳトランジスタ）Ｐ２４を経てそのソース側から更にノード Nref を介して複数個のセンスアンプＳＡの他方の差動入力端子に共通に接続される。各センスアンプＳＡでは、内蔵の入力トランジスタＮ１７のゲートに、前記グローバルビット線Ｇｂｉｔ２の出力がプリアンプ部６１を経て入力される。従って、このグローバルビット線Ｇｂｉｔ２の配線容量が大きくても、センスアンプＳＡの動作に影響を及ぼさない。
【００４２】
次に、詳細な構成を、その全体の動作と共に説明する。図６はその動作波形を示し、図７は各制御の内容（モード）での主要制御トランジスタの状態を示す。各制御の内容は以下の通りである。
【００４３】
（プリチャージ期間）
ビット線ｂｉｔ１、ｂｉｔ２は、ＮＭＯＳ制御トランジスタＮ１１、Ｎ２１により、電源電圧Ｖddから、その閾値電圧Ｖtnだけ低下した電圧Ｖdd- Ｖtnまでプリチャージされる。一方、グローバルビット線Ｇｂｉｔ１、Ｇｂｉｔ２は、接地電圧よりも閾値電圧Ｖtpだけ高い電圧Ｖss+ Ｖtpにプリチャージされる。尚、このプリチャージレベルは、異なる値、例えば接地電圧Ｖssであっても、本質的には変わりはない。同様に、各プリアンプ部６０、６１のノードＮ１、Ｎ２は、接地電圧Ｖssに、センスアンプＳＡの２つの差動入力端子ノードＮsig 、Ｎref は共に電源電圧Ｖddに、センスアンプＳＡの一対のノードＮsenA、ＮsenBは接地電圧Ｖssに、各々設定される。
【００４４】
（セル読み出し期）
ワード線ＷＬが活性化され、第１のメモリセル群５０の情報セルＭＣに蓄えられた記憶データがビット線ｂｉｔ１に、第２のメモリセル群５１の基準セル２に蓄えられた基準情報データがビット線ｂｉｔ２に読み出される。これにより、ビット線ｂｉｔ１の電位が、記憶データの“１”又は“０”に応じて図６に示すように変化する。同時に、ビット線ｂｉｔ２の電位が、基準電位に相当する電位だけ変化する。
【００４５】
（グローバルビット線への読み出し）
各ローカルプローブＰＲＢａ、ＰＲＢｂの読み出し制御トランジスタＮ１３、Ｎ２３が導通して、対応するビット線ｂｉｔ１、ｂｉｔ２の電位に応じて各グローバルビット線Ｇｂｉｔ１、Ｇｂｉｔ２の電位が変化する。従って、情報セルＭＣ及び基準セル２に各々蓄えられた記憶情報及び基準情報が、各々、グローバルビット線Ｇｂｉｔ１、Ｇｂｉｔ２に読み出される。
【００４６】
（プリアンプ読み出し）
各プリアンプ部６０、６１のＰＭＯＳ型トランジスタｐ１３、ｐ２３が導通して、読み出された基準電位情報及び記憶情報がノードＮSig 、Ｎref を介して、センスアンプＳＡに入力され、データの判定の準備がされる。尚、本実施の形態で、プリアンプ部６０、６１を配置した理由は、センスアンプＳＡの基準情報の入力側が複数個のセンスアンプＳＡで共通であって、その入力側の負荷が大きいからである。
【００４７】
（センス動作）
センスアンプＳＡによりセンスされ、そのセンスされた内部ラッチに保持される。
（データの再書き込み）
再書き込み回路ＲＳＴ１により、蓄積情報データが第１のメモリセル群５０の情報セルに、また同時に、基準書き込み回路ＳＴＲにより、基準データが大２のメモリセル群５１の基準セル２に書き込まれる。
【００４８】
（第３の実施の形態）
次に、第３の実施の形態を図８及び図９に基いて説明する。本実施の形態は、前記第２の実施の形態を更に改良された実施の形態である。
【００４９】
本実施の形態の目的は、前記の実施の形態において、２個のローカルプローブＰＲＢａ、ＰＲＢｂ間の信号伝達特性、及び、２個のプリアンプ部６０、６１間の信号伝達特性のばらつきに起因して、センスアンプＳＡへの実質的な入力電圧が減少する現象を回避することにある。即ち、センスアンプＳＡの入力電圧は、主として、情報セルＭＣ側と基準セル２側との間で、２個のローカルプローブの制御トランジスタＮ１２、Ｎ２２の閾値Ｖtnの差と、２個のプリアンプ部６０、６１の制御トランジスタＰ１３、Ｐ２３の閾値Ｖtpの差との合計値の分だけ、ばらつき、その分、動作マージンを小さくする。本実施の形態では、校正用コンデンサを用いて、前記ばらつきを回避するものである。
【００５０】
校正の手続きは、以下の通りである。
【００５１】
図９において、トランジスタスイッチＣＬ１、及び他のトランジスタスイッチ（短絡手段）ＣＬ２が導通して、情報用及び基準用の各グローバルビット線Ｇｂｉｔ１、Ｇｂｉｔ２が所定電圧ＶCALAに充電されると共に、センスアンプＳＡの入力電圧が他の所定電圧ＶCALBに充電される。この時、ビット線書き込みスイッチＣＷが導通しており、前記所定電圧ＶCALAが各ビット線ｂｉｔ１、ｂｉｔ２に書き込まれる。
【００５２】
次に、前記書き込みスイッチＣＷが非導通になり、トランジスタスイッチＧＰＲが導通して、情報用及び基準用の各グローバルビット線Ｇｂｉｔ１、Ｇｂｉｔ２が、共に低レベル（Ｖss又はＶss+ Ｖt ）に充電される。その後、各ローカルプローブＰＲＢａ、ＰＲＢｂの制御トランジスタＮ１２、Ｎ２２が活性化される。これにより、情報用及び基準用の各グローバルビット線Ｇｂｉｔ１、Ｇｂｉｔ２の電位は、対応するビット線ｂｉｔ１、ｂｉｔ２の電位よりも閾値電圧Ｖだけ低い電位に上昇する。このとき、情報側及び基準側の各グローバルビット線の電位には、情報側及び基準側のＮＭＯＳ制御トランジスタＮ１２、Ｎ２２の閾値電圧Ｖtn(data)、Ｖtn(ref) の差分に相当する電位差が存在している。
【００５３】
続いて、情報側及び基準側の各プリアンプ部６０、６１の制御トランジスタｐ１３、ｐ２３を活性化させて、各グローバルビット線Ｇｂｉｔ１、Ｇｂｉｔ２の電位を各々第１及び第２の校正用コンデンサ（第１及び第２のコンデンサ手段及び校正手段）Ｃcal1、Ｃcal2の図中左端にまで読み出す。この電位の値は、前記情報側のＰＭＯＳ型制御トランジスタｐ１３の閾値電圧をＶtp(data)、基準側のＰＭＯＳ型制御トランジスタｐ２３の閾値電圧をＶtp(ref) とすると、情報側では、
ＶCALA -Ｖtn(data)- Ｖtp(data)
となり、基準側では
ＶCALA -Ｖtn(ref)-Ｖtp(ref) となる（尚、Ｖtp(data)、Ｖtp (Ref) <0) 。
【００５４】
前記２つの値は、本来、完全に一致するが、情報側と基準側との閾値電圧のばらつきに起因して、
-[Ｖtn(data)- Ｖtn (ref] - [Ｖtp(data)- Ｖtp(ref)]
だけずれが生じ、これが、全体の動作マージンを低下させる。この差は前記校正用コンデンサＣCAL1、Ｃcal2に記憶される。従って、前記ばらつきを吸収し、補償して、センスアンプＳＡの動作マージンを所期通り確保できる。
【００５５】
前記校正の効果を図１０に示す。同図（ａ）は校正の無い場合、同図（ｂ）はある場合を示す。同図から判るように、センスアンプＳＡの入力端における信号電圧のばらつきが低減され、安定な動作が実現できる。
【００５６】
以上の操作手順により校正シーケンスを構成する。また、トランジスタスイッチＣＬ１及びビット線書き込みスイッチＣＷにより、校正電位設定手段を構成する。
【００５７】
尚、図８は、メモリ（ＤＲＡＭ）と論理回路とを混載した場合の構成を示す。同図（ｂ）は、前記図９のプリアンプ及びセンスアンプ部Ａと、これ等以外の部分Ｂより成るサブブロック６０を複数個（同図では８個）並べた構成を有し、複数個のサブブロック６０の上方及び下方には、各々、ワード線を選択するサブワードドライバー６１、６２が配置される。プリアンプ及びセンスアンプ部Ａは、図中右端のサブブロック６０の図中右方に配置される。同図（ａ）は、同図（ｂ）の構成より成るブロック６３が縦方向に複数個（Ｍ個）配置されると共に、図中右方に論理回路６４が配置される。従って、各ブロック６０が有するプリアンプ及びセンスアンプ部Ａのレジスタ回路６５から論理回路６４への多ビットデータの同時転送が可能である。
【００５８】
（第４の実施の形態）
続いて、本発明の第４の実施の形態を説明する。本実施の形態は、動作時のノイズを一層低減して、動作マージンを拡大するものである。本実施の形態では、いわゆるアレイノイズと呼ばれるノイズ因子を最小限にするものである。
【００５９】
前記アレイノイズとは、メモリアレイ全体に広がるノードと、読み出し信号線とが容量結合し、その結果、読み出し信号線の電位変動が、再び、読み出し信号線に帰るノイズをいう。このノイズのために、通常、少数ビットと呼ばれるデータが読み出し誤りを起こす。
【００６０】
図１１（ａ）において、情報用グローバルビット線ｉに、例えば“１”のデータが読み出され、それ以外の、１、２、ｉ-1、ｉ+1…に“０”のデータが読み出される場合を考える。この場合、メモリアレイ全体は、ビット線間やプレート間容量結合により、“０”のデータを読み出す方向に引きずられる。その結果、情報用グローバルビット線ｉから読み出される“１”のデータが実質的に目減りし、これにより誤読み出しが発生する。
【００６１】
本実施の形態では、前記の誤読み出しを以下の構成で解決する。即ち、フローティグ配線（容量手段）Ｍ１が、情報用及び基準用の各グローバルビット線１…ｉ…、Ｒの両方に跨るように配置される。ここで、フローティグ配線（交差配線群）Ｍ１は、その名前の通り、実効的に電気的に浮いている配線である。高抵抗を介して固定電位に接続されている場合も、同じく実効的に浮いている配線と見なすことができる。
【００６２】
本実施の形態の特徴点は、この配線Ｍ１が、情報用及び基準用の各グローバルビット線
１…ｉ…、Ｒの両方に跨るように配置される点である。アレイ内の情報用と基準用のグローバルビット線１…ｉ…、Ｒは、相互にこのフローティング配線Ｍ１を介して結合し合い、その電位変動は、その読み出しデータの方向を平均したものである。この平均値は、再び容量結合を介して基準用グローバルビット線Ｒへ結合する。読み出されるデータのうち、“１”データが多ければ、フローティング配線Ｍ１の電位は“１”データを読み出す方向に変動する。これに合せて基準用グローバルビット線Ｒの電位も同方向に変動し、これにより、少数の“０”データ読み出し線との信号マージンを稼ぐことができる。
【００６３】
仮に、基準用グローバルビット線Ｒへの容量結合がない場合には、“０”データ読み出し線のみが、基準用グローバルビット線Ｒとは無関係に動き、“０”データの読み出しが正しく行われない。このメモリアレイ内の相互の結合の強さは、フローティング配線Ｍ１の本数を変更すれば、変更することができ、これにより、信号レベルをも最適な状態に制御できる。
【００６４】
図１１（ｂ）に、本実施の形態のノイズ低減効果を示す。同図（ｂ）において、横軸はデータ孤立係数（Data Isolation Ratio) ＲＯと定義したパラメータであり、Ｒ０＝１のとき、同一ワード線上のデータが全て“０”データで占めらることを示し、Ｒ０＝０の場合は、全て“１”データであることを示す。縦軸は、センスアンプ入力端での信号電位である。“１”のデータの読み出し時に、センス限界を超えて信号が出力されればよい。本実施の形態では、同図（ｂ）から判るように、本実施の形態の補正データ孤立係数ＲＯの全域に亘って正しい読み出し動作をすることが可能である。
【００６５】
図１２に、ＤＲＡＭのデータ保持特性を示す。同図から判るように、本実施の形態では、データ保持特性を約１桁向上させることが可能である。
【００６６】
（第５の実施の形態）
次に、本発明の第５の実施の形態を説明する。本実施の形態は、本発明のＤＲＡＭに使用する冗長方式の構成である。
【００６７】
冗長方式とは、一般に、ＤＲＡＭに使用され、不良のメモリセルを電気的に正常なメモリセルに置き換える回路をいう。この冗長回路は、一般に、不良セルのアドレス、及び、これをどの予備メモリ（冗長アドレス）に置き換えるかの情報（冗長情報）を記憶する冗長アドレス検出回路と、その情報に基いて実際にアドレスを切り換える冗長アドレス回路に分けることができる。
【００６８】
図１３（ａ）に従来の冗長アドレス検出回路を、同図（ｂ）に従来の冗長アドレス回路を各々示す。同図（ａ）では、冗長情報を記憶する媒体として、ポリシリコン等の配線層により形成されたフューズＦを用い、このフューズＦをレーザートリマー装置により切断して、冗長アドレス情報を記憶する。フューズの切断は、電気的な電流経路の有無で判断し、この判断結果を冗長アドレス回路へ送って、実際のアドレスの切り替えを行う。
【００６９】
具体的には、先ず、同図（ａ）において、プリチャージトランジスタ７０を用いて、検知ノードＫｎｒを電源電圧Ｖccレベルまでプリチャージする。次に、アドレス信号線Ａｉ、ｘＡｉ、Ａｊ、ｘＡｊが変化すると、レーザーによってフューズＦが切断されたアドレスに対してのみ、検知ノードＫｎｒがディスチャージされない。同図（ａ）では、Ａｉ＝１、Ａｊ＝０の時のみ、検知ノードＫｎｒがディスチャージされない。このアドレスのとき、冗長活性化信号ＲＥＮがアクティブになる。この信号ＲＥＮにより、冗長ワード線φR が活性化されると共に、正規ワード線φWLが非活性化される。
【００７０】
本実施の形態の冗長方式を図１４に基いて説明する。
【００７１】
本実施の形態では、冗長情報を、ＤＲＡＭのメモリセル内の容量膜が破壊されているか否かで記憶する方式を採用する。ここで、容量膜は、通常、シリコン酸化膜、シリコン窒化膜、若しくはそれ等のサンドイッチ構造、又はタンタル酸化膜等の高誘電体膜等により、形成される。これ等の膜の破壊、非破壊により情報を貯える。
【００７２】
プローブ検査時に、同時に、メモリセルの容量膜への冗長情報の書き込みを以下の手順に基いて行う。
【００７３】
先ず、冗長情報記憶セルも含めて、全てのメモリセルを検査、測定する。この時、冗長情報記憶セルが故障している場合には、この故障セルを含む一連の冗長セルを使用せず、他の一連の冗長セルを使用する。また、この状態を示す無効フラッグデータを、前記無効化すべき冗長セルのフラッグ領域に、他の冗長情報と同時に書き込む。この情報の書き込みは、破壊すべき冗長メモリセルに接続されているビット線に、“０”に相当する電位を設定し、プレート電圧を外部電源よりも高く設定することで行う。破壊しない冗長メモリセルでは、プレート電圧を電源電圧、又はフローティングレベルに設定する。尚、図１４（ａ）において、７２は、前記図９の構成のうち、レジスター６５を除いた構成を持つデータ検知系である。また、同図（ａ）中、白丸は、同図（ｂ）に示すように、容量膜が破壊されていないメモリセルを例示し、黒丸は破壊されたメモリセルを例示している。
【００７４】
次に、容量膜の破壊書き込みによって冗長セルに書き込まれた情報を読み出す方法を説明する。
【００７５】
先ず、冗長情報を含むメモリセルの全てに“０”のデータを書き込む。この時、プレート電圧は電源電圧に設定される。書き込み後０．０１msから１０ｍｓ程度の時間をおくと、容量膜が破壊された冗長セルでは、格納されたデータがプレート電圧に引かれて“１”に反転する。他方、非破壊のセルでは、“０”のデータが保持される。このデータを冗長情報として読み出す。この冗長情報をレジスタ７３に貯えた後、シリアル転送回路（転送手段）７４を用いてシリアルに高速に冗長回路（後述）に転送する。
【００７６】
前記書き込み後の放置時間（０．０１〜１０ms）は、破壊された容量膜からほぼ全ての電荷が放出されるまでの時間以上であって、データの通常の読み出し時間よりも十分に長く、且つ、通常のデータ保持時間よりは十分に短い特徴的な時間である。冗長セル群が無効であるとのフラッグが検出された場合には、その情報の転送はスキップする。以上を元に冗長アドレスの検出及びその制御を行っている。前記冗長データの転送は、電源投入時のみ自動的に行い、それ以降は、冗長回路のみが動作を行う。尚、メモリセルに“１”を書き込み、プレートを“０”に設定する方法であっても、同様の目的を達成できるのは勿論である。
【００７７】
図１５にプログラマブルな冗長回路７１の構成を示す。この冗長回路（デコード手段）７１は、可変コーディング域７５と、固定コーディング域７６との２つのコーディング域を持つ。電源投入時には、前記図１４のシリアル転送回路７４から冗長情報が可変コーディング域７５にシリアル転送される。
【００７８】
前記可変コーディング域７５には、複数個のプログラマブルスイッチ素子ＰＳ１〜ＰＳ８が備えられ、これ等には、その番号順に、前記シリアル転送回路７４から冗長情報がシリアル転送され、その冗長情報に応じた故障アドレスのとき、可変コーディング域７５から冗長活性化信号ＲＥＮを発生するように構成される。同図では、冗長情報に応じて２個のスイッチ素子ＰＳ４、ＰＳ８が導通（黒印表示）し、他の素子が非導通（白印表示）して、アドレス信号Ａｉ＝１、ｘＡｊ＝１の時、冗長活性化信号ＲＥＮを発生することを例示している。この冗長活性化信号ＲＥＮは、正規デコード抑制回路７７に出力されて、固定コーディング域７６からの正規デコード信号φw1〜φw4の転送を抑制する。
【００７９】
尚、本実施の形態では、可変コーディング域７５と、固定コーディング域７６とに分けたが、全てを可変コーディング域としてもよい。この場合には、正規デコード抑制回路７７が不要になり、それ分、高速化が図れる。但し、コーディング面積が増える。
【００８０】
前記の回路構成を用いた場合では、冗長検出は、通常のスタティック回路の中でのみ行われ、それ故、低消費電流で動作速度の速い冗長系を実現できる。更に、冗長情報の可変デコーディング域７５への転送を、外部アドレスの一部に応じて適宜行えば、冗長回路７４の回路規模を著しく小さくでき、チップ面積の削減を実現できる。
【００８１】
また、図１３の冗長セル群に記憶すべき冗長情報を圧縮して冗長セル群に記憶し、この情報の読み出し時に伸張処理を行って、冗長回路に転送すれば、冗長せる群のセル数を削減でき、チップ面積の増大を抑制できる。この冗長情報の圧縮方式の採用は、従来のフューズ冗長方式においても、フューズの数の削減できる点で、有効な方式である。
【００８２】
尚、本実施の形態では、ＤＲＡＭの冗長方式において、冗長情報の記憶に本発明を適用したが、冗長以外にも適用できる。例えば、メーカー情報、製造年月、ロット、チップ座標等の製造情報を蓄えたり、また、内部のアナログ回路、例えば内部電源回路や電源レベル検出回路等のレベル校正情報を記憶しておき、実際の動作の際に読み出して用いることが可能である。また、内部タイミング発生回路を最適動作させるための情報を記憶してき、この情報を動作開始時にタイミング発生回路にロードすれば、より一層にタイミングマージンの大きい半導体集積回路を実現できる。
【００８３】
（第６の実施の形態）
前記第５の実施の形態では、メモリセルの容量膜の破壊、非破壊により情報を記憶するので、非常に大きなビット幅、例えば２５６〜２０４８ビット幅のメモリコアを形成でき、従って、多数本のデータバスを用いて論理回路とデータの授受を行うことができる。本実施の形態は、この特性を用いた一応用例である。
【００８４】
図１６（ａ）は、本発明のメモリコア８０の横にレジスタ群８１を配置し、これと論理回路８２とを多数本のデータバス８３でデータの授受を行う構成を示している。
【００８５】
図１６（ｂ）は、論理回路（論理回路ブロック）８２として、ダイナミック・コンフィギュアブル・ロジック、即ち、動作の途中で適宜その論理の構成を変更しながら、全体として所定の処理を進行して行く回路を使用している。同図では、特に、２個のメモリコア（回路構成情報格納手段、内部情報格納手段及び制御手段）８０ａ、８０ｂと、２個のレジスタ群８１ａ、８１ｂと、２個のダイナミック・コンフィギュアブル・ロジック８５ａ、８５ｂとを備え、その２個のロジック８５ａ、８５ｂの間で、多目的レジスタ（共用レジスタ）８６を介してデータの授受を行う場合を示し、その論理構成の変更は交互（インターリーブ）に行われる。尚、本発明は、メモリコアの数を２個に限定するものではない。
【００８６】
前記ダイナミック・コンフィギュアブル・ロジック８５ａ、８５ｂは同一構成であり、以下、一方のコンフィギュアブル・ロジック８５ａの内部構成の一実施形態を図１７に示す。
【００８７】
同図において、ダイナミック・コンフィギュアブル・ロジック８５ａは、複数個の単位ロジック９０と、チャンネル配線部（チャンネル配線）９１と、図中丸印で示した多数個のプログラマブルスイッチ素子（スイッチ回路）９２とを備える。前記単位ロジック９０は、単純なＡＮＤゲート又はある程度の機能を有する機能ブロックをいう。チャンネル配線部９１は、複数個の単位ロジック９０から延びる多数の引き出し線９３と交差する多数のチャネル配線を有する。
【００８８】
各プログラマブルスイッチ素子９２は、前記各引き出し線９３とチャネル配線部９１の各チャネル配線との交点に配置され、図中白丸で示す非導通の状態と、図中黒丸で示す導通状態とに切換わって、引き出し線９３とチャネル配線との電気的な接続、非接続を、メモリコア（制御手段）８０ａに記憶された接続情報に従って、動的に変更し、複数個の単位ロジック９０間を結んで実際の回路を実現する。
【００８９】
前記プログラマブルスイッチ素子９２は、本実施の形態では、同図（ｂ）に示すように、コンデンサを利用したダイナミック型スイッチ素子、又は、同図（ｃ）に示すように、ＳＲＡＭセルを用いたスタチック型の何れを用いてもよい。同図（ｂ）において、ｘは横方向配線、ｙは縦方向配線、９２ａは前記２つの配線ｘ、ｙにソース及びドレインが接続された２つの配線間接続用用のＮ型ＭＯＳＦＥＴ（接続用スイッチ）であって、そのゲートと接地（固定電位）との間にはコンデンサｃが配置される。また、Loadはメモリコアからのスイッチデータ線（ロード配線）、Load-en は前記接続用ＭＯＳＦＥＴ９２ａにデータをロードすることを指定するロードイネーブル線（ロード起動信号線）である。前記前記接続用ＭＯＳＦＥＴ９２ａのゲートと前記スイッチデータ線Loadとには、これ等にソース及びドレインが接続されたロード用ＭＯＳＦＥＴ９２ｂが配置される。更に、前記ロード用ＭＯＳＦＥＴ９２ｂのゲートには、セルフブート用ＭＯＳＦＥＴ９２ｃのソースが接続される。このセルフブート用ＭＯＳＦＥＴ９２ｃは、そのドレインが前記ロードイネーブル線Load-en に接続され、そのゲートが所定電源（他の固定電位）に接続される。
【００９０】
前記図１７（ｂ）において、信号の“１”レベルは前記スイッチ素子９２ａを通過すると、その閾値電圧Ｖｔだけ低下する。これに起因する単位ロジック９０内での貫通電流を抑制するように、各単位ロジック９０内の電源電圧は、外部電源電圧Ｖccより前記閾値電圧Ｖｔだけ低い電圧を使用する。
【００９１】
前記構成のプログラマブルスイッチ素子９２を用いた場合、このスイッチ素子９２に格納すべき接続情報は、図１７（ａ）に示すように、レジスタ群８１ａから各スイッチ素子９２に一括して転送される。この接続情報は、メモリコア内のワード線毎に異なる。
【００９２】
今、便宜上、ワード線毎の接続情報をシートと呼ぶ。イメージとして、ある程度のロジックの集まり毎にシートに分かれ、それ等のシートを繰りながら、全体のロジックの動作を実現して行く。ここで、各シート毎に固定された接続情報は、既述の冗長方式で説明したように、メモリセルの破壊、非破壊によるデータ書き込みにより、保持される。更に、各単位ロジック９０の持つ機能も、前記レジスタ群８１ａからの情報により設定される。また、各シート内のノードのロジック値は、ダイナミックにメモリコア８０ａに格納され、単位ロジック９０に読み出される。メモリコア８０ａは、各単位ロジック９０の動作に必要なデータの一時格納場所としても使用される。
【００９３】
本実施の形態のダイナミック・コンフィギュアブル・ロジック８５ａ、８５ｂの一応用例について、説明する。この応用例は、説明を簡単したものであり、実際には遥かに複雑である。
【００９４】
以下の処理を行う処理系を実現することを考える。
【００９５】
１）入力データＡ、Ｂを入力する。
【００９６】
２）もし、Ａ＞Ｂならば、Ｃ＝Ａ−Ｂ Ｄ＝Ａ＋Ｂ とする。
【００９７】
３）もし、Ａ＝Ｂならば、Ｃ＝０ Ｄ＝１ とする。
【００９８】
４）もし、Ａ＜Ｂならば、Ｃ＝Ｂ＊Ａ Ｄ＝Ｂ−Ａ とする。
【００９９】
５）前記処理で得られた値Ｃ、Ｄの和を計算し、最終出力Ｅとする。
【０１００】
以上の処理をデータフローとして模式的に記述すると、図１８のようになる。これ等の処理を図１６の構成で実行する場合に、以下の通りとなる。
【０１０１】
図１８を用いて動作のフローを説明する。
【０１０２】
先ず、メモリコア８０内に蓄えられた大小判定回路（シート１）の接続情報が、コンフィギュアブル・ロジック８５ａにロードされる。次に、このロジック８５ａによりＡ、Ｂの大小が判定され、その判定結果に応じて、シート２、３、４の何れかがコンフィギュアブル・ロジック８５ａにロードされる。この際、データＡ、Ｂは一旦、図１６（ｂ）の多目的レジスタ８６に待避される。
【０１０３】
続いて、前記シート２、３、４の何れかの処理が行われ、その結果値Ｃ、Ｄが再び多目的レジスタ８６へ格納される。次に、シート５の回路情報がコンフィギュアブル・ロジック８５ａにロードされ、前記値Ｃ、Ｄが処理されて、最終的にＥが出力される。
【０１０４】
このように、本実施の形態では、実際に存在している回路規模はシート１枚分のみであるにも拘らず、シート５枚分の回路が実現できる。この場合、使用できるシートの枚数はメモリコア８０のワード線の本数に相当するので、非常に多くのロジックを小さな面積で実現でき、高集積・高機能な半導体を低コストで実現できる。
【０１０５】
（第７の実施の形態）
次に、本発明の第７の実施の形態を説明する。
【０１０６】
本実施の形態は、メモリコア及びスイッチ内のコンデンサの実現方法を示したものである。
【０１０７】
図１９は本実施の形態のメモリセルの断面図を示し、図２０は従来のメモリセルの断面図を示す。
【０１０８】
本実施の形態の特徴は、図１９に示すように、トランジスタのソース電極Ｓを、その上方に位置するビット線１００、グローバルビット線１０１を縫って、配線の最上層まで引き上げ、ここに記憶ノード１０２を形成し、更に、この記憶ノード１０２に誘電体膜１０３を形成し、その後、プレート電極１０４を形成する点である。前記プレート電極１０４は、導電性有機膜から成り、スピンコート等の方法により、最上層に堆積させて構成される。このプレート電極１０４は、ＤＲＡＭ等で問題となるアルファ線の侵入を最小限にする働きを奏する。
【０１０９】
前記記憶ノード１０２の形状は、同図に示す棒状と、図２１に示すチューリップの花状との２通りがある。その形成の工程は、図１９の棒状では、記憶ノード１０２となる電極膜を堆積した後、この電極膜をエッチングにより棒状形状に切り出し、これに誘電体膜１０３を堆積させ、その後、導電性有機膜から成るプレート電極１０４を形成する。一方、図２１のチューリップ形状では、先ず、プレート電極１０４となる導電性有機膜を全面に堆積させ、ここに穴を形成する。その後、全面に記憶ノード電極を薄く堆積させ、エッチングを行ってチューリップ状の記憶ノード電極１０２を形成する。次に、記憶ノード１０２の全面に誘電体膜１０３を堆積させ、その後、導電性有機膜から成るプレート電極１０４を形成する。図１９及び図２１から判るように、チューリップ形状の方が工程が複雑であるが、より大きなコンデンサ容量を実現できる。
【０１１０】
前記２つのメモリセルの何れの場合も、図２０に示したように記憶ノード１０２の上方に配線層が位置する従来のものとは異なり、配線等の全ての工程が終了した後にメモリセルを形成するので、プラチナ等の極端に加工し難い電極材料をプレート電極１０４に用いる必要がある強誘電体メモリにおいては、極めて有利である。また、このようなメモリセルを実現し得るのは、メモリセルのビット線とワード線との交点全てにセルが位置する方式を採用していることによって、従来の方式と較べて、ビット線の密度が小さく、ノードの引き上げが容易だからである。
【０１１１】
また、前記プレート電極１０４となる導電性有機膜中に、ソフトエラー等の原因となり得るアルファ線等を吸収し得る導電性ポリミド又は導電性ポリエチレン等の素材を含有し、且つ、その膜厚を３ミクロン以上とすれば、より高い信頼性を有する半導体記憶装置を実現できる。
【０１１２】
（第８の実施の形態）
次に、本発明の第８の実施の形態を説明する。本実施の形態は、以上で説明した本発明の半導体集積回路を実装する際に用いる技術に関する。
【０１１３】
本実施の形態は、以上で説明したメモリコアを用いて開発した６４ＭビットＳＤＲＡＭを超小型メモリモジュールと呼ぶ形状に実装して、パーソナルコンピュータのマザーボードに実装するものである。この方式は、半導体のパッケージがほぼそのままメモリモジュール（ＤＩＭＭ(Dual-In-line Memory Module)) となっている。
【０１１４】
メモリモジュールの断面構造を図２２（ａ）に、また、このモジュールに対応したマザーボード状のコネクタの形状を同図（ｂ）に示す。
【０１１５】
前記超小型メモリモジュール１００は、ｘ３２構成の６４Ｍ ＳＤＲＡＭ１０１を２チップ用い、これ等を、４層プリント基板に挟まれるように２個のＳＤＲＡＭ１０１をＭＣＭ技術を用いて実装し、この構成により、２列のコネクタ形状を実現している。この構成により、３センチの長さ及び厚さ３ミリ程度で２００ピンに近いＤＩＭＭ構造を実現できる。
【０１１６】
本構造は、マザーボード上のメモリの配線長を最小にすることができ、メモリとロジックチップとの間の高速なデータ転送を可能にしている。コネクタ内部には、ＳＳＴＬに対応したダンピング抵抗が内蔵される。
【０１１７】
前記のような小型のメモリモジュールであれば、同図（ｂ）に示すように、ノート型ＰＣとデスクトップ型ＰＣの両方で同じものを使用することができ、より低価格を実現することができる。
【０１１８】
（第９の実施の形態）
次に、本発明の第９の実施の形態を説明する。
【０１１９】
図２５はデータ処理機能を有するメモリ（半導体記憶装置）の内部構成の詳細を示す。
【０１２０】
同図において、左側部及び右側部には、各々、１０２４ビット程度の超多ビットデータバス１６０を有する第１及び第２のメモリアレイＡ、Ｂが位置する。そのメモリアレイＡ、Ｂ間に挟まれて、スイッチイングマトリックスＳ列１５０…、及びプログラマブルロジックＰＬ…がアレイ状に配置される。この中央部に配置されたスイッチイングマトリックスＳ列１５０…、及びプログラマブルロジックＰＬ…により、再プログラム可能なリコンフィギュアブルロジックのデータ処理部１３０を構成している。尚、このリコンフィギュアブルロジックの構成は、前記図１７に示したダイナミックリコンフィギュアブルロジック８５ａの構成としてもよい。制御回路１７０は、前記メモリアレイＡ、Ｂ、スイッチイングマトリックスＳ列１５０…、及びプログラマブルロジックＰＬ…を制御する。これ等は１個のチップ又はＳＩＭＭ若しくはＤＩＭＭのモジュール内に形成される。
【０１２１】
前記第１のメモリアレイＡにおいて、第１のメモリセル群１５１は、第１のワード線群１４９に接続されると共に、その多数のメモリセルに前記データ処理部１３０のデータ処理仕様情報を格納する。また、第２のメモリセル群（第１の領域）１５３は、第２のワード線群１５２に接続されると共に、その多数のメモリセルに、処理すべきデータ群が貯えられる。更に、第２のメモリアレイＢにおいて、第３のメモリセル群（第２の領域）１５５は、第３のワード線群１５４に接続されると共に、その多数のメモリセルは、処理結果を格納する場所となる。
【０１２２】
ここで、各スイッチングマトリックスＳ列１５０は、プログラマブルロジックＰＬとのデータのやり取り、及び超多ビットデータバス１６０のビット間（図では上下方向）のデータのやり取りを行う。
【０１２３】
以下、本実施の形態のデータ処理機能を有するメモリの動作を説明する。
【０１２４】
先ず、一方のメモリアレイＡから、超多ビットデータバス１６０を介して第１のメモリセル群１５１のデータの処理仕様情報がデータ処理部１３０にロードされる。この処理仕様情報は、スイッチングマトリックスＳ列１５０…の接続情報と、プログラマブルロジックＰＬ…のプログラム情報とから成る。この処理仕様情報は、例えばＤＶＤ装置等で行っている動画圧縮符号化規格ＭＰＥＧ２の圧縮処理又は伸長処理等の情報である。
【０１２５】
次に、メモリアレイＡから、第２のメモリセル群１５３に貯えられた処理すべきデータがデータ処理部１３０にロードされる。データ処理部１３０での処理結果は、他方のメモリアレイＢの第３のメモリセル群１５５に格納される。これ等の一連の動作は制御回路１７０により制御される。
【０１２６】
尚、図２５では、２個のメモリアレイＡとＢとが物理的に別れている構成を示したが、分割されている必要はない。
【０１２７】
（第１０の実施の形態）
続けて、第１０の実施の形態を説明する。本実施の形態は、前記図２５に示したデータ処理機能を有するメモリを更に改良したものである。
【０１２８】
図２６は本実施の形態のデータ処理機能を有するメモリの構成を示す。同図では、中央に、超多ビットレジスタ１８０が位置し、その左右両側にデータ処理部１３０´、１３０´が位置する。各データ処理部１３０´、１３０´は、前記第９の実施の形態と同様に、アレイ状に配置されたスイッチイングマトリックスＳ列１５０…、及びプログラマブルロジックＰＬ…により構成される。
【０１２９】
本実施の形態のデータ処理機能を有するメモリでは、２個のデータ処理部１３０´、１３０´が各々その動作を独立して行うことができるので、見掛け上、データ処理仕様情報のロードに要する時間を隠すことができる。即ち、
フェイズ１）
一方の処理部：データ処理、他方の処理部：処理仕様情報のロード
フェイズ２）
一方の処理部：処理仕様情報のロード、他方の処理部：データ処理
という２つのフェイズを交互に繰り返すことが可能である。
【０１３０】
（第１１の実施の形態）
次に、第１１の実施の形態を説明する。
【０１３１】
本実施の形態は、前記第１０の実施の形態のように、中央に超多ビットレジスタ１８０を配置したデータ処理機能を有するメモリを使用して、より一層高度なデュアルポート的な使用を可能にするものである。
【０１３２】
デュアルポート的な使用とは、図２７におけるような構成を意味する。即ち、メモリネットワークとしての２つのメモリバス１７９、１８１の間で、データ処理機能を有するメモリＭＭが共有メモリとして利用される構成を意味する。同図において、Ｍｉ、Ｍｊはメモリバス１７９のみに接続されたデータ処理機能を有さない又は有するメモリであって、コアロジック１８２内のメモリコントローラ１８３により制御される。同様に、Ｍｋ、Ｍｌはメモリバス１８１のみに接続されたデータ処理機能を有さない又は有するメモリであって、コアロジック１８４内のメモリコントローラ１８５により制御される。
【０１３３】
前記データ処理機能を有するメモリＭＭの内部構成を図２８に示す。同図において、中央には超多ビットレジスタ１８０が存在し、その左右両側には、各々、外側に向かって順番に、データ処理部１３０'a、３０'b、メモリアレイＡ、Ｂ、及びデータ入出力部１８６、１８７が位置する。これ等は、各々、超多ビットデータバス１８８、１８９により接続されている。
【０１３４】
このような構成により、２つのメモリバスＡ、Ｂ間でのデータのやり取りと、データ処理とを同時に実現できる。
【０１３５】
【発明の効果】
以上説明したように、本発明によれば、情報記憶用メモリセルとは異なるメモリセルに、基準電位に相当する情報を記憶し、この情報をセンスアンプでの基準電位として使用するので、情報記憶用メモリセルに記憶された信号電荷の電位がリーク電流に起因して低下しても、センス限界に達するまでの時間が延び、データ保持時間が長くなって、データ保持特性を向上させた優れた半導体記憶装置を実現できる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態を示す全体構成図である。
【図２】本発明の第１の実施の形態の変形例を示す図である。
【図３】本発明の第１の実施の形態のデータ保持時間の向上効果を説明する図である。
【図４】本発明の第２の実施の形態を示す全体構成図である。
【図５】本発明の第２の実施の形態の要部の詳細を示す図である。
【図６】本発明の第２の実施の形態の動作説明図である。
【図７】本発明の第２の実施の形態の半導体記憶装置において、制御の内容別に制御トランジス
タの動作の状態を示した図である。
【図８】本発明の第３の実施の形態の全体構成を示す図である。
【図９】本発明の第３の実施の形態の要部の詳細を示す図である。
【図１０】本発明の第３の実施の形態の校正方式の効果を説明する図である。
【図１１】本発明の第４の実施の形態の構成及びフローティング配線の効果を説明する図である。
【図１２】本発明の第４の実施の形態の半導体記憶装置におけるデータ保持特性の向上効果を説明
する図である。
【図１３】従来の冗長回路の構成図である。
【図１４】本発明の第５の実施の形態の構成を示す図である。
【図１５】本発明の第５の実施の形態の冗長回路の構成を示す図である。
【図１６】本発明の第６の実施の形態の構成を示す図である。
【図１７】本発明の第６の実施の形態のダイナミック・コンフィギュアブル・ロジックの構成を示
す図である。
【図１８】本発明の第６の実施の形態の動作説明図である。
【図１９】本発明の第７の実施の形態のメモリセルの構成を示す図である。
【図２０】従来のメモリセルの構成を示す図である。
【図２１】本発明の第７の実施の形態のメモリセルの変形例を示す図である。
【図２２】本発明の第８の実施の形態の超小型メモリモジュールの概略構成を示す図である。
【図２３】従来のＤＲＡＭのメモリコアの構成を示す図である。
【図２４】従来のＤＲＡＭのメモリコアのデータ保持時間特性の説明図である。
【図２５】本発明の第９の実施の形態におけるデータ処理部の具体的な内部構成を示す図である。
【図２６】本発明の第１０の実施の形態におけるデータ処理部の具体的な内部構成を示す図である
。
【図２７】本発明の第１１の実施の形態におけるコンピュータシステムの全体概略構成を示す図で
ある。
【図２８】同実施の形態におけるデータ処理機能を有する共有メモリの内部構成を示す図である。
【符号の説明】
２ 基準メモリセル
１１〜１５ 情報メモリセル
ＷＬ ワード線
ｂｉｔ１〜ｂｉｔ５ ビット線
ＳＡ１〜ＳＡ５ センスアンプ
５４ 中間値生成回路
ＰＲＢ１、ＰＲＢ２ ローカルプローブ
５６ レジスタＳＲＡＭ
Ｇｂｉｔ１〜Ｇｂｉｔ１ グローバルビット線
６０、６１ プリアンプ部
Ｎ１２、Ｎ２２ ＮＭＯＳトランジスタ
（第２の導電性を有するＭＯＳトランジスタ）
Ｐ１４、Ｐ２４ ＰＭＯＳトランジスタ
（第１の導電性を有するＭＯＳトランジスタ）
Ｃcal1、Ｃcal2 校正用コンデンサ
ＣＷ ビット線書き込みスイッチ
ＣＬ１、ＣＬ２ トランジスタスイッチ
Ｍ１ フローティング配線
７１ 冗長回路
７４ シリアル転送回路
７５ 可変コーディング域
７６ 固定コーディング域
８０ メモリコア
８１ レジスタ群
８５ａ、８５ｂ ダイナミック・コンフィグアブル・ロジック
８６ 多目的レジスタ
９０ 単位ロジック
９１ チャンネル配線部
９２ プログラマブルスイッチ素子
９２ａ 接続用ＭＯＳＦＥＴ
ｃ コンデンサ
９２ｂ ロード用ＭＯＳＦＥＴ
９２ｃ セルフブート用ＭＯＳＦＥＴ
１０２ 記憶ノード
１０３ 誘電体膜
１０４ プレート電極
Ａ 第１のメモリアレイ
Ｂ 第２のメモリアレイ
１３０、１３０´ データ処理部
１５０ スイッチングマトリックスＳ列
ＰＬ プログラマブルロジック
１４９ 第１のワード線群
１５１ 第１のメモリセル群
１５２ 第２のワード線群
１５３ 第２のメモリセル群
１５４ 第３のワード線群
１５５ 第３のメモリセル群
１６０ 超多ビットデータバス
１８０ 超多ビットレジスタ
１７９、１８１ メモリバス
ＭＭ 共有メモリ
（データ処理機能を有する半導体デバイス）
【発明の属する技術分野】
本発明は、半導体記憶装置、特に、ＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）、及び、このＤＲＡＭを含んだメモリと論理回路との混載時に有用なメモリコアに関する。
【０００７】
【従来の技術】
近年、メモリ、特にＤＲＡＭの集積度の増大は、年々大きくなっている。従って、メモリの使用可能期間を減らさないために、長いリフレッシュサイクル期間が要求され、これに伴ってデータ保持時間に要求される実力値が高く要求されて、プロセスデバイスとしてこれを実現することが困難な傾向となりつつある。
【０００８】
以下、メモリのデータ保持時間の実力値について図２３を用いて説明する。
【０００９】
図２３は、従来のＤＲＡＭの構成概略を示す。同図において、Ｃｓはメモリセルの記憶容量(strage capacitor)、ＷＬ１、ＷＬ２はワード線、ｂｉｔ、ｘｂｉｔはビット線及び相補ビット線、Ｖpre はビット線プリチャージ電圧、Ｐpre はプリチャージ制御線、ＳＡはセンスアンプである。
【００１０】
前記従来のＤＲＡＭの動作を簡単に説明する。先ず、プリチャージ制御線Ｐ pre がハイレベルになり、ビット線及び相補ビット線ｂｉｔ、ｘｂｉｔがプリチャージレベルＶpre に設定される。次に、プリチャージ制御線Ｐpre がロウレベルになり、続いてワード線ＷＬ１の電位が上昇して、メモリセルＣｓに蓄えられていた信号電荷によって微小電位がビット線ｂｉｔに発生する。この微小電位をセンスアンプＳＡで増幅する。
【００１１】
ワード線ＷＬ１の電位が上昇する直前でのメモリセルＣｓの記憶電位をＶcsとすると、セルトランジスタが導通する前と後で、電荷保存法則を記載すると、
Ｃs(Ｖcs- Ｖplate)+ Ｖpre * ＣB ＝Ｃs(Ｖr'- Ｖplate) +Ｖr' *ＣB
となる。ここで、Ｖplate はセルプレート電位、ＣB はビット線及び相補のビット線の容量、Ｖr'はメモリセルから電荷を読み出した後の確定したビット線の電位である。
【００１２】
上式より、センスアンプＳＡが増幅するべき微小電圧Delta -vは、
Delta -V =Ｖr' -Ｖpre ＝ａ *( Ｖcs- Ｖpre)
a=Ｃs/ (Ｃs+ＣB)
となる。
【００１３】
この微小電圧Delta -Vが、センスアンプＳＡの感度限界(+-Vsa) よりも大きい場合に、初めて正しくデータが読み出されることになる。例えば、“１”のデータを書き込んで読み出した場合には、電源電圧をＶddとすると、
Delta -V＝ａ *( Ｖdd -Ｖpre)＝ 0.2 * ( 3.3 - 1.65)＝ 330mV
の電圧が発生し、また、“０”のデータを書き込んで読み出した場合には、
Delta -V =ａ *( 0 - Ｖpre)＝ 0.2 * ( 0 -1.65) = -330mVの電圧が発生する。尚、ここでは、ａ=0.2、Ｖdd=3.3 V、Ｖpre ＝Ｖdd/2とした。
【００１４】
通常、センスアンプＳＡの感度限界Ｖsaは、50mV程度であるので、上記の場合には、何ら問題なく、正しく動作する。
【００１５】
次に、メモリセルＣｓにリーク電流があって、書き込んだ電圧がそのまま出て来ない場合を考える。“１”を書き込み、その電圧が減少してＶcs1Lとなったとき、誤動作したとすると、
ａ* ( Ｖcs1L−Ｖpre)＝Ｖsaから、
0.2 * ( Vcs1L −1.65 )＝ 0.05 となり、
Vcs1L ＝1.9 Ｖで誤動作が始まることになる。この限界に達するまでの時間がデータ保持時間の実力値である。この関係を図２４に示す。
【００１６】
【発明が解決しようとする課題】
本発明の目的は、少々の電流洩れがあっても、データ保持時間を長く確保して、長いリフレッシュサイクル期間を得ることにある。更に、データ保持時間が短いことに起因する歩留まりの低化を防き、ひいてはプロセス全体の低コスト化を実現することにある。
【００１７】
【課題を解決するための手段】
以上の目的を達成するため、本発明では、センスアンプでの基準電位を、メモリセルでのリーク電流に起因する電圧効果に合せて降下させることとする。
【００１８】
以上の目的を達成するため、請求項１記載の発明の半導体記憶装置は、情報を記憶する情報用メモリセルと、前記情報用メモリセルが接続された第１のビット線と、前記情報用メモリセルをアクセスするワード線と、前記ワード線と同一又は同一のアドレスを有するワード線に接続され、前記情報用メモリセルに蓄えられた情報の値を判断する際に用いる基準情報を蓄える基準メモリセルと、前記基準メモリセルが接続された第２のビット線と、前記第１及び第２のビット線の情報を各々検出する第１及び第２のプローブ手段と、前記第１及び第２のプローブ手段の検出情報が伝達される第１及び第２のグローバルビット線と、前記第１及び第２のグローバルビット線の情報を各々増幅する第１及び第２のプリアンプ手段と、前記第１及び第２のプリアンプ手段の出力が入力端子に入力されるセンスアンプとを備え、前記第１及び第２のプリアンプ手段は、各々、第１の導電性を有するＭＯＳトランジスタを有し、前記第１の導電性を有するＭＯＳトランジスタのゲートには各々前記第１及び第２のグローバルビット線が接続され、前記第１の導電性を有するＭＯＳトランジスタのソース側から各々前記第１及び第２のプリアンプ手段の出力が出力されることを特徴とする。
【００１９】
請求項２記載の発明は、前記請求項１記載の半導体記憶装置において、前記第１及び第２のプローブ手段は、各々、前記第１の導電性とは逆極性の第２の導電性を有するＭＯＳトランジスタを有し、前記第２の導電性を有するＭＯＳトランジスタのゲートには各々前記第１及び第２のビット線が接続され、前記第２の導電性を有するＭＯＳトランジスタのソース側が各々前記第１及び第２のグローバルビット線に接続されたことを特徴とする。
【００２０】
請求項３記載の発明は、前記請求項１記載の半導体記憶装置において、基準メモリセルの情報を増幅する前記第２のプリアンプ手段の出力は、複数のセンスアンプに対して共通に入力されることを特徴とする。
【００２１】
請求項４記載の発明の半導体記憶装置は、情報を記憶する情報用メモリセルと、
前記情報用メモリセルが接続された第１のビット線と、前記情報用メモリセルをアクセスするワード線と、前記ワード線と同一又は同一のアドレスを有するワード線に接続され、前記情報用メモリセルに蓄えられた情報の値を判断する際に用いる基準情報を蓄える基準メモリセルと、前記基準メモリセルが接続された第２のビット線と、前記第１及び第２のビット線の情報を各々検出する第１及び第２のプローブ手段と、前記第１及び第２のプローブ手段の検出情報が伝達される第１及び第２のグローバルビット線と、前記第１及び第２のグローバルビット線の情報を各々増幅する第１及び第２のプリアンプ手段と、前記第１及び第２のプリアンプ手段の出力側に一端が各々接続される第１及び第２のコンデンサ手段と、前記第１及び第２のコンデンサ手段の他端に入力端子が接続されるセンスアンプとを備え、前記第１及び第２のプリアンプ手段は、各々、第１の導電性を有するＭＯＳトランジスタを有し、前記第１の導電性を有するＭＯＳトランジスタのゲートには各々前記第１及び第２のグローバルビット線が接続され、前記第１の導電性を有するＭＯＳトランジスタのソース側から各々前記第１及び第２のプリアンプ手段の出力が出力されることを特徴とする。
【００２２】
請求項５記載の発明は、請求項４記載の半導体記憶装置において、第１及び第２のビット線に校正電位を設定する校正電位設定手段と、前記コンデンサ手段のセンスアンプ側の端子を相互に短絡させる短絡手段とを備えたことを特徴とする。
【００２３】
以上の構成により、本発明では、情報記憶用メモリセルとは異なるメモリセルに記憶された基準電位に相当する情報の電位が、前記情報記憶用メモリセルに記憶された信号電荷のリーク電流に起因する電位低下に合せて、電位低下するので、その両者間の電位差がセンス限界に達するまでの時間が延び、データ保持時間が長くなる。
【００２４】
【発明の実施の形態】
（第１の実施の形態）
以下、本発明の第１の実施の形態を図１に基いて説明する。
【００２５】
同図（ａ）において、１１〜１５は情報を記憶する複数個のメモリセル（情報用メモリセル）であって、これ等のセルは第１のメモリセル群５０に属する。２は第２のメモリセル群５１に属するメモリセル（他のメモリセル）である。ＷＬはワード線であって、同一のワード線ＷＬに対して前記第１及び第２のメモリセル群５０、５１の複数個のメモリセル１１〜１５、２が共通に接続される。尚、同図（ａ）に略記したメモリセル１１〜１５、２は、具体的には、同図（ｂ）に詳示するように、セルトランジスタＴｒと、セル容量Ｃとから成る。また、同図では、ワード線ＷＬは１本のみ図示しているが、実際には複数本存在し、その各ワード線別に、第１のメモリセル群５０に属する他のセルと、第２のメモリセル群５１に属する他のセルとが、同一のワード線に接続される。
【００２６】
前記第１のメモリセル群５０に属するセルは、各々、ビット線ｂｉｔ１〜ｂｉｔ５を介して対応するセンスアンプＳＡ１〜ＳＡ５の差動入力端子に接続されている。第２のメモリセル群５１のセル２は、同様にビット線ｂｉｔ７を介して読み出し回路５３に接続される。前記第２のメモリセル群５１のセル２には、基準電位に相当する情報、例えば、“１”情報に相当する電荷と、“０”情報に相当する電荷とのほぼ中間値に相当する電荷が蓄えられる。前記読み出し回路５３は、前記セル２のデータを読み出し、この読み出しデータは、前記各センスアンプＳＡ１〜ＳＡ５の他の差動入力端子に共通に入力される。
【００２７】
前記センスアンプＳＡ１〜ＳＡ５は、セル２からの情報と、対応する１個のセル１１〜１５からの情報とを比較して、対応するセル１１〜１５に蓄えられている情報を読み出す。
【００２８】
（第１の実施の形態の変形例）
前記第１の実施の形態の変形例を図２に示す。
【００２９】
本変形例と第１の実施の形態との相違点は、第２のメモリセル群５１には、２個のメモリセル２１、２２が含まれる。一方のメモリセル２１には、“０”情報に相当する電荷が蓄えられ、他方のメモリセル２２には、“１”情報に相当する電荷が蓄えられている。これ等の２つの情報は、各々ビット線ｂｉｔ７、ｂｉｔ８を介して中間値生成回路（基準電位発生回路）５４に送られる。この中間値生成回路５４は、中間電位である基準電位に変換され、この基準電位が各センスアンプＳＡ１〜ＳＡ５に送られ、これ等のセンスアンプが、対応するメモリセルに含まれるデータの“１”又は“０”を判断する。
【００３０】
尚、前記第１の実施の形態及びその変形例において、複数個のメモリセルに蓄えられる情報は、“１”と“０”との２値に限らず、複数の状態を取り得る、いわゆる多値メモリであってもよいのは勿論である。
【００３１】
次に、前記第１の実施の形態及びその変形例において、前記の構成により、データ保持時間を長くできる点を図３に基いて説明する。同図では、その上側は、従来の構成でのメモリセルの記憶ノードの電位（“１”情報を記憶する記憶ノードの電位をＶｗ１、“０”情報を記憶する記憶ノードの電位をＶｗ０で表現している）の時間変化を示し、下側は本発明での第１のメモリセル群に属するセルの記憶ノード及び第２のメモリセル群に属するセル（基準セル）の記憶ノードの電位変化を示す。同図から判るように、本発明では、基準レベルとなる基準セル２の記憶電位Ｖｒｅｆも、情報記憶ノードＶｗ１の電位変化に合わせて降下するので、同図に示すようにデータ保持時間の増大を達成することができる。
【００３２】
また、基準セル２は、各ワード線別に存在するので、データが書き込まれた時点から読み出されるまでの時間が、ワード線ごとに異なっても、情報セル１１〜１５と基準セル２との間では、データが書き込まれた時点から読み出されるまでの時間が完全に一致するので、正確な動作が保証される。
【００３３】
（第２の実施の形態）
図４及び図５は本発明の第２の実施の形態を示す。
【００３４】
図４は全体の概略構成を示し、図５はその各構成要素の詳細を示した図である。 本実施の形態では、既述の第１のメモリセル群５０が図中上下に２つに区分され、その間の中央部分に、第２のメモリセル群５１が配置される。この配置構成は、基準情報を蓄える第２のメモリセル群５１から、第１のメモリセル群５０への基準情報の伝達が、対象性良く同じ時間で行われること、及び、第１及び第２のメモリセル群５０、５１２が全体として、同様のノイズを受けて、ノイズ打ち消しの効果を狙ったものである。
【００３５】
尚、同図では、第２のメモリセル群５１では、同一のワード線に接続されるセルの数が１個の場合を特に図示しているが、前記図２の構成を採用してもよい。この場合には、同図の中間値形成回路５４が必要である。
【００３６】
同図において、５５ａ〜５５ｄはメモリアレイであって、各々、複数個のワード線ＷＬ、ビット線ｂｉｔ、及び第１及び第２のメモリセル群５０、５１に属するメモリセルＭＣ、２を有する。ＰＲＢ１、ＰＲＢ２は各々前記メモリアレイに対応して配置された複数個のローカルプローブ（局所的検出手段）であり、その個数は、対応するメモリアレイ５５ａ〜５５ｄに属する複数個のビット線ｂｉｔと同数であって、各々、対応するビット線ｂｉｔに接続されて、そのデータを検出する信号検出回路として機能する。前記各ローカルプローブＰＲＢ１、ＰＲＢ２の出力は、各々、対応するグローバルビット線Ｇｂｉｔを介してセンスアンプ（検知増幅手段）ＳＡの一方の差動入力端子に入力される。前記各グローバルビット線Ｇｂｉｔには、図示していないが、同一コラムに位置するローカルプローブＰＲＢ１、ＰＲＢ２同士で共用される。従って、グローバルビット線Ｇｂｉｔが共用される分、センスアンプＳＡに接続される配線の容量を小さくできる。
【００３７】
基準信号レベルを保持するメモリセル２のデータは、同様に、ローカルプローブＰＲＢを経て読み出し回路５３に伝達される。この読み出し回路５３の出力は、複数個のセンスアンプＳＡの他方の差動入力端子に伝達される。各センスアンプＳＡの出力は、対応するＳＲＡＭレジスタ（レジスタ手段）５６に蓄えられ、これ等の出力の何れか１つが、コラムデコーダ５７により選択的に抜き出され、出力アンプ５８により増幅されて、他の回路ブロック又はチップ外部に出力される。前記ＳＲＡＭレジスタ５６は、読み出し動作には本質的には必要ないが、読み出したデータを時間をおいて元の読み出したメモリセルに再書き込みする際に、一時待待避領域として機能する。
【００３８】
次に、図５に基いて、前記図４の詳細で具体的な回路構成を説明する。
【００３９】
同図の上側は第１のメモリセル群５０側を、下側は第２のメモリセル群５１側を示す。
【００４０】
同図において、第１のメモリセル群５０側では、記憶情報を蓄えた複数個のメモリセル（以下、情報セルという）ＭＣが備えられ、これ等の情報セルＭＣは、ロー方向に並んだ６４個が１本のワード線ＷＬに接続される。同一コラムに位置する複数個（図では２個）の情報セルＭＣがビット線（第１のビット線）ｂｉｔ１に接続され、このビット線ｂｉｔ１は、図５に記載したようにローカルプローブ（第１のプローブ手段）ＰＲＢａにおいて前記ビット線ｂｉｔ１がゲートに接続されたＮＭＯＳトランジスタ（第１の導電性とは逆特性の第２の導電性を有するＭＯＳトランジスタ）Ｎ１２を介してそのソース側から他のＮＭＯＳトランジスタＮ１３を介してグローバルビット線（第１のグローバルビット線）Ｇｂｉｔ１に接続される。このグローバルビット線Ｇｂｉｔ１は、図５に記載したようにプリアンプ部６０において前記グローバルビット線Ｇｂｉｔ１がゲートに接続されたＰＭＯＳトランジスタ（第１の導電性を有するＭＯＳトランジスタ）Ｐ１４を経て、そのソース側から更にノード Nsig を介してラッチ型のセンスアンプＳＡの一方の差動入力端子に接続される。
【００４１】
同様に、第２のメモリセル群５１側では、基準情報を蓄えた複数個のメモリセル（以下、基準セルという）２が備えられ、各基準セル２が各々１本のワード線ＷＬに対して接続され、同一コラムに位置する複数個（図では２個）の基準セル２がビット線（第２のビット線）ｂｉｔ２に接続され、このビット線ｂｉｔ２は、図５に記載したようにローカルプローブ（第２のプローブ手段）ＰＲＢｂにおいて前記ビット線ｂｉｔ２がゲートに接続されたＮＭＯＳトランジスタ（第２の導電性を有するＭＯＳトランジスタ）Ｎ２２を介してそのソース側から他のＮＭＯＳトランジスタＮ２３を介してグローバルビット線（第２のグローバルビット線）Ｇｂｉｔ２に接続される。このグローバルビット線Ｇｂｉｔ２は、図５に記載したようにプリアンプ部６１において前記グローバルビット線Ｇｂｉｔ２がゲートに接続されたＰＭＯＳトランジスタ（第１の導電性を有するＭＯＳトランジスタ）Ｐ２４を経てそのソース側から更にノード Nref を介して複数個のセンスアンプＳＡの他方の差動入力端子に共通に接続される。各センスアンプＳＡでは、内蔵の入力トランジスタＮ１７のゲートに、前記グローバルビット線Ｇｂｉｔ２の出力がプリアンプ部６１を経て入力される。従って、このグローバルビット線Ｇｂｉｔ２の配線容量が大きくても、センスアンプＳＡの動作に影響を及ぼさない。
【００４２】
次に、詳細な構成を、その全体の動作と共に説明する。図６はその動作波形を示し、図７は各制御の内容（モード）での主要制御トランジスタの状態を示す。各制御の内容は以下の通りである。
【００４３】
（プリチャージ期間）
ビット線ｂｉｔ１、ｂｉｔ２は、ＮＭＯＳ制御トランジスタＮ１１、Ｎ２１により、電源電圧Ｖddから、その閾値電圧Ｖtnだけ低下した電圧Ｖdd- Ｖtnまでプリチャージされる。一方、グローバルビット線Ｇｂｉｔ１、Ｇｂｉｔ２は、接地電圧よりも閾値電圧Ｖtpだけ高い電圧Ｖss+ Ｖtpにプリチャージされる。尚、このプリチャージレベルは、異なる値、例えば接地電圧Ｖssであっても、本質的には変わりはない。同様に、各プリアンプ部６０、６１のノードＮ１、Ｎ２は、接地電圧Ｖssに、センスアンプＳＡの２つの差動入力端子ノードＮsig 、Ｎref は共に電源電圧Ｖddに、センスアンプＳＡの一対のノードＮsenA、ＮsenBは接地電圧Ｖssに、各々設定される。
【００４４】
（セル読み出し期）
ワード線ＷＬが活性化され、第１のメモリセル群５０の情報セルＭＣに蓄えられた記憶データがビット線ｂｉｔ１に、第２のメモリセル群５１の基準セル２に蓄えられた基準情報データがビット線ｂｉｔ２に読み出される。これにより、ビット線ｂｉｔ１の電位が、記憶データの“１”又は“０”に応じて図６に示すように変化する。同時に、ビット線ｂｉｔ２の電位が、基準電位に相当する電位だけ変化する。
【００４５】
（グローバルビット線への読み出し）
各ローカルプローブＰＲＢａ、ＰＲＢｂの読み出し制御トランジスタＮ１３、Ｎ２３が導通して、対応するビット線ｂｉｔ１、ｂｉｔ２の電位に応じて各グローバルビット線Ｇｂｉｔ１、Ｇｂｉｔ２の電位が変化する。従って、情報セルＭＣ及び基準セル２に各々蓄えられた記憶情報及び基準情報が、各々、グローバルビット線Ｇｂｉｔ１、Ｇｂｉｔ２に読み出される。
【００４６】
（プリアンプ読み出し）
各プリアンプ部６０、６１のＰＭＯＳ型トランジスタｐ１３、ｐ２３が導通して、読み出された基準電位情報及び記憶情報がノードＮSig 、Ｎref を介して、センスアンプＳＡに入力され、データの判定の準備がされる。尚、本実施の形態で、プリアンプ部６０、６１を配置した理由は、センスアンプＳＡの基準情報の入力側が複数個のセンスアンプＳＡで共通であって、その入力側の負荷が大きいからである。
【００４７】
（センス動作）
センスアンプＳＡによりセンスされ、そのセンスされた内部ラッチに保持される。
（データの再書き込み）
再書き込み回路ＲＳＴ１により、蓄積情報データが第１のメモリセル群５０の情報セルに、また同時に、基準書き込み回路ＳＴＲにより、基準データが大２のメモリセル群５１の基準セル２に書き込まれる。
【００４８】
（第３の実施の形態）
次に、第３の実施の形態を図８及び図９に基いて説明する。本実施の形態は、前記第２の実施の形態を更に改良された実施の形態である。
【００４９】
本実施の形態の目的は、前記の実施の形態において、２個のローカルプローブＰＲＢａ、ＰＲＢｂ間の信号伝達特性、及び、２個のプリアンプ部６０、６１間の信号伝達特性のばらつきに起因して、センスアンプＳＡへの実質的な入力電圧が減少する現象を回避することにある。即ち、センスアンプＳＡの入力電圧は、主として、情報セルＭＣ側と基準セル２側との間で、２個のローカルプローブの制御トランジスタＮ１２、Ｎ２２の閾値Ｖtnの差と、２個のプリアンプ部６０、６１の制御トランジスタＰ１３、Ｐ２３の閾値Ｖtpの差との合計値の分だけ、ばらつき、その分、動作マージンを小さくする。本実施の形態では、校正用コンデンサを用いて、前記ばらつきを回避するものである。
【００５０】
校正の手続きは、以下の通りである。
【００５１】
図９において、トランジスタスイッチＣＬ１、及び他のトランジスタスイッチ（短絡手段）ＣＬ２が導通して、情報用及び基準用の各グローバルビット線Ｇｂｉｔ１、Ｇｂｉｔ２が所定電圧ＶCALAに充電されると共に、センスアンプＳＡの入力電圧が他の所定電圧ＶCALBに充電される。この時、ビット線書き込みスイッチＣＷが導通しており、前記所定電圧ＶCALAが各ビット線ｂｉｔ１、ｂｉｔ２に書き込まれる。
【００５２】
次に、前記書き込みスイッチＣＷが非導通になり、トランジスタスイッチＧＰＲが導通して、情報用及び基準用の各グローバルビット線Ｇｂｉｔ１、Ｇｂｉｔ２が、共に低レベル（Ｖss又はＶss+ Ｖt ）に充電される。その後、各ローカルプローブＰＲＢａ、ＰＲＢｂの制御トランジスタＮ１２、Ｎ２２が活性化される。これにより、情報用及び基準用の各グローバルビット線Ｇｂｉｔ１、Ｇｂｉｔ２の電位は、対応するビット線ｂｉｔ１、ｂｉｔ２の電位よりも閾値電圧Ｖだけ低い電位に上昇する。このとき、情報側及び基準側の各グローバルビット線の電位には、情報側及び基準側のＮＭＯＳ制御トランジスタＮ１２、Ｎ２２の閾値電圧Ｖtn(data)、Ｖtn(ref) の差分に相当する電位差が存在している。
【００５３】
続いて、情報側及び基準側の各プリアンプ部６０、６１の制御トランジスタｐ１３、ｐ２３を活性化させて、各グローバルビット線Ｇｂｉｔ１、Ｇｂｉｔ２の電位を各々第１及び第２の校正用コンデンサ（第１及び第２のコンデンサ手段及び校正手段）Ｃcal1、Ｃcal2の図中左端にまで読み出す。この電位の値は、前記情報側のＰＭＯＳ型制御トランジスタｐ１３の閾値電圧をＶtp(data)、基準側のＰＭＯＳ型制御トランジスタｐ２３の閾値電圧をＶtp(ref) とすると、情報側では、
ＶCALA -Ｖtn(data)- Ｖtp(data)
となり、基準側では
ＶCALA -Ｖtn(ref)-Ｖtp(ref) となる（尚、Ｖtp(data)、Ｖtp (Ref) <0) 。
【００５４】
前記２つの値は、本来、完全に一致するが、情報側と基準側との閾値電圧のばらつきに起因して、
-[Ｖtn(data)- Ｖtn (ref] - [Ｖtp(data)- Ｖtp(ref)]
だけずれが生じ、これが、全体の動作マージンを低下させる。この差は前記校正用コンデンサＣCAL1、Ｃcal2に記憶される。従って、前記ばらつきを吸収し、補償して、センスアンプＳＡの動作マージンを所期通り確保できる。
【００５５】
前記校正の効果を図１０に示す。同図（ａ）は校正の無い場合、同図（ｂ）はある場合を示す。同図から判るように、センスアンプＳＡの入力端における信号電圧のばらつきが低減され、安定な動作が実現できる。
【００５６】
以上の操作手順により校正シーケンスを構成する。また、トランジスタスイッチＣＬ１及びビット線書き込みスイッチＣＷにより、校正電位設定手段を構成する。
【００５７】
尚、図８は、メモリ（ＤＲＡＭ）と論理回路とを混載した場合の構成を示す。同図（ｂ）は、前記図９のプリアンプ及びセンスアンプ部Ａと、これ等以外の部分Ｂより成るサブブロック６０を複数個（同図では８個）並べた構成を有し、複数個のサブブロック６０の上方及び下方には、各々、ワード線を選択するサブワードドライバー６１、６２が配置される。プリアンプ及びセンスアンプ部Ａは、図中右端のサブブロック６０の図中右方に配置される。同図（ａ）は、同図（ｂ）の構成より成るブロック６３が縦方向に複数個（Ｍ個）配置されると共に、図中右方に論理回路６４が配置される。従って、各ブロック６０が有するプリアンプ及びセンスアンプ部Ａのレジスタ回路６５から論理回路６４への多ビットデータの同時転送が可能である。
【００５８】
（第４の実施の形態）
続いて、本発明の第４の実施の形態を説明する。本実施の形態は、動作時のノイズを一層低減して、動作マージンを拡大するものである。本実施の形態では、いわゆるアレイノイズと呼ばれるノイズ因子を最小限にするものである。
【００５９】
前記アレイノイズとは、メモリアレイ全体に広がるノードと、読み出し信号線とが容量結合し、その結果、読み出し信号線の電位変動が、再び、読み出し信号線に帰るノイズをいう。このノイズのために、通常、少数ビットと呼ばれるデータが読み出し誤りを起こす。
【００６０】
図１１（ａ）において、情報用グローバルビット線ｉに、例えば“１”のデータが読み出され、それ以外の、１、２、ｉ-1、ｉ+1…に“０”のデータが読み出される場合を考える。この場合、メモリアレイ全体は、ビット線間やプレート間容量結合により、“０”のデータを読み出す方向に引きずられる。その結果、情報用グローバルビット線ｉから読み出される“１”のデータが実質的に目減りし、これにより誤読み出しが発生する。
【００６１】
本実施の形態では、前記の誤読み出しを以下の構成で解決する。即ち、フローティグ配線（容量手段）Ｍ１が、情報用及び基準用の各グローバルビット線１…ｉ…、Ｒの両方に跨るように配置される。ここで、フローティグ配線（交差配線群）Ｍ１は、その名前の通り、実効的に電気的に浮いている配線である。高抵抗を介して固定電位に接続されている場合も、同じく実効的に浮いている配線と見なすことができる。
【００６２】
本実施の形態の特徴点は、この配線Ｍ１が、情報用及び基準用の各グローバルビット線
１…ｉ…、Ｒの両方に跨るように配置される点である。アレイ内の情報用と基準用のグローバルビット線１…ｉ…、Ｒは、相互にこのフローティング配線Ｍ１を介して結合し合い、その電位変動は、その読み出しデータの方向を平均したものである。この平均値は、再び容量結合を介して基準用グローバルビット線Ｒへ結合する。読み出されるデータのうち、“１”データが多ければ、フローティング配線Ｍ１の電位は“１”データを読み出す方向に変動する。これに合せて基準用グローバルビット線Ｒの電位も同方向に変動し、これにより、少数の“０”データ読み出し線との信号マージンを稼ぐことができる。
【００６３】
仮に、基準用グローバルビット線Ｒへの容量結合がない場合には、“０”データ読み出し線のみが、基準用グローバルビット線Ｒとは無関係に動き、“０”データの読み出しが正しく行われない。このメモリアレイ内の相互の結合の強さは、フローティング配線Ｍ１の本数を変更すれば、変更することができ、これにより、信号レベルをも最適な状態に制御できる。
【００６４】
図１１（ｂ）に、本実施の形態のノイズ低減効果を示す。同図（ｂ）において、横軸はデータ孤立係数（Data Isolation Ratio) ＲＯと定義したパラメータであり、Ｒ０＝１のとき、同一ワード線上のデータが全て“０”データで占めらることを示し、Ｒ０＝０の場合は、全て“１”データであることを示す。縦軸は、センスアンプ入力端での信号電位である。“１”のデータの読み出し時に、センス限界を超えて信号が出力されればよい。本実施の形態では、同図（ｂ）から判るように、本実施の形態の補正データ孤立係数ＲＯの全域に亘って正しい読み出し動作をすることが可能である。
【００６５】
図１２に、ＤＲＡＭのデータ保持特性を示す。同図から判るように、本実施の形態では、データ保持特性を約１桁向上させることが可能である。
【００６６】
（第５の実施の形態）
次に、本発明の第５の実施の形態を説明する。本実施の形態は、本発明のＤＲＡＭに使用する冗長方式の構成である。
【００６７】
冗長方式とは、一般に、ＤＲＡＭに使用され、不良のメモリセルを電気的に正常なメモリセルに置き換える回路をいう。この冗長回路は、一般に、不良セルのアドレス、及び、これをどの予備メモリ（冗長アドレス）に置き換えるかの情報（冗長情報）を記憶する冗長アドレス検出回路と、その情報に基いて実際にアドレスを切り換える冗長アドレス回路に分けることができる。
【００６８】
図１３（ａ）に従来の冗長アドレス検出回路を、同図（ｂ）に従来の冗長アドレス回路を各々示す。同図（ａ）では、冗長情報を記憶する媒体として、ポリシリコン等の配線層により形成されたフューズＦを用い、このフューズＦをレーザートリマー装置により切断して、冗長アドレス情報を記憶する。フューズの切断は、電気的な電流経路の有無で判断し、この判断結果を冗長アドレス回路へ送って、実際のアドレスの切り替えを行う。
【００６９】
具体的には、先ず、同図（ａ）において、プリチャージトランジスタ７０を用いて、検知ノードＫｎｒを電源電圧Ｖccレベルまでプリチャージする。次に、アドレス信号線Ａｉ、ｘＡｉ、Ａｊ、ｘＡｊが変化すると、レーザーによってフューズＦが切断されたアドレスに対してのみ、検知ノードＫｎｒがディスチャージされない。同図（ａ）では、Ａｉ＝１、Ａｊ＝０の時のみ、検知ノードＫｎｒがディスチャージされない。このアドレスのとき、冗長活性化信号ＲＥＮがアクティブになる。この信号ＲＥＮにより、冗長ワード線φR が活性化されると共に、正規ワード線φWLが非活性化される。
【００７０】
本実施の形態の冗長方式を図１４に基いて説明する。
【００７１】
本実施の形態では、冗長情報を、ＤＲＡＭのメモリセル内の容量膜が破壊されているか否かで記憶する方式を採用する。ここで、容量膜は、通常、シリコン酸化膜、シリコン窒化膜、若しくはそれ等のサンドイッチ構造、又はタンタル酸化膜等の高誘電体膜等により、形成される。これ等の膜の破壊、非破壊により情報を貯える。
【００７２】
プローブ検査時に、同時に、メモリセルの容量膜への冗長情報の書き込みを以下の手順に基いて行う。
【００７３】
先ず、冗長情報記憶セルも含めて、全てのメモリセルを検査、測定する。この時、冗長情報記憶セルが故障している場合には、この故障セルを含む一連の冗長セルを使用せず、他の一連の冗長セルを使用する。また、この状態を示す無効フラッグデータを、前記無効化すべき冗長セルのフラッグ領域に、他の冗長情報と同時に書き込む。この情報の書き込みは、破壊すべき冗長メモリセルに接続されているビット線に、“０”に相当する電位を設定し、プレート電圧を外部電源よりも高く設定することで行う。破壊しない冗長メモリセルでは、プレート電圧を電源電圧、又はフローティングレベルに設定する。尚、図１４（ａ）において、７２は、前記図９の構成のうち、レジスター６５を除いた構成を持つデータ検知系である。また、同図（ａ）中、白丸は、同図（ｂ）に示すように、容量膜が破壊されていないメモリセルを例示し、黒丸は破壊されたメモリセルを例示している。
【００７４】
次に、容量膜の破壊書き込みによって冗長セルに書き込まれた情報を読み出す方法を説明する。
【００７５】
先ず、冗長情報を含むメモリセルの全てに“０”のデータを書き込む。この時、プレート電圧は電源電圧に設定される。書き込み後０．０１msから１０ｍｓ程度の時間をおくと、容量膜が破壊された冗長セルでは、格納されたデータがプレート電圧に引かれて“１”に反転する。他方、非破壊のセルでは、“０”のデータが保持される。このデータを冗長情報として読み出す。この冗長情報をレジスタ７３に貯えた後、シリアル転送回路（転送手段）７４を用いてシリアルに高速に冗長回路（後述）に転送する。
【００７６】
前記書き込み後の放置時間（０．０１〜１０ms）は、破壊された容量膜からほぼ全ての電荷が放出されるまでの時間以上であって、データの通常の読み出し時間よりも十分に長く、且つ、通常のデータ保持時間よりは十分に短い特徴的な時間である。冗長セル群が無効であるとのフラッグが検出された場合には、その情報の転送はスキップする。以上を元に冗長アドレスの検出及びその制御を行っている。前記冗長データの転送は、電源投入時のみ自動的に行い、それ以降は、冗長回路のみが動作を行う。尚、メモリセルに“１”を書き込み、プレートを“０”に設定する方法であっても、同様の目的を達成できるのは勿論である。
【００７７】
図１５にプログラマブルな冗長回路７１の構成を示す。この冗長回路（デコード手段）７１は、可変コーディング域７５と、固定コーディング域７６との２つのコーディング域を持つ。電源投入時には、前記図１４のシリアル転送回路７４から冗長情報が可変コーディング域７５にシリアル転送される。
【００７８】
前記可変コーディング域７５には、複数個のプログラマブルスイッチ素子ＰＳ１〜ＰＳ８が備えられ、これ等には、その番号順に、前記シリアル転送回路７４から冗長情報がシリアル転送され、その冗長情報に応じた故障アドレスのとき、可変コーディング域７５から冗長活性化信号ＲＥＮを発生するように構成される。同図では、冗長情報に応じて２個のスイッチ素子ＰＳ４、ＰＳ８が導通（黒印表示）し、他の素子が非導通（白印表示）して、アドレス信号Ａｉ＝１、ｘＡｊ＝１の時、冗長活性化信号ＲＥＮを発生することを例示している。この冗長活性化信号ＲＥＮは、正規デコード抑制回路７７に出力されて、固定コーディング域７６からの正規デコード信号φw1〜φw4の転送を抑制する。
【００７９】
尚、本実施の形態では、可変コーディング域７５と、固定コーディング域７６とに分けたが、全てを可変コーディング域としてもよい。この場合には、正規デコード抑制回路７７が不要になり、それ分、高速化が図れる。但し、コーディング面積が増える。
【００８０】
前記の回路構成を用いた場合では、冗長検出は、通常のスタティック回路の中でのみ行われ、それ故、低消費電流で動作速度の速い冗長系を実現できる。更に、冗長情報の可変デコーディング域７５への転送を、外部アドレスの一部に応じて適宜行えば、冗長回路７４の回路規模を著しく小さくでき、チップ面積の削減を実現できる。
【００８１】
また、図１３の冗長セル群に記憶すべき冗長情報を圧縮して冗長セル群に記憶し、この情報の読み出し時に伸張処理を行って、冗長回路に転送すれば、冗長せる群のセル数を削減でき、チップ面積の増大を抑制できる。この冗長情報の圧縮方式の採用は、従来のフューズ冗長方式においても、フューズの数の削減できる点で、有効な方式である。
【００８２】
尚、本実施の形態では、ＤＲＡＭの冗長方式において、冗長情報の記憶に本発明を適用したが、冗長以外にも適用できる。例えば、メーカー情報、製造年月、ロット、チップ座標等の製造情報を蓄えたり、また、内部のアナログ回路、例えば内部電源回路や電源レベル検出回路等のレベル校正情報を記憶しておき、実際の動作の際に読み出して用いることが可能である。また、内部タイミング発生回路を最適動作させるための情報を記憶してき、この情報を動作開始時にタイミング発生回路にロードすれば、より一層にタイミングマージンの大きい半導体集積回路を実現できる。
【００８３】
（第６の実施の形態）
前記第５の実施の形態では、メモリセルの容量膜の破壊、非破壊により情報を記憶するので、非常に大きなビット幅、例えば２５６〜２０４８ビット幅のメモリコアを形成でき、従って、多数本のデータバスを用いて論理回路とデータの授受を行うことができる。本実施の形態は、この特性を用いた一応用例である。
【００８４】
図１６（ａ）は、本発明のメモリコア８０の横にレジスタ群８１を配置し、これと論理回路８２とを多数本のデータバス８３でデータの授受を行う構成を示している。
【００８５】
図１６（ｂ）は、論理回路（論理回路ブロック）８２として、ダイナミック・コンフィギュアブル・ロジック、即ち、動作の途中で適宜その論理の構成を変更しながら、全体として所定の処理を進行して行く回路を使用している。同図では、特に、２個のメモリコア（回路構成情報格納手段、内部情報格納手段及び制御手段）８０ａ、８０ｂと、２個のレジスタ群８１ａ、８１ｂと、２個のダイナミック・コンフィギュアブル・ロジック８５ａ、８５ｂとを備え、その２個のロジック８５ａ、８５ｂの間で、多目的レジスタ（共用レジスタ）８６を介してデータの授受を行う場合を示し、その論理構成の変更は交互（インターリーブ）に行われる。尚、本発明は、メモリコアの数を２個に限定するものではない。
【００８６】
前記ダイナミック・コンフィギュアブル・ロジック８５ａ、８５ｂは同一構成であり、以下、一方のコンフィギュアブル・ロジック８５ａの内部構成の一実施形態を図１７に示す。
【００８７】
同図において、ダイナミック・コンフィギュアブル・ロジック８５ａは、複数個の単位ロジック９０と、チャンネル配線部（チャンネル配線）９１と、図中丸印で示した多数個のプログラマブルスイッチ素子（スイッチ回路）９２とを備える。前記単位ロジック９０は、単純なＡＮＤゲート又はある程度の機能を有する機能ブロックをいう。チャンネル配線部９１は、複数個の単位ロジック９０から延びる多数の引き出し線９３と交差する多数のチャネル配線を有する。
【００８８】
各プログラマブルスイッチ素子９２は、前記各引き出し線９３とチャネル配線部９１の各チャネル配線との交点に配置され、図中白丸で示す非導通の状態と、図中黒丸で示す導通状態とに切換わって、引き出し線９３とチャネル配線との電気的な接続、非接続を、メモリコア（制御手段）８０ａに記憶された接続情報に従って、動的に変更し、複数個の単位ロジック９０間を結んで実際の回路を実現する。
【００８９】
前記プログラマブルスイッチ素子９２は、本実施の形態では、同図（ｂ）に示すように、コンデンサを利用したダイナミック型スイッチ素子、又は、同図（ｃ）に示すように、ＳＲＡＭセルを用いたスタチック型の何れを用いてもよい。同図（ｂ）において、ｘは横方向配線、ｙは縦方向配線、９２ａは前記２つの配線ｘ、ｙにソース及びドレインが接続された２つの配線間接続用用のＮ型ＭＯＳＦＥＴ（接続用スイッチ）であって、そのゲートと接地（固定電位）との間にはコンデンサｃが配置される。また、Loadはメモリコアからのスイッチデータ線（ロード配線）、Load-en は前記接続用ＭＯＳＦＥＴ９２ａにデータをロードすることを指定するロードイネーブル線（ロード起動信号線）である。前記前記接続用ＭＯＳＦＥＴ９２ａのゲートと前記スイッチデータ線Loadとには、これ等にソース及びドレインが接続されたロード用ＭＯＳＦＥＴ９２ｂが配置される。更に、前記ロード用ＭＯＳＦＥＴ９２ｂのゲートには、セルフブート用ＭＯＳＦＥＴ９２ｃのソースが接続される。このセルフブート用ＭＯＳＦＥＴ９２ｃは、そのドレインが前記ロードイネーブル線Load-en に接続され、そのゲートが所定電源（他の固定電位）に接続される。
【００９０】
前記図１７（ｂ）において、信号の“１”レベルは前記スイッチ素子９２ａを通過すると、その閾値電圧Ｖｔだけ低下する。これに起因する単位ロジック９０内での貫通電流を抑制するように、各単位ロジック９０内の電源電圧は、外部電源電圧Ｖccより前記閾値電圧Ｖｔだけ低い電圧を使用する。
【００９１】
前記構成のプログラマブルスイッチ素子９２を用いた場合、このスイッチ素子９２に格納すべき接続情報は、図１７（ａ）に示すように、レジスタ群８１ａから各スイッチ素子９２に一括して転送される。この接続情報は、メモリコア内のワード線毎に異なる。
【００９２】
今、便宜上、ワード線毎の接続情報をシートと呼ぶ。イメージとして、ある程度のロジックの集まり毎にシートに分かれ、それ等のシートを繰りながら、全体のロジックの動作を実現して行く。ここで、各シート毎に固定された接続情報は、既述の冗長方式で説明したように、メモリセルの破壊、非破壊によるデータ書き込みにより、保持される。更に、各単位ロジック９０の持つ機能も、前記レジスタ群８１ａからの情報により設定される。また、各シート内のノードのロジック値は、ダイナミックにメモリコア８０ａに格納され、単位ロジック９０に読み出される。メモリコア８０ａは、各単位ロジック９０の動作に必要なデータの一時格納場所としても使用される。
【００９３】
本実施の形態のダイナミック・コンフィギュアブル・ロジック８５ａ、８５ｂの一応用例について、説明する。この応用例は、説明を簡単したものであり、実際には遥かに複雑である。
【００９４】
以下の処理を行う処理系を実現することを考える。
【００９５】
１）入力データＡ、Ｂを入力する。
【００９６】
２）もし、Ａ＞Ｂならば、Ｃ＝Ａ−Ｂ Ｄ＝Ａ＋Ｂ とする。
【００９７】
３）もし、Ａ＝Ｂならば、Ｃ＝０ Ｄ＝１ とする。
【００９８】
４）もし、Ａ＜Ｂならば、Ｃ＝Ｂ＊Ａ Ｄ＝Ｂ−Ａ とする。
【００９９】
５）前記処理で得られた値Ｃ、Ｄの和を計算し、最終出力Ｅとする。
【０１００】
以上の処理をデータフローとして模式的に記述すると、図１８のようになる。これ等の処理を図１６の構成で実行する場合に、以下の通りとなる。
【０１０１】
図１８を用いて動作のフローを説明する。
【０１０２】
先ず、メモリコア８０内に蓄えられた大小判定回路（シート１）の接続情報が、コンフィギュアブル・ロジック８５ａにロードされる。次に、このロジック８５ａによりＡ、Ｂの大小が判定され、その判定結果に応じて、シート２、３、４の何れかがコンフィギュアブル・ロジック８５ａにロードされる。この際、データＡ、Ｂは一旦、図１６（ｂ）の多目的レジスタ８６に待避される。
【０１０３】
続いて、前記シート２、３、４の何れかの処理が行われ、その結果値Ｃ、Ｄが再び多目的レジスタ８６へ格納される。次に、シート５の回路情報がコンフィギュアブル・ロジック８５ａにロードされ、前記値Ｃ、Ｄが処理されて、最終的にＥが出力される。
【０１０４】
このように、本実施の形態では、実際に存在している回路規模はシート１枚分のみであるにも拘らず、シート５枚分の回路が実現できる。この場合、使用できるシートの枚数はメモリコア８０のワード線の本数に相当するので、非常に多くのロジックを小さな面積で実現でき、高集積・高機能な半導体を低コストで実現できる。
【０１０５】
（第７の実施の形態）
次に、本発明の第７の実施の形態を説明する。
【０１０６】
本実施の形態は、メモリコア及びスイッチ内のコンデンサの実現方法を示したものである。
【０１０７】
図１９は本実施の形態のメモリセルの断面図を示し、図２０は従来のメモリセルの断面図を示す。
【０１０８】
本実施の形態の特徴は、図１９に示すように、トランジスタのソース電極Ｓを、その上方に位置するビット線１００、グローバルビット線１０１を縫って、配線の最上層まで引き上げ、ここに記憶ノード１０２を形成し、更に、この記憶ノード１０２に誘電体膜１０３を形成し、その後、プレート電極１０４を形成する点である。前記プレート電極１０４は、導電性有機膜から成り、スピンコート等の方法により、最上層に堆積させて構成される。このプレート電極１０４は、ＤＲＡＭ等で問題となるアルファ線の侵入を最小限にする働きを奏する。
【０１０９】
前記記憶ノード１０２の形状は、同図に示す棒状と、図２１に示すチューリップの花状との２通りがある。その形成の工程は、図１９の棒状では、記憶ノード１０２となる電極膜を堆積した後、この電極膜をエッチングにより棒状形状に切り出し、これに誘電体膜１０３を堆積させ、その後、導電性有機膜から成るプレート電極１０４を形成する。一方、図２１のチューリップ形状では、先ず、プレート電極１０４となる導電性有機膜を全面に堆積させ、ここに穴を形成する。その後、全面に記憶ノード電極を薄く堆積させ、エッチングを行ってチューリップ状の記憶ノード電極１０２を形成する。次に、記憶ノード１０２の全面に誘電体膜１０３を堆積させ、その後、導電性有機膜から成るプレート電極１０４を形成する。図１９及び図２１から判るように、チューリップ形状の方が工程が複雑であるが、より大きなコンデンサ容量を実現できる。
【０１１０】
前記２つのメモリセルの何れの場合も、図２０に示したように記憶ノード１０２の上方に配線層が位置する従来のものとは異なり、配線等の全ての工程が終了した後にメモリセルを形成するので、プラチナ等の極端に加工し難い電極材料をプレート電極１０４に用いる必要がある強誘電体メモリにおいては、極めて有利である。また、このようなメモリセルを実現し得るのは、メモリセルのビット線とワード線との交点全てにセルが位置する方式を採用していることによって、従来の方式と較べて、ビット線の密度が小さく、ノードの引き上げが容易だからである。
【０１１１】
また、前記プレート電極１０４となる導電性有機膜中に、ソフトエラー等の原因となり得るアルファ線等を吸収し得る導電性ポリミド又は導電性ポリエチレン等の素材を含有し、且つ、その膜厚を３ミクロン以上とすれば、より高い信頼性を有する半導体記憶装置を実現できる。
【０１１２】
（第８の実施の形態）
次に、本発明の第８の実施の形態を説明する。本実施の形態は、以上で説明した本発明の半導体集積回路を実装する際に用いる技術に関する。
【０１１３】
本実施の形態は、以上で説明したメモリコアを用いて開発した６４ＭビットＳＤＲＡＭを超小型メモリモジュールと呼ぶ形状に実装して、パーソナルコンピュータのマザーボードに実装するものである。この方式は、半導体のパッケージがほぼそのままメモリモジュール（ＤＩＭＭ(Dual-In-line Memory Module)) となっている。
【０１１４】
メモリモジュールの断面構造を図２２（ａ）に、また、このモジュールに対応したマザーボード状のコネクタの形状を同図（ｂ）に示す。
【０１１５】
前記超小型メモリモジュール１００は、ｘ３２構成の６４Ｍ ＳＤＲＡＭ１０１を２チップ用い、これ等を、４層プリント基板に挟まれるように２個のＳＤＲＡＭ１０１をＭＣＭ技術を用いて実装し、この構成により、２列のコネクタ形状を実現している。この構成により、３センチの長さ及び厚さ３ミリ程度で２００ピンに近いＤＩＭＭ構造を実現できる。
【０１１６】
本構造は、マザーボード上のメモリの配線長を最小にすることができ、メモリとロジックチップとの間の高速なデータ転送を可能にしている。コネクタ内部には、ＳＳＴＬに対応したダンピング抵抗が内蔵される。
【０１１７】
前記のような小型のメモリモジュールであれば、同図（ｂ）に示すように、ノート型ＰＣとデスクトップ型ＰＣの両方で同じものを使用することができ、より低価格を実現することができる。
【０１１８】
（第９の実施の形態）
次に、本発明の第９の実施の形態を説明する。
【０１１９】
図２５はデータ処理機能を有するメモリ（半導体記憶装置）の内部構成の詳細を示す。
【０１２０】
同図において、左側部及び右側部には、各々、１０２４ビット程度の超多ビットデータバス１６０を有する第１及び第２のメモリアレイＡ、Ｂが位置する。そのメモリアレイＡ、Ｂ間に挟まれて、スイッチイングマトリックスＳ列１５０…、及びプログラマブルロジックＰＬ…がアレイ状に配置される。この中央部に配置されたスイッチイングマトリックスＳ列１５０…、及びプログラマブルロジックＰＬ…により、再プログラム可能なリコンフィギュアブルロジックのデータ処理部１３０を構成している。尚、このリコンフィギュアブルロジックの構成は、前記図１７に示したダイナミックリコンフィギュアブルロジック８５ａの構成としてもよい。制御回路１７０は、前記メモリアレイＡ、Ｂ、スイッチイングマトリックスＳ列１５０…、及びプログラマブルロジックＰＬ…を制御する。これ等は１個のチップ又はＳＩＭＭ若しくはＤＩＭＭのモジュール内に形成される。
【０１２１】
前記第１のメモリアレイＡにおいて、第１のメモリセル群１５１は、第１のワード線群１４９に接続されると共に、その多数のメモリセルに前記データ処理部１３０のデータ処理仕様情報を格納する。また、第２のメモリセル群（第１の領域）１５３は、第２のワード線群１５２に接続されると共に、その多数のメモリセルに、処理すべきデータ群が貯えられる。更に、第２のメモリアレイＢにおいて、第３のメモリセル群（第２の領域）１５５は、第３のワード線群１５４に接続されると共に、その多数のメモリセルは、処理結果を格納する場所となる。
【０１２２】
ここで、各スイッチングマトリックスＳ列１５０は、プログラマブルロジックＰＬとのデータのやり取り、及び超多ビットデータバス１６０のビット間（図では上下方向）のデータのやり取りを行う。
【０１２３】
以下、本実施の形態のデータ処理機能を有するメモリの動作を説明する。
【０１２４】
先ず、一方のメモリアレイＡから、超多ビットデータバス１６０を介して第１のメモリセル群１５１のデータの処理仕様情報がデータ処理部１３０にロードされる。この処理仕様情報は、スイッチングマトリックスＳ列１５０…の接続情報と、プログラマブルロジックＰＬ…のプログラム情報とから成る。この処理仕様情報は、例えばＤＶＤ装置等で行っている動画圧縮符号化規格ＭＰＥＧ２の圧縮処理又は伸長処理等の情報である。
【０１２５】
次に、メモリアレイＡから、第２のメモリセル群１５３に貯えられた処理すべきデータがデータ処理部１３０にロードされる。データ処理部１３０での処理結果は、他方のメモリアレイＢの第３のメモリセル群１５５に格納される。これ等の一連の動作は制御回路１７０により制御される。
【０１２６】
尚、図２５では、２個のメモリアレイＡとＢとが物理的に別れている構成を示したが、分割されている必要はない。
【０１２７】
（第１０の実施の形態）
続けて、第１０の実施の形態を説明する。本実施の形態は、前記図２５に示したデータ処理機能を有するメモリを更に改良したものである。
【０１２８】
図２６は本実施の形態のデータ処理機能を有するメモリの構成を示す。同図では、中央に、超多ビットレジスタ１８０が位置し、その左右両側にデータ処理部１３０´、１３０´が位置する。各データ処理部１３０´、１３０´は、前記第９の実施の形態と同様に、アレイ状に配置されたスイッチイングマトリックスＳ列１５０…、及びプログラマブルロジックＰＬ…により構成される。
【０１２９】
本実施の形態のデータ処理機能を有するメモリでは、２個のデータ処理部１３０´、１３０´が各々その動作を独立して行うことができるので、見掛け上、データ処理仕様情報のロードに要する時間を隠すことができる。即ち、
フェイズ１）
一方の処理部：データ処理、他方の処理部：処理仕様情報のロード
フェイズ２）
一方の処理部：処理仕様情報のロード、他方の処理部：データ処理
という２つのフェイズを交互に繰り返すことが可能である。
【０１３０】
（第１１の実施の形態）
次に、第１１の実施の形態を説明する。
【０１３１】
本実施の形態は、前記第１０の実施の形態のように、中央に超多ビットレジスタ１８０を配置したデータ処理機能を有するメモリを使用して、より一層高度なデュアルポート的な使用を可能にするものである。
【０１３２】
デュアルポート的な使用とは、図２７におけるような構成を意味する。即ち、メモリネットワークとしての２つのメモリバス１７９、１８１の間で、データ処理機能を有するメモリＭＭが共有メモリとして利用される構成を意味する。同図において、Ｍｉ、Ｍｊはメモリバス１７９のみに接続されたデータ処理機能を有さない又は有するメモリであって、コアロジック１８２内のメモリコントローラ１８３により制御される。同様に、Ｍｋ、Ｍｌはメモリバス１８１のみに接続されたデータ処理機能を有さない又は有するメモリであって、コアロジック１８４内のメモリコントローラ１８５により制御される。
【０１３３】
前記データ処理機能を有するメモリＭＭの内部構成を図２８に示す。同図において、中央には超多ビットレジスタ１８０が存在し、その左右両側には、各々、外側に向かって順番に、データ処理部１３０'a、３０'b、メモリアレイＡ、Ｂ、及びデータ入出力部１８６、１８７が位置する。これ等は、各々、超多ビットデータバス１８８、１８９により接続されている。
【０１３４】
このような構成により、２つのメモリバスＡ、Ｂ間でのデータのやり取りと、データ処理とを同時に実現できる。
【０１３５】
【発明の効果】
以上説明したように、本発明によれば、情報記憶用メモリセルとは異なるメモリセルに、基準電位に相当する情報を記憶し、この情報をセンスアンプでの基準電位として使用するので、情報記憶用メモリセルに記憶された信号電荷の電位がリーク電流に起因して低下しても、センス限界に達するまでの時間が延び、データ保持時間が長くなって、データ保持特性を向上させた優れた半導体記憶装置を実現できる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態を示す全体構成図である。
【図２】本発明の第１の実施の形態の変形例を示す図である。
【図３】本発明の第１の実施の形態のデータ保持時間の向上効果を説明する図である。
【図４】本発明の第２の実施の形態を示す全体構成図である。
【図５】本発明の第２の実施の形態の要部の詳細を示す図である。
【図６】本発明の第２の実施の形態の動作説明図である。
【図７】本発明の第２の実施の形態の半導体記憶装置において、制御の内容別に制御トランジス
タの動作の状態を示した図である。
【図８】本発明の第３の実施の形態の全体構成を示す図である。
【図９】本発明の第３の実施の形態の要部の詳細を示す図である。
【図１０】本発明の第３の実施の形態の校正方式の効果を説明する図である。
【図１１】本発明の第４の実施の形態の構成及びフローティング配線の効果を説明する図である。
【図１２】本発明の第４の実施の形態の半導体記憶装置におけるデータ保持特性の向上効果を説明
する図である。
【図１３】従来の冗長回路の構成図である。
【図１４】本発明の第５の実施の形態の構成を示す図である。
【図１５】本発明の第５の実施の形態の冗長回路の構成を示す図である。
【図１６】本発明の第６の実施の形態の構成を示す図である。
【図１７】本発明の第６の実施の形態のダイナミック・コンフィギュアブル・ロジックの構成を示
す図である。
【図１８】本発明の第６の実施の形態の動作説明図である。
【図１９】本発明の第７の実施の形態のメモリセルの構成を示す図である。
【図２０】従来のメモリセルの構成を示す図である。
【図２１】本発明の第７の実施の形態のメモリセルの変形例を示す図である。
【図２２】本発明の第８の実施の形態の超小型メモリモジュールの概略構成を示す図である。
【図２３】従来のＤＲＡＭのメモリコアの構成を示す図である。
【図２４】従来のＤＲＡＭのメモリコアのデータ保持時間特性の説明図である。
【図２５】本発明の第９の実施の形態におけるデータ処理部の具体的な内部構成を示す図である。
【図２６】本発明の第１０の実施の形態におけるデータ処理部の具体的な内部構成を示す図である
。
【図２７】本発明の第１１の実施の形態におけるコンピュータシステムの全体概略構成を示す図で
ある。
【図２８】同実施の形態におけるデータ処理機能を有する共有メモリの内部構成を示す図である。
【符号の説明】
２ 基準メモリセル
１１〜１５ 情報メモリセル
ＷＬ ワード線
ｂｉｔ１〜ｂｉｔ５ ビット線
ＳＡ１〜ＳＡ５ センスアンプ
５４ 中間値生成回路
ＰＲＢ１、ＰＲＢ２ ローカルプローブ
５６ レジスタＳＲＡＭ
Ｇｂｉｔ１〜Ｇｂｉｔ１ グローバルビット線
６０、６１ プリアンプ部
Ｎ１２、Ｎ２２ ＮＭＯＳトランジスタ
（第２の導電性を有するＭＯＳトランジスタ）
Ｐ１４、Ｐ２４ ＰＭＯＳトランジスタ
（第１の導電性を有するＭＯＳトランジスタ）
Ｃcal1、Ｃcal2 校正用コンデンサ
ＣＷ ビット線書き込みスイッチ
ＣＬ１、ＣＬ２ トランジスタスイッチ
Ｍ１ フローティング配線
７１ 冗長回路
７４ シリアル転送回路
７５ 可変コーディング域
７６ 固定コーディング域
８０ メモリコア
８１ レジスタ群
８５ａ、８５ｂ ダイナミック・コンフィグアブル・ロジック
８６ 多目的レジスタ
９０ 単位ロジック
９１ チャンネル配線部
９２ プログラマブルスイッチ素子
９２ａ 接続用ＭＯＳＦＥＴ
ｃ コンデンサ
９２ｂ ロード用ＭＯＳＦＥＴ
９２ｃ セルフブート用ＭＯＳＦＥＴ
１０２ 記憶ノード
１０３ 誘電体膜
１０４ プレート電極
Ａ 第１のメモリアレイ
Ｂ 第２のメモリアレイ
１３０、１３０´ データ処理部
１５０ スイッチングマトリックスＳ列
ＰＬ プログラマブルロジック
１４９ 第１のワード線群
１５１ 第１のメモリセル群
１５２ 第２のワード線群
１５３ 第２のメモリセル群
１５４ 第３のワード線群
１５５ 第３のメモリセル群
１６０ 超多ビットデータバス
１８０ 超多ビットレジスタ
１７９、１８１ メモリバス
ＭＭ 共有メモリ
（データ処理機能を有する半導体デバイス）
Claims (5)
- 情報を記憶する情報用メモリセルと、
前記情報用メモリセルが接続された第１のビット線と、
前記情報用メモリセルをアクセスするワード線と、
前記ワード線と同一又は同一のアドレスを有するワード線に接続され、前記情報用メモリセルに蓄えられた情報の値を判断する際に用いる基準情報を蓄える基準メモリセルと、
前記基準メモリセルが接続された第２のビット線と、
前記第１及び第２のビット線の情報を各々検出する第１及び第２のプローブ手段と、
前記第１及び第２のプローブ手段の検出情報が伝達される第１及び第２のグローバルビット線と、
前記第１及び第２のグローバルビット線の情報を各々増幅する第１及び第２のプリアンプ手段と、
前記第１及び第２のプリアンプ手段の出力が入力端子に入力されるセンスアンプとを備え、
前記第１及び第２のプリアンプ手段は、各々、第１の導電性を有するＭＯＳトランジスタを有し、前記第１の導電性を有するＭＯＳトランジスタのゲートには各々前記第１及び第２のグローバルビット線が接続され、前記第１の導電性を有するＭＯＳトランジスタのソース側から各々前記第１及び第２のプリアンプ手段の出力が出力される
ことを特徴とする半導体記憶装置。
【０００２】 - 前記第１及び第２のプローブ手段は、各々、前記第１の導電性とは逆極性の第２の導電性を有するＭＯＳトランジスタを有し、
前記第２の導電性を有するＭＯＳトランジスタのゲートには各々前記第１及び第２のビット線が接続され、
前記第２の導電性を有するＭＯＳトランジスタのソース側が各々前記第１及び第２のグローバルビット線に接続された
ことを特徴とする請求項１記載の半導体記憶装置。
【０００３】 - 基準メモリセルの情報を増幅する前記第２のプリアンプ手段の出力は、複数のセンスアンプに対して共通に入力される
ことを特徴とする請求項１記載の半導体記憶装置。
【０００４】 - 情報を記憶する情報用メモリセルと、
前記情報用メモリセルが接続された第１のビット線と、
前記情報用メモリセルをアクセスするワード線と、
前記ワード線と同一又は同一のアドレスを有するワード線に接続され、前記情報用メモリセルに蓄えられた情報の値を判断する際に用いる基準情報を蓄える基準メモリセルと、
前記基準メモリセルが接続された第２のビット線と、
前記第１及び第２のビット線の情報を各々検出する第１及び第２のプローブ手段と、
前記第１及び第２のプローブ手段の検出情報が伝達される第１及び第２のグローバルビット線と、
前記第１及び第２のグローバルビット線の情報を各々増幅する第１及び第２のプリアンプ手段と、
前記第１及び第２のプリアンプ手段の出力側に一端が各々接続される第１及び第２のコンデンサ手段と、
前記第１及び第２のコンデンサ手段の他端に入力端子が接続されるセンスアンプとを備え、
前記第１及び第２のプリアンプ手段は、各々、第１の導電性を有するＭＯＳトランジスタを有し、前記第１の導電性を有するＭＯＳトランジスタのゲートには各々前記第１及び第２のグローバルビット線が接続され、前記第１の導電性を有するＭＯＳトランジスタのソース側から各々前記第１及び第２のプリアンプ手段の出力が出力される
ことを特徴とする半導体記憶装置。
【０００５】 - 第１及び第２のビット線に校正電位を設定する校正電位設定手段と、
前記コンデンサ手段のセンスアンプ側の端子を相互に短絡させる短絡手段と を備えたことを特徴とする請求項４記載の半導体記憶装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16763097A JP3602939B2 (ja) | 1996-11-19 | 1997-06-24 | 半導体記憶装置 |
| US08/972,444 US6091655A (en) | 1996-11-19 | 1997-11-18 | Semiconductor memory |
| KR1019970061007A KR100537256B1 (ko) | 1996-11-19 | 1997-11-19 | 반도체기억장치 |
| SG9704099A SG92611A1 (en) | 1996-11-19 | 1997-11-19 | Semiconductor memory |
| US09/523,205 US6275434B1 (en) | 1996-11-19 | 2000-03-10 | Semiconductor memory |
| US09/875,960 US6392953B2 (en) | 1996-11-19 | 2001-06-08 | Semiconductor memory |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30828096 | 1996-11-19 | ||
| JP8-308280 | 1996-11-19 | ||
| JP16763097A JP3602939B2 (ja) | 1996-11-19 | 1997-06-24 | 半導体記憶装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2004016776A Division JP2004178798A (ja) | 1996-11-19 | 2004-01-26 | データ処理機能を有する半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10208476A JPH10208476A (ja) | 1998-08-07 |
| JP3602939B2 true JP3602939B2 (ja) | 2004-12-15 |
Family
ID=26491612
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16763097A Expired - Fee Related JP3602939B2 (ja) | 1996-11-19 | 1997-06-24 | 半導体記憶装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (3) | US6091655A (ja) |
| JP (1) | JP3602939B2 (ja) |
| KR (1) | KR100537256B1 (ja) |
| SG (1) | SG92611A1 (ja) |
Families Citing this family (49)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5859801A (en) * | 1997-03-28 | 1999-01-12 | Siemens Aktiengesellschaft | Flexible fuse placement in redundant semiconductor memory |
| JP4321685B2 (ja) * | 1997-12-25 | 2009-08-26 | 日本テキサス・インスツルメンツ株式会社 | アンチフューズ回路 |
| KR100281125B1 (ko) * | 1998-12-29 | 2001-03-02 | 김영환 | 비휘발성 강유전체 메모리장치 |
| KR100535070B1 (ko) * | 1998-07-15 | 2006-03-20 | 주식회사 하이닉스반도체 | 리프레쉬 제어 장치 |
| JP2000123592A (ja) * | 1998-10-19 | 2000-04-28 | Mitsubishi Electric Corp | 半導体装置 |
| KR100339428B1 (ko) * | 1999-09-07 | 2002-05-31 | 박종섭 | 불휘발성 강유전체 메모리의 셀 블록 구조 |
| JP3420133B2 (ja) * | 1999-10-13 | 2003-06-23 | Ｎｅｃエレクトロニクス株式会社 | 半導体記憶装置 |
| US6643787B1 (en) | 1999-10-19 | 2003-11-04 | Rambus Inc. | Bus system optimization |
| JP2001291385A (ja) * | 2000-04-05 | 2001-10-19 | Nec Corp | 半導体記憶装置並びにその試験装置および試験方法 |
| KR100388624B1 (ko) * | 2000-04-29 | 2003-06-25 | 삼성카드 주식회사 | Ｉｃ 카드화한 사업자 등록증 |
| KR100435166B1 (ko) * | 2001-12-28 | 2004-06-09 | 삼성전자주식회사 | 비표준 메모리 소자를 표준 실장 환경에서 검사하는인터페이스 기판과 이를 이용한 실장 검사 시스템 |
| US6418044B1 (en) * | 2000-12-28 | 2002-07-09 | Stmicroelectronics, Inc. | Method and circuit for determining sense amplifier sensitivity |
| EP1425782A2 (en) * | 2001-03-21 | 2004-06-09 | Koninklijke Philips Electronics N.V. | Electronic device having dielectric material of high dielectric constant |
| JP2002367385A (ja) * | 2001-06-07 | 2002-12-20 | Toshiba Corp | 半導体メモリ装置 |
| JP2002367386A (ja) * | 2001-06-07 | 2002-12-20 | Toshiba Corp | 半導体メモリ装置 |
| US7656678B2 (en) | 2001-10-26 | 2010-02-02 | Entorian Technologies, Lp | Stacked module systems |
| US6759257B2 (en) * | 2001-11-13 | 2004-07-06 | Fujitsu Limited | Structure and method for embedding capacitors in z-connected multi-chip modules |
| US20030090921A1 (en) * | 2001-11-15 | 2003-05-15 | Afghahi Morteza Cyrus | Content addressable memory match line sensing techniques |
| KR100554829B1 (ko) * | 2002-07-08 | 2006-02-22 | 주식회사 하이닉스반도체 | 센스증폭기 |
| US7409488B2 (en) * | 2002-07-23 | 2008-08-05 | International Business Machines Inc | Data processing system |
| JP2004101242A (ja) * | 2002-09-05 | 2004-04-02 | Oki Electric Ind Co Ltd | 半導体集積回路 |
| JP3935139B2 (ja) * | 2002-11-29 | 2007-06-20 | 株式会社東芝 | 半導体記憶装置 |
| JP4172278B2 (ja) * | 2003-01-27 | 2008-10-29 | ソニー株式会社 | 半導体記憶装置 |
| JP4331966B2 (ja) * | 2003-04-14 | 2009-09-16 | 株式会社ルネサステクノロジ | 半導体集積回路 |
| JP2004326974A (ja) * | 2003-04-25 | 2004-11-18 | Toshiba Corp | 半導体集積回路装置及びｉｃカード |
| US6912150B2 (en) | 2003-05-13 | 2005-06-28 | Lionel Portman | Reference current generator, and method of programming, adjusting and/or operating same |
| US7162669B2 (en) * | 2003-06-10 | 2007-01-09 | Hewlett-Packard Development Company, L.P. | Apparatus and method for compressing redundancy information for embedded memories, including cache memories, of integrated circuits |
| DE10350168B4 (de) * | 2003-10-28 | 2008-07-03 | Qimonda Ag | Speicheranordnung und Verfahren zum Betreiben einer solchen |
| US7339837B2 (en) * | 2004-05-18 | 2008-03-04 | Infineon Technologies Ag | Configurable embedded processor |
| DE102004028789B3 (de) * | 2004-06-16 | 2006-01-05 | Heraeus Electro-Nite International N.V. | Vorrichtung zur Durchführung von Messungen und/oder Probennahmen in Metallschmelzen |
| DE102004030283B4 (de) * | 2004-06-23 | 2010-02-04 | Qimonda Ag | Speichervorrichtung mit mehrstufigem Leseverstärker |
| US7443023B2 (en) | 2004-09-03 | 2008-10-28 | Entorian Technologies, Lp | High capacity thin module system |
| US7760513B2 (en) | 2004-09-03 | 2010-07-20 | Entorian Technologies Lp | Modified core for circuit module system and method |
| US7423885B2 (en) | 2004-09-03 | 2008-09-09 | Entorian Technologies, Lp | Die module system |
| JP4660163B2 (ja) * | 2004-10-29 | 2011-03-30 | 東芝メモリシステムズ株式会社 | 半導体記憶装置 |
| TWI289851B (en) * | 2005-05-04 | 2007-11-11 | Univ Tsinghua | Semiconductor memory and method of correcting errors for the same |
| US7700984B2 (en) * | 2005-05-20 | 2010-04-20 | Semiconductor Energy Laboratory Co., Ltd | Semiconductor device including memory cell |
| US20070236978A1 (en) * | 2006-04-06 | 2007-10-11 | Wilson Jannier M R | Non-volatile Reactive Magnetic Memory device (REMM) |
| FR2955419B1 (fr) | 2010-01-21 | 2012-07-13 | St Microelectronics Crolles 2 | Dispositif integre de memoire du type dram |
| KR101124332B1 (ko) * | 2010-07-02 | 2012-03-19 | 주식회사 하이닉스반도체 | 비휘발성 메모리 장치 및 그 설정정보 처리방법 |
| FR2967300B1 (fr) * | 2010-11-10 | 2012-12-21 | St Microelectronics Sa | Circuit intégré comprenant deux types de condensateurs, en particulier un condensateur de point-mémoire dram et un condensateur de découplage, et procédé de fabrication correspondant |
| FR2967299B1 (fr) | 2010-11-10 | 2013-06-28 | St Microelectronics Crolles 2 | Circuit intégré avec protection contre des extrusions de cuivre |
| JP2011119018A (ja) * | 2011-01-13 | 2011-06-16 | Renesas Electronics Corp | 半導体装置 |
| US8605521B2 (en) | 2011-05-12 | 2013-12-10 | Micron Technology, Inc. | Sense amplifiers, memories, and apparatuses and methods for sensing a data state of a memory cell |
| US8526256B2 (en) * | 2011-09-16 | 2013-09-03 | International Business Machines Corporation | Single-ended sense amplifier with read-assist |
| JP6333028B2 (ja) * | 2013-04-19 | 2018-05-30 | 株式会社半導体エネルギー研究所 | 記憶装置及び半導体装置 |
| KR102173431B1 (ko) * | 2014-05-02 | 2020-11-03 | 삼성전자주식회사 | 동작 전류가 감소된 메모리 장치 |
| KR20190064098A (ko) * | 2017-11-30 | 2019-06-10 | 에스케이하이닉스 주식회사 | 반도체 장치, 및 그의 리페어 동작방법 |
| US10607664B2 (en) | 2018-03-22 | 2020-03-31 | Micron Technology, Inc. | Sub-threshold voltage leakage current tracking |
Family Cites Families (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4363111A (en) * | 1980-10-06 | 1982-12-07 | Heightley John D | Dummy cell arrangement for an MOS memory |
| JPS5891594A (ja) | 1981-11-27 | 1983-05-31 | Fujitsu Ltd | ダイナミツク型半導体記憶装置 |
| JPS60115095A (ja) * | 1983-11-26 | 1985-06-21 | Matsushita Electronics Corp | メモリ装置 |
| US4961166A (en) * | 1984-05-07 | 1990-10-02 | Hitachi, Ltd. | Dynamic RAM having a full size dummy cell |
| JPS63166092A (ja) * | 1986-12-26 | 1988-07-09 | Toshiba Corp | 半導体記憶装置 |
| JPH0453083A (ja) * | 1990-06-20 | 1992-02-20 | Hitachi Ltd | 半導体メモリ |
| JP3112021B2 (ja) * | 1990-07-09 | 2000-11-27 | 株式会社日立製作所 | 半導体メモリ |
| JP3242103B2 (ja) * | 1990-11-28 | 2001-12-25 | 株式会社日立製作所 | 半導体多値メモリ |
| JPH06203552A (ja) * | 1991-11-18 | 1994-07-22 | Toshiba Corp | ダイナミック型半導体記憶装置 |
| JP3324129B2 (ja) * | 1991-12-27 | 2002-09-17 | 株式会社日立製作所 | 半導体多値メモリ |
| JPH05266692A (ja) * | 1992-03-19 | 1993-10-15 | Fujitsu Ltd | 半導体記憶装置 |
| US5301157A (en) | 1992-06-01 | 1994-04-05 | Micron Technology, Inc. | Coupling circuit and method for discharging a non-selected bit line during accessing of a memory storage cell |
| JPH0612860A (ja) * | 1992-06-29 | 1994-01-21 | Toshiba Corp | 半導体記憶装置 |
| US5406510A (en) | 1993-07-15 | 1995-04-11 | Symetrix Corporation | Non-volatile memory |
| JPH07302497A (ja) * | 1994-05-06 | 1995-11-14 | Mitsubishi Electric Corp | 半導体記憶装置のセンスアンプ回路 |
| JPH07334999A (ja) * | 1994-06-07 | 1995-12-22 | Hitachi Ltd | 不揮発性半導体記憶装置及びデータプロセッサ |
| TW389909B (en) * | 1995-09-13 | 2000-05-11 | Toshiba Corp | Nonvolatile semiconductor memory device and its usage |
| JP2800740B2 (ja) | 1995-09-28 | 1998-09-21 | 日本電気株式会社 | 半導体記憶装置 |
| US5912853A (en) * | 1996-12-03 | 1999-06-15 | Cirrus Logic, Inc. | Precision sense amplifiers and memories, systems and methods using the same |
| US5768202A (en) * | 1997-02-18 | 1998-06-16 | Micron Technology, Inc. | Fast sense amplifier for small voltage differences |
| US5949722A (en) * | 1998-04-16 | 1999-09-07 | Mosel Vitelic | I/O bias circuit insensitive to inadvertent power supply variations for MOS memory |
| US5936906A (en) | 1998-10-29 | 1999-08-10 | Winbond Electronics Corp. | Multilevel sense device for a flash memory |
-
1997
- 1997-06-24 JP JP16763097A patent/JP3602939B2/ja not_active Expired - Fee Related
- 1997-11-18 US US08/972,444 patent/US6091655A/en not_active Expired - Fee Related
- 1997-11-19 SG SG9704099A patent/SG92611A1/en unknown
- 1997-11-19 KR KR1019970061007A patent/KR100537256B1/ko not_active IP Right Cessation
-
2000
- 2000-03-10 US US09/523,205 patent/US6275434B1/en not_active Expired - Fee Related
-
2001
- 2001-06-08 US US09/875,960 patent/US6392953B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US20010028588A1 (en) | 2001-10-11 |
| US6275434B1 (en) | 2001-08-14 |
| US6091655A (en) | 2000-07-18 |
| SG92611A1 (en) | 2002-11-19 |
| US6392953B2 (en) | 2002-05-21 |
| KR100537256B1 (ko) | 2006-07-10 |
| KR19980042579A (ko) | 1998-08-17 |
| JPH10208476A (ja) | 1998-08-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3602939B2 (ja) | 半導体記憶装置 | |
| JP3672954B2 (ja) | 半導体記憶装置 | |
| US6636454B2 (en) | Low-power consumption semiconductor memory device | |
| US7420860B2 (en) | Semiconductor memory having a dummy signal line connected to dummy memory cell | |
| US7586804B2 (en) | Memory core, memory device including a memory core, and method thereof testing a memory core | |
| KR20020027163A (ko) | 저소비 전류에 의해 고속으로 동작하는 반도체 기억 장치 | |
| US6137737A (en) | Method and circuit for rapidly equilibrating paired digit lines of a memory device during testing | |
| US20140293720A1 (en) | Digit line equilibration using access devices at the edge of sub-arrays | |
| US7088624B2 (en) | System of multiplexed data lines in a dynamic random access memory | |
| US6185138B1 (en) | Method and apparatus for testing random access memory devices | |
| JP2006134477A (ja) | スタティックランダムアクセスメモリ、および擬似スタティックノイズマージンの計測方法 | |
| US20040165456A1 (en) | Semiconductor memory having a defective memory cell relieving circuit | |
| US6741510B2 (en) | Semiconductor memory device capable of performing burn-in test at high speed | |
| US7336553B2 (en) | Enhanced sensing in a hierarchical memory architecture | |
| KR20020050125A (ko) | 반도체기억장치 | |
| JP5587141B2 (ja) | 半導体装置 | |
| US6356474B1 (en) | Efficient open-array memory device architecture and method | |
| JP2003045187A (ja) | 半導体記憶装置 | |
| JPH08195079A (ja) | 半導体記憶装置 | |
| JP2004178798A (ja) | データ処理機能を有する半導体記憶装置 | |
| US6717841B2 (en) | Semiconductor memory device having nonvolatile memory cell of high operating stability | |
| US20040036104A1 (en) | Semiconductor memory device | |
| JP2011198441A (ja) | 固定データを内在させた不揮発性メモリを有する半導体装置 | |
| JP4552266B2 (ja) | 半導体集積回路装置 | |
| JP2002367399A (ja) | 不揮発性半導体記憶装置及びその検査方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040914 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040927 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081001 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091001 Year of fee payment: 5 |
|
| LAPS | Cancellation because of no payment of annual fees |