JP2016212938A - 半導体記憶装置 - Google Patents

Abstract

【課題】同一の記憶容量に対して小さい面積で形成することができる多値ＤＲＡＭなどの半導体記憶装置を提供する。【解決手段】ワード線に接続された選択用トランジスタと、ビット線に選択用トランジスタを介して接続され複数値を記憶する第１の蓄電キャパシタとをそれぞれ備えた複数のメモリセルを有する多値ＤＲＡＭである半導体記憶装置において、複数のビット線に対応して設けられ、第２の蓄電キャパシタを含む複数のサンプルホールド回路と、複数のビット線に対応して各サンプルホールド回路の後段に設けられ、各メモリセルからデータを各サンプルホールド回路を介して読み出してディジタル値に変換する複数のシングルスロープ型ＡＤ変換器と、ディジタル値に対応する電圧を、各メモリセルをリフレッシュするために各メモリセルに印加し、書き込みデータのディジタル値に対応する電圧を各メモリセルに印加するメモリコントローラとを備える。【選択図】図５

Description

本発明は、例えば多値のデータを１つのメモリセルで記憶するダイナミックランダムアクセスメモリ（以下、ＤＲＡＭという。）などの半導体記憶装置に関する。

図１は、例えば特許文献１において開示された従来例１にかかるＤＲＡＭの構成を示すブロック図である。図１において、ビット線ＢＬとワード線ＷＬとの交点付近に選択ＭＯＳトランジスタＱとデータ保持用キャパシタＣとからなるメモリセルＭＣが接続される。メモリセルＭＣからデータを読み出すときは、ワード線ＷＬをハイレベルに切り替えかつビット線ＢＬをプリチャージしてキャパシタＣの電圧をビット線ＢＬの寄生容量を介してラッチ型センスアンプ１０１によりセンスすることで読み出しデータを読み出す。一方、書き込みデータはビット線ＢＬを介してキャパシタＣに書き込む。ここで、キャパシタＣのデータを保持するためにリフレッシュ信号に応じてキャパシタＱに対して所定値を書き込み保持する。

図２は、例えば特許文献２において開示された従来例２にかかる多値ＤＲＡＭの構成を示すブロック図である。図２において、例えば５つの異なる電圧レベルが蓄電キャパシタ１３１を充電するために使用される。ここで、５つの電圧レベルの差はそれぞれ０．５Ｖである。これは、０Ｖから２Ｖまでの範囲で１つのＤＲＡＭセルにおいて５つの異なる論理値を格納する能力をもたらす。

マルチプレクサ回路１３０は、５つの電圧レベルのうちの１つの電圧レベルで蓄電キャパシタ１３１を充電する。当該回路はさらに、蓄電キャパシタ１３１を充電するための電流を供給する定電流源１２５と、トランジスタを備えた増幅器１３２と、読み出し動作を活性化するためのスイッチ１３３とをさらに備える。アナログ−ディジタル変換器（以下、ＡＤ変換器という。）１３４は、５つの異なる論理値を表す蓄電キャパシタ１３１の電圧レベルＶｃを「０」と「４」の間のディジタル値に変換する。マルチプレクサ回路１３０は、書き込み又はリフレッシュ動作時に５つの電圧レベルのいずれかを活性化するために５つのスイッチＳＷ１〜ＳＷ５を備えている。図２の例では、１．０Ｖの電圧レベルが蓄電キャパシタ１３１に印加されて充電される。

特開平９−００８２５１号公報 米国特許出願公開第２００５／００１８５０１号明細書

従来例２では、多値ＤＲＡＭが開示されているが、いまだ形成する面積が比較的大きいという問題点があった。

本発明の目的は以上の問題点を解決し、従来技術に比較して同一の記憶容量に対して小さい面積で形成することができる多値ＤＲＡＭなどの半導体記憶装置を提供することにある。

本発明に係る半導体記憶装置は、
複数のワード線のうちの１本のワード線に接続された選択用トランジスタと、それぞれ複数のビット線のうちの１本のビット線に上記選択用トランジスタを介して接続されかつそれぞれ複数値を記憶する第１の蓄電キャパシタとをそれぞれ備えた複数のメモリセルを有する多値ＤＲＡＭである半導体記憶装置であって、
上記複数のビット線に対応してそれぞれ設けられ、第２の蓄電キャパシタを含む複数のサンプルホールド回路と、
上記複数のビット線に対応してそれぞれ上記各サンプルホールド回路の後段に設けられ、上記各メモリセルからデータを上記各サンプルホールド回路を介してそれぞれ読み出してディジタル値に変換する複数のシングルスロープ型ＡＤ変換器と、
上記変換されたディジタル値に対応する電圧を、上記各メモリセルをリフレッシュするために上記各メモリセルに印加して書き込むとともに、所定の書き込みデータのディジタル値に対応する電圧を上記各メモリセルに印加して書き込む制御手段とを備えたことを特徴とする。

上記半導体記憶装置において、上記変換されたディジタル値を二値データに変換して読み出しデータとして出力し、上記書き込みデータを複数値のディジタル値に変換して上記制御手段に出力するビットコンバータをさらに備えたことを特徴とする。

また、上記半導体記憶装置において、上記制御手段は、上記ディジタル値に対応する数の互いに異なる複数の電圧を発生する電圧発生手段を含むことを特徴とする。

さらに、上記第１の蓄電キャパシタと第２の蓄電キャパシタとは同一のプロセスで形成されることを特徴とする。

従って、本発明に係る半導体記憶装置によれば、従来技術に比較して同一の記憶容量に対して小さい面積で形成することができる多値ＤＲＡＭなどの半導体記憶装置を提供できる。

従来例１にかかるＤＲＡＭの構成を示すブロック図である。 従来例２にかかる多値ＤＲＡＭの構成を示すブロック図である。 本発明の一実施形態にかかる多値ＤＲＡＭの構成を示すブロック図である。 図３のメモリアレイ１０の構成を示す回路図である。 図３のＡＤ変換器及び入出力ゲート回路１１の詳細構成を示す回路図である。 図３のＤＲＡＭによるデータ保持期間及び読み出し期間の動作を示すタイミングチャートである。 図５の２ビットＡＤ変換器３２の構成を示すブロック図である。 図７Ａの２ビットＡＤ変換器３２の動作を示す電圧波形及びバイナリカウンタ値を示すタイミングチャートである。 図３のビットコンバータ１３のビット変換の動作を示す説明図である。 図３のＤＲＡＭの全体の動作を示すタイミングチャートである。

以下、本発明に係る実施形態について図面を参照して説明する。なお、以下の各実施形態において、同様の構成要素については同一の符号を付している。

図３は本発明の一実施形態にかかる多値ＤＲＡＭの構成を示すブロック図である。ここでは、多値ＤＲＡＭとして四値ＤＲＡＭの例を以下説明するが、本発明はこれに限らず、三値以上の複数のディジタル値（多値）を各メモリセルＭＣに記憶する多値ＤＲＡＭなどの半導体記憶装置に適用することができる。

図３において、本実施形態にかかる多値ＤＲＡＭは、メモリアレイ１０と、ＡＤ変換器及び入出力ゲート回路（以下、ＡＤＣ及びＩ／Ｏゲート回路という。）１１と、定電圧発生回路１２と、ビットコンバータ１３と、データ入力バッファ１４と、データ出力バッファ１５と、反転入力端子付きアンドゲート１６，１７と、コラムアドレスストローブ（ＣＡＳ）クロック発生器１８と、ロウアドレスストローブ（ＲＡＳ）クロック発生器１９と、リフレッシュコントローラ２０と、リフレッシュカウンタ２１と、ロウアドレスバッファ２２と、コラムアドレスバッファ２３と、ロウデコーダ２４と、コラムデコーダ２５と、アドレス入力端子６１と、データ入出力端子６２とを備えて構成される。

図４は図３のメモリアレイ１０の構成を示す回路図である。図４において、メモリアレイ１０は、複数Ｎ本のワード線ＷＬｎ（ｎ＝１，２，…，Ｎ）と、複数Ｍ本のビット線ｍ（ｍ＝１，２，…，Ｍ）とを備える。各ワード線ＷＬｎと各ビット線ＢＬｍは格子形状に配置され、各ワード線ＷＬｎと各ビット線ＢＬｍが交差する付近において、複数のワード線のうちの１本のワード線ＷＬｎに接続されたゲートを有する選択用トランジスタＱと、それぞれ複数のビット線のうちの１本のビット線ＷＬｍに上記選択用トランジスタＱのソース及びドレインを介して接続されかつそれぞれ複数値を記憶する蓄電キャパシタＱとをそれぞれ備えた複数のメモリセルＭＣが設けられる。

図３において、データ入力バッファ１４はデータ入出力端子６２から入力されるディジタルデータＩＯ０〜ＩＯｐを受信して一時的に記憶した後、ビットコンバータ１３に出力する。データ出力バッファ１５はビットコンバータ１３からの変換後の読み出したディジタルデータＩＯ０〜ＩＯｐを一時的に記憶してデータ入出力端子６２に出力する。出力イネーブル信号／ＯＥは反転入力端子付きアンドゲート１７の第１の反転入力端子に入力される。ライトイネーブル信号／ＷＥは反転入力端子付きアンドゲート１６の第１の入力端子に入力される。コラムアドレスストローブ信号／ＣＡＳは反転入力端子付きアンドゲート１６の第２の入力端子及びＣＡＳクロック発生器１８に入力される。アンドゲート１６からの出力信号は反転入力端子付きアンドゲート１７の第２の入力端子及びデータ入力バッファ１４に入力される。また、アンドゲート１７からの出力信号はデータ出力バッファ１５に入力される。

ＣＡＳクロック発生器１８はコラムアドレスストローブ信号／ＣＡＳに基づいてＣＡＳクロックを発生してデータ出力バッファ１５、コラムアドレスバッファ２３及びリフレッシュコントローラ２０に出力する。ＲＡＳクロック発生器１９はロウアドレスストローブ信号／ＲＡＳに基づいてＲＡＳクロックを発生してＣＡＳクロック発生器１８、ＡＤＣ及びＩ／Ｏゲート回路１１及びロウデコーダ２４に出力する。リフレッシュコントローラ２０はＣＡＳクロックに基づいてリフレッシュ信号を発生してリフレッシュカウンタ２１に出力する。リフレッシュカウンタ２１はリフレッシュ信号に基づいてリフレッシュカウンタ値をインクリメントしてカウンタ値をロウアドレスバッファ２２に出力する。

入力されるアドレスＡ０〜Ａｑはロウアドレスバッファ２２及びコラムアドレスバッファ２３に入力される。ロウアドレスバッファ２２は入力されるアドレスＡ０〜Ａｑのうちの所定ビットのロウアドレスを一時的に記憶した後、ロウデコーダ２４に出力する。ロウデコーダ２４は入力されるロウアドレスに基づいて１本のワード線ＷＬｎを選択するためのワード線選択信号を発生して出力する。また、コラムアドレスバッファ２３は入力されるアドレスＡ０〜Ａｑのうちの所定ビットのコラムアドレスを一時的に記憶した後、コラムデコーダ２５に出力する。コラムデコーダ２５は入力されるコラムアドレスに基づいて１本のビット線ＢＬｍを選択するためのビット線選択信号を発生して出力する。

図３において、ＡＤＣ及びＩ／Ｏゲート回路１１はメモリアレイ１０のビット線ＢＬ１〜ＢＬＭ、ＲＡＳクロック発生器１９、コラムデコーダ２５、ビットコンバータ１３及び定電圧発生回路１２に接続され、ＲＡＳクロック発生器１９からのＲＡＳクロックに基づいて、定電圧発生回路１２からの定電圧を用いて、コラムデコーダ２５からのコラムアドレスに対応するビット線ＢＬｍの各メモリセルＭＣに対してデータの読み出し、リフレッシュ、及び書き込みを行う。ここで、定電圧発生回路１２は、電圧Ｖｄｄ、（３／４）Ｖｄｄ、（１／２）Ｖｄｄ、（１／４）Ｖｄｄの４つの一定電圧を発生する。また、選択用トランジスタＱは例えばナチュラルトランジスタにてなるパストランジスタであって、蓄電キャパシタＣのアクセス時にオンとなる。

図５は図３のＡＤ変換器及び入出力ゲート回路１１の詳細構成を示す回路図である。図５において、選択用トランジスタＱ１０、サンプルホールド回路３１、２ビットＡＤ変換器３２等は１本のビット線ＢＬｍに対応してそれぞれ設けられる。

図５において、ワード線Ｗｌｎは選択トランジスタＱのゲートに接続され、データ記憶用蓄電キャパシタＣの一端は選択用トランジスタＱのドレイン・ソースを介してビット線Ｂｌｍに接続される一方、その他端は例えば電圧Ｖｄｄ／２の電圧源に接続される。ビット線ＢＬｍは、ビット線ＢＬｍへのアクセス時にオンとなるビット線選択用トランジスタＱ１０を介してサンプルホールド回路３１に接続される。サンプルホールド回路３１は、サンプルホールド用蓄電キャパシタＣｓｈとバッファ増幅用オペアンプＡ１とを備えて構成され、ビット線ＢＬｍから読み出したビット線電圧Ｖｂをサンプルホールドした後、２ビットＡＤ変換器３２に出力する。２ビットＡＤ変換器３２は、入力されたビット線電圧を２ビットのディジタル値のデータに変換してビットコンバータ１３及びメモリコントローラ３０に出力する。メモリコントローラ３０は上記変換されたディジタル値又はビットコンバータ１３からの書き込みデータのディジタル値に基づいて、４個の選択用トランジスタＱ１１〜Ｑ１４のうちの１つの対応するトランジスタをオンすることで、対応する印加電圧を蓄電キャパシタＣに印加して書き込み又はリフレッシュする。ここで、例えばディジタル値「１１」に対応して電圧Ｖｄｄを書き込み、ディジタル値「１０」に対応して電圧（３／４）Ｖｄｄを書き込み、ディジタル値「０１」に対応して電圧（１／２）Ｖｄｄを書き込み、ディジタル値「００」に対応して電圧（１／４）Ｖｄｄを書き込む。

図５において、メモリセルＭＣは蓄電キャパシタＱと選択トランジスタＱとを備えて構成しているが、本発明はこれに限らず、蓄電キャパシタＱを含む構成であればこれに限られない。

図６は図３のＤＲＡＭによるデータ保持期間及び読み出し期間の動作を示すタイミングチャートである。図６において、各ディジタル値に対応する電圧がデータ保持期間において保持しかつ時間経過とともに若干低下し、その後、ワード線電圧がローレベルからハイレベルになったとき、読み出し期間において、ビット線容量の関係で各ディジタル値に対応する電圧は互いに異なるが各隣接する電圧差が小さくなることを示している。

図５及び図６において、１つのメモリセルＭＣに２ビットのディジタルデータを書き込むために４つの電圧Ｖｄｄ、（３／４）Ｖｄｄ、（１／２）Ｖｄｄ、（１／４）Ｖｄｄを用いているが、本発明はこれに限らず、互いに異なる４つの電圧を用いて書き込むように構成してもよい。また、上述のように、１つのメモリセルＭＣに３ビット以上のディジタルデータを書き込むように構成してもよい。

図７Ａは図５の２ビットＡＤ変換器３２の構成を示すブロック図である。また、図７Ｂは図７Ａの２ビットＡＤ変換器３２の動作を示す電圧波形及びバイナリカウンタ値を示すタイミングチャートである。

図７Ａにおいて、図５の２ビットＡＤ変換器３２は、各ビット線毎にコラムＡＤ変換器４０と、１つのメモリアレイ１０に対して設けられるＡＤＣコントロール５０とを備えて構成される。図７Ａにおいて、ＡＤＣコントローラ５０は、バイナリカウンタ５１と、ランプ電圧発生器５２とを備えて構成される。また、コラムＡＤ変換器４０はコンパレータ４１とラッチ４２とを備えて構成される。ランプ電圧発生器５２はＲＡＳクロック発生器１９からのタイミング制御信号に基づいて、バイナリカウンタ５１からのカウント値に基づいて、図７Ｂに示すように所定の傾きを有するシングルスロープのランプ電圧Ｖｒａｍｐを発生してコンパレータ４１の反転入力端子に出力する。サンプルホールド回路３１でサンプルホールドされたビット線電圧Ｖｂはコンパレータ４１の非反転入力端子に入力され、コンパレータ４１はＶｒａｍｐ≧Ｖｂとなったとき（図７Ｂの時刻ｔ１１）ハイレベル信号をラッチ４２に出力する。ラッチ４２はそれに応答してそのときのカウント値Ｂ２，Ｂ１を読み出しデータとしてメモリコントローラ３０に出力してリフレッシュを行う。

図８は図３のビットコンバータ１３のビット変換の動作を示す説明図である。図８に示すように、例えば書き込み時において、二値８ビットを四値４ビットに変換して各ビットのディジタル値をそれぞれ各メモリセルＭＣに書き込む一方、読み出し時において、四値４ビットを二値８ビットに変換して読み出す。

図９は図３のＤＲＡＭの全体の動作を示すタイミングチャートである。図９に示すように、時刻ｔ１においてロウアドレスストローブ信号／ＲＡＳがローレベルになったときにロウアドレスを確定して出力した後、コラムアドレスストローブ信号／ＣＡＳがローレベルになったときにコラムアドレスを確定してコラムアドレスを出力する。そして、出力イネーブル信号／ＯＥがローレベルの最終段階で読み出しデータＤｏｕｔが出力される。

以上のように構成された実施形態によれば、複数のビット線ＢＬ１〜ＢＬｍに対応してそれぞれ各サンプルホールド回路３１の後段に設けられ、各メモリセルＭＣからデータを各サンプルホールド回路３１を介してそれぞれ読み出してディジタル値に変換する複数のシングルスロープ型ＡＤ変換器３２と、変換されたディジタル値に対応する電圧を各メモリセルをリフレッシュするために印加して書き込むとともに、所定の書き込みデータに対応するデータを各メモリセルを印加して書き込むメモリコントローラ３０とを備える。ここで、メモリコントローラ３０は、ディジタル値に対応する数の互いに異なる４個の電圧を発生する定電圧発生回路１２を含む。また、変換されたディジタル値を二値データに変換して読み出しデータとして出力し、書き込みデータを複数値のディジタル値に変換して制御手段に出力するビットコンバータ１３をさらに備える。

以上の実施形態においては、選択用トランジスタＱ１０、サンプルホールド回路３１及び２ビットＡＤ変換器３２を含むＡＤＣ及びＩ／Ｏゲート回路１１の各ビット線対応部分を各ビット線幅の中に形成し、特に、サンプルホールド回路３１のサンプルホールド用蓄電キャパシタＣｓｈを各ビット線幅の中にデータ記憶用蓄電キャパシタＣと同一のＣＭＯＳプロセスにて形成することで、センスアンプ１０１を用いる従来技術に比較してその占有面積を小さくすることができ、しかも多値でメモリセルＭＣに記憶することで、同一の記憶容量に対して必要な面積を大幅に低減できる。

以上の明細書において、ナチュラルトランジスタとは、そのしきい値が例えば約０Ｖであり、チャネルに対してしきい値調整用の不純物を注入しないことにより形成することができる。また、パストランジスタとは、ゲート電圧に応じてソース・ドレイン間をオンするかオフするかを選択的に切り替えるスイッチングトランジスタをいう。

以上詳述したように、本発明に係る半導体記憶装置によれば、従来技術に比較して同一の記憶容量に対して小さい面積で形成することができる多値ＤＲＡＭなどの半導体記憶装置を提供できる。

１０…メモリアレイ、
１１…ＡＤ変換器及び入出力ゲート回路（ＡＤＣ及びＩ／Ｏゲート回路）、
１２…定電圧発生回路、
１３…ビットコンバータ、
１４…データ入力バッファ、
１５…データ出力バッファ、
１６，１７…アンドゲート、
１８…ＣＡＳクロック発生器、
１９…ＲＡＳクロック発生器、
２０…リフレッシュコントローラ、
２１…リフレッシュカウンタ、
２２…ロウアドレスバッファ、
２３…コラムアドレスバッファ、
２４…ロウデコーダ、
２５…コラムデコーダ、
３０…メモリコントローラ、
３１…サンプルホールド回路、
３２…２ビットＡＤ変換器、
４０…コラムＡＤ変換器、
４１…コンパレータ、
４２…ラッチ、
５０…ＡＤＣコントローラ、
５１…バイナリカウンタ、
５２…ランプ電圧発生器、
６１…アドレス入力端子、
６２…データ入出力端子、
Ａ１…オペアンプ、
ＢＬ，ＢＬ１〜ＢＬＭ…ビット線、
Ｃ，Ｃｓｈ…蓄電キャパシタ、
ＭＣ…メモリセル。
Ｑ，Ｑ１０〜Ｑ１４…ＭＯＳトランジスタ、
ＷＬ，ＷＬ１〜ＷＬＮ…ワード線。

Claims (4)

1. 複数のワード線のうちの１本のワード線に接続された選択用トランジスタと、それぞれ複数のビット線のうちの１本のビット線に上記選択用トランジスタを介して接続されかつそれぞれ複数値を記憶する第１の蓄電キャパシタとをそれぞれ備えた複数のメモリセルを有する多値ＤＲＡＭである半導体記憶装置であって、
   上記複数のビット線に対応してそれぞれ設けられ、第２の蓄電キャパシタを含む複数のサンプルホールド回路と、
   上記複数のビット線に対応してそれぞれ上記各サンプルホールド回路の後段に設けられ、上記各メモリセルからデータを上記各サンプルホールド回路を介してそれぞれ読み出してディジタル値に変換する複数のシングルスロープ型ＡＤ変換器と、
   上記変換されたディジタル値に対応する電圧を、上記各メモリセルをリフレッシュするために上記各メモリセルに印加して書き込むとともに、所定の書き込みデータのディジタル値に対応する電圧を上記各メモリセルに印加して書き込む制御手段とを備えたことを特徴とする半導体記憶装置。
2. 上記変換されたディジタル値を二値データに変換して読み出しデータとして出力し、上記書き込みデータを複数値のディジタル値に変換して上記制御手段に出力するビットコンバータをさらに備えたことを特徴とする請求項１記載の半導体記憶装置。
3. 上記制御手段は、上記ディジタル値に対応する数の互いに異なる複数の電圧を発生する電圧発生手段を含むことを特徴とする請求項１又は２記載の半導体記憶装置。
4. 上記第１の蓄電キャパシタと第２の蓄電キャパシタとは同一のプロセスで形成されることを特徴とする請求項１〜３のうちのいずれか１つに記載の半導体記憶装置。

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