JP2001222251A - 映像信号変換装置 - Google Patents

Abstract

(57)【要約】 【課題】 一カ所に蓄えられた少ないデータ量の映像信
号を用いて１つのシステムとして総合的に無駄なく、垂
直周波数変換、ＩＰ変換、走査線変換および水平画素変
換を行い、映像信号をマトリックス表示を行う表示装置
に適する映像信号に変換することができる映像信号変換
装置を提供する。 【解決手段】 フィールドメモリ部７にＩＰ変換および
走査線変換に必要なフィールドの映像データを蓄え、フ
ィールドメモリ部７に蓄えられたデータを用いて、メモ
リ制御処理部２により垂直周波数変換が行われ、ＩＰ変
換処理部３によりＩＰ変換が行われ、走査線変換処理部
４により走査線変換が行われ、水平画素変換処理部５に
より水平画素変換が行われる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、映像信号を表示装
置に適合する映像信号に変換する映像信号変換装置に関
し、特に、映像信号をマトリックス表示を行う表示装置
に適合する映像信号に変換する映像信号変換装置に関す
るものである。

【０００２】

【従来の技術】ドットマトリックス表示ディスプレイパ
ネルとしては、ＰＤＰ（プラズマディスプレイパネル）
および液晶パネル等があり、これらのディスプレイパネ
ルに必要不可欠な信号処理技術としては、ＩＰ（インタ
ーレース／プログレッシブ）変換、走査線変換、水平画
素変換および垂直周波数変換が挙げられる。

【０００３】ＩＰ変換は、インターレース信号をプログ
レッシブ信号に変換する処理である。走査線変換は、表
示画像の垂直方向の拡大および縮小を行う処理である。
水平画素変換は、表示画像の水平方向の拡大および縮小
を行う処理である。これらの各変換は、水平および垂直
方向の画素数が決まっているドットマトリックス型表示
装置に必要不可欠な技術である。

【０００４】また、垂直周波数変換は、映像信号の垂直
周波数を表示装置に適する垂直周波数に変換する処理で
あり、ＰＤＰでは階調表現手法の制限から、一方、液晶
パネルでは階調表現手法およびその動作速度の制限か
ら、垂直周波数は６０Ｈｚとするのが最も望ましい。し
たがって、映像信号の垂直周波数が６０Ｈｚよりも大き
い場合、この垂直周波数を６０Ｈｚに変換する垂直周波
数変換回路が非常に有用となる。

【０００５】上記のＩＰ変換を行う従来の映像信号変換
装置としては、例えば、特開平７−１２３３６７号公報
に開示される走査線変換回路がある。図３５は、従来の
走査線変換回路の構成を示す回路図であり、図３６は、
図３５に示す走査線変換回路のフィルタ係数を示す図で
ある。

【０００６】図３５に示す走査線変換回路は、前後のフ
ィールドのデータと現フィールドのデータとから現フィ
ールドの補間ラインを合成するものである。まず、入力
端子３３１に供給された輝度信号は、第１のハイパスフ
ィルタ３３０に供給される。第１のハイパスフィルタ３
３０は、１Ｈ（Ｈは水平走査期間）の遅延時間を有する
縦続接続された一対の遅延手段３３２，３３３を有し、
それらの入出力段の輝度信号は、対応する係数器３３
４，３３５，３３６を経て加算器３３７で合成される。

【０００７】係数器３３４〜３３６の各係数は、図３６
に示す係数が用いられる。図３６では、その横方向がフ
ィールドに対応し、縦方向がそのフィールドにおける垂
直方向Ｖを示す。同一フィールドの各ラインに対しては
図示のようなフィルタ係数が定められる。したがって、
図３５に示す走査線変換回路では、実ラインに対応する
係数器３３５の係数は６／２４であり、上下の係数器３
３４，３３６はともに−３／２４である。係数器３３４
〜３３６は、アンプを使用することができ、アンプを使
用した場合、図示のように上下の係数器３３４，３３６
はインバータ構成である。

【０００８】２Ｈ遅延された輝度信号は、ほぼ１フィー
ルド分の遅延時間を得るため、２６０Ｈの遅延手段３６
０に供給され、入力端子３３１に供給された輝度信号が
ちょうど１フィールド分遅延されて出力される。１フィ
ールド遅延したこの輝度信号は、ローパスフィルタ３４
０に供給される。

【０００９】ローパスフィルタ３４０は、図３６に示す
ように７ラインのデータに基づいてフィルタ特性を付与
する。したがって、ローパスフィルタ３４０は、１Ｈの
遅延時間を有する縦続接続された３個の遅延手段３４１
〜３４３を有し、それぞれの入出力信号は対応する係数
器３４４〜３４７によって所定の係数が乗算された後、
加算器３４８で合成される。遅延手段３４１から出力さ
れた輝度信号は、現ラインでの輝度信号Ｌ１として使用
され、これが切り換えスイッチ３６６に供給される。ロ
ーパスフィルタ３４０には、図３６に示すように第１ラ
インと第７ラインに対しては２／２４のフィルタ係数が
選ばれ、第３ラインと第５ラインに対しては１０／２４
のフィルタ係数が選ばれる。

【００１０】ローパスフィルタ３４０によりさらに３Ｈ
分遅延された輝度信号は、２６０Ｈの遅延手段３６２を
介して第２のハイパスフィルタ３５０に供給される。遅
延手段３６２を設けることによって入力端子３３１に供
給された輝度信号は、２フィールド分遅延されることに
なる。２フィールド分遅延された輝度信号は、この第２
のハイパスフィルタ３５０で所定のハイパス特性が付与
され、その構成は第１のハイパスフィルタ３３０と同様
である。

【００１１】加算器３５６の出力は、さらに加算器３６
４に供給され、各フィルタ出力が合成される。このよう
にして、後フィールドの第４ラインと前フィールドの第
４ラインが現フィールドの第３ラインと第５ラインとの
間にあるとき、この間の補間ラインは、前後フィールド
のそれぞれ３ライン分のハイパスフィルタの出力と現フ
ィールドの４ライン分のローパスフィルタの出力を加算
器３６４により加算して得られる。

【００１２】また、走査線変換および水平画素変換を行
う従来の映像信号変換装置としては、例えば、特開平１
０−１３４１７５号公報に開示される画像処理装置があ
る。図３７は、従来の画像処理装置の構成を示すブロッ
ク図である。

【００１３】剰余回路３０１は、所定の装置から供給さ
れた位相変化分Ｐｄとレジスタ３０２の値の和の小数部
をレジスタ３０２に出力する。近似回路３０３は、位相
ｘがレジスタ３０２の値に最も近い位相に対応するフィ
ルタ係数セットに対応するフィルタ信号Ｐｉを係数メモ
リ４００へ出力する。このようにして、所定の画素デー
タの補間において、所定の数のフィルタ係数セットのう
ちの最適なフィルタ係数セットが選択される。そして、
Ｃｕｂｉｃ近似法に従って、その４つのフィルタ係数セ
ットと４つの画素データとの積和演算が乗算器４０５〜
４０８と加算器４０９とにより行われ、画素の補間値が
算出され、任意の変換比率の画像の拡大または縮小を行
うことができる。

【００１４】

【発明が解決しようとする課題】上記のように、従来の
装置では、ＩＰ変換、走査線変換、水平画素変換等の個
々の変換に関して詳細に開示されているが、ＩＰ変換、
走査線変換、水平画素変換および垂直周波数変換をシス
テム的にまとめた装置については報告されておらず、一
つの装置により上記各変換を行い、映像信号をマトリッ
クス表示を行う表示装置に適する映像信号に変換するこ
とはできない。

【００１５】本発明の目的は、一カ所に蓄えられた少な
いデータ量の映像信号を用いて１つのシステムとして総
合的に無駄なく、垂直周波数変換、ＩＰ変換、走査線変
換および水平画素変換を行い、映像信号を表示装置に適
する映像信号に変換することができる映像信号変換装置
を提供することである。

【００１６】

【課題を解決するための手段】（１）第１の発明 第１の発明に係る映像信号変換装置は、入力される映像
信号を表示装置に適合する映像信号へ変換する映像信号
変換装置であって、映像信号を記憶する記憶手段と、入
力される映像信号を記憶手段に書き込むための書き込み
制御信号および記憶手段に記憶されている映像信号を読
み出すための読み出し制御信号を記憶手段へ出力し、記
憶手段への映像信号の入出力を制御するとともに、記憶
手段に記憶されている映像信号の垂直周波数を変換する
垂直周波数変換処理手段と、垂直周波数変換処理手段か
ら出力される映像信号がインターレース信号の場合、イ
ンターレース信号からプログレッシブ信号へ変換するイ
ンターレース／プログレッシブ変換処理手段と、インタ
ーレース／プログレッシブ変換処理手段から出力される
映像信号の走査線数を変換する走査線変換処理手段と、
走査線変換処理手段から出力される映像信号の水平画素
数を変換する水平画素変換処理手段と、垂直周波数変換
処理手段、インターレース／プログレッシブ変換処理手
段、走査線変換処理手段および水平画素変換処理手段の
動作を制御するための同期制御信号を垂直周波数変換処
理手段、インターレース／プログレッシブ変換処理手
段、走査線変換処理手段および水平画素変換処理手段へ
出力する同期制御手段とを備えるものである。

【００１７】第１の発明に係る映像信号変換装置では、
一つの記憶手段に記憶されている映像信号の垂直周波数
を変換し、垂直周波数変換された映像信号がインターレ
ース信号の場合にインターレース信号からプログレッシ
ブ信号へ変換し、インターレース／プログレッシブ変換
された映像信号の走査線数を変換し、走査線変換された
映像信号の水平画素数を変換している。したがって、一
カ所に蓄えられた少ないデータ量の映像信号を用いて１
つのシステムとして総合的に無駄なく、垂直周波数変
換、ＩＰ変換、走査線変換および水平画素変換を行い、
映像信号を表示装置に適する映像信号に変換することが
できる。

【００１８】（２）第２の発明 第２の発明に係る映像信号変換装置は、第１の発明に係
る映像信号変換装置の構成において、記憶手段は、フィ
ールドメモリを含み、垂直周波数変換処理手段は、同期
制御手段から出力される第１のクロックを基準に書き込
み動作を行うとともに、同期制御手段から出力される第
２のクロックを基準に読み出し動作を行い、同期制御手
段から出力される第１の系統の水平同期信号に応じて映
像信号の書き込みおよび読み出し動作を行う第１のライ
ンメモリと、第２のクロックを基準に動作し、第１の系
統の水平同期信号および同期制御手段から出力される第
１の系統の垂直同期信号に応じて書き込み制御信号を出
力するとともに、同期制御手段から出力される第２の系
統の水平同期信号および第２の系統の垂直同期信号に応
じて読み出し制御信号を出力し、第１のラインメモリか
ら出力される映像信号の垂直周波数を第１の系統の垂直
同期信号の周波数から第２の系統の垂直同期信号の周波
数へ変換する垂直周波数変換手段とを含み、インターレ
ース／プログレッシブ変換処理手段は、第２のクロック
を基準に動作し、第２の系統の水平同期信号に応じて垂
直周波数変換手段から出力される映像信号の書き込みお
よび読み出し動作を行う第２のラインメモリと、第２の
クロックを基準に動作し、第２の系統の水平同期信号に
応じて、第２のラインメモリから出力される映像信号を
インターレース信号からプログレッシブ信号へ変換する
インターレース／プログレッシブ変換手段とを含み、走
査線変換処理手段は、第２のクロックを基準に動作し、
第２の系統の水平同期信号に応じてインターレース／プ
ログレッシブ変換手段から出力される映像信号の書き込
み動作を行うとともに、同期制御手段から出力される第
３の系統の水平同期信号に応じて、書き込まれた映像信
号の読み出し動作を行う第３のラインメモリと、第２の
クロックを基準に動作し、第３の系統の水平同期信号お
よび第２の系統の垂直同期信号に応じて、第３のライン
メモリから出力される映像信号の走査線数を変換する走
査線変換手段とを含み、水平画素変換処理手段は、第２
のクロックを基準に動作し、第３の系統の水平同期信号
に応じて、走査線変換手段から出力される映像信号の水
平画素数を圧縮する水平圧縮手段と、第２のクロックを
基準に書き込み動作を行うとともに、同期制御手段から
出力される第３のクロックを基準に読み出し動作を行
い、第３の系統の水平同期信号に応じて、水平圧縮手段
から出力される映像信号の書き込みおよび読み出し動作
を行う第４のラインメモリと、第３のクロックを基準に
動作し、第３の系統の水平同期信号に応じて、第４のラ
インメモリから出力される映像信号の水平画素数を拡大
する水平拡大手段とを含むものである。

【００１９】この場合、第１のラインメモリにより入力
側のクロックである第１のクロックから装置内部のクロ
ックとなる第２のクロックへ乗せ換えることができると
ともに、第４のラインメモリにより第２のクロックから
出力側のクロックとなる第３のクロックへ乗せ換えるこ
とができる。また、垂直周波数変換手段により入力側の
水平同期信号である第１の系統の水平同期信号から装置
内部の水平同期信号となる第２の系統の水平同期信号へ
乗せ換えることができるとともに、入力側の垂直同期信
号である第１の系統の垂直同期信号から出力側の垂直同
期信号となる第２の系統の垂直同期信号へ乗せ換えるこ
とができる。さらに、第３のラインメモリにより第２の
系統の水平同期信号から出力側の水平同期信号となる第
３の水平同期信号へ乗せ換えることができる。

【００２０】したがって、インターレース／プログレッ
シブ変換および走査線変換に適した高い周波数で内部の
クロックを出力することができ、また、フィールドメモ
リの前後で水平同期信号および垂直同期信号の乗せ換え
を行うことができるとともに、走査線変換前に水平同期
信号を乗せ換えることができる。この結果、垂直周波数
変換、インターレース／プログレッシブ変換、走査線変
換および水平画素変換を行う個別のブロック間で信号の
受け渡しを適切なタイミングで行うことができ、マトリ
ックス表示を行う表示装置に適した映像信号への変換に
要求される信号処理を総合的かつに簡単に実現すること
ができる。

【００２１】（３）第３の発明 第３の発明に係る映像信号変換装置は、第１または第２
の発明に係る映像信号変換装置の構成において、記憶手
段は、フィールドメモリを含み、インターレース／プロ
グレッシブ変換処理手段は、複数のラインメモリを含
み、インターレース／プログレッシブ変換前の水平同期
信号に対して位相が遅れた遅延水平同期信号に応じてフ
ィールドメモリから複数のラインメモリの少なくとも一
つに映像信号を転送され、複数のラインメモリ間でのデ
ータのローテーションを行うとともに、複数のラインメ
モリのデータを用いて補間ラインの合成を行い、水平同
期信号に応じて複数のラインメモリのうち映像信号が転
送されたラインメモリ以外の一つのラインメモリから現
ラインのデータを読み出すものである。

【００２２】この場合、インターレース／プログレッシ
ブ変換を行う場合の信号の受け渡しおよびそのタイミン
グを明確にすることができ、マトリックス表示を行う表
示装置に適した映像信号への変換に要求される信号処理
を総合的かつに簡単に実現することができる。

【００２３】（４）第４の発明 第４の発明に係る映像信号変換装置は、第１〜第３のい
ずれかの発明に係る映像信号変換装置の構成において、
記憶手段は、フィールドメモリを含み、垂直周波数変換
処理手段は、フィールドメモリの読み出し開始アドレス
として、走査線変換処理手段により走査線数を増加させ
て垂直方向の拡大処理を行う場合にフィールドメモリの
書き込み開始アドレスより大きい読み出し開始アドレス
を発生させるとともに、走査線変換処理手段により走査
線数を減少させて垂直方向の縮小処理を行う場合に負数
の読み出し開始アドレスを発生させるアドレス発生手段
と、アドレス発生手段により負数の読み出し開始アドレ
スが発生された場合、その負数の値だけ黒ラインのデー
タを挿入する黒ライン挿入手段とを含み、同期制御手段
は、垂直方向の拡大処理を行う場合にフィールドメモリ
の読み出し時の水平同期信号の周波数を低下させ、垂直
方向の縮小処理を行う場合にフィールドメモリの読み出
し時の水平同期信号の周波数を高くする水平同期信号発
生手段を含み、垂直周波数変換処理手段は、水平同期信
号発生手段から出力される水平同期信号に応じてフィー
ルドメモリの読み出し動作を制御するものである。

【００２４】この場合、フィールドメモリの前後で水平
周波数の変換を行い、出力側の水平同期信号およびクロ
ックの周波数の変動を抑制することができるので、次段
の回路や表示装置をより安定に動作させることができる
とともに、回路構成を簡略化することができる。

【００２５】（５）第５の発明 第５の発明に係る映像信号変換装置は、第１〜第４のい
ずれかの発明に係る映像信号変換装置の構成において、
記憶手段は、フィールドメモリを含み、同期制御手段
は、垂直周波数変換処理手段へ入力される映像信号が奇
数フィールドであるか偶数フィールドであるかを判別す
る判別手段を含み、垂直周波数変換処理手段は、判別手
段により判別されたフィールド情報を垂直周波数変換前
の垂直同期信号に応じて記憶し、垂直周波数変換後の垂
直同期信号に応じてフィールドメモリに記憶されている
映像信号とリンクさせて記憶したフィールド情報を読み
出すフィールド情報記憶手段を含み、垂直周波数変換処
理手段は、フィールド情報記憶手段により読み出された
フィールド情報に応じて映像信号をインターレース／プ
ログレッシブ変換処理手段へ出力し、インターレース／
プログレッシブ変換処理手段は、フィールド内補間によ
り垂直周波数変換処理手段から出力される映像信号をイ
ンターレース信号からプログレッシブ信号へ変換するも
のである。

【００２６】この場合、フィールド情報を映像信号にリ
ンクさせて読み出すことにより、垂直周波数変換および
インターレース／プログレッシブ変換を両立することが
可能となり、６０Ｈｚよりも高い垂直周波数のインタレ
ース信号にも対応することができる。

【００２７】（６）第６の発明 第６の発明に係る映像信号変換装置は、第１〜第５のい
ずれかの発明に係る映像信号変換装置の構成において、
同期制御手段は、垂直周波数変換処理手段の出力側およ
び前記走査線変換処理手段の入力側の基準となる水平同
期信号を作成するための水平同期信号を発生させる第１
の水平同期信号発生手段と、第１の水平同期信号発生手
段から発生される水平同期信号を用いて垂直同期信号を
発生させる垂直同期信号発生手段と、走査線変換処理手
段の出力側の基準となる水平同期信号を作成するための
水平同期信号を発生させる第２の水平同期信号発生手段
と、垂直周波数変換処理手段に入力される映像信号の垂
直同期信号から作成された垂直同期信号および垂直同期
信号発生手段から出力される垂直同期信号を受け、垂直
周波数変換処理手段の出力側の基準となる垂直同期信号
および走査線変換処理手段の出力側の基準となる垂直同
期信号を作成するための垂直同期信号として、垂直周波
数変換処理手段が垂直周波数変換を行う場合に垂直同期
信号発生手段の垂直同期信号を選択して出力し、垂直周
波数変換処理手段が垂直周波数変換を行わない場合に垂
直周波数変換処理手段に入力される映像信号の垂直同期
信号から作成された垂直同期信号を選択して出力する選
択手段とを含み、第１および第２の水平同期信号発生手
段は、選択手段から出力される垂直同期信号を基準にリ
セットされるものである。

【００２８】第６の発明に係る映像信号変換装置におい
ては、垂直周波数変換処理手段の後に走査線変換処理手
段を配置する場合において、垂直周波数変換の有無に関
わらず、第１の水平同期信号発生手段により垂直周波数
変換処理手段の出力側および走査線変換処理手段の入力
側の基準となる水平同期信号を作成するための水平同期
信号を発生させ、第１の水平同期信号発生手段とは別の
第２の水平同期信号発生手段により走査線変換処理手段
の出力側の基準となる水平同期信号を作成するための水
平同期信号を発生させ、垂直周波数変換処理手段の出力
側の基準となる垂直同期信号および走査線変換処理手段
の出力側の基準となる垂直同期信号を作成するための垂
直同期信号を基準に第１および第２の水平同期信号発生
手段をリセットしている。したがって、走査線変換によ
る拡大縮小に関わらず、装置の出力側の同期信号をほぼ
一定に保つことができる。

【００２９】（７）第７の発明 第７の発明に係る映像信号変換装置は、第６の発明に係
る映像信号変換装置の構成において、第１の水平同期信
号発生手段は、垂直周波数変換処理手段の出力側の基準
および前記走査線変換処理手段の入力側となる水平同期
信号を作成するための水平同期信号を発生させる第１の
カウンタを含み、垂直同期信号発生手段は、第１のカウ
ンタから発生される水平同期信号を分周して垂直同期信
号を発生させる第２のカウンタを含み、第２の水平同期
信号発生手段は、走査線変換処理手段の出力側の基準と
なる水平同期信号を作成するための水平同期信号を発生
させるとともに、当該水平同期信号を所定のクロックを
発生させるＰＬＬ回路の基準パルスとして出力する第３
のカウンタと、ＰＬＬ回路の分周比を決定し、ＰＬＬ回
路から出力されるクロックを分周して水平画素変換処理
手段の出力側の基準となる水平同期信号を作成するため
の水平同期信号を発生させる第４のカウンタとを含み、
第１および第３のカウンタは、選択手段から出力される
垂直同期信号を基準にリセットされるものである。

【００３０】この場合、第１のカウンタにより垂直周波
数変換処理手段の出力側および走査線変換処理手段の入
力側の基準となる水平同期信号を作成するための水平同
期信号を作り直し、第１のカウンタとは別の第３のカウ
ンタにより走査線変換処理手段の出力側の基準となる水
平同期信号を作成するための水平同期信号を発生させる
とともに、ＰＬＬ回路の基準パルスを作成し、垂直周波
数変換処理手段の出力側の基準となる垂直同期信号およ
び走査線変換処理手段の出力側の基準となる垂直同期信
号を作成するための垂直同期信号を基準に第１および第
３のカウンタをリセットしているので、走査線変換処理
手段による拡大および縮小処理によらず、装置の出力側
の水平同期信号およびクロックをほぼ一定に保つことが
可能となる。また、垂直周波数変換以降の各カウンタの
設定は、入力される映像信号の周波数や画素数に関わら
ず、常に走査線変換での変換比のみで決定されるため、
各カウンタの設定も容易となる。

【００３１】（８）第８の発明 第８の発明に係る映像信号変換装置は、第７の発明に係
る映像信号変換装置の構成において、第４のカウンタ
は、選択手段から出力される垂直同期信号を基準にリセ
ットされる。

【００３２】この場合、ＰＬＬ回路の基準パルスおよび
フィードバックパルスを出力する第３および第４カウン
タを同時にリセットすることができるので、当該ＰＬＬ
回路の発振動作を安定にすることができる。

【００３３】

【発明の実施の形態】以下、本発明の映像信号変換装置
の各実施の形態について説明する。本発明による映像信
号変換装置は、ＰＤＰ（プラズマディスプレイパネ
ル）、液晶パネル等のドットマトリックス表示を行う表
示装置に好適に用いられる映像信号を出力するものであ
り、マトリックス表示を行う表示装置であれば、ＣＲＴ
（陰極線管）等にも用いることができる。

【００３４】（第１の実施の形態）まず、本発明の第１
の実施の形態による映像信号変換装置について説明す
る。図１は、本発明の第１の実施の形態による映像信号
変換装置の構成を示すブロック図である。

【００３５】図１に示す映像信号変換装置は、画素変換
装置１およびフィールドメモリ部７を備える。画素変換
装置１は、メモリ制御処理部２、ＩＰ（インターレース
／プログレッシブ）変換処理部３、走査線変換処理部
４、水平画素変換処理部５および同期処理部６を含む。

【００３６】メモリ制御処理部２は、装置外部のＡＤ
（アナログ／デジタル）変換器（図示省略）によりデジ
タル化された映像信号ＤＶが入力され、書き込みおよび
読み出しアドレス等の制御信号を発生させてフィールド
メモリ部７へ出力し、フィールドメモリ部７との映像信
号の受け渡しを行う。

【００３７】ＩＰ変換処理部３は、メモリ制御処理部２
から出力される映像信号がインターレース信号であった
場合にプログレッシブ信号に変換し、逆にプログレッシ
ブ信号の場合にそのままスルーして走査線変換処理部４
へ出力する。

【００３８】走査線変換処理部４は、ＩＰ変換処理部３
から出力される映像信号の走査線数を増減させて垂直方
向の拡大処理および縮小処理を行う。水平画素変換処理
部５は、走査線変換処理部４から出力される映像信号の
水平画素数を増減して水平方向の拡大処理および縮小処
理を行い、変換された映像信号ＴＶを表示装置（図示省
略）へ出力する。

【００３９】同期処理部６は、外部から同期信号ＳＹが
入力され、この同期信号ＳＹを基に、メモリ制御処理部
２、ＩＰ変換処理部３、走査線変換処理部４および水平
画素変換処理部５の動作を適正に制御するため、所定の
クロック、水平同期信号および垂直同期信号を各ブロッ
クに与える。

【００４０】本実施の形態では、フィールドメモリ部７
が記憶手段に相当し、メモリ制御処理部２が垂直周波数
変換処理手段に相当し、ＩＰ変換処理部３がインターレ
ース／プログレッシブ変換処理手段に相当し、走査線変
換処理部４が走査線変換処理手段に相当し、水平画素変
換処理部５が水平画素変換処理手段に相当し、同期処理
部６が同期制御手段に相当する。

【００４１】次に、上記のように構成された映像信号変
換装置の動作について説明する。フィールドメモリ部７
は、ＩＰ変換および走査線変換に必要とされるフィール
ドのデータを蓄え、フィールドメモリ部７に蓄えられた
データを用いて、メモリ制御処理部２により垂直周波数
変換が行われ、ＩＰ変換処理部３によりＩＰ変換が行わ
れ、走査線変換処理部４により走査線変換が行われ、水
平画素変換処理部５により水平画素変換が行われる。な
お、垂直周波数変換、ＩＰ変換、走査線変換および水平
画素変換の各処理は、個別に行ってもよいし、このうち
の２つまたは３つの処理のみを行ってもよい。

【００４２】上記のように、フィールドメモリ部７は、
垂直周波数変換が必要な映像信号に対しては垂直周波数
変換用のメモリとして用いられ、ＩＰ変換が必要な映像
信号に対してＩＰ変換用のメモリとして用いられ、走査
線変換が必要な映像信号に対しては走査線変換用のメモ
リとして用いられる。

【００４３】このように、本実施の形態では、映像信号
を一か所のフィールドメモリ部７に一旦蓄え、フィール
ドメモリ部７に記憶したデータを用いて、垂直周波数変
換、ＩＰ変換、走査線変換および水平画素変換の各処理
を行うことにより、マトリックス表示を行う表示装置に
必要な上記の４つの処理を統合して行うシステムを構築
することができるとともに、各処理を分散して個々の回
路により行うシステムに対して回路構成を格段に簡略化
することができる。

【００４４】また、水平画素変換処理部５を後段に配置
することにより、ＡＤ（アナログ／デジタル）変換を行
う時のサンプリング周波数を予め低く設定しておき、フ
ィールドメモリ部７に取り込むデータ量を小さくし、最
後に水平画素変換処理部５により水平方向の拡大処理を
行うことにより、より少ないデータ量で上記の処理を行
うことができる。

【００４５】（第２の実施の形態）垂直周波数変換、Ｉ
Ｐ変換、走査線変換および水平画素変換を行う映像信号
変換装置を構成する場合、各ブロックの動作を適正に制
御するために、同期信号として、複数のクロック、水平
同期信号および垂直同期信号が必要となる。

【００４６】まず、クロックについて説明する。映像信
号変換装置の入力側のクロックは、デジタル化された映
像信号に同期し、アナログの映像信号をデジタルの映像
信号に変換する装置外部のＡＤ変換器のサンプリングク
ロックと同一のクロックとなる。このサンプリングクロ
ックは、図２に示すように、水平方向に８５２個の画素
を有するディスプレイパネルの場合、水平走査期間ｙお
よび有効映像期間ｘからサンプリングクロックの分周比
は、ｙ／ｘ×８５２となり、水平走査期間の大半が映像
データにより埋まった映像期間となる。

【００４７】ここで、図３の（ａ）に示すように、走査
線変換により２本の走査線を３本の走査線に増やし、走
査線変換前の２水平走査期間が走査線変換後の３水平走
査期間に対応する２→３変換の場合、映像期間が走査線
変換前の水平走査期間の２／３以上あった場合、映像期
間が走査線変換後の水平走査期間を越えてしまい、全て
の映像を写すことができなくなってしまう。

【００４８】このため、図３の（ｂ）に示すように、走
査線変換後のクロックの周波数を十分に高く設定してお
く必要がある。また、ＩＰ変換の場合も上記と同様であ
り、ＩＰ変換では水平同期信号の周波数が倍になるた
め、入力側の水平同期信号の半分の周期で有効映像期間
の全データが格納できるように、ＩＰ変換後のクロック
の周波数も十分に速いものでなければならない。

【００４９】一方、出力側のクロックの周波数は、次段
の回路が要求するクロックの周波数に設定しなければな
らない。したがって、垂直周波数変換、ＩＰ変換、走査
線変換および水平画素変換を行う映像信号変換装置のク
ロックとしては、サンプリングクロックと同じ入力側の
クロックと、ＩＰ変換および走査線変換を考慮して周波
数が十分に高くなるように設定された内部のクロック、
および次段の回路で要求される出力側のクロックの３つ
のクロックを用いることが好ましい。

【００５０】次に、上記の３種類のクロックの乗せ換え
について説明する。まず、入力側のクロックから内部の
クロックへの乗せ換えについて説明する。

【００５１】入出力のクロックを別々に設定できるデュ
アルポートのラインメモリやフィールドメモリといった
メモリを用いる場合は、クロックの乗せ換えを容易に行
うことができるが、フィールドメモリとして一般的に用
いられているＳＤＲＡＭ（Synchronous Dynamic Random
Access Memory) やＳＧＲＡＭ（Synchronous Graphics
Random Access Memory ）では、入出力のクロックを別
々に設定することができない。このため、クロックを書
き込み期間と読み出し期間とで時系列に分割する必要が
ある。

【００５２】しかしながら、メモリの動作周波数が速く
なると、このような回路を実現することは非常に困難で
あり、回路も複雑化してしまう。したがって、フィール
ドメモリは同一のクロックにより動作させることが好ま
しい。また、図３を用いて説明したように、ＩＰ変換を
考慮すると、フィールドメモリの出力は十分に速い周波
数であることが好ましい。したがって、入力側のクロッ
クから内部のクロックへの乗せ換えは、フィールドメモ
リへ入力される前にラインメモリを挿入し、このライン
メモリにより行うのが好ましい。

【００５３】次に、内部のクロックから出力側のクロッ
クへの乗せ換えについて図４を用いて説明する。走査線
変換前の有効映像期間が水平走査期間の８０％で、走査
線変換後の有効映像期間も８０％になるようにクロック
を設定し、走査線変換用のラインメモリによりクロック
の乗せ換えを同時に行う場合、図４の（ａ）に破線で示
すように、ラインメモリの書き込みクロックよりも読み
出しクロックが速いため、データの追い越しが発生す
る。具体的には、読み出し期間の領域Ａは直前の書き込
み期間の領域Ａに対応するが、読み出し期間の領域Ｂは
１ライン前の書き込み期間の領域Ｂに対応し、正確な走
査線変換ができなくなってしまう。

【００５４】一方、図４の（ｂ）に示すように、走査線
変換後にラインメモリを用いてクロックを変化させた場
合、追い越しまたは追い越されが発生しない。また、上
記のように走査線変換による拡大処理を行う場合等を考
慮すると、走査線変換では十分に速い周波数のクロック
が必要となるため、内部のクロックから出力側のクロッ
クへの乗せ換えは、走査線変換後の水平画素変換用のラ
インメモリにより行うことが適切である。

【００５５】次に、垂直同期信号および水平同期信号の
乗せ換えについて説明する。垂直同期信号の乗せ換え
は、映像信号を蓄えるメモリがフィールドメモリしか存
在しない場合、フィールドメモリを制御するメモリ制御
処理部の前後で行い、それと同時に水平同期信号の乗せ
換えを行う必要がある。なお、垂直周波数変換を行わな
い場合は、水平同期信号を乗せ換える必要はないように
思われるが、後述するように、水平同期信号は、走査線
変換時にも乗せ換える必要がある。したがって、垂直同
期信号としては、入力側の垂直同期信号および出力側の
垂直同期信号の２つの系統の垂直同期信号を用い、水平
同期信号としては、入力側の水平同期信号、内部の水平
同期信号および出力側の水平同期信号の３つの系統の水
平同期信号を用いることが好ましい。

【００５６】次に、本発明の第２の実施の形態による映
像信号変換装置について説明する。図５は、本発明の第
２の実施の形態による映像信号変換装置の構成を示すブ
ロック図である。上記の検討に基づき、本実施の形態で
は、クロックとしては入力側のクロック、内部のクロッ
クおよび出力側のクロックの３つのクロックを用い、垂
直同期信号としては入力側の垂直同期信号および出力側
の垂直同期信号の２つの系統の垂直同期信号を用い、水
平同期信号としては入力側の水平同期信号、内部の水平
同期信号および出力側の水平同期信号の３つの系統の水
平同期信号を用い、それぞれの切り替えを後述するよう
にして行っている。

【００５７】図５に示す映像信号変換装置は、水平フィ
ルタ１１、ラインメモリ１２，３１，５１，８１、フィ
ールドメモリ部７、メモリ制御部２１、ＩＰ変換部４
１、走査線変換部６１、水平圧縮部７１、水平拡大部９
１および同期処理部６を備える。

【００５８】水平フィルタ１１は、所定のサンプリング
クロックで外部のＡＤ変換器（図示省略）によりデジタ
ル化された映像信号ＤＶを入力され、このサンプリング
クロックと同一の入力側のクロックである第１のクロッ
クＣＬＫ１によりエッジエンハンス処理、ＬＰＦ（ロー
パスフィルタ）処理等の水平方向の処理を行う。なお、
水平フィルタ１１は必要に応じて付加されるものであ
り、省略することも可能である。

【００５９】ラインメモリ１２は、デュアルポートのラ
インメモリであり、書き込みクロックとして第１のクロ
ックＣＬＫ１が入力され、読み出しクロックとして内部
のクロックとなる第２のクロックＣＬＫ２が入力され、
入力側の水平同期信号である第１の系統の水平同期信号
Ｈ１に応じて動作する。

【００６０】メモリ制御部２１の入力側（書き込み制御
側）には、第１の系統の水平同期信号Ｈ１および入力側
の垂直同期信号である第１の系統の垂直同期信号Ｖ１が
入力され、その出力側（読み出し制御側）には、内部の
水平同期信号である第２の系統の水平同期信号Ｈ２およ
び出力側の垂直同期信号である第２の系統の垂直同期信
号Ｖ２が入力され、動作クロックは、第２のクロックＣ
ＬＫ２である。メモリ制御部２１は、上記の各信号に従
い、書き込みおよび読み出しアドレス等の制御信号を発
生させ、フィールドメモリ部７に対して映像信号の入出
力を行うとともに、映像信号の垂直周波数を第１の系統
の垂直同期信号Ｖ１の周波数から第２の系統の垂直同期
信号Ｖ２の周波数へ変換する。

【００６１】ラインメモリ３１は、ＩＰ変換用のデータ
を蓄えるラインメモリであり、入出力ともに第２のクロ
ックＣＬＫ２を基準にして第２の系統の水平同期信号Ｈ
２に応じて動作する。ＩＰ変換部４１は、第２のクロッ
クＣＬＫ２、第２の系統の水平同期信号Ｈ２および第２
の系統の垂直同期信号Ｖ２により動作し、前段のライン
メモリ３１から出力されるデータを用いてＩＰ変換のた
めの所定の演算を行い、入力される映像信号がプログレ
ッシブ信号の場合はスルーする。

【００６２】ラインメモリ５１は、走査線変換用のデー
タを蓄えるラインメモリであり、第２の系統の水平同期
信号Ｈ２から出力側の水平同期信号である第３の系統の
水平同期信号Ｈ３への乗せ換えを行い、動作クロックは
第２のクロックＣＬＫ２である。走査線変換部６１は、
第２のクロックＣＬＫ２、第３の系統の水平同期信号Ｈ
３および第２の系統の垂直同期信号Ｖ２により動作し、
ラインメモリ５１に蓄えたデータを用いて走査線変換の
ための所定の演算を行う。

【００６３】水平圧縮部７１は、第２のクロックＣＬＫ
２および第３の系統の水平同期信号Ｈ３により動作し、
走査線変換部６１から出力される映像信号に水平圧縮処
理を行い、その演算結果をラインメモリ８１に格納す
る。ラインメモリ８１は、水平画素変換用のデータを蓄
えるラインメモリであり、第２のクロックＣＬＫ２から
出力側のクロックである第３のクロックＣＬＫ３への乗
せ換えを行い、書き込み側のクロックは第２のクロック
ＣＬＫ２となり、読み出し側のクロックは第３のクロッ
クＣＬＫ３となり、第３の系統の水平同期信号Ｈ３に応
じて動作する。

【００６４】水平拡大部９１は、第３のクロックＣＬＫ
３を基準にして第３の系統の水平同期信号Ｈ３に応じて
動作し、ラインメモリ８１に蓄えられたデータを用いて
水平拡大処理を行う。同期処理部６は、外部から所定の
同期信号ＳＹを受け、同期信号として各ブロックへ上記
の第１ないし第３のクロックＣＬＫ１〜ＣＬＫ３、第１
ないし第３の系統の水平同期信号Ｈ１〜Ｈ３ならびに第
１および第２の系統の垂直同期信号Ｖ１，Ｖ２を出力す
る。

【００６５】図６は、図５に示す映像信号変換装置の各
同期信号を説明するためのタイミング図である。図６に
示すように、第１のクロックＣＬＫ１系の同期信号に
は、入力側の水平同期信号である第１の水平同期信号Ｈ
１１と、入力側の垂直同期信号である第１の垂直同期信
号Ｖ１１とがある。

【００６６】第２のクロックＣＬＫ２系の同期信号に
は、第１の水平同期信号Ｈ１１を第２のクロックＣＬＫ
２でラッチし直した第１のラッチ水平同期信号Ｈ１２
と、第１の垂直同期信号Ｖ１１を第２のクロックＣＬＫ
２でラッチし直した第１のラッチ垂直同期信号Ｖ１２と
があり、また、第２の水平同期信号Ｈ２１と、第２の水
平同期信号Ｈ２１を半位相遅らせた第２の遅延水平同期
信号Ｈ２Ｄと、第２の水平同期信号Ｈ２１の倍周波数の
第２の倍水平同期信号Ｈ２Ｈと、垂直周波数変換後（フ
ィールドメモリ後）の第２の垂直同期信号Ｖ２１があ
り、また、走査線変換後には、第３の水平同期信号Ｈ３
１と、第２の垂直同期信号Ｖ２１を第３の水平同期信号
Ｈ３１で同期させた第２のラッチ垂直同期信号Ｖ２Ｐと
がある。

【００６７】第３のクロックＣＬＫ３系には、第３の水
平同期信号Ｈ３１を第３のクロックＣＬＫ３でラッチし
直した第３のラッチ水平同期信号Ｈ３３がある。

【００６８】上記の同期信号のうち、第１の水平同期信
号Ｈ１１および第１のラッチ水平同期信号Ｈ１２が第１
の系統の水平同期信号Ｈ１となり、第１の垂直同期信号
Ｖ１１および第１のラッチ垂直同期信号Ｖ１２が第１の
系統の垂直同期信号Ｖ１となり、第２の水平同期信号Ｈ
２１、第２の遅延水平同期信号Ｈ２Ｄおよび第２の倍水
平同期信号Ｈ２Ｈが第２の系統の水平同期信号Ｈ２とな
り、第２の垂直同期信号Ｖ２１および第２のラッチ垂直
同期信号Ｖ２Ｐが第２の系統の垂直同期信号Ｖ２とな
り、第３の水平同期信号Ｈ３１および第３のラッチ水平
同期信号Ｈ３３が第３の系統の水平同期信号Ｈ３とな
り、それぞれ同期制御部６から各ブロックへ出力され
る。

【００６９】なお、ＩＰ変換時に水平同期信号および垂
直同期信号が同位相である場合を奇数フィールドとし、
半位相ずれている場合を偶数フィールドとする。また、
ＩＰ変換をしない場合、第２の水平同期信号Ｈ２１、第
２の遅延水平同期信号Ｈ２Ｄおよび第２の倍水平同期信
号Ｈ２Ｈは同じ信号となる。

【００７０】上記の各同期信号がどのように供給される
かについてさらに詳細に説明する。図７ないし図９は、
図５に示す映像信号変換装置の構成をさらに具体的に示
すブロック図である。

【００７１】図７に示すＡＤ変換器８は、図５に示す映
像信号変換装置外部に配置され、アナログの映像信号Ａ
Ｖをデジタルの映像信号に変換して水平フィルタ１１へ
出力する。水平フィルタ１１には、ＡＤ変換器８のサン
プリングクロックと同一の第１のクロックＣＬＫ１が供
給される。

【００７２】ラインメモリ１２は、２本の並列に並んだ
ラインメモリ１４ａ，１４ｂ、切り換え回路１３，１５
を含む。ラインメモリ１２の書き込み側には第１のクロ
ックＣＬＫ１および第１の水平同期信号Ｈ１１が供給さ
れ、その読み出し側には第２のクロックＣＬＫ２および
第１のラッチ水平同期信号Ｈ１２が供給される。

【００７３】フィールドメモリ部７は、フィールドメモ
リ７ａ，７ｂ，７ｃを含み、本実施の形態の場合、フィ
ールドメモリ７ａ，７ｂ，７ｃには、３２ビット幅の１
６Ｍビットの容量を有するＳＤＲＡＭが用いられてい
る。

【００７４】メモリ制御部２１は、書き込み制御部２
２、読み出し制御部２３、ビット幅変換部２４およびビ
ット幅逆変換部２５を含む。メモリ制御部２１は、３つ
のフィールドメモリ７ａ，７ｂ，７ｃを制御する。

【００７５】書き込み制御部２２は、第２のクロックＣ
ＬＫ２、第１のラッチ水平同期信号Ｈ１２および第１の
ラッチ垂直同期信号Ｖ１２を供給され、書き込みアドレ
スおよび制御信号を発生させ、フィールドメモリ７ａ，
７ｂ，７ｃの書き込み動作を制御する。

【００７６】読み出し制御部２３は、第２のクロックＣ
ＬＫ２、第２の水平同期信号Ｈ２１、第２の遅延水平同
期信号Ｈ２Ｄ、第２の倍水平同期信号Ｈ２Ｈおよび第２
の垂直同期信号Ｖ２１を供給され、読み出しアドレスお
よび制御信号を発生させ、フィールドメモリ７ａ，７
ｂ，７ｃの読み出し動作を制御する。

【００７７】ビット幅変換部２４は、ラインメモリ１２
から出力される映像信号のビット幅をフィールドメモリ
７ａ，７ｂ，７ｃのビット幅である３２ビット幅に変換
してフィールドメモリ７ａ，７ｂ，７ｃのうちの一つへ
出力する。ビット幅逆変換部２５は、フィールドメモリ
７ａ，７ｂ，７ｃから出力される３２ビット幅のデータ
を次段のラインメモリ３１が要求するビット幅に変換し
た信号Ｓ１〜Ｓ３を図８に示すラインメモリ３１へ出力
する。

【００７８】次に、図８に示すラインメモリ３１は、ラ
インメモリ３２ｂ，３２ｃ，３３ｂ，３３ｃ，３３ｄ，
３４ｂ，３４ｃを含む。ラインメモリ３１は、ＩＰ変換
用のデータを蓄えるラインメモリであり、その書き込み
側には第２のクロックＣＬＫ２および第２の遅延水平同
期信号Ｈ２Ｄが供給され、その読み出し側には第２のク
ロックＣＬＫ２、第２の水平同期信号Ｈ２１および第２
の遅延水平同期信号Ｈ２Ｄが供給される。

【００７９】ラインメモリ３２ｂ，３２ｃは直列に接続
され、ラインメモリ３３ｂ，３３ｃ，３３ｄは直列に接
続され、ラインメモリ３４ｂ，３４ｃは直列に接続さ
れ、それぞれ読み出しと次段の書き込みが同時に発生す
るように構成されている。

【００８０】ラインメモリ３２ｂ，３２ｃは、Ｎ＋１フ
ィールド（後フィールド）のデータを蓄えるラインメモ
リであり、フィールドメモリ部７からのスルー出力ＰＲ
ＥＡ、ラインメモリ３２ｂの出力ＰＲＥＢ、ラインメモ
リ３２ｃの出力ＰＲＥＣの順に古いラインの出力とな
る。

【００８１】ラインメモリ３３ｂ，３３ｃ，３３ｄは、
Ｎフィールド（自フィールド）のデータを蓄えるライン
メモリであり、フィールドメモリ部７からのスルー出力
ＭＩＤＡ、ラインメモリ３３ｂの出力ＭＩＤＢ、ライン
メモリ３３ｃの出力ＭＩＤＣ、ラインメモリ３３ｄの出
力ＭＩＤＤの順に古いライン出力となる。

【００８２】ラインメモリ３４ｂ，３４ｃは、Ｎ−１フ
ィールド（前フィールド）のデータを蓄えるラインメモ
リであり、フィールドメモリ部７からのスルー出力ＰＯ
ＳＡ、ラインメモリ３４ｂの出力ＰＯＳＢ、ラインメモ
リ３４ｃの出力ＰＯＳＣの順に古いラインの出力とな
る。

【００８３】ＩＰ変換部４１は、ハイパスフィルタ４２
ａ，４２ｂ、ローパスフィルタ４３、補間ライン合成部
４４および切り換え回路４５を含む。ＩＰ変換部４１
は、第２のクロックＣＬＫ２、第２の水平同期信号Ｈ２
１および第２の倍水平同期信号Ｈ２Ｈにより動作する。

【００８４】ハイパスフィルタ４２ａは、Ｎ＋１フィー
ルドの３ライン分のハイパスフィルタであり、ローパス
フィルタ４３は、Ｎフィールドの４ライン分のローパス
フィルタであり、ハイパスフィルタ４２ｂは、Ｎ−１フ
ィールドの３ライン分のハイパスフィルタである。

【００８５】補間ライン合成部４４は、ハイパスフィル
タ４２ａ，４２ｂおよびローパスフィルタ４３の出力か
ら補間ラインを合成し、切り換え回路４５へ出力する。
切り換え回路４５は、補間ラインの出力と現ラインの出
力ＭＩＤＣとを切り換えて出力し、入力される信号がプ
ログレッシブ信号である場合、常に現ライン側を選択す
る。なお、ラインメモリ３１およびＩＰ変換部４１とし
て、図３５に示す走査線変換回路と同様のものを用いた
が、この例に特に限定されず、他のＩＰ変換を行う回路
を用いてもよい。

【００８６】ラインメモリ５１は、ラインメモリ５２ａ
〜５２ｄを含む。ラインメモリ５１は、走査線変換用の
データを蓄えるラインメモリであり、その書き込み側は
第２のクロックＣＬＫ２および第２の倍水平同期信号Ｈ
２Ｈにより制御され、読み出し側は第２のクロックＣＬ
Ｋ２および第３の水平同期信号Ｈ３１により制御され
る。ラインメモリ５２ａ〜５２ｄは、読み出しと次段の
書き込みとが同時に発生するように構成され、出力ＰＡ
〜ＰＤをそれぞれ出力する。

【００８７】走査線変換部６１は、係数発生部６２、乗
算器６３ａ〜６３ｄおよび加算器６４を含む。走査線変
換部６１は、第２のクロックＣＬＫ２、第３の水平同期
信号Ｈ３１および第２のラッチ垂直同期信号Ｖ２Ｐによ
り動作する。

【００８８】乗算器６３ａ〜６３ｄは、ラインメモリ５
１の出力ＰＡ〜ＰＤの各データと係数発生部６２により
発生される係数とを掛け合わせる。加算器６４は、乗算
器６３ａ〜６３ｄから出力されるデータを加算し、走査
線変換後の映像データＳ４を図９に示す水平圧縮部７１
へ出力する。なお、走査線変換部６１として、図３７に
示す画像処理装置と同様のものを用いたが、この例に特
に限定されず、他の走査線変換を行う回路を用いてもよ
い。

【００８９】次に、図９に示す水平圧縮部７１は、第２
のクロックＣＬＫ２により動作し、係数発生部７２、ラ
ッチ回路７３、乗算器７４ａ，７４ｂおよび加算器７５
を含む。乗算器７４ａは、係数発生部７２から出力され
る係数と走査線変換後の映像データＳ４とを乗算し、乗
算器７４ｂは、係数発生部７２から出力される係数と走
査線変換後の映像データＳ４をラッチ回路７３により１
Ｔ（１クロック）でラッチしたデータとを乗算する。加
算器７５は、乗算器７４ａの出力および乗算器７４ｂの
出力を加算し、ラインメモリ８１へ出力する。

【００９０】ラインメモリ８１は、水平画素変換用のデ
ータを蓄えるラインメモリであり、その書き込み側は第
２のクロックＣＬＫ２および第３の水平同期信号Ｈ３１
により動作し、その読み出し側は第３のクロックＣＬＫ
３および第３のラッチ水平同期信号Ｈ３３により動作す
る。

【００９１】水平拡大部９１は、第３のクロックＣＬＫ
３により動作し、係数発生部９２、ラッチ回路９３、乗
算器９４ａ，９４ｂおよび加算器９５を含む。水平拡大
部９１は、水平圧縮部７１と同様に構成され、係数発生
部９２から出力される係数とラインメモリ８１から出力
されるデータとを乗算し、変換後の映像信号ＴＶを出力
する。

【００９２】なお、本実施の形態では、例えば、映像信
号のビット幅が８ビット幅でＲＧＢ方式の映像信号の場
合、８ビット×３＝２４ビット幅に対応する回路が設け
られ、また、ＹＵＶ方式の映像信号の場合、各ブロック
をＹ系とＵＶ系とに分けて構成してもよい。

【００９３】本実施の形態では、フィールドメモリ部７
が記憶手段に相当し、ラインメモリ１２およびメモリ制
御部２１が垂直周波数変換処理手段に相当し、ラインメ
モリ３１およびＩＰ変換部４１がインターレース／プロ
グレッシブ変換処理手段に相当し、ラインメモリ５１お
よび走査線変換部６１が走査線変換処理手段に相当し、
水平圧縮部７１、ラインメモリ８１および水平拡大部９
１が水平画素変換処理手段に相当し、同期処理部６が同
期制御手段に相当する。また、ラインメモリ１２が第１
のラインメモリに相当し、メモリ制御部２１が垂直周波
数変換手段に相当し、ラインメモリ３１が第２のライン
メモリに相当し、ＩＰ変換部４１がインターレース／プ
ログレッシブ変換手段に相当し、ラインメモリ５１が第
３のラインメモリに相当し、走査線変換部６１が走査線
変換手段に相当し、水平圧縮部７１が水平圧縮手段に相
当し、ラインメモリ８１が第４のラインメモリに相当
し、水平拡大部９１が水平拡大手段に相当する。

【００９４】以下、上記のように構成された映像信号変
換装置の各ブロックの動作およびデータの受け渡しにつ
いて説明する。

【００９５】まず、ラインメモリ１２について説明す
る。ラインメモリ１２は、クロックの乗せ換えすなわち
第１のクロックＣＬＫ１から第２のクロックＣＬＫ２へ
の乗せ換えを行うとともに、フィールドメモリ７ａ，７
ｂ，７ｃへ書き込むデータのバッファ的役割を行う。Ｉ
Ｐ変換を行う場合、３つのフィールドの情報が必要にな
るため、３つのフィールドメモリ７ａ，７ｂ，７ｃのす
べてが読み出し動作を行う。この場合、読み出し動作と
書き込み動作とが一致しないようにするためには、４つ
のフィールドメモリを持てばよいが、不経済となる。し
たがって、読み出し期間の間を縫って書き込み処理を行
うことができるように、ラインメモリ１２が挿入され
る。

【００９６】次に、メモリ制御部２１によるフィールド
メモリ７ａ〜７ｃの書き込みおよび読み出し動作につい
て説明する。図１０は、メモリ制御部２１によるフィー
ルドメモリ７ａ〜７ｃの書き込みおよび読み出し動作を
説明するためのタイミング図である。

【００９７】図１０の（ａ）に示すように、ＩＰ変換お
よび垂直周波数変換を行わない場合、フィールドメモリ
７ａに書き込まれたデータは、次のフィールドで読み出
される。このとき、フィールドメモリ７ｂが書き込み状
態にあり、すなわち３つのフィールドメモリ７ａ〜７ｃ
のうちの１つが書き込み状態にあり、他の１つが読み出
し状態にあり、残りの一つは何もしない状態にある。

【００９８】図１０の（ｂ）に示すように、ＩＰ変換を
行う場合、フィールドメモリ７ａ〜７ｃに書き込まれた
各データは３フィールド間保持され、書き込まれた次の
フィールドから３回読み出されることになる。例えば、
フィールドメモリ７ａに書き込まれたデータは、２フィ
ールド遅れて自フィールド（Ｎフィールド）のデータと
して出力される。この場合、例えば、フィールドメモリ
７ａに書き込みが発生している場合でも、フィールドメ
モリ７ａから読み出しが発生する。つまり、２つのフィ
ールドメモリが書き込み状態と読み出し状態とを時分割
に切り換え、残りの２つのフィールドメモリが読み出し
状態にある。このとき、ＩＰ変換処理の都合上、読み出
しを優先することになるため、以下に説明するように、
フィールドメモリ７ａ〜７ｃの書き込みバッファ用のラ
インメモリ１２が必要になる。

【００９９】図１０の（ｃ）に示すように、垂直周波数
変換、例えば４→３変換すなわち垂直周波数を８０Ｈｚ
から６０Ｈｚへ変換する場合、４フィールドのデータを
書き込んでもそのうち１回のデータは不要なデータとな
る。したがって、垂直周波数変換を行うときは、この不
要データを書き込まないように予め処理する。具体的に
は、読み出し側の１フィールド期間内に第１のラッチ垂
直同期信号Ｖ１２（入力側の垂直同期信号）が２回入力
されたフィールドの次のフィールドを書き込まないよう
に制御する。この結果、読み出し時は３つのフィールド
メモリ７ａ〜７ｃのデータがフィールドごとに順に読み
出されることになる。このとき、３つのフィールドメモ
リ７ａ〜７ｃのうちの１つが書き込み状態にあり、他の
１つが読み出し状態にあり、残りの一つは何もしない状
態にある。

【０１００】次に、ラインメモリ１２に２本のラインメ
モリ１４ａ，１４ｂを並列に用いている理由について説
明する。これは、ＩＰ変換時に第１のラッチ水平同期信
号Ｈ１２の周波数を第２の水平同期信号Ｈ２１の周波数
へ変換する必要があるためである。その原理について、
図１１を用いて説明する。

【０１０１】フィールドメモリ部７への書き込みが第１
のラッチ水平同期信号Ｈ１２により制御されるのに対
し、図１１に示す第２の水平同期信号Ｈ２１によりフィ
ールドメモリ部７から読み出しが行われている場合、ラ
インメモリ１４ａ，１４ｂでは、書き込みが優先され、
書き込まれていない期間でフィールドメモリ部７へデー
タが読み出される。

【０１０２】一方、図１０を用いて説明したように、Ｉ
Ｐ変換時に、フィールドメモリ部７は、書き込まれてい
る間に読み出しも同時に行わなければならない。この場
合、フィールドメモリ部７では読み出しが優先されるの
で、読み出しが発生していない期間にラインメモリ１４
ａ，１４ｂからのデータを受けなければならない。ま
た、入力側の第１のクロックＣＬＫ１に対して内部の第
２のクロックＣＬＫ２は十分に高い周波数であるため、
ＩＰ変換時では、ラインメモリ１４ａ，１４ｂの書き込
み期間に対して読み出し期間が短くなる。

【０１０３】これらの条件を総合すると、図１１の
（ａ）に示すように、１本のラインメモリでは、期間１
７１のようにどうしても書き込みに対して読み出しの追
い越しが発生してしまい、１ライン分の出力に対して、
複数のラインの情報が混在してしまう。これを避けるた
めに２本のラインメモリが用いられ、図１１の（ｂ）に
示すように、ラインメモリ１４ａ，１４ｂに書き込まれ
たデータは、第１のラッチ水平同期信号Ｈ１２が次に入
力されるまで保持され、次の第１のラッチ水平同期信号
Ｈ１２が入力されかつフィールドメモリ部７が読み出し
状態にない場合に、保持していたデータをフィールドメ
モリ部７へ書き込む。

【０１０４】このようして、ＩＰ変換時のように１つの
フィールドメモリに対して書き込みと読み出しとが混在
する場合でも、データの追い越しを避け、第１のラッチ
水平同期信号Ｈ１２を第２の水平同期信号Ｈ２１に変換
することができる。

【０１０５】次に、ＩＰ変換について説明する。図１２
は、最適フィルタ補間、フィールド間補間およびフィー
ルド内補間によるＩＰ変換の例を説明するための模式図
である。なお、図中、白丸は補間処理に用いられるライ
ンを示し、黒丸は補間ラインを示す。

【０１０６】本実施の形態では、上記したように、図１
２の（ａ）に示すように、ＩＰ変換用のラインメモリ３
１からの出力を用いて最適フィルタ補間によりＩＰ変換
を行っている。ＩＰ変換としては、その他にも図１２の
（ｂ）に示すように、前フィールドのデータをそのまま
もってくるフィールド間補間、図１２の（ｃ）に示すよ
うに自フィールドの上下の２つのラインから平均をとる
フィールド内補間があり、前者は静止画に適し、後者は
動画に適する。また、フィールド間補間およびフィール
ド内補間を動き検出することにより段階的に切り換えて
いる方法も一般的に広く用いられている。このように、
ＩＰ変換は、上記の最適フィルタ補間による例に特に限
定されず、上記のような他の種々のＩＰ変換を用いても
よい。

【０１０７】次に、ＩＰ変換および走査線変換における
データの転送タイミングについて説明する。

【０１０８】図１３は、ＩＰ変換を行う場合の走査線変
換前後の各ラインを説明するための模式図である。図１
３に示すラインＡ、ラインＣ、ラインＥ、ラインＧ、ラ
インＩ、ラインＫ、…は、入力される映像信号に実際に
あるラインであり、ハッチングで示したラインＢ、ライ
ンＤ、ラインＦ、ラインＨ、ラインＪ、…は、ＩＰ変換
により補間されるラインである。

【０１０９】また、図１３に示すように、ＩＰ変換後の
ラインに対して４→３変換の走査線変換を行い、奇数フ
ィールドのラインＡの位置に変換後の始めのライン１が
位置する場合、変換後のラインの位置は、ライン１、ラ
イン２、ライン３、ライン４、ライン５、ライン６、ラ
イン７、ライン８、…となる。一方、偶数フィールドの
場合には、奇数フィールドと比較して各ラインが半ライ
ン分遅れるため、奇数フィールドのラインＢの位置にラ
インＡが位置することになる。したがって、ライン４を
作成する場合、奇数フィールドではラインＥのデータを
最も強く反映させ、偶数フィールドではラインＤのデー
タを最も強く反映させるようにしなければならない。上
記のように、ＩＰ変換および走査線変換を行う場合、各
データは以下のタイミングで転送され処理される。

【０１１０】図１４は、奇数フィールドの場合のＩＰ変
換および走査線変換のデータの転送タイミングを説明す
るための図であり、図１５は、偶数フィールドの場合の
ＩＰ変換および走査線変換のデータの転送タイミングを
説明するための図である。なお、図１４および図１５で
は、ＩＰ変換用のラインメモリ３２ｂ，３２ｃ，３３ｂ
〜３３ｄ，３４ｂ，３４ｃを図１６に示すように模式的
に表し、走査線変換用のラインメモリ５２ａ〜５２ｄを
図１７に示すように模式的に表している。

【０１１１】まず、図１４に示す奇数フィールドの場合
について説明する。フィールドメモリ７ａ〜７ｃから出
力される映像データは、第２の水平同期信号Ｈ２１に対
して半位相ずれた第２の遅延水平同期信号Ｈ２Ｄに同期
して転送される。

【０１１２】例えば、第２の遅延水平同期信号Ｈ２Ｄを
基準にして、ラインＡのデータを出力ＭＩＤＡとして転
送すると同時にライン３３ｂに書き込みを行う。このと
き、Ｎ−１およびＮ＋１フィールドのラインＡは偶数フ
ィールドであるため、半位相遅れており、まだ転送され
ない。

【０１１３】次の第２の遅延水平同期信号Ｈ２Ｄが入力
されると、ラインＣのデータが出力ＭＩＤＡとして転送
され、Ｎ＋１およびＮ−１フィールドのラインＡのデー
タが出力ＰＲＥＡ、ＰＯＳＡとして転送されると同時に
ラインメモリ３３ｂ，３２ｂ，３４ｂに書き込まれ、ラ
インメモリ３３ｂのデータが次段のラインメモリ３３ｃ
に書き込まれる。

【０１１４】この結果、ラインメモリ３３ｃにはＮフィ
ールドのラインＡのデータが、ラインメモリ３３ｂには
ＮフィールドのラインＣのデータが、ラインメモリ３２
ｂにはＮ＋１フィールドのラインＡのデータが、ライン
メモリ３４ｂにはＮ−１フィールドのラインＡのデータ
がそれぞれ蓄えられることになる。

【０１１５】次に、第２の水平同期信号Ｈ２１が入力さ
れると、ラインメモリ３３ｃの出力ＭＩＤＣのみが出力
され、このとき、他のラインメモリのデータは次段のラ
インメモリへは書き込まれない。

【０１１６】次に、第２の遅延水平同期信号Ｈ２Ｄが入
力されると、ＮフィールドのラインＥのデータならびに
Ｎ−１およびＮ＋１フィールドのラインＣのデータがフ
ィールドメモリ７ａ〜７ｃから転送され、補間ラインＢ
のデータが合成されるとともに、次段のラインメモリへ
の書き込みが発生する。

【０１１７】このように、第２の遅延水平同期信号Ｈ２
Ｄが入力されると、フィールドメモリ７ａ〜７ｃからデ
ータが転送され、同時にラインメモリのデータが次段の
ラインメモリへ書き込まれてラインメモリ間でのデータ
のローテーションが行われ、、さらに補間ラインが合成
される。また、第２の水平同期信号Ｈ２１が入力される
と、ラインメモリ３３ｃの出力ＭＩＤＣのみが現ライン
のデータとして出力される。

【０１１８】次に、走査線変換用のラインメモリ５１に
は、ＩＰ変換部４１からデータが転送され、第２の倍水
平同期信号Ｈ２Ｈに同期して新しいラインのデータが書
き込まれ、同時に古いデータが消去されるように、次段
のラインメモリへの転送が行われる。

【０１１９】一方、ラインメモリ５１の読み出しは、第
３の水平同期信号Ｈ３１に同期して行われ、同時に係数
発生部６２からの出力に応じて演算が行われる。このと
き、係数発生部６２から走査線変換前のラインと走査線
変換後のラインとの位相によって適当な係数が発生され
る。例えば、ラインＡと同位相にあるライン１に対して
は、係数１が発生され、ラインＡのデータそのものが転
送される。

【０１２０】また、ラインＢとラインＣとを１：２の割
合で分割した位置にあるライン２を合成する場合、ライ
ンＢに対して係数２／３が、ラインＣに対して係数１／
３が、その他のラインに対して係数０がそれぞれ掛け合
わされ、加算器６４により常にゲインが１となるように
制御される。以降、図１４中に示された各係数により上
記と同様に乗算が行われていく。

【０１２１】このようにして合成されたデータが、水平
圧縮部７１を介してラインメモリ８１へ書き込まれる。
なお、図１４では走査線変換として４→３変換の場合を
示し、４周期分の第２の倍水平同期信号Ｈ２Ｈに対して
３周期分の第３の水平同期信号Ｈ３１が対応している。
また、第２の倍水平同期信号Ｈ２Ｈと第３の水平同期信
号Ｈ３１との位相関係も係数１となるライン１を合成す
るときに一致するように、第２の倍水平同期信号Ｈ２Ｈ
および第３の水平同期信号Ｈ３１が同期処理部６により
作成される。

【０１２２】次に、偶数フィールドの場合について説明
する。図１５に示すように、偶数フィールドの場合、前
後のフィールドのデータは、自フィールドのデータに対
して半位相進んだ状態にある。したがって、フィールド
メモリ７ａ〜７ｃからラインＡのデータが３フィールド
ともに同時に転送され、それぞれ出力ＰＲＥＡ，ＭＩＤ
Ａ，ＰＯＳＡとして出力され、同時にラインメモリ３２
ｂ，３３ｂ，３４ｂへ書き込まれる。その後、奇数フィ
ールドと同様に、第２の遅延水平同期信号Ｈ２Ｄに同期
してフィールドメモリ７ａ〜７ｃからの転送および次段
のラインメモリへの書き込みが行われ、第２の水平同期
信号Ｈ２１に同期して現ラインのデータが出力ＭＩＤＣ
として転送される。

【０１２３】次に、偶数フィールドの走査線変換につい
て説明する。奇数フィールドの場合、ラインＣのデータ
を走査線変換用のラインメモリ５１へ転送した時点で、
ライン１としてラインＡをラインメモリ５２ｃから読み
出していた。一方、偶数フィールドの場合、ライン１の
合成は、ラインＢのデータを転送した時点で行われ、ラ
インＡのさらに上にあるラインすなわち黒ラインのデー
タをラインメモリ５２ｃから読み出すことになる。以
降、奇数フィールドと同様に、ライン２は、例えばライ
ンＡのデータが２／３倍にされ、ラインＢのデータが１
／３倍にされ、両者が加算されて合成され、水平圧縮部
７１を介して水平画素変換用のラインメモリ８１へ書き
込まれる。

【０１２４】次に、ＩＰ変換を行わずに走査線変換を行
う場合について説明する。図１８は、ＩＰ変換を行わず
に走査線変換を行う場合のデータの転送タイミングを説
明するための図であり、図１９は、ＩＰ変換を行わない
場合の走査線変換前後の各ラインを説明するための模式
図である。

【０１２５】図１８および図１９に示すように、ＩＰ変
換を行わない場合、第２の水平同期信号Ｈ２１、第２の
遅延水平同期信号Ｈ２Ｄ、第２の倍水平同期信号Ｈ２Ｈ
がすべて同じ信号となり、現ラインの処理のみとなる。
したがって、第２の遅延水平同期信号Ｈ２Ｄが入力され
ると、自フィールドのデータのみがフィールドメモリ７
ａ〜７ｃから転送され、同時に前段のラインメモリから
次段のラインメモリへ順次データが書き込まれていくと
いう手順をとる。また、走査線変換用のラインメモリ５
１への転送では、第２の水平同期信号Ｈ２１（＝第２の
遅延水平同期信号Ｈ２Ｄ、第２の倍水平同期信号Ｈ２
Ｈ）に同期して出力ＭＩＤＣのデータが転送される。な
お、走査線変換部６１の動作は、図１４に示す奇数フィ
ールドの場合と同様である。

【０１２６】次に、ＩＰ変換時のデータ転送タイミング
についてさらに詳細に説明する。図２０は、ＩＰ変換時
のデータ転送タイミングを説明するための図であり、前
述した図１４および図１５を書き直した図である。

【０１２７】図２０の（ａ）に示すように、映像信号と
して、フィールドＡ，Ｂ，Ｃ，Ｄが順に入力され、その
同期信号である第１の水平同期信号Ｈ１１および第１の
垂直同期信号Ｖ１１の位相関係から、フィールドＡ，Ｃ
が偶数フィールドであり、フィールドＢ，Ｄが奇数フィ
ールドであり、各フィールドのライン番号が垂直期間の
始めから例えばフィールドＡではＡ１，Ａ２，Ａ３，…
であり、また、有効映像期間として、フィールドメモリ
７ａ〜７ｃに蓄えられるラインは５番目のラインＡ５，
Ｂ５，Ｃ５，Ｄ５，…からであると仮定する。この場合
のフィールドメモリ７ａ〜７ｃの出力シーケンスが図２
０の（ｂ）および（ｃ）に示されている。

【０１２８】まず、奇数フィールドの処理として、フィ
ールドＢに対する補間ラインを作成する場合について考
える。図２０の（ｂ）に示すように、第２の垂直同期信
号Ｖ２１が入力されて２ライン目から転送が開始される
と仮定すると、図１４に示す場合と同様に第２の遅延水
平同期信号Ｈ２Ｄによりフィールドメモリ７ａ〜７ｃか
らの転送が発生し、まず、ＮフィールドのラインＢ５の
データが出力ＭＩＤＡとして転送されるとともに、同時
にラインメモリ３３ｂに書き込まれる。このとき、Ｎ＋
１フィールドの出力ＰＲＥＡ、Ｎ−１フィールドの出力
ＰＯＳＡには出力は現れない。

【０１２９】このようにして、第２の遅延水平同期信号
Ｈ２Ｄを基準にして、例えば、出力ＭＩＤＡにラインＢ
８のデータが出力された時は、出力ＭＩＤＢにはライン
Ｂ７のデータが、出力ＭＩＤＣにはラインＢ６のデータ
が、出力ＭＩＤＤにはラインＢ５のデータが、出力ＰＯ
ＳＡにはラインＡ７のデータが、出力ＰＯＳＢにはライ
ンＡ６のデータが、出力ＰＯＳＣにはラインＡ５のデー
タが、出力ＰＲＥＡにはラインＣ７のデータが、出力Ｐ
ＲＥＢにはラインＣ６のデータが、出力ＰＲＥＣにはラ
インＣ５のデータがそれぞれ出力される。これらのすべ
てのデータまたは一部のデータを利用して、ラインＢ７
とラインＢ６との間の補間ラインが合成され、同時に次
段のラインメモリに順に各データが書き込まれ、データ
のローテーションがおこる。

【０１３０】次の第２の水平同期信号Ｈ２１が入力され
た時は、出力ＭＩＤＣにはラインＢ７のデータが書き込
まれているため、出力ＭＩＤＣのみから現ラインＢ７の
データが転送される。

【０１３１】このように、ＩＰ変換を行う期間は、第２
の遅延水平同期信号Ｈ２Ｄに同期してフィールドメモリ
７ａ〜ｃからのデータの転送、次段のラインメモリへの
データのローテーションおよび補間ラインの合成を行う
補間ライン合成期間１５１と、第２の水平同期信号Ｈ２
１に同期して現ラインのデータを読み出す現ライン転送
期間１５２とに分けられ、ＩＰ変換が行われる。

【０１３２】最後に、水平画素変換について説明する。
図２１は、水平画素変換の動作を説明するためのタイミ
ング図である。上記したように、水平画素変換を行うブ
ロックは、縮小処理を行う水平圧縮部７１と拡大処理を
行う水平拡大部９１とに分けられている。

【０１３３】水平圧縮部７１による縮小処理は、ライン
メモリ８１への書き込み時に行われる。図２１の（ａ）
は、水平画素変換として３→２変換を行う例を示してお
り、この場合、３→２変換であるため、第２のクロック
ＣＬＫ２の３クロックに１回はラインメモリ８１への書
き込みが発生しないことになる。なお、水平圧縮部７１
において、変換する画素の位置に応じた係数が係数発生
部７２から供給されて演算される処理は、走査線変換部
６１と基本的に同様である。

【０１３４】水平拡大部９１による拡大処理は、ライン
メモリ８１の読み出し時に行われる。図２１の（ｂ）で
は、水平画素変換として２→３変換を行う例を示してお
り、この場合、第３のクロックＣＬＫ３の３クロックに
１回はラインメモリ８１から読み出しが発生しないこと
になる。なお、水平拡大部９１において、変換する画素
の位置に応じた係数が係数発生部９２から供給されて演
算される処理は、走査線変換部６１と基本的に同様であ
る。

【０１３５】ここで、上記の拡大処理および縮小処理を
同時に行う場合の不都合について説明する。図２１の
（ｃ）に示すように、ラインメモリ８１の書き込み時に
拡大処理を行おうとすると、１クロック（１Ｔ）の期間
中に２つのデータを同時に作らなければならない。この
ような回路は複雑になってしまい、拡大率が大きくなっ
た場合には、同時に作成する画素数がさらに増加するた
め、あまり好ましくない。したがって、水平画素変換に
関しては、本実施の形態のように、水平圧縮部７１と水
平拡大部９１とを別々に使用し、その間に水平画素変換
用のデータを蓄えるラインメモリ８１を配置し、さらに
ラインメモリ８１によりクロックの書き換えを行うこと
が好ましい。

【０１３６】上記のように、本実施の形態では、垂直周
波数変換、ＩＰ変換、走査線変換および水平画素変換を
行う個別のブロック間で信号の受け渡しを適切なタイミ
ングで行うことができ、また、ＩＰ変換を行う場合の信
号の受け渡しおよびそのタイミングを明確にすることが
でき、マトリックス表示を行う表示装置に適した映像信
号への変換に要求される信号処理を総合的かつに簡単に
実現することができる。

【０１３７】（第３の実施の形態）次に、本発明の第３
の実施の形態について説明する。本実施の形態では、垂
直周波数変換およびフィールドメモリの前後で水平周波
数の変換（第１のラッチ水平同期信号Ｈ１２の周波数か
ら第２の水平同期信号Ｈ２１の周波数への変換）を行わ
ない場合に走査線変換を行うものである。

【０１３８】例えば、走査線変換として２→３変換の拡
大処理を行う場合、走査線変換後の第３の水平同期信号
Ｈ３１は、第１の水平同期信号Ｈ１１の１．５倍の周波
数となる。この場合、単純に出力側のクロック周波数も
１．５倍のものが必要となり、次段の回路には、高い周
波数に対応可能な回路が要求される。一方、縮小処理と
して３→２変換を行う場合、例えば第１の水平同期信号
Ｈ１１のライン数が５２５本であったとすると、変換後
の第３の水平同期信号Ｈ３１のライン数は、５２５×２
／３＝３５０ラインとなってしまう。このとき、垂直方
向の画素数が４８０ラインであるディスプレイパネルに
映像を出画する場合、１３０ライン分足りなくなってし
まう。したがって、次段以降でこの不足分に対策しない
限り、出力が不定となる。本実施の形態では、このよう
な課題を解決するため、以下のように構成されている。

【０１３９】図２２は、本発明の第３の実施の形態によ
る映像信号変換装置の要部の構成を示すブロック図であ
る。図２２に示す映像信号変換装置では、フィールドメ
モリ部７、メモリ制御部２１、同期処理部６を備える。
メモリ制御部２１は、読み出し開始アドレス発生部１０
１、黒ライン挿入部１０２を含む。同期処理部６は、読
み出し水平同期信号発生部１０３を含む。

【０１４０】読み出し開始アドレス発生部１０１は、図
７に示すフィールドメモリ部７の読み出し動作を制御す
る読み出し制御部２３の一部であり、読み出し開始アド
レスを発生させる。黒ライン挿入部１０２は、映像信号
の特定期間に黒ラインのデータを挿入する。

【０１４１】読み出し水平同期信号発生部１０３は、同
期処理部６内にあり、フィールドメモリ部７の読み出し
用の第２水平同期信号Ｈ２１を発生させる。なお、上記
の各ブロック以外の構成は、第２の実施の形態と同様で
あるので詳細な説明を省略する。

【０１４２】本実施の形態では、読み出し開始アドレス
発生部１０１がアドレス発生手段に相当し、黒ライン挿
入部１０２が黒ライン挿入手段に相当し、読み出し水平
同期信号発生部１０３が水平同期信号発生手段に相当
し、その他は第２の実施の形態と同様である。

【０１４３】図２３は、走査線変換による拡大処理時の
各水平同期信号のタイミング図であり、図２４は、走査
線変換による拡大処理を説明するための表示画像を示す
模式図であり、図２５は、拡大処理時のフィールドメモ
リ部７の書き込みおよび読み出しアドレスを説明するた
めの模式図である。

【０１４４】上記のような課題に対処するためには、拡
大処理時には、入力される映像信号により表示される表
示画像の上下のデータは不要であるため、フィールドメ
モリ部７の出力から上下のデータを切り落とし、同時に
フィールドメモリ部７の読み出し用の水平同期信号であ
る第２の水平同期信号Ｈ２１の周波数を下げ、走査線変
換後の第３の水平同期信号Ｈ３１の周波数が走査線変換
をしない場合と同等になるように操作すればよい。

【０１４５】具体的には、図２３に示すように、２→３
変換による拡大処理の場合、映像信号は、第１のラッチ
水平同期信号Ｈ１２に同期してライン１のデータから順
にフィールドメモリ部７に書き込まれる。読み出し水平
同期信号発生部１０３から出力されるフィールドメモリ
部７の出力側の水平同期信号である第２の水平同期信号
Ｈ２１は、２→３変換することを見越して、その周期が
予め１．５倍にされるとともに、不要な上下のデータが
切り落とされる。図２３では、入力される映像信号に対
してライン３から読み出される。

【０１４６】すなわち、図２５に示すように、すべての
映像信号を取り込むようにフィールドメモリ部７への書
き込み動作が制御され、一方、書き込み先頭アドレスよ
り大きい読み出し先頭アドレスを読み出し開始アドレス
発生部１０１により発生させ、不必要な上のラインのデ
ータを読み出さないように読み出し動作が制御される。
その後、走査線変換後の水平同期信号である第３の水平
同期信号Ｈ３１は、第１のラッチ水平同期信号Ｈ１２と
同じ周期になっているが、拡大処理は完了している。上
記の処理を表示画像により模式的に表すと、図２４に示
すようになる。

【０１４７】次に、縮小処理について図２６ないし図２
８を用いて説明する。図２６は、走査線変換による縮小
処理時の各水平同期信号のタイミング図であり、図２７
は、走査線変換による縮小処理を説明するための表示画
像を示す模式図であり、図２８は、縮小処理時のフィー
ルドメモリ部７の書き込みおよび読み出しアドレスを説
明するための模式図である。

【０１４８】図２６に示すように、４→３変換による縮
小処理の場合、フィールドメモリ部７の出力側の水平同
期信号である第２の水平同期信号Ｈ２１の周期を予め
０．７５倍にしておくことにより、走査線変換後の水平
同期信号である第３の水平同期信号Ｈ３１を一定に保つ
ことができる。

【０１４９】しかしながら、縮小処理の場合、映像期間
を表示画面の真ん中に持ってくるためには、その上下の
期間に何らかのダミー信号を挿入しなければならない。
このダミー信号として一般的には黒ラインのデータが用
いられるため、本実施の形態では、フィールドメモリ部
７からの読み出し時に、黒ライン挿入部１０２により黒
ラインのデータを挿入した後に書き込まれたデータを出
力し、さらに、書き込まれたデータの出力が終了した後
も、必要に応じて黒ラインのデータを挿入している。上
記の処理を表示画像により模式的に表すと、図２７に示
すようになる。

【０１５０】上記の場合、図２８に示すように、読み出
し開始アドレス発生部１０１は、黒ラインを挿入すると
きに読み出し先頭アドレスとして負の値を設定し、この
負の設定値をカウントアップし、このカウントアップ値
が負数の場合に黒ライン挿入部１０２を制御して黒ライ
ンのデータを挿入する。読み出し開始アドレス発生部１
０１は、カウントアップ値が０になった時点で、もとも
とフィールドメモリ部７に書き込まれているデータを読
み出すように動作し、また、書き込まれているデータが
終了した時点で再び黒ラインのデータを挿入するように
動作する。

【０１５１】このようにして、縮小処理時でも、不定デ
ータが出力されることがなく、かつ出力周波数を一定に
保つことができる。したがって、本実施の形態では、水
平同期信号およびクロックの周波数の変動を抑えること
ができ、次段の回路やディスプレイパネルを安定して動
作させることが可能となる。

【０１５２】（第４の実施の形態）次に、本発明の第４
の実施の形態による映像信号変換装置について説明す
る。図２９は、本発明の第４の実施の形態による映像信
号変換装置の要部の構成を示すブロック図である。

【０１５３】図２９に示す映像信号変換装置は、フィー
ルドメモリ部７、メモリ制御部２１および同期制御部６
を備える。フィールドメモリ部７は、フィールドメモリ
７ａ，７ｂ，７ｃを含み、同期制御部６は、フィールド
判別部１１１を含み、メモリ制御部２１は、書き込み制
御部１１２、読み出し制御部１１３、セレクタ１１４，
１１６、およびレジスタ１１５ａ，１１５ｂ，１１５ｃ
を含む。

【０１５４】フィールド判別部１１１は、第１の水平同
期信号Ｈ１１および第１の垂直同期信号Ｖ１１を受け、
フィールド判別情報として、入力された映像信号がイン
ターレース信号の場合、奇数フィールドの時は０を、偶
数フィールドの時は１をそれぞれ出力する。具体的に
は、図３０に示すように、第１の水平同期信号Ｈ１１に
対してデューティー比５０％の窓関数を発生させて、窓
関数がローレベルの期間に第１の垂直同期信号Ｖ１１の
エッジがあった場合、フィールド判別信号として０（ロ
ーレベル）を出力し、逆に窓関数がハイレベルの期間に
第１の垂直同期信号Ｖ１１のエッジがある場合、フィー
ルド判別信号として１（ハイレベル）を出力する。

【０１５５】書き込み制御部１１２は、フィールドメモ
リ７ａ〜７ｃの書き込み制御信号を発生するとともに、
セレクタ１１４へどのフィールドメモリ７ａ〜７ｃに書
き込みが行われているかを出力する。レジスタ１１５ａ
〜１１５ｃは、各フィールドメモリ７ａ〜７ｃに対応し
て設けられ、セレクタ１１４は、書き込みが起こってい
るフィールドメモリ７ａ〜７ｃに対応したレジスタ１１
５ａ〜１１５ｃにフィールド判別信号を出力する。レジ
スタ１１５ａ〜１１５ｃは、第１の垂直同期信号Ｖ１１
の位相をずらした垂直同期信号（図示省略）により書き
込みが起こっているフィールドのフィールド判別信号を
取り込む。

【０１５６】読み出し制御部１１３は、フィールドメモ
リ７ａ〜７ｃの読み出し制御信号を発生するとともに、
セレクタ１１６へどのフィールドメモリ７ａ〜７ｃから
読み出しが発生しているかを出力する。セレクタ１１６
は、読み出しが起こっているフィールドメモリ７ａ〜７
ｃに対応したレジスタ１１５ａ〜１１５ｃから、垂直周
波数変換後の第２の垂直同期信号Ｖ２１と同じ周期の読
み出し信号（図示省略）により、フィールドメモリ７ａ
〜７ｃから読み出されているフィールドのフィールド判
別信号を当該フィールドの映像信号にリンクさせて出力
する。なお、上記の各ブロック以外の構成は、第２の実
施の形態と同様であるので詳細な説明を省略する。

【０１５７】本実施の形態では、フィールド判別部１１
１が判別手段に相当し、書き込み制御部１１２、読み出
し制御部１１３、セレクタ１１４，１１６、およびレジ
スタ１１５ａ，１１５ｂ，１１５ｃがフィールド情報記
憶手段に相当し、その他は第２の実施の形態と同様であ
る。

【０１５８】次に、上記のように構成された映像信号変
換装置の垂直周波数変換の動作について説明する。図３
１は、図２９に示す映像信号変換装置の垂直周波数変換
の動作を説明するためのタイミング図である。図３１で
は、垂直周波数変換として３→２変換（９０Ｈｚ→６０
Ｈｚ）の場合を示している。

【０１５９】フィールド判別信号は、入力側の垂直同期
信号である第１のラッチ垂直同期信号Ｖ１２に対して図
示のようになっており、垂直周波数変換後の第２の垂直
同期信号Ｖ２１が図示のようになっているとする。この
場合、図１０の（ｃ）の場合と同様に、第２の垂直同期
信号Ｖ２１の周期の中に２回以上第１の垂直同期信号Ｖ
１２が入ってしまうと、次のフィールドはフィールドメ
モリ７ａ〜７ｃに書き込まれない。このため、各フィー
ルドが書き込まれるフィールドメモリは、フィールドメ
モリ７ｃ、×（書き込みなし）、フィールドメモリ７
ａ、フィールドメモリ７ｂ、×、フィールドメモリ７
ｃ、フィールドメモリ７ａ、×、…となる。

【０１６０】例えば、フィールドメモリ７ａにフィール
ド期間１８１のデータが書き込まれた時は、奇数フィー
ルドであるため、レジスタ１１５ａは、ローレベルの状
態になる。したがって、次にフィールドメモリ７ａから
データが読み出される期間１８２では、レジスタ１１５
ａからはローレベルの信号が読み出される。また、次に
フィールドメモリ７ａに書き込みが発生した時のフィー
ルドの状態も奇数フィールドであるから、レジスタ１１
５ａの状態は変化しない。したがって、その次に読み出
される時もフィールド判別信号はローレベルで読み出さ
れる。レジスタ５ｂ、１１５ｃについても上記と同様で
ある。

【０１６１】このようにして、フィールドメモリ７ａ〜
７ｃから読み出されているフィールドのフィールド判別
信号を当該フィールドの映像信号にリンクさせて出力
し、このフィールド判別信号に応じて以降のＩＰ変換が
行われる。なお、この場合のＩＰ変換は、前後のフィー
ルドが抜けるか抜けないかわからないため、補間ライン
は現フィールドのみで合成しなければならない。したが
って、本実施の形態のＩＰ変換は、図１２の（ｃ）に示
すフィールド内補間となる。

【０１６２】このようして、本実施の形態では、フィー
ルド判別信号も映像信号と同様に記憶することにより、
ＩＰ変換と垂直周波数変換とを両立することが可能とな
る。なお、ＩＰ変換と垂直周波数変換とを両立する理由
は、ビデオデッキの早送り時や巻戻し時に垂直周波数が
６０Ｈｚよりも大きくなってしまうことがあったり、Ｐ
Ｃ（パーソナルコンピュータ）信号の８５ＨｚのＸＧＡ
（Extended GraphicsArray)インターレースといった信
号に対応するためである。

【０１６３】（第５の実施の形態）次に、本発明の第５
の実施の形態による映像信号変換装置について説明す
る。図３２は、本発明の第５の実施の形態による映像信
号変換装置の構成を示すブロック図である。

【０１６４】図３２に示す映像信号変換装置は、メモリ
制御処理部２、ＩＰ変換処理部３、走査線変換処理部
４、水平画素変換処理部５、同期処理部６ａおよびフィ
ールドメモリ部７を備える。

【０１６５】メモリ制御処理部２は、例えば、図５に示
すラインメモリ１２およびメモリ制御部２１から構成さ
れ、装置外部のＡＤ変換器（図示省略）によりデジタル
化された映像信号ＤＶを受け、書き込みおよび読み出し
アドレス等の制御信号を発生させてフィールドメモリ部
７へ出力し、入力される映像信号をフィールドメモリ１
に書き込んだり、フィールドメモリ部７に書き込まれた
データを読み出したりして、フィールドメモリ部７との
間で映像信号の受け渡しを行うとともに、必要に応じて
垂直周波数変換を行う。

【０１６６】ＩＰ変換処理部３は、例えば、図５に示す
ラインメモリ３１およびＩＰ変換部４１から構成され、
メモリ制御処理部２から出力される映像信号がインター
レース信号であった場合にプログレッシブ信号に変換
し、逆にプログレッシブ信号の場合にそのままスルーし
て走査線変換処理部４へ出力する。

【０１６７】走査線変換処理部４は、例えば、図５に示
すラインメモリ５１および走査線変換部６１から構成さ
れ、ＩＰ変換処理部３の出力を受け、入力される映像信
号の走査線数を増減させて垂直方向の拡大処理および縮
小処理を行う。

【０１６８】水平画素変換処理部５は、例えば、図５に
示す水平圧縮部７１、ラインメモリ８１および水平拡大
変換部９１から構成され、走査線変換処理部４から出力
される映像信号の水平画素数を増減して水平方向の拡大
処理および縮小処理を行い、変換された映像信号ＴＶを
表示装置（図示省略）へ出力する。

【０１６９】同期処理部６ａは、ＰＬＬ（Phase Locked
Loop ）回路６０１，６０２、分周比カウンタ６０３，
６０４、水晶発振子６０５、メモリ出力同期発生部６０
６、Ｈカウンタ６０７、Ｖカウンタ６０８、セレクタ６
０９、フィールド判定部６１０、クロック乗せ換え部６
１１，６１２および位相制御部６１３〜６１７を含む。
なお、同期処理部６ａは、以下に説明する各同期信号お
よびクロック以外に各ブロックに必要とされる各同期信
号等を第２の実施の形態と同様に供給しているが、説明
を容易にするため、図示を省略している。

【０１７０】ＰＬＬ回路６０１は、外部からデジタル映
像信号ＤＶの水平同期信号ＨＳを入力され、入力側のク
ロックである第１のクロックＣＬＫ１を発生させる。分
周比カウンタ６０３は、ＰＬＬ回路６０１の分周比を決
定しすなわち第１のクロックＣＬＫ１を分周し、ＰＬＬ
回路６０１へのフィードバックパルスを発生させるとと
もに、当該パルスを水平同期信号Ｈ１１’として位相制
御部６１３およびクロック乗せ換え部６１１へ出力す
る。

【０１７１】位相制御部６１３は、入力される水平同期
信号Ｈ１１’および外部から入力されるデジタル映像信
号ＤＶの垂直同期信号ＶＳの位相を揃えるとともに両同
期信号をメモリ制御処理部２が必要とする位相およびパ
ルス幅に調整し、メモリ制御処理部２のラインメモリの
入力側の基準パルス（装置全体の入力側の基準パルス）
となる第１の水平同期信号Ｈ１１および第１の垂直同期
信号Ｖ１１としてメモリ制御処理部２へ出力する。

【０１７２】クロック乗せ換え部６１１は、入力される
水平同期信号Ｈ１１’および外部から入力されるデジタ
ル映像信号ＤＶの垂直同期信号ＶＳを内部のクロックで
ある第２のクロックＣＬＫ２によりラッチし直し、ラッ
チ水平同期信号Ｈ１２’およびラッチ垂直同期信号Ｖ１
２’を位相制御部６１４へ出力する。

【０１７３】位相制御部６１４は、入力されるラッチ水
平同期信号Ｈ１２’およびラッチ垂直同期信号Ｖ１２’
の位相を揃えるとともに両同期信号をメモリ制御処理部
２が必要とする位相およびパルス幅に調整し、メモリ制
御処理部２のラインメモリの出力側およびメモリ制御部
の入力側の基準パルスとなる第１のラッチ水平同期信号
Ｈ１２および第１のラッチ垂直同期信号Ｖ１２としてメ
モリ制御処理部２へ出力する。

【０１７４】フィールド判別部６１０は、例えば、図２
９に示すフィールド判別部１１１と同様に構成され、水
平同期信号Ｈ１１’および垂直同期信号ＶＳを受け、図
３０と同様に、水平同期信号Ｈ１１’に対してデューテ
ィー比５０％の窓関数を発生させて、窓関数がローレベ
ルの期間に垂直同期信号ＶＳのエッジがあった場合すな
わち奇数フィールドの場合、フィールド判別信号ＦＤと
してローレベルの信号を出力し、逆に窓関数がハイレベ
ルの期間に垂直同期信号ＶＳのエッジがある場合すなわ
ち偶数フィールドの場合、フィールド判別信号ＦＤとし
てハイレベルの信号を出力する。

【０１７５】水晶発振子６０５は、内部のクロックであ
る第２のクロックＣＬＫ２を発生させる。メモリ出力同
期発生部６０６は、第２のクロックＣＬＫ２およびフィ
ールド判別信号ＦＤ等を受け、メモリ制御処理部２のメ
モリ制御部の出力側の基準パルスとなる第２の水平同期
信号Ｈ２１、第２の遅延水平同期信号Ｈ２Ｄ、第２の倍
水平同期信号Ｈ２Ｈおよび第２の垂直同期信号Ｖ２１の
原型となる水平同期信号Ｈ２Ｖ、水平同期信号Ｈ２
１’、遅延水平同期信号Ｈ２Ｄ’および倍水平同期信号
Ｈ２Ｈ’を発生させ、水平同期信号Ｈ２ＶをＶカウンタ
６０８へ出力し、水平同期信号Ｈ２１’、遅延水平同期
信号Ｈ２Ｄ’および倍水平同期信号Ｈ２Ｈ’を位相制御
部６１５へ出力する。Ｖカウンタ６０８は、メモリ出力
同期発生部６０６から出力される水平同期信号Ｈ２Ｖを
分周し、垂直同期信号Ｖ２’をセレクタ６０９へ出力す
る。

【０１７６】セレクタ６０９は、位相制御部６１４から
出力される第１のラッチ垂直同期信号Ｖ１２およびＶカ
ウンタ６０８から出力される垂直同期信号Ｖ２’を受
け、メモリ制御処理部２により垂直周波数変換を行う場
合は垂直同期信号Ｖ２’を選択し、垂直周波数変換を行
わない場合は第１のラッチ垂直同期信号Ｖ１２を選択
し、垂直同期信号Ｖ２１’として位相制御部６１５へ出
力する。

【０１７７】位相制御部６１５は、入力される垂直同期
信号Ｖ２１’、水平同期信号Ｈ２１’、遅延水平同期信
号Ｈ２Ｄ’および倍水平同期信号Ｈ２Ｈ’の位相を揃え
るとともに各同期信号をメモリ制御処理部２が必要とす
る位相およびパルス幅に調整し、メモリ制御処理部２の
メモリ制御部の出力側の基準パルスとなる第２の垂直同
期信号Ｖ２１、第２の水平同期信号Ｈ２１、第２の遅延
水平同期信号Ｈ２Ｄおよび第２の倍水平同期信号Ｈ２Ｈ
としてメモリ制御処理部２へ出力するとともに、走査線
変換処理部４の入力側の基準パルス（走査線変換前の基
準パルス）となる第２の倍水平同期信号Ｈ２Ｈとして走
査線変換処理部４へ出力し、さらに、第２の垂直同期信
号Ｖ２１を位相制御部６１６へ出力する。

【０１７８】Ｈカウンタ６０７は、第２のクロックＣＬ
Ｋ２を分周し、水平同期信号Ｈ３１’を位相制御部６１
６へ出力するとともに、基準パルスとしてＰＬＬ回路６
０２へ出力する。位相制御部６１６は、入力される垂直
同期信号Ｖ２１および水平同期信号Ｈ３１’の位相を揃
えるとともに両同期信号を走査線変換処理部４が必要と
する位相およびパルス幅に調整し、走査線変換処理部４
の出力側の基準パルス（走査線変換後の基準パルス）と
なる第３の水平同期信号Ｈ３１および第２のラッチ垂直
同期信号Ｖ２Ｐとして走査線変換処理部４へ出力する。

【０１７９】ＰＬＬ回路６０２は、Ｈカウンタ６０７か
ら出力される水平同期信号Ｈ３１’を基準パルスとして
入力され、第３のクロックＣＬＫ３を発生させる。分周
比カウンタ６０４は、ＰＬＬ回路６０２の分周比を決定
しすなわち第３のクロックＣＬＫ３を分周し、ＰＬＬ回
路６０２へのフィードバックパルスを発生させるととも
に、当該パルスを水平同期信号Ｈ３３’として位相制御
部６１７へ出力する。

【０１８０】位相制御部６１７は、入力される水平同期
信号Ｈ３３’を水平画素変換処理部５が必要とする位相
およびパルス幅に調整し、水平画素変換処理部５のライ
ンメモリの出力側の基準パルス（装置全体の出力側の基
準パルス）となる第３のラッチ水平同期信号Ｈ３３とし
て走査線変換処理部４へ出力する。

【０１８１】また、メモリ出力同期発生部６０６は、セ
レクタ６０９により選択された垂直同期信号Ｖ２１’
（リセットパルスＲＳＴ）によりリセットされ、Ｈカウ
ンタ６０７は、位相制御部６１５から出力される第２の
垂直同期信号Ｖ２１（リセットパルスＲＳＴ）によりリ
セットされ、分周比カウンタ６０４は、クロック乗せ換
え部６１２により第２の垂直同期信号Ｖ２１を出力側の
クロックである第３のクロックＣＬＫ３によりラッチし
直したラッチ垂直同期信号Ｖ２３（リセットパルスＲＳ
Ｔ）によってリセットされる。なお、Ｈカウンタ６０７
および分周比カウンタ６０４のリセットパルスとして、
メモリ出力同期発生部６０６と同様に、セレクタ６０９
により選択された垂直同期信号Ｖ２１’を用いてもよ
い。

【０１８２】ここで、垂直周波数変換時にセレクタ６０
９がＶカウンタ６０８の出力Ｖ２’を選択するため、メ
モリ出力同期発生部６０６は、自分自身で作った水平同
期信号Ｈ２Ｖを基準に作成された垂直同期信号Ｖ２’に
よりリセットされ、一見意味がないように思われる。

【０１８３】しかしながら、例えば、図３２に示す映像
信号変換装置をＬＳＩにより作成し、複数のＬＳＩを同
期運転するときに、他のＬＳＩから垂直周波数変換後の
垂直同期信号が入力される場合を考えると、メモリ出力
同期発生部６０６のリセット機能が重要となる。この場
合、Ｖカウンタ６０８にもリセット機能が必要であるこ
とは言うまでもない。なお、図３２に示す映像信号変換
装置をＬＳＩにより作成する場合、製造プロセスによる
制約によりＰＬＬ回路６０１，６０２および水晶発振子
６０５は集積化されず、別部品から作成され、ＬＳＩに
外付けされる。

【０１８４】次に、図３２に示すメモリ出力同期発生部
６０６についてさらに詳細に説明する。図３３は、図３
２に示すメモリ出力同期発生部６０６の一例の構成を示
すブロック図である。

【０１８５】図３３に示すように、メモリ出力同期発生
部６０６は、Ｈカウンタ７０１、２分周矩形波発生部７
０２、２分周回路７０３、マルチプレクサ７０４、セレ
クタ７０５，７０６およびＯＲゲート７０７を含む。

【０１８６】Ｈカウンタ７０１は、第２のクロックＣＬ
Ｋ２を分周し、第２の水平同期信号Ｈ２１の倍周波数の
倍水平同期信号ＨＰを２分周矩形波発生部７０２、２分
周回路７０３、マルチプレクサ７０４およびセレクタ７
０６の１側へ出力する。２分周矩形波発生部７０２は、
倍水平同期信号ＨＰを２分周し、デューティー比５０％
の矩形波である２分周矩形波ＤＴを発生する。また、２
分周矩形波発生部７０２は、セレクタ６０８から出力さ
れる垂直同期信号Ｖ２’（リセットパルスＲＳＴ）によ
りリセットされ、リセットされたときにフィールド判別
部６１０から出力されるフィールド判別信号ＦＤの値を
初期値として２分周矩形波ＤＴをマルチプレクサ７０４
へ出力する。

【０１８７】マルチプレクサ７０４は、２分周矩形波Ｄ
Ｔがローレベル（０）のときに倍水平同期信号ＨＰを０
側に出力し、２分周矩形波ＤＴがハイレベル（１）のと
きに倍水平同期信号ＨＰを１側に出力する。

【０１８８】したがって、フィールド判別信号ＦＤがロ
ーレベル（０）のときにマルチプレクサ７０４の０側の
出力は、垂直同期信号ＶＳと同期し位相ずれのないパル
スとなり、水平同期信号Ｈ２１’として位相制御部６１
５、セレクタ７０５の１側およびＯＲゲート７０７へ出
力され、マルチプレクサ７０４の１側の出力は、水平同
期信号Ｈ２１’に対して半位相ずれたパルスとなり、セ
レクタ７０５の１側へ出力される。

【０１８９】一方、フィールド判別信号ＦＤがハイレベ
ル（１）のときにマルチプレクサ７０４の０側の出力
は、半位相ずれたパルスとなり、水平同期信号Ｈ２１’
として位相制御部６１５、セレクタ７０５の１側および
ＯＲゲート７０７へ出力され、マルチプレクサ７０４の
１側の出力は、位相ずれのないパルスとなり、セレクタ
７０５の１側へ出力される。

【０１９０】セレクタ７０５は、装置内部で発生される
ＩＰ変換信号ＩＰＳに応じて選択動作を行い、ＩＰ変換
を行う場合すなわちＩＰ変換信号ＩＰＳがハイレベル
（１）のときにマルチプレクサ７０４の１側の出力を選
択して遅延水平同期信号Ｈ２Ｄ’として位相制御部６１
５およびＯＲゲート７０７へ出力する。

【０１９１】また、セレクタ７０５は、ＩＰ変換を行わ
ない場合すなわちＩＰ変換信号ＩＰＳがローレベル
（０）のときにマルチプレクサ７０４の０側の出力を選
択して遅延水平同期信号Ｈ２Ｄとして位相制御部６１５
およびＯＲゲート７０７へ出力する。したがって、ＩＰ
変換を行わない場合、上記のフィールド判別信号ＦＤが
ローレベルの場合と同じになるが、水平同期信号Ｈ２
１’が遅延水平同期信号Ｈ２Ｄ’として出力され、図６
に示すように、第２の遅延水平同期信号Ｈ２Ｄを第２の
水平同期信号Ｈ２１と同じパルスにすることができる。

【０１９２】ＯＲゲート７０７は、マルチプレクサ７０
４から出力される水平同期信号Ｈ２１’とセレクタ７０
５から出力される遅延水平同期信号Ｈ２Ｄ’とをＯＲ演
算し、第２の水平同期信号Ｈ２１の倍周波数の倍水平同
期信号Ｈ２Ｈ’を位相制御部６１５へ出力する。

【０１９３】２分周回路７０３は、Ｈカウンタ７０１か
ら出力される倍水平同期信号ＨＰを２分周し、セレクタ
７０６の０側へ出力する。セレクタ７０６は、ＩＰ変換
信号ＩＰＳに応じて選択動作を行い、ＩＰ変換を行う場
合すなわちＩＰ変換信号ＩＰＳがハイレベル（１）のと
きにＨカウンタ７０１の出力を選択し、ＩＰ変換を行わ
ない場合すなわちＩＰ変換信号ＩＰＳがローレベル
（０）のときに２分周回路７０３の出力を選択し、水平
同期信号Ｈ２ＶとしてＶカウンタ６０８へ出力する。

【０１９４】このように、Ｖカウンタ６０８に入力され
る水平同期信号Ｈ２Ｖは、ＩＰ変換時はＨカウンタ７０
１の出力がそのまま使用され、ＩＰ変換を行わないとき
には２分周回路７０３の出力が使用される。したがっ
て、ＩＰ変換を行わない場合、Ｈカウンタ７０１の出力
を２分周し、常に垂直同期信号と位相のあった水平同期
信号から垂直同期信号が作成される。また、ＩＰ変換を
行う場合、ＩＰ変換後の水平同期信号Ｈ２Ｈの原型とな
る水平同期信号ＨＰをカウントアップして垂直同期信号
が作成され、ＩＰ変換の有無に関わらず垂直周波数変換
に使用する垂直同期信号Ｖ２１を整合性よく作成するこ
とができる。

【０１９５】また、Ｈカウンタ７０１、２分周矩形波発
生部７０２および２分周回路７０３はいずれもセレクタ
６０９により選択された垂直同期信号Ｖ２１’（リセッ
トパルスＲＳＴ）によってリセットされる。

【０１９６】なお、メモリ出力同期発生部６０６の構成
は、上記の例に特に限定されず、メモリ制御処理部２の
出力動作を制御する各同期信号Ｈ２１，Ｈ２Ｄ、Ｈ２
Ｈ、Ｖ２１の原型となる同期信号を発生することができ
れば、他の構成の回路を用いてもよい。

【０１９７】図３４は、図３３に示すメモリ出力同期発
生部６０６の動作の一例を説明するためのタイミング図
である。図３４に示すタイミング図は、奇数フィールド
の映像信号をＩＰ変換する場合のタイミング図である。

【０１９８】図３４に示すように、Ｈカウンタ７０１か
ら倍水平同期信号ＨＰが出力されているときに、リセッ
トパルスＲＳＴがＨカウンタ７０１に入力されると、倍
水平同期信号ＨＰがリセットされる。このとき、映像信
号が奇数フィールドであるため、フィールド判別信号Ｆ
Ｄがローレベルで出力されており、リセットパルスＲＳ
Ｔにより２分周矩形波発生部７０２もリセットされる
と、２分周矩形波発生部７０２の２分周矩形波ＤＴがロ
ーレベルで出力され、以降デューティー比が５０％にな
るように２分周矩形波ＤＴはローレベルおよびハイレベ
ルを繰り返す。

【０１９９】このとき、ＩＰ変換を行うためにＩＰ変換
信号ＩＰＳがハイレベルで出力されているため、マルチ
プレクサ７０４およびセレクタ７０５により、２分周矩
形波ＤＴがローレベルの期間にある倍水平同期信号ＨＰ
のパルスが水平同期信号Ｈ２１’として出力され、最終
的に第２の水平同期信号Ｈ２１が図示のように出力さ
れ、２分周矩形波ＤＴがハイレベルの期間にある倍水平
同期信号ＨＰのパルスが遅延水平同期信号Ｈ２Ｄ’とし
て出力され、最終的に第２の遅延水平同期信号Ｈ２Ｄが
図示のように出力される。

【０２００】また、ＯＲゲート７０７により水平同期信
号Ｈ２１’と遅延水平同期信号Ｈ２Ｄ’がＯＲ演算さ
れ、倍水平同期信号ＨＰと同様のパルスが倍水平同期信
号Ｈ２Ｈ’として出力され、最終的に第２の倍水平同期
信号Ｈ２Ｈが図示のように出力される。

【０２０１】また、セレクタ７０６により倍水平同期信
号ＨＰが水平同期信号Ｈ２ＶとしてＶカウンタ６０８へ
出力され、分周等された後、最終的に第２の垂直同期信
号Ｖ２１が図示のように出力される。

【０２０２】上記のようにして、メモリ出力同期発生部
６０６により奇数フィールドの映像信号をＩＰ変換する
場合のメモリ制御処理部２の出力側の基準パルスとなる
第２の垂直同期信号Ｖ２１、第２の水平同期信号Ｈ２
１、第２の遅延水平同期信号Ｈ２Ｄおよび第２の倍水平
同期信号Ｈ２Ｈを作成することができる。また、上記と
同様にして、図６に示す他の場合の各同期信号を作成す
ることができる。

【０２０３】本実施の形態では、フィールドメモリ部７
が記憶手段に相当し、メモリ制御処理部２が垂直周波数
変換処理手段に相当し、ＩＰ変換処理部３がインターレ
ース／プログレッシブ変換処理手段に相当し、走査線変
換処理部４が走査線変換処理手段に相当し、水平画素変
換処理部５が水平画素変換処理手段に相当し、同期処理
部６ａが同期制御手段に相当し、メモリ出力同期発生部
６０６が第１の水平同期信号発生手段に相当し、Ｖカウ
ンタ６０８が垂直同期信号発生手段に相当し、Ｈカウン
タ６０７および分周比カウンタ６０４が第２の水平同期
信号発生手段に相当し、セレクタ６０９が選択手段に相
当する。また、Ｈカウンタ７０１が第１のカウンタに相
当し、Ｖカウンタ６０８が第２のカウンタに相当し、Ｈ
カウンタ６０７が第３のカウンタに相当し、分周比カウ
ンタ６０４が第４のカウンタに相当する。

【０２０４】次に、上記のように構成された映像信号変
換装置の走査線変換処理について説明する。

【０２０５】例えば、２→３変換（１．５倍）による拡
大処理の場合、第３の実施の形態と同様に、図２４に示
すように、メモリ制御処理部２の出力時点では、拡大処
理によって不必要となる上下部分をカットした中央部の
みを切り取り、走査線変換処理部４により中央部のみを
拡大処理し、ディスプレイパネルが必要とするライン数
に変換する。このとき、図２３と同様に、走査線変換処
理部４の入力側の基準パルス（走査線変換前の水平同期
信号）となる第２の倍水平同期信号Ｈ２Ｈの周波数を下
げ、走査線変換処理部４の出力側の基準パルス（走査線
変換後の水平同期信号）となる第３の水平同期信号Ｈ３
１の周波数は、どのような信号が入力され、かつ、どの
ような変換を行う場合でも一定の周波数となるように操
作する。

【０２０６】上記の変換処理を行うためには、第１のラ
ッチ水平同期信号Ｈ１２と独立した周期を有する他の水
平同期信号が必要となり、メモリ出力同期発生部６０６
および位相制御部６１５により第１のラッチ水平同期信
号Ｈ１２と独立して第２の倍水平同期信号Ｈ２Ｈ等を発
生させている。

【０２０７】また、Ｈカウンタ６０７の設定値は、メモ
リ出力同期発生部６０６のＨカウンタ７０１の設定値と
密接に関係している。例えば、１．５倍の拡大処理を行
う場合、走査線変換前の第２の倍水平同期信号Ｈ２Ｈの
２周期が走査線変換後の第３の水平同期信号Ｈ３１の３
周期にならなければならない。つまり、Ｈカウンタ７０
１，６０７の設定値は、ＩＰ変換を行う場合、一定期間
内に含まれるライン数の逆数比である３：２に設定しな
ければならない。したがって、走査線変換処理部４が
ｍ：ｎの拡大処理を行う場合、ＩＰ変換時は、Ｈカウン
タ７０１の設定値とＨカウンタ６０７の設定値との比
は、ｎ：ｍの比にする必要がある。なお、ＩＰ変換を行
わない場合も、Ｈカウンタ７０１から出力される倍水平
同期信号ＨＰをマルチプレクサ７０４で２分周したパル
スがＨ２Ｈ’となるため、Ｈカウンタ７０１の設定値と
Ｈカウンタ６０７の設定値との比はｎ：ｍの比に保たれ
る。

【０２０８】このようにして、フィールドメモリ部７か
らの映像データの読み出し速度を遅くすることができる
とともに、映像データの不要部分を記憶しないため、フ
ィールドメモリ部７の記憶容量を削減することができ
る。

【０２０９】次に、例えば、４→３変換（０．７５倍）
による縮小処理の場合、第３の実施の形態と同様に、図
２７に示すように、メモリ制御処理部２の出力時点で上
下にダミーの黒データを挿入し、ライン数をあらかじめ
多めにしておいてから走査線変換処理部４により縮小処
理を行う。このとき、図２６と同様に、走査線変換処理
部４の入力側の基準パルス（走査線変換前の水平同期信
号）となる第２の倍水平同期信号Ｈ２Ｈの周期を予め
０．７５倍しておき、走査線変換後の第３の水平同期信
号Ｈ３１の周波数は、どのような信号が入力され、か
つ、どのような変換を行う場合でも一定の周波数となる
ように操作する。

【０２１０】また、ＰＬＬ回路６０１から出力される第
１のクロックＣＬＫ１がＡＤ変換器でのサンプリングク
ロックとして用いられるのが一般的であり、分周比カウ
ンタ６０３は、基本的には入力される映像信号のドット
クロックと第１のクロックＣＬＫ１が同一の発振周波数
となるように設定される。分周比カウンタ６０４は、出
力される映像信号のすべての水平画素が１水平期間内に
十分に入るように、また後段の回路が要求する１水平期
間内のクロック数になるように設定される。Ｖカウンタ
６０８は、垂直同期信号Ｖ２’の周波数が後段の回路等
の要求する垂直周波数となるように設定される。

【０２１１】上記のように、後段の回路等が要求するラ
イン数、クロック数および走査線変換の変換比から逆算
してメモリ制御処理部２の出力側以降の各同期信号の周
波数を定めることにより、装置の出力側の水平同期信号
やクロックの周波数を一定に保つことが可能となり、こ
れは入力される映像信号の周波数や画素数に関わらず、
常に走査線変換での変換比のみで決定され、各カウンタ
の設定も容易となる。

【０２１２】上記のように、本実施の形態では、メモリ
制御処理部２の後に走査線変換処理部４を配置する場合
において、垂直周波数変換の有無に関わらず、メモリ制
御処理部２の出力側の基準パルスとなる第２の水平同期
信号Ｈ２１をメモリ出力同期発生部６０６等により作り
直し、メモリ出力同期発生部６０６とは別のＨカウンタ
６０７により第３のクロックＣＬＫ３を発生させるＰＬ
Ｌ回路６０２の基準パルスを作成し、メモリ出力同期発
生部６０６を第２の垂直同期信号Ｖ２１の原型となる垂
直同期信号Ｖ２１’によりリセットし、Ｈカウンタ６０
７を第２の垂直同期信号Ｖ２１によりリセットし、第２
の垂直同期信号Ｖ２１を第３のクロックＣＬＫ３により
ラッチし直したラッチ垂直同期信号Ｖ２３により分周比
カウンタ６０４をリセットすることにより、各回路をメ
モリ制御処理部２の出力側以降の基準パルスとなる第２
の系統の垂直同期信号によりリセットしている。したが
って、走査線変換処理部４による拡大および縮小処理に
よらず、装置の出力側の水平同期信号およびクロックを
一定に保つことが可能となる。

【０２１３】また、分周比カウンタ６０４にリセット機
能がなくても、ＰＬＬ回路６０２の追従範囲であれば、
クロックは発生する。しかし、ＰＬＬ回路６０２の基準
パルスとフィードバックパルスの位相関係が大きくずれ
ると、ＰＬＬ回路６０２がロックするまでの間、映像が
乱れたり、トップカールが発生する。このため、リセッ
ト機能を分周比カウンタ６０４にも設け、基準パルスと
フィードバックパルスを同時にリセットすることによっ
て、ＰＬＬ回路６０２の発振動作を安定にしている。

【０２１４】なお、図３２に示す例では、第２のクロッ
クＣＬＫ２を発生させるために水晶発振子６０５を用い
たが、これは装置の内部の動作として、例えば、フィー
ルドメモリ部７のインターフェースやＩＰ変換等で速い
クロックが要求される場合に、装置の入力側の第１のク
ロックＣＬＫ１および装置の出力側の第３のクロックＣ
ＬＫ３よりも速い装置の内部の第２のクロックＣＬＫ２
を用いるときのものである。したがって、装置の動作速
度の面で問題がなければ、水晶発振子を用いずに入力側
の第１のクロックＣＬＫ１を第２のクロックＣＬＫ２の
代わりとして用いてもよい。

【０２１５】逆に、水晶発振子６０５を用いる利点とし
ては、前述したように速い動作が要求されるときに有利
であるだけでなく、非同期クロックであるので、ディス
プレイパネル上に出画されるクロック妨害が発生しにく
く目立たないこと、また仮に入力側の同期やクロックが
乱れても、出力側は安定した同期およびクロックが保証
できること等があげられる。

【０２１６】また、上記の説明では、各同期信号の位相
等を調整するために位相制御部６１３〜６１７を用いた
が、各同期信号が各ブロックで直接使用できる場合は、
位相制御部を省略してもよく、また、位相制御部の挿入
位置も、上記の例に特に限定されず、例えば、Ｈカウン
タ７０１の後に挿入する等の種々の変更が可能である。

【０２１７】

【発明の効果】本発明によれば、一つの記憶手段に記憶
されている映像信号の垂直周波数を変換し、垂直周波数
変換された映像信号がインターレース信号の場合にイン
ターレース信号からプログレッシブ信号へ変換し、イン
ターレース／プログレッシブ変換された映像信号の走査
線数を変換し、走査線変換された映像信号の水平画素数
を変換しているので、一カ所に蓄えられた少ないデータ
量の映像信号を用いて１つのシステムとして総合的に無
駄なく、垂直周波数変換、ＩＰ変換、走査線変換および
水平画素変換を行い、映像信号を表示装置に適する映像
信号に変換することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態による映像信号変換
装置の構成を示すブロック図

【図２】水平走査期間と有効映像期間との関係を説明す
るための模式図

【図３】走査線変換前後の水平走査期間と映像期間との
関係を説明するためのタイミング図

【図４】クロックを乗せ換えた場合の走査線変換前後の
水平走査期間と映像期間との関係を説明するためのタイ
ミング図

【図５】本発明の第２の実施の形態による映像信号変換
装置の構成を示すブロック図

【図６】図５に示す映像信号変換装置の同期信号のタイ
ミングを説明するための図

【図７】図５に示す映像信号変換装置の詳細な構成を示
す第１のブロック図

【図８】図５に示す映像信号変換装置の詳細な構成を示
す第２のブロック図

【図９】図５に示す映像信号変換装置の詳細な構成を示
す第３のブロック図

【図１０】図７に示すメモリ制御部によるフィールドメ
モリの書き込みおよび読み出し動作を説明するためのタ
イミング図

【図１１】ラインメモリの動作を説明するためのタイミ
ング図

【図１２】最適フィルタ補間、フィールド間補間および
フィールド内補間を説明するための模式図

【図１３】ＩＰ変換を行う場合の走査線変換前後の各ラ
インを説明するための模式図

【図１４】奇数フィールドの場合のＩＰ変換および走査
線変換のデータの転送タイミングを説明するための図

【図１５】偶数フィールドの場合のＩＰ変換および走査
線変換のデータの転送タイミングを説明するための図

【図１６】ＩＰ変換用のラインメモリを模式的に示す図

【図１７】走査線変換用のラインメモリを模式的に示す
図

【図１８】ＩＰ変換を行わずに走査線変換を行う場合の
データの転送タイミングを説明するための図

【図１９】ＩＰ変換を行わない場合の走査線変換前後の
各ラインを説明するための模式図

【図２０】ＩＰ変換のデータの転送タイミングを説明す
るための図

【図２１】水平画素変換の動作を説明するためのタイミ
ング図

【図２２】本発明の第３の実施の形態による映像信号変
換装置の要部の構成を示すブロック図

【図２３】走査線変換による拡大処理時の各水平同期信
号のタイミング図

【図２４】走査線変換による拡大処理を説明するための
表示画像を示す模式図

【図２５】拡大処理時のフィールドメモリの書き込みお
よび読み出しアドレスを説明するための模式図

【図２６】走査線変換による縮小処理時の各水平同期信
号のタイミング図

【図２７】走査線変換による縮小処理を説明するための
表示画像を示す模式図

【図２８】縮小処理時のフィールドメモリの書き込みお
よび読み出しアドレスを説明するための模式図

【図２９】本発明の第４の実施の形態による映像信号変
換装置の要部の構成を示すブロック図

【図３０】フィールド判別動作を説明するためのタイミ
ング図

【図３１】図３１に示す映像信号変換装置のＩＰ変換お
よび垂直周波数変換を行う時の動作を説明するためのタ
イミング図

【図３２】本発明の第５の実施の形態による映像信号変
換装置の構成を示すブロック図

【図３３】図３２に示すメモリ出力同期発生部の一例の
構成を示すブロック図

【図３４】図３３に示すメモリ出力同期発生部の動作の
一例を説明するためのタイミング図

【図３５】従来の走査線変換回路の構成を示すブロック
図

【図３６】図３５に示す走査線変換回路のフィルタ係数
を示す図

【図３７】従来の画像処理装置の構成を示すブロック図

【符号の説明】

１ 画素変換装置 ２ メモリ制御処理部 ３ ＩＰ変換処理部 ４ 走査線変換処理部 ５ 水平画素変換処理部 ６，６ａ 同期処理部 ７ フィールドメモリ部 ７ａ〜７ｃ フィールドメモリ １２，３１，５１，８１ ラインメモリ ２１ メモリ制御部 ４１ ＩＰ変換部 ６１ 走査線変換部 ７１ 水平圧縮部 ９１ 水平拡大部 １０１ 読み出し開始アドレス発生部 １０２ 黒ライン挿入部 １０３ 読み出し水平同期信号発生部 １１１，６１０ フィールド判別部 １１２ 書き込み制御部 １１３ 読み出し制御部 １１４，１１６ セレクタ １１５ａ〜１１５ｄ レジスタ ６０１，６０２ ＰＬＬ回路 ６０３，６０４ 分周比カウンタ ６０５ 水晶発振子 ６０６ メモリ出力同期発生部 ６０７，７０１ Ｈカウンタ ６０８ Ｖカウンタ ６０９，７０５，７０６ セレクタ ６１１，６１２ クロック乗せ換え部 ６１３〜６１７ 位相制御部 ７０２ ２分周矩形波発生部 ７０３ ２分周回路 ７０４ マルチプレクサ ７０７ ＯＲゲート

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｇ０９Ｇ 5/391 Ｇ０９Ｇ 5/00 ５５０Ｐ 5/00 ５５０ ５５０Ｒ Ｈ０４Ｎ 7/01 Ｚ Ｇ０９Ｇ 5/00 ５２０Ｖ 5/36 5/36 ５２０Ｅ Ｈ０４Ｎ 7/01 (72)発明者 東 琢磨 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 若原 敏夫 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 関口 裕二 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 森田 友子 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 Ｆターム(参考） 5C063 AA01 AC01 BA08 BA09 CA01 CA14 CA16 5C080 AA05 AA10 BB05 DD01 DD21 EE19 EE26 EE29 FF09 GG02 GG08 GG12 JJ02 JJ04 5C082 AA01 AA02 AA39 BA12 BA35 BB15 BC03 BC06 BD09 CA32 CA84 DA54 DA55 DA76 MM06 MM10

Claims (8)

【特許請求の範囲】
1. 【請求項１】 入力される映像信号を表示装置に適合す
   る映像信号へ変換する映像信号変換装置であって、 映像信号を記憶する記憶手段と、 入力される映像信号を前記記憶手段に書き込むための書
   き込み制御信号および前記記憶手段に記憶されている映
   像信号を読み出すための読み出し制御信号を前記記憶手
   段へ出力し、前記記憶手段への映像信号の入出力を制御
   するとともに、前記記憶手段に記憶されている映像信号
   の垂直周波数を変換する垂直周波数変換処理手段と、 前記垂直周波数変換処理手段から出力される映像信号が
   インターレース信号の場合、インターレース信号からプ
   ログレッシブ信号へ変換するインターレース／プログレ
   ッシブ変換処理手段と、 前記インターレース／プログレッシブ変換処理手段から
   出力される映像信号の走査線数を変換する走査線変換処
   理手段と、 前記走査線変換処理手段から出力される映像信号の水平
   画素数を変換する水平画素変換処理手段と、 前記垂直周波数変換処理手段、前記インターレース／プ
   ログレッシブ変換処理手段、前記走査線変換処理手段お
   よび前記水平画素変換処理手段の動作を制御するための
   同期制御信号を前記垂直周波数変換処理手段、前記イン
   ターレース／プログレッシブ変換処理手段、前記走査線
   変換処理手段および前記水平画素変換処理手段へ出力す
   る同期制御手段とを備えることを特徴とする映像信号変
   換装置。
2. 【請求項２】 前記記憶手段は、フィールドメモリを含
   み、 前記垂直周波数変換処理手段は、 前記同期制御手段から出力される第１のクロックを基準
   に書き込み動作を行うとともに、前記同期制御手段から
   出力される第２のクロックを基準に読み出し動作を行
   い、前記同期制御手段から出力される第１の系統の水平
   同期信号に応じて前記映像信号の書き込みおよび読み出
   し動作を行う第１のラインメモリと、 前記第２のクロックを基準に動作し、前記第１の系統の
   水平同期信号および前記同期制御手段から出力される第
   １の系統の垂直同期信号に応じて前記書き込み制御信号
   を出力するとともに、前記同期制御手段から出力される
   第２の系統の水平同期信号および第２の系統の垂直同期
   信号に応じて前記読み出し制御信号を出力し、前記第１
   のラインメモリから出力される映像信号の垂直周波数を
   前記第１の系統の垂直同期信号の周波数から前記第２の
   系統の垂直同期信号の周波数へ変換する垂直周波数変換
   手段とを含み、 前記インターレース／プログレッシブ変換処理手段は、 前記第２のクロックを基準に動作し、前記第２の系統の
   水平同期信号に応じて前記垂直周波数変換手段から出力
   される映像信号の書き込みおよび読み出し動作を行う第
   ２のラインメモリと、 前記第２のクロックを基準に動作し、前記第２の系統の
   水平同期信号に応じて、前記第２のラインメモリから出
   力される映像信号をインターレース信号からプログレッ
   シブ信号へ変換するインターレース／プログレッシブ変
   換手段とを含み、 前記走査線変換処理手段は、 前記第２のクロックを基準に動作し、前記第２の系統の
   水平同期信号に応じて前記インターレース／プログレッ
   シブ変換手段から出力される映像信号の書き込み動作を
   行うとともに、前記同期制御手段から出力される第３の
   系統の水平同期信号に応じて、書き込まれた映像信号の
   読み出し動作を行う第３のラインメモリと、 前記第２のクロックを基準に動作し、前記第３の系統の
   水平同期信号および前記第２の系統の垂直同期信号に応
   じて、前記第３のラインメモリから出力される映像信号
   の走査線数を変換する走査線変換手段とを含み、 前記水平画素変換処理手段は、 前記第２のクロックを基準に動作し、前記第３の系統の
   水平同期信号に応じて、前記走査線変換手段から出力さ
   れる映像信号の水平画素数を圧縮する水平圧縮手段と、 前記第２のクロックを基準に書き込み動作を行うととも
   に、前記同期制御手段から出力される第３のクロックを
   基準に読み出し動作を行い、前記第３の系統の水平同期
   信号に応じて、前記水平圧縮手段から出力される映像信
   号の書き込みおよび読み出し動作を行う第４のラインメ
   モリと、 前記第３のクロックを基準に動作し、前記第３の系統の
   水平同期信号に応じて、前記第４のラインメモリから出
   力される映像信号の水平画素数を拡大する水平拡大手段
   とを含むことを特徴とする請求項１記載の映像信号変換
   装置。
3. 【請求項３】 前記記憶手段は、フィールドメモリを含
   み、 前記インターレース／プログレッシブ変換処理手段は、
   複数のラインメモリを含み、インターレース／プログレ
   ッシブ変換前の水平同期信号に対して位相が遅れた遅延
   水平同期信号に応じて前記フィールドメモリから前記複
   数のラインメモリの少なくとも一つに映像信号を転送さ
   れ、前記複数のラインメモリ間でのデータのローテーシ
   ョンを行うとともに、前記複数のラインメモリのデータ
   を用いて補間ラインの合成を行い、前記水平同期信号に
   応じて前記複数のラインメモリのうち映像信号が転送さ
   れたラインメモリ以外の一つのラインメモリから現ライ
   ンのデータを読み出すことを特徴とする請求項１または
   ２記載の映像信号変換装置。
4. 【請求項４】 前記記憶手段は、フィールドメモリを含
   み、 前記垂直周波数変換処理手段は、 前記フィールドメモリの読み出し開始アドレスとして、
   前記走査線変換処理手段により走査線数を増加させて垂
   直方向の拡大処理を行う場合に前記フィールドメモリの
   書き込み開始アドレスより大きい読み出し開始アドレス
   を発生させるとともに、前記走査線変換処理手段により
   走査線数を減少させて垂直方向の縮小処理を行う場合に
   負数の読み出し開始アドレスを発生させるアドレス発生
   手段と、 前記アドレス発生手段により負数の読み出し開始アドレ
   スが発生された場合、その負数の値だけ黒ラインのデー
   タを挿入する黒ライン挿入手段とを含み、 前記同期制御手段は、前記垂直方向の拡大処理を行う場
   合に前記フィールドメモリの読み出し時の水平同期信号
   の周波数を低下させ、前記垂直方向の縮小処理を行う場
   合に前記フィールドメモリの読み出し時の水平同期信号
   の周波数を高くする水平同期信号発生手段を含み、 前記垂直周波数変換処理手段は、前記水平同期信号発生
   手段から出力される水平同期信号に応じて前記フィール
   ドメモリの読み出し動作を制御することを特徴とする請
   求項１〜３のいずれかに記載の映像信号変換装置。
5. 【請求項５】 前記記憶手段は、フィールドメモリを含
   み、 前記同期制御手段は、前記垂直周波数変換処理手段へ入
   力される映像信号が奇数フィールドであるか偶数フィー
   ルドであるかを判別する判別手段を含み、 前記垂直周波数変換処理手段は、前記判別手段により判
   別されたフィールド情報を垂直周波数変換前の垂直同期
   信号に応じて記憶し、垂直周波数変換後の垂直同期信号
   に応じて前記フィールドメモリに記憶されている映像信
   号とリンクさせて記憶したフィールド情報を読み出すフ
   ィールド情報記憶手段を含み、 前記垂直周波数変換処理手段は、前記フィールド情報記
   憶手段により読み出されたフィールド情報に応じて映像
   信号を前記インターレース／プログレッシブ変換処理手
   段へ出力し、 前記インターレース／プログレッシブ変換処理手段は、
   フィールド内補間により前記垂直周波数変換処理手段か
   ら出力される映像信号をインターレース信号からプログ
   レッシブ信号へ変換することを特徴とする請求項１〜４
   のいずれかに記載の映像信号変換装置。
6. 【請求項６】 前記同期制御手段は、 前記垂直周波数変換処理手段の出力側および前記走査線
   変換処理手段の入力側の基準となる水平同期信号を作成
   するための水平同期信号を発生させる第１の水平同期信
   号発生手段と、 前記第１の水平同期信号発生手段から発生される水平同
   期信号を用いて垂直同期信号を発生させる垂直同期信号
   発生手段と、 前記走査線変換処理手段の出力側の基準となる水平同期
   信号を作成するための水平同期信号を発生させる第２の
   水平同期信号発生手段と、 前記垂直周波数変換処理手段に入力される映像信号の垂
   直同期信号から作成された垂直同期信号および前記垂直
   同期信号発生手段から出力される垂直同期信号を受け、
   前記垂直周波数変換処理手段の出力側の基準となる垂直
   同期信号および前記走査線変換処理手段の出力側の基準
   となる垂直同期信号を作成するための垂直同期信号とし
   て、前記垂直周波数変換処理手段が垂直周波数変換を行
   う場合に前記垂直同期信号発生手段の垂直同期信号を選
   択して出力し、前記垂直周波数変換処理手段が垂直周波
   数変換を行わない場合に前記垂直周波数変換処理手段に
   入力される映像信号の垂直同期信号から作成された垂直
   同期信号を選択して出力する選択手段とを含み、 前記第１および第２の水平同期信号発生手段は、前記選
   択手段から出力される垂直同期信号を基準にリセットさ
   れることを特徴とする請求項１〜５のいずれかに記載の
   映像信号変換装置。
7. 【請求項７】 前記第１の水平同期信号発生手段は、前
   記垂直周波数変換処理手段の出力側および前記走査線変
   換処理手段の入力側の基準となる水平同期信号を作成す
   るための水平同期信号を発生させる第１のカウンタを含
   み、 前記垂直同期信号発生手段は、前記第１のカウンタから
   発生される水平同期信号を分周して垂直同期信号を発生
   させる第２のカウンタを含み、 前記第２の水平同期信号発生手段は、 前記走査線変換処理手段の出力側の基準となる水平同期
   信号を作成するための水平同期信号を発生させるととも
   に、当該水平同期信号を所定のクロックを発生させるＰ
   ＬＬ回路の基準パルスとして出力する第３のカウンタ
   と、 前記ＰＬＬ回路の分周比を決定し、前記ＰＬＬ回路から
   出力されるクロックを分周して前記水平画素変換処理手
   段の出力側の基準となる水平同期信号を作成するための
   水平同期信号を発生させる第４のカウンタとを含み、 前記第１および第３のカウンタは、前記選択手段から出
   力される垂直同期信号を基準にリセットされることを特
   徴とする請求項６記載の映像信号変換装置。
8. 【請求項８】 前記第４のカウンタは、前記選択手段か
   ら出力される垂直同期信号を基準にリセットされること
   を特徴とする請求項７記載の映像信号変換装置。