ドットマトリックス表示ディスプレイパネルとしては、PDP(プラズマディスプレイパネル)および液晶パネル等があり、これらのディスプレイパネルに必要不可欠な信号処理技術としては、IP(インターレース/プログレッシブ)変換、走査線変換、水平画素変換および垂直周波数変換が挙げられる。
IP変換は、インターレース信号をプログレッシブ信号に変換する処理である。走査線変換は、表示画像の垂直方向の拡大および縮小を行う処理である。水平画素変換は、表示画像の水平方向の拡大および縮小を行う処理である。これらの各変換は、水平および垂直方向の画素数が決まっているドットマトリックス型表示装置に必要不可欠な技術である。
また、垂直周波数変換は、映像信号の垂直周波数を表示装置に適する垂直周波数に変換する処理であり、PDPでは階調表現手法の制限から、一方、液晶パネルでは階調表現手法およびその動作速度の制限から、垂直周波数は60Hzとするのが最も望ましい。したがって、映像信号の垂直周波数が60Hzよりも大きい場合、この垂直周波数を60Hzに変換する垂直周波数変換回路が非常に有用となる。
図18は、垂直周波数変換を行わずに走査線変換を行う従来の映像信号変換装置の構成を示すブロック図である。
図18に示す映像信号変換装置は、フィールドメモリ201、メモリ制御処理部202、走査線変換処理部203、PLL(Phase Locked Loop )回路211,212、分周比カウンタ213,214、水晶発振子215、Hカウンタ216およびVカウンタ217を備える。
PLL回路211は、外部からデジタル映像信号DVの水平同期信号HSを入力され、メモリ制御処理部202の前段に設けられるAD(アナログ・デジタル)変換回路(図示省略)のサンプリングクロックと同じクロックCK1を発生させる。分周比カウンタ213は、PLL回路211の分周比を決定しすなわち第1のクロックCK1を分周し、PLL回路211へのフィードバックパルスを発生させるとともに、当該パルスをメモリ制御処理部202の入力側の基準パルスとなる水平同期信号H1としてメモリ制御処理部202へ出力する。
水平同期信号H1は、走査線変換前すなわちメモリ制御処理部202の出力側の基準パルスおよび走査線変換処理部203の入力側の基準パルスとなる水平同期信号H2として用いられるとともに、第3のクロックCK3を発生させるPLL回路212の基準パルスとしても用いられる。
PLL回路212は、水平同期信号H1を基準パルスとして入力され、走査線変換処理部203の出力側の基準パルスの作成に用いられる第3のクロックCK3を発生させる。分周比カウンタ214は、PLL回路212の分周比を決定しすなわち第3のクロックCK3を分周し、PLL回路212へのフィードバックパルスを発生させるとともに、当該パルスを走査線変換後すなわち走査線変換処理部203の出力側の基準パルスとなる水平同期信号H3として走査線変換処理部203へ出力する。
垂直同期信号V1〜V3としては、外部から映像信号変換装置へ入力されるデジタル映像信号DVの垂直同期信号VSが用いられる。なお、図18に示す映像信号変換装置では垂直周波数変換を行わないため、図18の破線で示す経路は使用されておらず、内部の水晶発振子215、Hカウンタ216およびVカウンタ217は使用されていない。
メモリ制御処理部202は、外部から入力されるデジタル映像信号DVを水平同期信号H1および垂直同期信号V1に応じてフィールドメモリ201へ書き込み、書き込んだデジタル映像信号を水平同期信号H2および垂直同期信号V2に応じてフィールドメモリ201から読み出し、走査線変換処理部203へ出力する。走査線変換処理部203は、水平同期信号H2および垂直同期信号V2に応じてフィールドメモリ201から読み出された映像信号を入力され、入力された映像信号の走査線数を変換し、水平同期信号H3および垂直同期信号V3に応じて出力する。
上記の構成により、図18に示す映像信号変換装置では、垂直周波数変換を行わずに走査線変換のみが行われる。なお、このような回路構成をとることが要求されるのは、映像信号が動画像の場合であり、フィールドの抜けや2度書き等により動画像の動きが歪になることが許されないときである。
図19は、垂直周波数変換を行うとともに走査線変換を行う従来の映像信号変換装置の構成を示すブロック図である。
図19に示す映像信号変換装置と図18に示す映像信号変換装置とで基本的構成は同様であるが、図19に示す映像信号変換装置では、図19の破線で示す経路は使用されておらず、水晶発振子215、Hカウンタ216およびVカウンタ217が使用される。
PLL回路211および分周比カウンタ213は、図18に示すPLL回路211および分周比カウンタ213と同様である。
水晶発振子215は、装置内部の処理を行うための第2のクロックCK2を出力し、Hカウンタ216は第2のクロックCK2を分周し、走査線変換前すなわちメモリ制御処理部202の出力側の基準パルスおよび走査線変換処理部203の入力側の基準パルスとなる水平同期信号H2を出力する。Vカウンタ217は、Hカウンタ216から出力される水平同期信号H2を分周し、走査線変換前すなわちメモリ制御処理部202の出力側の基準パルスおよび走査線変換処理部203の入力側の基準パルスとなる垂直同期信号V2を出力する。垂直同期信号V2は、走査線変換後すなわち走査線変換処理部203の出力側の基準パルスとなる垂直同期信号V3としても使用される。
PLL回路212は、水平同期信号H2を基準パルスとして入力され、走査線変換処理部203の出力側の基準パルスの作成に用いられる第3のクロックCK3を発生させる。分周比カウンタ214は、PLL回路212の分周比を決定しすなわち第3のクロックCK3を分周し、PLL回路212へのフィードバックパルスを発生させるとともに、当該パルスを走査線変換後すなわち走査線変換処理部203の出力側の基準パルスとなる水平同期信号H3として走査線変換処理部203へ出力する。
メモリ制御処理部202は、外部から入力されるデジタル映像信号DVを水平同期信号H1および垂直同期信号V1に応じてフィールドメモリ201へ書き込み、書き込んだデジタル映像信号を水平同期信号H2および垂直同期信号V2に応じてフィールドメモリ201から読み出すことにより垂直周波数変換を行い、変換された映像信号を走査線変換処理部203へ出力する。走査線変換処理部203は、水平同期信号H2および垂直同期信号V2に応じて垂直周波数変換された映像信号を入力され、入力された映像信号の走査線数を変換し、水平同期信号H3および垂直同期信号V3に応じて出力する。
上記の構成により、図19に示す映像信号変換装置では、垂直周波数変換が行われるとともに走査線変換が行われる。このような走査線変換を行う場合、走査線変換の前後の水平同期信号H2,H3は、走査線変換に用いられるラインメモリ等の記憶容量をできるだけ小さくするため、走査線の変換率と同じ周波数比に設定される。例えば、2:3の走査線変換、つまり2ラインの入力から3ラインの出力を合成する場合、入力側の水平同期信号H2と出力側の水平同期信号H3との周波数比も2:3にし、出力側の水平同期信号H3の周波数が速くなる。
図20は、図19に示すような映像信号変換装置をLSI(大規模集積回路)により作成し、作成した2個のLSIを同期して動作させて垂直周波数変換および走査線変換を行う従来の映像信号変換装置の構成を示すブロック図である。
図20に示す映像信号変換装置は、2個のLSI301,302および水晶発振子303を備える。なお、LSI301,302は、Hカウンタ216およびVカウンタ217のみを図示し、他のブロックの図示を省略している。
2個のLSI301,302は、図19に示すような映像信号変換装置から水晶発振子215を省略して作成したLSIである。水晶発振子303は、LSI301のHカウンタ216に接続され、LSI302のHカウンタ216およびVカウンタ217は使用せず、LSI301のHカウンタ216およびVカウンタ217からそれぞれ出力される水平同期信号H2および垂直同期信号V2がLSI302へ供給される。
したがって、水平同期信号および垂直同期信号が同期した状態で2個のLSI301,302に供給され、2個のLSI301,302を同期させて並列に動作させることができる。
上記の構成により、ディスプレイパネルの画素数が大きくなるなどして、フィールドメモリに書き込まれるデータ量が増加して1個のLSIでは足りなくなったり、変換速度が1個のLSIでは遅い場合に、2個のLSI301,302によりデータを分割して垂直周波数変換および走査線変換を同期させて行うことができ、ディスプレイパネルに表示される映像信号を同期させて出力することができる。
以下、本発明の映像信号変換装置の各実施の形態について説明する。本発明による映像信号変換装置は、PDP(プラズマディスプレイパネル)、液晶パネル等のドットマトリックス表示を行う表示装置に好適に用いられる映像信号を出力するものであり、マトリックス表示を行う表示装置であれば、CRT(陰極線管)等にも用いることができる。
(第1の実施の形態)
まず、本発明の第1の実施の形態による映像信号変換装置について説明する。図1は、本発明の第1の実施の形態による映像信号変換装置の構成を示すブロック図である。
図1に示す映像信号変換装置は、フィールドメモリ1、メモリ制御処理部2、IP(インターレース/プログレッシブ)変換処理部3、走査線変換処理部4、水平画素変換処理部5、セレクタ制御部6およびセレクタS1〜S4を備える。
セレクタS1は、セレクタ制御部6によりその選択動作が制御され、装置外部のAD(アナログ/デジタル)変換器(図示省略)によりデジタル化された映像信号DV、走査線変換処理部4の出力および水平画素変換処理部5の出力を受け、これらの3つの入力のうちの一つをメモリ制御処理部2へ出力する。
メモリ制御処理部2は、セレクタS1の出力を受け、書き込みおよび読み出しアドレス等の制御信号を発生させてフィールドメモリ1へ出力し、セレクタS1の出力をフィールドメモリ1に書き込んだり、フィールドメモリ1に書き込まれたデータを読み出し、フィールドメモリ1との間で映像信号の受け渡しを行い、必要に応じて垂直周波数変換を行う。
セレクタS2は、セレクタ制御部6によりその選択動作が制御され、映像信号DV、メモリ制御処理部2の出力および水平画素変換処理部5の出力を受け、これらの3つの入力のうちの一つをIP変換処理部3へ出力する。
IP変換処理部3は、セレクタS2の出力を受け、入力される映像信号がインターレース信号であった場合にプログレッシブ信号に変換し、逆にプログレッシブ信号の場合にそのままスルーして走査線変換処理部4へ出力する。
走査線変換処理部4は、IP変換処理部3から出力される映像信号の走査線数を増減させて垂直方向の拡大処理および縮小処理を行う。
セレクタS3は、セレクタ制御部6によりその選択動作が制御され、映像信号DV、走査線変換処理部4の出力および水平画素変換処理部5の出力を受け、これらの3つの入力のうちの一つを水平画素変換処理部5へ出力する。
水平画素変換処理部5は、セレクタS3の出力を受け、入力される映像信号の水平画素数を増減して水平方向の拡大処理および縮小処理を行う。
セレクタS4は、セレクタ制御部6によりその選択動作が制御され、走査線変換処理部4の出力、水平画素変換処理部5の出力およびメモリ制御処理部2の出力を受け、これらの3つの入力のうちの一つを変換後の映像信号TVとして表示装置(図示省略)へ出力する。
セレクタ制御部6は、走査線変換係数信号K1、水平画素変換係数信号K2およびIP変換モード信号K3を入力され、走査線の変換率、水平画素数の変換率およびIP変換のモードに応じて各ブロックが後述する順序で接続されるようにセレクタS1〜S4の選択動作を制御する。
なお、図示を省略しているが、図1に示す映像信号変換装置は、同期処理部をさらに備え、同期処理部は、外部から入力される同期信号を受け、この同期信号を基に、メモリ制御処理部2、IP変換処理部3、走査線変換処理部4および水平画素変換処理部5の動作を適正に制御するため、所定のクロック、水平同期信号および垂直同期信号を各ブロックに与えている。
本実施の形態では、フィールドメモリ1が記憶手段に相当し、メモリ制御処理部2が垂直周波数変換手段に相当し、IP変換処理部3がインターレース/プログレッシブ変換手段に相当し、走査線変換処理部4が走査線変換手段に相当し、水平画素変換処理部5が水平画素変換手段に相当し、セレクタ制御部6およびセレクタS1〜S4が接続切り替え手段に相当する。
次に、走査線変換係数信号K1、水平画素変換係数信号K2およびIP変換モード信号K3について説明する。
走査線変換および水平画素変換は、変換前の垂直方向または水平方向の画素数をkとし、変換後の垂直方向または水平方向の画素数を1とした場合、kが1よりも大きいときには縮小処理、kが1よりも小さいときには拡大処理となる。例えば、走査線変換係数信号K1が1より大きい場合、走査線変換として縮小処理が行われることがセレクタ制御部6に通知され、走査線変換係数信号K1が1より小さい場合、走査線変換として拡大処理が行われることがセレクタ制御部6に通知される。
同様に、水平画素変換係数信号K2が1より大きい場合、水平画素変換として縮小処理が行われることがセレクタ制御部6に通知され、水平画素変換係数信号K2が1より小さい場合、水平画素変換として拡大処理が行われることがセレクタ制御部6に通知される。
また、IP変換の方式には、例えば、フレーム間の動き検出を行って、その動きの程度に応じて自フィールドの情報と前フィールドの情報との合成比率を替えてライン補間を行う動き適応型IP変換と、自フィールドの情報のみで補間を行うフィールド内補間とがある。前者は前フィールドや前フレームの情報が必要になるため、IP変換をする前にフィールドメモリが必要になり、垂直周波数変換とは両立することはできない。一方、後者はフィールドメモリを必要としないため、垂直周波数変換と両立することも可能である。なお、IP変換を行う場合、走査線変換はIP変換の後で行わなければならない。
このように、IP変換のモードとして、IP変換を行わないモード、フィールドメモリを必要としないIP変換のモードおよびフィールドメモリを必要とするIP変換のモードがある。したがって、IP変換モード信号K3は、セレクタ制御部6に上記の3つのモードの一つを通知する。
次に、上記3つの判断基準に従って各ブロックがどのような順序で接続されるかについて説明する。
図2〜図5は、入力される映像信号が時間軸方向の処理を含んだIP変換を必要としない場合すなわちフィールドメモリを必要としないIP変換を行う場合またはIP変換を行わない場合の各ブロックの接続順序の第1ないし第4の例を示すブロック図である。
まず、映像信号の水平画素数がディスプレイパネルの水平画素数よりも多くかつ映像信号の垂直画素数がディスプレイパネルの垂直画素数よりも多い場合、水平画素変換および走査線変換がともに縮小処理となる。この場合、フィールドメモリ1の記憶容量を必要最低限にするため、水平画素変換処理部5および走査線変換処理部4をメモリ制御処理部2の前段に配置する必要がある。
したがって、走査線変換係数信号K1により走査線変換として縮小処理が行われることが通知され、水平画素変換係数信号K2により水平画素変換として縮小処理が行われることが通知され、IP変換モード信号K3によりIP変換を行わないモードまたはフィールドメモリを必要としないIP変換のモードが通知されると、セレクタ制御部6は、各セレクタS1〜S4の選択信号SEL1〜SEL4として、(SEL1,SEL2,SEL3,SEL4)=(1,2,0,2)となる信号を出力する。この結果、図2に示すように、水平画素変換処理部5、IP変換処理部3、走査線変換処理部4、メモリ制御処理部2の順に各ブロックが接続される。
なお、例えば、水平画素変換として1:3の縮小処理および走査線変換として1:2の縮小処理を行うとき、水平画素変換を走査線変換より先に行った方が全体の情報量が少なくなり、動作速度を向上することができる。このように、両者とも縮小処理である場合には、縮小比率が大きい変換を先に行うことが好ましく、水平画素変換処理部5および走査線変換処理部4のうち縮小比率が大きい処理を行う処理部が先に配置されるように接続されることが好ましい。
次に、映像信号の水平画素数がディスプレイパネルの水平画素数よりも少なくかつ映像信号の垂直画素数がディスプレイパネルの垂直画素数よりも多い場合、水平画素変換が拡大処理となり、走査線変換が縮小処理となる。この場合、フィールドメモリ1の記憶容量を必要最低限にするため、走査線変換処理部4をメモリ制御処理部2の前段に配置し、水平画素変換処理部5をメモリ制御処理部2の後段に配置する必要がある。
したがって、走査線変換係数信号K1により走査線変換として縮小処理が行われることが通知され、水平画素変換係数信号K2により水平画素変換として拡大処理が行われることが通知され、IP変換モード信号K3によりIP変換を行わないモードまたはフィールドメモリを必要としないIP変換のモードが通知されると、セレクタ制御部6は、各セレクタS1〜S4の選択信号SEL1〜SEL4として、(SEL1,SEL2,SEL3,SEL4)=(1,0,2,1)となる信号を出力する。この結果、図3に示すように、IP変換処理部3、走査線変換処理部4、メモリ制御処理部2、水平画素変換処理部5の順に各ブロックが接続される。
次に、映像信号の水平画素数がディスプレイパネルの水平画素数よりも多くかつ映像信号の垂直画素数がディスプレイパネルの垂直画素数よりも少ない場合、水平画素変換が縮小処理となり、走査線変換が拡大処理となる。この場合、フィールドメモリ1の記憶容量を必要最低限にするため、水平画素変換処理部5をメモリ制御処理部2の前段に配置し、走査線変換処理部4をメモリ制御処理部2の後段に配置する必要がある。
したがって、走査線変換係数信号K1により走査線変換として拡大処理が行われることが通知され、水平画素変換係数信号K2により水平画素変換として縮小処理が行われることが通知され、IP変換モード信号K3によりIP変換を行わないモードまたはフィールドメモリを必要としないIP変換のモードが通知されると、セレクタ制御部6は、各セレクタS1〜S4の選択信号SEL1〜SEL4として、(SEL1,SEL2,SEL3,SEL4)=(2,1,0,0)となる信号を出力する。この結果、図4に示すように、水平画素変換処理部5、IP変換処理部3、走査線変換処理部4、メモリ制御処理部2の順に各ブロックが接続される。
次に、映像信号の水平画素数がディスプレイパネルの水平画素数よりも少なくかつ映像信号の垂直画素数がディスプレイパネルの垂直画素数よりも少ない場合、水平画素変換および走査線変換がともに拡大処理となる。この場合、フィールドメモリ1の記憶容量を必要最低限にするため、走査線変換処理部4および水平画素変換処理部5をメモリ制御処理部2の後段に配置する必要がある。
また、メモリ制御処理部2の後段に走査線変換処理部4を配置する場合、走査線変換処理部4の出力側の水平同期信号の周波数が常に一定に保たれ、走査線変換処理部4の前段に配置された水平画素変換処理部5により拡大処理が行われたとすると、拡大処理により処理後の映像信号の情報量が多くなり、走査線変換処理部4のラインメモリの記憶容量を増加させたり、ラインメモリの動作周波数を高くしなければならない。このため、水平画素変換処理部5を走査線変換処理部4の後段に配置する必要がある。
したがって、走査線変換係数信号K1により走査線変換として拡大処理が行われることが通知され、水平画素変換係数信号K2により水平画素変換として拡大処理が行われることが通知され、IP変換モード信号K3によりIP変換を行わないモードまたはフィールドメモリを必要としないIP変換のモードが通知されると、セレクタ制御部6は、各セレクタS1〜S4の選択信号SEL1〜SEL4として、(SEL1,SEL2,SEL3,SEL4)=(0,1,1,1)となる信号を出力する。この結果、図5に示すように、メモリ制御処理部2、IP変換処理部3、走査線変換処理部4、水平画素変換処理部5の順に各ブロックが接続される。
図6および図7は、入力される映像信号が時間軸方向の処理を含んだインターレース/プログレッシブ変換を必要とする場合すなわちフィールドメモリを必要とするIP変換を行う場合の各ブロックの接続順序の第1および第2の例を示すブロック図である。この場合、IP変換処理部3がメモリ制御処理部2の後段に配置され、走査線変換処理部4がIP変換処理部3の後段に配置されなければならないので、水平画素変換処理部5をメモリ制御処理部2のどちら側に配置するかを選択する。
まず、映像信号の水平画素数がディスプレイパネルの水平画素数よりも多い場合、水平画素変換は縮小処理となる。この場合、フィールドメモリ1の記憶容量を必要最低限にするため、水平画素変換処理部5をメモリ制御処理部2の前段に配置する必要がある。
したがって、水平画素変換係数信号K2により水平画素変換として縮小処理が行われることが通知され、IP変換モード信号K3によりフィールドメモリを必要とするIP変換のモードが通知されると、セレクタ制御部6は、各セレクタS1〜S4の選択信号SEL1〜SEL4として、(SEL1,SEL2,SEL3,SEL4)=(2,1,0,0)となる信号を出力する。この結果、図6に示すように、水平画素変換処理部5、メモリ制御処理部2、IP変換処理部3、走査線変換処理部4の順に各ブロックが接続される。
次に、映像信号の水平画素数がディスプレイパネルの水平画素数よりも少ない場合、水平画素変換は拡大処理となる。この場合、フィールドメモリ1の記憶容量を必要最低限にするため、水平画素変換処理部5をメモリ制御処理部2の後段に配置する必要がある。
したがって、水平画素変換係数信号K2により水平画素変換として拡大処理が行われることが通知され、IP変換モード信号K3によりフィールドメモリを必要とするIP変換のモードが通知されると、セレクタ制御部6は、各セレクタS1〜S4の選択信号SEL1〜SEL4として、(SEL1,SEL2,SEL3,SEL4)=(0,1,1,1)となる信号を出力する。この結果、図7に示すように、メモリ制御処理部2、IP変換処理部3、走査線変換処理部4、水平画素変換処理部5の順に各ブロックが接続される。
上記のように、本実施の形態では、メモリ制御処理部2、IP変換処理部3、走査線変換処理部4、水平画素変換処理部5の接続順序を適応的に切り替えることができるので、映像信号の変換内容に応じてフィールドメモリ1の記憶容量を最も有効に活用できるように各ブロックを配置することができる。したがって、画質を劣化させることなく、フィールドメモリ1の記憶容量を必要最小限に抑えることができるとともに、装置の動作速度を向上させることが可能となり、対応可能な映像信号の範囲および拡大縮小の範囲を大きくすることができる。また、従来と同じ処理をする場合には動作クロックを低く設定することが可能となるため、消費電力も低減することができる。
なお、拡大処理および縮小処理を行わないときは、各ブロックをどのような順序で接続してもよく、映像信号変換装置を含むディスプレイシステム全体の仕様等に応じて各ブロックを接続すればよい。
(第2の実施の形態)
次に、本発明の第2の実施の形態による映像信号変換装置について説明する。図8は、本発明の第2の実施の形態による映像信号変換装置の構成を示すブロック図である。
図8に示す映像信号変換装置は、フィールドメモリ1、メモリ制御処理部2、走査線変換処理部4および同期処理部7を備える。同期処理部7は、PLL回路71,72、分周比カウンタ73,74、水晶発振子75、Hカウンタ76,77、Vカウンタ78およびセレクタ79を含む。
メモリ制御処理部2は、装置外部のAD変換器(図示省略)によりデジタル化された映像信号DVを受け、書き込みおよび読み出しアドレス等の制御信号を発生させてフィールドメモリ1へ出力し、入力される映像信号をフィールドメモリ1に書き込んだり、フィールドメモリ1に書き込まれたデータを読み出したりして、フィールドメモリ1との間で映像信号の受け渡しを行うとともに、必要に応じて垂直周波数変換を行う。また、メモリ制御処理部2は、メモリ制御処理部2の入力側の基準パルス(装置全体の入力側の基準パルス)となる垂直同期信号V1として外部からデジタル映像信号DVの垂直同期信号VSを入力される。
走査線変換処理部4は、メモリ制御処理部2の出力を受け、入力される映像信号の走査線数を増減させて垂直方向の拡大処理および縮小処理を行い、変換後の映像信号LVを出力する。
PLL回路71は、外部からデジタル映像信号DVの水平同期信号HSを入力され、第1のクロックCK1を発生させる。分周比カウンタ73は、PLL回路71の分周比を決定しすなわち第1のクロックCK1を分周し、PLL回路71へのフィードバックパルスを発生させるとともに、当該パルスをメモリ制御処理部2の入力側の基準パルス(装置全体の入力側の基準パルス)となる水平同期信号H1としてメモリ制御処理部2へ出力する。
水晶発振子75は、第2のクロックCK2を発生させる。Hカウンタ76は、第2のクロックCK2を分周し、走査線変換前すなわちメモリ制御処理部2の出力側の基準パルスおよび走査線変換処理部4の入力側の基準パルスとなる水平同期信号H2をメモリ制御処理部2および走査線変換処理部4へ出力する。Vカウンタ78は、Hカウンタ76から出力される水平同期信号H2を分周し、垂直同期信号V2’をセレクタ79へ出力する。
セレクタ79は、メモリ制御処理部2の入力側の基準パルス(装置全体の入力側の基準パルス)となる垂直同期信号V1として外部から入力されるデジタル映像信号DVの垂直同期信号VSおよびVカウンタ78から出力される垂直同期信号V2’を受け、メモリ制御処理部2により垂直周波数変換を行う場合は垂直同期信号V2’を選択し、垂直周波数変換を行わない場合は垂直同期信号V1を選択し、走査線変換前すなわちメモリ制御処理部2の出力側の基準パルスおよび走査線変換処理部4の入力側の基準パルスとなる垂直同期信号V2および走査線変換後すなわち走査線変換処理部4の出力側の基準パルスとなる垂直同期信号V3としてメモリ制御処理部2および走査線変換処理部4へ出力する。
Hカウンタ77は、第2のクロックCK2を分周し、基準パルスを出力する。PLL回路72は、Hカウンタ77から出力される基準パルスを入力され、第3のクロックCK3を発生させる。分周比カウンタ74は、PLL回路72の分周比を決定しすなわち第3のクロックCK3を分周し、PLL回路72へのフィードバックパルスを発生させるとともに、当該パルスを走査線変換処理部4の出力側の基準パルス(装置全体の出力側の基準パルス)となる水平同期信号H3として走査線変換処理部4へ出力する。
また、Hカウンタ76,77および分周比カウンタ74はいずれもセレクタ79により選択された垂直同期信号V2(リセットパルスRST)によってリセットされる。ここで、垂直周波数変換時にセレクタ79がVカウンタ78の出力V2’を選択するため、Hカウンタ76は、自分自身で作った水平同期信号H2を基準に作成された垂直同期信号V2によりリセットされ、一見意味がないように思われる。
しかしながら、例えば、図8に示す映像信号変換装置をLSIにより作成し、複数のLSIを同期運転するときに、他のLSIから垂直周波数変換後の垂直同期信号が入力される場合を考えると、Hカウンタ76のリセット機能が重要となる。この場合、Vカウンタ78にもリセット機能が必要であることは言うまでもない。なお、図8に示す映像信号変換装置をLSIにより作成する場合、製造プロセスによる制約によりPLL回路71,72および水晶発振子75は集積化されず、別部品から作成され、LSIに外付けされる。この点に関して他の実施の形態も同様である。
本実施の形態では、フィールドメモリ1が記憶手段に相当し、メモリ制御処理部2が垂直周波数変換手段に相当し、走査線変換処理部4が走査線変換手段に相当し、同期処理部7が同期制御手段に相当し、Hカウンタ76が第1の水平同期信号発生手段に相当し、Vカウンタ78が垂直同期信号発生手段に相当し、Hカウンタ77および分周比カウンタ74が第2の水平同期信号発生手段に相当し、セレクタ79が選択手段に相当する。また、Hカウンタ76が第1のカウンタに相当し、Vカウンタ78が第2のカウンタに相当し、Hカウンタ77が第3のカウンタに相当し、分周比カウンタ74が第4のカウンタに相当する。
次に、上記のように構成された映像信号変換装置の動作について説明する。図9は、図8に示す走査線変換処理部4による拡大処理時の各水平同期信号のタイミング図であり、図10は、図8に示す走査線変換処理部4による拡大処理を説明するための表示画像を示す模式図である。
図9に示す2→3変換(1.5倍)による拡大処理の場合、図10に示すように、メモリ制御処理部2の出力時点では、拡大処理によって不必要となる上下部分をカットした中央部のみを切り取り、走査線変換処理部4により中央部のみを拡大処理し、ディスプレイパネルが必要とするライン数に変換する。このとき、図9に示すように、走査線変換前の水平同期信号H2の周波数を下げ、走査線変換後の水平同期信号H3の周波数が入力時の水平同期信号H1の周波数と同等になるように操作する。
上記の変換処理を行うためには、入力の水平同期信号H1と独立した周期を有する他の水平同期信号が必要となり、Hカウンタ76により水平同期信号H1と独立して水平同期信号H2を発生させている。
また、走査線変換後のHカウンタ77の設定値は、Hカウンタ76の設定値と密接に関係している。例えば、図9に示すように1.5倍の拡大処理を行う場合、走査線変換前の水平同期信号H2の2周期が走査線変換後の水平同期信号H3の3周期にならなければならない。つまり、Hカウンタ76,77の設定値は、一定期間内に含まれるライン数の逆数比である3:2に設定しなければならない。したがって、走査線変換処理部4がm:nの拡大処理を行う場合、Hカウンタ76の設定値とHカウンタ77の設定値との比は、n:mの比にする必要がある。
このようにして、フィールドメモリ1からの映像データの読み出し速度を遅くすることができるとともに、映像データの不要部分を記憶しないため、フィールドメモリ1の記憶容量を削減することができる。
図11は、図8に示す走査線変換処理部4による縮小処理時の各水平同期信号のタイミング図であり、図12は、図8に示す走査線変換処理部4による縮小処理を説明するための表示画像を示す模式図である。
図11に示す4→3変換(0.75倍)による縮小処理の場合、図12に示すように、メモリ制御処理部2の出力時点で上下にダミーの黒データを挿入し、ライン数をあらかじめ多めにしておいてから走査線変換処理部4により縮小処理を行う。このとき、図12に示すように、走査線変換前の水平同期信号H2の周期を予め0.75倍しておき、走査線変換後の水平同期信号H3の周波数が入力時の水平同期信号H1の周波数と同等になるように操作する。
また、PLL回路71から出力される第1のクロックCK1がAD変換回路でのサンプリングクロックとして用いられるのが一般的であり、分周比カウンタ73は、基本的には入力される映像信号のドットクロックと第1のクロックCK1が同一の発振周波数となるように設定される。分周比カウンタ74は、出力される映像信号のすべての水平画素が1水平期間内に十分に入るように、また後段の回路が要求する1水平期間内のクロック数になるように設定される。Vカウンタ78は、垂直同期信号V2’の周波数が後段の回路等の要求する垂直周波数となるように設定される。
上記のように、後段の回路等が要求するライン数、クロック数および走査線変換の変換比から逆算してメモリ制御処理部2の出力側以降の各同期信号の周波数を定めることにより、装置の出力側の水平同期信号やクロックの周波数を一定に保つことが可能となり、これは入力される映像信号の周波数や画素数に関わらず、常に走査線変換での変換比のみで決定され、各カウンタの設定も容易となる。
上記のように、本実施の形態では、メモリ制御処理部2の後に走査線変換処理部4を配置する場合において、垂直周波数変換の有無に関わらず、メモリ制御処理部2の出力側の基準パルスとなる水平同期信号H2をHカウンタ76により作り直し、Hカウンタ76とは別のHカウンタ77により第3のクロックCK3を発生させるPLL回路72の基準パルスを作成し、Hカウンタ76,77とPLL回路72の分周比を決定する分周比カウンタ74とを、メモリ制御処理部2の出力側以降の基準パルスとなる垂直同期信号V2によりリセットしている。したがって、走査線変換処理部4による拡大および縮小処理によらず、装置の出力側の水平同期信号およびクロックを一定に保つことが可能となる。
また、分周比カウンタ74にリセット機能がなくても、PLL回路72の追従範囲であれば、クロックは発生する。しかし、PLL回路72の基準パルスとフィードバックパルスの位相関係が大きくずれると、PLL回路72がロックするまでの間、映像が乱れたり、トップカールが発生する。このため、リセット機能を分周比カウンタ74にも設け、基準パルスとフィードバックパルスを同時にリセットすることによって、PLL回路72の発振動作を安定にしている。
なお、図8に示す例では、第2のクロックCK2を発生させるために水晶発振子75を用いたが、これは装置の内部の動作として、例えば、フィールドメモリ1のインターフェースやIP変換等で速いクロックが要求される場合に、装置の入力側の第1のクロックCK1および装置の出力側の第3のクロックCK3よりも速い装置の内部の第2のクロックCK2を用いるときのものである。したがって、装置の動作速度の面で問題がなければ、水晶発振子を用いずに入力側の第1のクロックCK1を第2のクロックCK2の代わりとして用いてもよい。
逆に、水晶発振子75を用いる利点としては、前述したように速い動作が要求されるときに有利であるだけでなく、非同期クロックであるので、ディスプレイパネル上に出画されるクロック妨害が発生しにくく目立たないこと、また仮に入力側の同期やクロックが乱れても、出力側は安定した同期およびクロックが保証できること等があげられる。
(第3の実施の形態)
次に、本発明の第3の実施の形態による映像信号変換装置について説明する。図13は、本発明の第3の実施の形態による映像信号変換装置の構成を示すブロック図である。
図13に示す映像信号変換装置は、フィールドメモリ1、メモリ制御処理部2、走査線変換処理部4および同期処理部7aを備える。同期処理部7aは、PLL回路71,72、分周比カウンタ73,74、水晶発振子75、Hカウンタ76,80、Vカウンタ78およびセレクタ79を含む。
走査線変換処理部4は、装置外部のAD変換器(図示省略)によりデジタル化された映像信号DVを受け、入力される映像信号の走査線数を増減させて垂直方向の拡大処理および縮小処理を行う。また、走査線変換処理部4は、走査線変換処理部4の入力側の基準パルス(装置全体の入力側の基準パルス)となる垂直同期信号V1および走査線変換後すなわち走査線変換処理部4の出力側の基準パルスとなる垂直同期信号V2として外部からデジタル映像信号DVの垂直同期信号VSを入力される。
メモリ制御処理部2は、走査線変換処理部4の出力を受け、書き込みおよび読み出しアドレス等の制御信号を発生させてフィールドメモリ1へ出力し、走査線変換処理部4の出力をフィールドメモリ1に書き込んだり、フィールドメモリ1に書き込まれたデータを読み出したりして、フィールドメモリ1との間で映像信号の受け渡しを行うとともに、必要に応じて垂直周波数変換を行い、変換後の映像信号LVを出力する。また、メモリ制御処理部2は、走査線変換後すなわちメモリ制御処理部2の入力側の基準パルスとなる垂直同期信号V2として外部からデジタル映像信号DVの垂直同期信号VSを入力される。
PLL回路71は、外部からデジタル映像信号DVの水平同期信号HSを入力され、第1のクロックCK1を発生させる。分周比カウンタ73は、PLL回路71の分周比を決定しすなわち第1のクロックCK1を分周し、PLL回路71へのフィードバックパルスを発生させるとともに、当該パルスを走査線変換処理部4の入力側の基準パルス(装置全体の入力側の基準パルス)となる水平同期信号H1として走査線変換処理部4へ出力する。
Hカウンタ80は、第1のクロックCK1を分周し、走査線変換後すなわち走査線変換処理部4の出力側の基準パルスおよびメモリ制御処理部2の入力側の基準パルスとなる水平同期信号H2を出力する。水晶発振子75は、第2のクロックCK2を発生させる。Hカウンタ76は、第2のクロックCK2を分周し、水平同期信号H2と同じ周波数を有するPLL回路72の基準パルスを発生させるとともに、当該パルスをVカウンタ78へ出力する。Vカウンタ78は、Hカウンタ76から出力される基準パルスを分周し、垂直同期信号V3’を出力する。
セレクタ79は、走査線変換処理部4の入力側の基準パルス(装置全体の入力側の基準パルス)となる垂直同期信号V1として外部から入力されるデジタル映像信号DVの垂直同期信号VSおよびVカウンタ78から出力される垂直同期信号V3’を受け、メモリ制御処理部2により垂直周波数変換を行う場合は垂直同期信号V3’を選択し、垂直周波数変換を行わない場合は垂直同期信号V1を選択し、メモリ制御処理部2の出力側の基準パルス(装置全体の出力側の基準パルス)となる垂直同期信号Vとしてメモリ制御処理部2へ出力する。
PLL回路72は、Hカウンタ76から出力される基準パルスを入力され、第3のクロックCK3を発生させる。分周比カウンタ74は、PLL回路72の分周比を決定しすなわち第3のクロックCK3を分周し、PLL回路72へのフィードバックパルスを発生させるとともに、当該パルスをメモリ制御処理部2の出力側の基準パルス(装置全体の出力側の基準パルス)となる水平同期信号H3としてメモリ制御処理部2へ出力する。
また、Hカウンタ80は外部から入力される垂直同期信号VS(リセットパルスRST)によってリセットされ、Hカウンタ76および分周比カウンタ74はセレクタ79により選択された垂直同期信号V3(リセットパルスRST)によってリセットされる。ここで、垂直周波数変換時にセレクタ79がVカウンタ78の出力V3’を選択するため、Hカウンタ76は、垂直周波数変換時に自分自身で作った水平同期信号を基準に作成された垂直同期信号V3’によりリセットされ、一見意味がないように思われる。
しかしながら、例えば、図13に示す映像信号変換装置をLSIにより作成し、複数のLSIを同期運転するときに、他のLSIから垂直周波数変換後の垂直同期信号が入力される場合を考えると、Hカウンタ76のリセット機能が重要となる。この場合、Vカウンタ78にもリセット機能が必要であることは言うまでもない。
本実施の形態では、フィールドメモリ1が記憶手段に相当し、メモリ制御処理部2が垂直周波数変換手段に相当し、走査線変換処理部4が走査線変換手段に相当し、同期処理部7aが同期制御手段に相当し、Hカウンタ80が第1の水平同期信号発生手段に相当し、Hカウンタ76がパルス発生手段に相当し、Vカウンタ78が垂直同期信号発生手段に相当し、分周比カウンタ74が第2の水平同期信号発生手段に相当し、セレクタ79が選択手段に相当する。また、Hカウンタ80が第1のカウンタに相当し、Hカウンタ76が第2のカウンタに相当し、Vカウンタ78が第3のカウンタに相当し、分周比カウンタ74が第4のカウンタに相当する。
次に、上記のように構成された映像信号変換装置の動作について説明する。走査線変換前の水平同期信号H1を発生させる分周比カウンタ73と走査線変換後の水平同期信号H2を発生させるHカウンタ80の間には、第2の実施の形態のHカウンタ76,77の関係と同じ関係がある。つまり、走査線変換において、m:nの変換を行うとき、分周比カウンタ73とHカウンタ80の設定値はn:mにしなければならない。このとき、走査線変換前の水平同期信号H1の周波数が入力される映像信号によって決まっているため、走査線変換後の水平同期信号H2の周波数やライン数は走査線変換の変換率に従って大きく異なる。そこで、メモリ制御処理部2により水平同期信号およびクロックの乗せ替えを行うことにより、装置の出力側の水平同期信号やクロックの周波数を一定に保つことが可能となる。
また、PLL回路71から出力される第1のクロックCK1がAD変換回路でのサンプリングクロックとして用いられるのが一般的であり、分周比カウンタ73は、基本的には入力される映像信号のドットクロックと第1のクロックCK1が同一の発振周波数となるように設定される。分周比カウンタ74は、出力される映像信号のすべての水平画素が1水平期間内に十分に入るように、また後段の回路が要求する1水平期間内のクロック数になるように設定される。Vカウンタ78は、垂直同期信号V3’の周波数が後段の回路等の要求する垂直周波数となるように設定される。
上記のように、本実施の形態では、走査線変換処理部4の後にメモリ制御処理部2を配置する場合において、垂直周波数変換の有無に関わらず、走査線変換の変換率に応じた周波数で水平同期信号H2を発生するHカウンタ80と、メモリ制御処理部2の出力側の基準となる基準パルスを発生するHカウンタ76とを設け、Hカウンタ76の出力を第3のクロックCK3を発生させるPLL回路72の基準パルスとし、さらに、Hカウンタ80を入力される映像信号DVの垂直同期信号VSによりリセットするとともに、Hカウンタ76とPLL回路72の分周比を決定する分周比カウンタ74とをメモリ制御処理部2の出力以降の垂直同期信号V3によりリセットしている。したがって、走査線変換後に垂直周波数変換を行うことができるとともに、走査線変換処理部4による拡大および縮小処理によらず、装置の出力側の水平同期信号およびクロックを一定に保つことが可能となる。
また、分周比カウンタ74にリセット機能がなくても、PLL回路72の追従範囲であれば、クロックは発生する。しかし、PLL回路72の基準パルスとフィードバックパルスの位相関係が大きくずれると、PLL回路72がロックするまでの間、映像が乱れたり、トップカールが発生する。このため、リセット機能を分周比カウンタ74にも設け、基準パルスとフィードバックパルスを同時にリセットすることによって、PLL回路72の発振動作を安定にしている。
なお、図13に示す例では、第2のクロックCK2を発生させるために水晶発振子75を用いたが、これは装置の内部の動作として、例えば、フィールドメモリ1のインターフェースやIP変換等で速いクロックが要求される場合に、装置の入力側の第1のクロックCK1および装置の出力側の第3のクロックCK3よりも速い装置の内部の第2のクロックCK2を用いるときのものである。例えば、走査線変換処理部4により拡大処理を行う場合は、走査線変換処理部4の出力側には入力より速い同期信号が必要となるために、入力側の第1のクロックCKでは変換処理を行うことができなくなる。このため、同期信号をより速い第2のクロックCK2で一度叩き直し、走査線変換処理部4およびメモリ制御処理部2へ供給して変換処理を行っている。なお、装置の動作速度の面で問題がなければ、水晶発振子を用いずに入力側の第1のクロックCK1を第2のクロックCK2の代わりとして用いてもよい。
逆に、水晶発振子75を用いる利点としては、前述したように速い動作が要求されるときに有利であるだけでなく、非同期クロックであるので、ディスプレイパネル上に出画されるクロック妨害が発生しにくく目立たないこと、また仮に入力側の同期やクロックが乱れても、出力側は安定した同期およびクロックが保証できること等があげられる。
(第4の実施の形態)
次に、本発明の第4の実施の形態による映像信号変換装置について説明する。
上記の第2および第3の実施の形態に用いたHカウンタ76等のリセット機能付きのカウンタでは、リセットがかかる直前の水平期間は通常の水平期間よりも短いものとなる。したがって、同期信号が供給される各ブロックにおいて、十分なクロック数が確保されないと完結しない処理、例えばラインメモリへの書き込みや読み出し等を行うときは、そのままの同期信号では動作が安定せず、最悪の場合には通常の映像領域まで影響が出る。また、さらに極端に最後の水平期間が短くなった場合には、最後の水平同期信号と最初の水平同期信号がつながってしまったり、水平同期信号から垂直同期信号を作り直している場合には、最後の水平同期信号を基準にして垂直同期信号が発生してしまう等、動作が保証できなくなる。
第4の実施の形態による映像信号変換装置は、上記のような課題を解決して回路動作の安定性を向上するものである。図14は、本発明の第4の実施の形態による映像信号変換装置の構成を示すブロック図である。
図14に示す映像信号変換装置と図8に示す映像信号変換装置とで異なる点は、同期処理部7aが同期処理部7bに変更され、Hカウンタ76,77、分周比カウンタ74が抜き取り機能付きHカウンタ81,82、抜き取り機能付き分周比カウンタ83にそれぞれ変更された点であり、その他の点は図8に示す映像信号変換装置と同様であるので、同一部分には同一符号を付し、以下詳細な説明を省略する。
図14に示す抜き取り機能付きHカウンタ81,82および抜き取り機能付き分周比カウンタ83は、リセットされるだけでなく、垂直期間の最後の水平パルスを抜き取る機能を持つカウンタである。
図15は、図14に示す抜き取り機能付きHカウンタ81,82および抜き取り機能付き分周比カウンタ83として用いられる抜き取り機能付きカウンタの一例の構成を示すブロック図である。
図15に示す抜き取り機能付きカウンタは、パルス発生回路91、遅延回路92、抜き取り回路93および最大値検出回路94を含む。
パルス発生回路91は、クロックCLKを入力され、パルスPGを発生するとともに、リセット信号RSTによりリセットされ、図8に示すHカウンタ76等に相当する回路である。遅延回路92は、パルス発生回路91から出力されるパルスPGを最大値検出回路94の最大値パルスMSの遅延に合わせて遅延して遅延パルスDSを出力する。
最大値検出回路94は、パルス発生回路91から出力されるパルスPGをカウントし、カウント値が最大となる最後の水平パルスからリセットされるまでの期間、実際には遅延パルスDSの最後の水平パルスの立ち上がりから最初の水平パルスの立ち上がりまでの期間すなわち最後の水平期間のみハイレベル(オン状態)になる最大値パルスMSを出力する。
抜き取り回路93は、最大値検出回路94がオンしている期間すなわち最大値パルスMSがハイレベルの期間の間、遅延回路93から出力される遅延パルスDSを抜き取り、出力パルスOSとして出力する。なお、遅延パルスDSが抜き取られる期間は、垂直期間の最初の水平同期信号が出力される直前までであり、そのタイミングになるように遅延回路92は調整される。
本実施の形態では、フィールドメモリ1が記憶手段に相当し、メモリ制御処理部2が垂直周波数変換手段に相当し、走査線変換処理部4が走査線変換手段に相当し、同期処理部7bが同期制御手段に相当し、抜き取り機能付きHカウンタ81,82および抜き取り機能付き分周比カウンタ83が水平同期信号発生手段に相当し、パルス発生回路91がパルス発生手段に相当し、遅延回路92が遅延手段に相当し、抜き取り回路93が抜き取り手段に相当し、最大値検出回路94が最大値検出手段に相当する。
図16は、図15に示す抜き取り機能付きカウンタの動作を説明するためのタイミング図である。
図16に示すように、パルス発生回路91から発生されたパルスPGは、遅延回路92により遅延され、遅延回路92から遅延パルスDSが出力される。このとき、最大値検出回路94からハイレベルの最大値パルスMSが出力されると、最大値パルスMSがハイレベルの期間中の遅延パルスDSが抜き取り回路93により抜き取られ、抜き取り回路93から最後のパルスが抜き取られた出力パルスOSが出力される。
上記の構成により、本実施の形態では、リセットされる直前の最後の水平同期信号のパルスを抜き取っているので、リセットがかかる直前の水平期間を通常の水平期間よりも長くすることができる。したがって、同期信号が供給される各ブロックにおいて、十分なクロック数が確保されないと完結しない処理、例えばラインメモリへの書き込みや読み出し等を行うときでも、安定した動作を行うことができ、常に良好な映像をディスプレイパネル等に表示することができる。
なお、上記の説明では、図8に示す映像信号変換装置に対して本発明の抜き取り機能付きカウンタを適用した場合について説明したが、この例に特に限定されず、図13に示す映像信号変換装置のHカウンタ76,80および分周比カウンタ74に対しても本発明の抜き取り機能付きカウンタを同様に適用することができ、同様の効果を得ることができる。
(第5の実施の形態)
次に、本発明の第5の実施の形態による映像信号変換装置について説明する。図17は、本発明の第5の実施の形態による映像信号変換装置に用いられる同期信号発生回路の構成を示すブロック図である。
図17に示す同期信号発生回路は、シリアルバスデコード回路101、エッジ検出回路102、Hカウンタ103およびVカウンタ104を含む。
シリアルバスデコード回路101は、例えばIICバス等のシリアルバス制御信号SCをデコードする。IICバス等のバス端子は、一般的にはマイクロコンピュータによって制御され、どのようなLSIにも標準的に備えられているものである。エッジ検出回路102は、シリアルバスデコード回路101の出力の一つである垂直周波数変換のオン/オフの切り替わりを検出し、オフ状態からオン状態になったときにリセットパルスRSTを発生させる。
Hカウンタ103は、所定のクロックCLKを受け、垂直周波数変換後の水平同期信号VHを発生する。Vカウンタ104は、Hカウンタ103から出力される水平同期信号VHをさらに分周し、垂直周波数変換後の垂直同期信号VHを発生させる。なお、Hカウンタ103、Vカウンタ104は、図8および図13に示すHカウンタ76、Vカウンタ78にそれぞれ相当し、図示していないその他の各ブロックは、図8および図13に示す各ブロックを用いることができる。
本実施の形態では、シリアルバスデコード回路101がデコード手段に相当し、エッジ検出回路102がリセット手段に相当し、Hカウンタ103が第1のカウンタに相当し、Vカウンタ104が第2のカウンタに相当する。
次に、図17に示す同期信号発生回路を有する映像信号変換装置が一つのLSIにより作成され、同一のLSIが複数個同期運転される場合の動作について説明する。
各LSIのシリアルバスデコード回路101は、装置に入力される映像信号の垂直同期信号VSをデータのロードパルスとして用いる。したがって、垂直周波数変換をオンするという制御信号SCを同一垂直期間内に同時に複数のLSIのシリアルバスデコード回路101へ送信することにより、同一タイミングで各LSIのエッジ検出回路102が動作し、リセットパルスRSTによりHカウンタ103およびVカウンタ104が同時にリセットされる。この結果、何も対策しなければ本来フリーで動く垂直周波数変換後の水平同期信号および垂直同期信号を複数のLSI間で同一位相で動かすことができる。
上記のように、本実施の形態では、垂直周波数変換を行う際に、LSIを設定する上で必要不可欠なシリアルバスの制御信号の変化点によってタイミングを取ることにより、複数個のLSI間で同期信号の受け渡しを行うことなく、複数のLSIを同期運転することができるとともに、プリント基板やピン容量等に起因する遅延や、プリント基板の配線そのものの複雑化を避けることができる。