JP4141208B2 - 映像信号処理装置、および集積回路 - Google Patents
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Description
【発明の属する技術分野】
本発明は、入力される映像信号データとは解像度が異なる映像信号データを出力するための映像信号処理装置、および集積回路に関する。
【0002】
【従来の技術】
映像信号データは、水平方向の画素数および垂直方向のライン数から定まる解像度を有しており、この映像信号データの解像度は、映像機器(例えば、テレビ受像機、液晶またはパソコン等のモニター)に応じて異なるものである。そのため、入力される映像信号データとは解像度が異なる映像信号データを必要とする映像機器では、入力される映像信号データの解像度を適宜変換するための機能が内蔵されている。
【0003】
入力される映像信号データの解像度を適宜変換するための機能は、フィールドメモリまたは複数のラインメモリの何れかを使用することによって実現可能である。
【0004】
フィールドメモリを使用する手法とは、フィールドメモリへ1画面分の映像信号データをそのままのタイミングで書き込み、フィールドメモリから1画面分の映像信号データを書き込み時とは異なるタイミングで読み出し、1画面分の映像信号データのライン数を適宜増減するための演算処理を行うことにより、解像度を変換するものである。しかし、この手法では、フィールドメモリが1画面分の映像信号データをまとめて記憶しなければならないため、大容量のメモリが必要となるので、映像信号処理装置が大型化およびコストアップすることになる。
【0005】
一方、複数のラインメモリを使用する手法とは、複数のラインメモリへ1ライン毎の映像信号データをそのままのタイミングで順次書き込み、複数のラインメモリから1ライン毎の映像信号データを書き込み時とは異なるタイミングで読み出し、映像信号データのライン数を適宜増減するための演算処理を順次行うことにより、解像度を変換するものである。しかし、この手法では、各ラインメモリの書き込みと読み出しのための水平周波数が異なり、且つ、各ラインメモリの書き込みと読み出しのための最大時間差も数ライン分しかない。従って、各ラインメモリの書き込みと読み出しのためのタイミング制御は、相応の精度が要求されて複雑となる。例えば、各ラインメモリの書き込みと読み出しのためのタイミングが僅かにずれて、各ラインメモリでの書き込みと読み出しが逆転すると、画面上の画像は連続性が失われて乱れることになる。
【0006】
そこで、各ラインメモリでの書き込みと読み出しが逆転するのを防止するため、以下の従来技術が提案されている。
【0007】
≪従来技術1≫
入力側での映像信号データの水平周期を出力側での映像信号データの読み出しクロックで計数し、この計数値および映像信号データの垂直方向の解像度の変換率を所定演算して、出力側での映像信号データの水平方向の画素数を求める方法。この方法は、出力側での映像信号データの水平方向の画素数を、入力側での映像信号データの水平方向の画素数と一義的な関係とすることで、ラインメモリでの書き込みと読み出しが逆転することを防止するものである。
【0008】
≪従来技術2≫
出力側での映像信号データの水平方向の画素数を固定するとともに、入力側での映像信号データの水平周波数を基準とするPLL(Phase Locked Loop)を構成し、映像信号データの垂直方向の解像度の変換率に基づいて、出力側での映像信号データの読み出しクロックを求める方法。この方法は、入力側での映像信号データの水平周波数を、出力側での映像信号データの読み出しクロックと同期させることで、ラインメモリでの書き込みと読み出しが逆転することを防止するものである。
【0009】
≪従来技術3≫
従来技術2において、入力側での映像信号データの水平周波数を垂直周波数に置き換える方法。この方法は、入力側での映像信号データの垂直周波数を出力側での映像信号データの読み出しクロックと同期させ、即ち、入力側での映像信号データの水平周波数を出力側での映像信号データの読み出しクロックと実質同期させることで、ラインメモリでの書き込みと読み出しが逆転することを防止するものである。
【0010】
【発明が解決しようとする課題】
しかしながら、従来技術1では、入力側での映像信号データの水平周波数と出力側での映像信号データの読み出しクロックとが同期していないため、出力側での映像信号データの水平方向の画素数が誤差を有して、ラインメモリでの書き込みと読み出しが逆転する可能性がある。
【0011】
従来技術2では、入力側での映像信号データの水平周波数がないと、PLLが動作しないため、出力側での映像信号データの読み出しクロックを得ることができない。そこで、入力側での映像信号データが存在しないとき、水平周波数と同等の疑似周波数をPLLに供給するための手段を設けなければならないので、映像信号処理装置のための制御が複雑となる可能性がある。また、PLLが高価であるため、映像信号処理装置がコストアップする。
【0012】
従来技術3では、入力側での映像信号データの垂直周波数がPLLの基準周波数としては低いため、PLL自体を構成し難くなる可能性がある。その他は、従来技術2と同様の問題を有する。
【0013】
【課題を解決するための手段】
前記課題を解決するための主たる発明は、入力される映像信号データをライン単位で順次書き込むための複数のラインメモリと、前記複数のラインメモリへの映像信号データの書き込みタイミング、および、前記複数のラインメモリからの映像信号データの読み出しタイミングを制御するタイミング制御部と、前記複数のラインメモリから読み出された映像信号データを演算処理することによって、水平方向の画素数および垂直方向のライン数で定まる解像度が異なる映像信号データを出力する演算出力部と、を有する映像信号処理装置において、入力される映像信号データの1画面分のライン数のうち前記解像度の変換率に応じて定まる所定ライン数の経過期間と、前記演算出力部から出力される映像信号データの1画面分のライン数のうち前記所定ライン数に対応するライン数の経過期間と、の差を前記所定ライン数に対応するライン数以下の正の整数とするべく、前記演算出力部から出力される映像信号データの水平方向の基準画素数を決定する基準画素数決定部と、前記複数のラインメモリからの読み出しを開始するための信号でリセットされ、前記演算出力部から出力される映像信号データの水平同期信号を順次計数する計数部と、前記計数部の計数値が前記整数以下である期間に前記演算出力部から出力される映像信号データの水平方向の画素数を、前記基準画素数から変更する画素数可変部と、を備えたことを特徴とする映像信号処理装置である。
【0014】
本発明の上記以外の特徴とするところは、本明細書および添付図面の記載により明らかとなる。
【0015】
【発明の実施の形態】
===開示の概要===
本明細書および添付図面の記載により、少なくとも以下の事項が明らかとなる。
【0016】
入力される映像信号データをライン単位で順次書き込むための複数のラインメモリと、前記複数のラインメモリへの映像信号データの書き込みタイミング、および、前記複数のラインメモリからの映像信号データの読み出しタイミングを制御するタイミング制御手段と、前記複数のラインメモリから読み出された映像信号データを演算処理することによって、水平方向の画素数および垂直方向のライン数で定まる解像度が異なる映像信号データを出力する演算出力手段と、を有する映像信号処理装置において、映像信号データの解像度の変換率に応じて、前記演算出力手段から得られる映像信号データの所定ラインの画素数を可変とするライン制御手段を、備えたことを特徴とする映像信号処理装置。
【0017】
前記映像信号処理装置によれば、映像信号データの解像度の変換率に応じて、演算出力手段から得られる映像信号データの所定ラインの画素数を可変とすることとしたので、複数のラインメモリでの書き込みと読み出しが予め定められた順序で実行され、画面上での画像の乱れを効果的に防止することが可能となる。
【0018】
また、前記ライン制御手段は、入力される映像信号データの所定ライン数の経過期間、および、前記演算出力手段から得られる映像信号データの前記所定ライン数と対応するライン数に基づいて、前記演算出力手段から得られる映像信号データの水平方向の基準画素数を決定する基準画素数決定部と、映像信号データの解像度の変換率に応じて、前記演算出力手段から得られる映像信号データの所定ラインの画素数を前記基準画素数から変更する画素数可変部と、を有することとする。
【0019】
また、前記ライン制御手段は、入力される映像信号データの所定ライン数の経過期間、および、前記演算出力手段から得られる映像信号データの前記所定ライン数と対応するライン数の経過期間の差を所定期間未満として、前記演算出力手段から得られる映像信号データの水平方向の基準画素数を決定する基準画素数決定部と、前記所定期間を順次計数する計数部と、前記計数部の計数値が前記差以下の範囲であるとき、前記演算出力手段から得られる映像信号データの水平方向の画素数を前記基準画素数から変更する画素数可変部と、を有することとしてもよい。
【0020】
これらによれば、映像信号データの解像度の変換率に応じて、演算出力手段から得られる映像信号データの水平方向の基準画素数を最適値として求め、この基準画素数を用いて、この映像信号データの所定ラインの画素数を可変とすることとしたので、複数のラインメモリでの書き込みと読み出しが予め定められた順序で効果的に実行される。
【0021】
また、前記基準画素数決定部は、入力される映像信号データの垂直帰線期間において前記基準画素数を決定し、その後、前記画素数可変部は、前記演算出力手段から得るべき映像信号データに対して、前記基準画素数を使用することとする。
これによれば、入力される映像信号データの帰線期間で基準画素数を求めるので、演算出力手段から解像度変換後の映像信号データを速やかに得ることが可能となる。
【0022】
更に、前記複数のラインメモリは、少なくとも3個からなり、1個のラインメモリへの映像信号データの書き込み中に、他のラインメモリからの映像信号データの読み出しを行うものである。
これによれば、最小限のラインメモリを用いて、演算出力手段から解像度変換後の映像信号データを得ることが可能となる。
【0023】
===映像信号処理装置の全体構成===
図1を参照しつつ、本発明の映像信号処理装置の全体構成について説明する。図1は、本発明の映像信号処理装置の全体構成を示すブロック図である。なお、本発明の映像信号処理装置における入出力の対象となる映像信号データは、水平方向では所定の画素数が連続して1ラインを構成するとともに、垂直方向では所定のライン数が連続するデジタルデータである。また、1ラインを構成する画素データは、RGB表色系のドットデータである。
【0024】
図1において、ラインメモリ2、4、6(複数のラインメモリ)は、ライン単位の映像信号データが順次繰り返し書き込まれ、且つ、ライン単位の映像信号データが予め定められた順序で読み出されるものである。ラインメモリ2、4、6は、書き込み状態となるためのライトイネーブル端子WEと、読み出し状態となるためのアウトプットイネーブル端子OEとを有している。なお、ラインメモリ2、4、6のハードウエアとしては、データの随時書き込み読み出しを可能とする記憶素子(例えばDRAM)を適用することが望ましい。
【0025】
書き込み制御部8は、ラインメモリ2、4、6への映像信号データの書き込みタイミングを制御するものである。書き込み制御部8には、入力される映像信号データの画素周期に同期する入力クロックCK1、入力される映像信号データの水平同期信号HS1、入力される映像信号データの垂直同期信号に対応する書き込みを開始するための信号VS1が供給される。そして、書き込み制御部8は、入力クロックCK1、水平同期信号HS1、信号VS1に応じて、ラインメモリ2、4、6を書き込み状態とするためのライトイネーブル信号をラインメモリ2、4、6のライトイネーブル端子WEに順次繰り返し供給する。これにより、ラインメモリ2、4、6には、ライン単位の映像信号データが順次繰り返し書き込まれることとなる。なお、入力クロックCK1は、自走発振または他走発振の何れから得るものであってもよい。
【0026】
読み出し制御部10は、ラインメモリ2、4、6からの映像信号データの読み出しタイミングを制御するものである。読み出し制御部10には、出力すべき映像信号データの画素周期に同期する出力クロックCK2、出力すべき映像信号データの水平同期信号HS2、入力される映像信号データに対する出力すべき映像信号データの解像度の変換率設定値が供給される。更に、読み出し制御部10には、書き込み制御部8から読み出しを開始するための信号VS2が供給される。そして、読み出し制御部10は、出力クロックCK2、水平同期信号HS2、解像度の変換率設定値、信号VS2に応じて、ラインメモリ2、4、6を読み出し状態とするためのアウトプットイネーブル信号をラインメモリ2、4、6のアウトプットイネーブル端子OEに適宜供給する。これにより、ラインメモリ2、4、6からは、ライン単位の映像信号データが解像度の変換率に応じた順序で読み出されることとなる。なお、出力クロックCK2は、自走発振または他走発振の何れから得るものであってもよい。書き込み制御部8および読み出し制御部10は、請求項のタイミング制御手段に相当する。
【0027】
マルチプレクサ12、14は、ラインメモリ2、4、6から読み出された映像信号データが全て供給され、読み出し制御部10から出力される解像度の変換率に応じた切り換え信号によって、適宜の映像信号データを出力するものである。
【0028】
係数発生部16は、読み出し制御部10から出力される解像度の変換率に応じた信号によって、入力される映像信号データを所定の解像度に変換するための変換係数を発生するものである。
【0029】
演算出力部18は、マルチプレクサ12、14から出力された映像信号データが供給され、係数発生部16から得られる変換係数を使用してライン数を補間する等の演算処理を適宜行うものである。これにより、演算出力部18からは、解像度変換された映像信号データ、即ち、水平方向および垂直方向ともに解像度の変換率に応じた画素数およびライン数を有する映像信号データが出力されることとなる。なお、マルチプレクサ12、14、係数発生部16および演算出力部18は、請求項の演算出力手段を構成する。
【0030】
カウンタ20は、入力される映像信号データの垂直同期信号に対応する信号VS1でリセットされ、入力される映像信号データのライン数Nin分の水平同期信号HS1の経過期間を、出力すべき映像信号データの画素周期に同期する出力クロックCK2で計数するものである。
【0031】
演算部22は、カウンタ20の計数値が供給され、ラインメモリ2、4、6の書き込みと読み出しの逆転を防止するための、本発明の特徴となる演算処理を実行するものである。
【0032】
演算部22は、予め用意されている演算式『Hindot*Nin−Houtdot*256』が256以下の正の整数値となるような『Houtdot』を決定する。なお、『Hindot*Nin』は、カウンタ20の計数値であり、Ninライン数の映像信号データが入力されたときの経過期間を示す。また、『Houtdot』は、出力される映像信号データの水平方向の基準画素数を示し、『256』は、出力される映像信号データのNinライン数と対応する解像度変換後の固定ライン数を示し、『Houtdot*256』は、256ライン数の映像信号データが出力されたときの経過期間を示す。これにより、『Hindot*Nin−Houtdot*256』は、Ninライン数の入力映像信号データおよび256ライン数の出力映像信号データの経過期間の差を示すこととなる。出力される映像信号データの固定ライン数は、『256』に限定されるものではなく、出力すべき映像信号データの垂直方向の全ライン数に応じて適宜決定すればよい。また、『Hindot*Nin』は、出力クロックCK2で計数するものであるため、『Hindot*Nin−Houtdot*256』は、ゼロとなることが望ましい。しかし、『Hindot*Nin−Houtdot*256』をゼロとする『Houtdot』は、解像度の変換率によっては存在しない可能性がある。そこで、演算部22は、上記演算を行う。なお、演算部22は、請求項の基準画素数決定部を構成する。
【0033】
ラインカウンタ24は、読み出しを開始するための信号VS2、即ち、出力すべき映像信号データの垂直同期信号でリセットされ、出力すべき映像信号データの水平同期信号HS2を256周期で繰り返し計数するものである。なお、ラインカウンタ24は、請求項の計数部を構成する。
【0034】
比較部26は、演算部22から得られる『Hindot*Nin−Houtdot*256』とラインカウンタ24の計数値とを比較する。そして、比較部26は、ラインカウンタ24の計数値が『Hindot*Nin−Houtdot*256』以下の範囲であるとき、出力される映像信号データのラインカウンタ24の計数値と等しいラインの画素数を『基準画素数+1』とするための制御信号を演算出力部18に供給する。一方、比較部26は、ラインカウンタ24の計数値が『Hindot*Nin−Houtdot*256』を超えたとき、出力される映像信号データのラインカウンタ24の計数値と等しいラインの画素数を『基準画素数のまま』とするための制御信号を演算出力部18に供給する。なお、演算出力部18および比較部26は、請求項の画素数可変部を構成する。
【0035】
===映像信号処理装置の動作===
次に、図2、図3、図4を参照しつつ、本発明の映像信号処理装置の動作について説明する。図2は、本発明の映像信号処理装置における複数のラインメモリの書き込みと読み出しの関係を説明するためのタイムチャートである。特に、『解像度の変換率>1』は、出力すべき映像信号データのライン数が入力される映像信号データのライン数より増加する場合のタイムチャートである。また、『解像度の変換率<1』は、出力すべき映像信号データのライン数が入力される映像信号データのライン数より減少する場合のタイムチャートである。なお、入出力される1画面分の映像信号データの垂直周波数は同一である。図3は、本発明の映像信号処理装置における複数のラインメモリの書き込みと読み出しの逆転防止を説明するためのフローチャートである。図4は、本発明の映像信号処理装置における複数のラインメモリの書き込みと読み出しの逆転防止を理解するための図であり、横軸はライン数を示し、縦軸は時間を示している。
【0036】
≪書き込み制御≫
書き込み制御部8には、入力クロックCK1、水平同期信号HS1、垂直同期信号に対応する信号VS1が供給される。なお、水平同期信号HS1は、入力される映像信号データの各ラインの開始位置でローレベルとなるパルスである。信号VS1は、入力される映像信号データの1ラインの開始位置から当該フィールドの有効ラインの終了位置まで、水平同期信号HS1に同期してハイレベルとなる信号である。書き込み制御部8は、信号VS1がハイレベルを保持する期間において、水平同期信号HS1が発生するタイミングで、ラインメモリ2、4、6を順次繰り返し書き込み状態とするためのライトイネーブル信号を出力する。これにより、ラインメモリ2、4、6は、書き込み制御部8からのライトイネーブル信号がライトイネーブル端子WEに供給され、入力される映像信号データを構成する各ラインのデータを入力クロックCK1に同期して順次繰り返し書き込む。具体的には、ラインメモリ2、4、6は、当該ラインメモリの個数と同一数の3ラインを周期として書き込みを行うものである。即ち、ラインメモリ2、4、6は、入力される映像信号データを構成する3N+1ライン、3N+2ライン、3N+3ライン(N=0)のデータを書き込む。
【0037】
そして、書き込み制御部8は、入力される映像信号データの各フィールドにおいて、3番目の水平同期信号HS1に同期して、信号VS2をハイレベルとして読み出し制御部10に供給する。これは、ラインメモリ2、4が最初の書き込みを終了しており、ラインメモリ2、4の書き込みデータを用いることで、解像度の変換率に応じた出力側の映像信号データのラインを生成開始可能となるからである。
【0038】
≪読み出し制御≫
読み出し制御部10は、解像度の変換率に対応する出力クロックCK2および水平同期信号HS2と、信号VS2とが供給される。なお、水平同期信号HS2は、出力される映像信号データの各ラインの開始位置でローレベルとなるパルスである。また、読み出し制御部10は、信号VS2がハイレベルへ変化した直後の水平同期信号HS2に同期してハイレベルとなる信号VS2′を生成する。読み出し制御部10は、信号VS2′がハイレベルを保持する期間において、水平同期信号HS2が発生するタイミングで、書き込みを行っていないラインメモリを同時または選択的に読み出し状態とするためのアウトプットイネーブル信号を出力する。これにより、書き込みを行っていないラインメモリは、出力される映像信号データの基となるラインデータを入力クロックCK2に同期して同時または選択的に読み出す。詳述すると、解像度の変換率が1より大きい場合、1個のラインメモリが書き込みを行っている期間において、他の2個のラインメモリは、出力される映像信号データの基となるラインデータの同時読み出しを繰り返すこととなる。一方、解像度の変換率が1より小さい場合、2個のラインメモリが書き込みを行っている連続期間にまたがって、他の1個のラインメモリは、出力される映像信号データの基となるラインデータを読み出すこととなる。
【0039】
ラインメモリ2、4、6からの映像信号データは、マルチプレクサ12、14を介して演算出力部18に供給される。
演算出力部18では、マルチプレクサ12、14から供給される映像信号データに対して、係数発生部16から得られる変換係数を使用してライン数を補間する等の演算処理を適宜行う。
【0040】
例えば、解像度の変換率が2の場合、1個のラインメモリ(例えばラインメモリ6)が書き込みを行っている期間において、他の2個のラインメモリ(例えばラインメモリ2、4)は、出力される映像信号データの基となるラインデータの同時読み出しを2回繰り返す。係数発生部16から得られる変換係数は、他の2個のラインメモリがラインデータの同時読み出しを2回繰り返す前半と後半で、(1,0)、(0.5,0.5)の重み付けに設定される。即ち、演算出力部18からは、上記前半は一方のラインデータがそのまま出力され、上記後半は双方のラインデータの平均が出力される。これにより、入力される映像信号データの1ラインに対して、出力される映像信号データの2ラインを生成可能となる。
【0041】
なお、出力される映像信号データの水平方向の画素数は、解像度の変換率に応じて、入力される映像信号データの水平方向の所定画素を所定回数繰り返すか間引くことで、変更可能となる。
【0042】
≪ラインメモリの書き込みと読み出しの逆転防止制御≫
ラインメモリ2、4、6の書き込みと読み出しが逆転するのを防止するため、図3のフローチャートに示す制御を行っている。なお、説明の便宜上、1画面において、入力される映像信号データのライン数は480、出力される映像信号データのライン数は768(入力される映像信号データのライン数の1.6倍)とする。これにより、解像度の変換率は1.6となり、Nin=256/1.6=160となる。
【0043】
先ず、カウンタ20は、入力される映像信号データの垂直同期信号に対応する信号VS1でリセットされ、その後、入力される映像信号データの160ライン分の水平同期信号HS1が経過するまで、出力すべき映像信号データの画素周期に同期する出力クロックCK2を計数する。このときのカウンタ20の計数値は、『Hindot*160』として、演算部22に供給される(S2)。
【0044】
演算部22では、演算式『Hindot*160−Houtdot*256』が256以下の正の整数値となるような『Houtdot』を求めるため、上記演算式に『Houtdot』として所定値を代入する。なお、『Houtdot』の初期値は予め定められた値であることとする(S4)。
【0045】
演算部22では、『Hindot*160−Houtdot*256』を演算して、入出力される映像信号データの経過期間の差を『Diffdata』として求める(S6)。
【0046】
演算部22では、『Diffdata』が256以下の正の整数値であるかどうかを判別する(S8)。
【0047】
演算部22は、『Diffdata』が256以下の正の整数値ではないものと判別すると(S8:NO)、『Diffdata』が256より大きい正の整数値の場合は『Houtdot』を+1して上記のステップS4以降を再度実行し、『Diffdata』が負の整数値の場合は『Houtdot』を−1して上記のステップS4以降を再度実行する。そして、上記のステップS4乃至S8が適宜実行されると、『Hindot*160』が『Houtdot*256』に比べて最大256画素の経過期間だけ大となる条件を満足する『Houtdot』が、出力される映像信号データの水平方向の基準画素数として決定する。
【0048】
一方、演算部22は、『Diffdata』が256以下の正の整数値であるものと判別すると(S8:YES)、このときの『Houtdot』が出力される映像信号データの水平方向の基準画素数として決定する。そして、演算部22から得られる『Houtdot』は、基準画素数として演算出力部18に供給される。また、演算部22から得られる『Diffdata』は、比較部26に供給される(S10)。なお、上記の基準画素数は、入力される映像信号データの垂直帰線期間で決定され、次フィールドで出力すべき映像信号データに対して使用される。
【0049】
比較部26では、次フィールドの入力映像信号データにおいて、ラインカウンタ24の計数値が演算部22から得られる『Diffdata』以下であるかどうかを判別する(S12)。
【0050】
比較部26は、ラインカウンタ24の計数値が『Diffdata』以下であるものと判別すると(S12:YES)、出力される映像信号データのラインカウンタ24の計数値と等しいラインの画素数を『基準画素数+1』とするための制御信号を演算出力部18に供給する。これにより、演算出力部18は、出力される映像信号データのラインカウンタ24の計数値と等しいラインの画素数を『基準画素数+1』とする(S14)。
【0051】
一方、比較部26は、ラインカウンタ24の計数値が『Diffdata』以下ではないものと判別すると(S12:NO)、出力される映像信号データのラインカウンタ24の計数値と等しいラインの画素数を『基準画素数のまま』とするための制御信号を演算出力部18に供給する。これにより、演算出力部18は、出力される映像信号データのラインカウンタ24の計数値と等しいラインの画素数を『基準画素数のまま』とする(S16)。
【0052】
例えば、『Diffdata』が100の場合は、出力される映像信号データの256ラインを単位として、当該256ラインの最初の100ラインを『基準画素数+1』とし、且つ、残りの156ラインを『基準画素数のまま』とすることで、ラインメモリ2、4、6の書き込みと読み出しの逆転を防止するための制御を行うこととなる。
【0053】
図4において、直線は、ラインメモリ2、4、6への書き込みタイミングを示し、折線は、ラインメモリ2、4、6からの読み出しタイミングを示している。出力される映像信号データの水平方向の画素数は、『Diffdata』を境として、前半では『基準画素数+1』となり、後半では『基準画素数のまま』となる。即ち、ラインメモリ2、4、6の読み出し時間は、前半が後半より1画素分だけ長くなる。換言すれば、折線の傾きは、上記前半では直線の傾きより大きくなり、上記後半では直線の傾きより小さくなる。これにより、直線と折線が交わらなくなるので、ラインメモリ2、4、6の書き込みと読み出しの逆転が防止され、出力側の映像信号データを適宜処理することで、連続性を有する画像を得ることが可能となる。
【0054】
以上より、本発明の映像信号処理装置を適用すれば、PLLを使用することなく、ラインメモリ2、4、6の書き込みが読み出しを追い抜いたり、ラインメモリ2、4、6の読み出しが書き込みを追い抜いたりという、ラインメモリ2、4、6の書き込みと読み出しの逆転を確実に防止することが可能となる。なお、本発明の映像信号処理装置は、集積回路またはディスクリート回路の何れで構成することも可能であるが、集積回路とすることで、映像信号処理装置を使用する映像機器の小型化およびコストダウンが可能となる。
【0055】
===その他の実施の形態===
以上、一実施形態に基づき本発明に係る映像信号処理装置について説明したが、上記した発明の実施の形態は、本発明の理解を容易にするためのものであり、本発明を限定するものではない。本発明は、その趣旨を逸脱することなく、変更、改良され得るとともに、本発明にはその等価物が含まれることはもちろんである。
【0056】
≪基準画素数の変更≫
本実施形態では、出力される映像信号データの水平方向の画素数は、ラインカウンタ24の計数値に応じて『基準画素数+1』に変更されるが、これに限定されるものではない。例えば、出力される映像信号データの水平方向の画素数が『+2以上』または『−1以下』の幅で基準画素数から変更されるように、演算部22、カウンタ24、比較部26を制御することとしてもよい。
【0057】
≪ラインメモリ数≫
本実施形態では、3個(最小限)のラインメモリを使用するが、これに限定されるものではない。つまり、4個以上のラインメモリを使用することで、ラインメモリの書き込み読み出しタイミングの逆転を更に確実に防止することとしてもよい。
【0058】
≪解像度の変換率≫
本実施形態では、映像信号データの解像度の変換率は1.6であるが、1以上または1未満の他の変換率を適用することも可能である。
【0059】
【発明の効果】
本発明によれば、映像信号データの解像度変換を行うとき、複数のラインメモリの書き込みと読み出しの逆転が防止され、画面上での画像の乱れを効果的に防止することが可能となる。
【図面の簡単な説明】
【図1】本発明の映像信号処理装置の全体構成を示すブロック図である。
【図2】本発明の映像信号処理装置における複数のラインメモリの書き込みと読み出しの関係を説明するためのタイムチャートである。
【図3】本発明の映像信号処理装置における複数のラインメモリの書き込みと読み出しの逆転防止を説明するためのフローチャートである。
【図4】本発明の映像信号処理装置における複数のラインメモリの書き込みと読み出しの逆転防止を理解するための図である。
【符号の説明】
2、4、6 ラインメモリ
8 書き込み制御部
10 読み出し制御部
12、14 マルチプレクサ
16 係数発生部
18 演算出力部
20 カウンタ
22 演算部
24 ラインカウンタ
26 比較部
Claims (5)
- 入力される映像信号データをライン単位で順次書き込むための複数のラインメモリと、前記複数のラインメモリへの映像信号データの書き込みタイミング、および、前記複数のラインメモリからの映像信号データの読み出しタイミングを制御するタイミング制御部と、前記複数のラインメモリから読み出された映像信号データを演算処理することによって、水平方向の画素数および垂直方向のライン数で定まる解像度が異なる映像信号データを出力する演算出力部と、を有する映像信号処理装置において、
入力される映像信号データの1画面分のライン数のうち前記解像度の変換率に応じて定まる所定ライン数の経過期間と、前記演算出力部から出力される映像信号データの1画面分のライン数のうち前記所定ライン数に対応するライン数の経過期間と、の差を前記所定ライン数に対応するライン数以下の正の整数とするべく、前記演算出力部から出力される映像信号データの水平方向の基準画素数を決定する基準画素数決定部と、
前記複数のラインメモリからの読み出しを開始するための信号でリセットされ、前記演算出力部から出力される映像信号データの水平同期信号を順次計数する計数部と、
前記計数部の計数値が前記整数以下である期間に前記演算出力部から出力される映像信号データの水平方向の画素数を、前記基準画素数から変更する画素数可変部と、
を備えたことを特徴とする映像信号処理装置。 - 前記画素数可変部は、前記計数部の計数値が前記整数以下である期間に前記演算出力部から出力される映像信号データの水平方向の画素数を、前記基準画素数より一定数多くする、
ことを特徴とする請求項1記載の映像信号処理装置。 - 前記基準画素数決定部は、入力される映像信号データの垂直帰線期間において前記基準画素数を決定し、
前記画素数可変部は、前記演算出力部から得られる映像信号データに対して前記基準画素数を使用する、
ことを特徴とする請求項2記載の映像信号処理装置。 - 前記複数のラインメモリは、少なくとも3個からなり、1個のラインメモリへの映像信号データの書き込み中に、他のラインメモリからの映像信号データの読み出しを行う、
ことを特徴とする請求項1乃至3の何れかに記載の映像信号処理装置。 - 請求項1乃至4の何れかに記載の映像信号処理装置を有することを特徴とする集積回路。
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