JP3538851B2 - 映像信号処理回路およびそれを用いた表示装置 - Google Patents
映像信号処理回路およびそれを用いた表示装置Info
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- JP3538851B2 JP3538851B2 JP07988093A JP7988093A JP3538851B2 JP 3538851 B2 JP3538851 B2 JP 3538851B2 JP 07988093 A JP07988093 A JP 07988093A JP 7988093 A JP7988093 A JP 7988093A JP 3538851 B2 JP3538851 B2 JP 3538851B2
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Description
【０００１】
【産業上の利用分野】本発明は、倍速変換回路を備えた
映像信号処理回路に関する。
映像信号処理回路に関する。
【０００２】
【従来の技術】液晶パネルを用いた映像表示装置では、
ＨＤＴＶなどの高解像度信号を表示するためには、ＪＡ
ＰＡＮ ＤＩＳＰＬＡＹ’８９ 予稿集ｐ２５６−２５
９「Ｈｉｇｈ Ｄｅｆｉｎｉｔｉｏｎ Ｌｉｑｕｉｄ
Ｃｒｙｓｔａｌ Ｐｒｏｊｅｃｔｉｏｎ ＴＶ」に記載
されているように、デジタルによる信号処理回路が用い
られる。
ＨＤＴＶなどの高解像度信号を表示するためには、ＪＡ
ＰＡＮ ＤＩＳＰＬＡＹ’８９ 予稿集ｐ２５６−２５
９「Ｈｉｇｈ Ｄｅｆｉｎｉｔｉｏｎ Ｌｉｑｕｉｄ
Ｃｒｙｓｔａｌ Ｐｒｏｊｅｃｔｉｏｎ ＴＶ」に記載
されているように、デジタルによる信号処理回路が用い
られる。
【０００３】図１１に従来の信号処理回路の例を示す。
入力信号２００はＡＤコンバータ２０１によってデジタ
ル信号に変換され、時間軸伸長回路２０２により、例え
ば６倍に伸長した後、倍速変換回路２０３でインターレ
ースを順次走査に変換し、ガンマ補正回路２０４で液晶
パネルの特性に合わせてガンマを補正してからＤＡコン
バータ２０５でアナログ信号に戻し、液晶パネル２０６
に伝送して表示する。
入力信号２００はＡＤコンバータ２０１によってデジタ
ル信号に変換され、時間軸伸長回路２０２により、例え
ば６倍に伸長した後、倍速変換回路２０３でインターレ
ースを順次走査に変換し、ガンマ補正回路２０４で液晶
パネルの特性に合わせてガンマを補正してからＤＡコン
バータ２０５でアナログ信号に戻し、液晶パネル２０６
に伝送して表示する。
【０００４】ここで、ＨＤＴＶ信号のような高精細信号
を、例えば水平方向に１４４０画素の液晶パネルに表示
する場合を想定すると、映像信号のクロックは５０ＭＨ
ｚ以上と、非常に高い周波数になるため、液晶パネルの
ドライブ回路（図示せず）は動作させることができず、
映像信号を表示することができない。そこで、液晶パネ
ルを水平方向に例えば６個のブロックに分割し、それぞ
れに独立したドライブ回路を設け、同時に並列に信号を
書込むことによってそれぞれのブロックの周波数を下げ
てドライブ回路を動作させ、液晶パネルに信号を表示す
ることがおこなわれている。
を、例えば水平方向に１４４０画素の液晶パネルに表示
する場合を想定すると、映像信号のクロックは５０ＭＨ
ｚ以上と、非常に高い周波数になるため、液晶パネルの
ドライブ回路（図示せず）は動作させることができず、
映像信号を表示することができない。そこで、液晶パネ
ルを水平方向に例えば６個のブロックに分割し、それぞ
れに独立したドライブ回路を設け、同時に並列に信号を
書込むことによってそれぞれのブロックの周波数を下げ
てドライブ回路を動作させ、液晶パネルに信号を表示す
ることがおこなわれている。
【０００５】図１１にもとづいて説明すると、映像信号
は時間軸伸長回路２０２で６ブロックに分離される。図
１２にタイミングを示す。入力信号２１０はＡＤコンバ
ータ２０１でデジタル化されたもので、ここでは走査線
１本の有効走査期間を示す。時間軸伸長回路２０２では
入力信号２１０を６ブロックに分けるとともに、入力に
対して６倍に伸長し、出力信号２１１のａ〜ｆとして示
すように、液晶パネル２０６の分割したそれぞれのブロ
ックに対応する信号として出力する。
は時間軸伸長回路２０２で６ブロックに分離される。図
１２にタイミングを示す。入力信号２１０はＡＤコンバ
ータ２０１でデジタル化されたもので、ここでは走査線
１本の有効走査期間を示す。時間軸伸長回路２０２では
入力信号２１０を６ブロックに分けるとともに、入力に
対して６倍に伸長し、出力信号２１１のａ〜ｆとして示
すように、液晶パネル２０６の分割したそれぞれのブロ
ックに対応する信号として出力する。
【０００６】また、有効走査線数１０３５本のＨＤＴＶ
信号を、垂直方向の画素数が１０３５の液晶パネルに表
示する場合、走査線１本を垂直方向の１画素に対応させ
ることができるが、１フィールドの時間では半分の数の
走査線しか送ってこないので、画面全体を表示するのに
は２フィールド、即ち１フレームの時間が必要となり、
液晶パネルの電荷保持特性などからフリッカーが生じて
しまう。そこで、倍速変換回路２０３では、走査の速さ
を倍にすることにより、１フィールドの時間に２フィー
ルド分に相当する信号を補間によって作りだし、画面全
体が１フィールドの時間で書き込めるようにしている。
図１３は倍速変換回路２０３の動作を示したタイミング
チャートで、ａ１、ｂ１、ａ２、ｂ２、ａ３、ｂ３、・
・・・、ａｎ、ｂｎの順に信号を入力すると、ａ１、ａ
２、ａ３、・・、ａｎ、ｂ１、ｂ２、ｂ３、・・、ｂｎ
の順に並び替えて出力するもので、２本の走査線のデー
タをマルチプレクスして入力することで、倍速変換の出
力信号が得られる。ところが、入力信号は走査線１本づ
つしか送ってこないため、他方は補間信号を与えなけれ
ばならない。
信号を、垂直方向の画素数が１０３５の液晶パネルに表
示する場合、走査線１本を垂直方向の１画素に対応させ
ることができるが、１フィールドの時間では半分の数の
走査線しか送ってこないので、画面全体を表示するのに
は２フィールド、即ち１フレームの時間が必要となり、
液晶パネルの電荷保持特性などからフリッカーが生じて
しまう。そこで、倍速変換回路２０３では、走査の速さ
を倍にすることにより、１フィールドの時間に２フィー
ルド分に相当する信号を補間によって作りだし、画面全
体が１フィールドの時間で書き込めるようにしている。
図１３は倍速変換回路２０３の動作を示したタイミング
チャートで、ａ１、ｂ１、ａ２、ｂ２、ａ３、ｂ３、・
・・・、ａｎ、ｂｎの順に信号を入力すると、ａ１、ａ
２、ａ３、・・、ａｎ、ｂ１、ｂ２、ｂ３、・・、ｂｎ
の順に並び替えて出力するもので、２本の走査線のデー
タをマルチプレクスして入力することで、倍速変換の出
力信号が得られる。ところが、入力信号は走査線１本づ
つしか送ってこないため、他方は補間信号を与えなけれ
ばならない。
【０００７】最も簡易的には、同じ走査線のデータを補
間信号として、同じデータを持つ２本の走査線に変換す
る方がとられる。別の方法として、特開平４−１５７８
８６公開に記載されているように、１本前の走査線と現
在の走査線の平均値を使うライン間補間と、１フィール
ド前の走査線を使うフィールド間補間があり、図示しな
いが、遅延線として、前者ではラインメモリ、後者では
フィールドメモリが必要である。さらに、画面各部分の
動きを検出して、静止部分には垂直解像度の高いフィー
ルド間補間を使い、動き部分では二重像とならないよう
にライン間補間に切換える、動き適応補間が使われる場
合もある。なお、これらの動作は、すべて入力映像信号
に同期しておこなわれる。
間信号として、同じデータを持つ２本の走査線に変換す
る方がとられる。別の方法として、特開平４−１５７８
８６公開に記載されているように、１本前の走査線と現
在の走査線の平均値を使うライン間補間と、１フィール
ド前の走査線を使うフィールド間補間があり、図示しな
いが、遅延線として、前者ではラインメモリ、後者では
フィールドメモリが必要である。さらに、画面各部分の
動きを検出して、静止部分には垂直解像度の高いフィー
ルド間補間を使い、動き部分では二重像とならないよう
にライン間補間に切換える、動き適応補間が使われる場
合もある。なお、これらの動作は、すべて入力映像信号
に同期しておこなわれる。
【０００８】
【発明が解決しようとする課題】以上のような構成のた
めに、図１１では省略したが、倍速変換回路２０３、ガ
ンマ補正回路２０４、ＤＡコンバータ２０５はブロック
数と同じだけの数、すなわち以上の説明では各６回路が
必要であり、規模が大きくなってしまうという欠点があ
った。
めに、図１１では省略したが、倍速変換回路２０３、ガ
ンマ補正回路２０４、ＤＡコンバータ２０５はブロック
数と同じだけの数、すなわち以上の説明では各６回路が
必要であり、規模が大きくなってしまうという欠点があ
った。
【０００９】また、すべての部分が入力映像信号のタイ
ミングに合わせて動作するような構成となっているた
め、例えばＨＤＴＶを液晶パネルに表示するように設計
すると、その他の走査周波数の異なる信号は表示できな
いといった問題点があった。ＣＲＴへの表示を目的とし
たものでは、日経エレクトロニクス’９２．８．３．
（ｎｏ．５６０）ｐ１５４−１５６「多機能化進むスキ
ャンコンバータ」に記載されているものがあるが、液晶
パネルの表示に用いると、出力信号とパネルの画素の一
致が考慮されてないために、表示品位が劣るという問題
点があった。
ミングに合わせて動作するような構成となっているた
め、例えばＨＤＴＶを液晶パネルに表示するように設計
すると、その他の走査周波数の異なる信号は表示できな
いといった問題点があった。ＣＲＴへの表示を目的とし
たものでは、日経エレクトロニクス’９２．８．３．
（ｎｏ．５６０）ｐ１５４−１５６「多機能化進むスキ
ャンコンバータ」に記載されているものがあるが、液晶
パネルの表示に用いると、出力信号とパネルの画素の一
致が考慮されてないために、表示品位が劣るという問題
点があった。
【００１０】そこで本発明はこのような課題を解決する
もので、その目的とするところは、小規模で、かつ各種
走査周波数の信号を劣化なく表示可能な、液晶パネルを
用いた映像表示装置の映像信号処理回路を実現すること
である。
もので、その目的とするところは、小規模で、かつ各種
走査周波数の信号を劣化なく表示可能な、液晶パネルを
用いた映像表示装置の映像信号処理回路を実現すること
である。
【００１１】
【課題を解決するための手段】本発明の映像信号処理回
路は、入力映像信号をAD変換するADコンバータと、該AD
コンバータの出力を記憶する入出力が非同期の第一のフ
ィールドメモリと第二のフィールドメモリと、第一及び
第二のフィールドメモリの出力を倍速変換する変換手段
と、第一及び第二のフィールドメモリの書込みクロック
を入力映像信号の同期信号にロックさせる手段と、第一
及び第二のフィールドメモリの書込みイネーブルタイミ
ングと、第一及び第二のフィールドメモリの読出しイネ
ーブルタイミングとを設定する設定手段と、第二のフィ
ールドメモリの入力としてADコンバータの出力を使用す
る場合と第一のフィールドメモリの出力を使用する場合
との切換えを入力映像信号の種類に応じて設定する設定
手段とを備えたことを特徴とする。
路は、入力映像信号をAD変換するADコンバータと、該AD
コンバータの出力を記憶する入出力が非同期の第一のフ
ィールドメモリと第二のフィールドメモリと、第一及び
第二のフィールドメモリの出力を倍速変換する変換手段
と、第一及び第二のフィールドメモリの書込みクロック
を入力映像信号の同期信号にロックさせる手段と、第一
及び第二のフィールドメモリの書込みイネーブルタイミ
ングと、第一及び第二のフィールドメモリの読出しイネ
ーブルタイミングとを設定する設定手段と、第二のフィ
ールドメモリの入力としてADコンバータの出力を使用す
る場合と第一のフィールドメモリの出力を使用する場合
との切換えを入力映像信号の種類に応じて設定する設定
手段とを備えたことを特徴とする。
【００１２】また本発明の液晶パネルを用いた映像表示
装置は、入力映像信号をAD変換するADコンバータと、該
ADコンバータの出力を記憶する入出力が非同期の第一の
フィールドメモリと第二のフィールドメモリと、第一及
び第二のフィールドメモリの出力を倍速変換する変換手
段と、該変換手段の出力を入力とするガンマ補正手段
と、該補正手段の出力を入力とする時間軸伸長手段と、
第一及び第二のフィールドメモリの書込みクロックを前
記入力映像信号の同期信号にロックさせる手段と、第一
及び第二のフィールドメモリの書込みイネーブルタイミ
ングを設定する書込みイネーブルタイミング設定手段
と、第一及び第二のフィールドメモリの読出しイネーブ
ルタイミングを設定する書込みイネーブルタイミング設
定手段と、第二のフィールドメモリの入力として前記AD
コンバータの出力を使用する場合と前記第一のフィール
ドメモリの出力を使用する場合との切換えを入力映像信
号の種類に応じて行う切換え設定手段と、書込みイネー
ブルタイミング設定手段の設定状態と読出しイネーブル
タイミング設定手段の設定状態と切換え設定手段の設定
状態とを各種入力映像信号毎に記憶する設定記憶手段と
を有することを特徴とする。
装置は、入力映像信号をAD変換するADコンバータと、該
ADコンバータの出力を記憶する入出力が非同期の第一の
フィールドメモリと第二のフィールドメモリと、第一及
び第二のフィールドメモリの出力を倍速変換する変換手
段と、該変換手段の出力を入力とするガンマ補正手段
と、該補正手段の出力を入力とする時間軸伸長手段と、
第一及び第二のフィールドメモリの書込みクロックを前
記入力映像信号の同期信号にロックさせる手段と、第一
及び第二のフィールドメモリの書込みイネーブルタイミ
ングを設定する書込みイネーブルタイミング設定手段
と、第一及び第二のフィールドメモリの読出しイネーブ
ルタイミングを設定する書込みイネーブルタイミング設
定手段と、第二のフィールドメモリの入力として前記AD
コンバータの出力を使用する場合と前記第一のフィール
ドメモリの出力を使用する場合との切換えを入力映像信
号の種類に応じて行う切換え設定手段と、書込みイネー
ブルタイミング設定手段の設定状態と読出しイネーブル
タイミング設定手段の設定状態と切換え設定手段の設定
状態とを各種入力映像信号毎に記憶する設定記憶手段と
を有することを特徴とする。
【００１３】
【００１４】
【００１５】
【実施例】以下、本発明の実施例を図面を参照して説明
する。
する。
【００１６】図１は、本発明による実施例である。本図
中、図１１と同符号のものは、同じ機能である。入力信
号２００はＡＤコンバータ２０１によってデジタル信号
に変換され、第一の記憶手段である、入出力が非同期の
フレームメモリ１に入力される。また、入力信号２００
のは同期分離回路７にも入力され、水平同期信号（以下
ＨＤ）と垂直同期信号（以下ＶＤ）からなる同期信号５
１が分離される。なお、図示しなかったが、映像信号の
種類によっては、あらかじめ映像信号とＨＤ、ＶＤを分
離して伝送してくるものもあるが、その場合は同期分離
回路７を通さずに、直接ＨＤ、ＶＤとして接続すれば良
いことは明らかである。ＨＤ、ＶＤは書込みタイミング
回路３と、読出しタイミング回路４に入力される。書込
みタイミング回路３からは、フレームメモリ１にＡＤコ
ンバータ２０１の出力を書込むための書込みタイミング
信号５２が入力される。さらに分周回路９を通じて、Ａ
Ｄコンバータ２０１にも接続されている。また、読出し
タイミング回路４からは、フレームメモリ１の読出しの
ための読出しタイミング信号５３が、フレームメモリ１
に入力されている。また、図示しなかったが、フレーム
メモリ１以降の段も読出しタイミング回路５３で動作す
るように接続されている。動作設定回路８はフレームメ
モリ１の動作を設定するものである。さらに、書込みタ
イミング回路３、読出しタイミング回路４、動作設定回
路８、分周回路９には、ＣＰＵ５のＩ／Ｏバス５４が接
続されている。また、ＣＰＵ５には、第二の記憶手段で
あるデータメモリ６が接続されている。
中、図１１と同符号のものは、同じ機能である。入力信
号２００はＡＤコンバータ２０１によってデジタル信号
に変換され、第一の記憶手段である、入出力が非同期の
フレームメモリ１に入力される。また、入力信号２００
のは同期分離回路７にも入力され、水平同期信号（以下
ＨＤ）と垂直同期信号（以下ＶＤ）からなる同期信号５
１が分離される。なお、図示しなかったが、映像信号の
種類によっては、あらかじめ映像信号とＨＤ、ＶＤを分
離して伝送してくるものもあるが、その場合は同期分離
回路７を通さずに、直接ＨＤ、ＶＤとして接続すれば良
いことは明らかである。ＨＤ、ＶＤは書込みタイミング
回路３と、読出しタイミング回路４に入力される。書込
みタイミング回路３からは、フレームメモリ１にＡＤコ
ンバータ２０１の出力を書込むための書込みタイミング
信号５２が入力される。さらに分周回路９を通じて、Ａ
Ｄコンバータ２０１にも接続されている。また、読出し
タイミング回路４からは、フレームメモリ１の読出しの
ための読出しタイミング信号５３が、フレームメモリ１
に入力されている。また、図示しなかったが、フレーム
メモリ１以降の段も読出しタイミング回路５３で動作す
るように接続されている。動作設定回路８はフレームメ
モリ１の動作を設定するものである。さらに、書込みタ
イミング回路３、読出しタイミング回路４、動作設定回
路８、分周回路９には、ＣＰＵ５のＩ／Ｏバス５４が接
続されている。また、ＣＰＵ５には、第二の記憶手段で
あるデータメモリ６が接続されている。
【００１７】倍速変換回路２は、従来の技術で説明した
倍速変換回路２０３と同じ動作をするものである。
倍速変換回路２０３と同じ動作をするものである。
【００１８】フレームメモリ１の出力は、倍速変換回路
２で走査線変換し、ガンマ補正回路２０４で液晶パネル
の特性に合わせてガンマを補正してから時間軸伸長回路
２０２により、例えば６倍に伸長した後、ＤＡコンバー
タ２０５でアナログ信号に戻し、液晶パネル２０６に伝
送して表示する。ＤＡコンバータ２０５は６回路必要だ
が、図では省略して１回路のみ示した。
２で走査線変換し、ガンマ補正回路２０４で液晶パネル
の特性に合わせてガンマを補正してから時間軸伸長回路
２０２により、例えば６倍に伸長した後、ＤＡコンバー
タ２０５でアナログ信号に戻し、液晶パネル２０６に伝
送して表示する。ＤＡコンバータ２０５は６回路必要だ
が、図では省略して１回路のみ示した。
【００１９】このように、時間軸伸長回路２０２をガン
マ補正回路２０４の後段に位置させたため、液晶パネル
を水平方向に例えば６のブロックに分割し、それぞれに
独立したドライブ回路を設け、同時に並列に信号を書込
む場合でも、ブロック数と同じだけの数が必要になるの
はＤＡコンバータ２０５だけであり、従来例と比較し
て、はるかに小規模な回路で構成できる。
マ補正回路２０４の後段に位置させたため、液晶パネル
を水平方向に例えば６のブロックに分割し、それぞれに
独立したドライブ回路を設け、同時に並列に信号を書込
む場合でも、ブロック数と同じだけの数が必要になるの
はＤＡコンバータ２０５だけであり、従来例と比較し
て、はるかに小規模な回路で構成できる。
【００２０】図３は、図１の書込みタイミング回路３の
詳細な実施例を示すブロック図である。
詳細な実施例を示すブロック図である。
【００２１】位相比較回路１０１、ＶＣＯ１０２、分周
回路１０３はＰＬＬ回路を構成しており、分周回路１０
３の出力とＨＤ５１１が同じ周波数と位相になるように
ＶＣＯ１０２の発振周波数が制御される。ＶＣＯ１０２
の出力は、書込みクロック５２１としてフレームメモリ
１に入力されるとともに、水平カウンタ１０４にも接続
されている。また、分周回路１０３の出力は、水平カウ
ンタ１０４と垂直カウンタ１０５に接続されている。こ
れらのカウンタの出力は書込みイネーブル回路１０６に
接続されており、フレームメモリ１に映像信号の書込み
許可を与える、書込みイネーブル信号５２２を出力す
る。また、垂直カウンタ１０５の出力は、書込みリセッ
ト信号５２３としてフレームメモリ１にも接続されてい
る。書込みクロック５２１は、図１の分周回路９にも接
続されている。なお、書込みクロック５２１、書込みイ
ネーブル信号５２２、書込みリセット信号５２３は、図
１の書込みタイミング信号５２に相当するものである。
また、Ｉ／Ｏ１０７にはＩ／Ｏバス５４が接続されてお
り、分周回路１０３の分周比、水平カウンタ１０４と垂
直カウンタ１０５のカウント値を、ＣＰＵ５によってそ
れぞれ設定することができる。
回路１０３はＰＬＬ回路を構成しており、分周回路１０
３の出力とＨＤ５１１が同じ周波数と位相になるように
ＶＣＯ１０２の発振周波数が制御される。ＶＣＯ１０２
の出力は、書込みクロック５２１としてフレームメモリ
１に入力されるとともに、水平カウンタ１０４にも接続
されている。また、分周回路１０３の出力は、水平カウ
ンタ１０４と垂直カウンタ１０５に接続されている。こ
れらのカウンタの出力は書込みイネーブル回路１０６に
接続されており、フレームメモリ１に映像信号の書込み
許可を与える、書込みイネーブル信号５２２を出力す
る。また、垂直カウンタ１０５の出力は、書込みリセッ
ト信号５２３としてフレームメモリ１にも接続されてい
る。書込みクロック５２１は、図１の分周回路９にも接
続されている。なお、書込みクロック５２１、書込みイ
ネーブル信号５２２、書込みリセット信号５２３は、図
１の書込みタイミング信号５２に相当するものである。
また、Ｉ／Ｏ１０７にはＩ／Ｏバス５４が接続されてお
り、分周回路１０３の分周比、水平カウンタ１０４と垂
直カウンタ１０５のカウント値を、ＣＰＵ５によってそ
れぞれ設定することができる。
【００２２】図４は、図１の読出しタイミング回路４の
詳細な実施例を示すものである。
詳細な実施例を示すものである。
【００２３】位相比較回路１１１、ＶＣＯ１１２、分周
回路１１３はＰＬＬ回路を構成しており、切換え回路１
２１がａ側に切換えられている場合、分周回路１１３の
出力とＨＤ５１１が同じ周波数と位相になるようにＶＣ
Ｏ１１２の発振周波数が制御される。また、切換え回路
１２１がｂ側に切換えられると、基準電圧１２０がＶＣ
Ｏ１１２に接続されるため、ＰＬＬ回路としては動作し
なくなり、ＶＣＯ１１２の出力は例えば約５６．７ＭＨ
ｚ（＝３３．７５ｋＨｚ＊１６８０）の発振周波数に固
定される。
回路１１３はＰＬＬ回路を構成しており、切換え回路１
２１がａ側に切換えられている場合、分周回路１１３の
出力とＨＤ５１１が同じ周波数と位相になるようにＶＣ
Ｏ１１２の発振周波数が制御される。また、切換え回路
１２１がｂ側に切換えられると、基準電圧１２０がＶＣ
Ｏ１１２に接続されるため、ＰＬＬ回路としては動作し
なくなり、ＶＣＯ１１２の出力は例えば約５６．７ＭＨ
ｚ（＝３３．７５ｋＨｚ＊１６８０）の発振周波数に固
定される。
【００２４】ＶＣＯ１１２の出力は、読出しクロック５
３１としてフレームメモリ１に入力されるとともに、水
平カウンタ１１４にも接続されている。また、分周回路
１２３にも接続されており、分周回路１１３と分周回路
１２３の出力は、切換え回路１２２によって切換えられ
て、水平カウンタ１１４と垂直カウンタ１１５に接続さ
れている。なお、分周回路１２３は分周比が常に一定
値、例えば１６８０に固定されている。これらのカウン
タの出力は読出しイネーブル回路１１６に接続されてお
り、フレームメモリ１に映像信号の読出し許可を与え
る、読出しイネーブル信号５３２を出力する。また、垂
直カウンタ１１５の出力は、読出しリセット信号５３３
としてフレームメモリ１にも接続されているとともに、
水平カウンタ１１４の出力は、読出し水平リセット信号
（以下ＨＲ）１２４として、倍速変換回路２０３に接続
されている。なお、読出しクロック５３１、読出しイネ
ーブル信号５３２、読出しリセット信号５３３は、図１
の読出しタイミング信号５３に相当するものである。さ
らに、図示してないが、倍速変換回路２以降の段にも読
出しタイミング信号が接続されている。また、Ｉ／Ｏ１
１７にはＩ／Ｏバス５４が接続されており、分周回路１
１３の分周比、水平カウンタ１１４と垂直カウンタ１１
５のカウント値、切換え回路１２１、１２２の切換え状
態をＣＰＵ５によってそれぞれ設定することができる。
３１としてフレームメモリ１に入力されるとともに、水
平カウンタ１１４にも接続されている。また、分周回路
１２３にも接続されており、分周回路１１３と分周回路
１２３の出力は、切換え回路１２２によって切換えられ
て、水平カウンタ１１４と垂直カウンタ１１５に接続さ
れている。なお、分周回路１２３は分周比が常に一定
値、例えば１６８０に固定されている。これらのカウン
タの出力は読出しイネーブル回路１１６に接続されてお
り、フレームメモリ１に映像信号の読出し許可を与え
る、読出しイネーブル信号５３２を出力する。また、垂
直カウンタ１１５の出力は、読出しリセット信号５３３
としてフレームメモリ１にも接続されているとともに、
水平カウンタ１１４の出力は、読出し水平リセット信号
（以下ＨＲ）１２４として、倍速変換回路２０３に接続
されている。なお、読出しクロック５３１、読出しイネ
ーブル信号５３２、読出しリセット信号５３３は、図１
の読出しタイミング信号５３に相当するものである。さ
らに、図示してないが、倍速変換回路２以降の段にも読
出しタイミング信号が接続されている。また、Ｉ／Ｏ１
１７にはＩ／Ｏバス５４が接続されており、分周回路１
１３の分周比、水平カウンタ１１４と垂直カウンタ１１
５のカウント値、切換え回路１２１、１２２の切換え状
態をＣＰＵ５によってそれぞれ設定することができる。
【００２５】図２は図１のフレームメモリ１の詳細な実
施例を示すブロック図である。
施例を示すブロック図である。
【００２６】フィールドメモリ（１）１３０、フィール
ドメモリ（２）１３１、ラインメモリ１３２、係数器１
３３、１３４、加算器１３５、１３６、動き検出回路１
３７、スイッチ１３８、１３９、１４０、１４１、１／
２係数器１４２、１４３から構成される。図３の書込み
クロック５２１、書込みイネーブル信号５２２、書込み
リセット信号５２３、図４の読出しクロック５３１、読
出しイネーブル信号５３２、読出しリセット信号５３３
は、図示してないが上記のフィールドメモリ（１）１３
０、フィールドメモリ（２）１３１、ラインメモリ１３
２に接続されている。また、図１の動作設定回路8の出
力は上記のスイッチ１３８、１３９、１４０、１４１を
切換える作用を行うものである。なお、フィールドメモ
リ（１）１３０、フィールドメモリ（２）１３１は、入
出力が全く非同期で動作するものである。
ドメモリ（２）１３１、ラインメモリ１３２、係数器１
３３、１３４、加算器１３５、１３６、動き検出回路１
３７、スイッチ１３８、１３９、１４０、１４１、１／
２係数器１４２、１４３から構成される。図３の書込み
クロック５２１、書込みイネーブル信号５２２、書込み
リセット信号５２３、図４の読出しクロック５３１、読
出しイネーブル信号５３２、読出しリセット信号５３３
は、図示してないが上記のフィールドメモリ（１）１３
０、フィールドメモリ（２）１３１、ラインメモリ１３
２に接続されている。また、図１の動作設定回路8の出
力は上記のスイッチ１３８、１３９、１４０、１４１を
切換える作用を行うものである。なお、フィールドメモ
リ（１）１３０、フィールドメモリ（２）１３１は、入
出力が全く非同期で動作するものである。
【００２７】図１において、ＣＰＵ５のＩ／Ｏバス５４
は、書込みタイミング回路３、読出しタイミング回路
４、動作設定回路８、分周回路９に接続されており、前
述した各設定をおこなうとともに、設定値をデータメモ
リ６に記憶することや、データメモリ６から読出すこと
ができる。さらにデータメモリ６の内容は、キーボード
１０によって追加、変更などができる。このような構成
により、入力信号２００の種類に応じた最適な調整がで
きるとともに、複数の調整状態をデータメモリ６に保存
しておき、必要に応じて設定することができる。
は、書込みタイミング回路３、読出しタイミング回路
４、動作設定回路８、分周回路９に接続されており、前
述した各設定をおこなうとともに、設定値をデータメモ
リ６に記憶することや、データメモリ６から読出すこと
ができる。さらにデータメモリ６の内容は、キーボード
１０によって追加、変更などができる。このような構成
により、入力信号２００の種類に応じた最適な調整がで
きるとともに、複数の調整状態をデータメモリ６に保存
しておき、必要に応じて設定することができる。
【００２８】図５は、ＣＰＵ５により、データメモリ６
から設定値を読出し、各回路へデータを設定する一例を
示したフローチャートである。また図６は、設定データ
を保存するために、ＣＰＵ５によりデータメモリ６へ書
込む例を示したフローチャートである。
から設定値を読出し、各回路へデータを設定する一例を
示したフローチャートである。また図６は、設定データ
を保存するために、ＣＰＵ５によりデータメモリ６へ書
込む例を示したフローチャートである。
【００２９】次に、液晶パネル２０６の画素数を水平１
４４０、垂直１０３５として、図１４に示す各種類の映
像信号に対応する動作を説明する。
４４０、垂直１０３５として、図１４に示す各種類の映
像信号に対応する動作を説明する。
【００３０】信号Ｎｏ．１は、コンピュータの場合であ
る。まず、書込み分周回路１０３の設定は、水平周期の
１４００に合わせる。コンピュータ信号の場合、文字情
報が多いために、情報を欠落させないように、文字を構
成するドットにサンプリングタイミングを合わせること
が必要になるが、前記のように、書込み分周回路１０３
を水平周期のドット数に合わせればよい。分周回路８の
設定値は、１とすることで、ＡＤコンバータ２０１のク
ロックは書込みクロック５２１と同じ周波数となる。信
号Ｎｏ．１では、水平周期、垂直周期ともに液晶パネル
の画素数よりも少ないので、書込み水平カウンタ１０
４、書込み垂直カウンタ１０５は、動作を停止させて、
書込みイネーブル信号が常にアクティブになるように設
定し、フレームメモリ１には、ブランキングをかけずに
連続的に書込む。また、スイッチ１３８は走査線ごとに
切換え、スイッチ１４０は読出しクロックで切換える。
スイッチ１３９はｃ側、スイッチ１４１はｈ側に設定
し、フィールドメモリ（１）１３０とフィールドメモリ
（２）１３１に走査線１本おきのデータを書込み、読出
しクロックでマルチプレクスして倍速変換回路２に入力
することにより、例えば図１２でａ１、ａ２、・・、ａ
ｎが１本目の走査線、ｂ１、ｂ２、・・、ｂｎが次の走
査線となるように、走査線順の表示ができる。また、読
出しタイミング回路３では、切換え回路１２１はｂ側に
設定し、ＶＣＯ１１２を固定の発振状態にする。また、
切換え回路１２２はｄ側に設定し、分周回路１２３によ
り１６８０分周させる。水平カウンタ１１４、垂直カウ
ンタ１１５はそれぞれ信号の水平周期のドット数、垂直
周期のライン数と等しくして、この間だけ読出しイネー
ブル回路１１６からフィールドメモリ（１）１３０とフ
ィールドメモリ（２）１３１の読出しをおこなわせ、液
晶パネルの画素数との差の期間は読出しを停止させる。
このようにすれば、図７に示すように、液晶パネル２０
６には斜線に示したようにウインドウ状に、入力映像信
号のドットと液晶パネルの画素が一致した表示をおこな
わせることができる。なお、フィールドメモリ（１）１
３０とフィールドメモリ（２）１３１のそれぞれの読み
書きは全く非同期になるが、コンピュータ信号の場合は
ほぼ静止画とみなすことができるので、不都合は生じな
い。
る。まず、書込み分周回路１０３の設定は、水平周期の
１４００に合わせる。コンピュータ信号の場合、文字情
報が多いために、情報を欠落させないように、文字を構
成するドットにサンプリングタイミングを合わせること
が必要になるが、前記のように、書込み分周回路１０３
を水平周期のドット数に合わせればよい。分周回路８の
設定値は、１とすることで、ＡＤコンバータ２０１のク
ロックは書込みクロック５２１と同じ周波数となる。信
号Ｎｏ．１では、水平周期、垂直周期ともに液晶パネル
の画素数よりも少ないので、書込み水平カウンタ１０
４、書込み垂直カウンタ１０５は、動作を停止させて、
書込みイネーブル信号が常にアクティブになるように設
定し、フレームメモリ１には、ブランキングをかけずに
連続的に書込む。また、スイッチ１３８は走査線ごとに
切換え、スイッチ１４０は読出しクロックで切換える。
スイッチ１３９はｃ側、スイッチ１４１はｈ側に設定
し、フィールドメモリ（１）１３０とフィールドメモリ
（２）１３１に走査線１本おきのデータを書込み、読出
しクロックでマルチプレクスして倍速変換回路２に入力
することにより、例えば図１２でａ１、ａ２、・・、ａ
ｎが１本目の走査線、ｂ１、ｂ２、・・、ｂｎが次の走
査線となるように、走査線順の表示ができる。また、読
出しタイミング回路３では、切換え回路１２１はｂ側に
設定し、ＶＣＯ１１２を固定の発振状態にする。また、
切換え回路１２２はｄ側に設定し、分周回路１２３によ
り１６８０分周させる。水平カウンタ１１４、垂直カウ
ンタ１１５はそれぞれ信号の水平周期のドット数、垂直
周期のライン数と等しくして、この間だけ読出しイネー
ブル回路１１６からフィールドメモリ（１）１３０とフ
ィールドメモリ（２）１３１の読出しをおこなわせ、液
晶パネルの画素数との差の期間は読出しを停止させる。
このようにすれば、図７に示すように、液晶パネル２０
６には斜線に示したようにウインドウ状に、入力映像信
号のドットと液晶パネルの画素が一致した表示をおこな
わせることができる。なお、フィールドメモリ（１）１
３０とフィールドメモリ（２）１３１のそれぞれの読み
書きは全く非同期になるが、コンピュータ信号の場合は
ほぼ静止画とみなすことができるので、不都合は生じな
い。
【００３１】信号Ｎｏ．２は、別のコンピュータの場合
である。信号Ｎｏ．１と異なり、水平周期が１６８０を
越えているため、連続的に書込み、前述のように読出し
の分周回路１２３の１６８０分周でイネーブルをかけて
読出すと、１本の走査線のデータを読出しの水平周期で
読出し終えずに次の走査線のデータの先頭に入ってしま
い、正常に表示することができない。そこで、書込みの
水平カウンタ１０４を１４００から１６８０の間の任意
の値に設定して、書込みイネーブル回路１０６により、
このカウンタの動作中のみフレームメモリ１に書込み、
読出しカウンタ１１４を同じ値に設定して読出せばよ
い。その他の設定、動作については、前述の信号Ｎｏ．
１の場合と同じである。
である。信号Ｎｏ．１と異なり、水平周期が１６８０を
越えているため、連続的に書込み、前述のように読出し
の分周回路１２３の１６８０分周でイネーブルをかけて
読出すと、１本の走査線のデータを読出しの水平周期で
読出し終えずに次の走査線のデータの先頭に入ってしま
い、正常に表示することができない。そこで、書込みの
水平カウンタ１０４を１４００から１６８０の間の任意
の値に設定して、書込みイネーブル回路１０６により、
このカウンタの動作中のみフレームメモリ１に書込み、
読出しカウンタ１１４を同じ値に設定して読出せばよ
い。その他の設定、動作については、前述の信号Ｎｏ．
１の場合と同じである。
【００３２】信号Ｎｏ．３もコンピュータの場合である
が、水平有効画素、垂直有効走査線ともに液晶パネルの
水平画素数、垂直画素数の半分以下であり、前述の信号
Ｎｏ．１と同様に扱うと、表示は液晶パネルの面積の１
／４以下にしかおこなわれず、無駄が生ずる。そこで、
フレームメモリ１では、スイッチ１３８をａ側、スイッ
チ１４０をｅ側に固定し、フィールドメモリ（１）１３
０のみを用い、この出力を倍速変換回路２０３に入力す
れば、同じ走査線の信号を２ラインづつ出力するので、
液晶パネル上では、垂直方向に２倍の大きさで表示する
ことができる。またフレームメモリ１の書込みにはブラ
ンキングはかけないが、書込み分周回路１０３を入力信
号の２倍に設定し、読出し分周回路１１３、読出し水平
カウンタ１１４も同様に２倍に設定すれば、入力信号の
１ドットを２ドットとしてサンプリングして扱うことが
できるため、液晶パネル上では、水平方向にも２倍の大
きさで表示することができる。この場合、さらに分周回
路８の分周比を２に設定して、入力信号の１ドットをＡ
Ｄコンバータ２０１では１点としてサンプリングし、そ
の後の処理を２ドットとして扱えば、入力信号の立上が
り、立下がりのなまった波形でも最適点だけをサンプリ
ングし、２画素幅で出力できるため、図８の下端に示す
ように、２倍に広げたにもかかわらず輪郭が急峻な画質
を得ることができ、画質改善効果がある。
が、水平有効画素、垂直有効走査線ともに液晶パネルの
水平画素数、垂直画素数の半分以下であり、前述の信号
Ｎｏ．１と同様に扱うと、表示は液晶パネルの面積の１
／４以下にしかおこなわれず、無駄が生ずる。そこで、
フレームメモリ１では、スイッチ１３８をａ側、スイッ
チ１４０をｅ側に固定し、フィールドメモリ（１）１３
０のみを用い、この出力を倍速変換回路２０３に入力す
れば、同じ走査線の信号を２ラインづつ出力するので、
液晶パネル上では、垂直方向に２倍の大きさで表示する
ことができる。またフレームメモリ１の書込みにはブラ
ンキングはかけないが、書込み分周回路１０３を入力信
号の２倍に設定し、読出し分周回路１１３、読出し水平
カウンタ１１４も同様に２倍に設定すれば、入力信号の
１ドットを２ドットとしてサンプリングして扱うことが
できるため、液晶パネル上では、水平方向にも２倍の大
きさで表示することができる。この場合、さらに分周回
路８の分周比を２に設定して、入力信号の１ドットをＡ
Ｄコンバータ２０１では１点としてサンプリングし、そ
の後の処理を２ドットとして扱えば、入力信号の立上が
り、立下がりのなまった波形でも最適点だけをサンプリ
ングし、２画素幅で出力できるため、図８の下端に示す
ように、２倍に広げたにもかかわらず輪郭が急峻な画質
を得ることができ、画質改善効果がある。
【００３３】信号Ｎｏ．４は、インターレースしたコン
ピュータ信号である。スイッチ１３９をｃ側、スイッチ
１４１をｈ側に設定して、スイッチ１３８を入力信号の
フィールドごとに切り換えれば、フィールドメモリ
（１）１３０とフィールドメモリ（２）１３１にはフィ
ールド別の信号を書込むことができ、スイッチ１４０を
読出しクロック５３１で切り換えれば、倍速変換回路２
０３の出力は両フィールドの走査線を１本ごとに出力し
たことになり、順次走査した信号がえられる。その他の
動作は、信号Ｎｏ．１の場合と同様である。
ピュータ信号である。スイッチ１３９をｃ側、スイッチ
１４１をｈ側に設定して、スイッチ１３８を入力信号の
フィールドごとに切り換えれば、フィールドメモリ
（１）１３０とフィールドメモリ（２）１３１にはフィ
ールド別の信号を書込むことができ、スイッチ１４０を
読出しクロック５３１で切り換えれば、倍速変換回路２
０３の出力は両フィールドの走査線を１本ごとに出力し
たことになり、順次走査した信号がえられる。その他の
動作は、信号Ｎｏ．１の場合と同様である。
【００３４】信号Ｎｏ．５は、外部でＮＴＳＣ信号を倍
速変換した、いわゆるＩＤＴＶ信号である。この場合、
信号Ｎｏ．３と同様に扱って表示することもできるが、
コンピュータ信号と異なり、動画が主となる。もしフレ
ームメモリ１の読み書きが全く非同期であると、フィー
ルドメモリ（１）１３０、フィールドメモリ（２）１３
１において、書込みと読出しのアドレスが、片方が他方
を追い越す場合があり、このとき追越し点の前後で異な
るフレームの信号が表示されてしまい、動画では不自然
な不連続部分が生じてしまう。そこで、読出しタイミン
グ回路３の切換え回路１２１をａ側、切換え回路１２２
をｄ側に設定して、読出しタイミング回路をＰＬＬとし
て動作させる。ここで、分周回路１１３を１８００と設
定し、水平カウンタ１１４、垂直カウンタ１１５への信
号を、スイッチ１２２で分周回路１２３から供給するこ
とを想定すると、分周回路１２３の分周比は１６８０で
あるから、ドットクロックは、１８００＊３１．４６８
ｋＨｚ＝１６８０＊３３．７１６ｋＨｚとなる。右辺に
着目すると、ほぼＨＤＴＶの水平周波数に近く、ＶＣＯ
１１２は、前述の固定の発振周波数をわずかに変えるだ
けでよい。従って、フレームメモリ１以降のブロック
は、動作タイミングはほとんど変化することがなく、最
適条件で動作させることができる。また、書込みタイミ
ング回路２と読出しタイミング回路３は、同じＨＤ５１
１によってロックされているため、同じＶＤ５１２でリ
セットをかければ、フレームメモリ１の書込みと読出し
はＨＤの周期で一致し、前述のような不連続部分は生じ
ない。
速変換した、いわゆるＩＤＴＶ信号である。この場合、
信号Ｎｏ．３と同様に扱って表示することもできるが、
コンピュータ信号と異なり、動画が主となる。もしフレ
ームメモリ１の読み書きが全く非同期であると、フィー
ルドメモリ（１）１３０、フィールドメモリ（２）１３
１において、書込みと読出しのアドレスが、片方が他方
を追い越す場合があり、このとき追越し点の前後で異な
るフレームの信号が表示されてしまい、動画では不自然
な不連続部分が生じてしまう。そこで、読出しタイミン
グ回路３の切換え回路１２１をａ側、切換え回路１２２
をｄ側に設定して、読出しタイミング回路をＰＬＬとし
て動作させる。ここで、分周回路１１３を１８００と設
定し、水平カウンタ１１４、垂直カウンタ１１５への信
号を、スイッチ１２２で分周回路１２３から供給するこ
とを想定すると、分周回路１２３の分周比は１６８０で
あるから、ドットクロックは、１８００＊３１．４６８
ｋＨｚ＝１６８０＊３３．７１６ｋＨｚとなる。右辺に
着目すると、ほぼＨＤＴＶの水平周波数に近く、ＶＣＯ
１１２は、前述の固定の発振周波数をわずかに変えるだ
けでよい。従って、フレームメモリ１以降のブロック
は、動作タイミングはほとんど変化することがなく、最
適条件で動作させることができる。また、書込みタイミ
ング回路２と読出しタイミング回路３は、同じＨＤ５１
１によってロックされているため、同じＶＤ５１２でリ
セットをかければ、フレームメモリ１の書込みと読出し
はＨＤの周期で一致し、前述のような不連続部分は生じ
ない。
【００３５】信号Ｎｏ．６はＨＤＴＶ信号である。書込
みタイミング回路２の分周回路１０３は１６８０に設定
し、読出しタイミング回路３では、切換え回路１２１を
ａ側、切換え回路１２２をｄ側に設定し、両方のＰＬＬ
を同じタイミングで動作させる。フレームメモリ１にお
いて、スイッチ１３８はａ側、スイッチ１３９はｄ側、
スイッチ１４１はｇ側に設定する。また、書込みタイミ
ング設定回路２及び読出しタイミング設定回路３によ
り、フィールドメモリ（１）は５６２ライン、フィール
ドメモリ（２）は５６３ラインの遅延線として動作させ
る。従って、動き検出回路１３７の２つの入力は１１２
５ライン、すなわち１フレームの違いとなり、差分を求
めることによって、動きを検出することができる。この
出力によって、例えば図９に示すように、動きが大きい
ときは係数器１３４の係数を大きくするとともに係数器
１３３の係数は小さくし、動きが小さいときは逆にする
ことにより、１／２係数器１４３の出力には、動きに応
じた補間信号が得られる。また、スイッチ１４０は読出
しクロックによって切り換える。このような構成によっ
て、倍速変換回路２０３の出力には、図１０に示すよう
な走査線構造の信号が得られる。図中の数字は走査線番
号を示すもので、ａの部分には図４の１／２係数器１４
３の出力が補間走査線として入るが、動画の場合は５６
４と５６５の平均値が入り、静止画の場合は２が入る。
また、動きのレベルに応じて、両者を混合したものが入
る。以上のように、ＨＤＴＶ信号の場合は、完全に入力
信号に同期した、倍速変換装置として動作する。
みタイミング回路２の分周回路１０３は１６８０に設定
し、読出しタイミング回路３では、切換え回路１２１を
ａ側、切換え回路１２２をｄ側に設定し、両方のＰＬＬ
を同じタイミングで動作させる。フレームメモリ１にお
いて、スイッチ１３８はａ側、スイッチ１３９はｄ側、
スイッチ１４１はｇ側に設定する。また、書込みタイミ
ング設定回路２及び読出しタイミング設定回路３によ
り、フィールドメモリ（１）は５６２ライン、フィール
ドメモリ（２）は５６３ラインの遅延線として動作させ
る。従って、動き検出回路１３７の２つの入力は１１２
５ライン、すなわち１フレームの違いとなり、差分を求
めることによって、動きを検出することができる。この
出力によって、例えば図９に示すように、動きが大きい
ときは係数器１３４の係数を大きくするとともに係数器
１３３の係数は小さくし、動きが小さいときは逆にする
ことにより、１／２係数器１４３の出力には、動きに応
じた補間信号が得られる。また、スイッチ１４０は読出
しクロックによって切り換える。このような構成によっ
て、倍速変換回路２０３の出力には、図１０に示すよう
な走査線構造の信号が得られる。図中の数字は走査線番
号を示すもので、ａの部分には図４の１／２係数器１４
３の出力が補間走査線として入るが、動画の場合は５６
４と５６５の平均値が入り、静止画の場合は２が入る。
また、動きのレベルに応じて、両者を混合したものが入
る。以上のように、ＨＤＴＶ信号の場合は、完全に入力
信号に同期した、倍速変換装置として動作する。
【００３６】以上、液晶パネル２０６が１枚で、さらに
６分割した場合について説明したが、カラー化のために
液晶パネルを複数枚使用する場合や、分割数をドライバ
に合わせて増減した場合にも対応できることは明らかで
ある。
６分割した場合について説明したが、カラー化のために
液晶パネルを複数枚使用する場合や、分割数をドライバ
に合わせて増減した場合にも対応できることは明らかで
ある。
【００３７】
【発明の効果】以上説明したように、本発明によれば、
順次走査信号、インターレース信号、ＩＤＴＶ信号、Ｈ
ＤＴＶ信号のそれぞれに適した信号処理方法が設定可能
で、またドット数の少ない信号の拡大表示が可能である
ため、さまざまなメディアで使われているほとんどの映
像信号を表示する装置が構成できる。
順次走査信号、インターレース信号、ＩＤＴＶ信号、Ｈ
ＤＴＶ信号のそれぞれに適した信号処理方法が設定可能
で、またドット数の少ない信号の拡大表示が可能である
ため、さまざまなメディアで使われているほとんどの映
像信号を表示する装置が構成できる。
【００３８】さらに、時間軸伸長手段をガンマ補正手段
の後段に備えたことにより、回路規模を小さくでき、ま
たＡＤコンバータの出力と倍速変換回路の間に第一の記
憶手段を備えたこと、及び調整状態を記憶する第二の記
憶手段を備えたことにより、各種走査周波数の映像信号
を切り換えて液晶パネルに表示することが可能となる。
の後段に備えたことにより、回路規模を小さくでき、ま
たＡＤコンバータの出力と倍速変換回路の間に第一の記
憶手段を備えたこと、及び調整状態を記憶する第二の記
憶手段を備えたことにより、各種走査周波数の映像信号
を切り換えて液晶パネルに表示することが可能となる。
【００３９】これらのことから、液晶パネルを使用する
にもかかわらず、ＣＲＴを用いたいわゆるマルチスキャ
ン方式のモニターやプロジェクターと同等の機能をもた
せることができる。
にもかかわらず、ＣＲＴを用いたいわゆるマルチスキャ
ン方式のモニターやプロジェクターと同等の機能をもた
せることができる。
【図１】 本発明の実施例を示したブロック図である。
【図２】 本発明のフレームメモリの構成を示すブロッ
ク図である。
ク図である。
【図３】 本発明の書込みタイミング回路の詳細を示す
ブロック図である。
ブロック図である。
【図４】 本発明の読出しタイミング回路の詳細を示す
ブロック図である。
ブロック図である。
【図５】 本発明の、各回路へのデータ設定を説明する
フローチャートである。
フローチャートである。
【図６】 本発明の、各回路の設定値をデータメモリへ
書込むことを説明するフローチャートである。
書込むことを説明するフローチャートである。
【図７】 本発明の液晶パネルへの表示例を示す図であ
る。
る。
【図８】 本発明の分周比と出力の関係を説明する図で
ある。
ある。
【図９】 本発明の動き検出回路の出力と係数器の係数
の関係の一例を示す図である。
の関係の一例を示す図である。
【図１０】 本発明の倍速変換の走査線構造を示す図で
ある。
ある。
【図１１】 従来例を説明するブロック図である。
【図１２】 従来例と本発明の時間軸伸長回路の動作を
説明するブロック図である。
説明するブロック図である。
【図１３】 従来例と本発明の倍速変換回路の動作を説
明するタイミングチャートである。
明するタイミングチャートである。
【図１４】 本発明の、各種信号による設定状態を示す
図である。
図である。
１ フレームメモリ
２ 倍速変換回路
３ 書込みタイミング回路
４ 読出しタイミング回路
５ ＣＰＵ
６ データメモリ
７ 同期分離回路
８ 動作設定回路
９ 分周回路
１０ キーボード
５１ 同期信号
５２ 書込みタイミング回路
５３ 読出しタイミング回路
５４ Ｉ／Ｏバス
１０１ 位相比較回路
１０２ ＶＣＯ
１０３ 分周回路
１０４ 水平カウンタ
１０５ 垂直カウンタ
１０６ 書込みイネーブル回路
１０７ Ｉ／Ｏ回路
１１１ 位相比較回路
１１２ ＶＣＯ
１１３ 分周回路
１１４ 水平カウンタ
１１５ 垂直カウンタ
１１６ 読出しイネーブル回路
１１７ Ｉ／Ｏ回路
１２０ 基準電圧
１２１ 切換え回路
１２２ 切換え回路
１２３ 分周回路
１３０ フィールドメモリ（１）
１３１ フィールドメモリ（２）
１３２ ラインメモリ
１３３ 係数器
１３４ 係数器
１３５ 加算器
１３６ 加算器
１３７ 動き検出回路
１３８ スイッチ
１３９ スイッチ
１４０ スイッチ
１４１ スイッチ
１４２ １／２係数器
１４３ １／２係数器
５１１ 水平同期信号
５１２ 垂直同期信号
５２１ 書込みクロック
５２２ 書込みイネーブル信号
５２３ 書込みリセット信号
５３１ 読出しクロック
５３２ 読出しイネーブル信号
５３３ 読出しリセット信号
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H04N 7/00 - 7/088
Claims (8)
- 【請求項１】 映像信号を表示するための映像信号処理
回路において、入力映像信号をAD変換するADコンバータ
と、該ADコンバータの出力を記憶する入出力が非同期の
第一のフィールドメモリと第二のフィールドメモリと、
前記第一及び第二のフィールドメモリの出力を倍速変換
する変換手段と、前記第一及び第二のフィールドメモリ
の書込みクロックを前記入力映像信号の同期信号にロッ
クさせる手段と、前記第一及び第二のフィールドメモリ
の書込みイネーブルタイミングと、前記第一及び第二の
フィールドメモリの読出しイネーブルタイミングとを設
定する設定手段と、前記第二のフィールドメモリの入力
として前記ADコンバータの出力を使用する場合と前記第
一のフィールドメモリの出力を使用する場合との切換え
を入力映像信号の種類に応じて設定する設定手段とを備
えたことを特徴とする映像信号処理回路。 - 【請求項２】 前記第一及び第二のフィールドメモリの
読出しタイミングと前記変換手段のタイミングとを、前
記入力映像信号の同期信号に同期させる手段を備えたこ
とを特徴とする請求項１記載の映像信号処理回路。 - 【請求項３】 前記書込みクロックの周波数と、前記第
一及び第二のフィールドメモリの読出しクロックの周波
数と前記変換手段のクロックの周波数とを整数比の関係
に設定する手段とを備えたことを特徴とする請求項１ま
たは２記載の映像信号処理回路。 - 【請求項４】 前記第一のフィールドメモリの出力デー
タを該データと等しいデータを持つ２本の走査線に倍速
変換する変換手段とを備えたことを特徴とする請求項１
記載の映像信号処理回路。 - 【請求項５】 前記ＡＤコンバータのクロックを前記第
一及び第二のフィールドメモリの書込みクロックの整数
分の１に設定する手段を備えたことを特徴とする請求項
１から４いずれかに記載の映像信号処理回路。 - 【請求項６】 入力映像信号をAD変換するADコンバータ
と、該ADコンバータの出力を記憶する入出力が非同期の
第一のフィールドメモリと第二のフィールドメモリと、
前記第一及び第二のフィールドメモリの出力を倍速変換
する変換手段と、該変換手段の出力を入力とするガンマ
補正手段と、該補正手段の出力を入力とする時間軸伸長
手段と、前記第一及び第二のフィールドメモリの書込み
クロックを前記入力映像信号の同期信号にロックさせる
手段と、前記第一及び第二のフィールドメモリの書込み
イネーブルタイミングを設定する書込みイネーブルタイ
ミング設定手段と、前記第一及び第二のフィールドメモ
リの読出しイネーブルタイミングを設定する書込みイネ
ーブルタイミング設定手段と、前記第二のフィールドメ
モリの入力として前記ADコンバータの出力を使用する場
合と前記第一のフィールドメモリの出力を使用する場合
との切換えを入力映像信号の種類に応じて行う切換え設
定手段と、前記書込みイネーブルタイミング設定手段の
設定状態と前記読出しイネーブルタイミング設定手段の
設定状態と前記切換え設定手段の設定状態とを各種入力
映像信号毎に記憶する設定記憶手段とを有することを特
徴とする液晶パネルを用いた映像表示装置。 - 【請求項７】 前記第二のフィールドメモリの入力とし
て前記第一のフィールドメモリの出力を使用する場合
に、前記第一のフィールドメモリの出力が入力されるラ
インメモリと、前記第一のフィールドメモリの入力と前
記第二のフィールドメモリの出力とを比較する動き検出
手段と、前記動き検出手段の出力に応じて前記第二のフ
ィールドメモリの出力と前記ラインメモリの出力とを加
算する加算手段と、前記加算手段の出力と前記第一のフ
ィールドメモリの出力とを切換える出力切換え手段とを
有する請求項１~５いずれかに記載の映像信号処理回
路。 - 【請求項８】 前記第二のフィールドメモリの入力とし
て前記第一のフィールドメモリの出力を使用する場合
に、前記第一のフィールドメモリの出力が入力されるラ
インメモリと、前記第一のフィールドメモリの入力と前
記第二のフィールドメモリの出力とを比較する動き検出
手段と、前記動き検出手段の出力に応じて前記第二のフ
ィールドメモリの出力と前記ラインメモリの出力とを加
算する加算手段と、前記加算手段の出力と前記第一のフ
ィールドメモリの出力とを切換える出力切換え手段とを
有する請求項６記載の液晶パネルを用いた映像表示装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07988093A JP3538851B2 (ja) | 1993-04-06 | 1993-04-06 | 映像信号処理回路およびそれを用いた表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07988093A JP3538851B2 (ja) | 1993-04-06 | 1993-04-06 | 映像信号処理回路およびそれを用いた表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06292147A JPH06292147A (ja) | 1994-10-18 |
| JP3538851B2 true JP3538851B2 (ja) | 2004-06-14 |
Family
ID=13702561
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07988093A Expired - Fee Related JP3538851B2 (ja) | 1993-04-06 | 1993-04-06 | 映像信号処理回路およびそれを用いた表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3538851B2 (ja) |
-
1993
- 1993-04-06 JP JP07988093A patent/JP3538851B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06292147A (ja) | 1994-10-18 |
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