JP2001111050A - 縦型半導体装置 - Google Patents
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Abstract
きる縦型MOS電界効果トランジスタを提供することで
ある。 【解決手段】 n+型ドリフト領域21中のn型不純物
濃度を高くすることにより、ON抵抗を下げている。一
方、OFFにおいて、n+型ドリフト領域21中には、
接合部23から延びてきた空乏層およびトレンチ19の
側面から延びてきた空乏層が広がる。また、p-型シリ
コン単結晶領域17中には、接合部23から延びてきた
空乏層が広がる。以上により、n+型ドリフト領域21
およびp-型シリコン単結晶領域17を完全空乏化でき
るので、縦型MOS電界効果トランジスタ1によれば、
耐圧を高くすることができる。
Description
レクトロニクスに用いることができる縦型半導体装置に
関する。
OS(Metal Oxide Semiconductor)電界効果トランジ
スタは、例えば、家庭用電気機器や自動車のモータの電
力変換や電力制御に使われる半導体素子の一種である。
縦型MOS電界効果トランジスタは、電力用に使用され
るので、高耐圧である必要がある。また、縦型MOS電
界効果トランジスタの低消費電力化のためには、縦型M
OS電界効果トランジスタのON動作時の抵抗を下げる
必要がある。このように、縦型MOS電界効果トランジ
スタの特性としては、高耐圧で、かつON抵抗が低い、
ことが求められる。
タにおいて、ドリフト領域に形成された空乏層により、
その絶縁破壊を防いでいる。縦型MOS電界効果トラン
ジスタを高耐圧にするには、空乏層の延びを大きくする
必要がある。このためには、ドリフト領域の不純物濃度
を低くしなければならない。
すると、ドリフト領域の抵抗が上昇し、それにより、縦
型MOS電界効果トランジスタのON抵抗が上昇する。
スタにおいては、高耐圧にするとON抵抗が上昇し、O
N抵抗を下げようとすると耐圧が低下するという、耐圧
とON抵抗との間にはトレードオフの関係がある。
耐圧にすることができる縦型半導体装置を提供すること
である。
置であって、第1導電型の第1半導体領域、第1導電型
の第2半導体領域、トレンチおよび第2導電型の第3半
導体領域を備え、前記第1半導体領域には、チャネルが
形成され、前記第2半導体領域は、第1導電型の不純物
が低濃度であり、前記第3半導体領域は、前記トレンチ
と前記第2半導体領域との間に位置し、前記第3半導体
領域は、前記第2半導体領域と接合し、前記第3半導体
領域は、キャリアが流れる経路となり、前記第3半導体
領域は、第2導電型の不純物が高濃度である、縦型半導
体装置である。
によれば、ON抵抗を下げつつ、高耐圧にすることがで
きる。
る。本発明において、第3半導体領域はキャリアが流れ
る経路である。第3半導体領域における第2導電型の不
純物は高濃度なので、第3半導体領域の抵抗を小さくす
ることができる。よって、本発明によれば、縦型半導体
装置のON抵抗を下げることができる。
3半導体領域は、トレンチと第2半導体領域との間に位
置している。また、第3半導体領域は、第2半導体領域
と接合している。このため、縦型半導体装置のOFF動
作時において、第3半導体領域には、ゲートの作用によ
りトレンチの壁面から延びてくる空乏層および上記接合
から延びてくる空乏層が広がる。よって、第3半導体領
域における第2導電型の不純物は高濃度であるが、第3
半導体領域に空乏層を広げることができる。一方、第2
半導体領域は、第1導電型の不純物が低濃度なので、上
記接合からの空乏層が広がりやすい。
体領域および第3半導体領域に空乏層を広げることがで
きる。
物濃度および寸法を所定の条件にすれば、第2半導体領
域および第3半導体領域の完全空乏化が可能となる。こ
れにより、縦型半導体装置の高耐圧化ができる。
る。すなわち、本発明は、第2導電型の他の半導体領域
を備え、前記他の半導体領域は、前記第2半導体領域と
接合し、前記他の半導体領域は、第2導電型の不純物が
低濃度である、縦型半導体装置である。
導体領域と第2半導体領域との接合から形成される空乏
層も、第2半導体領域に広がるので、第2半導体領域に
おける空乏層の広がりをより大きくすることができる。
また、他の半導体領域は第2導電型の不純物が低濃度な
ので、上記接合から形成される空乏層は、他の半導体領
域にも広がる。よって、第2半導体領域、第3半導体領
域および他の半導体領域を全て空乏化することができ、
縦型半導体装置を高耐圧にすることができる。
と同じようにキャリアが流れる経路となる。これによれ
ば、縦型半導体装置のON抵抗をより下げることが可能
となる。
る。すなわち、本発明は、埋め込み電極および絶縁層を
備え、前記埋め込み電極は、前記トレンチに埋め込まれ
ており、前記絶縁層は、前記埋め込み電極と前記トレン
チの内壁との間に形成され、前記絶縁層の誘電率は、前
記第3半導体領域に蓄積層が形成可能な値である、縦型
半導体装置である。
導体領域に蓄積層を形成することが可能となるので、O
N抵抗をさらに下げることができる。ON抵抗を下げる
ことができる説明の前に、まず、蓄積層について説明す
る。
り、第2導電型の半導体領域の絶縁層近傍に、第2導電
型のキャリアが集まることにより形成された層のことで
ある。例えば、半導体領域がn型の場合、蓄積層には、
n型のキャリアが集まっている。また、半導体領域がp
型の場合、蓄積層には、p型のキャリアが集まってい
る。
る上記絶縁層の誘電率によれば、第3半導体領域に蓄積
層が形成可能となる。蓄積層は、本来の第3半導体領域
よりも抵抗が小さいので、第3半導体領域に蓄積層を形
成することができれば、ON抵抗をより下げることがで
きる。
層が用いられる。なお、シリコン酸化層よりも誘電率の
高いシリコン窒化層、さらには高誘電率膜であるSTO
(SrTiO3)膜やBST(BaSrTiO3)膜を用
いることにより、より蓄積層のキャリア濃度を増加させ
ることができ、ON抵抗の低減が図れる。
かる縦型MOS電界効果トランジスタ1の断面図であ
る。縦型MOS電界効果トランジスタ1は、縦型半導体
装置の一例である。縦型MOS電界効果トランジスタ1
は、n+型ドレイン領域15、n+型ソース領域13a、
13bおよび埋め込み電極11を含む。
に形成されている。n+型ドレイン領域15上には、所
定の間隔で、p-型シリコン単結晶領域17が位置して
いる。p-型シリコン単結晶領域17は、第2半導体領
域の一例である。p-型シリコン単結晶領域17の幅と
しては、例えば、2〜4μmである。p-型シリコン単
結晶領域17のp型不純物濃度としては、例えば、1E
15〜1E16/cm3である。p-型シリコン単結晶領
域17の寸法およびp型不純物濃度は、p-型シリコン
単結晶領域17を完全空乏化できる数値が選択される。
シリコン単結晶領域17間には、トレンチ19が位置し
ている。
ンチ19とp-型シリコン単結晶領域17との間には、
n+型ドリフト領域21が位置している。n+型ドリフト
領域21は、p-型シリコン単結晶領域17と接合して
いる。この接合を接合部23とする。また、n+型ドリ
フト領域21は、トレンチ19の側面と接触している。
域の一例である。n+型ドリフト領域21の幅として
は、例えば、0.1〜0.5μmである。n+型ドリフ
ト領域21のn型不純物濃度としては、例えば、1E1
7〜1E18/cm3である。n+型ドリフト領域21の
寸法およびn型不純物濃度は、n+型ドリフト領域21
を完全空乏化できる数値が選択される。
領域21およびp-型シリコン単結晶領域17上には、
p型ボディ領域25が位置している。p型ボディ領域2
5は、第1半導体領域の一例である。p型ボディ領域2
5のうち、トレンチ19の近傍に位置する部分を領域3
1とする。
ンチ19間であって、p型ボディ領域25上に位置して
いる。n+型ソース領域13a、13bは、互いに間隔
を設けて形成されている。n+型ソース領域13a、1
3bは、それぞれ、トレンチ19と隣接している。
13bとの間であって、p型ボディ領域25上には、p
+型ボディコンタクト領域27が位置している。
込まれている。トレンチ19と埋め込み電極11との間
には、シリコン酸化層29が形成されている。埋め込み
電極11は、埋め込み電極11aおよび埋め込み電極1
1bを含む。また、シリコン酸化層29は、シリコン酸
化層29aおよびシリコン酸化層29bを含む。
29aは、p-型シリコン単結晶領域17とp型ボディ
領域25との境界より下に位置している。シリコン酸化
層29aの厚みは、n+型ドレイン領域15と埋め込み
電極11との電位差に耐えうる値が選択される。例え
ば、200V耐圧の場合は、1μmである。
酸化層29bは、p-型シリコン単結晶領域17とp型
ボディ領域25との境界より上に形成されている。シリ
コン酸化層29bはゲート酸化膜として機能する。この
ため、シリコン酸化層29bの厚みは、要求されるしき
い値電圧に応じて選択される。一般的には、0.1〜
0.2μm程度である。
効果トランジスタ1の動作を説明する。まず、縦型MO
S電界効果トランジスタ1のON動作から説明する。
加される。n+型ソース領域13a、13bおよびp+型
ボディコンタクト領域27は、接地される。この状態に
おいて、埋め込み電極11に正電圧を印加すると、p型
ボディ領域25中の電子が、領域31に集まり、n型チ
ャネルが形成される。これにより、n+型ソース領域1
3a、13bから供給された電子は、n型チャネル、n
+型ドリフト領域21を流れ、n+型ドレイン領域15に
到達する。すなわち、縦型MOS電界効果トランジスタ
1は、n+型ドレイン領域15からn+型ソース領域13
a、13bへ電流を流す動作をする。
ば、ON動作時の抵抗を下げることができる。すなわ
ち、n型+ドリフト領域21のn型不純物濃度は、高濃
度なので、n+型ドリフト領域21の抵抗は低くなる。
したがって、その分だけ、縦型MOS電界効果トランジ
スタ1のON動作時の抵抗を下げることができる。この
ように、縦型MOS電界効果トランジスタ1によれば、
ON動作時の抵抗を下げることができるので、縦型MO
S電界効果トランジスタ1の消費電力を下げることが可
能となる。この効果は、後で説明する他の実施形態でも
生じる。
のOFF動作を説明する。埋め込み電極11を正電圧か
ら接地にすると、領域31のn型チャネルはなくなる。
これにより、縦型MOS電界効果トランジスタ1は、n
+型ドレイン領域15からn+型ソース領域13a、13
bへ電流を流さない動作をする。
FFのとき、ドレインに正の電圧が加えられると、その
電圧の増加に伴い空乏層が、p-型シリコン単結晶領域
17およびn+型ドリフト領域21中に広まっていく。
つまり、p-型シリコン単結晶領域17中には、接合部
23から延びてきた空乏層が広がる。n+型ドリフト領
域21中には、接合部23から延びてきた空乏層および
MOSのゲート作用によりトレンチ19の側面から延び
てきた空乏層が広がる。
ば、耐圧は、n+型ドリフト領域21およびp-型シリコ
ン単結晶領域17を完全空乏化することによって得られ
る。n+型ドリフト領域21は、接合部23から延びて
きた空乏層およびトレンチ19の側面から延びてきた空
乏層が広がる。n+型ドリフト領域21は、n型不純物
濃度とその幅を適切に設定すれば、完全空乏化すること
ができる。一方、p -型シリコン単結晶領域17中に
は、接合部23から延びてきた空乏層が広がる。p-型
シリコン単結晶領域17中のp型不純物濃度は、p-型
シリコン単結晶領域17を完全空乏化することができる
ように、低い値に設定される。
スタ1によれば、n+型ドリフト領域21およびp-型シ
リコン単結晶領域17を完全空乏化することによって、
耐圧を高くすることができる。この効果は、後で説明す
る他の実施形態でも生じる。
電界効果トランジスタ1の製造工程を説明する。図3、
図4および図5は、これを説明するための工程図であ
る。
領域15を含むシリコン基板を準備する。ドレイン領域
15上に例えば、エピタキシャル成長により、厚さ10
〜15μmのp-型シリコン単結晶領域17を形成す
る。
25を形成する。さらに、p-型シリコン単結晶領域1
7とp型ボディ領域25を選択的にエッチングし、所定
の間隔でトレンチ19を形成する。トレンチ19はn+
型ドレイン領域15に到達している。
薄い酸化膜33を形成し、その後、リン酸ガラス(PS
G:Phosphosilicate glass)膜
35をCVD法によりトレンチ19に埋め込む。
ル処理を行い、p-型シリコン単結晶領域17のうち、
トレンチ19近傍にn+型ドリフト領域21を形成す
る。n+型ドリフト領域21の寸法およびn型不純物濃
度は、埋め込むPSG膜35のリン濃度、トレンチ19
側壁の酸化膜33の厚み、アニール温度によって制御す
ることができる。
いて、埋め込んだPSG膜35と酸化膜33とを取り除
く。
により、トレンチ19の内壁に、厚さ約1μmのシリコ
ン酸化層29aを形成する。次に、例えば、CVD法に
より、トレンチ19が埋まるように、厚さ0.5〜1.
5μmのn+型ポリシリコン層37を形成する。
いて、ポリシリコン層37およびシリコン酸化層29a
をエッチバックすることにより、p型ボディ領域25と
p-型シリコン単結晶領域17との境界より下にのみ、
ポリシリコン層37およびシリコン酸化層29aが残る
ようにする。
により、トレンチ19のうち露出している内壁に、厚さ
0.1μm程度のシリコン酸化層29bを形成する。
リソグラフィとエッチングにより、埋め込み電極11a
上のシリコン酸化層29bを除去する。
19が埋まるように、ポリシリコン層を形成し、その
後、このポリシリコン層を、エッチバックすることによ
り、図5(C)に示すように、トレンチ19内のみにポ
リシリコン層が残るようにする。このポリシリコン層が
埋め込み電極11bとなる。
型ボディ領域25中に、n+型ソース領域13a、13
bおよびp+型ボディコンタクト領域27を形成する。
以上の工程により、縦型MOS電界効果トランジスタ1
が完成する。
トランジスタも、縦型MOS電界効果トランジスタ1の
製造方法と同様の方法を用いて作製することができる。
界効果トランジスタ1における各領域の導電型は、逆の
導電型でもよい。これは、後で説明する他の実施形態で
も言えることである。
果トランジスタである。本発明はこれに限定されず、他
の縦型半導体装置にも適用することができる。これは、
後で説明する他の実施形態でも言えることである。
かる縦型MOS電界効果トランジスタ3の断面図であ
る。図1に示す第1実施形態にかかる縦型MOS電界効
果トランジスタ1と同等の機能を有する部分には、同一
符号を付してある。縦型MOS電界効果トランジスタ3
が縦型MOS電界効果トランジスタ1と相違する部分を
説明し、同じ部分については説明を省略する。
-型シリコン単結晶領域39を備えている。n-型シリコ
ン単結晶領域39は、p-型シリコン単結晶領域17と
n+型ドレイン領域15との間に位置している。n-型シ
リコン単結晶領域39は、p-型シリコン単結晶領域1
7と接合している。この接合を接合部41とする。
は、例えば、2〜4μmである。n-型シリコン単結晶
領域39のn型不純物濃度としては、例えば、1E15
〜1E16/cm3である。n-型シリコン単結晶領域3
9の寸法およびn型不純物濃度は、n-型シリコン単結
晶領域39を完全空乏化できる数値が選択される。
ば、次の二つの効果が生じる。一つ目から説明する。先
程説明したように、耐圧向上のためには完全空乏化が望
ましい。縦型MOS電界効果トランジスタ3は、接合部
41を備えている。接合部41からも空乏層が広がるの
で、p-型シリコン単結晶領域17の完全空乏化が容易
となる。また、n-型シリコン単結晶領域39中のn型
不純物濃度は低いので、n-型シリコン単結晶領域39
自体にも、空乏層が広まりやすい。よって、n-型シリ
コン単結晶領域39の完全空乏化も容易となる。
単結晶領域39はドリフト領域として機能する。その分
だけ、ドリフト領域の面積が広がる。よって、ON抵抗
を下げることが可能となる。
MOS電界効果トランジスタ3は、高耐圧でありなが
ら、ON動作時の抵抗が小さいことを、シミュレーショ
ンにより確認した。まず、シミュレーションの対象とな
る縦型MOS電界効果トランジスタ3の条件を、図6を
用いながら説明する。図6は、縦型MOS電界効果トラ
ンジスタ3の断面の一部である。
/cm3 n+型ドリフト領域21の幅:0.3μm n+型ドリフト領域21の深さ:16.5μm p-型シリコン単結晶領域17のp型不純物濃度:1×
1016/cm3 p-型シリコン単結晶領域17の幅:1.2μm p-型シリコン単結晶領域17の深さ:12.5μm n-型シリコン単結晶領域39のn型不純物濃度:1×
1015/cm3 n-型シリコン単結晶領域39の幅:1.2μm n-型シリコン単結晶領域39の深さ:4μm シリコン酸化層29aの厚み:1μm シリコン酸化層29bの厚み:0.1μm 上記条件は、縦型MOS電界効果トランジスタ3の耐圧
が200V程度となり、かつn+型ドリフト領域21、
n-型シリコン単結晶領域39およびp-型シリコン単結
晶領域17が完全空乏化(つまり、Reduced Surface
Field分布)できる条件である。
レイン電圧が200Vでもシリコン酸化層29aが絶縁
破壊しない値を選んだ。また、シリコン酸化層29bの
厚みは、縦型MOS電界効果トランジスタ3が所望の立
ち上がり電圧(約1V)を得られるような値を選んだ。
ンジスタ3の耐圧特性(ドレイン電圧VDとドレイン電
流IDとの関係)のシミュレーションをした。その結果
を図7のグラフに示す。なお、ゲート電圧などの条件は
次のとおりである。
づつ電圧を上昇 ソース電圧:0V ボディ電圧:0V 図7のグラフから分かるように、ドレイン電圧VDが2
15Vで、縦型MOS電界効果トランジスタ3はブレー
クダウンしている。よって、上記縦型MOS電界効果ト
ランジスタ3の条件によれば、耐圧が215Vであるこ
とが分かる。
のゲート電圧VGとドレイン電流IDとの関係のシミュレ
ーションをした。その結果を図8のグラフに示す。な
お、ゲート電圧などの条件は次のとおりである。
つ電圧を上昇 ドレイン電圧: 0.1V ソース電圧:0V ボディ電圧:0V 図8に示すグラフから、VG=10Vのもとにおける縦
型MOS電界効果トランジスタ3のON抵抗(RON)を
計算すると、0.178Ω・mm2となる。計算式は、
次のとおりである。
る。図9は、シリコンリミットを示すグラフである。横
軸は、ブレークダウン電圧VBである。縦軸は、ON動
作時の抵抗RONである。シリコンリミットとは、「PO
WER MOSFETS Theory and Ap
plications」(発行John Wiley&
Sons社、著者D.A.Grant)で記述されてい
るように、耐圧によって一義的に決まるON抵抗の最小
値である。図9から分かるように、ブレークダウン電圧
の上昇に伴い、ON抵抗は上昇する。
を示している。シリコンリミットでは、ブレークダウン
電圧が215Vのとき、ON抵抗は、約0.4Ω・mm
2となる。これに対して、縦型MOS電界効果トランジ
スタ3によれば、ブレークダウン電圧が215Vのと
き、ON抵抗は、0.178Ω・mm2となる。つま
り、1/2以下となっている。したがって、縦型MOS
電界効果トランジスタ3は、高耐圧でありながら、ON
抵抗は小さいことが分かる。
スタ3によれば、シリコンリミットを越えた性能が得ら
れる。
の電位分布をシミュレーションした。図10は、OFF
動作時において、ドレイン電圧が200Vにおける縦型
MOS電界効果トランジスタ3の電位分布を示す図であ
る。
ていることから、p-型シリコン単結晶領域17、n+型
ドリフト領域21およびn-型シリコン単結晶領域39
の領域が完全空乏化していることが分かる。また、等電
位線がほぼ均一の間隔で分布していることが分かる。
る縦型MOS電界効果トランジスタ1、3では、シリコ
ン酸化層29aを用いている。シリコン酸化層29aの
かわりに高誘電体絶縁層を用いることにより、ON抵抗
のさらなる低減が図れる。高誘電体絶縁層としては、例
えば、シリコン窒化層、STO(SrTiO3)層、BS
T(BaSrTiO3)層がある。STO層やBST層のよ
うに、誘電率が高い物質を用いた場合、図1および図2
に示すn+型ドリフト領域21に、よりキャリア濃度の
高い蓄積層が形成可能となる。これにより、ON抵抗を
さらに低下させることができる。
T層で実現可能な比誘電率として、100を設定し、他
の条件は変えずに、シミュレーションからON抵抗(R
ON)を求めると、0.113Ω・mm2となった。これ
からも分かるように、高誘電体絶縁層を用いることによ
り、ON抵抗がさらに低下する。
効果トランジスタ1の断面図である。
効果トランジスタ3の断面図である。
効果トランジスタ1の製造工程を説明するための工程図
である。
効果トランジスタ1の製造工程を説明するための工程図
である。
効果トランジスタ1の製造工程を説明するための工程図
である。
効果トランジスタ3の部分断面図である。
効果トランジスタ3のドレイン電圧とドレイン電流との
関係をシミュレーションし、その結果を表したグラフで
ある。
効果トランジスタ3のゲート電圧とドレイン電流との関
係をシミュレーションし、その結果を表したグラフであ
る。
界効果トランジスタ3の電位分布のシミュレーションを
示す図である。
Claims (3)
- 【請求項1】 縦型半導体装置であって、 第1導電型の第1半導体領域、トレンチ、第1導電型の
第2半導体領域および第2導電型の第3半導体領域を備
え、 前記第1半導体領域には、チャネルが形成され、 前記第2半導体領域は、第1導電型の不純物が低濃度で
あり、 前記第3半導体領域は、前記トレンチと前記第2半導体
領域との間に位置し、 前記第3半導体領域は、前記第2半導体領域と接合し、 前記第3半導体領域は、キャリアが流れる経路となり、 前記第3半導体領域は、第2導電型の不純物が高濃度で
ある、縦型半導体装置。 - 【請求項2】 請求項1において、 第2導電型の他の半導体領域を備え、 前記他の半導体領域は、前記第2半導体領域と接合し、 前記他の半導体領域は、第2導電型の不純物が低濃度で
ある、縦型半導体装置。 - 【請求項3】 請求項1または2において、 埋め込み電極および絶縁層を備え、 前記埋め込み電極は、前記トレンチに埋め込まれてお
り、 前記絶縁層は、前記埋め込み電極と前記トレンチの内壁
との間に形成され、 前記絶縁層の誘電率は、前記第3半導体領域に蓄積層が
形成可能な値である、縦型半導体装置。
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