JP2001067877A - 半導体装置 - Google Patents
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Abstract
(57)【要約】
【課題】 データ入力バッファなどの外部インタフェー
スバッファによる電力消費を低減可能な半導体装置を提
供する。 【解決手段】 メモリ部（ＢＮＫ０〜ＢＮＫ３）への書
込みデータを入力可能なデータ入力バッファ（３）を有
する半導体装置において、前記メモリ部に対する書込み
動作の指示を受けた後に、データ入力バッファを非活性
状態から活性状態に変化させる。前記データ入力バッフ
ァは、例えばＳＳＴＬ準拠のインタフェース仕様を有す
る差動入力バッファであり、パワースイッチのオン状態
によって活性状態にされ、貫通電流を流し、小振幅信号
の微小な変化に即座に追従して信号を入力する。入力バ
ッファはメモリ部に対する書込み動作の指示を受けて初
めて活性状態にされるから、書き込み動作が指示される
前に予めデータ入力バッファが活性状態にされて消費さ
れる無駄な電力消費が低減される。
スバッファによる電力消費を低減可能な半導体装置を提
供する。 【解決手段】 メモリ部（ＢＮＫ０〜ＢＮＫ３）への書
込みデータを入力可能なデータ入力バッファ（３）を有
する半導体装置において、前記メモリ部に対する書込み
動作の指示を受けた後に、データ入力バッファを非活性
状態から活性状態に変化させる。前記データ入力バッフ
ァは、例えばＳＳＴＬ準拠のインタフェース仕様を有す
る差動入力バッファであり、パワースイッチのオン状態
によって活性状態にされ、貫通電流を流し、小振幅信号
の微小な変化に即座に追従して信号を入力する。入力バ
ッファはメモリ部に対する書込み動作の指示を受けて初
めて活性状態にされるから、書き込み動作が指示される
前に予めデータ入力バッファが活性状態にされて消費さ
れる無駄な電力消費が低減される。
Description
【０００１】
【発明の属する技術分野】本発明は、動作を指示するコ
マンドの入力後に当該コマンドの実行に利用される情報
が供給される半導体装置における前記情報の入力技術に
関し、例えば、ＤＤＲ（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａ
ｔｅ）動作可能なＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ
Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅ
ｍｏｒｙ）に適用して有効な技術に関する。
マンドの入力後に当該コマンドの実行に利用される情報
が供給される半導体装置における前記情報の入力技術に
関し、例えば、ＤＤＲ（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａ
ｔｅ）動作可能なＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ
Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅ
ｍｏｒｙ）に適用して有効な技術に関する。
【０００２】
【従来の技術】動作の高速化に伴ってＳＤＲＡＭなどの
外部インタフェースもＳＳＴＬ（Ｓｔｕｂ Ｓｅｒｉｅ
ｓ Ｔｅｒｍｉｎａｔｅｄ Ｔｒａｎｃｅｉｖｅｒ Ｌ
ｏｇｉｃ）のような小振幅信号インタフェースに移りつ
つある。前記ＳＳＴＬ仕様のインタフェースの入力バッ
ファにはカレントミラー負荷を備えた差動増幅回路が広
く採用されている。差動増幅回路は活性状態において常
時貫通電流が流れるので、相補型ＭＯＳ回路で成るＣＭ
ＯＳ入力バッファに比べて電力消費が大きくなるが、微
小信号を高速に入力することができる。
外部インタフェースもＳＳＴＬ（Ｓｔｕｂ Ｓｅｒｉｅ
ｓ Ｔｅｒｍｉｎａｔｅｄ Ｔｒａｎｃｅｉｖｅｒ Ｌ
ｏｇｉｃ）のような小振幅信号インタフェースに移りつ
つある。前記ＳＳＴＬ仕様のインタフェースの入力バッ
ファにはカレントミラー負荷を備えた差動増幅回路が広
く採用されている。差動増幅回路は活性状態において常
時貫通電流が流れるので、相補型ＭＯＳ回路で成るＣＭ
ＯＳ入力バッファに比べて電力消費が大きくなるが、微
小信号を高速に入力することができる。
【０００３】ＳＤＲＡＭのような同期式メモリは、その
動作タイミングが外部からのシステムクロック信号のよ
うな外部クロック信号に基づいて制御される。この種の
同期式メモリは、外部クロック信号の利用によって内部
動作のタイミング設定が比較的容易となり、比較的高速
動作が可能となる、という特徴を持つ。
動作タイミングが外部からのシステムクロック信号のよ
うな外部クロック信号に基づいて制御される。この種の
同期式メモリは、外部クロック信号の利用によって内部
動作のタイミング設定が比較的容易となり、比較的高速
動作が可能となる、という特徴を持つ。
【０００４】ここで、ＳＤＲＡＭとしては、データの入
力及び出力が外部クロック信号の立ち上りエッジに同期
されて行われるいわゆるＳＤＲ（Ｓｉｎｇｌｅ Ｄａｔ
ａＲａｔｅ）形式のＳＤＲＡＭと、データの入力及び出
力が外部クロック信号の立ち上りエッジ及び立ち下がり
エッジの双方に同期して行われる所謂ＤＤＲ形式のＳＤ
ＲＡＭとが知られている。
力及び出力が外部クロック信号の立ち上りエッジに同期
されて行われるいわゆるＳＤＲ（Ｓｉｎｇｌｅ Ｄａｔ
ａＲａｔｅ）形式のＳＤＲＡＭと、データの入力及び出
力が外部クロック信号の立ち上りエッジ及び立ち下がり
エッジの双方に同期して行われる所謂ＤＤＲ形式のＳＤ
ＲＡＭとが知られている。
【０００５】ＳＤＲ形式のＳＤＲＡＭとＤＤＲ形式のＳ
ＤＲＡＭとは、書込みデータの入力タイミング制御が相
違されている。ＳＤＲ形式のＳＤＲＡＭにおいては、外
部からの書込み動作の指示と同じクロック信号周期にお
いて外部からのデータの供給が規定される。したがっ
て、バンクアクティブコマンドに続くライトコマンドに
よってライト動作が指示されると同時にライトデータが
供給されるから、ライトコマンドを受け付けた後にデー
タ入力バッファを活性化していたのでは、ライトコマン
ドと共にクロック信号に同期して供給される書込みデー
タの入力が間に合わない。これにより、データ入力バッ
ファは、ロウアドレス系の動作を指示するバンクアクテ
ィブコマンドを受け付けた時点で、活性化される。
ＤＲＡＭとは、書込みデータの入力タイミング制御が相
違されている。ＳＤＲ形式のＳＤＲＡＭにおいては、外
部からの書込み動作の指示と同じクロック信号周期にお
いて外部からのデータの供給が規定される。したがっ
て、バンクアクティブコマンドに続くライトコマンドに
よってライト動作が指示されると同時にライトデータが
供給されるから、ライトコマンドを受け付けた後にデー
タ入力バッファを活性化していたのでは、ライトコマン
ドと共にクロック信号に同期して供給される書込みデー
タの入力が間に合わない。これにより、データ入力バッ
ファは、ロウアドレス系の動作を指示するバンクアクテ
ィブコマンドを受け付けた時点で、活性化される。
【０００６】これに対してＤＤＲ形式のＳＤＲＡＭにお
いては外部からの書込み動作の指示が行われたクロック
信号周期の後のクロック信号周期から、データストロー
ブ信号に同期する外部からのデータの供給が規定されて
いる。データストローブ信号はデータ出力にも利用さ
れ、そのようなデータストローブ信号を用いることによ
り、メモリボード上の夫々のＳＤＲＡＭに対してデータ
の伝播遅延とデータストローブ信号の伝播遅延とを適当
に設定しておくことにより、メモリボード上でのメモリ
コントローラからＳＤＲＡＭへの遠近に依存するデータ
アクセス時間のばらつきを小さくすることが比較的簡単
になる。
いては外部からの書込み動作の指示が行われたクロック
信号周期の後のクロック信号周期から、データストロー
ブ信号に同期する外部からのデータの供給が規定されて
いる。データストローブ信号はデータ出力にも利用さ
れ、そのようなデータストローブ信号を用いることによ
り、メモリボード上の夫々のＳＤＲＡＭに対してデータ
の伝播遅延とデータストローブ信号の伝播遅延とを適当
に設定しておくことにより、メモリボード上でのメモリ
コントローラからＳＤＲＡＭへの遠近に依存するデータ
アクセス時間のばらつきを小さくすることが比較的簡単
になる。
【０００７】
【発明が解決しようとする課題】本発明者はＤＤＲ形式
のＳＤＲＡＭにおけるデータ入力バッファの活性化制御
に付いて検討した。これによれば、ＤＤＲ形式のＳＤＲ
ＡＭにおいてもＳＤＲ形式と同様に、バンクアクティブ
コマンドに応答してデータ入力バッファを活性化してし
まうと、その後、例えばプリチャージコマンドが受け付
けられるまでデータ入力バッファが活性状態に維持さ
れ、バンクアクティブコマンドからライトコマンドが発
行されるまでの間、データ入力バッファで無駄な電力を
消費することが、本発明者によって明らかにされた。ま
た、バンクアクティブコマンドの後に、ライトコマンド
が発行されるとは限らず、リードコマンドしか発行され
なかった場合には、データ入力バッファの活性状態は、
結果として、全く無駄になり、それによる電力消費も完
全に無駄であることが本発明者によって明らかにされ
た。特に、ＤＤＲ−ＳＤＲＡＭのデータ入力バッファの
ＳＳＴＬインタフェースを採用することがＪＥＤＥＣ
（Ｊｏｉｎｔ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｅｎ
ｇｉｎｅｅｒｉｎｇ Ｃｏｕｎｃｉｌ）で規定されてお
り、これに準拠するような場合を考慮すれば、ＳＳＴＬ
インタフェースにおける入力バッファの活性化制御タイ
ミングはＤＤＲ−ＳＤＲＡＭの低消費電力を図る上で大
きな要素になることが本発明者によって見出された。
のＳＤＲＡＭにおけるデータ入力バッファの活性化制御
に付いて検討した。これによれば、ＤＤＲ形式のＳＤＲ
ＡＭにおいてもＳＤＲ形式と同様に、バンクアクティブ
コマンドに応答してデータ入力バッファを活性化してし
まうと、その後、例えばプリチャージコマンドが受け付
けられるまでデータ入力バッファが活性状態に維持さ
れ、バンクアクティブコマンドからライトコマンドが発
行されるまでの間、データ入力バッファで無駄な電力を
消費することが、本発明者によって明らかにされた。ま
た、バンクアクティブコマンドの後に、ライトコマンド
が発行されるとは限らず、リードコマンドしか発行され
なかった場合には、データ入力バッファの活性状態は、
結果として、全く無駄になり、それによる電力消費も完
全に無駄であることが本発明者によって明らかにされ
た。特に、ＤＤＲ−ＳＤＲＡＭのデータ入力バッファの
ＳＳＴＬインタフェースを採用することがＪＥＤＥＣ
（Ｊｏｉｎｔ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｅｎ
ｇｉｎｅｅｒｉｎｇ Ｃｏｕｎｃｉｌ）で規定されてお
り、これに準拠するような場合を考慮すれば、ＳＳＴＬ
インタフェースにおける入力バッファの活性化制御タイ
ミングはＤＤＲ−ＳＤＲＡＭの低消費電力を図る上で大
きな要素になることが本発明者によって見出された。
【０００８】本発明の目的は、データ入力バッファなど
の外部インタフェースバッファによる電力消費を低減可
能な半導体装置を提供することにある。
の外部インタフェースバッファによる電力消費を低減可
能な半導体装置を提供することにある。
【０００９】本発明の別の目的は、低消費電力を企図し
たＤＤＲ形式のＳＤＲＡＭに好適な半導体装置を提供す
ることにある。
たＤＤＲ形式のＳＤＲＡＭに好適な半導体装置を提供す
ることにある。
【００１０】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
【００１１】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
【００１２】すなわち、メモリ部への書込みデータを入
力可能なデータ入力バッファを有する半導体装置におい
て、前記メモリ部に対する書込み動作の指示を受けた後
に、データ入力バッファを非活性状態から活性状態に変
化させる。
力可能なデータ入力バッファを有する半導体装置におい
て、前記メモリ部に対する書込み動作の指示を受けた後
に、データ入力バッファを非活性状態から活性状態に変
化させる。
【００１３】前記半導体装置は、特に制限されないが、
複数個のメモリセルに対するデータの書込み動作及び前
記メモリセルからのデータ読み出し動作を、クロック信
号に応答して行なうクロック同期式の半導体装置、例え
ば、ＳＤＲＡＭである。
複数個のメモリセルに対するデータの書込み動作及び前
記メモリセルからのデータ読み出し動作を、クロック信
号に応答して行なうクロック同期式の半導体装置、例え
ば、ＳＤＲＡＭである。
【００１４】前記データ入力バッファは、例えばＳＳＴ
Ｌ規格に準拠したインタフェース仕様を有する差動入力
バッファであり、当該バッファはそのパワースイッチの
オン状態によって活性状態にされ、オフ状態によって非
活性状態にされる。前記差動入力バッファに代表される
入力バッファは、その活性状態において貫通電流を流
し、小振幅入力信号の微小な変化にも即座に追従して入
力信号を後段に伝達可能にされる。
Ｌ規格に準拠したインタフェース仕様を有する差動入力
バッファであり、当該バッファはそのパワースイッチの
オン状態によって活性状態にされ、オフ状態によって非
活性状態にされる。前記差動入力バッファに代表される
入力バッファは、その活性状態において貫通電流を流
し、小振幅入力信号の微小な変化にも即座に追従して入
力信号を後段に伝達可能にされる。
【００１５】そのような入力バッファは前記メモリ部に
対する書込み動作の指示を受けて初めて活性状態にされ
るから、書き込み動作が指示される前に予めデータ入力
バッファが活性状態にされて消費される無駄な電力消費
が低減される。
対する書込み動作の指示を受けて初めて活性状態にされ
るから、書き込み動作が指示される前に予めデータ入力
バッファが活性状態にされて消費される無駄な電力消費
が低減される。
【００１６】前記半導体装置の好適な例であるＳＤＲＡ
Ｍの場合、メモリセルに対するデータ書き込み動作及び
データ読み出し動作を制御する制御回路は、カラムアド
レスによるビット線を指定したデータ書込み動作がライ
トコマンドによって指示され、ロウアドレスによるワー
ド線選択動作がバンクアクティブコマンドによって指示
され、カラムアドレスによるビット線を指定したデータ
読み出し動作がリードコマンドによって指示され、ワー
ド線の初期化がプリチャージコマンドによって指示され
るされるものであり、このライトコマンドを受け付けた
後に、前記データ入力バッファを非活性状態から活性状
態に変化させ、前記バンクアクティブコマンド又はリー
ドコマンドを受け付けても非活性状態のデータ入力バッ
ファの状態を不変とする。このように、バンクアクティ
ブコマンドやリードコマンドによる指示ではデータ入力
バッファを活性化しないから、バンクアクティブの後、
全くライトコマンドが指示され無ければ、データ入力バ
ッファでは何ら無駄な電力消費は行われない。
Ｍの場合、メモリセルに対するデータ書き込み動作及び
データ読み出し動作を制御する制御回路は、カラムアド
レスによるビット線を指定したデータ書込み動作がライ
トコマンドによって指示され、ロウアドレスによるワー
ド線選択動作がバンクアクティブコマンドによって指示
され、カラムアドレスによるビット線を指定したデータ
読み出し動作がリードコマンドによって指示され、ワー
ド線の初期化がプリチャージコマンドによって指示され
るされるものであり、このライトコマンドを受け付けた
後に、前記データ入力バッファを非活性状態から活性状
態に変化させ、前記バンクアクティブコマンド又はリー
ドコマンドを受け付けても非活性状態のデータ入力バッ
ファの状態を不変とする。このように、バンクアクティ
ブコマンドやリードコマンドによる指示ではデータ入力
バッファを活性化しないから、バンクアクティブの後、
全くライトコマンドが指示され無ければ、データ入力バ
ッファでは何ら無駄な電力消費は行われない。
【００１７】半導体装置がＤＤＲ形式のＳＤＲＡＭのよ
うに、ライトコマンドによる書き込み動作の指示が行わ
れた前記クロック信号周期の後のクロック信号周期から
のデータストローブ信号に同期するデータの供給が規定
されている場合、半導体装置は、例えば、前記データ入
力バッファの次段にデータラッチ回路を有し、前記デー
タストローブ信号に同期して供給されるデータを、前記
データラッチ回路が、前記データストローブ信号に同期
してラッチする。半導体装置におけるそのようなデータ
入力仕様は、一つの観点からすれば、クロック同期の書
き込みコマンドによる書き込み動作の指示の後にデータ
入力バッファを活性化しても書き込みデータの入力取り
こぼしが発生しないことを保証する。
うに、ライトコマンドによる書き込み動作の指示が行わ
れた前記クロック信号周期の後のクロック信号周期から
のデータストローブ信号に同期するデータの供給が規定
されている場合、半導体装置は、例えば、前記データ入
力バッファの次段にデータラッチ回路を有し、前記デー
タストローブ信号に同期して供給されるデータを、前記
データラッチ回路が、前記データストローブ信号に同期
してラッチする。半導体装置におけるそのようなデータ
入力仕様は、一つの観点からすれば、クロック同期の書
き込みコマンドによる書き込み動作の指示の後にデータ
入力バッファを活性化しても書き込みデータの入力取り
こぼしが発生しないことを保証する。
【００１８】ＤＤＲ形式のＳＤＲＡＭのように、クロッ
ク信号に同期したデータストローブ信号の立ち上がり及
び立ち下がりの両方のエッジに夫々同期してデータの入
出力を可能にする場合、前記データラッチ回路は、例え
ば、前記データストローブ信号の立ち上がり及び立ち下
がりの各変化に同期して前記データ入力バッファに入力
されたデータを順次ラッチして前記データストローブ信
号の１サイクル以上を単位に前記メモリセルに並列に供
給可能とする。更に具体的な態様のデータラッチ回路
は、前記データ入力バッファから入力されたデータを前
記データストローブ信号の立ち上がり変化に同期してラ
ッチする第１のデータラッチ回路と、前記データ入力バ
ッファから入力されたデータを前記データストローブ信
号の立ち下がり変化に同期してラッチする第２のデータ
ラッチ回路と、前記第１のデータラッチ回路にラッチさ
れたデータを前記データストローブ信号の立ち下がり変
化に同期してラッチする第３のデータラッチ回路とを有
し、前記第２のデータラッチ回路及び第３のデータラッ
チ回路の出力を並列させて前記メモリ部に供給可能とす
るものである。
ク信号に同期したデータストローブ信号の立ち上がり及
び立ち下がりの両方のエッジに夫々同期してデータの入
出力を可能にする場合、前記データラッチ回路は、例え
ば、前記データストローブ信号の立ち上がり及び立ち下
がりの各変化に同期して前記データ入力バッファに入力
されたデータを順次ラッチして前記データストローブ信
号の１サイクル以上を単位に前記メモリセルに並列に供
給可能とする。更に具体的な態様のデータラッチ回路
は、前記データ入力バッファから入力されたデータを前
記データストローブ信号の立ち上がり変化に同期してラ
ッチする第１のデータラッチ回路と、前記データ入力バ
ッファから入力されたデータを前記データストローブ信
号の立ち下がり変化に同期してラッチする第２のデータ
ラッチ回路と、前記第１のデータラッチ回路にラッチさ
れたデータを前記データストローブ信号の立ち下がり変
化に同期してラッチする第３のデータラッチ回路とを有
し、前記第２のデータラッチ回路及び第３のデータラッ
チ回路の出力を並列させて前記メモリ部に供給可能とす
るものである。
【００１９】一旦書き込みデータがデータ入力バッファ
から内部に取り込まれれば、未だ書き込み動作が完了さ
れていなくても、最早データ入力バッファを活性状態に
保つ必然性は無い。したがって、データ入力バッファの
低消費電力を最優先とするなら、書込みコマンドによる
書込み動作の最後の書込みデータが前記第２及び第３の
データラッチ回路にラッチされるのを待って、前記デー
タ入力バッファを活性状態から非活性状態へ遷移させて
もよい。この制御はデータストローブ信号に同期させて
行うことができるが、データストローブ信号に対する書
き込みデータのセットアップ・ホールドタイムとの関係
が不所望に変動するような場合にも書き込み動作の信頼
性を維持させようとするならば、書込みコマンドによる
書込み動作の終了に同期させて、前記データ入力バッフ
ァを活性状態から非活性状態に遷移させるようにすれば
よい。
から内部に取り込まれれば、未だ書き込み動作が完了さ
れていなくても、最早データ入力バッファを活性状態に
保つ必然性は無い。したがって、データ入力バッファの
低消費電力を最優先とするなら、書込みコマンドによる
書込み動作の最後の書込みデータが前記第２及び第３の
データラッチ回路にラッチされるのを待って、前記デー
タ入力バッファを活性状態から非活性状態へ遷移させて
もよい。この制御はデータストローブ信号に同期させて
行うことができるが、データストローブ信号に対する書
き込みデータのセットアップ・ホールドタイムとの関係
が不所望に変動するような場合にも書き込み動作の信頼
性を維持させようとするならば、書込みコマンドによる
書込み動作の終了に同期させて、前記データ入力バッフ
ァを活性状態から非活性状態に遷移させるようにすれば
よい。
【００２０】前記データ入力バッファと同様の観点に立
った入力バッファ制御はアドレス入力バッファ等にも適
用することができる。例えば、複数個のアドレス入力端
子と、前記複数個のアドレス入力端子に対応して設けら
れる複数個のアドレス入力バッファと、クロック信号を
受けるクロック端子と、選択端子がワード線に接続され
データ入出力端子がビット線に接続された複数個のメモ
リセルと、前記メモリセルに対するデータ書込み動作及
びデータ読み出し動作をクロック信号に同期させて制御
する制御回路と、を含む半導体装置を一例とすれば、前
記制御回路は、ロウアドレスによるワード線選択動作が
バンクアクティブコマンドによって指示され、カラムア
ドレスによるビット線を指定したデータ読み出し動作が
リードコマンドによって指示され、カラムアドレスによ
るビット線を指定したデータ書込み動作がライトコマン
ドによって指示され、ワード線の初期化がプリチャージ
コマンドによって指示され、前記バンクアクティブコマ
ンド、前記リードコマンド又は前記ライトコマンドを受
け付けた後に、前記アドレス入力バッファを非活性状態
から活性状態に変化させ、その後、前記クロック信号に
同期する一定サイクル期間の経過を待ってアドレス入力
バッファを活性状態から非活性状態に変化させればよ
い。
った入力バッファ制御はアドレス入力バッファ等にも適
用することができる。例えば、複数個のアドレス入力端
子と、前記複数個のアドレス入力端子に対応して設けら
れる複数個のアドレス入力バッファと、クロック信号を
受けるクロック端子と、選択端子がワード線に接続され
データ入出力端子がビット線に接続された複数個のメモ
リセルと、前記メモリセルに対するデータ書込み動作及
びデータ読み出し動作をクロック信号に同期させて制御
する制御回路と、を含む半導体装置を一例とすれば、前
記制御回路は、ロウアドレスによるワード線選択動作が
バンクアクティブコマンドによって指示され、カラムア
ドレスによるビット線を指定したデータ読み出し動作が
リードコマンドによって指示され、カラムアドレスによ
るビット線を指定したデータ書込み動作がライトコマン
ドによって指示され、ワード線の初期化がプリチャージ
コマンドによって指示され、前記バンクアクティブコマ
ンド、前記リードコマンド又は前記ライトコマンドを受
け付けた後に、前記アドレス入力バッファを非活性状態
から活性状態に変化させ、その後、前記クロック信号に
同期する一定サイクル期間の経過を待ってアドレス入力
バッファを活性状態から非活性状態に変化させればよ
い。
【００２１】
【発明の実施の形態】《ＤＤＲ−ＳＤＲＡＭの概要》図
１には本発明に係る半導体装置の一例としてＤＤＲ形式
のＳＤＲＡＭ（ＤＤＲ−ＳＤＲＡＭ）が示される。同図
に示されるＤＤＲ−ＳＤＲＡＭは、特に制限されない
が、公知のＭＯＳ半導体集積回路製造技術によって単結
晶シリコンのような一つの半導体基板に形成されてい
る。
１には本発明に係る半導体装置の一例としてＤＤＲ形式
のＳＤＲＡＭ（ＤＤＲ−ＳＤＲＡＭ）が示される。同図
に示されるＤＤＲ−ＳＤＲＡＭは、特に制限されない
が、公知のＭＯＳ半導体集積回路製造技術によって単結
晶シリコンのような一つの半導体基板に形成されてい
る。
【００２２】ＤＤＲ−ＳＤＲＡＭ１は、特に制限されな
いが、４個のメモリバンクＢＮＫ０〜ＢＮＫ３を有す
る。図示を省略するが、夫々のメモリバンクＢＮＫ０〜
ＢＮＫ３は、特に制限されないが、夫々４個のメモリマ
ットを有し、各メモリマットは、２個のメモリアレイに
よって構成される。一方のメモリアレイはカラムアドレ
ス信号の最下位ビットが論理値“０”に応ずるデータの
格納領域に割当てられ、他方のメモリアレイはカラムア
ドレス信号の最下位ビットが論理値“１”に応ずるデー
タの格納領域に割当てられる。メモリバンクのメモリマ
ット及びメモリアレイの分割構造は上記には制限され
ず、それ故、本明細書では、特に注釈をしない限り、個
々のメモリバンクは夫々１個のメモリマットから構成さ
れている如く説明する。
いが、４個のメモリバンクＢＮＫ０〜ＢＮＫ３を有す
る。図示を省略するが、夫々のメモリバンクＢＮＫ０〜
ＢＮＫ３は、特に制限されないが、夫々４個のメモリマ
ットを有し、各メモリマットは、２個のメモリアレイに
よって構成される。一方のメモリアレイはカラムアドレ
ス信号の最下位ビットが論理値“０”に応ずるデータの
格納領域に割当てられ、他方のメモリアレイはカラムア
ドレス信号の最下位ビットが論理値“１”に応ずるデー
タの格納領域に割当てられる。メモリバンクのメモリマ
ット及びメモリアレイの分割構造は上記には制限され
ず、それ故、本明細書では、特に注釈をしない限り、個
々のメモリバンクは夫々１個のメモリマットから構成さ
れている如く説明する。
【００２３】前記夫々のメモリバンクＢＮＫ０〜ＢＮＫ
３のメモリマットは、マトリクス配置されたダイナミッ
ク型のメモリセルＭＣを備え、図に従えば、同一列に配
置されたメモリセルＭＣの選択端子は列毎のワード線Ｗ
Ｌに結合され、同一行に配置されたメモリセルのデータ
入出力端子は行毎に相補ビット線ＢＬ，ＢＬの一方のビ
ット線ＢＬに結合される。同図にはワード線ＷＬと相補
ビット線ＢＬは一部だけが代表的に示されているが、実
際にはマトリクス状に多数配置され、センスアンプを中
心とした折り返しビット線構造を有している。
３のメモリマットは、マトリクス配置されたダイナミッ
ク型のメモリセルＭＣを備え、図に従えば、同一列に配
置されたメモリセルＭＣの選択端子は列毎のワード線Ｗ
Ｌに結合され、同一行に配置されたメモリセルのデータ
入出力端子は行毎に相補ビット線ＢＬ，ＢＬの一方のビ
ット線ＢＬに結合される。同図にはワード線ＷＬと相補
ビット線ＢＬは一部だけが代表的に示されているが、実
際にはマトリクス状に多数配置され、センスアンプを中
心とした折り返しビット線構造を有している。
【００２４】前記メモリバンクＢＮＫ０〜ＢＮＫ３毎
に、ロウデコーダＲＤＥＣ０〜ＲＤＥＣ３、データ入出
力回路ＤＩＯ０〜ＤＩＯ３、カラムデコーダＣＤＥＣ０
〜ＣＤＥＣ３が設けられている。
に、ロウデコーダＲＤＥＣ０〜ＲＤＥＣ３、データ入出
力回路ＤＩＯ０〜ＤＩＯ３、カラムデコーダＣＤＥＣ０
〜ＣＤＥＣ３が設けられている。
【００２５】上記メモリマットのワード線ＷＬは、メモ
リバンクＢＮＫ０〜ＢＮＫ３毎に設けられたロウデコー
ダＲＤＥＣ０〜ＲＤＥＣ３によるロウアドレス信号のデ
コード結果に従って選ばれて選択レベルに駆動される。
リバンクＢＮＫ０〜ＢＮＫ３毎に設けられたロウデコー
ダＲＤＥＣ０〜ＲＤＥＣ３によるロウアドレス信号のデ
コード結果に従って選ばれて選択レベルに駆動される。
【００２６】前記データ入出力回路ＤＩＯ０〜ＤＩＯ３
は、センスアンプ、カラム選択回路、及びライトアンプ
を有する。センスアンプは、メモリセルＭＣからのデー
タ読出しによって夫々の相補ビット線ＢＬ，ＢＬに現れ
る微小電位差を検出して増幅する増幅回路である。前記
カラム選択回路は、相補ビット線ＢＬ，ＢＬを選択して
相補共通データ線のような入出力バス２に導通させるた
めのスイッチ回路である。カラム選択回路はカラムデコ
ーダＣＤＥＣ０〜ＣＤＥＣ３のうち対応するものによる
カラムアドレス信号のデコード結果に従って選択動作さ
れる。ライトアンプは書き込みデータに従って、カラム
スイッチ回路を介して相補ビット線ＢＬ，ＢＬを差動増
幅する回路である。
は、センスアンプ、カラム選択回路、及びライトアンプ
を有する。センスアンプは、メモリセルＭＣからのデー
タ読出しによって夫々の相補ビット線ＢＬ，ＢＬに現れ
る微小電位差を検出して増幅する増幅回路である。前記
カラム選択回路は、相補ビット線ＢＬ，ＢＬを選択して
相補共通データ線のような入出力バス２に導通させるた
めのスイッチ回路である。カラム選択回路はカラムデコ
ーダＣＤＥＣ０〜ＣＤＥＣ３のうち対応するものによる
カラムアドレス信号のデコード結果に従って選択動作さ
れる。ライトアンプは書き込みデータに従って、カラム
スイッチ回路を介して相補ビット線ＢＬ，ＢＬを差動増
幅する回路である。
【００２７】前記入出力バス２にはデータ入力回路３及
びデータ出力回路４が接続される。データ入力回路３は
書込みモードにおいて外部から供給される書込みデータ
を入力して前記入出力バス２に伝達する。前記データ出
力回路４は、読み出しモードにおいてメモリセルＭＣか
ら入出力バス２に伝達された読み出しデータを入力して
外部に出力する。前記データ入力回路３の入力端子と前
記データ出力回路４の出力端子は、特に制限されない
が、１６ビットのデータ入出力端子ＤＱ０〜ＤＱ１５に
結合される。便宜上、ＳＤＲＡＭ１が外部と入出力する
データにもＤＱ０〜ＤＱ１５の参照符号を付して説明す
ることがある。
びデータ出力回路４が接続される。データ入力回路３は
書込みモードにおいて外部から供給される書込みデータ
を入力して前記入出力バス２に伝達する。前記データ出
力回路４は、読み出しモードにおいてメモリセルＭＣか
ら入出力バス２に伝達された読み出しデータを入力して
外部に出力する。前記データ入力回路３の入力端子と前
記データ出力回路４の出力端子は、特に制限されない
が、１６ビットのデータ入出力端子ＤＱ０〜ＤＱ１５に
結合される。便宜上、ＳＤＲＡＭ１が外部と入出力する
データにもＤＱ０〜ＤＱ１５の参照符号を付して説明す
ることがある。
【００２８】ＤＤＲ−ＳＤＲＡＭ１は、特に制限されな
いが、１５ビットのアドレス入力端子Ａ０〜Ａ１４を有
する。アドレス入力端子Ａ０〜Ａ１４はアドレスバッフ
ァ５に結合される。前記アドレスバッファ５にマルチプ
レクス形態で供給されるアドレス情報の内、ロウアドレ
ス信号ＡＸ０〜ＡＸ１２はロウアドレスラッチ６に、カ
ラムアドレス信号ＡＹ０〜ＡＹ１１はカラムアドレスラ
ッチ７に、バンク選択信号とみなされるバンクセレクト
信号ＡＸ１３、ＡＸ１４はバンクセレクタ８に、そし
て、モードレジスタ設定情報Ａ０〜Ａ１４はモードレジ
スタ９に、供給される。
いが、１５ビットのアドレス入力端子Ａ０〜Ａ１４を有
する。アドレス入力端子Ａ０〜Ａ１４はアドレスバッフ
ァ５に結合される。前記アドレスバッファ５にマルチプ
レクス形態で供給されるアドレス情報の内、ロウアドレ
ス信号ＡＸ０〜ＡＸ１２はロウアドレスラッチ６に、カ
ラムアドレス信号ＡＹ０〜ＡＹ１１はカラムアドレスラ
ッチ７に、バンク選択信号とみなされるバンクセレクト
信号ＡＸ１３、ＡＸ１４はバンクセレクタ８に、そし
て、モードレジスタ設定情報Ａ０〜Ａ１４はモードレジ
スタ９に、供給される。
【００２９】４個のメモリバンクＢＮＫ０〜ＢＮＫ３は
２ビットのバンク選択信号ＡＸ１３，ＡＸ１４の論理値
にしたがってバンクセレクタ８で動作が選択される。即
ち、動作が選択されたメモリバンクだけがメモリ動作可
能にされる。例えば、センスアンプ、ライトアンプ、及
びカラムデコーダ等は動作が非選択のメモリバンクでは
活性化されない。
２ビットのバンク選択信号ＡＸ１３，ＡＸ１４の論理値
にしたがってバンクセレクタ８で動作が選択される。即
ち、動作が選択されたメモリバンクだけがメモリ動作可
能にされる。例えば、センスアンプ、ライトアンプ、及
びカラムデコーダ等は動作が非選択のメモリバンクでは
活性化されない。
【００３０】ロウアドレスラッチ６にラッチされたロウ
アドレス信号ＡＸ０〜ＡＸ１２はロウアドレスデコーダ
ＲＤＥＣ０〜ＲＤＥＣ３に供給される。
アドレス信号ＡＸ０〜ＡＸ１２はロウアドレスデコーダ
ＲＤＥＣ０〜ＲＤＥＣ３に供給される。
【００３１】カラムアドレスラッチ７にラッチされたカ
ラムアドレス信号ＡＹ０〜ＡＹ１１は、カラムアドレス
カウンタ１０にプリセットされて前記カラムアドレスデ
コーダＣＤＥＣ０〜ＣＤＥＣ３に供給される。連続的な
メモリアクセスであるバーストアクセスが指示されてい
る場合、その連続回数（バースト数）分だけ、カラムア
ドレスカウンタ１０がインクリメント動作されて、カラ
ムアドレス信号が内部で生成される。
ラムアドレス信号ＡＹ０〜ＡＹ１１は、カラムアドレス
カウンタ１０にプリセットされて前記カラムアドレスデ
コーダＣＤＥＣ０〜ＣＤＥＣ３に供給される。連続的な
メモリアクセスであるバーストアクセスが指示されてい
る場合、その連続回数（バースト数）分だけ、カラムア
ドレスカウンタ１０がインクリメント動作されて、カラ
ムアドレス信号が内部で生成される。
【００３２】リフレッシュカウンタ１１は記憶情報のリ
フレッシュ動作を行なうロウアドレスを自ら生成するア
ドレスカウンタである。リフレッシュ動作が指示された
とき、リフレッシュカウンタ１１から出力されるロウア
ドレス信号に従ってワード線ＷＬが選択されて記憶情報
のリフレッシュが行なわれる。
フレッシュ動作を行なうロウアドレスを自ら生成するア
ドレスカウンタである。リフレッシュ動作が指示された
とき、リフレッシュカウンタ１１から出力されるロウア
ドレス信号に従ってワード線ＷＬが選択されて記憶情報
のリフレッシュが行なわれる。
【００３３】制御回路１２は、特に制限されないが、ク
ロック信号ＣＬＫ、ＣＬＫｂ、クロックイネーブル信号
ＣＫＥ、チップセレクト信号ＣＳｂ（サフィックスｂは
それが付された信号がローイネーブルの信号又はレベル
反転信号であることを意味する）、カラムアドレススト
ローブ信号ＣＡＳｂ、ロウアドレスストローブ信号ＲＡ
Ｓｂ、ライトイネーブル信号ＷＥｂ、データマスク信号
ＤＭＵ，ＤＭＬ、及びデータストローブ信号ＤＱＳなど
の外部制御信と共に、モードレジスタ９から所定の情報
が入力される。ＤＤＲ−ＳＤＲＡＭ１の動作はそれら入
力信号の状態の組み合わせによって規定されるコマンド
で決定され、制御回路１２は、そのコマンドで指示され
る動作に応じた内部タイミング信号を形成するための制
御ロジックを有する。
ロック信号ＣＬＫ、ＣＬＫｂ、クロックイネーブル信号
ＣＫＥ、チップセレクト信号ＣＳｂ（サフィックスｂは
それが付された信号がローイネーブルの信号又はレベル
反転信号であることを意味する）、カラムアドレススト
ローブ信号ＣＡＳｂ、ロウアドレスストローブ信号ＲＡ
Ｓｂ、ライトイネーブル信号ＷＥｂ、データマスク信号
ＤＭＵ，ＤＭＬ、及びデータストローブ信号ＤＱＳなど
の外部制御信と共に、モードレジスタ９から所定の情報
が入力される。ＤＤＲ−ＳＤＲＡＭ１の動作はそれら入
力信号の状態の組み合わせによって規定されるコマンド
で決定され、制御回路１２は、そのコマンドで指示され
る動作に応じた内部タイミング信号を形成するための制
御ロジックを有する。
【００３４】クロック信号ＣＬＫ、ＣＬＫｂはＳＤＲＡ
Ｍのマスタクロックとされ、その他の外部入力信号は当
該クロック信号ＣＬＫの立ち上がりエッジに同期して有
意とされる。
Ｍのマスタクロックとされ、その他の外部入力信号は当
該クロック信号ＣＬＫの立ち上がりエッジに同期して有
意とされる。
【００３５】チップセレクト信号ＣＳｂはそのローレベ
ルによってコマンド入力サイクルの開始を指示する。チ
ップセレクト信号がハイレベルのとき（チップ非選択状
態）その他の入力は意味を持たない。但し、後述するメ
モリバンクの選択状態やバースト動作などの内部動作は
チップ非選択状態への変化によって影響されない。
ルによってコマンド入力サイクルの開始を指示する。チ
ップセレクト信号がハイレベルのとき（チップ非選択状
態）その他の入力は意味を持たない。但し、後述するメ
モリバンクの選択状態やバースト動作などの内部動作は
チップ非選択状態への変化によって影響されない。
【００３６】ＲＡＳｂ，ＣＡＳｂ，ＷＥｂの各信号は通
常のＤＲＡＭにおける対応信号とは機能が相違され、後
述するコマンドサイクルを定義するときに有意の信号と
される。
常のＤＲＡＭにおける対応信号とは機能が相違され、後
述するコマンドサイクルを定義するときに有意の信号と
される。
【００３７】クロックイネーブル信号ＣＫＥはパワーダ
ウンモード及びセルフリフレッシュモードのコントロー
ル信号であり、パワーダウンモード（ＳＤＲＡＭにおい
てデータリテンションモードでもある）とする場合には
クロックイネーブル信号ＣＫＥはローレベルとされる。
ウンモード及びセルフリフレッシュモードのコントロー
ル信号であり、パワーダウンモード（ＳＤＲＡＭにおい
てデータリテンションモードでもある）とする場合には
クロックイネーブル信号ＣＫＥはローレベルとされる。
【００３８】データマスク信号ＤＭＵ，ＤＭＬは入力し
た書込みデータに対するバイト単位のマスクデータであ
り、データマスク信号ＤＭＵのハイレベルは書込みデー
タの上位バイトによる書込み抑止を指示し、データマス
ク信号ＤＭＬのハイレベルは書込みデータの下位バイト
による書込み抑止を指示する。
た書込みデータに対するバイト単位のマスクデータであ
り、データマスク信号ＤＭＵのハイレベルは書込みデー
タの上位バイトによる書込み抑止を指示し、データマス
ク信号ＤＭＬのハイレベルは書込みデータの下位バイト
による書込み抑止を指示する。
【００３９】前記データストローブ信号ＤＱＳは書込み
動作時にライトストローブ信号として外部から供給され
る。即ち、クロック信号ＣＬＫに同期して書き込み動作
が指示されたとき、その指示が行われた前記クロック信
号周期の後のクロック信号周期からのデータストローブ
信号ＤＱＳに同期するデータの供給が規定されている。
読み出し動作時には前記データストローブ信号ＤＱＳは
リードストローブ信号として外部に出力される。即ち、
データの読み出し動作では読み出しデータの外部出力に
同期してデータストローブ信号が変化される。そのため
にＤＬＬ（Ｄｅｌａｙｅｄ Ｌｏｃｋ Ｌｏｏｐ）回路
１３及びＤＱＳ出力バッファ１４が設けられている。Ｄ
ＬＬ回路１３は、半導体装置１が受けるクロック信号Ｃ
ＬＫとデータ出力回路４によるデータの出力タイミング
を同期させるために、データ出力動作制御用のクロック
信号（リード動作時におけるデータストローブ信号ＤＱ
Ｓと同相の制御クロック信号）１５の位相を整えるもの
である。ＤＬＬ回路１３は、特に制限されないが、レプ
リカ回路技術と、位相同期技術とによって、内部回路の
信号伝播遅延時間特性を補償し得る内部クロック信号１
５を再生し、これにより、内部クロック信号１５に基づ
いて出力動作されるデータ出力回路４は、外部クロック
信号ＣＬＫに確実に同期したタイミングでデータを出力
することが可能とされる。ＤＱＳバッファ１４は前記内
部クロック信号１５と同相でデータストローブ信号ＤＱ
Ｓを外部に出力する。
動作時にライトストローブ信号として外部から供給され
る。即ち、クロック信号ＣＬＫに同期して書き込み動作
が指示されたとき、その指示が行われた前記クロック信
号周期の後のクロック信号周期からのデータストローブ
信号ＤＱＳに同期するデータの供給が規定されている。
読み出し動作時には前記データストローブ信号ＤＱＳは
リードストローブ信号として外部に出力される。即ち、
データの読み出し動作では読み出しデータの外部出力に
同期してデータストローブ信号が変化される。そのため
にＤＬＬ（Ｄｅｌａｙｅｄ Ｌｏｃｋ Ｌｏｏｐ）回路
１３及びＤＱＳ出力バッファ１４が設けられている。Ｄ
ＬＬ回路１３は、半導体装置１が受けるクロック信号Ｃ
ＬＫとデータ出力回路４によるデータの出力タイミング
を同期させるために、データ出力動作制御用のクロック
信号（リード動作時におけるデータストローブ信号ＤＱ
Ｓと同相の制御クロック信号）１５の位相を整えるもの
である。ＤＬＬ回路１３は、特に制限されないが、レプ
リカ回路技術と、位相同期技術とによって、内部回路の
信号伝播遅延時間特性を補償し得る内部クロック信号１
５を再生し、これにより、内部クロック信号１５に基づ
いて出力動作されるデータ出力回路４は、外部クロック
信号ＣＬＫに確実に同期したタイミングでデータを出力
することが可能とされる。ＤＱＳバッファ１４は前記内
部クロック信号１５と同相でデータストローブ信号ＤＱ
Ｓを外部に出力する。
【００４０】前記ロウアドレス信号（ＡＸ０〜ＡＸ１
２）は、クロック信号ＣＬＫの立ち上がりエッジに同期
する後述のロウアドレスストローブ・バンクアクティブ
コマンド（アクティブコマンド）サイクルにおけるアド
レス入力端子Ａ０〜Ａ１２のレベルによって定義され
る。このアクティブコマンドサイクルにおいて、アドレ
ス入力端子Ａ１３、Ａ１４から入力される信号ＡＸ１
３，ＡＸ１４はバンク選択信号とみなされ、Ａ１３＝Ａ
１４＝“０”のときはバンクＢＮＫ０、Ａ１３＝
“１”，Ａ１４＝“０”のときはバンクＢＮＫ１、Ａ１
３＝“０”，Ａ１４＝“１”のときはバンクＢＮＫ２、
Ａ１３＝“１”，Ａ１４＝“１”のときはバンクＢＮＫ
３が選択される。このようにして選択されたメモリバン
クはリードコマンドによるデータ読み出し、ライトコマ
ンドによるデータ書込み、プリチャージコマンドによる
プリチャージの対象にされる。
２）は、クロック信号ＣＬＫの立ち上がりエッジに同期
する後述のロウアドレスストローブ・バンクアクティブ
コマンド（アクティブコマンド）サイクルにおけるアド
レス入力端子Ａ０〜Ａ１２のレベルによって定義され
る。このアクティブコマンドサイクルにおいて、アドレ
ス入力端子Ａ１３、Ａ１４から入力される信号ＡＸ１
３，ＡＸ１４はバンク選択信号とみなされ、Ａ１３＝Ａ
１４＝“０”のときはバンクＢＮＫ０、Ａ１３＝
“１”，Ａ１４＝“０”のときはバンクＢＮＫ１、Ａ１
３＝“０”，Ａ１４＝“１”のときはバンクＢＮＫ２、
Ａ１３＝“１”，Ａ１４＝“１”のときはバンクＢＮＫ
３が選択される。このようにして選択されたメモリバン
クはリードコマンドによるデータ読み出し、ライトコマ
ンドによるデータ書込み、プリチャージコマンドによる
プリチャージの対象にされる。
【００４１】前記カラムアドレス信号（ＡＹ０〜ＡＹ１
１）は、クロック信号ＣＬＫの立ち上がりエッジに同期
する後述のカラムアドレス・リードコマンド（リードコ
マンド）サイクル、カラムアドレス・ライトコマンド
（ライトコマンド）サイクルにおける端子Ａ０〜Ａ１１
のレベルによって定義される。これによって指定された
カラムアドレスはバーストアクセスのスタートアドレス
とされる。
１）は、クロック信号ＣＬＫの立ち上がりエッジに同期
する後述のカラムアドレス・リードコマンド（リードコ
マンド）サイクル、カラムアドレス・ライトコマンド
（ライトコマンド）サイクルにおける端子Ａ０〜Ａ１１
のレベルによって定義される。これによって指定された
カラムアドレスはバーストアクセスのスタートアドレス
とされる。
【００４２】ＤＤＲ−ＳＤＲＡＭ１には、特に制限され
ないが、以下の〔１〕〜
ないが、以下の〔１〕〜
〔９〕等のコマンドが予め規定
されている。
されている。
【００４３】〔１〕モードレジスタセットコマンドは、
上記モードレジスタ９をセットするためのコマンドであ
る。このコマンドは、ＣＳｂ，ＲＡＳｂ，ＣＡＳｂ，Ｗ
Ｅｂ＝ローレベルによって指定され、セットすべきデー
タ（レジスタセットデータ）はＡ０〜Ａ１４を介して与
えられる。レジスタセットデータは、特に制限されない
が、バーストレングス、ＣＡＳレイテンシー、バースト
タイプなどとされる。設定可能なバーストレングスは、
特に制限されないが、２，４，８，とされ、設定可能な
ＣＡＳレイテンシーは、特に制限されないが、２，２．
５とされる。
上記モードレジスタ９をセットするためのコマンドであ
る。このコマンドは、ＣＳｂ，ＲＡＳｂ，ＣＡＳｂ，Ｗ
Ｅｂ＝ローレベルによって指定され、セットすべきデー
タ（レジスタセットデータ）はＡ０〜Ａ１４を介して与
えられる。レジスタセットデータは、特に制限されない
が、バーストレングス、ＣＡＳレイテンシー、バースト
タイプなどとされる。設定可能なバーストレングスは、
特に制限されないが、２，４，８，とされ、設定可能な
ＣＡＳレイテンシーは、特に制限されないが、２，２．
５とされる。
【００４４】上記ＣＡＳレイテンシーは、後述のカラム
アドレス・リードコマンドによって指示されるリード動
作においてＣＡＳｂの立ち下がりからデータ出力回路４
の出力動作までにクロック信号ＣＬＫの何サイクル分を
費やすかを指定するものである。読出しデータが確定す
るまでにはデータ読出しのための内部動作時間が必要と
され、それをクロック信号ＣＬＫの使用周波数に応じて
設定するためのものである。換言すれば、周波数の高い
クロック信号ＣＬＫを用いる場合にはＣＡＳレイテンシ
ーを相対的に大きな値に設定し、周波数の低いクロック
信号ＣＬＫを用いる場合にはＣＡＳレイテンシーを相対
的に小さな値に設定する。
アドレス・リードコマンドによって指示されるリード動
作においてＣＡＳｂの立ち下がりからデータ出力回路４
の出力動作までにクロック信号ＣＬＫの何サイクル分を
費やすかを指定するものである。読出しデータが確定す
るまでにはデータ読出しのための内部動作時間が必要と
され、それをクロック信号ＣＬＫの使用周波数に応じて
設定するためのものである。換言すれば、周波数の高い
クロック信号ＣＬＫを用いる場合にはＣＡＳレイテンシ
ーを相対的に大きな値に設定し、周波数の低いクロック
信号ＣＬＫを用いる場合にはＣＡＳレイテンシーを相対
的に小さな値に設定する。
【００４５】〔２〕ロウアドレスストローブ・バンクア
クティブコマンは、ロウアドレスストローブの指示とＡ
１３、Ａ１４によるメモリバンクの選択を有効にするコ
マンドであり、ＣＳｂ，ＲＡＳｂ＝ローレベル
（“０”）、ＣＡＳｂ，ＷＥｂ＝ハイレベル（“１”）
によって指示され、このときＡ０〜Ａ１２に供給される
アドレスがロウアドレス信号とされ、Ａ１３，Ａ１４に
供給される信号がメモリバンクの選択信号として取り込
まれる。取り込み動作は上述のようにクロック信号ＣＬ
Ｋの立ち上がりエッジに同期して行われる。例えば、当
該コマンドが指定されると、それによって指定されるメ
モリバンクにおけるワード線が選択され、当該ワード線
に接続されたメモリセルが夫々対応する相補データ線に
導通される。
クティブコマンは、ロウアドレスストローブの指示とＡ
１３、Ａ１４によるメモリバンクの選択を有効にするコ
マンドであり、ＣＳｂ，ＲＡＳｂ＝ローレベル
（“０”）、ＣＡＳｂ，ＷＥｂ＝ハイレベル（“１”）
によって指示され、このときＡ０〜Ａ１２に供給される
アドレスがロウアドレス信号とされ、Ａ１３，Ａ１４に
供給される信号がメモリバンクの選択信号として取り込
まれる。取り込み動作は上述のようにクロック信号ＣＬ
Ｋの立ち上がりエッジに同期して行われる。例えば、当
該コマンドが指定されると、それによって指定されるメ
モリバンクにおけるワード線が選択され、当該ワード線
に接続されたメモリセルが夫々対応する相補データ線に
導通される。
【００４６】〔３〕カラムアドレス・リードコマンド
は、バーストリード動作を開始するために必要なコマン
ドであると共に、カラムアドレスストローブの指示を与
えるコマンドであり、ＣＳｂ，ＣＡＳｂ，＝ロウレベ
ル、ＲＡＳｂ，ＷＥｂ＝ハイレベルによって指示され、
このときＡ０〜Ａ１１に供給されるアドレスがカラムア
ドレス信号として取り込まれる。これによって取り込ま
れたカラムアドレス信号はバーストスタートアドレスと
してカラムアドレスカウンタ１０にプリセットされる。
これによって指示されたバーストリード動作において
は、その前にロウアドレスストローブ・バンクアクティ
ブコマンドサイクルでメモリバンクとそれにおけるワー
ド線の選択が行われており、当該選択ワード線のメモリ
セルは、クロック信号ＣＬＫに同期してカラムアドレス
カウンタ１０から出力されるアドレス信号に従って、例
えば３２ビット単位で順次メモリバンクで選択され、デ
ータストローブ信号ＤＱＳの立ち上がり及び立ち下がり
に同期して１６ビット単位で外部に連続的に出力され
る。連続的に読出されるデータ数（ワード数）は上記バ
ーストレングスによって指定された個数とされる。ま
た、データ出力回路４からのデータ読出し開始は上記Ｃ
ＡＳレイテンシーで規定されるクロック信号ＣＬＫのサ
イクル数を待って行われる。
は、バーストリード動作を開始するために必要なコマン
ドであると共に、カラムアドレスストローブの指示を与
えるコマンドであり、ＣＳｂ，ＣＡＳｂ，＝ロウレベ
ル、ＲＡＳｂ，ＷＥｂ＝ハイレベルによって指示され、
このときＡ０〜Ａ１１に供給されるアドレスがカラムア
ドレス信号として取り込まれる。これによって取り込ま
れたカラムアドレス信号はバーストスタートアドレスと
してカラムアドレスカウンタ１０にプリセットされる。
これによって指示されたバーストリード動作において
は、その前にロウアドレスストローブ・バンクアクティ
ブコマンドサイクルでメモリバンクとそれにおけるワー
ド線の選択が行われており、当該選択ワード線のメモリ
セルは、クロック信号ＣＬＫに同期してカラムアドレス
カウンタ１０から出力されるアドレス信号に従って、例
えば３２ビット単位で順次メモリバンクで選択され、デ
ータストローブ信号ＤＱＳの立ち上がり及び立ち下がり
に同期して１６ビット単位で外部に連続的に出力され
る。連続的に読出されるデータ数（ワード数）は上記バ
ーストレングスによって指定された個数とされる。ま
た、データ出力回路４からのデータ読出し開始は上記Ｃ
ＡＳレイテンシーで規定されるクロック信号ＣＬＫのサ
イクル数を待って行われる。
【００４７】〔４〕カラムアドレス・ライトコマンド
は、ライト動作の態様としてモードレジスタ９にバース
トライトが設定されているときに当該バーストライト動
作を開始するために必要なコマンドとされる。更に当該
コマンドは、バーストライトにおけるカラムアドレスス
トローブの指示を与える。当該コマンドは、ＣＳｂ，Ｃ
ＡＳｂ，ＷＥｂ，＝ロウレベル、ＲＡＳｂ＝ハイレベル
によって指示され、このときＡ０〜Ａ１１に供給される
アドレスがカラムアドレス信号として取り込まれる。こ
れによって取り込まれたカラムアドレス信号はバースト
ライトにおいてはバーストスタートアドレスとしてカラ
ムアドレスカウンタ１０に供給される。これによって指
示されたバーストライト動作の手順もバーストリード動
作と同様に行われる。但し、ライト動作にはＣＡＳレイ
テンシーの設定はなく、ライトデータの取り込は、当該
カラムアドレス・ライトコマンドサイクルからクロック
信号ＣＬＫの１サイクル遅れてデータストローブ信号Ｄ
ＱＳに同期して開始される。
は、ライト動作の態様としてモードレジスタ９にバース
トライトが設定されているときに当該バーストライト動
作を開始するために必要なコマンドとされる。更に当該
コマンドは、バーストライトにおけるカラムアドレスス
トローブの指示を与える。当該コマンドは、ＣＳｂ，Ｃ
ＡＳｂ，ＷＥｂ，＝ロウレベル、ＲＡＳｂ＝ハイレベル
によって指示され、このときＡ０〜Ａ１１に供給される
アドレスがカラムアドレス信号として取り込まれる。こ
れによって取り込まれたカラムアドレス信号はバースト
ライトにおいてはバーストスタートアドレスとしてカラ
ムアドレスカウンタ１０に供給される。これによって指
示されたバーストライト動作の手順もバーストリード動
作と同様に行われる。但し、ライト動作にはＣＡＳレイ
テンシーの設定はなく、ライトデータの取り込は、当該
カラムアドレス・ライトコマンドサイクルからクロック
信号ＣＬＫの１サイクル遅れてデータストローブ信号Ｄ
ＱＳに同期して開始される。
【００４８】〔５〕プリチャージコマンドは、Ａ１３，
Ａ１４によって選択されたメモリバンクに対するプリチ
ャージ動作の開始コマンドとされ、ＣＳｂ，ＲＡＳｂ，
ＷＥｂ，＝ロウレベル、ＣＡＳｂ＝ハイレベルによって
指示される。
Ａ１４によって選択されたメモリバンクに対するプリチ
ャージ動作の開始コマンドとされ、ＣＳｂ，ＲＡＳｂ，
ＷＥｂ，＝ロウレベル、ＣＡＳｂ＝ハイレベルによって
指示される。
【００４９】〔６〕オートリフレッシュコマンドは、オ
ートリフレッシュを開始するために必要とされるコマン
ドであり、ＣＳｂ，ＲＡＳｂ，ＣＡＳｂ＝ロウレベル、
ＷＥｂ，ＣＫＥ＝ハイレベルによって指示される。これ
によるリフレッシュ動作はＣＢＲリフレッシュと同様で
ある。
ートリフレッシュを開始するために必要とされるコマン
ドであり、ＣＳｂ，ＲＡＳｂ，ＣＡＳｂ＝ロウレベル、
ＷＥｂ，ＣＫＥ＝ハイレベルによって指示される。これ
によるリフレッシュ動作はＣＢＲリフレッシュと同様で
ある。
【００５０】〔７〕セルフリフレッシュエントリコマン
ドが設定されると、ＣＫＥがローレベルにされている
間、セルフリフレッシュ機能が働き、その間、外部から
リフレッシュの指示を与えなくても自動的に所定のイン
ターバルでリフレッシュ動作が行なわれる。
ドが設定されると、ＣＫＥがローレベルにされている
間、セルフリフレッシュ機能が働き、その間、外部から
リフレッシュの指示を与えなくても自動的に所定のイン
ターバルでリフレッシュ動作が行なわれる。
【００５１】〔８〕バーストストップ・コマンドは、バ
ーストリード動作を停止させるために必要なコマンドで
あり、バーストライト動作では無視される。このコマン
ドは、ＣＡＳｂ，ＷＥｂ＝ローレベル、ＲＡＳｂ，ＣＡ
Ｓｂ＝ハイレベルによって指示される。
ーストリード動作を停止させるために必要なコマンドで
あり、バーストライト動作では無視される。このコマン
ドは、ＣＡＳｂ，ＷＥｂ＝ローレベル、ＲＡＳｂ，ＣＡ
Ｓｂ＝ハイレベルによって指示される。
【００５２】
〔９〕ノーオペレーションコマンドは、実
質的な動作を行わないことを指示するコマンドであり、
ＣＳｂ＝ローレベル、ＲＡＳｂ，ＣＡＳｂ，ＷＥｂ＝ハ
イレベルによって指示される。
質的な動作を行わないことを指示するコマンドであり、
ＣＳｂ＝ローレベル、ＲＡＳｂ，ＣＡＳｂ，ＷＥｂ＝ハ
イレベルによって指示される。
【００５３】ＤＤＲ−ＳＤＲＡＭ１においては、一つの
メモリバンクでバースト動作が行われているとき、その
途中で別のメモリバンクを指定して、ロウアドレススト
ローブ・バンクアクティブコマンドが供給されると、当
該実行中の一方のメモリバンクでの動作に何等影響を与
えることなく、当該別のメモリバンクにおけるロウアド
レス系の動作が可能にされる。即ち、バンクアクティブ
コマンドなどによって指定されるロウアドレス系動作と
カラムアドレス・ライトコマンドなどによって指定され
るカラムアドレス系動作とは、相違するメモリバンク間
で並列可能になっている。したがって、データ入出力端
子ＤＱ０〜ＤＱ１５においてデータが衝突しない限り、
処理が終了していないコマンドの実行中に、当該実行中
のコマンドが処理対象とするメモリバンクとは異なるメ
モリバンクに対するプリチャージコマンド、ロウアドレ
スストローブ・バンクアクティブコマンドを発行して、
内部動作を予じめ開始させることが可能である。
メモリバンクでバースト動作が行われているとき、その
途中で別のメモリバンクを指定して、ロウアドレススト
ローブ・バンクアクティブコマンドが供給されると、当
該実行中の一方のメモリバンクでの動作に何等影響を与
えることなく、当該別のメモリバンクにおけるロウアド
レス系の動作が可能にされる。即ち、バンクアクティブ
コマンドなどによって指定されるロウアドレス系動作と
カラムアドレス・ライトコマンドなどによって指定され
るカラムアドレス系動作とは、相違するメモリバンク間
で並列可能になっている。したがって、データ入出力端
子ＤＱ０〜ＤＱ１５においてデータが衝突しない限り、
処理が終了していないコマンドの実行中に、当該実行中
のコマンドが処理対象とするメモリバンクとは異なるメ
モリバンクに対するプリチャージコマンド、ロウアドレ
スストローブ・バンクアクティブコマンドを発行して、
内部動作を予じめ開始させることが可能である。
【００５４】以上の説明より明らかなように、ＤＤＲ−
ＳＤＲＡＭ１は、クロック信号ＣＬＫに同期するデータ
ストローブ信号ＤＱＳの立ち上がり及び立ち下がりの両
エッジに同期したデータ入出力が可能にされ、クロック
信号ＣＬＫに同期してアドレス、制御信号を入出力でき
るため、ＤＲＡＭと同様の大容量メモリをＳＲＡＭに匹
敵する高速で動作させることが可能であり、また、選択
された１本のワード線に対して幾つのデータをアクセス
するかをバーストレングスによって指定することによっ
て、内蔵カラムアドレスカウンタ１０で順次カラム系の
選択状態を切換えていって複数個のデータを連続的にリ
ード又はライトできる。
ＳＤＲＡＭ１は、クロック信号ＣＬＫに同期するデータ
ストローブ信号ＤＱＳの立ち上がり及び立ち下がりの両
エッジに同期したデータ入出力が可能にされ、クロック
信号ＣＬＫに同期してアドレス、制御信号を入出力でき
るため、ＤＲＡＭと同様の大容量メモリをＳＲＡＭに匹
敵する高速で動作させることが可能であり、また、選択
された１本のワード線に対して幾つのデータをアクセス
するかをバーストレングスによって指定することによっ
て、内蔵カラムアドレスカウンタ１０で順次カラム系の
選択状態を切換えていって複数個のデータを連続的にリ
ード又はライトできる。
【００５５】《ＳＳＴＬインタフェース》前記ＤＤＲ−
ＳＤＲＡＭ１において、特に制限されないが、上記のク
ロック信号ＣＬＫ、反転クロック信号ＣＬＫｂ、クロッ
クイネーブル信号ＣＫＥ、チップ選択信号ＣＳｂ、ＲＡ
Ｓ信号ＲＡＳｂ、ＣＡＳ信号ＣＡＳｂ、ライトイネーブ
ル信号ＷＥｂ、アドレス入力信号Ａ０〜Ａ１４、データ
マスク信号ＤＭ、及びデータストローブ信号ＤＱＳを受
ける入力バッファ、前記データ入力回路３のデータ入力
バッファ、データ出力回路４のデータ出力バッファのイ
ンタフェースは例えば公知のＳＳＴＬ２（クラスＩＩ）
規格に準拠される。
ＳＤＲＡＭ１において、特に制限されないが、上記のク
ロック信号ＣＬＫ、反転クロック信号ＣＬＫｂ、クロッ
クイネーブル信号ＣＫＥ、チップ選択信号ＣＳｂ、ＲＡ
Ｓ信号ＲＡＳｂ、ＣＡＳ信号ＣＡＳｂ、ライトイネーブ
ル信号ＷＥｂ、アドレス入力信号Ａ０〜Ａ１４、データ
マスク信号ＤＭ、及びデータストローブ信号ＤＱＳを受
ける入力バッファ、前記データ入力回路３のデータ入力
バッファ、データ出力回路４のデータ出力バッファのイ
ンタフェースは例えば公知のＳＳＴＬ２（クラスＩＩ）
規格に準拠される。
【００５６】図２にはＳＳＴＬ２（クラスＩＩ）の回路
構成例が示される。特性インピーダンス５０Ωの伝送線
２０は基準電圧ＶＲＥＦでプルアップされ、例えばメモ
リコントローラやＳＤＲＡＭなどに接続され、ＳＤＲＡ
Ｍの入力バッファは差動入力バッファ２１とされ、差動
入力の一方に伝送線２０が結合され、他方に基準電圧Ｖ
ＲＥＦが印加され、イネーブル信号ＤＩＥでパワースイ
ッチ２２が活性化制御される。電源電圧ＶＤＤは例えば
３．３Ｖ、回路の接地電圧ＶＳＳは０Ｖである。出力バ
ッファは電源電圧ＶＤＤＱ＝２．５Ｖと接地電圧ＶＳＳ
とを動作電源とするＣＭＯＳインバータを出力段に備え
る。メモリコントローラは前記インタフェース仕様を満
足するドライバとレシーバを有し、ドライバが伝送線２
０を駆動し、レシーバが伝送線２０からのデータを入力
する。
構成例が示される。特性インピーダンス５０Ωの伝送線
２０は基準電圧ＶＲＥＦでプルアップされ、例えばメモ
リコントローラやＳＤＲＡＭなどに接続され、ＳＤＲＡ
Ｍの入力バッファは差動入力バッファ２１とされ、差動
入力の一方に伝送線２０が結合され、他方に基準電圧Ｖ
ＲＥＦが印加され、イネーブル信号ＤＩＥでパワースイ
ッチ２２が活性化制御される。電源電圧ＶＤＤは例えば
３．３Ｖ、回路の接地電圧ＶＳＳは０Ｖである。出力バ
ッファは電源電圧ＶＤＤＱ＝２．５Ｖと接地電圧ＶＳＳ
とを動作電源とするＣＭＯＳインバータを出力段に備え
る。メモリコントローラは前記インタフェース仕様を満
足するドライバとレシーバを有し、ドライバが伝送線２
０を駆動し、レシーバが伝送線２０からのデータを入力
する。
【００５７】図３には前記ＳＳＴＬ２（クラス２）にお
ける信号の規格が例示されている。ＳＳＴＬ２規格で
は、１．２５ボルトのような基準電位（ＶＲＥＦ）に対
して０．３５Ｖ以上高い１．６ボルト以上のレベルがＨ
レベルとみなされ、かかる基準電位に対して０．３５Ｖ
以下のレベルすなわち０．９０ボルト以下のレベルがＬ
レベルとみなされる。上記具体的なレベルは典型例であ
り、例えばＳＳＴＬ３規格に適合するようなレベルであ
ってもよい。
ける信号の規格が例示されている。ＳＳＴＬ２規格で
は、１．２５ボルトのような基準電位（ＶＲＥＦ）に対
して０．３５Ｖ以上高い１．６ボルト以上のレベルがＨ
レベルとみなされ、かかる基準電位に対して０．３５Ｖ
以下のレベルすなわち０．９０ボルト以下のレベルがＬ
レベルとみなされる。上記具体的なレベルは典型例であ
り、例えばＳＳＴＬ３規格に適合するようなレベルであ
ってもよい。
【００５８】図４には前記ＳＳＴＬに準拠した差動入力
バッファの具体例として前記データ入力回路３の入力初
段バッファが示される。この差動入力バッファ３０は、
ｐチャンネル型ＭＯＳトランジスタＭｐ１，Ｍｐ２から
成るカレントミラー負荷と、前記ＭＯＳトランジスタＭ
ｐ１，Ｍｐ２のドレインに結合されたｎチャンネル型の
差動入力ＭＯＳトランジスタＭｎ３，Ｍｎ４と、前記差
動入力ＭＯＳトランジスタＭｎ３，Ｍｎ４の共通ソース
に結合されたｎチャンネル型パワースイッチＭＯＳトラ
ンジスタＭｎ５とから成る差動増幅回路を有する。
バッファの具体例として前記データ入力回路３の入力初
段バッファが示される。この差動入力バッファ３０は、
ｐチャンネル型ＭＯＳトランジスタＭｐ１，Ｍｐ２から
成るカレントミラー負荷と、前記ＭＯＳトランジスタＭ
ｐ１，Ｍｐ２のドレインに結合されたｎチャンネル型の
差動入力ＭＯＳトランジスタＭｎ３，Ｍｎ４と、前記差
動入力ＭＯＳトランジスタＭｎ３，Ｍｎ４の共通ソース
に結合されたｎチャンネル型パワースイッチＭＯＳトラ
ンジスタＭｎ５とから成る差動増幅回路を有する。
【００５９】一方の差動入力ＭＯＳトランジスタＭｎ３
のゲートはデータ端子ＤＱｊ（ｊ＝０〜１５）に、他方
の差動入力ＭＯＳトランジスタＭｎ４のゲートは基準電
圧ＶＲＥＦに結合される。差動増幅回路の出力ノードは
ｐチャンネル型プリチャージＭＯＳトランジスタＭｐ６
によって選択的に電源電圧ＶＤＤにプリチャージ可能に
され、当該ノードの信号はインバータ３１を介して反転
出力される。
のゲートはデータ端子ＤＱｊ（ｊ＝０〜１５）に、他方
の差動入力ＭＯＳトランジスタＭｎ４のゲートは基準電
圧ＶＲＥＦに結合される。差動増幅回路の出力ノードは
ｐチャンネル型プリチャージＭＯＳトランジスタＭｐ６
によって選択的に電源電圧ＶＤＤにプリチャージ可能に
され、当該ノードの信号はインバータ３１を介して反転
出力される。
【００６０】ＤＩＥは差動入力バッファ３０のイネーブ
ル制御信号であり、前記パワースイッチＭＯＳトランジ
スタと前記プリチャージＭＯＳトランジスタＭｐ６のゲ
ートに供給される。イネーブル制御信号ＤＩＥのハイレ
ベルによって差動入力バッファが活性化される。この活
性状態において差動増幅回路には動作電流が流れ、基準
電圧ＶＲＥＦを中心に端子ＤＱｊの信号レベルとの微小
電位差を即座に増幅する。差動増幅故に、端子ＤＱｊか
らの信号入力動作は高速である。前記イネーブル制御信
号ＤＩＥのローレベルによって差動入力バッファが非活
性化される。差動入力バッファの非活性状態において差
動増幅回路では電力消費はなく、また、オン状態のプリ
チャージＭＯＳトランジスタＭｐ６の作用によってイン
バータ３１の出力もローレベルに強制される。
ル制御信号であり、前記パワースイッチＭＯＳトランジ
スタと前記プリチャージＭＯＳトランジスタＭｐ６のゲ
ートに供給される。イネーブル制御信号ＤＩＥのハイレ
ベルによって差動入力バッファが活性化される。この活
性状態において差動増幅回路には動作電流が流れ、基準
電圧ＶＲＥＦを中心に端子ＤＱｊの信号レベルとの微小
電位差を即座に増幅する。差動増幅故に、端子ＤＱｊか
らの信号入力動作は高速である。前記イネーブル制御信
号ＤＩＥのローレベルによって差動入力バッファが非活
性化される。差動入力バッファの非活性状態において差
動増幅回路では電力消費はなく、また、オン状態のプリ
チャージＭＯＳトランジスタＭｐ６の作用によってイン
バータ３１の出力もローレベルに強制される。
【００６１】前記イネーブル制御信号ＤＩＥはＤＤＲ−
ＳＤＲＡＭ１にライトコマンドによる書込み動作の指示
の後にローレベルからハイレベルにアサートされる。こ
のように、差動入力バッファ３０はライトコマンドによ
る書込み動作の指示の後、活性化されるから、書き込み
動作が指示される前に差動入力バッファ３０は無駄に電
力を消費しない。更に、前記バンクアクティブコマンド
又はリードコマンドを受け付けても非活性状態のデータ
入力バッファの状態は不変である。バンクアクティブコ
マンドやリードコマンドによる指示では差動入力バッフ
ァ３０を活性化しないから、バンクアクティブの後、全
くライトコマンドが指示され無ければ、差動入力バッフ
ァ３０では何ら無駄な電力消費は行われない。
ＳＤＲＡＭ１にライトコマンドによる書込み動作の指示
の後にローレベルからハイレベルにアサートされる。こ
のように、差動入力バッファ３０はライトコマンドによ
る書込み動作の指示の後、活性化されるから、書き込み
動作が指示される前に差動入力バッファ３０は無駄に電
力を消費しない。更に、前記バンクアクティブコマンド
又はリードコマンドを受け付けても非活性状態のデータ
入力バッファの状態は不変である。バンクアクティブコ
マンドやリードコマンドによる指示では差動入力バッフ
ァ３０を活性化しないから、バンクアクティブの後、全
くライトコマンドが指示され無ければ、差動入力バッフ
ァ３０では何ら無駄な電力消費は行われない。
【００６２】図５には前記ＳＳＴＬに準拠した差動入力
バッファの別の例として前記データストローブ部信号Ｄ
ＱＳの差動入力バッファが示される。この差動入力バッ
ファ４０は、一対の差動増幅回路の異なる極性の入力端
子を相互に接続して構成される。即ち、一方の差動増幅
回路は、ｐチャンネル型ＭＯＳトランジスタＭｐ１１，
Ｍｐ１２から成るのカレントミラー負荷、ｎチャンネル
型差動入力ＭＯＳトランジスタＭｎ１３，Ｍｎ１４、及
びｎチャンネル型パワースイッチＭＯＳトランジスタＭ
ｎ１５とから成る。ＭＯＳトランジスタＭｎ１３のゲー
トが反転入力端子、ＭＯＳトランジスタＭｎ１４のゲー
トが非反転入力端子になる。他方の差動増幅回路は、ｐ
チャンネル型ＭＯＳトランジスタＭｐ２１，Ｍｐ２２か
ら成るのカレントミラー負荷、ｎチャンネル型差動入力
ＭＯＳトランジスタＭｎ２３，Ｍｎ２４、及びｎチャン
ネル型パワースイッチＭＯＳトランジスタＭｎ２５とか
ら成る。ＭＯＳトランジスタＭｎ２３のゲートが反転入
力端子、ＭＯＳトランジスタＭｎ２４のゲートが非反転
入力端子になる。
バッファの別の例として前記データストローブ部信号Ｄ
ＱＳの差動入力バッファが示される。この差動入力バッ
ファ４０は、一対の差動増幅回路の異なる極性の入力端
子を相互に接続して構成される。即ち、一方の差動増幅
回路は、ｐチャンネル型ＭＯＳトランジスタＭｐ１１，
Ｍｐ１２から成るのカレントミラー負荷、ｎチャンネル
型差動入力ＭＯＳトランジスタＭｎ１３，Ｍｎ１４、及
びｎチャンネル型パワースイッチＭＯＳトランジスタＭ
ｎ１５とから成る。ＭＯＳトランジスタＭｎ１３のゲー
トが反転入力端子、ＭＯＳトランジスタＭｎ１４のゲー
トが非反転入力端子になる。他方の差動増幅回路は、ｐ
チャンネル型ＭＯＳトランジスタＭｐ２１，Ｍｐ２２か
ら成るのカレントミラー負荷、ｎチャンネル型差動入力
ＭＯＳトランジスタＭｎ２３，Ｍｎ２４、及びｎチャン
ネル型パワースイッチＭＯＳトランジスタＭｎ２５とか
ら成る。ＭＯＳトランジスタＭｎ２３のゲートが反転入
力端子、ＭＯＳトランジスタＭｎ２４のゲートが非反転
入力端子になる。
【００６３】前記差動入力ＭＯＳトランジスタＭｎ１３
とＭｎ２４のゲートにはデータストローブ信号ＤＱＳが
入力され、前記差動入力ＭＯＳトランジスタＭｎ１４と
Ｍｎ２３のゲートには基準電圧ＶＲＥＦが入力され、こ
れにより、それぞれに差動増幅回路のシングルエンドの
出力ノードに接続されたＣＭＯＳインバータ４１，４２
から、データストローブ信号ＤＱＳに対する相補レベル
の内部クロック信号ＤＳＣＬＫＴ、ＤＳＣＬＫＢを得る
ことができる。
とＭｎ２４のゲートにはデータストローブ信号ＤＱＳが
入力され、前記差動入力ＭＯＳトランジスタＭｎ１４と
Ｍｎ２３のゲートには基準電圧ＶＲＥＦが入力され、こ
れにより、それぞれに差動増幅回路のシングルエンドの
出力ノードに接続されたＣＭＯＳインバータ４１，４２
から、データストローブ信号ＤＱＳに対する相補レベル
の内部クロック信号ＤＳＣＬＫＴ、ＤＳＣＬＫＢを得る
ことができる。
【００６４】ＤＳＥＮは差動入力バッファ４０のイネー
ブル制御信号であり、前記パワースイッチＭＯＳトラン
ジスタＭｎ１５，ＭＮ２５のゲートに供給される。イネ
ーブル制御信号ＤＳＥＮのハイレベルによって差動入力
バッファが活性化される。この活性状態において差動増
幅回路には動作電流が流れ、基準電圧ＶＲＥＦを中心に
端子ＤＱＳの信号レベルとの微小電位差を即座に増幅す
る。差動増幅故に、端子ＤＱＳからの信号入力動作は高
速である。前記イネーブル制御信号ＤＳＥＮのローレベ
ルによって差動入力バッファが非活性化される。差動入
力バッファの非活性状態において差動増幅回路で電力消
費はない。
ブル制御信号であり、前記パワースイッチＭＯＳトラン
ジスタＭｎ１５，ＭＮ２５のゲートに供給される。イネ
ーブル制御信号ＤＳＥＮのハイレベルによって差動入力
バッファが活性化される。この活性状態において差動増
幅回路には動作電流が流れ、基準電圧ＶＲＥＦを中心に
端子ＤＱＳの信号レベルとの微小電位差を即座に増幅す
る。差動増幅故に、端子ＤＱＳからの信号入力動作は高
速である。前記イネーブル制御信号ＤＳＥＮのローレベ
ルによって差動入力バッファが非活性化される。差動入
力バッファの非活性状態において差動増幅回路で電力消
費はない。
【００６５】《データ入力回路》図６にはＤＲ−ＳＤＲ
ＡＭ１のデータ入力回路３の一例が示される。初段には
図４で説明したＳＳＴＬ仕様の差動入力バッファ３０が
配置される。差動入力バッファ３０は、データストロー
ブ信号ＤＱＳの立ち上がり及び立ち下がりの各エッジに
同期して供給される書込みデータを入力する。差動入力
バッファ３０の次段には、前記データストローブ信号の
半サイクル単位で供給されるデータを前記データストロ
ーブ信号の１サイクル単位で並列させてラッチするラッ
チ回路５０が設けられている。このラッチ回路５０は、
例えば、データストローブ信号の立ち上がり変化に同期
して差動入力バッファ３０の出力データをラッチする第
１のデータラッチ回路５０Ａと、データストローブ信号
の立ち下がり変化に同期して差動入力バッファ３０の出
力データをラッチする第２のデータラッチ回路５０Ｂ
と、データストローブ信号の立ち下がり変化に同期して
第１のデータラッチ回路５０Ａの出力データをラッチす
る第３のデータラッチ回路５０Ｃとを有する。前記デー
タラッチ回路５０Ａ〜５Ｃは夫々マスタ・スレーブ型ラ
ッチ回路（ＭＳＦＦ）によって構成され、データラッチ
回路５０ＡはＤＳＣＬＫＴをマスタ段のラッチクロッ
ク、ＤＳＣＬＫＢをスレーブ段のラッチクロックとし、
データラッチ回路５０Ｂ、５０ＣはＤＳＣＬＫＢをマス
タ段のラッチクロック、ＤＳＣＬＫＴをスレーブ段のラ
ッチクロックとする。前記ラッチクロックＤＳＣＬＫ
Ｔ，ＤＳＣＬＫＢはデータストローブ信号ＤＱＳに同期
して変化される信号である。
ＡＭ１のデータ入力回路３の一例が示される。初段には
図４で説明したＳＳＴＬ仕様の差動入力バッファ３０が
配置される。差動入力バッファ３０は、データストロー
ブ信号ＤＱＳの立ち上がり及び立ち下がりの各エッジに
同期して供給される書込みデータを入力する。差動入力
バッファ３０の次段には、前記データストローブ信号の
半サイクル単位で供給されるデータを前記データストロ
ーブ信号の１サイクル単位で並列させてラッチするラッ
チ回路５０が設けられている。このラッチ回路５０は、
例えば、データストローブ信号の立ち上がり変化に同期
して差動入力バッファ３０の出力データをラッチする第
１のデータラッチ回路５０Ａと、データストローブ信号
の立ち下がり変化に同期して差動入力バッファ３０の出
力データをラッチする第２のデータラッチ回路５０Ｂ
と、データストローブ信号の立ち下がり変化に同期して
第１のデータラッチ回路５０Ａの出力データをラッチす
る第３のデータラッチ回路５０Ｃとを有する。前記デー
タラッチ回路５０Ａ〜５Ｃは夫々マスタ・スレーブ型ラ
ッチ回路（ＭＳＦＦ）によって構成され、データラッチ
回路５０ＡはＤＳＣＬＫＴをマスタ段のラッチクロッ
ク、ＤＳＣＬＫＢをスレーブ段のラッチクロックとし、
データラッチ回路５０Ｂ、５０ＣはＤＳＣＬＫＢをマス
タ段のラッチクロック、ＤＳＣＬＫＴをスレーブ段のラ
ッチクロックとする。前記ラッチクロックＤＳＣＬＫ
Ｔ，ＤＳＣＬＫＢはデータストローブ信号ＤＱＳに同期
して変化される信号である。
【００６６】前記ラッチ回路５０の並列出力データＤＩ
ＮＲｊ，ＤＩＮＦｊは夫々セレクタラッチ回路５１、５
２に供給される。セレクタラッチ回路５１，５２は並列
出力データＤＩＮＲｊ又はＤＩＮＦｊの何れか一方を、
信号ＤＩＣＹ０の値に応じて選択し、選択したデータを
クロック信号ＤＩＣＬＫに同期してラッチする。信号Ｄ
ＩＣＹ０は外部からカラムアドレスラッチ７に供給され
るカラムアドレス信号（バースト書き込みの先頭アドレ
ス）の最下位ビットＡＹ０の論理値に応ずる信号であ
り、セレクタラッチ回路５１はＤＩＣＹ０（＝ＡＹ０）
＝０のときＤＩＮＲｊを選択し、ＤＩＣＹ０（＝ＡＹ
０）＝１のときＤＩＮＦｊを選択する。セレクタラッチ
回路５２の選択制御はそれとは逆である。したがて、最
初に入力される書込みデータのカラムアドレスの最下位
ビットの論理値に拘わらず、最下位ビットの論理値が
“０”のデータはセレクタラッチ回路５１に、“１”の
データはセレクタラッチ回路５２にラッチされる。
ＮＲｊ，ＤＩＮＦｊは夫々セレクタラッチ回路５１、５
２に供給される。セレクタラッチ回路５１，５２は並列
出力データＤＩＮＲｊ又はＤＩＮＦｊの何れか一方を、
信号ＤＩＣＹ０の値に応じて選択し、選択したデータを
クロック信号ＤＩＣＬＫに同期してラッチする。信号Ｄ
ＩＣＹ０は外部からカラムアドレスラッチ７に供給され
るカラムアドレス信号（バースト書き込みの先頭アドレ
ス）の最下位ビットＡＹ０の論理値に応ずる信号であ
り、セレクタラッチ回路５１はＤＩＣＹ０（＝ＡＹ０）
＝０のときＤＩＮＲｊを選択し、ＤＩＣＹ０（＝ＡＹ
０）＝１のときＤＩＮＦｊを選択する。セレクタラッチ
回路５２の選択制御はそれとは逆である。したがて、最
初に入力される書込みデータのカラムアドレスの最下位
ビットの論理値に拘わらず、最下位ビットの論理値が
“０”のデータはセレクタラッチ回路５１に、“１”の
データはセレクタラッチ回路５２にラッチされる。
【００６７】前記セレクタラッチ回路５１の出力は、前
記入出力バス２に含まれる信号線ＤＩＮＢＹ０Ｂｊを介
して、前記カラムアドレス信号の最下位ビットが論理値
“０”であるデータに応ずるデータ格納領域に割当てら
れている各メモリバンクのメモリアレイに接続される。
セレクタラッチ回路５２の出力は、前記入出力バス２に
含まれる信号線ＤＩＮＢＹ０Ｔｊを介して、前記カラム
アドレス信号の最下位ビットが論理値“１”であるデー
タに応ずるデータ格納領域に割当てられている各メモリ
バンクのメモリアレイに接続される。
記入出力バス２に含まれる信号線ＤＩＮＢＹ０Ｂｊを介
して、前記カラムアドレス信号の最下位ビットが論理値
“０”であるデータに応ずるデータ格納領域に割当てら
れている各メモリバンクのメモリアレイに接続される。
セレクタラッチ回路５２の出力は、前記入出力バス２に
含まれる信号線ＤＩＮＢＹ０Ｔｊを介して、前記カラム
アドレス信号の最下位ビットが論理値“１”であるデー
タに応ずるデータ格納領域に割当てられている各メモリ
バンクのメモリアレイに接続される。
【００６８】図７にはセレクタラッチ回路とメモリバン
クのメモリアレイとの接続態様が概略的に示されてい
る。図７には各メモリバンクに１個のメモリマットＭＡ
Ｔが例示され、各メモリマットＭＡＴのメモリアレイＹ
０Ｂはカラムアドレスの最下位ビットの論理値が“０”
のデータ格納用であり、メモリアレイＹ０Ｔはカラムア
ドレスの最下位ビットの論理値が“１”のデータ格納用
である。ＷＡｍｐはメモリアレイ毎のライトアンプであ
り、対応するデータ入出力回路ＤＩＯ０〜ＤＩＯ３に含
まれている。ＹＩ０ＷＹ０Ｔ０〜ＹＩ０ＷＹ０Ｔ３，Ｙ
Ｉ０ＷＹ０Ｂ０〜ＹＩ０ＷＹ０Ｂ３はメモリアレイ毎の
ライトアンプＷＡｍｐの活性化制御信号である。
クのメモリアレイとの接続態様が概略的に示されてい
る。図７には各メモリバンクに１個のメモリマットＭＡ
Ｔが例示され、各メモリマットＭＡＴのメモリアレイＹ
０Ｂはカラムアドレスの最下位ビットの論理値が“０”
のデータ格納用であり、メモリアレイＹ０Ｔはカラムア
ドレスの最下位ビットの論理値が“１”のデータ格納用
である。ＷＡｍｐはメモリアレイ毎のライトアンプであ
り、対応するデータ入出力回路ＤＩＯ０〜ＤＩＯ３に含
まれている。ＹＩ０ＷＹ０Ｔ０〜ＹＩ０ＷＹ０Ｔ３，Ｙ
Ｉ０ＷＹ０Ｂ０〜ＹＩ０ＷＹ０Ｂ３はメモリアレイ毎の
ライトアンプＷＡｍｐの活性化制御信号である。
【００６９】上記データ入力回路３の説明から理解され
るように、ＤＤＲ−ＳＤＲＡＭ１において、クロック信
号ＣＬＫに同期するデータストローブ信号ＤＱＳの立ち
上がり及び立ち下がりの双方に同期して外部からデータ
が入力されるが、ＤＤＲ−ＳＤＲＡＭ１の内部の書込み
動作はクロック信号ＣＬＫの周期を最小単位として行わ
れる。特に詳細な説明は省略するが、データ読み出し動
作に関しても、ＳＤＲＡＭの内部動作タイミングと外部
への出力動作タイミングとの関係は同じである。
るように、ＤＤＲ−ＳＤＲＡＭ１において、クロック信
号ＣＬＫに同期するデータストローブ信号ＤＱＳの立ち
上がり及び立ち下がりの双方に同期して外部からデータ
が入力されるが、ＤＤＲ−ＳＤＲＡＭ１の内部の書込み
動作はクロック信号ＣＬＫの周期を最小単位として行わ
れる。特に詳細な説明は省略するが、データ読み出し動
作に関しても、ＳＤＲＡＭの内部動作タイミングと外部
への出力動作タイミングとの関係は同じである。
【００７０】《ＤＤＲ−ＳＤＲＡＭの制御回路》図８に
はＤＤＲ−ＳＤＲＡＭの制御回路１２の前段、図９には
同じく制御回路１２の後段、の詳細な一例がライト制御
系を主体として示される。
はＤＤＲ−ＳＤＲＡＭの制御回路１２の前段、図９には
同じく制御回路１２の後段、の詳細な一例がライト制御
系を主体として示される。
【００７１】図８のＣＬＫ入力バッファ６０、コマンド
系入力バッファ６１、及びＤＱＳ入力バッファ４０は前
記ＳＳＴＬ仕様の差動入力バッファである。ＤＱＳ入力
バッファ４０は図５に例示される通りであり、ＣＬＫ入
力バッファ６０はＣＬＫ、ＣＬＫｂを差動入力とする差
動増幅回路を初段の差動入力バッファとして備え、動作
電源の投入によって活性化され、パワーダウンモードの
指示に応答して非活性化される。コマンド系入力バッフ
ァ６１は図４の差動入力バッファと同様に構成される
が、動作電源の投入によって活性化され、パワーダウン
モードの指示に応答して非活性化される。
系入力バッファ６１、及びＤＱＳ入力バッファ４０は前
記ＳＳＴＬ仕様の差動入力バッファである。ＤＱＳ入力
バッファ４０は図５に例示される通りであり、ＣＬＫ入
力バッファ６０はＣＬＫ、ＣＬＫｂを差動入力とする差
動増幅回路を初段の差動入力バッファとして備え、動作
電源の投入によって活性化され、パワーダウンモードの
指示に応答して非活性化される。コマンド系入力バッフ
ァ６１は図４の差動入力バッファと同様に構成される
が、動作電源の投入によって活性化され、パワーダウン
モードの指示に応答して非活性化される。
【００７２】ＣＬＫ入力バッファ６０の出力は１ショッ
トパルス発生回路６２に供給され、これによって各種内
部クロック信号ＡＣＬＫＢ，ＢＣＬＫＢ，ＣＣＬＫＢ，
ＤＣＬＫＢが生成される。
トパルス発生回路６２に供給され、これによって各種内
部クロック信号ＡＣＬＫＢ，ＢＣＬＫＢ，ＣＣＬＫＢ，
ＤＣＬＫＢが生成される。
【００７３】コマンド系入力バッファ６１に入力された
各種信号ＣＳｂ，ＲＡＳｂ，ＣＡＳｂ，ＷＥｂはコマン
ドデコード回路６３でデコードされ、前述の動作モード
に応じた内部制御信号が生成される。ＡＣＴｉはバンク
アクティブコマンドによってバンクアクティブが指示さ
れたとき、バンク選択信号で選択されているバンクを活
性化する制御信号である。サフィックスｉはバンク番号
を意味する。サフィックスｉの意味は他の信号も同様と
する。ＷＴ、ＷＴＹはライトコマンドによる書込み動作
の指示に応答して活性化される。ＷＴＹはＷＴに比べて
活性化タイミングが早い。信号ＷＴＬ２はシフトレジス
タ６４Ａによって信号ＷＴを遅延させた信号である。Ｒ
Ｄはリードコマンドによってリード動作が指示されたと
き活性化される。ＰＲＥｉは前記プリチャージコマンド
によってプリチャージが指示されたとき、バンク選択信
号で選択されているバンクを活性化する制御信号であ
る。
各種信号ＣＳｂ，ＲＡＳｂ，ＣＡＳｂ，ＷＥｂはコマン
ドデコード回路６３でデコードされ、前述の動作モード
に応じた内部制御信号が生成される。ＡＣＴｉはバンク
アクティブコマンドによってバンクアクティブが指示さ
れたとき、バンク選択信号で選択されているバンクを活
性化する制御信号である。サフィックスｉはバンク番号
を意味する。サフィックスｉの意味は他の信号も同様と
する。ＷＴ、ＷＴＹはライトコマンドによる書込み動作
の指示に応答して活性化される。ＷＴＹはＷＴに比べて
活性化タイミングが早い。信号ＷＴＬ２はシフトレジス
タ６４Ａによって信号ＷＴを遅延させた信号である。Ｒ
Ｄはリードコマンドによってリード動作が指示されたと
き活性化される。ＰＲＥｉは前記プリチャージコマンド
によってプリチャージが指示されたとき、バンク選択信
号で選択されているバンクを活性化する制御信号であ
る。
【００７４】ＲＷＷｉは書込み動作が指示されたときの
カラム選択系基準制御信号であり、メモリバンク毎の信
号とされる。書込み動作においてカラム選択タイミング
はライトコマンドの指示から２クロックサイクル後とさ
れているから、信号ＲＷＷｉはシフトレジスタ回路６４
Ｂで遅延され、遅延された信号ＲＷＷ２ｉから内部クロ
ック信号ＢＣＬＫＢに同期したワンショットパルスの信
号ＲＷｉがワンショットパルス発生回路６４Ｃから出力
される。
カラム選択系基準制御信号であり、メモリバンク毎の信
号とされる。書込み動作においてカラム選択タイミング
はライトコマンドの指示から２クロックサイクル後とさ
れているから、信号ＲＷＷｉはシフトレジスタ回路６４
Ｂで遅延され、遅延された信号ＲＷＷ２ｉから内部クロ
ック信号ＢＣＬＫＢに同期したワンショットパルスの信
号ＲＷｉがワンショットパルス発生回路６４Ｃから出力
される。
【００７５】前記コマンドデコード回路６３によるデコ
ード結果は、図９のモードステート回路６６の各種フラ
グ（ＲＳＦＦ）に反映される。フラグはセット・リセッ
ト型のフリップフロップから成り、Ｓはセット端子、Ｒ
はリセット端子を意味する。ＢＡｉ（ｉ＝０〜３）はア
クティブな状態が指示されているメモリバンクを示す。
ＢＥＮＤはバースト動作の終了を示す信号でり、ＢＢｉ
はバースト書込み動作中であることを示す信号である。
信号ＢＷＴＹ，ＢＤＲＹ，ＢＢＹｉは信号ＢＷＴ，ＢＲ
Ｄ，ＢＢＮｉをクロック信号ＢＣＬＫＢに同期してラッ
チした信号である。前記信号ＢＢｉを基に生成されるカ
ラムステート信号ＢＢＹｉに基づいてライトパルス発生
回路６７がバンク別にメモリアレイの前記選択信号ＹＩ
０ＷＹ０Ｔ０〜ＹＩ０ＷＹ０Ｔ３，ＹＩ０ＷＹ０Ｂ０〜
ＹＩ０ＷＹ０Ｂ３を生成する。ライトクロックＤＩＣＬ
Ｋは信号ＲＷＷＳＴＯＲをクロック信号ＤＣＬＫＢに同
期してラッチした信号である。
ード結果は、図９のモードステート回路６６の各種フラ
グ（ＲＳＦＦ）に反映される。フラグはセット・リセッ
ト型のフリップフロップから成り、Ｓはセット端子、Ｒ
はリセット端子を意味する。ＢＡｉ（ｉ＝０〜３）はア
クティブな状態が指示されているメモリバンクを示す。
ＢＥＮＤはバースト動作の終了を示す信号でり、ＢＢｉ
はバースト書込み動作中であることを示す信号である。
信号ＢＷＴＹ，ＢＤＲＹ，ＢＢＹｉは信号ＢＷＴ，ＢＲ
Ｄ，ＢＢＮｉをクロック信号ＢＣＬＫＢに同期してラッ
チした信号である。前記信号ＢＢｉを基に生成されるカ
ラムステート信号ＢＢＹｉに基づいてライトパルス発生
回路６７がバンク別にメモリアレイの前記選択信号ＹＩ
０ＷＹ０Ｔ０〜ＹＩ０ＷＹ０Ｔ３，ＹＩ０ＷＹ０Ｂ０〜
ＹＩ０ＷＹ０Ｂ３を生成する。ライトクロックＤＩＣＬ
Ｋは信号ＲＷＷＳＴＯＲをクロック信号ＤＣＬＫＢに同
期してラッチした信号である。
【００７６】図１０にはカラムアドレス入力系のブロッ
ク図が示される。アドレスバッファ５は前記ＳＳＴＬ仕
様の差動入力バッファである。アドレスバッファ５は図
４の差動入力バッファと同様に構成されるが、動作電源
の投入によって活性化され、パワーダウンモードの指示
に応答して非活性化される。カラムアドレスラッチ７は
マスタ・スレーブ型のラッチ回路７０、シフトレジスタ
回路７１、及びマルチプレクサ７２を有する。メモリセ
ルに対する書込みを書込みコマンドによる書込み動作の
指示からクロック信号ＣＬＫの２サイクル以降とするた
めに、書込み動作が指示されている場合には、シフトレ
ジスタ回路７１で遅延されたアドレス信号がマルチプレ
クサ７２で選択される。読み出し動作が指示されている
場合にはマルチプレクサ７２はラッチ回路７０の出力を
直接選択する。カラムアドレスカウンタ１０はＹＣＬＫ
に同期してインクリメント動作を行なう。バーストエン
ド検出回路７３はラッチ回路７０にプリセットされたバ
ーストスタートアドレスに対してカラムアドレスカウン
タ１０の出力アドレスがバースト数に達したとき、バー
ストエンド信号ＢＥＮＤをアサートする。
ク図が示される。アドレスバッファ５は前記ＳＳＴＬ仕
様の差動入力バッファである。アドレスバッファ５は図
４の差動入力バッファと同様に構成されるが、動作電源
の投入によって活性化され、パワーダウンモードの指示
に応答して非活性化される。カラムアドレスラッチ７は
マスタ・スレーブ型のラッチ回路７０、シフトレジスタ
回路７１、及びマルチプレクサ７２を有する。メモリセ
ルに対する書込みを書込みコマンドによる書込み動作の
指示からクロック信号ＣＬＫの２サイクル以降とするた
めに、書込み動作が指示されている場合には、シフトレ
ジスタ回路７１で遅延されたアドレス信号がマルチプレ
クサ７２で選択される。読み出し動作が指示されている
場合にはマルチプレクサ７２はラッチ回路７０の出力を
直接選択する。カラムアドレスカウンタ１０はＹＣＬＫ
に同期してインクリメント動作を行なう。バーストエン
ド検出回路７３はラッチ回路７０にプリセットされたバ
ーストスタートアドレスに対してカラムアドレスカウン
タ１０の出力アドレスがバースト数に達したとき、バー
ストエンド信号ＢＥＮＤをアサートする。
【００７７】前記ラッチ回路７０とは別にスタートアド
レスラッチ回路７４を有し、カラムアドレスの最下位ビ
ットＡＹ０を保持する。これに保持された信号ＣＡＹ０
Ｗの論理値に応じた選択信号ＤＩＣＹ０が前記クロック
信号ＤＩＣＬＫに同期してワンショットパルス生成回路
７５で生成される。
レスラッチ回路７４を有し、カラムアドレスの最下位ビ
ットＡＹ０を保持する。これに保持された信号ＣＡＹ０
Ｗの論理値に応じた選択信号ＤＩＣＹ０が前記クロック
信号ＤＩＣＬＫに同期してワンショットパルス生成回路
７５で生成される。
【００７８】ここで制御回路１２におけるデータ書込み
の為の構成を整理して説明する。書込みコマンドによっ
て書込み動作が指示され、信号ＷＴＹがパルス変化され
ると、クロックＢＣＬＫＢに同期してその信号ＷＴＹが
ラッチ回路６５Ａにラッチされ、データ入力バッファ３
０のイネーブル信号ＤＩＥがハイレベルにアサートされ
る。この後、データストローブ信号ＤＱＳに同期して供
給される書込みデータは、図８に例示されるように、入
力バッファ４０から出力される信号ＤＳＣＬＫＴ，ＤＳ
ＣＬＫＢに同期してラッチ回路５０入力される。ラッチ
回路５０から並列に出力されたデータを入力する前記セ
レクタラッチ回路５１，５２（図６参照）の選択動作及
びラッチ動作を制御するタイミング信号ＤＩＣＬＫは図
９のライト系デコード回路６５Ｂで生成される。セレク
タラッチ回路５１，５２から前記タイミング信号ＤＩＣ
ＬＫに同期して入出力バス２に供給されるデータの書込
みアドレス制御の為のカラムクロック信号ＹＣＬＫが図
８のコマンドデコード回路６３内のデコードロジック６
５Ｃから出力される。このカラムクロック信号ＹＣＬＫ
に同期して書込みデータがカラムアドレスに書き込まれ
ていく。バースト数分の書込みデータのアドレスカウン
ト動作の終了は図１０のバーストエンド検出回路７３で
検出され、バーストエンド信号ＢＥＮＤがパルス変化さ
れる。この変化は、バースト書込みの最後の書込みカラ
ムアドレスの発生が確定する状態であり、カラムアドレ
ス系動作上、書込み動作の終了と等価である。この変化
に同期して図９のモードステート回路６６から出力され
る信号ＢＷＴがネゲートされ、これを受けるラッチ回路
６５Ａは、データ入力バッファ３０のイネーブル信号Ｄ
ＩＥをネゲートする。これによって、差動入力バッファ
３０は、そのパワースイッチＭＯＳトランジスタＭｎ５
（図４参照）がオフ状態にされて非活性化される。
の為の構成を整理して説明する。書込みコマンドによっ
て書込み動作が指示され、信号ＷＴＹがパルス変化され
ると、クロックＢＣＬＫＢに同期してその信号ＷＴＹが
ラッチ回路６５Ａにラッチされ、データ入力バッファ３
０のイネーブル信号ＤＩＥがハイレベルにアサートされ
る。この後、データストローブ信号ＤＱＳに同期して供
給される書込みデータは、図８に例示されるように、入
力バッファ４０から出力される信号ＤＳＣＬＫＴ，ＤＳ
ＣＬＫＢに同期してラッチ回路５０入力される。ラッチ
回路５０から並列に出力されたデータを入力する前記セ
レクタラッチ回路５１，５２（図６参照）の選択動作及
びラッチ動作を制御するタイミング信号ＤＩＣＬＫは図
９のライト系デコード回路６５Ｂで生成される。セレク
タラッチ回路５１，５２から前記タイミング信号ＤＩＣ
ＬＫに同期して入出力バス２に供給されるデータの書込
みアドレス制御の為のカラムクロック信号ＹＣＬＫが図
８のコマンドデコード回路６３内のデコードロジック６
５Ｃから出力される。このカラムクロック信号ＹＣＬＫ
に同期して書込みデータがカラムアドレスに書き込まれ
ていく。バースト数分の書込みデータのアドレスカウン
ト動作の終了は図１０のバーストエンド検出回路７３で
検出され、バーストエンド信号ＢＥＮＤがパルス変化さ
れる。この変化は、バースト書込みの最後の書込みカラ
ムアドレスの発生が確定する状態であり、カラムアドレ
ス系動作上、書込み動作の終了と等価である。この変化
に同期して図９のモードステート回路６６から出力され
る信号ＢＷＴがネゲートされ、これを受けるラッチ回路
６５Ａは、データ入力バッファ３０のイネーブル信号Ｄ
ＩＥをネゲートする。これによって、差動入力バッファ
３０は、そのパワースイッチＭＯＳトランジスタＭｎ５
（図４参照）がオフ状態にされて非活性化される。
【００７９】《ＤＤＲ−ＳＤＲＡＭの書込み動作タイミ
ング》図１１にはＤＤＲ−ＳＤＲＡＭ１におけるバース
ト数４の書込み動作タイミングが例示されている。
ング》図１１にはＤＤＲ−ＳＤＲＡＭ１におけるバース
ト数４の書込み動作タイミングが例示されている。
【００８０】時刻ｔ０にクロック信号ＣＬＫに同期して
ロウアドレスストローブ・バンクアクティブコマンド
（バンクアクティブコマンドＡｃｔｉｖｅ）が発行さ
れ、ロウアドレス信号（Ｘ−Ａｄｄ）が供給される。こ
のバンクアクティブコマンドにより、選択されたメモリ
バンクの信号ＡＣＴｉがパルス変化され、信号ＢＡｉが
アサートされる。特に図示はしないが、これによって、
選択されたメモリバンクにおいて、ロウアドレス信号に
応ずるワード線が選択され、当該ワード線に選択端子が
接続されたメモリセルの記憶情報が夫々の相補ビット線
に読出され、センスアンプで増幅される。
ロウアドレスストローブ・バンクアクティブコマンド
（バンクアクティブコマンドＡｃｔｉｖｅ）が発行さ
れ、ロウアドレス信号（Ｘ−Ａｄｄ）が供給される。こ
のバンクアクティブコマンドにより、選択されたメモリ
バンクの信号ＡＣＴｉがパルス変化され、信号ＢＡｉが
アサートされる。特に図示はしないが、これによって、
選択されたメモリバンクにおいて、ロウアドレス信号に
応ずるワード線が選択され、当該ワード線に選択端子が
接続されたメモリセルの記憶情報が夫々の相補ビット線
に読出され、センスアンプで増幅される。
【００８１】時刻ｔ１にクロック信号ＣＬＫに同期して
カラムアドレス・ライトマンド（Ｗｒｉｔｅ）が発行さ
れ、カラムアドレス信号（Ｙ−Ａｄｄ）が供給される。
このカラムアドレス・ライトマンドによって順次信号Ｗ
ＴＹ、ＷＴ、ＲＷＷｉがパルス変化され、差動入力バッ
ファ３０のイネーブル制御信号ＤＩＥがハイレベルにア
サートされ（時刻ｔ２）、これによって差動入力バッフ
ァ３０は非活性状態から活性状態にされる。
カラムアドレス・ライトマンド（Ｗｒｉｔｅ）が発行さ
れ、カラムアドレス信号（Ｙ−Ａｄｄ）が供給される。
このカラムアドレス・ライトマンドによって順次信号Ｗ
ＴＹ、ＷＴ、ＲＷＷｉがパルス変化され、差動入力バッ
ファ３０のイネーブル制御信号ＤＩＥがハイレベルにア
サートされ（時刻ｔ２）、これによって差動入力バッフ
ァ３０は非活性状態から活性状態にされる。
【００８２】このとき、データストローブ信号ＤＱＳは
時刻ｔ１の次のクロック信号ＣＬＫの立ち上がりエッジ
に対して±０．２５Ｔｃｋの許容誤差の範囲内で立ち上
がり変化され、例えば、ＤＱＳの立ち上がり及び立ち下
がりの各変化に同期して書き込みデータＤ１、Ｄ２，Ｄ
３，Ｄ４が供給される。Ｔｃｋはクロック信号に周期で
ある。
時刻ｔ１の次のクロック信号ＣＬＫの立ち上がりエッジ
に対して±０．２５Ｔｃｋの許容誤差の範囲内で立ち上
がり変化され、例えば、ＤＱＳの立ち上がり及び立ち下
がりの各変化に同期して書き込みデータＤ１、Ｄ２，Ｄ
３，Ｄ４が供給される。Ｔｃｋはクロック信号に周期で
ある。
【００８３】書き込みデータＤ１が供給されてきたと
き、差動入力バッファ３０は既に活性化されており、順
次供給されてくるデータＤ１〜Ｄ４は、入力バッファ４
０から出力される信号ＤＳＣＬＫＴ，ＤＳＣＬＫＢに同
期して、ラッチ回路５０に入力される。ラッチ回路５０
は時刻ｔ３にＤ１，Ｄ２を並列化して出力し、時刻ｔ４
にＤ３，Ｄ４を並列化して出力する。並列出力されたデ
ータに対して、タイミング信号ＤＩＣＬＫの最初の変化
（時刻ｔ２ａ）に同期して信号ＤＩＣＹ０の論理値に応
じ前記セレクタラッチ回路５１，５２（図６参照）によ
る入力選択の判定が行われ、その判定結果にしたがって
その後のタイミング信号ＤＩＣＬＫの変化（時刻ｔ３
ａ，ｔ４ａ）に同期して書込みデータがセレクタラッチ
回路５１，５２から入出力バス２（ＤＩＮＢＹ０Ｂｊ，
ＤＩＮＢＹ０Ｔｊ）に供給される。
き、差動入力バッファ３０は既に活性化されており、順
次供給されてくるデータＤ１〜Ｄ４は、入力バッファ４
０から出力される信号ＤＳＣＬＫＴ，ＤＳＣＬＫＢに同
期して、ラッチ回路５０に入力される。ラッチ回路５０
は時刻ｔ３にＤ１，Ｄ２を並列化して出力し、時刻ｔ４
にＤ３，Ｄ４を並列化して出力する。並列出力されたデ
ータに対して、タイミング信号ＤＩＣＬＫの最初の変化
（時刻ｔ２ａ）に同期して信号ＤＩＣＹ０の論理値に応
じ前記セレクタラッチ回路５１，５２（図６参照）によ
る入力選択の判定が行われ、その判定結果にしたがって
その後のタイミング信号ＤＩＣＬＫの変化（時刻ｔ３
ａ，ｔ４ａ）に同期して書込みデータがセレクタラッチ
回路５１，５２から入出力バス２（ＤＩＮＢＹ０Ｂｊ，
ＤＩＮＢＹ０Ｔｊ）に供給される。
【００８４】入出力バス２に供給された書込みデータに
対するメモリセルへの書込み動作は、時刻ｔ３ａの後に
なり、カラムクロック信号ＹＣＬＫに同期して（時刻ｔ
３ｂ）データＤ１，Ｄ２書込み用のカラムアドレス信号
ＣＡａがカラムアドレスカウンタ１０から出力される。
カラムクロック信号ＹＣＬＫの次にパルス変化に同期し
て（時刻ｔ４ｂ）データＤ３，Ｄ４書込み用のカラムア
ドレス信号ＣＡａがカラムアドレスカウンタ１０から出
力される。これによってデータＤ１，Ｄ２及びＤ３，Ｄ
４が所定のメモリセルに書き込まれる。
対するメモリセルへの書込み動作は、時刻ｔ３ａの後に
なり、カラムクロック信号ＹＣＬＫに同期して（時刻ｔ
３ｂ）データＤ１，Ｄ２書込み用のカラムアドレス信号
ＣＡａがカラムアドレスカウンタ１０から出力される。
カラムクロック信号ＹＣＬＫの次にパルス変化に同期し
て（時刻ｔ４ｂ）データＤ３，Ｄ４書込み用のカラムア
ドレス信号ＣＡａがカラムアドレスカウンタ１０から出
力される。これによってデータＤ１，Ｄ２及びＤ３，Ｄ
４が所定のメモリセルに書き込まれる。
【００８５】バースト数分の書込みデータのアドレスカ
ウント動作の終了はバーストエンド検出回路７３で検出
され、バーストエンド信号ＢＥＮＤが時刻ｔ５にパルス
変化される。この変化は、バースト書込みの最後の書込
みカラムアドレスの発生が確定する状態であり、カラム
アドレス系動作上、書込み動作の終了と等価であるか
ら、この変化に同期して図９のモードステート回路６６
から出力される信号ＢＷＴがネゲートされ、これを受け
るラッチ回路６５Ａは、データ入力バッファ３０のイネ
ーブル信号ＤＩＥをネゲートする。これによって、差動
入力バッファ３０は非活性状態にされる。
ウント動作の終了はバーストエンド検出回路７３で検出
され、バーストエンド信号ＢＥＮＤが時刻ｔ５にパルス
変化される。この変化は、バースト書込みの最後の書込
みカラムアドレスの発生が確定する状態であり、カラム
アドレス系動作上、書込み動作の終了と等価であるか
ら、この変化に同期して図９のモードステート回路６６
から出力される信号ＢＷＴがネゲートされ、これを受け
るラッチ回路６５Ａは、データ入力バッファ３０のイネ
ーブル信号ＤＩＥをネゲートする。これによって、差動
入力バッファ３０は非活性状態にされる。
【００８６】図１２には図１１の比較例としてＳＤＲ−
ＳＤＲＡＭの書込み動作タイミングが示されている。Ｓ
ＤＲ−ＳＤＲＡＭは、クロック信号ＣＬＫに同期してカ
ラムアドレス・ライトコマンドと一緒に書込みデータも
供給される。このため、ライトコマンドによる書込み動
作の指示の後にデータ入力バッファを活性化していたの
では間に合わない。このため、バンクアクティブコマン
ドによるロウアドレス系動作の指示（信号ＡＣＴｉのパ
ルス変化）に同期して、データ入力バッファのイネーブ
ル信号ＤＩＯＦＦがローレベルにアサートされ、これに
よってデータ入力バッファが活性化される。この状態
は、次にプリチャージコマンド（Ｐｒｅ）によってプリ
チャージ動作が指示される（信号ＰＲＥｉのパルス変
化）まで維持される。したがって、バンクアクティブの
後にライトコマンドによる書込みが指示されるまで、ま
た、ライト動作が終わってプリチャージ動作が指示され
るまで、また、バンクアクティブの後にリードコマンド
しか発行されずライトコマンドが発行されないとき、デ
ータ入力バッファは動作の必要がないから、その間、デ
ータ入力バッファが活性化され続けることによって無駄
に電力が消費される。このようなデータ入力バッファの
活性化制御をＤＤＲ−ＳＤＲＡＭ１にそのまま適用すれ
ば、データ入力バッファのＳＳＴＬインフェース仕様故
に、図１のＤＤＲ−ＳＤＲＡＭ１とは比較にならないほ
ど多くの電力が無駄に消費されることが予想される。
ＳＤＲＡＭの書込み動作タイミングが示されている。Ｓ
ＤＲ−ＳＤＲＡＭは、クロック信号ＣＬＫに同期してカ
ラムアドレス・ライトコマンドと一緒に書込みデータも
供給される。このため、ライトコマンドによる書込み動
作の指示の後にデータ入力バッファを活性化していたの
では間に合わない。このため、バンクアクティブコマン
ドによるロウアドレス系動作の指示（信号ＡＣＴｉのパ
ルス変化）に同期して、データ入力バッファのイネーブ
ル信号ＤＩＯＦＦがローレベルにアサートされ、これに
よってデータ入力バッファが活性化される。この状態
は、次にプリチャージコマンド（Ｐｒｅ）によってプリ
チャージ動作が指示される（信号ＰＲＥｉのパルス変
化）まで維持される。したがって、バンクアクティブの
後にライトコマンドによる書込みが指示されるまで、ま
た、ライト動作が終わってプリチャージ動作が指示され
るまで、また、バンクアクティブの後にリードコマンド
しか発行されずライトコマンドが発行されないとき、デ
ータ入力バッファは動作の必要がないから、その間、デ
ータ入力バッファが活性化され続けることによって無駄
に電力が消費される。このようなデータ入力バッファの
活性化制御をＤＤＲ−ＳＤＲＡＭ１にそのまま適用すれ
ば、データ入力バッファのＳＳＴＬインフェース仕様故
に、図１のＤＤＲ−ＳＤＲＡＭ１とは比較にならないほ
ど多くの電力が無駄に消費されることが予想される。
【００８７】図１３には本発明をアドレス入力バッファ
に適用する場合の動作タイミングチャートが示される。
図１３の例は、図１のＤＤＲ−ＳＤＲＡＭのアドレス入
力タイミングがコマンド入力からクロック信号ＣＬＫの
１サイクル分遅れる仕様を想定したものである。即ち、
図１３に例示されるように、バンクアクティブコマンド
（Ａｃｔｉｖｅ）の後、クロック信号ＣＬＫの１サイク
ル遅れてロウアドレスストローブのタイミングとされ、
ロウアドレス信号（Ｘ−Ａｄｄ）が供給され、カラムア
ドレス・ライトコマンド（Ｗｒｉｔｅ）の後、クロック
信号ＣＬＫの１サイクル遅れてカラムアドレスストロー
ブのタイミングとされ、カラムアドレス信号（Ｙ−Ａｄ
ｄ）が供給される。このとき、バンクアクティブの指示
によって信号ＡＣＴｉがパルス変化されることに同期し
て、また、ライトコマンドによるライト動作の指示によ
って信号ＷＴがパルス変化されることに同期して、ま
た、図示はしないが、カラムアドレス・リードコマンド
によるリード動作の指示によってリード信号がパルス変
化されることに同期して、夫々アドレス入力バッファの
活性化制御信号ＡＩＥをアサートして、アドレス入力バ
ッファを活性化する。アドレス入力バッファの非活性化
は、アドレス入力バッファによるアドレス入力動作が完
了されるタイミングを待って行なえばよく、例えば、カ
ラム系クロック信号ＣＣＬＫＢの所定の変化に同期させ
ればよい。
に適用する場合の動作タイミングチャートが示される。
図１３の例は、図１のＤＤＲ−ＳＤＲＡＭのアドレス入
力タイミングがコマンド入力からクロック信号ＣＬＫの
１サイクル分遅れる仕様を想定したものである。即ち、
図１３に例示されるように、バンクアクティブコマンド
（Ａｃｔｉｖｅ）の後、クロック信号ＣＬＫの１サイク
ル遅れてロウアドレスストローブのタイミングとされ、
ロウアドレス信号（Ｘ−Ａｄｄ）が供給され、カラムア
ドレス・ライトコマンド（Ｗｒｉｔｅ）の後、クロック
信号ＣＬＫの１サイクル遅れてカラムアドレスストロー
ブのタイミングとされ、カラムアドレス信号（Ｙ−Ａｄ
ｄ）が供給される。このとき、バンクアクティブの指示
によって信号ＡＣＴｉがパルス変化されることに同期し
て、また、ライトコマンドによるライト動作の指示によ
って信号ＷＴがパルス変化されることに同期して、ま
た、図示はしないが、カラムアドレス・リードコマンド
によるリード動作の指示によってリード信号がパルス変
化されることに同期して、夫々アドレス入力バッファの
活性化制御信号ＡＩＥをアサートして、アドレス入力バ
ッファを活性化する。アドレス入力バッファの非活性化
は、アドレス入力バッファによるアドレス入力動作が完
了されるタイミングを待って行なえばよく、例えば、カ
ラム系クロック信号ＣＣＬＫＢの所定の変化に同期させ
ればよい。
【００８８】アドレス入力バッファに対しても動作の指
示の後に活性化する制御を行なえば、ＳＳＴＬ仕様のア
ドレス入力バッファで消費される電力を低減することが
できる。
示の後に活性化する制御を行なえば、ＳＳＴＬ仕様のア
ドレス入力バッファで消費される電力を低減することが
できる。
【００８９】以上本発明者によってなされた発明を実施
形態に基づいて具体的に説明したが、本発明はそれに限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは言うまでもない。
形態に基づいて具体的に説明したが、本発明はそれに限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは言うまでもない。
【００９０】例えば、動作が指示された後に活性化制御
される入力バッファは、データ及びアドレスの入力バッ
ファに限定されず、その他の制御信号の入力バッファで
あってもよい。また、ＳＳＴＬ仕様の入力バッファは図
４及び図５で説明した差動入力バッファに限定されず適
宜変更可能である。また、データ入力バッファのイネー
ブル制御信号ＤＩＥを生成する為の制御論理若しくはそ
れを生成する為の中間信号の生成論理は上記に限定され
ず、適宜変更可能である。また、ＳＤＲＡＭのデータ入
出力端子の数は１６ビットに限定されず、８ビット、４
ビット等であってもよい。また、ＳＤＲＡＭのメモリバ
ンクの数、メモリバンクのメモリマット及びメモリアレ
イの構成も上記に限定されず適宜変更可能である。
される入力バッファは、データ及びアドレスの入力バッ
ファに限定されず、その他の制御信号の入力バッファで
あってもよい。また、ＳＳＴＬ仕様の入力バッファは図
４及び図５で説明した差動入力バッファに限定されず適
宜変更可能である。また、データ入力バッファのイネー
ブル制御信号ＤＩＥを生成する為の制御論理若しくはそ
れを生成する為の中間信号の生成論理は上記に限定され
ず、適宜変更可能である。また、ＳＤＲＡＭのデータ入
出力端子の数は１６ビットに限定されず、８ビット、４
ビット等であってもよい。また、ＳＤＲＡＭのメモリバ
ンクの数、メモリバンクのメモリマット及びメモリアレ
イの構成も上記に限定されず適宜変更可能である。
【００９１】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるＤＤＲ
−ＳＤＲＡＭに適用した場合について説明しうたが、本
発明はそれに限定されず、例えばＤＤＲ−ＳＤＲＡＭを
オンチップしたマイクロコンピュータやシステムＬＳＩ
若しくはアクセラレータなどと称される半導体装置にも
広く適用する事ができる。
なされた発明をその背景となった利用分野であるＤＤＲ
−ＳＤＲＡＭに適用した場合について説明しうたが、本
発明はそれに限定されず、例えばＤＤＲ−ＳＤＲＡＭを
オンチップしたマイクロコンピュータやシステムＬＳＩ
若しくはアクセラレータなどと称される半導体装置にも
広く適用する事ができる。
【００９２】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
【００９３】すなわち、メモリ部への書込みデータを入
力可能なデータ入力バッファを有する半導体装置におい
て、前記メモリ部に対する書込み動作の指示を受けた後
に、データ入力バッファを非活性状態から活性状態に変
化させる。前記データ入力バッファは、例えばＳＳＴＬ
規格に準拠したインタフェース仕様を有する差動入力バ
ッファであり、その活性状態において貫通電流を流し、
小振幅信号の微小な変化にも即座に追従して信号を入力
する。そのような入力バッファは前記メモリ部に対する
書込み動作の指示を受けて初めて活性状態にされるか
ら、書き込み動作が指示される前に予めデータ入力バッ
ファが活性状態にされて消費される無駄な電力消費を低
減することができる。
力可能なデータ入力バッファを有する半導体装置におい
て、前記メモリ部に対する書込み動作の指示を受けた後
に、データ入力バッファを非活性状態から活性状態に変
化させる。前記データ入力バッファは、例えばＳＳＴＬ
規格に準拠したインタフェース仕様を有する差動入力バ
ッファであり、その活性状態において貫通電流を流し、
小振幅信号の微小な変化にも即座に追従して信号を入力
する。そのような入力バッファは前記メモリ部に対する
書込み動作の指示を受けて初めて活性状態にされるか
ら、書き込み動作が指示される前に予めデータ入力バッ
ファが活性状態にされて消費される無駄な電力消費を低
減することができる。
【００９４】前記半導体装置の好適な例であるＳＤＲＡ
Ｍの場合、バンクアクティブコマンドやリードコマンド
による指示ではデータ入力バッファを活性化しないか
ら、バンクアクティブの後、全くライトコマンドが指示
され無ければ、データ入力バッファでは何ら無駄な電力
消費は行われない。
Ｍの場合、バンクアクティブコマンドやリードコマンド
による指示ではデータ入力バッファを活性化しないか
ら、バンクアクティブの後、全くライトコマンドが指示
され無ければ、データ入力バッファでは何ら無駄な電力
消費は行われない。
【００９５】前記データ入力バッファと同様の観点に立
った入力バッファ制御をアドレス入力バッファ等にも適
用することができる。前記バンクアクティブコマンド、
前記リードコマンド又は前記ライトコマンドを受け付け
た後に、前記アドレス入力バッファを非活性状態から活
性状態に変化させ、その後、前記クロック信号に同期す
る一定サイクル期間の経過を待ってアドレス入力バッフ
ァを活性状態から非活性状態に変化させる。
った入力バッファ制御をアドレス入力バッファ等にも適
用することができる。前記バンクアクティブコマンド、
前記リードコマンド又は前記ライトコマンドを受け付け
た後に、前記アドレス入力バッファを非活性状態から活
性状態に変化させ、その後、前記クロック信号に同期す
る一定サイクル期間の経過を待ってアドレス入力バッフ
ァを活性状態から非活性状態に変化させる。
【００９６】以上より、データ入力バッファなどの外部
インタフェースバッファによる電力消費を低減可能な半
導体装置を提供することができる。
インタフェースバッファによる電力消費を低減可能な半
導体装置を提供することができる。
【図１】本発明に係る半導体装置の一例であるＤＤＲ−
ＳＤＲＡＭを示すブロック図である。
ＳＤＲＡＭを示すブロック図である。
【図２】ＳＳＴＬ２（クラスＩＩ）の回路構成例を示す
回路図である。
回路図である。
【図３】ＳＳＴＬ２（クラス２）における信号の規格を
例示する説明図である。
例示する説明図である。
【図４】ＳＳＴＬに準拠した差動入力バッファの具体例
であるデータ入力回路の入力初段バッファを示す回路図
である。
であるデータ入力回路の入力初段バッファを示す回路図
である。
【図５】ＳＳＴＬに準拠した差動入力バッファの別の例
としてデータストローブ信号ＤＱＳの差動入力バッファ
を示す回路図である。
としてデータストローブ信号ＤＱＳの差動入力バッファ
を示す回路図である。
【図６】ＤＲ−ＳＤＲＡＭ１のデータ入力回路の一例を
示すブロック図である。
示すブロック図である。
【図７】セレクタラッチ回路とメモリバンクのメモリア
レイとの接続態様を概略的に示す説明図である。
レイとの接続態様を概略的に示す説明図である。
【図８】ＤＤＲ−ＳＤＲＡＭの制御回路の前段をライト
制御系を主体として示すブロック図である。
制御系を主体として示すブロック図である。
【図９】ＤＤＲ−ＳＤＲＡＭの制御回路の後段をライト
制御系を主体として示すブロック図である。
制御系を主体として示すブロック図である。
【図１０】カラムアドレス入力系を例示するブロック図
である。
である。
【図１１】ＤＤＲ−ＳＤＲＡＭ１におけるバースト数４
の書込み動作タイミングを例示するタイミングチャート
である。
の書込み動作タイミングを例示するタイミングチャート
である。
【図１２】図１１の比較例としてＳＤＲ−ＳＤＲＡＭの
書込み動作タイミングを示すタイミングチャートであ
る。
書込み動作タイミングを示すタイミングチャートであ
る。
【図１３】本発明をアドレス入力バッファに適用する場
合の動作タイミングを例示するタイミングチャートであ
る。
合の動作タイミングを例示するタイミングチャートであ
る。
１ ＤＤＲ−ＳＤＲＡＭ ＢＮＫ０〜ＢＮＫ３ メモリバンク ＭＣ メモリセル ＷＬ ワード線 ＢＬ ビット線 ＤＩＯ０〜ＤＩＯ３ データ入出力回路 ＲＤＥＣ０〜ＲＤＥＣ３ ロウデコーダ ＣＤＥＣ０〜ＣＤＥＣ３ カラムデコーダ ２ 入出力バス ３ データ入力回路 ４ データ出力回路 ＤＱ０〜ＤＱ１５ データ入出力端子 Ａ０〜Ａ14 アドレス入力端子 ５ アドレスバッファ ６ ロウアドレスラッチ ７ カラムアドレスラッチ ８ バンクセレクタ ９ モードレジスタ １０ カラムアドレスカウンタ １２ 制御回路 ＣＬＫ，ＣＬＫｂ クロック信号 ＤＱＳ データストローブ信号 ３０ 差動入力バッファ Ｍｎ５ パワースイッチＭＯＳトランジスタ ＶＲＥＦ 基準電圧 ＤＩＥ イネーブル制御信号 ５０ ラッチ回路 ５０Ａ 第１のデータラッチ回路 ５０Ｂ 第２のデータラッチ回路 ５０Ｃ 第３のデータラッチ回路 ５１，５２ セレクタラッチ回路
フロントページの続き (72)発明者 宮下 広基 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 (72)発明者 柴田 健 千葉県茂原市早野3681番地 日立デバイス エンジニアリング株式会社内 (72)発明者 堀口 真志 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 Ｆターム(参考） 5B024 AA01 BA29 CA07 CA11
Claims (17)
- 【請求項１】 複数個のデータ端子と、前記複数個のデ
ータ端子に対応して設けられる複数個のデータ入力バッ
ファと、複数個のメモリセルを含むメモリ部とを含み、 前記メモリ部に対する書込み動作の指示を受けた後に、
前記データ入力バッファが非活性状態から活性状態に変
化されるものであることを特徴とする半導体装置。 - 【請求項２】 複数個のデータ端子と、前記複数個のデ
ータ端子に対応して設けられる複数個のデータ入力バッ
ファと、クロック信号を受けるクロック端子と、複数個
のメモリセルを含むメモリ部とを含み、 前記複数個のメモリセルに対するデータの書込み動作及
び前記メモリセルからのデータ読み出し動作は、前記ク
ロック信号に応答して行なわれるクロック同期式の半導
体装置であって、 前記複数個のメモリセルに対するデータ書込み動作を指
示するコマンドを受け付けた後に、前記データ入力バッ
ファが非活性状態から活性状態に変化されるものである
ことを特徴とする半導体装置。 - 【請求項３】 前記データ入力バッファは、ＳＳＴＬ規
格に準拠したインタフェース仕様を有して成るものであ
ることを特徴とする請求項１又は２記載の半導体装置。 - 【請求項４】 前記データ入力バッファは、差動入力バ
ッファであり、前記差動入力バッファはそのパワースイ
ッチのオン状態によって活性状態にされ、オフ状態によ
って非活性状態にされるものであることを特徴とする請
求項１又は２記載の半導体装置。 - 【請求項５】 前記データ入力バッファには、前記コマ
ンドによる書き込み動作の指示が行われた前記クロック
信号周期の後のクロック信号周期からのデータストロー
ブ信号に同期するデータの供給が規定されていることを
特徴とする請求項３又は４記載の半導体装置。 - 【請求項６】 前記データ入力バッファから入力された
データをラッチするデータラッチ回路を有し、前記デー
タラッチ回路は、前記データストローブ信号の立ち上が
り及び立ち下がりの各変化に同期して前記データ入力バ
ッファに入力されたデータを順次ラッチして前記データ
ストローブ信号の１サイクル以上を単位に前記メモリセ
ルに並列に供給可能とするものであることを特徴とする
請求項５記載の半導体装置。 - 【請求項７】 前記データ入力バッファは書込みコマン
ドによる書込み動作の終了に同期して活性状態から非活
性状態に制御されるものであることを特徴とする請求項
１又は２記載の半導体装置。 - 【請求項８】 前記データ入力バッファは書込みコマン
ドによる書込み動作の最後の書込みデータが前記データ
ラッチ回路にラッチされるのを待って、活性状態から非
活性状態に制御されるものであることを特徴とする請求
項６記載の半導体装置。 - 【請求項９】 複数個のデータ端子と、前記複数個のデ
ータ端子に対応して設けられる複数個のデータ入力バッ
ファと、クロック信号を受けるクロック端子と、選択端
子がワード線に接続されデータ入出力端子がビット線に
接続された複数個のメモリセルと、前記メモリセルに対
するデータ書込み動作及びデータ読み出し動作をクロッ
ク信号に同期させて制御する制御回路と、を含み、 前記制御回路は、カラムアドレスによるビット線を指定
したデータ書込み動作がライトコマンドによって指示さ
れ、このライトコマンドを受け付けた後に、前記データ
入力バッファを非活性状態から活性状態に変化させるも
のであることを特徴とする半導体装置。 - 【請求項１０】 前記制御回路は、更に、ロウアドレス
によるワード線選択動作がバンクアクティブコマンドに
よって指示され、カラムアドレスによるビット線を指定
したデータ読み出し動作がリードコマンドによって指示
され、ワード線の初期化がプリチャージコマンドによっ
て指示されるされるものであることを特徴とする請求項
９記載の半導体装置。 - 【請求項１１】 前記制御回路は、前記バンクアクティ
ブコマンド又はリードコマンドを受け付けても非活性状
態のデータ入力バッファの状態を不変とするものである
ことを特徴とする請求項１０記載の半導体装置。 - 【請求項１２】 前記データ入力バッファは、差動入力
バッファであり、前記差動入力バッファはそのパワース
イッチのオン状態によって活性状態にされ、オフ状態に
よって非活性状態にされるものであることを特徴とする
請求項１０又は１１記載の半導体装置。 - 【請求項１３】 前記データ入力バッファには、前記ラ
イトコマンドによる書き込み動作の指示が行われた前記
クロック信号周期の後のクロック信号周期からのデータ
ストローブ信号に同期するデータの供給が規定されてい
ることを特徴とする請求項１２記載の半導体装置。 - 【請求項１４】 前記データ入力バッファから入力され
たデータを前記データストローブ信号の立ち上がり変化
に同期してラッチする第１のデータラッチ回路と、前記
データ入力バッファから入力されたデータを前記データ
ストローブ信号の立ち下がり変化に同期してラッチする
第２のデータラッチ回路と、前記第１のデータラッチ回
路にラッチされたデータを前記データストローブ信号の
立ち下がり変化に同期してラッチする第３のデータラッ
チ回路とを有し、前記第２のデータラッチ回路及び第３
のデータラッチ回路の出力を並列させて前記メモリ部に
供給可能とするものであることを特徴とする請求項１３
記載の半導体装置。 - 【請求項１５】 前記データ入力バッファは書込みコマ
ンドによる書込み動作の終了に同期して活性状態から非
活性状態に制御されるものであることを特徴とする請求
項１２記載の半導体装置。 - 【請求項１６】 前記データ入力バッファは書込みコマ
ンドによる書込み動作の最後の書込みデータが前記第２
及び第３のデータラッチ回路にラッチされるのを待っ
て、活性状態から非活性状態に制御されるものであるこ
とを特徴とする請求項１２記載の半導体装置。 - 【請求項１７】 複数個のアドレス入力端子と、前記複
数個のアドレス入力端子に対応して設けられる複数個の
アドレス入力バッファと、クロック信号を受けるクロッ
ク端子と、選択端子がワード線に接続されデータ入出力
端子がビット線に接続された複数個のメモリセルと、前
記メモリセルに対するデータ書込み動作及びデータ読み
出し動作をクロック信号に同期させて制御する制御回路
と、を含み、 前記制御回路は、ロウアドレスによるワード線選択動作
がバンクアクティブコマンドによって指示され、カラム
アドレスによるビット線を指定したデータ読み出し動作
がリードコマンドによって指示され、カラムアドレスに
よるビット線を指定したデータ書込み動作がライトコマ
ンドによって指示され、ワード線の初期化がプリチャー
ジコマンドによって指示され、前記バンクアクティブコ
マンド、前記リードコマンド又は前記ライトコマンドを
受け付けた後に、前記アドレス入力バッファを非活性状
態から活性状態に変化させ、その後、前記クロック信号
に同期する一定サイクル期間の経過を待ってアドレス入
力バッファを活性状態から非活性状態に変化させるもの
であることを特徴とする半導体装置。
Priority Applications (14)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24582199A JP4216415B2 (ja) | 1999-08-31 | 1999-08-31 | 半導体装置 |
| TW89116458A TW526607B (en) | 1999-08-31 | 2000-08-15 | Semiconductor device |
| US09/640,762 US6339552B1 (en) | 1999-08-31 | 2000-08-18 | Semiconductor device |
| KR20000049215A KR100702975B1 (ko) | 1999-08-31 | 2000-08-24 | 반도체 장치 |
| US10/023,891 US6424590B1 (en) | 1999-08-31 | 2001-12-21 | Semiconductor device |
| US10/188,804 US6954384B2 (en) | 1999-08-31 | 2002-07-05 | Semiconductor device |
| US11/174,655 US7453738B2 (en) | 1999-08-31 | 2005-07-06 | Semiconductor device |
| KR1020050077467A KR100702982B1 (ko) | 1999-08-31 | 2005-08-23 | 반도체 장치 |
| US12/252,241 US7693000B2 (en) | 1999-08-31 | 2008-10-15 | Semiconductor device |
| US12/710,394 US8031546B2 (en) | 1999-08-31 | 2010-02-23 | Semiconductor device |
| US13/238,114 US8264893B2 (en) | 1999-08-31 | 2011-09-21 | Semiconductor device |
| US13/600,271 US8482991B2 (en) | 1999-08-31 | 2012-08-31 | Semiconductor device |
| US13/926,098 US8644090B2 (en) | 1999-08-31 | 2013-06-25 | Semiconductor device |
| US14/164,214 US20140140145A1 (en) | 1999-08-31 | 2014-01-26 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24582199A JP4216415B2 (ja) | 1999-08-31 | 1999-08-31 | 半導体装置 |
Related Child Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2004204124A Division JP4216778B2 (ja) | 2004-07-12 | 2004-07-12 | 半導体装置 |
| JP2007246960A Division JP4771432B2 (ja) | 2007-09-25 | 2007-09-25 | 半導体装置 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2001067877A true JP2001067877A (ja) | 2001-03-16 |
| JP2001067877A5 JP2001067877A5 (ja) | 2005-05-19 |
| JP4216415B2 JP4216415B2 (ja) | 2009-01-28 |
Family
ID=17139363
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24582199A Expired - Fee Related JP4216415B2 (ja) | 1999-08-31 | 1999-08-31 | 半導体装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (10) | US6339552B1 (ja) |
| JP (1) | JP4216415B2 (ja) |
| KR (2) | KR100702975B1 (ja) |
| TW (1) | TW526607B (ja) |
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