KR20180057028A - 데이터 반전 회로 - Google Patents

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Abstract

본 발명은 데이터 반전 회로에 관한 것으로서, 데이터 버스 반전(DBI; Data Bus Inversion) 회로의 면적 및 전력 소모를 줄일 수 있도록 하는 기술이다. 이러한 본 발명은 입력 데이터를 래치하여 래치 데이터를 출력하고, 래치 데이터와 플래그 데이터를 조합하여 데이터 반전 처리를 수행하고 반전 처리 데이터를 생성하며, 반전 처리 데이터를 정렬하여 복수 비트의 데이터로 출력하는 데이터 입력부 및 반전 데이터를 래치하여 플래그 데이터를 생성하는 반전 래치부를 포함한다.

Description

데이터 반전 회로{Data inversion circuit}
본 발명은 데이터 반전 회로에 관한 것으로서, 데이터 버스 반전(DBI; Data Bus Inversion) 회로의 면적 및 전력 소모를 줄일 수 있도록 하는 기술이다.
중앙처리장치(CPU; Central Processing Unit) 또는 그래픽 처리 장치(GPU; Graphic Processing Unit)의 제어에 따라 반도체 집적회로에 데이터를 저장한다. 반도체 집적회로 즉, 메인 메모리 또는 그래픽 메모리의 성능을 좌우하는 요소 중에서 데이터 처리속도가 차지하는 비중이 가장 크다.
따라서, 데이터 처리속도의 향상을 위해 다양한 기술들이 적용되고 있으며, 그 중 가장 많이 사용되고 있는 기술로서, 데이터 버스 반전 회로를 들 수 있다. 데이터 버스 반전 회로는 예를 들어, 8개의 데이터 중에서 하이 값 또는 로우 값을 갖는 데이터의 수가 4개 이상이면 현재 데이터를 반전시켜 전송하고, 그렇지 않으면 현재의 데이터를 반전시키지 않고 전송하는 기술이다.
반도체 메모리 장치는 라이트 동작시 데이터 버스를 통해 전달되는 데이터를 수신하여 글로벌 입출력 라인에 싣는다. 그런데, 데이터 버스 반전 회로에 의해 글로벌 입출력 라인의 데이터가 여러 번 천이하게 되는 경우 불필요한 토글 전류가 소모될 수 있다. 이에 따라, 데이터 버스 반전 회로를 통한 데이터의 전송시 스위칭 횟수를 최소화하여 전송 채널의 토글 전류를 줄일 수 있도록 하는 기술이 필요하다.
본 발명은 입력 데이터를 래치하고 데이터 버스 반전 처리를 수행한 후에 얼라인 하도록 하여 데이터 반전 회로의 면적 및 전력 소모를 줄일 수 있도록 하는 특징을 갖는다.
본 발명의 실시예에 따른 데이터 반전 회로는, 입력 데이터를 래치하여 래치 데이터를 출력하고, 래치 데이터와 플래그 데이터를 조합하여 데이터 반전 처리를 수행하고 반전 처리 데이터를 생성하며, 반전 처리 데이터를 정렬하여 복수 비트의 데이터로 출력하는 데이터 입력부; 및 반전 데이터를 래치하여 플래그 데이터를 생성하는 반전 래치부를 포함하는 것을 특징으로 한다.
본 발명의 다른 실시예에 따른 데이터 반전 회로는, 제 1데이터 스트로브신호에 대응하여 입력 데이터를 래치하고 제 1래치 데이터를 출력하며, 제 1데이터 스트로브신호의 반전 신호인 제 2데이터 스트로브신호에 대응하여 입력 데이터를 래치하고 제 2래치 데이터를 출력하는 래치부; 제 1래치 데이터와 제 1플래그 데이터를 조합하여 제 1반전 처리 데이터를 출력하고, 제 2래치 데이터와 제 2플래그 데이터를 조합하여 제 2반전 처리 데이터를 출력하는 데이터 반전부; 제 1데이터 스트로브신호에 동기하여 제 1반전 처리 데이터를 정렬하고 제 2데이터 스트로브신호에 동기하여 제 2반전 처리 데이터를 정렬하며, 스트로브신호에 대응하여 정렬된 데이터를 출력하는 정렬부; 및 인에이블신호에 동기하여 정렬된 데이터를 구동하고 복수 비트의 데이터로 출력하는 구동부를 포함하는 것을 특징으로 한다.
본 발명은 입력 데이터를 래치하고 데이터 버스 반전 처리를 수행한 후에 얼라인 하도록 하여 데이터 반전 회로의 면적 및 전력 소모를 줄일 수 있도록 하는 효과를 제공한다.
아울러 본 발명의 실시예는 예시를 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1은 본 발명의 실시예에 따른 데이터 반전 회로의 구성도.
도 2는 도 1의 정렬부에 관한 상세 구성도.
도 3은 본 발명의 실시예에 따른 데이터 반전 회로의 동작을 설명하기 위한 타이밍도.
도 4는 본 발명의 실시예에 따른 데이터 반전 회로를 포함하는 전자 시스템의 응용 예를 도시한 블록도.
도 5는 본 발명의 실시예에 따른 데이터 반전 회로를 사용하는 메모리 시스템의 일 예를 나타내는 블록도.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 1은 본 발명의 실시예에 따른 데이터 반전 회로의 회로도이다.
본 발명의 실시예에 따른 데이터 반전 회로는 복수의 데이터 입력부(DIU0~DIUn)와 반전 래치부(200)는 포함한다. 여기서, 반전 래치부(200)는 복수의 데이터 입력부(DIU0~DIUn)에 공유된다.
복수의 데이터 입력부(DIU0~DIUn)의 구성은 모두 동일하므로 본 발명의 실시예에서는 첫 번째 데이터 입력부(DIU0)의 상세 구성을 일 예로 설명하기로 한다.
예를 들어, 복수의 데이터 입력부(DIU0~DIUn)의 개수가 8개이고 복수의 데이터 입력부(DIU0~DIUn) 각각에서 출력되는 데이터 개수가 8개 라고 가정한다. 그러면, 데이터 입력부(DIU0)는 입력 데이터(DQ0)를 입력받아 반전 처리를 하고 글로벌 입출력라인에 데이터(GIODQ0<0:7>)를 출력한다. 그리고, 나머지 데이터 입력부(DIU1~DIU7)는 데이터(DQ<1:7>)를 입력받아 반전 처리를 하고 글로벌 입출력라인에 데이터(GIODQ1<0:7>~GIODQ7<0:7>)를 각각 출력한다.
데이터 입력부(DIU0)는 래치부(100), 데이터 반전부(110), 정렬부(120) 및 구동부(130)를 포함한다.
여기서, 래치부(100)는 데이터 스트로브신호(DQS)에 대응하여 입력 데이터(DQ0)를 래치하고 래치 데이터(ADQ0)를 출력한다. 그리고, 래치부(100)는 데이터 스트로브신호(DQSB)에 대응하여 입력 데이터(DQ0)를 래치하고 래치 데이터(ADQ0B)를 출력한다. 여기서, 데이터 스트로브신호(DQSB)는 데이터 스트로브신호(DQS)와 위상이 반대인 신호이다. 그리고, 래치 데이터(ADQ0B)는 래치 데이터(ADQ0)의 반전 데이터이다.
그리고, 데이터 반전부(110)는 플래그 데이터(ADBI, ADBIB)에 대응하여 래치 데이터(ADQ0, ADQ0B)의 반전 처리를 각각 제어하여 반전 처리 데이터(DQ0DBI, DQ0DBIB)를 출력한다. 여기서, 플래그 데이터(ADBIB)는 플래그 데이터(ADBI)의 반전 데이터이다.
이러한 데이터 반전부(110)는 DBI(Data Bus Inversion) 제어부(111)와 DBI 제어부(112)를 포함한다. 여기서, DBI 제어부(111)는 플래그 데이터(ADBI)와 래치 데이터(ADQ0)를 조합하여 반전 처리 데이터(DQ0DBI)를 출력한다. 그리고, DBI 제어부(112)는 플래그 데이터(ADBIB)와 래치 데이터(ADQ0B)를 조합하여 반전 처리 데이터(DQ0DBIB)를 출력한다.
DBI 제어부(111, 112)는 배타적 부정 논리합(XNOR 또는 Exclusive NOR)을 포함할 수 있다. 즉, 두 개의 입력 데이터의 로직 레벨이 둘 다 "1"이거나 둘 다 "0"인 경우 출력 데이터를 로직 레벨 "1"로 출력하고, 두 개의 입력 데이터의 로직 레벨이 서로 다른 경우 출력데이터를 로직 레벨 "0"으로 출력한다.
DBI 제어부(111)는 플래그 데이터(ADBI)와 래치 데이터(ADQ0)를 배타적 노아 연산하여 플래그 데이터(ADBI)와 래치 데이터(ADQ0)의 로직 레벨이 같은 경우 반전 처리 데이터(DQ0DBI)를 "1"로 출력한다. 여기서, DBI 제어부(111)에 입력되는 플래그 데이터(ADBI)는 반전 데이터(DBI)에 대응하여 로직 레벨이 달라진다. 예를 들어, 반전 데이터(DBI)가 "0"인 경우 플래그 데이터(ADBI)의 로직 레벨도 "0"이 되어 래치 데이터(ADQ0)를 반전시키도록 제어한다. 반면에, 반전 데이터(DBI)가 "1"인 경우 플래그 데이터(ADBI)의 로직 레벨도 "1"이 되어 래치 데이터(ADQ0)를 비반전시키도록 제어한다.
그리고, DBI 제어부(112)는 플래그 데이터(ADBIB)와 래치 데이터(ADQ0B)를 배타적 노아 연산하여 플래그 데이터(ADBIB)와 래치 데이터(ADQ0B)의 로직 레벨이 같은 경우 반전 처리 데이터(DQ0DBIB)를 "1"로 출력한다. 여기서, DBI 제어부(112)에 입력되는 플래그 데이터(ADBIB)는 반전 데이터(DBI)에 대응하여 로직 레벨이 달라진다. 예를 들어, 반전 데이터(DBI)가 "0"인 경우 플래그 데이터(ADBIB)의 로직 레벨도 "0"이 되어 래치 데이터(ADQ0B)를 반전시키도록 제어한다. 반면에, 반전 데이터(DBI)가 "1"인 경우 플래그 데이터(ADBIB)의 로직 레벨도 "1"이 되어 래치 데이터(ADQ0B)를 비반전시키도록 제어한다.
본 발명의 실시예에서는 DBI 제어부(111, 112)가 배타적 부정 논리합을 포함하는 것으로 설명하였다. 하지만, 본 발명의 실시예는 이에 한정되는 것이 아니며 다른 로직 게이트로 이루어지거나 멀티플렉서(Multiplexer) 또는 파이프 래치(Pipe Latch)로 구현될 수 있다.
그리고, 정렬부(120)는 데이터 스트로브신호(DQS, DQSB)에 대응하여 반전 처리 데이터(DQ0DBI, DQ0DBIB)를 정렬한다. 즉, 정렬부(120)는 반전 처리를 거친 반전 처리 데이터(DQ0DBI, DQ0DBIB)를 정렬하게 된다.
그리고, 정렬부(120)는 스트로브신호(STR0, STR1)에 동기하여 데이터(DATA0<0:7>)를 출력한다. 용이한 이해를 위해 데이터가 8 비트인 것으로 예시하였지만, 데이터의 크기는 그 스펙에 따라 변경될 수 있다. 여기서, 스트로브신호(STR0, STR1)는 라이트 명령(또는, 리드 명령)에 의해 생성된 신호일 수 있다. 그리고, 스트로브신호(STR1)는 스트로브신호(STR0)에 비해 몇 클록만큼의 시간차를 갖고 생성되는 신호이다. 스트로브신호(STR1)는 스트로브신호(STR0)를 지연하여 생성할 수 있다.
그리고, 구동부(130)는 정렬부(120)로부터 인가되는 데이터(DATA0<0:7>)를 구동하고 인에이블신호(ENGIO)에 동기하여 글로벌 입출력라인에 데이터(GIODQ0<0:7>)를 출력한다. 여기서, 구동부(120)는 정렬부(120)로부터 인가된 데이터(DATA0<0:7>)를 글로벌 입출력라인(GIO)에 전달하기 위한 쓰기 드라이버 내에 포함될 수 있다. 그리고, 글로벌 입출력라인(미도시)은 구동부(130)와 메모리 셀 영역(미도시) 사이에 연결된다.
또한, 반전 래치부(200)는 데이터 스트로브신호(DQS, DQSB)에 대응하여 반전 데이터(DBI)를 래치하고 플래그 데이터(ADBI, ADBIB)를 데이터 반전부(110)에 출력한다. 여기서, 반전 데이터(DBI)는 DBI 핀을 통해서 입력될 수 있다.
반도체 메모리 장치는 데이터를 저장하고, 저장된 데이터를 출력하도록 구성된다. 반도체 메모리 장치는 데이터를 전달할 경우의 전류 절감을 위하여, DBI(Data Bus Inversion) 기술을 이용하고 있다. DBI 기술이란 데이터를 전달할 경우 데이터의 천이 횟수를 최소화하여 데이터 전달시 사용되는 전류를 줄이는 기술이다.
예를 들어 설명하면, 로우 레벨의 데이터를 전달할 경우 하이 레벨의 데이터를 전달할 경우보다 전류 소모가 심하다고 가정한다. 본 발명의 실시예에서는 로우 레벨의 데이터의 개수가 하이 레벨의 데이터의 개수보다 많은 경우 데이터를 반전하는 것을 실시예로 설명하였으나, 본 발명의 실시예는 이에 한정되는 것이 아니며 그 반대의 경우도 가능하다.
복수의 데이터 중 로우 레벨의 데이터의 개수가 전체 데이터의 절반 이상이면 출력되는 데이터를 모두 반전시켜 출력한다. 즉, 반전 데이터(DBI)가 로우 레벨로 입력되는 경우 데이터(DQ)를 반전시켜 셀에 라이트하고, 반전 데이터(DBI)가 하이 레벨로 입력되는 경우 데이터(DQ)를 비반전시켜 셀에 라이트한다. 따라서, DBI 기술을 이용하는 반도체 메모리 장치는 데이터의 전달시 사용되는 전류를 감소시킬 수 있다.
그런데, 기존의 데이터 반전 회로는 DBI 동작을 구현하기 위해 데이터의 라이트 경로 상에서 데이터를 반전 또는 비반전시키기 위한 선택부(예를 들면, 멀티플렉서)를 사용하게 된다. 즉, 반전 데이터(DBI)가 "0" 또는 "1" 인지에 따라 선택부가 데이터를 비반전시키거나 반전시키게 된다. 데이터의 라이트 경로 상에 멀티플렉서와 같은 구성이 사용되면 회로의 면적이 커질 수 있다.
또한, 기존의 데이터 반전 회로는 입력 데이터를 정렬하고 지연한 후에 DBI 동작을 수행하게 되면 셀에 라이트되는 데이터의 지연 시간이 길어지게 되어 라이트 시간이 증가하게 되고 전력 소모가 커지게 된다. 예를 들어, 기존의 데이터 반전 회로는 입력 데이터를 래치하여 복수 비트(예를 들면, 8 비트)의 병렬 데이터로 정렬 한 후 복수 비트의 데이터를 DBI 처리하므로 데이터의 라이트 시간이 증가하게 된다.
이에, 본 발명의 실시예에서는 라이트 경로 상에서 멀티플렉서와 같은 비교적 면적이 큰 구성을 구비하지 않고 로직 게이트를 이용한 데이터 반전부(110)를 통해 DBI 동작을 수행하여 데이터 반전 회로의 면적을 줄일 수 있도록 한다. 또한, 본 발명의 실시예는 입력 데이터(DQ)를 래치한 데이터와 반전 데이터(DBI)를 이용하여 바로 DBI를 처리하여 데이터의 라이트 시간을 줄일 수 있도록 한다.
도 2는 도 1의 정렬부(120)에 관한 상세 구성도이다.
정렬부(120)는 복수의 플립플롭(121, 122, 124)과 지연부(123) 및 데이터 출력부(125, 126)를 포함한다.
여기서, 플립플롭(121)은 데이터 스트로브신호(DQSB)에 동기하여 반전 처리 데이터(DQ0DBI)를 플립플롭시키고 정렬 데이터(ALIGN2)를 출력한다. 그리고, 플립플롭(122)는 데이터 스트로브신호(DQSB)에 동기하여 정렬 데이터(ALIGN2)를 플립플롭시키고 정렬 데이터(ALIGN0)를 출력한다.
그리고, 지연부(123)는 반전 처리 데이터(DQ0DBIB)를 일정 시간 지연하여 정렬 데이터(ALIGN3)를 출력한다. 그리고, 플립플롭(124)는 데이터 스트로브신호(DQSB)에 동기하여 정렬 데이터(ALIGN3)를 플립플롭시키고 정렬 데이터(ALIGN1)를 출력한다.
그리고, 데이터 출력부(125)는 데이터 스트로브신호(DQS)에 대응하여 정렬 데이터(ALIGN0)와 정렬 데이터(ALIGN1~ALIGN3)를 정렬한다. 데이터 출력부(125)는 스트로브신호(STR0)에 대응하여 정렬 데이터(ALIGN0~ALIGN3)를 래치하여 데이터(DATA0<0:3>)를 출력한다. 데이터 출력부(125)는 전체 비트의 데이터(DATA0<0:7>) 중 절반 개수를 갖는 제 1그룹의 데이터(DATA0<0:3>)를 스트로브신호(STR0)에 동기하여 출력한다.
그리고, 데이터 출력부(126)는 데이터 스트로브신호(DQS)에 대응하여 정렬 데이터(ALIGN1)와 정렬 데이터(ALIGN0, ALIGN2, ALIGN3)를 정렬한다. 데이터 출력부(126)는 스트로브신호(STR1)에 대응하여 정렬 데이터(ALIGN0~ALIGN3)를 래치하여 데이터(DATA0<4:7>)를 출력한다. 데이터 출력부(126)는 전체 비트의 데이터(DATA0<0:7>) 중 나머지 절반 개수를 갖는 제 2그룹의 데이터(DATA0<4:7>)를 스트로브신호(STR1)에 동기하여 출력한다.
도 3은 본 발명의 실시예에 따른 데이터 반전 회로의 동작을 설명하기 위한 타이밍도이다.
반전 래치부(200)에 입력되는 반전 데이터(DBI)가 8개의 반전 데이터 (DBI0~DBI7) 라고 가정한다. 그리고, 래치부(100)에 입력되는 입력 데이터(DQ0)가 8개의 입력 데이터(BL0~BL7)라고 가정한다.
래치부(100)는 데이터 스트로브신호(DQS)의 라이징 에지에 동기하여 입력 데이터(DQ0)를 래치하고 래치 데이터(ADQ0)를 출력한다. 여기서, 래치부(100)는 짝수 데이터(BL0, BL2, BL4, BL6)를 래치하여 래치 데이터(ADQ0)로 출력한다.
그리고, 반전 래치부(200)는 데이터 스트로브신호(DQS)의 라이징 에지에 동기하여 반전 데이터(DBI)를 래치하고 플래그 데이터(ADBI)를 출력한다. 여기서, 반전 래치부(200)는 짝수 반전 데이터(DBI0, DBI2, DBI4, DBI6)를 래치하여 플래그 데이터(ADBI)로 출력한다.
또한, 래치부(100)는 데이터 스트로브신호(DQSB)의 라이징 에지에 동기하여 입력 데이터(DQ0)를 래치하고 래치 데이터(ADQ0B)를 출력한다. 여기서, 래치부(100)는 홀수 데이터(BL1, BL3, BL5, BL7)를 래치하여 래치 데이터(ADQ0B)로 출력한다.
그리고, 반전 래치부(200)는 데이터 스트로브신호(DQSB)의 라이징 에지에 동기하여 반전 데이터(DBI)를 래치하고 플래그 데이터(ADBIB)를 출력한다. 여기서, 반전 래치부(200)는 홀수 반전 데이터(DBI1, DBI3, DBI5, DBI7)를 래치하여 플래그 데이터(ADBIB)로 출력한다.
이후에, DBI 제어부(111)는 플래그 데이터(ADBI)와 래치 데이터(ADQ0)를 논리조합하여 반전 처리 데이터(DQ0DBI)를 출력한다. 여기서, 반전 처리 데이터(DQ0DBI)는 DBI가 처리된 짝수 데이터(BL0_DBI, BL2_DBI, BL4_DBI, BL6_DBI)라 지칭한다.
그리고, DBI 제어부(112)는 플래그 데이터(ADBIB)와 래치 데이터(ADQ0B)를 논리조합하여 반전 처리 데이터(DQ0DBIB)를 출력한다. 여기서, 반전 처리 데이터(DQ0DBIB)는 DBI가 처리된 홀수 데이터(BL1_DBI, BL3_DBI, BL5_DBI, BL7_DBI)라 지칭한다.
이어서, 플립플롭(121)은 데이터 스트로브신호(DQSB)에 대응하여 반전 처리 데이터(DQ0DBI)를 플립플롭시켜 정렬 데이터(ALIGN2)를 출력한다. 그리고, 지연부(123)는 반전 처리 데이터(DQ0DBIB)를 일정 시간 지연하여 정렬 데이터(ALIGN3)를 출력한다. 여기서, 지연부(123)는 정렬 데이터(ALIGN3)가 정렬 데이터(ALIGN2)에 얼라인 될 때까지 지연한다.
즉, 정렬 데이터(ALIGN2)와 정렬 데이터(ALIGN3)는 데이터 스트로브신호(DQSB)의 라이징 에지 이후에 셋업 타임과 홀드 타임이 매칭되는 시점까지 지연된다. 짝수 데이터(BL0_DBI)와 홀수 데이터(BL1_DBI)가 동기되고, 짝수 데이터(BL2_DBI)과 홀수 데이터(BL3_DBI)가 동기된다. 그리고, 짝수 데이터(BL4_DBI)와 홀수 데이터(BL5_DBI)가 동기되고, 짝수 데이터(BL6_DBI)와 홀수 데이터(BL7_DBI)가 동기된다.
다음에, 플립플롭(122)은 데이터 스트로브신호(DQSB)에 대응하여 정렬 데이터(ALIGN2)를 플립플롭시켜 정렬 데이터(ALIGN0)를 출력한다. 그리고, 플립플롭(124)은 데이터 스트로브신호(DQSB)에 대응하여 정렬 데이터(ALIGN3)를 플립플롭시켜 정렬 데이터(ALIGN1)를 출력한다. 여기서, 정렬 데이터(ALIGN0)와 정렬 데이터(ALIGN1)는 정렬 데이터(ALIGN2)와 정렬 데이터(ALIGN3) 보다 한 클록 지연되어 출력된다. 이에 따라, 정렬 데이터(ALIGN0) "BL0_DBI"와 정렬 데이터(ALIGN1) "BL1_DBI"는 정렬 데이터(ALIGN2) "BL2_DBI"와 정렬 데이터(ALIGN3) "BL3_DBI"와 동일한 타이밍에 동기된다.
이후에, 데이터 출력부(125)는 스트로브신호(STR0)가 활성화되면 정렬 데이터(ALIGN0~ALIGN3)를 조합하여 데이터(DATA0<0:3>)를 출력한다. 그리고, 데이터 출력부(126)는 스트로브신호(STR1)가 활성화되면 정렬 데이터(ALIGN0~ALIGN3)를 조합하여 데이터(DATA0<4:7>)를 출력한다. 여기서, 스트로브신호(STR1)는 스트로브신호(STR0) 보다 늦게 활성화되는 신호이다.
이후에, 구동부(130)는 인에이블신호(ENGIO)의 활성화시 데이터(DATA0<0:7>)를 구동하여 글로벌 입출력라인에 데이터(GIODQ0<0:7>)를 출력한다. 여기서, 인에이블신호(ENGIO)는 스트로브신호(STR1) 보다 늦게 활성화되는 신호이다.
도 4는 본 발명의 실시예에 따른 데이터 반전 회로를 포함하는 전자 시스템의 응용 예를 도시한 블록도이다.
도 4를 참조하면, 전자 시스템(1000)은 입력 장치(1010), 출력 장치(1020), 프로세서 장치(1030) 및 반도체 장치(1040)를 포함한다. 여기서, 프로세서 장치(1030)는 각각 해당하는 인터페이스를 통해서 입력 장치(1010), 출력 장치(1020) 및 반도체 장치(1040)를 제어할 수 있다.
프로세서 장치(1030)는 적어도 하나의 마이크로 프로세서, 디지털 신호 프로세서, 마이크로 컨트롤러, 그리고 이들과 유사한 기능을 수행할 수 있는 집적 회로들 중에서 적어도 어느 하나를 포함할 수 있다.
입력 장치(1010)는 키보드, 마우스, 키패드, 터치 스크린, 스캐너 등으로부터 선택되는 적어도 하나를 포함할 수 있다. 그리고, 출력 장치(1020)는 모니터, 스피커, 프린터, 표시장치(display device) 등으로부터 선택되는 적어도 하나를 포함할 수 있다. 또한, 반도체 장치(1040)는 앞에서 설명된 실시예에 따른 데이터 반전 회로(1050)를 포함할 수 있다.
도 5는 본 발명의 실시예에 따른 반도체 장치를 사용하는 메모리 시스템의 일 예를 나타내는 블록도이다.
도 5를 참조하면, 메모리 시스템(1100)은 반도체 장치(1140), 인터페이스부(1120) 및 컨트롤러(1130)를 포함할 수 있다.
인터페이스부(1120)는 메모리 시스템(1100)과 호스트(1200)와의 인터페이싱을 제공할 수 있다. 인터페이스부(1120)는 호스트(1200)와의 인터페이싱을 위해 호스트(1200)에 대응하는 데이터 교환 프로토콜을 구비할 수 있다.
인터페이스부(1120)는 USB(Universal Serial Bus), MMC(Multi-Media Card), PCI-E(Peripheral Component Interconnect-Express), SAS(Serial-attached SCSI), SATA(Serial Advanced Technology Attachment), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer System Interface), ESDI(Enhanced Small Disk Interface), 그리고 IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 호스트(1200)와 통신하도록 구성될 수 있다.
컨트롤러(1130)는 인터페이스부(1120)를 통해서 외부로부터 제공되는 데이터 및 어드레스를 제공받을 수 있다. 컨트롤러(1130)는 호스트(1200)로부터 제공되는 데이터, 어드레스를 참조하여 반도체 장치(1140)를 액세스할 수 있다. 컨트롤러(1130)는 반도체 장치(1140)로부터 읽혀진 데이터(Data)를 인터페이스부(1120)를 경유하여 호스트(1200)로 전달할 수 있다.
반도체 장치(1140)는 본 발명의 실시예에 따른 도 1 내지 도 3에 도시된 데이터 반전 회로(1150)를 포함할 수 있다. 반도체 장치(1140)는 메모리 시스템(1100)의 저장 매체로서 제공될 수 있다.
도 5에 도시된 메모리 시스템(1100)은 개인 휴대용 정보 단말기(PDA: Personal Digital Assistant), 휴대용 컴퓨터, 웹 태블렛(web tablet), 디지털 카메라, PMP(Portable Media Player), 모바일 폰, 무선폰, 랩탑 컴퓨터와 같은 정보 처리 장치에 장착될 수 있다. 메모리 시스템(1100)은 MMC 카드, SD 카드(Secure Digital Card), 마이크로 SD 카드, 메모리 스틱(Memory Stick), ID 카드, PCMCIA(Personal Computer Memory Card International Association) 카드, 칩 카드(Chip Card), USB 카드, 스마트 카드(Smart Card), CF 카드(Compact Flash Card) 등으로 구성될 수 있다
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (20)

  1. 입력 데이터를 래치하여 래치 데이터를 출력하고, 상기 래치 데이터와 플래그 데이터를 조합하여 데이터 반전 처리를 수행하고 반전 처리 데이터를 생성하며, 상기 반전 처리 데이터를 정렬하여 복수 비트의 데이터로 출력하는 데이터 입력부; 및
    반전 데이터를 래치하여 상기 플래그 데이터를 생성하는 반전 래치부를 포함하는 것을 특징으로 하는 데이터 반전 회로.
  2. 제 1항에 있어서,
    상기 데이터 입력부는 복수로 구비되며 상기 반전 래치부는 복수의 데이터 입력부에 공유되는 것을 특징으로 하는 데이터 반전 회로.
  3. 제 1항에 있어서, 상기 데이터 입력부는
    데이터 스트로브신호에 대응하여 상기 입력 데이터를 래치하고 제 1래치 데이터와 상기 제 2래치 데이터를 출력하는 래치부;
    상기 제 1래치 데이터와 제 1플래그 데이터를 조합하여 제 1반전 처리 데이터를 출력하고, 상기 제 2래치 데이터와 제 2플래그 데이터를 조합하여 제 2반전 처리 데이터를 출력하는 데이터 반전부;
    상기 데이터 스트로브신호에 동기하여 상기 제 1반전 처리 데이터와 상기 제 2반전 처리 데이터를 정렬하고, 스트로브신호에 대응하여 정렬된 데이터를 출력하는 정렬부; 및
    인에이블신호에 동기하여 상기 정렬된 데이터를 구동하고 상기 복수 비트의 데이터로 출력하는 구동부를 포함하는 것을 특징으로 하는 데이터 반전 회로.
  4. 제 3항에 있어서,
    상기 제 1래치 데이터는 상기 데이터 스트로브신호의 라이징 에지에 동기되고, 상기 제 2래치 데이터는 상기 데이터 스트로브신호가 반전된 신호의 라이징 에지에 동기되는 것을 특징으로 하는 데이터 반전 회로.
  5. 제 3항에 있어서,
    상기 제 1플래그 데이터는 상기 데이터 스트로브신호의 라이징 에지에 동기되고, 상기 제 2플래그 데이터는 상기 데이터 스트로브신호가 반전된 신호의 라이징 에지에 동기되는 것을 특징으로 하는 데이터 반전 회로.
  6. 제 3항에 있어서, 상기 데이터 반전부는
    입력되는 두 데이터의 로직 레벨이 동일한 경우 로직 레벨 "1"의 데이터를 출력하고, 입력되는 두 데이터의 로직 레벨이 서로 다른 경우 로직 레벨 "0"의 데이터를 출력하는 것을 특징으로 하는 데이터 반전 회로.
  7. 제 3항에 있어서, 상기 데이터 반전부는
    상기 제 1래치 데이터와 상기 제 1플래그 데이터를 조합하여 상기 제 1반전 처리 데이터를 출력하는 제 1DBI(Data Bus Inversion) 제어부; 및
    상기 제 2래치 데이터와 상기 제 2플래그 데이터를 조합하여 상기 제 2반전 처리 데이터를 출력하는 제 2DBI 제어부를 포함하는 것을 특징으로 하는 데이터 반전 회로.
  8. 제 3항에 있어서, 상기 데이터 반전부는
    입력되는 두 데이터를 배타적 노아 연산하는 배타적 부정 논리합 게이트를 포함하는 것을 특징으로 하는 데이터 반전 회로.
  9. 제 3항에 있어서, 상기 정렬부는
    상기 데이터 스트로브신호에 동기하여 상기 제 1반전 처리 데이터를 플립플롭시켜 제 1정렬 데이터를 출력하는 제 1플립플롭;
    상기 제 2반전 처리 데이터를 지연하여 제 2정렬 데이터를 출력하는 지연부;
    상기 데이터 스트로브신호에 동기하여 상기 제 1정렬 데이터를 플립플롭시켜 제 3정렬 데이터를 출력하는 제 2플립플롭;
    상기 데이터 스트로브신호에 동기하여 상기 제 2정렬 데이터를 플립플롭시켜 제 4정렬 데이터를 출력하는 제 3플립플롭; 및
    상기 제 1 내지 제 4정렬 데이터를 래치하고 제 1스트로브신호에 동기하여 제 1그룹의 데이터를 출력하는 제 1데이터 출력부; 및
    상기 제 1 내지 제 4정렬 데이터를 래치하고 제 2스트로브신호에 동기하여 제 2그룹의 데이터를 출력하는 제 2데이터 출력부를 포함하는 것을 특징으로 하는 데이터 반전 회로.
  10. 제 9항에 있어서,
    상기 제 1정렬 데이터와 상기 제 2정렬 데이터는 상기 데이터 스트로브신호의 첫 번째 라이징 에지에 대응하여 출력되는 것을 특징으로 하는 데이터 반전 회로.
  11. 제 9항에 있어서,
    상기 제 3정렬 데이터와 상기 제 4정렬 데이터는 상기 데이터 스트로브신호의 두 번째 라이징 에지에 대응하여 출력되는 것을 특징으로 하는 데이터 반전 회로.
  12. 제 9항에 있어서,
    상기 제 2스트로브신호는 상기 제 1스트로브신호 보다 일정시간 늦게 활성화되는 것을 특징으로 하는 데이터 반전 회로.
  13. 제 9항에 있어서,
    상기 인에이블신호는 상기 제 2스트로브신호 보다 일정시간 늦게 활성화되는 것을 특징으로 하는 데이터 반전 회로.
  14. 제 1데이터 스트로브신호에 대응하여 상기 입력 데이터를 래치하고 제 1래치 데이터를 출력하며, 상기 제 1데이터 스트로브신호의 반전 신호인 제 2데이터 스트로브신호에 대응하여 상기 입력 데이터를 래치하고 제 2래치 데이터를 출력하는 래치부;
    상기 제 1래치 데이터와 제 1플래그 데이터를 조합하여 제 1반전 처리 데이터를 출력하고, 상기 제 2래치 데이터와 제 2플래그 데이터를 조합하여 제 2반전 처리 데이터를 출력하는 데이터 반전부;
    상기 제 1데이터 스트로브신호에 동기하여 상기 제 1반전 처리 데이터를 정렬하고 상기 제 2데이터 스트로브신호에 동기하여 상기 제 2반전 처리 데이터를 정렬하며, 스트로브신호에 대응하여 정렬된 데이터를 출력하는 정렬부; 및
    인에이블신호에 동기하여 상기 정렬된 데이터를 구동하고 복수 비트의 데이터로 출력하는 구동부를 포함하는 것을 특징으로 하는 데이터 반전 회로.
  15. 제 14항에 있어서,
    상기 제 1데이터 스트로브신호에 대응하여 반전 데이터를 래치하여 상기 제 1플래그 데이터를 생성하고, 상기 제 2데이터 스트로브신호에 대응하여 상기 반전 데이터를 래치하여 상기 제 2플래그 데이터를 생성하는 반전 래치부를 더 포함하는 것을 특징으로 하는 데이터 반전 회로.
  16. 제 14항에 있어서,
    상기 제 1래치 데이터와 상기 제 1플래그 데이터는 상기 제 1데이터 스트로브신호의 라이징 에지에 동기되고, 상기 제 2래치 데이터와 상기 제 2플래그 데이터는 상기 제 2데이터 스트로브신호의 라이징 에지에 동기되는 것을 특징으로 하는 데이터 반전 회로.
  17. 제 14항에 있어서, 상기 데이터 반전부는
    상기 제 1래치 데이터와 상기 제 1플래그 데이터를 조합하여 상기 제 1반전 처리 데이터를 출력하는 제 1DBI(Data Bus Inversion) 제어부; 및
    상기 제 2래치 데이터와 상기 제 2플래그 데이터를 조합하여 상기 제 2반전 처리 데이터를 출력하는 제 2DBI 제어부를 포함하는 것을 특징으로 하는 데이터 반전 회로.
  18. 제 14항에 있어서, 상기 데이터 반전부는
    입력되는 두 데이터를 배타적 노아 연산하는 배타적 부정 논리합 게이트를 포함하는 것을 특징으로 하는 데이터 반전 회로.
  19. 제 14항에 있어서, 상기 정렬부는
    상기 제 2데이터 스트로브신호에 동기하여 상기 제 1반전 처리 데이터를 플립플롭시켜 제 1정렬 데이터를 출력하는 제 1플립플롭;
    상기 제 2반전 처리 데이터를 지연하여 제 2정렬 데이터를 출력하는 지연부;
    상기 제 2데이터 스트로브신호에 동기하여 상기 제 1정렬 데이터를 플립플롭시켜 제 3정렬 데이터를 출력하는 제 2플립플롭;
    상기 제 2데이터 스트로브신호에 동기하여 상기 제 2정렬 데이터를 플립플롭시켜 제 4정렬 데이터를 출력하는 제 3플립플롭; 및
    상기 제 1 내지 제 4정렬 데이터를 래치하고 제 1스트로브신호에 동기하여 제 1그룹의 데이터를 출력하는 제 1데이터 출력부; 및
    상기 제 1 내지 제 4정렬 데이터를 래치하고 제 2스트로브신호에 동기하여 제 2그룹의 데이터를 출력하는 제 2데이터 출력부를 포함하는 것을 특징으로 하는 데이터 반전 회로.
  20. 제 19항에 있어서,
    상기 제 2스트로브신호는 상기 제 1스트로브신호 보다 일정시간 늦게 활성화되고, 상기 인에이블신호는 상기 제 2스트로브신호 보다 일정시간 늦게 활성화되는 것을 특징으로 하는 데이터 반전 회로.
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111312305A (zh) * 2018-12-11 2020-06-19 爱思开海力士有限公司 存储装置及其操作方法
KR20230030804A (ko) 2021-08-26 2023-03-07 한양대학교 산학협력단 Pam 4 신호를 이용하여 dbi-ac 인코딩을 수행하는 데이터 반전 회로
KR20230030803A (ko) 2021-08-26 2023-03-07 한양대학교 산학협력단 Pam 4 신호를 이용하여 dbi-dc 인코딩을 수행하는 데이터 반전 회로
KR102582152B1 (ko) 2022-11-14 2023-09-22 한양대학교 산학협력단 Pam 3 신호를이용한 데이터 반전 회로
KR20240072904A (ko) 2022-11-17 2024-05-24 고려대학교 산학협력단 Dbi 인코딩을 수행하는 pam-4 송수신기 및 그 동작 방법

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10853300B2 (en) * 2017-03-31 2020-12-01 Intel Corporation Low latency statistical data bus inversion for energy reduction
KR20190006721A (ko) * 2017-07-11 2019-01-21 에스케이하이닉스 주식회사 메모리 장치
KR20190053646A (ko) 2017-11-10 2019-05-20 에스케이하이닉스 주식회사 메모리 콘트롤러, 이를 포함하는 반도체 메모리 시스템 및 그 구동 방법
CN112712838A (zh) * 2019-10-25 2021-04-27 长鑫存储技术(上海)有限公司 读操作电路、半导体存储器和读操作方法
KR20210149543A (ko) * 2020-06-02 2021-12-09 삼성전자주식회사 메모리 장치 및 이를 포함하는 메모리 시스템

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4216415B2 (ja) * 1999-08-31 2009-01-28 株式会社ルネサステクノロジ 半導体装置
KR100578219B1 (ko) * 2004-12-30 2006-05-12 주식회사 하이닉스반도체 온-칩 데이터 전송 제어장치 및 그 제어방법
KR100643498B1 (ko) * 2005-11-21 2006-11-10 삼성전자주식회사 반도체 메모리에서의 데이터 버스 반전 회로 및 데이터버스 반전 방법
US7522073B1 (en) * 2007-11-30 2009-04-21 Qimonda North America Corp. Self-adapted bus inversion
US7616133B2 (en) * 2008-01-16 2009-11-10 Micron Technology, Inc. Data bus inversion apparatus, systems, and methods
KR100920846B1 (ko) * 2008-08-11 2009-10-08 주식회사 하이닉스반도체 반도체 메모리 장치의 데이터 입력 회로
KR100974223B1 (ko) 2008-11-13 2010-08-06 주식회사 하이닉스반도체 데이터 버스 인버전 기능을 갖는 반도체 집적회로
KR100980424B1 (ko) * 2008-12-24 2010-09-07 주식회사 하이닉스반도체 반도체 메모리 장치 및 데이터 리드 방법
US8181101B2 (en) * 2009-01-30 2012-05-15 International Business Machines Corporation Data bus system, its encoder/decoder and encoding/decoding method
EP4224328A3 (en) * 2009-07-13 2023-10-18 Rambus Inc. Encoding data using combined data mask and data bus inversion
JP5541484B2 (ja) * 2009-09-07 2014-07-09 日本信号株式会社 データ照合装置
US9529749B2 (en) 2013-03-15 2016-12-27 Qualcomm Incorporated Data bus inversion (DBI) encoding based on the speed of operation
KR102029148B1 (ko) * 2013-09-02 2019-10-07 에스케이하이닉스 주식회사 반도체 장치 및 그의 동작 방법
KR20150050834A (ko) * 2013-11-01 2015-05-11 에스케이하이닉스 주식회사 반도체 장치 및 이를 포함하는 메모리 시스템
US9281049B1 (en) * 2014-10-28 2016-03-08 Xilinx, Inc. Read clock forwarding for multiple source-synchronous memory interfaces
US9922686B2 (en) * 2016-05-19 2018-03-20 Micron Technology, Inc. Apparatuses and methods for performing intra-module databus inversion operations

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111312305A (zh) * 2018-12-11 2020-06-19 爱思开海力士有限公司 存储装置及其操作方法
KR20230030804A (ko) 2021-08-26 2023-03-07 한양대학교 산학협력단 Pam 4 신호를 이용하여 dbi-ac 인코딩을 수행하는 데이터 반전 회로
KR20230030803A (ko) 2021-08-26 2023-03-07 한양대학교 산학협력단 Pam 4 신호를 이용하여 dbi-dc 인코딩을 수행하는 데이터 반전 회로
KR102582152B1 (ko) 2022-11-14 2023-09-22 한양대학교 산학협력단 Pam 3 신호를이용한 데이터 반전 회로
KR20240072904A (ko) 2022-11-17 2024-05-24 고려대학교 산학협력단 Dbi 인코딩을 수행하는 pam-4 송수신기 및 그 동작 방법

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X091 Application refused [patent]
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