TW526607B

TW526607B - Semiconductor device

Info

Publication number: TW526607B
Application number: TW89116458A
Authority: TW
Inventors: Binhaku Taruishi; Hiroki Miyashita; Ken Shibata; Masashi Horiguchi
Original assignee: Hitachi Ltd; Hitachi Device Eng
Priority date: 1999-08-31
Filing date: 2000-08-15
Publication date: 2003-04-01
Also published as: US20020163846A1; US20120069692A1; US8482991B2; KR20010050192A; US20050243644A1; US20020054516A1; US7453738B2; KR100702982B1; US6339552B1; US20140140145A1; US20120327723A1; KR100702975B1; US6954384B2; JP2001067877A; US20100149883A1; US20130286753A1; US6424590B1; US8031546B2; KR20050088985A; JP4216415B2

Description

526607 A7 B7 五、發明説明（彳）發明背景 (請先閲讀背面之注意事項再填寫本頁) 本發明係關於在指示動作之指令之後，被利用於該指令之實行之資訊被供給之半導體裝置之前述資訊之輸入技術，例如，係關於適用在可以DDR(Double Data Rate :雙資料率）動作之 SDRAM(Synchronous Dynamic Random Access Memory :同步動態隨機存取記憶體）有效之技術。伴隨動作之高速化，SDRAM等之外部介面也逐漸移往 S STL(Stub Series Terminated Transceiver Logic)之類的小振幅信號介面。具有電流鏡之差動放大電路廣泛被採用於前述SSTL規格之介面之輸入緩衝器。差動放大電路於活性狀態中，經常流經貫通電流之故，與以互補型MOS電路構成之CMOS輸入緩衝器相比，電力消耗雖然大，但是，可以高速輸入微小信號。 SDRAM之類的同步式記憶體之動作時機係依據外部之系統時脈信號之類的外部時脈信號而被控制。此種之同步式記憶體藉由外部時脈信號之利用，內部動作之時機設定變得比較容易，具有可以比較高速動作之特徵。經濟部智慧財產局員工消費合作社印製此處，SDRAM以：資料之輸入以及輸出與外部時脈信號之上升緣同步進行之所謂的SDR(Single Data Rate:單資料率）形式之SDRAM，以及資料之輸入以及輸出與外部時脈信號之上升緣以及下降緣之雙方同步進行之所謂的DDR形式之SDRAM爲所周知。發明摘要本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） ^ " 526607 A7 B7 五、發明説明（2) (請先閱讀背面之注意事項再填寫本頁) SDR形式之SDRAM與DDR形式之SDRAM係寫入資料之輸入時機控制不同。於SDR形式之SDRAM中，在與外部之寫入動作之指示相同之時脈信號週期中，外部之資料之供給被規定。因此，藉由接續於記憶庫主動指令之寫入指令，寫入動作被指示之同時，寫入資料被供給，在接受寫入指令後，使資料輸入緩衝器活性化之故，與寫入指令一齊與時脈信號同步被供給之寫入資料之輸入來不及。由此，資料輸入緩衝器在接受指示行位址（row address)系之動作之庫主動指令之時間點，被活性化。相對於此，DDR形式之SDRAM中，在外部之寫入動作之指示被進行之時脈信號週期之後的時脈信號週期起，與資料選通脈衝信號同步之外部來之資料之供給被規定。資料選通脈衝信號也被利用於資料輸出，藉由利用此種資料選通脈衝信號，對於記憶體埠上之個別之SDRAM，藉由適當設定資料之傳播延遲與資料選通脈衝信號之傳播延遲，可以使記憶體埠上之記憶體控制器對SDRAM之依存於遠近之資料存取時間之偏差變小，變得比較簡單。經濟部智慧財產局員工消費合作社印製本發明者就DDR形式之SDRAM之資料輸入緩衝器之活性化控制進行檢討。依據此，本發明者發現：DDR形式之 SDRAM也與SDR形式相同，如響應言己憶庫主動指令活性化資料輸入緩衝器，之後，例如在至接受預先充電指令爲止，資料輸入緩衝器被維持活性狀態，在記憶庫主動指令至寫入指令被發行爲止之間，在資料輸入緩衝器消耗無謂之電力。又，由本發明者也發現：在記憶庫主動指令之後，

本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公鼇) TrI 526607 A7 B7 五、發明説明（3) 不限定於寫入資料被發行，在只被發行讀出指令之情形，資料輸入緩衝器之活性狀態結果完全成爲浪費，因此之電力消耗也完全被浪費。特別是採用DDR - SDRAM之資料輸入緩衝器之 SSTL介面由 JEDEC(Joint Electron Device E n g 1 n e e r i n g C q u n c 11)所規定，如考慮依據此之情形，本發明者發現：SSTL介面之輸入緩衝器之活性化控制時機在謀求DDR— SDRAM之低消耗電力上，成爲重要之原因。本發明之目的在於提供：可以降低由於資料輸入緩衝器等之外部介面緩衝器之電力消耗之半導體裝置。本發明之別的目的在於提供：適合於企圖低消耗電力之DDR形式之SDRAM之半導體裝置。本發明之前述以及其它目的以及新的特徵，由本詳細說明書之記述以及所附圖面理應可以變得明白。如簡單說明本案所揭示之發明之中代表性者之槪要，則如下述。即，於具有可以輸入對記憶體部之寫入資料之資料輸入緩衝器之半導體裝置中，在接受對於前述記憶體部之寫入動作之指示後，使資料輸入緩衝器由非活性狀態變化爲活性狀態。前述半導體裝置並無特別限制，可以爲：將對於複數個之記憶體單元之資料的寫入動作以及由前述記憶體單元之資料讀出動作響應時脈信號進行之時脈同步式之半導體裝置，例如SDRAM。前述資料輸入緩衝器例如爲具有依據SSTL規格之介面本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） (請先閲讀背面之注意事項再填寫本頁) -裝· 訂經濟部智慧財產局員工消費合作社印製 526607 A7 B7 _ 五、發明説明（4) (請先閱讀背面之注意事項再填寫本頁) 規格之差動輸入緩衝器，該緩衝器藉由功率開關之開狀態而被設爲活性狀態，藉由關閉狀態而被設爲非活性狀態。由前述差動輸入緩衝器所代表之輸入緩衝器於該活性狀態中，流經貫通電流，即刻追隨小振幅輸入信號之微小變化，使輸入信號可以傳達於後段。該種輸入緩衝器由於接受對於前述記憶體部之寫入動作之指示後，被設爲活性狀態之故，在寫入動作被指示之前預先資料輸入緩衝器被設爲活性狀態’所被消耗之無謂的電力消耗被降低。發明之詳細說明經濟部智慧財產局員工消費合作社印製本發明之半導體裝置之合適例之SDRAM之情形，控制對於記憶體單元之資料寫入動作以及資料讀出動作之控制電路係：指定依據列位址之位元線之資料寫入動作藉由寫入指令被指示，依據行位址之字元線選擇動作藉由記憶庫主動指令被指示，指定依據列位址之位元線之資料讀出動作藉由讀出指令被指示，字元線之初期化藉由預先充電指令被指示者，在接受此寫入指令後，使前述資料輸入緩衝器由非活性狀態變化爲活性狀態，即使接受前述記憶庫主動指令或讀出指令，使非活性狀態之資料輸入緩衝器之狀態不變。如此，在藉由記憶庫主動指令或讀出指令之指示中，不活性化資料輸入緩衝器之故，記憶庫主動後，如寫入指令完全未被指不’在資料輸入緩衝器不進行任何之無謂的電力消耗。本紙張尺度適财關家料（CNS ) A4· ( 210X297公釐) :7 · ' - 526607 A7 B7 五、發明説明（5) (請先閱讀背面之注意事項再填寫本頁) 本發明之半導體裝置在如DDR形式之SDRAM般地，與錯由寫入指令之寫入動作之指示被進行之前述時脈信號週期之後的時脈信號週期之資料選通脈衝信號同步之資料之供給被規定之情形，半導體裝置例如在前述資料輸入緩衝器之次段具有資料閂鎖電路，前述資料閂鎖電路將與前述資料選通脈衝信號同步被供給之資料與前述資料選通脈衝信號同步閂鎖。半導體裝置之此種資料輸入規格由1個觀點而言，保證在藉由時脈同步之寫入指令之寫入動作之指示後，即使活性化資料輸入緩衝器，也不會發生寫入資料之輸入散失。經濟部智慧財產局員工消費合作社印製如DDR形式之SDRAM般地，在分別與同步於時脈信號之資料選通脈衝信號之上升以及下降之兩方之邊緣同步，能夠進行資料之輸入輸出之情形，前述資料閂鎖電路爲：例如與前述資料選通脈衝信號之上升以及下降之各變化同步，依序閂鎖被輸入前述資料輸入緩衝器之資料，以前述資料選通脈衝信號之1循環以上爲單位，對前述記憶體單元並聯供給。更具體之形態之資料閂鎖電路爲具有：將由前述資料輸入緩衝器被輸入之資料與前述資料選通脈衝信號之上升變化同步，進行閂鎖之第1資料閂鎖電路；以及將由前述資料輸入緩衝器被輸入之資料與前述資料選通脈衝信號之下降變化同步，進行閂鎖之第2資料閂鎖電路；以及將被閂鎖於前述第1之資料閂鎖電路之資料與前述資料選通脈衝信號之下降變化同步’進行閂鎖之第3資料閂鎖電路，使前述第2資料閂鎖電路以及第3資料閂鎖電路 -8 - 本紙張尺度適用中國國家標隼（CNS ) A4規格（210 X 297公釐） 526607 A7 B7 五、發明説明（6) ~ ~ ' 之輸出並聯，可以供給於前述記憶體部者。 (請先閲讀背面之注意事項再填寫本頁) 一旦寫入資料由資料輸入緩衝器被取入內部，即使寫入動作未完了’並無使最早之資料輸入緩衝器保持在活性狀態之必然性。因此，如係最優先於資料輸入緩衝器之低消耗電力，藉由寫入指令之寫入動作之最後的寫入資料等待被閂鎖於前述第2以及第3資料閂鎖電路，使前述資料輸入緩衝器由活性狀態變換爲非活性狀態亦可。此控制雖然可以同步於資料選通脈衝信號進行，但是在對於資料選通脈衝信號之寫入資料之設定.保持時間之關係非所希望地變化之情形，如欲維持寫入動作之信賴性，與藉由寫入指令之寫入動作之終了同步，使前述資料輸入緩衝器由活性狀態變換爲非活性狀態即可。經濟部智慧財產局員工消費合作社印製立於與前述資料輸入緩衝器同樣之觀點之輸入緩衝器控制也可以適用於位址輸入緩衝器等。例如，以包含：複數個之位址輸入緩衝器；以及接受時脈信號之時脈端子；以及選擇端子被接續於字元線，資料輸入輸出端子被接續於位元線之複數個之記憶體單元；以及使對於前述記憶體單元之資料寫入動作以及資料讀出動作與時脈信號同步而控制之控制電路之半導體裝置爲一例，前述控制電路係：依據行位址之字元線選擇動作藉由記憶庫主動指令被指示，指定依據列位址之位元線之資料讀出動作藉由讀出指令被指示，指定依據列位址之位元線之寫入動作藉由寫入指令被指示，字元線之初期化藉由預先充電指令被指示，接受前述記憶庫主動指令、前述讀出指令或前述寫入指令後本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） _ g · 526607 A7 B7 五、發明説明（7) (請先閱讀背面之注意事項再填寫本頁) ，使前述位址輸入緩衝器由非活性狀態變化爲活性狀態’ 之後，等待與前述時脈信號同步之一定循環期間之經過’ 使位址輸入緩衝器由活性狀態變化爲非活性狀態即可。《DDR-SDRAM之槪要》圖1係顯示本發明之半導體裝置之一例之DDR形式之 SDRAM ( DDR-SDRAM )。同圖所示之DDR-SDRAM並無特別限制，係藉由周知之MOS半導體積體電路製造技術，被形成在單結晶矽之類的一個半導體基板。 DDR-SDRAM1並爲特別限制，具有4個之記憶庫BNKO〜 ΒΝ：0〇雖然省略圖示，但是各別之記憶庫BNKO〜BNK3並無特別限制，分別具有4個之記憶墊（mat )，各記憶墊係藉由2個之記憶體陣列所構成。一方之記憶體陣列被分配於列位址信號之最下位位元對應邏輯値“ “之資料之儲存區經濟部智慧財產局員工消費合作社印製域，另一方之記憶體陣列被分配於列位址信號之最下位位元對應邏輯値“ 1 “之資料之儲存區域。記憶庫之記憶墊以及記憶體陣列之分割構造並不限定於上述’因此’在本詳細說明書中，在無特別註釋之下’個個之記憶庫係分別由 1個之記憶墊構成而說明之。前述各別之記憶庫BNKO〜BNK3之記憶墊具備被矩陣配置之動態型之記憶體單元M c ’如依據圖面’被配置於同一列之記憶體單元MC之選擇端子被結合於每列之字元線WL，被配置於同一行之記憶體單元之資料輸入輸出端子每行被結合於互補位元線BL、BL之一方之位元線BL。同圖中，字本纸張尺度適用中國國家標準（CNS ) Μ規格（2丨〇><297公羡^ " 一 526607 A7 B7 經濟部智慧財產局員工消費合作社印製五、發明説明（8) 元線WL與互補位元線BL雖然只有一部份被代表顯示，實際上，係多數被配置爲矩陣狀，具有以讀出放大器爲中心之折返位元線構造。在每一前述記憶庫BNKO〜BNK3設置有：行解碼器 RDECO〜RDEC3、資料輸入輸出電路DIOO〜DI03、列解碼器 CDECO〜CDEC3。上述記億墊之字元線WL依循藉由被設置在每一記憶庫 BNKO〜BNK3之行解碼器RDECO〜RDEC3之列位址信號之解碼結果被選擇，被選擇準位驅動。前述資料輸入輸出電路DIOO〜DI03具有讀出放大器、行選擇電路以及寫入放大器。讀出放大器係藉由記憶體單元 MC之資料讀出，檢測顯現於各別之互補位元線BL、BL之微小電位差進行放大之放大電路。前述列選擇電路係選擇互補位元線BL、BL，使導通於互補共通資料線之類的輸入輸出總線2用之開關電路。列選擇電路依循藉由行解碼器 CD ECO〜CDEC3之中對應者之列位址信號之解碼結果而做選擇動作。寫入放大器係依循寫入資料，透過列開關電路’ 差動放大互補位元線BL、BL之電路。資料輸入電路3以及資料輸出電路4被接續於前述輸入輸出總線2。資料輸入電路3於寫入模式中’輸入由外部被供給之寫入資料，傳達於前述輸入輸出總線2 °前述資料輸出電路4於讀出模式中，輸入由記憶體單元MC被傳達於輸入輸出總線2之讀出資料，輸出於外部。前述資料輸入電路3之輸入端子與前述資料輸出電路4之輸出端子本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） _ ” - (請先閱讀背面之注意事項再填寫本頁) 526607 A 7 B7 五、發明説明（9) (請先閱讀背面之注意事項再填寫本頁) 並無特別限制，被結合於16位元之資料輸入輸出端子DQ0〜 DQ15。方便上，SDRAM1有時也對與外部進行輸入輸出之資料賦予DQ0〜DQ15之參考標號說明之。 DDR-SDRAM1並無特別限制，具有15位元之位址輸入端于A 0〜A 1 4。位址輸入端子A 0〜A 1 4被結合於位址緩衝器5。以多路傳輸形態被供給於前述位址緩衝器5之位址資訊之內，列位址信號ΑΧ0〜ΑΧ 1 2被供給於行位址閂鎖6、列位址信號AΥ0〜AΥ 1 1被供給於列位址閂鎖7、被視爲記憶庫選擇信號之記憶庫選擇信號ΑΧ 1 3、ΑΧ 1 4被供給於記憶庫選擇器 8，而且，模式寄存器設定資訊A0〜A 14被供給於模式寄存器9。 4個之記憶庫ΒΝΚ0〜BNK3依循2位元之記憶庫選擇信號AX 13、AX 14之邏輯値，以記憶庫選擇器8被選擇動作。即，只有動作被選擇之記憶庫被設爲可以作記憶動作。例如，讀出放大器、寫入放大器、以及列解碼器等在動作爲非選擇之記憶庫中，未被活性化。經濟部智慧財產局員工消費合作社印製被閂鎖於列位址閂鎖6之列位址信號ΑΧ0〜ΑΧ 1 2被供給於行位址解碼器RDEC0〜RDEC3。被閂鎖於列位址閂鎖7之列位址信號AΥ0〜AΥ 1 1被預置於列位址計數器10，被供給於前述列位址解碼器CDEC0〜 CDEO 。在連續之言己憶體存取之猝發存取被指示之情形，只有該連續次數（猝發數）份，列位址計數器1 0被增量動作，列位址信號在內部被產生。更新計數器1 1係自己產生進行記憶資訊之更新動作 -12- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 526607 A7 B7 五、發明説明（10) (請先閱讀背面之注意事項再填寫本頁) 之行位址之位址計數器。更新動作被指示時，依循由更新計數器1 1被輸出之行位址信號，字元線WL被選擇，進行記憶資訊之更新。控制電路1 2並無特別限制，與時脈信號CLK、CLKb 、時脈啓動信號CKE、晶片選擇信號CSb(後綴b係附有其之信號意味行啓動之信號或位準反轉信號）、列位址選通脈衝信號CASb、行位址選通脈衝信號RASb、寫入啓動信號WEb 、資料屏蔽信號DMU、DML、以及資料選通脈衝信號DQS等之外部控制信號一齊地由模式寄存器9被輸入指定之資訊。DDR-SDRAM1之動作係以藉由彼等輸入信號之狀態之組合而被規定之指令所決定，控制電路1 2具有形成因應以該指令被指示之動作之內部時機信號用之控制邏輯。時脈信號CLK、CLKb被設爲SDRAM之主時脈，其它之外部輸入信號與該時脈信號CLK之上升緣同步，被當成有意義。經濟部智慧財產局員工消費合作社印製晶片選擇信號CSb藉由該低位準指示指令輸入循環之開始。晶片選擇信號爲高位準時（晶片非選擇狀態），其它之輸入不具有意義。但是，後述之記憶庫之選擇狀態或猝發動作等之內部動作不因往非選擇狀態之變化而受影響。 RASb、CASb、WEb之各信號與通常之DRAM之對應信號機能不同，再定義後述之指令循環時，被設爲有意義之信號。時脈啓動信號CKE係功率下降模式以及自我更新模式之控制信號，在設爲功率下降模式（SDRAM中，亦爲資料保本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） .' 526607 A7 ____B7 五、發明説明（11) 持模式）之情形，時脈啓動信號CKE被設爲低位準。 (請先閱讀背面之注意事項再填寫本頁) 資料屏蔽信號DMU、DML係對於輸入之寫入資料之字節單位之屏蔽資料，資料屏蔽信號DMU之高位準指示藉由寫入資料之上位字節之寫入抑止，資料屏蔽信號DML之高位準係指示藉由寫入資料之下位字節之寫入抑止。前述資料選通脈衝信號DQS在寫入動作時，當成寫入選通脈衝信號由外部被供給。即，與時脈信號CLK同步，寫入動作被指示時，與進行該指示之前述時脈信號週期之後的時脈信號週期來之資料選通脈衝信號DQS同步之資料之供給被規定著。在讀出動作時，前述資料選通脈衝信號DQS當成讀出選通脈衝被輸出於外部。即，在資料之讀出動作中，經濟部智慧財產局員工消費合作社印製資料選通脈衝信號與讀出資料之外部輸出同步變化。因此，設置DLL(Delayed Lock Loop)電路13以及DQS輸出緩衝器 14。DLL電路13係爲了使半導體裝置1接受之時脈信號CLK 與藉由資料輸出電路4之資料之輸出時機同步，而調整資料輸出動作控制用之時脈信號（與讀出動作時之資料選通脈衝信號DQS同相之控制時脈信號）15之相位者。DLL電路 1 3並無特別限制，藉由複製電路技術以及相位同步技術 ’再生可以補償內部電路之信號傳播延遲時間特性之內部時脈信號1 5，藉由此，依據內部時脈信號1 5進行輸出動作之資料輸出電路4以確實同步於外部時脈信號CLK之時機可以使資料輸出。DQS緩衝器14以與前述內部時脈信號15相同相位，將資料選通脈衝信號DQS輸出於外部。

前述行位址信號（ΑΧΟ〜AX12)係依據與時脈信號CLK 本紙張尺度適用中國國家標準（CNS ) Α4麟（210Χ297公釐) .λα_ _ ' 526607 A7 B7 五、發明説明（1彡 (請先閱讀背面之注意事項再填寫本頁) 之上升緣同步之後述之行位址選通脈衝·記憶庫主動指令 (主動指令）循環之位址輸入端子A0〜A 12之位準而被定義。於此主動指令循環中’由位址輸入端子A 1 3、A 1 4被輸入之信號八又13、六乂14被視爲記憶庫選擇信號’在人13：^14：=“ 〇 “時，記憶庫ΒΝΚ0被選擇，在Α13 = ”Γ、A14= “0 “時，記憶庫BNK1被選擇，在A13 = ”0”、A14= “ 1 “時，記憶庫BNK2 被選擇，在Α13 = ”Γ、A14= “1 “時，記憶庫BNK3被選擇。如此被選擇之記憶庫被設爲藉由讀出指令之資料讀出之對象、藉由寫入指令之資料寫入之對象、藉由預先充電指令之預先充電之對象。前述行位址信號（ΑΥ0〜AY1 1)係依據與時脈信號CLK之上升緣同步之後述之列位址·讀出指令（讀出指令）循環、列位址·寫入指令（寫入指令）循環之端子A0〜A 11之位準而被定義。藉由此被指定之列位址被設爲猝發存取之開始位址。雖無特別限制，但是在DDR-SDRAM中，以下之[1]〜[9] 等之指令預先被規定著。經濟部智慧財產局員工消費合作社印製 [1]模式寄存器設定指令係設定上述模式寄存器9用之指令。此指令係藉由CSb、RASb、CASb、WEb =低位準而被指定，應設定之資料（寄存器設定資料）透過A0〜A 14被給予。寄存器設定資料雖無特別限制，但是被設爲猝發長度、CAS保持、猝發形式等。可以設定之猝發長度雖無特別限制，可以設定爲2、4、8，可以設定之CAS保留雖無特別限制，被設爲2、2.5。 -15- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 526607 經濟部智慧財產局員工消費合作社印製 A7 B7__五、發明説明（1含上述CAS保持係指定於藉由後述之列位址·讀出指令被指示之讀出動作中，由CASb之下降起至資料輸出電路4之輸出動作爲止，所花費之時脈信號CLK之幾個循環份者。在讀出資料確定爲止，資料讀出用之內部動作時間爲必須，因應時脈信號CLK之使用頻率以設定其用者。換言之，在使用頻率高之時脈信號CLK之情形，相對地將CAS保持設定爲大的値，在使用頻率低之時脈信號CLK之情形，將CAS保持相對地設定在小的値。 [2] 行位址選通脈衝·記憶庫主動指令係使行位址選通脈衝之指示與藉由A13、A14之記憶庫之選擇有效之指令，藉由RASb =低位準（“ 0 “）、CASb、WEb =高位準（“ 1 “ )被指示，此時，被供給於A0〜A 1 2之位址被當成行位址信號，被供給於A1 3、A14之信號被當成記憶庫之選擇信號取入。取入動作如上述般地，與時脈信號CLK之上升緣同步進行。例如，該指令一被指定，藉由此被指定之記憶庫之字元線被選擇，被接續於該字元線之記憶體單元被與各別對應之互補資料線導通。 [3] 行位址·讀出指令係開始猝發讀出動作用所必要之指令，同時，是給予列位址選通脈衝之指示之指令，藉由 CSb、CASb =低位準、RASb、WEb =高位準而被指示，此時，被供給於A0〜A 11之位址被當成列位址信號取入。藉由此被取入之列位址信號當成猝發開始位址被預置於列位址計數器.1 0。藉由此被指示之選通脈衝讀出動作中，在其之前在行位址選通脈衝·記憶庫主動指令循環中，記憶庫與其本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -16 _ " (請先閱讀背面之注意事項再填寫本頁) 526607 A7 _B7_ 五、發明説明（14) (請先閱讀背面之注意事項再填寫本頁) 之字元線之選擇被進行，該選擇字元線之記憶體單元與時脈信號CLK同步，依循由列位址計數器10被輸出之位址信號 ’例如以32位元單位依序以記憶庫被選擇，與資料選通脈衝信號DQS之上升以及下降同步，以16位元單位被連續輸出於外部。連續被讀出之資料數（字元線）被設爲藉由上述選通脈衝長度而被指定之個數。又，由資料輸出電路4之資料讀出開始係等待以上述CAS飽保持所規定之時脈信號 CLK之循環數而進行。 [4] 行位址·寫入指令被設爲在作爲寫入動作之形態，經濟部智慧財產局員工消費合作社印製猝發寫入被設定於模式寄存器9時，開始該猝發寫入動作所必要之指令。進而該指令給予猝發寫入之列位址選通脈衝之指示。該指令係藉由CSb、CASb、WEb =低位準、RASb =高位準而被指示，此時被供給於A0〜All之位址被當成列位址信號取入。藉由此被取入之列位址信號於猝發寫入中，當成猝發開始位址被供給於列位址計數器1 0。藉由此被指示之猝發寫入動作之順序也與猝發讀出動作同樣地進行。但是，寫入動作並非CAS保持之設定，寫入資料之取入係由該列位址·寫入指令循環延遲時脈信號CLK之1循環，與資料選通脈衝信號DQS同步開始。 [5] 預先充電指令係被當成對於藉由A1 3、A14被選擇之記憶庫之預先充電動作之開始指令，藉由CSb、RASb、WEb =低位準、CASb =高位準而被指示。 [6] 自動更新指令係開始自動更新所必要之指令，藉由 CSb、RASb、CASb =低位準、WEb、CKE=高位準而被指示 - 17· 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 526607 A7 B7 五、發明説明（。藉由此之更新動作與CBR更新相同。 (請先閲讀背面之注意事項再填寫本頁) [7] 自我更新條目指令一被設定，CKE被設爲低位準之間，自我更新機能動作，其間即使沒有由外部給予更新之指示，自動地以指定之期間進行更新動作。 [8] 猝發停止·指令係使猝發讀出動作停止所必要之指令，在猝發寫入動作中被忽視。此指令藉由CASb、WEb = 低位準、RASb、CASb =高位準而被指示。 [9] 無操作指令係指示不進行實質之動作之指令，藉由 CSb =低位準、RASb、CASb、WEb =高位準而被指示。經濟部智慧財產局員工消費合作社印製於DDR-SDRAM1中，在1個之言己憶庫進行猝發動作時，在其中途指定別的記憶庫，行位址選通脈衝·記憶庫主動指令一被供給，對於在該實行中之一方之記憶庫之動作不給予任何影響，該別的記憶庫之行位址系之動作被設爲可能。即，藉由記憶庫主動指令等被指定之行位址系動作與藉由列位址·寫入指令等被指定之列位址系動作在不同之記憶庫間可以並行。因此，於資料輸入輸出端子DQO〜DQ 15 中，在資料不衝突之限度下，於處理未終了之指令之實行中，該實行中之指令可以發行對於與處理對象之記憶庫不同之記憶庫之預先充電指令、行位址選通脈衝·記憶庫主動指令，使內部動作預先開始。藉由以上之說明可以明白地，DDR-SDRAM1被設爲可以進行與同步於時脈信號CLK之資料選通脈衝信號DQS之上升以及下降之兩邊緣同步之資料輸入輸出，與時脈信號CLK同步，可以輸入輸出位址、控制信號之故，可以使與DRAM同本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） :、8 - ' 526607 A7 ___B7

五、發明説明（W (請先閲讀背面之注意事項再填寫本頁) 樣之大容量記憶體以匹敵於SR AM之高速動作，又，對於被選擇之1條之字元線，可以藉由猝發長度指定存取幾個之資料，以內藏之列位址計數器1 0依序切換行系之選擇狀態 ’可以連續地讀出或寫入複數個之資料。《SSTL介面》於前述DDR-SDRAM1中，雖無特限制，但是，接受上述之時脈信號CLK、反轉時脈信號CLKb、時脈啓動信號CKE 、晶片選擇信號CSb、RAS信號RASb、CAS信號CASb、寫入啓動信號WEb、位址輸入信號A0〜A 14、資料屏蔽信號DM、以及資料選通脈衝信號DQS之輸入緩衝器、前述資料輸入電路3之資料輸入緩衝器、資料輸出電路4之資料輸出緩衝器之介面例如係依據周知之SSTL2(等級II)規格。經濟部智慧財產局員工消費合作社印製圖2係顯示SSTL2(等級II)之電路構成例。特性阻抗50 Ω之傳送線20以基準電壓VREF被升壓，例如，被接續於記憶體控制器或SDRAM等，SDRAM之輸入緩衝器被當成差動輸入緩衝器2 1，傳送線2 0被結合於差動輸入之一方，基準電壓被施加於另一方，功率開關22以啓動信號DIE被活性化控制。電源電壓VDD例如爲3·3 V、電路之接地電壓 V S S爲〇 V。輸出緩衝器係在輸出段具備以電源電壓 VDDQ = 2.5V與接地電壓V S S爲動作電源之CMOS反相器。記憶體控制器具有滿足前述介面規格之驅動器與接收器，驅動器驅動傳送線20，接收器輸入由傳送線2〇來之資料。圖3係顯示前述SSTL2(等級II)之信號之規格。在SSTL2 本紙張尺度適用中國國家標準（CNS )八4祕（210X297公着) ~^\〇 . 526607 A7 _____ B7 五、發明説明（17) (請先閲讀背面之注意事項再填寫本頁) 規格中，對於1.25伏特之類的基準電位（VREF )，高0.35 V以上之1 · 6伏特以上之位準被視爲Η位準，對於此種基準電位，0.35V以下之位準，即0.90伏特以下之位準被視爲L 位準。上述具體之位準的典型例爲例如可以是適合於SSTL3 規格之位準。圖4係當成依據前述SSTL之差動輸入緩衝器之具體例之前述資料輸入電路3之輸入出段緩衝器。此差動輸入緩衝器30係具有由：由ρ通道型MOS電晶體Mpl、Μρ2形成之電流鏡負荷，以及被結合於前述MOS電晶體Mpl、Μρ2之汲極之η 通道型之差動輸入MOS電晶體Μη3、Μη4，以及被結合於前述差動輸入M0S電晶體Μη3、Μη4之共通源極之η通道型功率開關M0S電晶體Μη5所形成之差動放大電路。一方之差動輸入M0S電晶體Μη3之閘極被結合於資料端子DQ」（j = 0〜15)，另一方之差動輸入M0S電晶體Μη4之閘極被結合於基準電壓VREF。差動放大電路之輸出節點被設爲藉由Ρ通道型預先充電M0S電晶體Μρ6選擇性地可以預先充電爲電源電壓VDD，該節點之信號透過反相器31被反轉輸出〇經濟部智慧財產局員工消費合作社印製 DIE係差動輸入緩衝器30之啓動控制信號，被供給於前述功率開關M0S電晶體與前述預先充電M0S電晶體Mp6之閘極。藉由啓動控制信號DIE之高位準，差動輸入緩衝器被活性化。於此活性狀態中，動作電流流經差動放大電路，即刻放大以基準電壓VREF爲中心與端子D(^之信號位準之微小電位差。由於係差動放大之故，端子D(^來之信號輸入動 -20- 本紙張尺度適用中國國家標準（CNS ) A4規格（21〇X29*7公釐） 526607 A7 __B7 五、發明説明（18) (請先閲讀背面之注意事項再填寫本頁) 作高速。藉由前述啓動控制信號DIE之低位準，差動輸入緩衝器被設爲非活性化。於差動輸入緩衝器之非活性狀態中，在差動放大電路中，並無電力消耗，又，藉由開狀態之預先充電MOS電晶體Mp6之作用，反相器31之輸出也被強制爲低位準。前述啓動控制信號DIE於DDR-SDRAM1藉由寫入指令之寫入動作之指示後，由低位準被主張爲高位準。如此差動輸入緩衝器30在藉由寫入指令之寫入動作之指示後，被活性化之故，在寫入動作被指示之前，差動輸入緩衝器30不會消耗無謂電力。進而，即使接受前述記憶庫主動指令或讀出指令，非活性狀態之資料輸入緩衝器之狀態不變。在藉由記憶庫主動指令或讀出指令之指示中，不活性化差動輸入緩衝器30之故，於記憶庫主動後，無完全沒有寫入指令被指示，在差動輸入緩衝器3 0中，不進行任何無謂之電力消耗。經濟部智慧財產局員工消費合作社印製圖5係顯示作爲依據前述SSTL之差動輸入緩衝器之別的例子之前述資料選通脈衝信號DQS之差動輸入緩衝器。此差動輸入緩衝器40係相互接續一對之差動放大電路之不同極性之輸入端子而構成。即，一方之差動放大電路係由：由P通道型MOS電晶體Mpl 1、Mpl2形成之電流鏡負荷、n通道型差動輸入MOS電晶體Μη13、Μη14、以及η通道型功率開關MOS電晶體Μη15所形成。MOS電晶體Μη13之閘極成爲反轉輸入端子、MOS電晶體Μη14之鬧極成爲非反轉輸入端子。令一方之差動放大電路係由：由Ρ通道型MOS電晶體Μρ21 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐） 21 - "" ' 526607 經濟部智慧財產局員工消費合作社印製 A7 _B7_ 五、發明説明（19) 、Mp2 2形成之電流鏡負荷、η通道型差動輸入MOS電晶體 Μη23、Μη24、以及η通道型功率開關MOS電晶體Μη25所形成。MOS電晶體Μη23之閘極成爲反轉輸入端子、MOS電晶體Mn24之閘極成爲非反轉輸入端子。資料選通脈衝信號DQS被輸入於前述差動輸入MOS電晶體Mnl3與Mn24之閘極，基準電壓VREF被輸入於前述差動輸入MOS電晶體Mnl4與Mn23之閘極，藉由此，可以由分別接續於差動放大電路之單端之輸出節點之CMOS反相器41、42 獲得對於資料選通脈衝信號DQS之互補位準之內部時脈信號 DSCLKT、 DSCLKB。 DSEN係差動輸入緩衝器40之啓動控制信號，被供給於前述功率開關M0S電晶體Mnl5、Mn25之閘極。藉由啓動控制信號DSEN之高位準，差動輸入緩衝器被活性化。於此活性狀態中，動作電流流經差動放大電路，即刻放大以基準電壓VREF爲中心之與端子DQS之信號位準之微小電位差。由於係差動放大之故，由端子D Q S來之信號輸入動作高速。藉由前述啓動控制信號DSEN之低位準，差動輸入緩衝器被非活性化。於差動輸入緩衝器之非活性狀態中，在差動放大電路並無電力消耗。《資料輸入電路》圖6係顯示DR-SDRAM1之資料輸入電路3之一例。在出段配置圖4說明之SSTL規格之差動輸入緩衝器30。差動輸入緩衝器30輸入與資料選通脈衝信號DQS之上升以及下降 (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -22- 526607 A7 B7 五、發明説明（20) (請先閲讀背面之注意事項再填寫本頁) 之各邊緣同步被供給之寫入資料。在差動輸入緩衝器30之次段設置使以前述資料選通脈衝信號之半循環單位被供給之資料以前述資料選通脈衝信號之1循環單位並列閂鎖之閂鎖電路50。此閂鎖電路50例如具有：與資料選通脈衝信號之上升變化同步，閂鎖差動輸入緩衝器30之輸出資料之第1資料閂鎖電路50A，以及與資料選通脈衝信號之下降變化同步，閂鎖差動輸入緩衝器30之輸出資料之第2資料閂鎖電路50B，以及與資料選通脈衝信號之下降變化同步，閂鎖第1資料閂鎖電路50A之輸出資料之第3資料閂鎖電路 50C。前述資料閂鎖電路50A〜50C各藉由主控·被控型閂鎖電路（MSFF)所構成，資料閂鎖電路50A將DSCLKT當成主控段之閂鎖時脈，將DSCLKB當成被控段之閂鎖時脈，資料閂鎖電路50B、50C將DSCLKB當成主控段之閂鎖時脈，將 DSCLKT當成被控段之閂鎖時脈。前述閂鎖時脈DSCLKT、 DSCLKB係與資料選通脈衝信號DQS同步變化之信號。經濟部智慧財產局員工消費合作社印製前述閂鎖電路50之並列輸出資料DINRj、DINF」分別被供給於選擇器閂鎖電路51、52。選擇器閂鎖電路51、52係因應信號DICY0之値選擇並列輸出資料DINR」或DINFj之其中一方，與時脈信號DICLK同步閂鎖選擇之資料。信號DICY0 係因應由外部被供給於列位址閂鎖7之列位址信號（猝發寫入之前端位址）之最下位位元ΑΥ0之邏輯値之信號，選擇器閂鎖電路 51 在 DICY0( = AY0) = 0 時，選擇 DINRj，在 DICY0( = AY0)=1時，選擇DINFj。選擇器閂鎖電路52之選擇控制與其相反。因此，不管最初被輸入之寫入資料之列位址之最下 -23 - 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 526607 A7 B7 五、發明説明（21) 位位元之邏輯値，最下位位元之邏輯値“ 〇 “之資料被閂鎖於選擇器閂鎖電路5 1， “ 1 “之資料被閂鎖於選擇器閂鎖電 (請先閱讀背面之注意事項再填寫本頁) 路52。前述選擇器閂鎖電路51之輸出透過被包含於前述輸入輸出總線2之信號線DINBYOB」，被接續於被分配在對應前述列位址信號之最下位位元爲“〇 “之資料之資料儲存區域之各記憶庫之記憶體陣列。選擇器閂鎖電路52之輸出透過被包含於前述輸入輸出總線2之信號線DINBY0T」，被接續於被分配在對應前述列位址信號之最下位位元爲“ 1 “之資料之資料儲存區域之各記憶庫之記憶體陣列。經濟部智慧財產局員工消費合作社印製圖7係槪略顯示選擇器閂鎖電路與記憶庫之記憶體陣列之接續形態。圖7係顯示各記憶庫爲1個之記憶墊MAT 之例，各記憶墊MAT之記憶體陣列YOB係行位址之最下位位元之邏輯値爲“ 0 “之資料儲存用，記憶體陣列Υ0Τ係行位址之最下位位元之邏輯値爲“ 1 “之資料儲存用。WAmp係每一記憶體陣列之寫入放大器，被包含於對應之資料輸入輸出電路 DIOO 〜DI〇3。YI0WY0T0 〜YI0WY0T3、YI0WY0B0〜 YI0WY0B3係每一記憶體陣列之寫入放大器WAmP之活性化控制信號。由上述資料輸入電路3之說明可以理解地’於DDR-SDRAM1中，與同步於時脈信號CLK之資料選通脈衝信號 DQS之上升以及下降之雙方同步，資料由外部被輸入’ DDR -SDR.AM1之內部之寫入動作係以時脈信號CLK之週期爲最小單位進行。雖然省略詳細之說明’但是’關於資料讀出動本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -24 · 526607 A7 B7 經濟部智慧財產局員工消費合作社印製五、發明説明（22) 作’ SDRAM之內部動作時機與對外部之輸出動作時機之關係係相同。《DDR-SDRAM之控制電路》圖8係DDR-SDRAM之控制電路12之前段、圖9係相同之控制電路1 2之後段之詳細之一例以寫入控制系爲主體而顯示之圖。圖8之CLK輸入緩衝器60、指令系輸入緩衝器61、以及 DQS輸入緩衝器40係前述SSTL規格之差動輸入緩衝器。DQS 輸入緩衝器40係如圖5所示，CLK輸入緩衝器60係具備以 CLK、CLKb爲差動輸入之差動放大電路以作爲出段之差動輸入緩衝器，藉由動作電源之投入被活性化，響應功率下降模式之指示被非活性化。指令系輸入緩衝器6 1雖然與圖 4之差動輸入緩衝器同樣構成，但是藉由動作電源之投入被活性化，響應功率下降模式之指示被非活性化。 CLK輸入緩衝器60之輸出被供給於1發脈衝產生電路62 ，藉由此，各種內部時脈信號ACLKB、BCLKB、CCLKB、 DCLKB被產生。被輸入指令系輸入緩衝器61之各種信號CSb、RASb、 CASb、WEb在指令解碼電路63被解碼，響應前述之動作模式之內部控制信號被產生。ACTi係在藉由記憶庫主動指令，記憶庫主動被指示時，將以記憶庫選擇信號被選擇之記憶庫活性化之控制信號。後綴i係意味記憶庫號碼。後綴i之意味在其它信號也相同。WT、WTY係響應藉由寫入指令之 (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -25- 526607 A7 B7 五、發明説明（23) (請先閱讀背面之注意事項再填寫本頁) 寫入動作之指示被活性化。WTY與WT相比，活性化時機比較早。信號WTL2係藉由移位寄存器64A使信號WT延遲之信號。RD係藉由讀出指令，讀出動作被指示時，被活性化。 PREi係藉由預先充電指令，預先充電被指示時，活性化以記憶庫選擇信號被選擇之記憶庫之控制信號。 RWWi係寫入動作被指示時之行選擇系基準控制信號，被設爲每一記憶庫之信號。於寫入動作中，行選擇時機係在寫入指令之指示起2時脈循環後之故，信號RWWi在移位寄存器電路64B被延遲，由被延遲之信號RWWi，與內部時脈信號BCLKB同步之一發脈衝之信號RWi被由一發脈衝產生電路64C輸出。經濟部智慧財產局員工消費合作社印製藉由前述指令解碼器電路63之解碼結果，被反映於圖 9之模式狀態電路6 6之各種旗標（RSFF )。旗標係由設定·重置型之正反器所形成，S爲設定端子、R爲重置端子之意。BAi ( i = 0〜3)係顯示主動狀態被指示之記憶庫。 BEND係顯示猝發動作之終了之信號，BBH系顯示猝發寫入動作中之信號。信號BWTY、BDRY、ΒΒΥι係使信號BWT、 BRD、ΒΒΝι與時脈信號BCLKB同步加以閂鎖之信號。依據以前述信號BBi爲基本所產生之列狀態信號BBYi，寫入脈衝產生電路67以記憶庫別產生記憶體陣列之前述選擇信號 YI0WY0T0〜YI0WY0T3、YI0WY0B0〜YI0WY0B3。寫入時脈 DICLK係使信號RWWSTOR與時脈信號DCLKB同步力口以問鎖之信號。圖10係顯示列位址輸入系之方塊圖。位址緩衝器5係前 ^紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐) .26 - 526607 A7 ____B7_ 五、發明説明（24) 述S STL規格之差動輸入緩衝器。位址緩衝器5雖與圖4之差動輸入緩衝器同樣地構成，卻是藉由動作電源之投入被活性化，響應功率下降模式之指示被非活性化。列位址閂鎖7具有主控、被控型之閂鎖電路70、移位寄存器電路7 1 、以及多路轉換器72。爲了使對於記憶體單元之寫入設爲由藉由寫入指令之寫入動作之指示後時脈信號CLK之2循環以後，在寫入動作被指示之情形，在移位寄存器電路7 1被延遲之位址信號以多路轉換器72被選擇。在讀出動作被指示之情形，多路轉換器72直接選擇閂鎖電路70之輸出。行位址計數器10與YCLK同步，進行增量動作。猝發結束檢測電路73係對於被預置在閂鎖電路70之猝發開始位址，列位址計數器1 0之輸出位址到達猝發數時，主張猝發結束信號 BEND。有別於前述閂鎖電路70另具有開始位址閂鎖電路74，保持行位址之最下位位元A Y 0。因應被保持於此之信號 CAY0W之邏輯値之選擇信號DICY0與前述時脈信號DICLK同步，在一發脈衝產生電路75被產生。此處，整理控制電路1 2之資料寫入用之構成而說明之。藉由寫入指令，寫入動作被指示，信號W T Y —有脈衝變化，與時脈BCLKB同步，該信號WTY被閂鎖於閂鎖電路 65A，資料輸入緩衝器30之啓動信號DIE被主張高位準。之後，與資料選通脈衝信號DQS同步被供給之寫入資料如圖8 所示般地，與由輸入緩衝器40被輸出之信號DSCLT、 DSCLKB同步被輸入閂鎖電路50。控制輸入由閂鎖電路50並 (請先閲讀背面之注意事項再填寫本頁) 裝· 訂經濟部智慧財產局員工消費合作社印製本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -27- 526607 A7 B7 五、發明説明（25) (請先閲讀背面之注意事項再填寫本頁) 列被輸出之資料之則述選擇器問鎖電路5 1、5 2 (參考圖6 )之選擇動作以及閂鎖動作之時機信號DIC L K係在圖9之寫入系解碼電路65 B被產生。由選擇器閂鎖電路51、52與前述時機信號DICLK同步’被供給於輸入輸出總線2之資料之寫入位址控制用之列時脈信號YCLK由圖8之指令解碼電路63 內之解碼邏輯65C被輸出。與此列時脈信號YCLK同步，寫入資料被寫入列位址。猝發數份之寫入資料之位址計數動作之終了係在圖1 0之猝發結束檢測電路73被檢測，猝發結束信號BEND被脈衝變化。此變化爲猝發寫入之最後之寫入列位址之產生確定之狀態，在列位址系動作上與寫入動作之終了等效。與此變化同步，由圖9之模式狀態電路66被輸出之信號BWT被設爲無效，接受此之閂鎖電路65A使資料輸入緩衝器30之啓動信號DIE無效。藉由此，差動輸入緩衝器30之功率開關MOS電晶體Mn5(參考圖4 )被設爲關閉狀態，被非活性化。《DDR-SDRAM之寫入動作時機》經濟部智慧財產局員工消費合作社印製圖11係顯示DDR-SDRAM之猝發數4之寫入動作時機。在時刻t0，與時脈信號CLK同步，行位址選通脈衝·記憶庫主動指令（記憶庫主動指令Active )被發行，行位址信號（X-Add )被供給。藉由此記憶庫主動指令，被選擇之記憶庫之信號ACTi被脈衝變化，信號ΒΑι被主張。雖無特別圖示，但是，藉由此，於被選擇之記憶庫中，因應行位址信號之字元線被選擇，選擇端子被接續於該字元線之記憶體本纸張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） · 28 - 526607 A7 B7 五、發明説明（26) 單元之記憶資訊被讀出於各別之互補位元限，在讀出放大器被放大。 (請先閱讀背面之注意事項再填寫本頁) 在時刻tl ’與時脈信號CLK同步，列位址·寫入指令（ Wnte )被發行，列位址信號（γ-Add )被供給。藉由此歹[J 位址·寫入指令，依序信號WTY、WT、RWWi被脈衝變化，差動輸入緩衝器30之啓動控制信號DIE被主張爲高位準（時刻t2 )’藉由此，差動輸入緩衝器3〇由非活性狀態被成活性狀態。此時，資料選通脈衝信號DQS對於時刻tl之下一時脈信號CLK之上升緣，在±〇.25Tck之容許誤差之範圍內上升變化，例如，與DQS之上升以及下降之各變化同步，寫入資料 Dl、D2、D3、D4被供給。Tck與時脈信號同步。經濟部智慧財產局員工消費合作社印製寫入資料D1被供給時，差動輸入緩衝器30已經被活性化，依序被供給之資料D1〜D4與由輸入緩衝器40被輸出之信號DSCLKT、DSCLKB同步，被輸入閂鎖電路50。閂鎖電路 50在時刻t3，並列化Dl、D2輸出，在時刻t4，並列化D3、D 4輸出。對於被並列輸出之資料，與時機信號DICLK之最初之變化9時刻t2a)同步，因應信號DICY0之邏輯値，進行藉由前述選擇器閂鎖電路51、52 (參考圖6 )之輸入選擇之判定，依循該判定結果，與之後之時機信號DICLK之變化（時刻t3 a、t4a)同步，寫入資料由閂鎖電路51、52被供給於輸入輸出總線 2 ( DINBY0B]、DINBYOTj )。對於被供給於輸入輸出總線2之寫入資料之對記憶體單元之寫入動作成爲時刻t3a之後，與行時脈信號YCLK同步 ^氏張尺度適用中國國家標準（CNS1A4規格（210X297公釐） -29- " 526607 A7 B7 五、發明説明（27) (請先閱讀背面之注意事項再填寫本頁) (時刻t3b )，資料Dl、D2寫入用之歹U位址信號CAa由行位址計數器10被輸出。在行時脈信號YCLK之後，與脈衝變化同步（時刻t4b )，資料D3、D4寫入用之列位址信號CAa由行位址計數器10被輸出。藉由此，資料Dl、D2以及D3、D4 被寫入指定之記憶體單元。猝發數份之寫入資料之位址計數器動作之終了在猝發結束檢測電路73被檢測出，猝發結束信號BEND在時刻t5被脈衝變化。此變化爲猝發寫入之最後之寫入列位址之發生確定之狀態，在列位址系動作上，與寫入動作之終了係等效之故，與此變化同步，由圖9之模式狀態電路66被輸出之信號BWT被設爲無效，接受此之閂鎖電路65A使資料輸入緩衝器30之啓動信號DIE無效。藉由此，差動輸入緩衝器30 被設爲非活性狀態。經濟部智慧財產局員工消費合作社印製圖1 2係作爲圖1 1之比較例，顯示SDR-SDRAM之寫入動作時機。SDR-SDRAM係與時脈信號CLK同步，與列位址·寫入指令一齊地，寫入資料也被供給。因此，在藉由寫入指令之寫入動作之指示後，活性化資料輸入緩衝器之故，變成來不及。因此，與藉由記憶庫主動指令之行位址系動作之指示（信號ACTi之脈衝變化）同步，資料輸入緩衝器之啓動信號DIOFF被主張爲低位準，藉由此，資料輸入緩衝器被活性化。此狀態被維持至接著之藉由預先充電指令（Pre)預先充電動作被指示（信號PREi之脈衝變化）爲止。因此，在記憶庫主動後，藉由寫入指令之寫入被指示爲止，又，寫入動作終了，預先充電動作被指示爲止，又 -30- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 526607 A7 B7 五、發明説明（28) (請先閱讀背面之注意事項再填寫本頁) ，記憶庫主動之後，只被發行讀出指令，寫入指令未被發行時，資料輸入緩衝器沒有動作之必要，其間，由於資料輸入緩衝器被繼續活性化，消耗無謂之電力。在DDR-SDRAM 1如原樣適用此種資料輸入緩衝器之活性化控制，由於資料輸入緩衝器之SSTL介面規格之故，可以預想會消耗無法與圖1之DDR-SDRAM1比較之很多之無謂的電力。經濟部智慧財產局員工消費合作社印製圖1 3係顯示將本發明適用於位址輸入緩衝器之情形的動作時機圖。圖13之例係假定圖1之DDR-SDRAM之位址輸入時機由指令輸入延遲時脈信號CLK之1循環份之規格者。即，如圖13所示般地，記憶庫主動指令（Active)之後，延遲時脈信號CLK之1循環，被設爲行位址選通脈衝之時機，行位址信號（X-Add )被供給，列位址·寫入指令（Wnte )之後，延遲時脈信號CLK之1循環，被當成列位址選通脈衝之時機，列位址信號（Y-Add)被供給。此時，藉由記憶庫主動之指示，信號ACT!與脈衝被變化同步，又，藉由寫入指令之寫入動作之指示，信號WT與脈衝被變化同步，又，雖然未圖示出，但是，藉由列位址·讀出指令之讀出動作之指示，讀出信號與脈衝被變化同步，分別主張位址輸入緩衝器之活性化控制信號AIE，活性化位址輸入緩衝器。位址輸入緩衝器之非活性化可以等待藉由位址輸入緩衝器之位址輸入動作完了之時機進行，例如，也可以使之與列系時脈信號CCLKB之指定的變化同步。對於位址輸入緩衝器如也在動作之指示後，進行活性化控制，可以降低在SSTL規格之位址輸入緩衝器所被消耗本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） .〇1 ' 一經濟部智慧財產局員工消費合作社印製 526607 A7 _B7 五、發明説明（29) 之電力。以上雖然依據實施形態具體說明藉由本發明者所完成之發明，但是本發明並不限定於上述者，在不脫離其之要旨之範圍內，不用說可以有種種變更之可能。例如，動作被指示後，被活性化控制之輸入緩衝器並不限定於資料以及位址之輸入緩衝器，也可以爲其它之控制信號之輸入緩衝器。又，SSTL規格之輸入緩衝器並不限定於圖4以及圖5所說明之差動輸入緩衝器，可以適當變更。又，產生資料輸入緩衝器之啓動控制信號之DIE之邏輯理論或產生其之中間信號之產生理論也不限定於上述，可以適當變更。又，SDRAM之資料輸入輸出端子之數目並不限定於16位元，也可以爲8位元、4位元。又，SDRAM之記憶庫之數目、記憶庫之記憶墊以及記憶體陣列之構成也不限於上述，可以適當變更。在以上說明中，主要雖就藉由本發明者所完成之發明適用於成爲其之背景之利用領域之DDR-SDRAM之情形做說明，但是，本發明並不限定於此，例如也可以將DDR-SDRAM廣泛應用於被稱爲構裝於晶片（on-chip)之微電腦或系統LSI或加速器等之半導體裝置。如簡單說明依據於本案所揭示之發明之中所代表者而獲得之效果，則如下述。即，於具有可以輸入對記憶體部之寫入資料之資料輸入緩衝器之半導體裝置，在接受對於前述記憶體部之寫入動作之指示後，使資料輸入緩衝器由非活性狀態變化爲活 (請先閲讀背面之注意事項再填寫本頁) 【裝. 訂本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -32- 526607 Α7 Β7 五、發明説明（30) (請先閱讀背面之注意事項再填寫本頁) 性狀態。前述資料輸入緩衝器例如係具有醫治SSTL規格之介面規格之差動輸入緩衝器，於該活性狀態中，流經貫通電流，即使是小振幅之微小的變化也可以即刻追從，輸入信號。此種之輸入緩衝器在接受對於前述記憶體部之寫入動作之指示後，才開始被設爲活性狀態之故，可以降低在寫入動作被指示前，預先資料輸入緩衝器被設爲活性狀態而消耗無謂之電力。在前述半導體裝置之合適例之SDRAM之情形，在藉由記憶庫主動指令或讀出指令之指示爭，不活性化資料輸入緩衝器之故，在記憶庫主動後，如完全無寫入指令被指示，在資料輸入緩衝器中並不進行任何之電力消耗。立於與前述資料輸入緩衝器同樣之觀點之輸入緩衝器控制也可以適用於位址輸入緩衝器等。接受前述記憶庫主動指令、前述讀出指令或前述寫入指令後，使前述位址輸入緩衝器由非活性狀態變化爲活性狀態，之後，等待與前述時脈信號同步之一定循環期間之經過，使位址輸入緩衝器由活性狀態變化爲非活性狀態。經濟部智慧財產局員工消費合作社印製藉由以上，可以提供能夠降低由於資料輸入緩衝器等之外部介面緩衝器之電力消耗之半導體裝置。圖面之簡單說明圖1係顯示本發明之半導體裝置之一例之DDR — SDR A Μ之方塊圖。圖2係顯示SSTL2(等級II)之電路構成例之電路圖。 -33- 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐） 526607 A7 ___B7 五、發明説明（31) 圖3係以SSTL2(等級2)之信號之規格爲例之說明圖。 (請先閱讀背面之注意事項再填寫本頁) 圖4係顯示依據SSTL之差動.輸入緩衝器之具體例之資料輸入電路之輸入出段緩衝器之電路圖。圖5係顯示依據SSTL之差動輸入緩衝器之別的例之資料選通脈衝信號DQS之差動輸入緩衝器之電路圖。圖6係顯示DR-SDRAM1之資料輸入緩衝器之一例之方塊圖。圖7係槪略顯示選擇閂鎖電路與記憶體庫之記憶體陣列之接續形態之說明圖。圖8係以寫入控制系爲主體顯示DDR-SDRAM之控制電路之前段之方塊圖。圖9係以寫入控制係爲主體顯示DDR-SDRAM之控制電路之後段之方塊圖。圖1 0係以列位址（c ο 1 u m n a d d r e s s )輸入系爲例顯示之方塊圖。圖11係以DDR-SDRAM1之猝發（burst)數4之寫入動作時機爲例顯示之時機圖。經濟部智慧財產局員工消費合作社印製圖12係與圖11之比較例，顯示SDR-SDRAM之寫入動作時機之時機圖。圖1 3係以使本發明適用於位址輸入緩衝器之情形之動作時機爲例顯示之時機圖。主要元件對照表 3 資料輸入電路 -34- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X29*7公釐） 526607 A7 B7 五、發明説明（32) 4 料輸出電路 5 位址緩衝器 6 行位址閂鎖 7 列位址閂鎖 8 記憶庫 c巳已擇器 9 模式寄存器 10 列位址計數器 11 更新計數器 12 控制電路 13 DLL1 隱路 14 DQS；緩: 衝] 器 64A，64B 移位寄存器 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製本纸張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -35 -

Claims

526607 A8 B8 C8 D8 六、申請專利範圍附件2 第89 1 1 6458號專利申請案中文申請專利範圍修正本厂一 ,_ j 民國92年2月η日修正

(請先閲讀背面之注意事項再填寫本頁) 1. 一種半導體裝置，包含：多數資料端；多數資料輸入緩衝器，提供與該等資料端相關，每一資料輸入緩衝器具有一作動狀態，於該狀態中，一通過電流實質一直流動於其中；及 . 多數記憶體部，每一記憶體部包含多數記憶體單元；及其中在接收一予以作用於一相關記憶體部上之寫入操作指令後，每一資料輸入緩衝器係由一非作動狀態改變爲一作動狀態，使得該作動狀態的通過電流的流動並未被致能，直到用以寫入操作之指令接收後爲止。 2 . —種時鐘同步半導體裝置，包含：多數資料端；經濟部智慧財產局員工消費合作社印製多數資料輸入緩衝器，提供與該等資料端相關，每一資料輸入緩衝器具有一作動狀態，於該狀態中，一通過電流實質一直流動於其中；一時鐘終端，接收一時鐘信號；及多數記憶體部，每一記憶體部包含多數記憶體單元；及其中一寫入操作及一讀取操作係反應於該時鐘信號，本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 526607 A8 B8 C8 「 D8 六、申請專利範圍而被執行，該寫入操作係將資料寫入多數記憶體單元中， (請先閱讀背面之注意事項再填寫本頁) §賣取操作係將資料由多數記憶體單元讀出，及每一資料輸入緩衝器在接收用以將資料寫入至相關多數記憶體單元指令的命令後，由一非作動狀態改變爲一作動狀態，使得該輸入緩衝器的作動狀態的通過電流的流動未被致能，直到該命令被接收後爲止。 3 ·如申請專利範圍第丨項所述之半導體裝置，其中該每一資料輸入緩衝器係被建構以接收SSTL信號。 4 .如申請專利範圍第2項所述之半導體裝置，其中一由提供寫入操作之指令之一時鐘信號週期後之時鐘信號週期看來，與資料選通信號同步的資料供給係被界定以用於每一資料輸入緩衝器。 5 .如申請專利範圍第4項所述之半導體裝置，更包含資料閂鎖電路，其閂鎖住由該等資料輸入緩衝器輸入的資料，及其中該資料閂鎖電路係能同步於資料選通信號的上升及下降緣的相關改變，而連續閂鎖輸入至資料輸入緩衝器的資料並能與資料選通信號之一或多數週期爲單位，並聯供給資料給該等記憶體單元。經濟部智慧財產局員工消費合作社印製 6 .如申請專利範圍第5項所述之半導體裝置，其中當等待用於資料閂鎖電路中之寫入操作之最後寫入資料的閂鎖時，每一資料輸入緩衝器作由作動狀態被控制爲一非作動狀態。 7 ·如申請專利範圍第1項所述之半導體裝置，其中該每一資料輸入緩衝器爲一差動輸入緩衝器，其係當電源本紙張尺度適用中賴家標準（CNS )八4祕（210X297公釐) ~ ------- 經濟部智慧財產局員工消費合作社印製 526607 A8 B8 C8 __ D8 六、申請專利範圍導通時被帶至作動狀態，及當電源關閉時被帶至非作動狀態。 8 ·如申請專利範圍第7項所述之半導體裝置，其中一由提供寫入操作之指令之一時鐘信號週期後之時鐘信號週期看來，與資料選通信號同步的資料供給係被界定以用於每一資料輸入緩衝器。 9 .如申請專利範圍第8項所述之半導體裝置，更包含資料閂鎖電路，其閂鎖住由該等資料輸入緩衝器輸入的資料，及其中該資料閂鎖電路係能同步於資料選通信號的上升及下降緣的相關改變，而連續閂鎖輸入至資料輸入緩衝器的資料並能與資料選通信號之一或多數週期爲單位，並聯供給資料給該等記憶體單元。 I 〇 _如申請專利範圍第9項所述之半導體裝置，其中當等待用於資料閂鎖電路中之寫入操作之最後寫入資料的閂鎖時，每一資料輸入緩衝器作由作動狀態被控制爲〜非作動狀態。 II .如申請專利範圍第丨項所述之半導體裝置，其中曰亥每一貪料輸入緩衝器係同步於一寫入操作的完成，而由一作動狀態被控制至一非作動狀態。 12· —種半導體裝置，包含：多數資料端；多數資料輸入緩衝器，被提供與該等多數資料端相關，每一資料輸入緩衝器具有一作動狀態，該作動狀態中，一通過電流係實質一直流動於其中；本紙張尺度適用中關家標準（CNS ) ( 210X297公釐) ~ --- (請先閱讀背面之注意事項再填寫本頁) -裝_ 絲 526607 A8 B8 C8 D8 六、申請專利範圍一時鐘終端，接收一時鐘信號； (請先閲讀背面之注意事項再填寫本頁) 多數記憶體單元，具有相關選擇端連接至相關字元線及相關資料輸入/輸出端連接至相關位元線；及一控制電路，同步於該時鐘信號而控制資料寫入記憶體單元的操作及資料由記憶體單元讀取的讀取操作；及其中該控制電路基於依據一寫入命令之行位置而提供用於具特定位元線之資料寫入操作之指令並在寫入命令接收後，將每一資料輸入緩衝器由非作動狀態改變爲作動狀態，使得該輸入緩衝器的作動狀態的通過電流的流動並未被致能，直到接收到寫入命令後爲止。 1 3 .如申請專利範圍第1 2項所述之半導體裝置，其中該控制電路更依據一排作動命令，基於一列位置，而提供用於字元線選擇操作之指令；依據一讀取命令，基於一行位置，而提供用於具有指定位元線之資料讀取操作之指令；及依據一預充電命令，而提供用以啓始每一字元線的指令。經濟部智慧財產局員工消費合作社印製 14 .如申請專利範圍第13項所述之半導體裝置，其中當該排作動命令或讀取命令被接收時，該控制電路並未由非作動狀態改變每一資料輸入緩衝器的狀態。 1 5 .如申請專利範圍第1 3或1 4項所述之半導體裝置，其中上述之每一貪料輸入緩衝器係爲一差動輸入緩衝，其係當電源導通時被帶至作動狀態及當關閉電源時被帶至非作動狀態。 1 6 .如申請專利範圍第1 5項所述之半導體裝置，其本紙張尺度適财關家標準（CNS ) A4^ ( 21GX297公嫠) ~ - ' 526607 A8 B8 C8 D8 六、申請專利範圍 ~ 中一由提供寫入操作之指令之一時鐘信號週期後之時鐘信號週期看來，與資料選通信號同步的資料供給係被界定以用於每一資料輸入緩衝器。 (請先閱讀背面之注意事項再填寫本頁) 1 7 ·如申請專利範圍第1 6項所述之半導體裝置，更包含第一資料閂鎖電路，其同步於資料選通信號的上升緣的變化，而閂鎖住由該等資料輸入緩衝器輸入的資料；第二資料閂鎖通路，其同步於資料選通信號之下降邊緣的變化，而閂鎖由資料輸入緩衝器輸入之資料；及第三資料閂鎖電路，其同步於資料選通信號的下降邊緣的改變，而閂鎖被閂鎖於第一資料閂鎖電路中之閂鎖資料；及其中該第二資料閂鎖電路的輸出被提供與該第三資料閂鎖電路的輸出並聯，以允許其供給至記憶體單元。 1 8 .如申請專利範圍第1 5項所述之半導體裝置，其中該每一資料輸入緩衝器係同步於寫入命令之寫入操作的完成，而由作動狀態被控制爲非作動狀態。經濟部智慧財產局員工消費合作社印製 i 9 .如申請專利範圍第丨5項所述之半導體裝置，其中當等待用於第二及第三資料閂鎖電路中之寫入命令之寫入操作之最終寫入資料閂鎖時，每一資料輸入緩衝器被由作動狀態控制至非作動狀態。 20 . —種半導體裝置，包含：一資料端，以接收資料；一差動放大器，連接至該資料端；及多數記憶體單元，其中該差動放大器係在接收用於多數記憶體單元的寫 -5 - 本紙張尺度適用中國國家標準（CNS〉A4規格（210X297公釐） 526607 A8 B8 C8 D8___ 六、申請專利範圍入操作的指令後被由非作動狀態改變至作動狀態。 (請先閲讀背面之注意事項再填寫本頁) 2 1 .如申請專利範圍第20項所述之半導體裝置，其中該差動放大器包含一電源開關，及其中該差動放大器當電源開關爲導通時呈作動狀態，並當電源開關關閉時爲非作動狀態。 22 ·如申請專利範圍第20項所述之半導體裝置，其中一由提供寫入操作指令之時鐘信號週期後的一時鐘信號週期看來，與資料選通信號同步的資料供給係被界定用於該差動放大器。 - 23 _如申請專利範圍第20項所述之半導體裝置，更包含：一時鐘輸入端，以接收一時鐘信號；及一資料選通端，以接收一資料選通信號，其中該資料端同步於該資料選通信號接收該資料。 24 .如申請專利範圍第20項所述之半導體裝置，其中上述之半導體裝置爲一 DDR記憶體。 25· —種半導體裝置，包含：多數資料端；經濟部智慧財產局員工消費合作社印製多數差動資料輸入緩衝器，分別連接至該等多數資料端；一時鐘端，以接收一時鐘信號；及多數記憶體單元，其中一資料寫入至多數記憶體單元的操作與資料由多數讀記憶體單元讀出之操作係反應於該時鐘信號加以執行，及其中在接收寫入資料至多數記憶體單元的命令 -6- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐）經濟部智慧財產局員工消費合作社印製 526607 A8 B8 C8 D8 六、申請專利範圍後，該差動資料輸入緩衝器係由一非作動狀態改變至一作動狀態，及其中於作動狀態之多數差動資料輸入緩衝器的個別通過電流係大於在非作動狀態之差動資料輸入緩衝器之個別通過電流。 26·如申請專利範圍第25項所述之半導體裝置，其中該每一差動資料輸入緩衝器包含一電源開關，及其中當電源開關爲導通時，則每一差動資料輸入緩衝器係於作動狀態，及當電源開關關閉時，爲非作動狀態。 27 .如申請專利範圍第25項所述之半導體裝置，·更包含：一資料選通端，以接收一資料選通信號，其中該等多數資料端同步於該資料選通信號接收資料。 28 .如申請專利範圍第25項所述之半導體裝置，其中該半導體裝置爲一 DDR記憶體。 29· —種半導體裝置，包含：一資料端，以接收資料；一差動放大器，連接至該資料端並包含一開關電路被 ***該差動放大器的電流路徑中；及多數記憶體單元，其中該開關電路係於接收用於多數記憶體單元的寫入操作的指令後，由一關閉狀態改變至一導通狀態。 3 0 ·如申請專利範圍第2 9項所述之半導體裝置，其中上述之開關電路包含一 MOS電晶體。 3 1 .如申請專利範圍第2 9項所述之半導體裝置，其中一由提供寫入操作指令之時鐘信號週期後的一時鐘fe號本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） (請先閲讀背面之注意事項再填寫本頁) -裝· 锑 526607 A8 B8 C8 D8 經濟部智慧財產局員工消費合作社印製六、申請專利範圍週期看來，與資料選通is號问步的貪料供給係被界定用於該差動放大器。 3 2 .如申請專利範圍第2 9項所述之半導體裝置，更包含：一時鐘輸入端，以接收一時鐘信號；及一資料選通端，以接收一資料選通信號，其中該資料端與資料選通信號同步接收該資料。 3 3 ·如申請專利範圍第2 9項所述之半導體裝置，其中上述半導體裝置爲一 DDR記憶體。 34 . —種半導體裝置，包含： . 多數資料端；多數資料輸入緩衝器，提供與多數資料端相關；及多數記憶體部，每一記憶體部包含多數記憶體單元；其中該每一資料輸入緩衝器係於接收予以作用於一相關記憶體部上之寫入操作的指令後，由一非作動狀態改;變至一作動狀態；及其中該每一資料輸入緩衝器係爲一差動輸入緩衝器，其係當其一電源開關被導通時被帶至一作動狀態，及當電源開關被關閉時，被帶至一非作動狀態。 35 .如申請專利範圍第33或34項所述之半導體裝置，其中一由提供寫入操作指令之時鐘信號週期後的一時鐘信號週期看來，與資料選通信號同步的資料供給係被界定用於該資料輸入緩衝器。 36·如申請專利範圍第35項所述之半導體裝置，更包含資料閂鎖電路，其閂鎖由資料輸入緩衝器輸入的資料

(請先閲讀背面之注意事項再填寫本頁) 裝- 、言絲 526607 A8 B8 C8 D8 六、申請專利範圍 (請先閲讀背面之注意事項再填寫本頁} ，以及，其中該資料閂鎖電路能同步資料選通信號之上升及下降緣的個別變化，而連續地閂鎖輸入至資料輸入緩衝器資料，並能並聯以一週期或更多週期之資料選通信號爲單位，供給資料至記憶體單元。 37.如申請專利範圍第36項所述之半導體裝置，其中當等待於資料閂鎖電路中之寫入操作的最終寫入資料的閂鎖時，資料輸入緩衝器係被控制由作動狀態至非作動狀育§ 〇 38 . —種時鐘同步半導體裝置，包含： · 多數資料端；多數資料輸入緩衝器，被提供以相關於多數資料端；一時鐘終端，接收一時鐘信號；及多數記憶體部，每一記憶體部包含多數記憶體單元；及經濟部智慧財產局員工消費合作社印製其中寫入資料至多數記憶體單元的寫入操作及由多數記憶體讀取資料的讀取操作係反應於該時鐘信號加以執行；在接收用以提供寫入資料指令至一相關多數記憶體單元的命令後，該每一資料輸入緩衝器係由一非作動狀態改變爲作動狀態；及該每一輸入緩衝器爲一差動輸入緩衝器，其係藉由一電源開關的導通而帶至作動狀態及藉由關閉電源開關而爲非作動狀態。 39 . —種半導體裝置，包含；多數資料終端；多數資料輸入緩衝器，提供以相關於每一資料終端本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 526607 經濟部智慧財產局員工消費合作社印製 A8 B8 C8 D8 六、申請專利範圍 5 一時鐘終端，其接收一時鐘信號；多數記憶體單元，每一具有個別選擇端連接至一相關字元線及相關資料輸入/輸出端連接至相關位元線；及一控制電路，其同步於時鐘信號，控制寫入資料至記憶體單元的操作及由記憶體單元讀出資料的操作；其中該控制電路依據寫入命令基於一行位置，而提供用於具有每一特定位元線之資料寫入操作的指令—，並在寫入命令接收後，將每一資料輸入緩衝器由非作動狀態改變爲一作動狀態；及其中該控制電路更依據一排作動命令，基於一列位置，而提供一用於該字元線選擇操作之指令，並依據一讀取命令，基於一行位址而提供具有每一特定位元線的資料讀取操作的指令，並依據一預充電命令，而提供於於每一*字兀線啓始用之指令。 4 0 ·如申請專利範圍第3 9項所述之半導體裝置，其中該控制電路當接收到一排作動命令或讀取命令時，並未由非作動狀態改變每一資料輸入緩衝器的狀態。 41 ·如申請專利範圍第39或40項所述之半導體裝置，其中該每一資料輸入緩衝器係爲一差動輸入緩衝器，其係藉由導通其電源開關而被帶至一作動狀態及藉由關閉其電源開關而被帶到一非作動狀態。 42 ·如申請專利範圍第4 1項所述之半導體裝置，其本紙張尺度適用中國國家標準（CNS ) A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) -----I n - ΙΊ--I»- n ------訂-----. 526607 A8 B8 C8 D8 六、申請專利範圍 (請先閱讀背面之注意事項再填寫本頁) 中一由提供寫入操作指令之時鐘信號週期後的一時鐘信號週期看來，與資料選通信號同步的資料供給係被界定用於該每一資料輸入緩衝器。 43 ·如申請專利範圍第42項所述之半導體裝置，更包含第一資料閂鎖電路，其閂鎖由每一資料輸入緩衝器輸入的資料與該資料選通信號的上升緣改變同步，第二資料閂鎖電路，其閂鎖由每一資料輸入緩衝器輸入的資料與資料選通信號的下降緣改變同步，及第三資料閂鎖電路，其閂鎖被閂鎖於第一資料閂鎖電路中之資料與資料選通信號的下降緣改變同步，及其中該第二資料閂鎖電路的輸出係與第三資料閂鎖電路的輸出並聯提供，以允許其供給至記憶體單元。 44 .如申請專利範圍第41項所述之半導體裝置，其中該每一資料輸入緩衝器係被同步於爲寫入命令之寫入操作的完成，而被控制由作動狀態至非作動狀態。經濟部智慧財產局員工消費合作社印製 45 .如申請專利範圍第4 1項所述之半導體裝置，其中該每一資料輸入緩衝器係當等待於第二及第三資料閂鎖電路中之寫入命令之寫入操作的最終寫入資料的閂鎖，而被控制由作動狀態至非作動狀態。 46 · —種依據一命令而作動之半導體裝置，包含：一資料端，接收資料；一差動放大器，連接至該資料端；及多數記憶體單元，每一單元需要被更新，其中，在由寫入命令發出到下一命令發出的時間段中本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐~ " 526607 A8 B8 C8 D8 __ 六、申請專利範圍，該差動放大器係由一作動狀態改變至一非作動狀態，使得該差動放大器的功率消耗較少。 47 .如申請專利範圍第46項所述之半導體裝置，其中，由寫入命令發出至下一命令發出的時間段中，該差動放大器係由該作動狀態改變爲非作動狀態，在該寫入資料被寫入至記憶體單元後。 48 .如申請專利範圍第46項所述之半導體裝置，其中，由寫入命令發出至下一命令發出的時間段中，該差動放大器係當中寫入命令發出後經過預定週期後，被由作動狀態改變至爲非作動狀態。 49 · 一種依據一命令作動之半導體記憶體，包含：一資料端，接收資料；一差動放大器，連接至該資料端；及多數記憶體單元，每一單元需要更新，其中，在由寫入命令發出經過預定週期後，該差動放大器係由一作動狀態改變至一非作動狀態，因而使該差動放大器的功率消耗較少。 50 . —種依據一命令作動之半導體記憶體，包含：一資料端，接收資料；一差動放大器，連接至該資料端；及多數記憶體單元，每一單元需要被更新操作，其中在該寫入命令發出經預定週期後，該差動放大器係由第一狀態改變至一第二狀態，其中第一狀態中之差動放大器的通過電流係大於第二本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） (請先閱讀背面之注意事項再填寫本頁) 裝. 、1T 經濟部智慧財產局員工消費合作社印製 526607 A8 B8 C8 D8 六、申請專利範圍狀態中之差動放大器的通過電流。 5 1 · —種依據一命令作動之半導體記憶體，包含：一資料端，接收資料； (請先閱讀背面之注意事項再填寫本頁) 一差動放大器，連接至該資料端；及多數記憶體單元，每一單元需要被更新操作，其中在該寫入命令發出到下一命令發出的時間段中，在由寫入命令發出至下一命令發出的時間段中，在由寫入命令發出後經過預定週期後，該差動放大器係由第一狀態改變至一第二狀態， . 其中第一狀態中之差動放大器的通過電流係大於第二狀態中之差動放大器的通過電流。 52 . —種依據一命令作動之半導體記憶體，包含：一貪料端，接收資料；一差動放大器，連接至該資料端；及多數記憶體單元，每一單元需要被更新操作，其中在 S亥寫入叩令發出到下一*命令發出的時間段中，在寫入資料被寫入至記憶體單元後，該差動放大器係由第一狀態改變至一第二狀態，經濟部智慧財產局員工消費合作社印製其中第一狀態中之差動放大器的通過電流係大於第二狀態中之差動放大器的通過電流。 53. —種依據一命令作動之半導體記憶體，包含：一端，接收信號；一差動放大器，連接至該端；及多數記憶體單元，本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 526607 A8 B8 C8 D8 六、申請專利範圍其中在一第一命令發出到下一第二命令發出的時間段中，該差動放大器係由第一狀態改變至一第二狀態， (請先閱讀背面之注意事項再填寫本頁} 其中第一狀態中之差動放大器的通過電流係大於第二狀態中之差動放大器的通過電流。 54 ·如申請專利範圍第53項所述之半導體裝置，其中該第一命令爲一寫入命令，及其中在寫入命令前，先發出一作動命令。 55.如申請專利範圍第53項所述之半導體裝置，其中該每一記憶體單元均需要被更新。 ‘ 56 . —種半導體裝置，其特徵包含：複數個之位址端子；以及對應前述複數個之位址端子被設置之複數個之位址輸入緩衝器；以及接受時脈信號之時脈端子；以及選擇端子被接續於字元線，資料輸入輸出端子被接續於位元線之複數個之記憶體單元；以及使對於前述記憶體單元之資料寫入動作以及資料讀出動作與時脈信號同步而控制之控制電路，經濟部智慧財產局員工消費合作社印製前述控制電路係：藉由行位址之字元線選擇動作係藉由記憶庫主動指令被指示，指定依據列位址之位元線之資料讀出動作係藉由讀出指令被指示，指定依據列位址之位元線之資料寫入動作係藉由寫入動作被指示，字元線之初期化係藉由預先充電指令被指示，在接受前述記憶庫主動指例、前述讀出指令或前述寫入指令後，使前述位址輸入緩衝器由非活性狀態變化爲活性狀態，之後，等待與前述時脈信號同步之一定循環期間之經過，使位址輸入緩衝器本紙張尺度適用中國國家標準（CNS ) A4規格（210 X 297公釐） _ 14 - 526607 A8 B8 C8 D8 六、申請專利範圍由活性狀態變化爲非活性狀態。 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -15-