JP3530574B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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Description
えた半導体記憶装置に関し、特に、冗長メモリセルが使
用されているか否かを判別することが可能な半導体記憶
装置に関するものである。
留り等の観点から不良ビットを救済するために、冗長メ
モリセル行および冗長メモリセル列のような冗長ビット
が設けられる。
装置については、冗長ビットが使用されているか否かを
判別するテストが一般的に行なわれている。
冗長ビットの使用の有無を判別する回路の一例を示す回
路図である。この図30に示される回路は、特公平2−
41117号公報に開示されたものである。
スト用の信号として電源電位VCCよりも高い電位を受
ける。電源電位線404には、電源電位VCCが供給さ
れる。入力端子401と、電源電位線404との間に、
複数段のMOSFETダイオード402,402,40
2およびヒューズ403が直列に接続される。そのヒュ
ーズ403は、冗長ビットが使用された場合に切断され
る。
る。冗長ビットの使用の有無を判別するテストを行なう
場合、そのテスト時に、電源電位VCCよりも高い電位
が入力端子401に印加される。そして、ヒューズ40
3に電流が流れるか否かが検出される。
が入力端子401に印加されると、MOSFETダイオ
ード402,402,402のそれぞれがオンする。
ヒューズ403が切断されていないため、ヒューズ40
3に電流が流れる。一方、冗長ビットが使用されている
場合には、ヒューズ403が切断されているため、ヒュ
ーズ403に電流が流れない。
に電流が流れるか否かの検出結果に基づいて、冗長ビッ
トの使用の有無が判別される。
な従来のその他の半導体記憶装置について説明する。
することが可能な従来のその他の半導体記憶装置の構成
を示すブロック図である。この図31の半導体記憶装置
は、IEEE TRANSACTIONS ON EL
ECTRON DEVICES.VOL.ED−32,
NO.9,SEPTEMBER 1985 A Fas
t 8K×8 Mixed CMOS Static
RAMに記載されたものである。
レイ2、冗長メモリセル列4、行アドレスバッファ1
1、行デコーダ12、列アドレスバッファ13、列デコ
ーダ14、マルチプレクサ15、冗長プログラム回路1
7b、冗長用列デコーダ18b、冗長用マルチプレクサ
19、制御回路66および入出力データバッファ600
を含む。
置された複数のメモリセル20,20,…を含む。冗長
メモリセル列4は、列を構成する複数の冗長メモリセル
40,40,…を含む。
号A0〜Anを受け、その信号を増幅するとともに波形
整形して出力する。行デコーダ12は、行アドレスバッ
ファ11の出力信号を受け、その信号をデコードしてメ
モリセルアレイ2内のメモリセル行の1行を活性化す
る。これにより、メモリセルアレイ2のメモリセル行が
選択される。
号B0〜Bmを受け、その信号を増幅するとともに波形
整形して出力する。列デコーダ14は、列アドレスバッ
ファ13の出力信号を受け、その信号をデコードし、そ
のデコード結果としての出力信号をマルチプレクサ15
に与える。
15は、列アドレスデコーダの出力信号に応答して、メ
モリセルアレイ2内のメモリセル列を選択し、選択した
メモリセル列に、データ入出力バッファ600から与え
られる書込データを与える。
15は、列デコーダ14の出力信号に応答して、メモリ
セルアレイ2のメモリセル列を選択し、その選択したメ
モリセル列から読出されたデータをデータ入出力バッフ
ァ600に与える。
リセル列4に置換えられた列アドレスがプログラムされ
る。この冗長プログラム回路17bは、列アドレスバッ
ファ13から出力される列アドレス信号を受け、その信
号の列アドレスと、プログラムされている列アドレスと
が一致した場合に、列デコーダ14を非活性化させるた
めの信号および冗長用列デコーダ18bを活性化させる
ための信号を発生する。
7bからの信号を受けた場合に非活性化される。冗長用
列デコーダ18bは、冗長プログラム回路17bからの
信号を受けるとともにテストモード信号TEを受ける。
このテストモード信号TEは、冗長メモリセル列4等の
冗長ビットの使用の有無をテストするテストモードにお
いて活性化される信号である。
ム回路17bから与えられる信号に応答して活性化さ
れ、一方、テストモード信号TEに応答して非活性化さ
れる。冗長用列デコーダ18bは、活性化された場合
に、冗長メモリセル列4を選択するための信号を冗長用
マルチプレクサ19に与える。
プレクサ19は、冗長用列デコーダ18bの出力信号に
応答して、冗長メモリセル列4を選択し、その冗長メモ
リセル列4に入出力データバッファ600から与えられ
る書込データを与える。データの読出動作において、冗
長用マルチプレクサ19は、冗長用列デコーダ18bの
出力信号に応答して、冗長メモリセル列4を選択し、そ
の冗長メモリセル列4から読出されたデータを入出力デ
ータバッファ600に与える。
受け、その信号に応答して、入出力データバッファ60
0を制御するための制御信号を出力する。入出力データ
バッファ600は、書込のためのデータ入力信号DIお
よび読出されるデータ出力信号DOのそれぞれの増幅等
を行なうものである。
回路66からの制御信号を受け、その制御信号に応答し
てデータ入力信号DIの入力動作およびデータ出力信号
DOの出力動作を選択的に行なう。
0は、読出動作においてデータ入力信号DIをマルチプ
レクサ15および冗長用マルチプレクサ19に与え、書
込動作において、データ出力信号DOを外部に出力させ
る。
通常動作時と、テストモード時とに分けて説明する。
に行なわれる。行アドレス信号は、行アドレスバッファ
11において増幅および波形整形される。そして、行ア
ドレスバッファ11からの行アドレス信号が行デコーダ
12においてデコードされる。この行デコーダ12によ
って、メモリセルアレイ2内のメモリセル行が選択され
る。
は、次のように行なわれる。列アドレス信号B0〜Bm
は、列アドレスバッファ13において増幅および波形整
形される。
には、列デコーダ14およびマルチプレクサ15によっ
てメモリセルアレイ2内のメモリセル列が選択され、さ
らに、冗長用列デコーダ18bおよび冗長用マルチプレ
クサ19によって冗長メモリセル列4が選択される。
アドレス信号の列アドレスと、冗長プログラム回路17
bにプログラムされている列アドレスとが一致しない場
合には、冗長プログラム回路17bの出力信号に基づい
て、列デコーダ14の出力信号が活性化されるとともに
冗長用列デコーダ18bの出力信号が非活性化される。
ら出力される列アドレス信号が列デコーダ14によって
デコードされる。そして、列デコーダ14の出力信号に
基づいて、マルチプレクサ15によってメモリセルアレ
イ2内のメモリセル列が選択される。
れる列アドレス信号の列アドレスと、冗長プログラム回
路17bにプログラムされている列アドレスとが一致す
る場合には、冗長プログラム回路17bの出力信号に基
づいて、列デコーダ14の出力信号が非活性化されると
ともに冗長用列デコーダ18bの出力信号が活性化され
る。
出力信号に基づいて、冗長用マルチプレクサ19によっ
て冗長メモリセル列4が選択される。
合には、列デコーダ14およびマルチプレクサ15によ
って、メモリセルアレイ2内のメモリセル列のみが選択
される。
定されたメモリセルが、データの読出および書込の対象
となる。
号WEを、読出を指示する状態にする。それに応答し
て、制御回路66によって入出力データバッファ600
が読出状態にされる。そして、メモリセル20の記憶デ
ータが、マルチプレクサ15または冗長用マルチプレク
サ19と、入出力データバッファ600とを経てデータ
出力信号DOとして出力される。
WEを、書込を指示する状態にする。それに応答して、
制御回路66により入出力データバッファ600が書込
状態にされる。そして、データ入力信号DIが、読出の
場合と逆の経路を経てメモリセル20に書込まれる。
化される。これにより、冗長用列デコーダ18bが非活
性化され、それに応答して、冗長用マルチプレクサ19
が非活性化される。その結果、冗長メモリセル列4に対
する書込および読出が禁止される。したがって、メモリ
セルアレイ2のメモリセル列から冗長メモリセル列4へ
の置換えが行なわれた列アドレスが読出において選択さ
れると、不定データが読出されることになる。
モリセル列4の使用の有無を判別するために各アドレス
に所定の情報が予め書込まれ、その後、各アドレスの記
憶情報が読出される。
4への置換えが行なわれている列アドレスが選択された
場合には、不定情報が読出される。一方、冗長メモリセ
ル列4への置換えが行なわれていない列アドレスが選択
された場合には、予め書込まれた情報と同じ記憶情報が
読出される。
された情報と書込まれた情報とが一致するか否かにより
判別される。すなわち、読出された情報と書込まれた情
報とが一致しない場合に、その一致しない列アドレスの
メモリセル列が冗長メモリセル列4に置換えられたと判
別されるのである。
の判別を行なう場合には、確実な判別結果を得るため
に、各アドレスについて前述のような情報の書込および
読出を複数回行なう必要があった。その理由は、1回の
書込および読出では、読出された情報が不定情報である
か否かがわからないためである。
図31に示されるものを一例とする従来の半導体記憶装
置においては、次のような問題があった。
記憶装置においては、冗長ビットの使用の有無の判別時
に高電圧を発生させる必要がある。またその高電圧は、
かなり高い高電圧にする必要があった。
2の各々のしきい値電圧の値が製造プロセスによってば
らつくため、この判別回路を確実に動作させるために
は、そのようなしきい値電圧のばらつきを見込んでかな
り高い高電圧を発生させる必要があるからである。
ダイオード402に印加すると、MOSFETダイオー
ド402のゲート・基板間が高電圧となり、ゲート絶縁
膜が破壊される恐れがあった。
とする従来の冗長ビットの使用の有無の判別回路では、
高電圧等のテストのための専用の信号が必要である。こ
のために、冗長ビットの使用の有無の判別を効率的に行
なうことができないという問題があった。
おいては、冗長ビットの使用の有無の確実な判別を行な
うために、テストモードにおいて、書込および読出の動
作を複数回繰返し行なう必要があるので、判別に長時間
を要する。このため、冗長ビットの使用の有無の判別が
効率的に行なえないという問題があった。
になされたものである。この発明の目的は、冗長ビット
の使用の有無の判別を効率的に行なうことが可能な半導
体記憶装置を得ることである。
トモード信号等の外部から与えられるテスト専用の信号
を必要とすることなく、冗長ビットの使用の有無の判別
を行なうことが可能な半導体記憶装置を得ることであ
る。
使用の有無の判別に要する時間を短縮することが可能な
半導体記憶装置を得ることである。
は、半導体記憶装置であって、メモリセルアレイ、冗長
メモリセルの行およびまたは列、特定アドレス検出手
段、電源ノード、状態記憶手段およびスイッチング手段
を備える。
マトリクス状に配置される。冗長メモリセルの行および
または列は、メモリセルアレイの任意のメモリセルの行
および列に置換えられる。
イの特定のアドレスが選択されたことを検出し、検出信
号を発生する。電源ノードは、電源電位を受ける。
びまたは列の使用の有無に対応した出力状態を予め記憶
し、電源電位の立上がりに応答して、記憶した出力状態
を発生する。
段の検出信号に応答してスイッチングし、特定のアドレ
スが選択された場合に、状態記憶手段で発生された出力
状態を、冗長メモリセルの行およびまたは列の使用の有
無を示す情報として出力させる。
載の発明の状態記憶手段が、電源電位を受けるヒューズ
手段を含み、そのヒューズ手段が切断されているか否か
に応じて冗長メモリセルの行およびまたは列の使用の有
無に対応した出力状態を記憶し、電源電位の立上がりに
応答して、記憶した出力状態を発生する。
載の発明の状態記憶手段が、ヒューズ手段が切断された
場合に冗長メモリセルの行およびまたは列が使用されて
いることを示す第1の出力状態を記憶し、ヒューズ手段
が切断されていない場合に冗長メモリセルの行および列
が使用されていないことを示す第2の出力状態を記憶す
る。
載の発明において、メモリセルアレイに設けられたワー
ド線と、メモリセルアレイの行アドレスを選択するため
の信号を出力する行デコーダと、メモリセルアレイの列
アドレスを選択するための信号を出力する列デコーダと
をさらに含み、特定アドレス検出手段が、行デコーダの
出力信号をワード線とは別の経路から受けるとともに列
デコーダの出力信号を受け、それらの信号に応答して、
特定のアドレスが選択されたか否かを検出する。
置であって、メモリセルアレイ、冗長メモリセルの行お
よび列、複数の特定アドレス検出手段、電源ノード、複
数の状態記憶手段および複数のスイッチング手段を備え
る。
マトリクス状に配置される。冗長メモリセルの行および
列は、メモリセルアレイの任意のメモリセルの行および
列に置換えられる。
イの複数の特定のアドレスのそれぞれに対応して設けら
れ、各々が、対応する特定のアドレスが選択されたこと
を検出し、検出信号を発生する。
状態記憶手段は、複数の特定アドレス検出手段のそれぞ
れに対応して設けられ、各々が、冗長メモリセルの行お
よび列の使用態様に対応した出力状態を記憶し、電源電
位の立上がりに応答して、記憶した出力状態を発生す
る。
憶手段のそれぞれに対応して設けられ、各々が、対応す
る特定アドレス検出手段の検出信号に応答してスイッチ
ングし、対応する特定のアドレスが選択された場合に、
対応する状態記憶手段で発生された出力状態を、冗長メ
モリセルの行および列の使用の態様を示す情報として出
力させる。
載の発明において、複数の状態記憶手段の各々が、電源
電位を受けるヒューズ手段を有し、そのヒューズ手段が
切断されているか否かに応じて冗長メモリセルの行およ
び列の使用態様に対応した出力状態を記憶し、電源電位
の立上がりに応答して、記憶した出力状態を発生する。
置であって、電源電位を受ける電源ノードと、冗長メモ
リセルの行および列と、冗長メモリセルの行および列の
使用の有無に関する情報を記憶するためのメモリセルを
特定のアドレスに含むメモリセルアレイとを備える。
を受けるヒューズ手段を有し、そのヒューズ手段が切断
されているか否かに応じて冗長メモリセルの使用の有無
に対応した出力状態を記憶し、電源電位の立上がりに応
答して、記憶した出力状態を発生する。
レイ、列選択切換手段、テストモード用メモリセル行お
よびテストモード用行デコーダを備える。
マトリクス状に配置され、選択可能な列アドレスの総数
よりも多い列数のメモリセル列を有する。
ける不良が生じたメモリセルの存在の有無に応じて、列
アドレスのそれぞれに対応するメモリセル列の選択状態
を切換える。その場合に、列選択切換手段は、第1の状
態と第2の状態とを選択的に形成する。
が存在しない場合に、列アドレスのそれぞれに対応する
メモリセル列を、メモリセルアレイの一端のメモリセル
列から順に1列ずつ1対1の態様で選択する。
が存在する場合に、第1の選択状態で選択されたメモリ
セル列のうち、不良が生じたメモリセル列およびそのメ
モリセル列よりもメモリセルアレイの他端側に存在する
メモリセル列の各々を、各々の他端側の隣に位置するメ
モリセル列に置換える。
ルアレイのメモリセル列のそれぞれに対応する複数のテ
スト用メモリセルにより行が構成される。そのテストモ
ード用メモリセル行は、テスト用メモリセルの各々が、
隣り合うテスト用メモリセルと異なる情報を予め記憶す
る。
ド状態を示すテストモード信号を受け、その信号に応答
して、テストモード状態においてテストモード用メモリ
セル行を選択する。
ドレスに対応するテスト用メモリセルに記憶された情報
を読出して、列選択切換手段によるメモリセルの列の置
換えの有無を判断するために、メモリセルアレイの各列
アドレスが順次選択される。
レイ、行選択切換手段、テストモード用メモリセル列お
よびテストモード用マルチプレクサを備える。
マトリクス状に配置され、選択可能な行アドレスの総数
よりも多い行数のメモリセル行を有する。
ける不良が生じたメモリセルの存在の有無に応じて、行
アドレスのそれぞれに対応するメモリセル行の選択状態
を切換える。その場合、行選択切換手段は、第1の状態
と第2の状態とを選択的に形成する。
が存在しない場合に、行アドレスのそれぞれに対応する
メモリセル行を、メモリセルアレイの一端のメモリセル
行から順に1行ずつ1対1の態様で選択する。
が存在する場合に、第1の選択状態で選択されたメモリ
セル行のうち、不良が生じたメモリセル行およびそのメ
モリセル行よりもメモリセルアレイの他端側に存在する
メモリセル行の各々を、各々の他端側の隣に位置するメ
モリセル行に置換える。
ルアレイのメモリセル行のそれぞれに対応する複数のテ
スト用メモリセルにより列が構成される。そのテストモ
ード用メモリセル列は、テスト用メモリセルの各々が、
隣り合うテスト用メモリセルと異なる情報を予め記憶す
る。
モード状態を示すテストモード信号を受け、その信号に
応答して、テストモード状態においてテストモード用メ
モリセル列を選択する。
アドレスに対応するテスト用メモリセルに記憶された情
報を読出して、行選択切換手段によるメモリセル行の置
換えの有無を判断するためにメモリセルアレイの各行ア
ドレスが選択される。
たは9に記載の半導体記憶装置において、電源電位を受
ける電源ノードと、接地電位を受ける接地ノードとをさ
らに備える。
が、第1および第2の記憶ノード、第1および第2のド
ライバトランジスタおよび第1および第2の負荷手段を
含み、複数のテスト用メモリセルが、第1の情報を記憶
した第1のテスト用メモリセルおよび第1の情報と異な
る第2の情報を記憶した第2のテスト用メモリセルを含
む。
セルの各々が、第3および第4の記憶ノード、第3のド
ライバトランジスタならびに第3および第4の負荷手段
を含む。
第1のドライバトランジスタは、第2の記憶ノードに接
続されたゲートを有し、第1の記憶ノードと接地ノード
との間に接続される。第2のドライバトランジスタは、
第1の記憶ノードに接続されたゲートを有し、第2の記
憶ノードと接地ノードとの間に接続される。第1および
第2の負荷手段は、第1および第2の記憶ノードと電源
ノードとの間にそれぞれ接続される。
において、第3のドライバトランジスタは、第3および
第4の記憶ノードの一方に接続されたゲートを有し、第
3および第4の記憶ノードの他方との間に接続される。
第3および第4の負荷手段は、第3および第4の記憶ノ
ードと電源ノードとの間にそれぞれ接続される。
は、前記第3のドライバトランジスタの前記第3および
第4の記憶ノードに対する接続状態が異なる。
たは9に記載の半導体記憶装置において、電源電位を受
ける電源ノードと、接地電位を受ける接地ノードとをさ
らに備える。
が、第1および第2の記憶ノード、第1および第2のド
ライバトランジスタおよび第1および第2の負荷手段を
含み、複数のテスト用メモリセルが、第1の情報を記憶
した第1のテスト用メモリセルおよび第1の情報と異な
る第2の情報を記憶した第2のテスト用メモリセルを含
む。
セル各々が、第3および第4の記憶ノード、第3および
第4のドライバトランジスタならびに第3の負荷手段を
含む。
第1のドライバトランジスタは、第2の記憶ノードに接
続されたゲートを有し、第1の記憶ノードと接地ノード
との間に接続される。第2のドライバトランジスタは、
第1の記憶ノードに接続されたゲートを有し、第2の記
憶ノードと接地ノードとの間に接続される。第1および
第2の負荷手段は、第1および第2の記憶ノードと電源
ノードとの間にそれぞれ接続される。
々においては、第3のドライバトランジスタが、第4の
記憶ノードに接続されたゲートを有し、第3の記憶ノー
ドと接地ノードとの間に接続される。第4のドライバト
ランジスタは、第3の記憶ノードに接続されたゲートを
有し、第4の記憶ノードと接地ノードとの間に接続され
る。第3の負荷手段は、第3および第4の記憶ノードの
一方と電源ノードとの間に接続される。
は、前記第3の負荷手段の前記第3および第4の記憶ノ
ードに対する接続状態が異なる。
立上がると、状態記憶手段において、予め記憶されてい
た出力状態が発生される。その出力状態は、冗長メモリ
セルの行およびまたは列の使用の有無に対応する。
定のアドレスが選択されたことが検出されると、スイッ
チング手段のスイッチング動作によって、状態記憶手段
で発生された出力状態が出力される。その出力は、冗長
メモリセルの行およびまたは列の使用の有無を示す情報
である。
出のために特定のアドレスが選択されると、冗長メモリ
セルの行およびまたは列の使用の有無を示す情報が出力
される。
モリセルの行およびまたは列の使用の有無に対応する出
力状態は、ヒューズ手段が切断されているか否かに応じ
て状態記憶手段に記憶される。したがって、ヒューズ手
段を切断しておくか否かに応じて、状態記憶手段の出力
状態が設定される。
憶手段においては、ヒューズ手段が切断された場合に第
1の出力状態が記憶され、ヒューズ手段が切断されてい
ない場合に第2の出力状態が記憶される。第1の出力状
態は、冗長メモリセルの行およびまたは列が使用されて
いることを示し、一方、第2の出力状態は、冗長メモリ
セルの行およびまたは列が使用されていないことを示
す。
いる場合にのみヒューズ手段を切断する作業が必要であ
る。このために、状態記憶手段の出力状態の設定作業が
簡単化できる。
ドレス検出手段が受ける行デコーダの出力信号は、ワー
ド線とは別の経路を介して行デコーダから特定アドレス
検出手段まで伝達される。
の出力信号を受ける場合よりも、特定アドレスの検出が
高速にて行なえる。このため、冗長メモリセルの行およ
び列の使用の有無の判別に関する動作が高速化し得る。
位が立上がると、各状態記憶手段において、予め記憶さ
れていた出力状態が発生される。その出力状態は、冗長
メモリセルの行および列の使用態様に対応する。この場
合の使用態様とは、たとえば、メモリセルの行が冗長メ
モリセルの行に置換えられた状態およびメモリセルの列
が冗長メモリセルの列に置換えられた状態等の使用態様
である。
々において、対応する特定のアドレスが選択されたこと
が検出されると、対応するスイッチング手段のスイッチ
ング動作によって、対応する状態記憶手段で発生された
出力状態が出力される。その出力は、冗長メモリセルの
行および列の使用態様を示す情報である。
読出のために各特定のアドレスが選択されると、選択さ
れた特定アドレスに対応して、冗長メモリセルの行およ
び列の使用態様を示す情報が出力される。
状態記憶手段の各々において、冗長メモリセルの行およ
び列の使用態様は、ヒューズ手段が切断されているか否
かに応じて記憶される。したがって、ヒューズ手段を切
断しておくか否かに応じて、状態記憶手段の出力状態が
設定される。
位が立上がると、特定アドレスのメモリセルにおいて、
予め記憶された出力状態が発生される。その出力状態
は、冗長メモリセルの行および列の使用の有無に対応す
る。その出力状態の記憶は、ヒューズ手段を切断させる
か否かに応じて設定される。
アレイの一部を構成する。このため、特定アドレスが選
択されると、特定アドレスのメモリセルで発生された出
力状態が出力される。
成する特定アドレスのメモリセルが冗長メモリセルの行
および列の使用の有無に対応する出力状態を発生するた
め、そのような出力状態を発生する手段をメモリセルア
レイの外部に設ける必要がない。
セルアレイにおいては、不良が生じたメモリセルの存在
の有無およびその存在する場所に応じて、書込および読
出に使用されるメモリセル列の選択状態が異なる。
在しない場合には、列選択切換手段により第1の状態が
形成される。一方、不良が生じたメモリセル列が存在す
る場合には、列選択切換手段により第2の状態が形成さ
れる。
選択されていたメモリセル列のうち、不良が生じたメモ
リセル列から、第1の状態で選択されていない非選択メ
モリセル列が存在する側のメモリセル列の各々が、その
非選択メモリセル列の側の隣に位置するメモリセル列に
置換えられる。
デコーダがテストモード信号を受けると、行について
は、テストモード用メモリセル行のみが選択される。ま
た、列については、各列アドレスが選択される。
トモード用メモリセル行の各テスト用メモリセルから記
憶情報の読出が行なわれる。テスト用メモリセルの各々
には、隣り合うテスト用メモリセルと異なる情報が予め
記憶されている。
ないメモリセルアレイから読出された記憶情報は、その
記憶情報の並び方に規則性がある。一方、メモリセル列
が置換えられたメモリセルアレイから読出された記憶情
報は、その記憶情報の一部に規則性がない。
された記憶情報の並び方に規則性があるか否かに基づい
て、メモリセル列の置換えが行なわれているか否かを判
別することができる。また、その際には、不良が生じた
列アドレスを判別することも可能である。
セルアレイにおいては、不良が生じたメモリセルの存在
の有無およびその存在する場所に応じて、書込および読
出に使用されるメモリセル行の選択状態が異なる。
在しない場合には、行選択切換手段により第1の状態が
形成される。一方、不良が生じたメモリセル行が存在す
る場合には、行選択切換手段により第2の状態が形成さ
れる。
選択されていたメモリセル行のうち、不良が生じたメモ
リセル行から、第1の状態で選択されていない非選択メ
モリセル行が存在する側のメモリセル行の各々が、その
非選択メモリセル行の側の隣に位置するメモリセル行に
置換えられる。
ルチプレクサがテストモード信号を受けると、列につい
ては、テストモード用メモリセル列のみが選択される。
また、行については、各行アドレスが選択される。
アドレスに対応するテスト用メモリセルから記憶情報の
読出が行なわれる。テスト用メモリセルの各々には、隣
り合うテスト用メモリセルと異なる情報が予め記憶され
ている。
ないメモリセルアレイから読出された記憶情報は、その
記憶情報の並び方に規則性がある。一方、メモリセル行
が置換えられたメモリセルアレイから読出された記憶情
報は、その記憶情報の一部に規則性がない。
された記憶情報の並び方に規則性があるか否かに基づい
て、メモリセル行の置換が行なわれているか否かを判別
することができる。また、その際には、不良が生じた行
アドレスを判別することも可能である。
リセルアレイのメモリセルは、第1および第2のドライ
バトランジスタと、第1および第2の負荷手段とで構成
される。
2のテスト用メモリセルの各々は、第3のドライバトラ
ンジスタと、第3および第4の負荷手段とで構成され
る。その構成は、メモリセルアレイのメモリセルにおい
て、1つのドライバトランジスタを接続しないような構
成である。
メモリセルアレイのメモリセルと同じ程度の面積で形成
される。一般的に、メモリセルの形成領域の面積は、最
小限の面積となるように設定される。そのため、メモリ
セルアレイのメモリセルと同じ程度の面積のテスト用メ
モリセルを有するテストモード用メモリセル行および列
を設けることが可能である。したがって、テストモード
用メモリセル行および列を設けることによる回路の形成
領域の面積の増加が最小限に抑制される。
リセルアレイのメモリセルは、第1および第2のドライ
バトランジスタと、第1および第2の負荷手段とで構成
される。
2のテスト用メモリセルの各々は、第3および第4のド
ライバトランジスタと、第3の負荷手段とで構成され
る。その構成は、メモリセルアレイのメモリセルにおい
て、1つの負荷手段を接続しないような構成である。
メモリセルアレイのメモリセルと同じ程度の面積で形成
される。一般的に、メモリセルの形成領域の面積は、最
小限の面積となるように設定される。そのため、メモリ
セルアレイのメモリセルと同じ程度の面積のテスト用メ
モリセルを有するテストモード用メモリセル行および列
を設けることが可能である。したがって、テストモード
用メモリセル行および列を設けることによる回路の形成
領域の面積の増加が最小限に抑制される。
細に説明する。
体記憶装置の構成を示すブロック図である。
メモリセルアレイ2、冗長メモリセル行3、冗長メモリ
セル列4、行アドレスバッファ11、行デコーダ12、
列アドレスバッファ13、列デコーダ14、マルチプレ
クサ15、冗長プログラム回路17a,17b、冗長用
行デコーダ18a、冗長用列デコーダ18b、冗長用マ
ルチプレクサ19、フリップフロップ回路5、NMOS
トランジスタ61,62、データバス61b,62b、
センスアンプ63、出力データバッファ64、入力デー
タバッファ65、制御回路66、特定アドレス検出ゲー
ト67およびインバータ68を含む。
20,20,…、複数のワード線WL0〜WLn、複数
のビット線対BL0,/BL0〜BLm,/BLmを含
む。ワード線WL0〜WLnのそれぞれと、ビット線対
BL0,/BL0〜BLm,/BLmとは交差して設け
られる。
BLmの各々は、ビット線負荷Lを介して、電源電位V
CCを受ける電源ノードN10と接続される。これらの
ワード線とビット線対との交点のそれぞれに複数のメモ
リセル20,20,…が設けられる。メモリセル20,
20,…の各々は、対応するワード線およびビット線対
に接続される。
の冗長メモリセル30,30,…を含む。この冗長メモ
リセル列3に対応してワード線WLが設けられる。冗長
メモリセル30,30,…の各々は、ワード線WLと、
ビット線対BL0,/BL0〜BLm,/BLmのうち
の対応するものとに接続される。
の冗長メモリセル40,40,…を含む。この冗長メモ
リセル列4に対応してビット線対BL,/BLが設けら
れる。冗長メモリセル40,40,…の各々は、ビット
線対BL,/BLと、ワード線WL0〜WLnのうちの
対応するものとに接続される。
号A0〜Anを受け、その信号を増幅および波形整形し
て出力する。行デコーダ12は、行アドレスバッファ1
1の出力信号を受け、その信号をデコードして、メモリ
セルアレイ2内のメモリセル行を活性化する。これによ
り、メモリセルアレイ2のメモリセル行が選択される。
号B0〜Bmを受け、その信号を増幅および波形整形し
て出力する。列デコーダ14は、列アドレスバッファ1
3の出力信号を受け、その信号をデコードする。その結
果としての出力信号を列デコーダ14は、マルチプレク
サ15に与える。
出力信号に基づいてメモリセルアレイ2内のメモリセル
列を活性化する。これにより、メモリセル列が選択され
る。マルチプレクサ15は、読出動作において、選択さ
れたメモリセル列から読出された読出データをデータバ
ス61bに与え、一方、書込動作において、データバス
61bから与えられた書込データを選択されたメモリセ
ル列に与える。
リセル行3に置換えられた行アドレスがプログラムされ
る。冗長プログラム回路17aは、行アドレスバッファ
11から出力される行アドレス信号を受け、その信号の
行アドレスと、プログラムされている行アドレスとが一
致した場合に、行デコーダ12を非活性化させるための
信号および冗長用行デコーダ18aを活性化させるため
の信号を発生させる。
7aからの信号を受けた場合に非活性化される。冗長用
行デコーダ18aは、冗長プログラム回路17aからの
信号を受けた場合に活性化される。冗長用行デコーダ1
8aは、冗長プログラム回路17aからの信号を受けた
場合に活性化され、ワード線WLを選択する。これによ
り、冗長メモリセル行3が選択される。
セル列4に置換えられた列アドレスがプログラムされ
る。冗長プログラム回路17bは、列アドレスバッファ
13から出力される列アドレス信号を受け、その信号の
列アドレスと、プログラムされている列アドレスとが一
致した場合に、列デコーダ14を非活性化させるための
信号および冗長用列デコーダ18bを活性化させるため
の信号を発生させる。
7bからの信号を受けた場合に非活性化される。冗長用
列デコーダ18bは、冗長プログラム回路17bからの
信号を受けた場合に活性化される。冗長用列デコーダ1
8bは、活性化されると、冗長メモリセル列4を選択す
るための信号を冗長用マルチプレクサ19に与える。
コーダ18bの出力信号に応答して、ビット線対BL,
/BLを選択する。冗長用マルチプレクサ19は、読出
動作において、冗長メモリセル列4から読出された読出
データをデータバス61bに与え、一方、書込動作にお
いて、データバス61bから与えられた書込データを冗
長メモリセル列4に与える。
トランジスタ61が設けられる。したがって、データバ
ス61bにおいては、トランジスタ61がオンした場合
に、データの伝達が行なわれる。
レクサ19からデータバス61bに与えられた読出デー
タは、トランジスタ61、センスアンプ63および出力
データバッファ64を介し、データ出力信号DOとして
出力される。データ入力信号DIは、入力データバッフ
ァ65を介してデータバス61bに与えられ、さらに、
トランジスタ61を介して、マルチプレクサ15または
冗長用マルチプレクサ19に与えられる。
与えられる。読出動作の場合には、制御回路66は、読
出書込制御信号WEに応答して、センスアンプ63およ
び出力データバッファ64を活性化させ、かつ、入力デ
ータバッファ65を非活性化させる。これにより、デー
タ出力信号DOの出力が行なわれる。
出書込制御信号WEに応答して、入力データバッファ6
5を活性化させ、かつ、センスアンプ63および出力デ
ータバッファ64のそれぞれを非活性化させる。これに
より、データ入力信号DIの入力が行なわれる。
ル行3および冗長メモリセル列4の少なくとも一方が使
用されている場合に、電源電位の立上がりに応答して、
出力信号をHレベルにする。
ータバス62bを介して、トランジスタ61とセンスア
ンプ63との間のノードに与えられる。データバス62
bには、スイッチング回路としてのトランジスタ62が
設けられる。したがって、データバス62bにおいて
は、トランジスタ62がオンした場合に、信号の伝達が
行なわれる。
ートにより構成される。特定アドレス検出ゲート67
は、行デコーダ12から出力され、ワード線WL0を伝
達される特定の行アドレス“0”に対応する信号と、列
デコーダ14から出力され、ビット線対BL0,/BL
0を選択するための特定の列アドレス“0”に対応する
信号とを受ける。特定アドレス検出ゲート67は、受け
たそれらの信号がともに活性化された場合に、出力信号
をHレベルにする。
は、トランジスタ62のゲートに与えられるとともに、
インバータ68を介してトランジスタ61のゲートに与
えられる。特定アドレス検出ゲート67の出力信号がL
レベルである場合は、トランジスタ61がオンし、トラ
ンジスタ62がオフする。この場合には、データバス6
1bを介した入出力データの伝達が行なわれ、データバ
ス62bを介したデータの伝達は行なわれない。
Hレベルである場合は、トランジスタ62がオンし、ト
ランジスタ61がオフする。この場合には、データバス
62bを介したデータの伝達が行なわれ、データバス6
1bを介したデータの伝達は行なわれない。
作について説明する。読出動作および書込動作の各々に
おいて、特定アドレス(行,列)=(0,0)が選択さ
れると、そのアドレスに対応するメモリセル20が選択
されず、その代わりに、特定アドレス検出ゲート67に
よってフリップフロップ回路5が選択される。その場合
におけるデータの読出および書込は、それぞれフリップ
フロップ回路5を対象として行なわれる。
列4の少なくとも一方が使用されている場合に、電源電
位VCCが立上げられると、フリップフロップ回路5の
出力信号がLレベルになる。一方、冗長メモリセル行3
および冗長メモリセル列4のいずれもが使用されていな
い場合は、フリップフロップ回路5の出力信号がHレベ
ルになる。
行3および冗長メモリセル列4の使用の有無を検出する
場合に、電源投入後に特定アドレス(0,0)が選択さ
れる必要がある。
ドレス検出ゲート67の出力信号によりトランジスタ6
2がオンし、トランジスタ61がオフする。このため、
フリップフロップ回路5の出力信号が、データバス62
b、センスアンプ63および出力データバッファ64を
経て外部に読出される。
場合のフリップフロップ回路5の出力信号は、冗長メモ
リセル行3および冗長メモリセル列4の少なくとも一方
が使用されている場合にHレベルとなり、それらが使用
されていない場合にLレベルになる。
出のために特定アドレス(0,0)を選択し、それによ
って読出された信号のレベルを判別することにより、冗
長メモリセル行3および冗長メモリセル列4の使用の有
無を判別することができる。
いて詳細に説明する。図2は、図1のフリップフロップ
回路5の構成を示す回路図である。図2を参照して、こ
のフリップフロップ回路は、NMOSトランジスタ5
1,52、PMOSトランジスタ53,54、ヒューズ
55,56、抵抗R1およびキャパシタC1,C2を含
む。
と、接地電位を受ける接地ノードN2との間にヒューズ
55、トランジスタ53およびトランジスタ51が直列
に接続される。電源ノードN1と接地ノードN2との間
には、ヒューズ56、トランジスタ54およびトランジ
スタ52も直列に接続される。
N3と、トランジスタ54および52のそれぞれのゲー
トとが接続される。トランジスタ54および52の間の
ノードN4と、トランジスタ53および51のそれぞれ
のゲートとが接続される。ヒューズ55およびトランジ
スタ53の間のノードと、ヒューズ56およびトランジ
スタ54の間のノードとの間に抵抗R1が接続される。
にキャパシタC1が接続される。抵抗R1の他方端と接
地ノードN2との間にキャパシタC2が接続される。ノ
ードN3は、データバス62bと接続される。
冗長メモリセル行3および冗長メモリセル列4の少なく
とも一方が使用されている場合にはヒューズ55が予め
切断され、それらのいずれもが使用されていない場合に
ヒューズ56が予め切断される。
について説明する。ヒューズ55が切断されている場合
には、電源電位VDDが立上げられると、トランジスタ
54がトランジスタ53よりも先にオンする。それは、
抵抗R1およびキャパシタC1,C2の働きによって、
トランジスタ53のゲート・ソース間の電位差の増加
が、トランジスタ54のゲート・ソース間の電位差の増
加よりも遅れるからである。
電位がHレベルになる。そして、ノードN4の電位がH
レベルになったために、トランジスタ51がオンする。
これにより、ノードN3の電位がLレベルになる。した
がって、この場合には、データバス62bに伝達される
フリップフロップ回路5の出力信号がLレベルになる。
に、電源電位が立上げられると、トランジスタ53がト
ランジスタ54よりも先にオンする。それに従って、こ
の場合には、ヒューズ55が切断されている場合とは逆
に、ノードN3の電位がHレベルになり、トランジスタ
52がオンする。
になる。したがって、この場合には、データバス62b
に伝達されるフリップフロップ回路5の出力信号は、H
レベルになる。
長メモリセル列4の少なくとも一方が使用されている場
合には、電源電位の立上がりに応答して、フリップフロ
ップ回路5の出力信号がLレベルになる。一方、冗長メ
モリセル行3および冗長メモリセル列4のいずれもが使
用されていない場合には、電源電位の立上がりに応答し
て、フリップフロップ回路5の出力信号がHレベルにな
る。
ては、図2のフリップフロップ回路のその他の例につい
て説明する。詳しくは、冗長メモリセル行3および冗長
メモリセル列4の少なくとも一方を使用している場合に
のみヒューズを切断する例について説明する。
プ回路の構成を示す回路図である。図3において図2と
同じものには同一の参照符号を付し、その説明を省略す
る。
と異なるのは、高い抵抗値を有する抵抗R2およびR3
がさらに設けられていることである。抵抗R2は、ヒュ
ーズ55およびトランジスタ53の間のノードと、トラ
ンジスタ54のゲート、トランジスタ52のゲートおよ
びノードN3の接続ノードとの間に設けられる。抵抗R
3は、トランジスタ53のゲート、トランジスタ51の
ゲートおよびノードN4の接続ノードと、接地ノードN
2との間に設けられる。
おいては、冗長メモリセル行3および冗長メモリセル列
4の少なくとも一方が使用されている場合にのみヒュー
ズ55が切断される。ヒューズ56は、常に切断されな
い。
について説明する。ヒューズ55および56がともに切
断されていない場合に、電源電位VDDが立上げられる
と、トランジスタ52のゲートが受ける電位が、トラン
ジスタ51がゲートに受ける電位よりも早くHレベルに
なる。
なる。したがって、この場合には、データバス62bに
伝達されるフリップフロップ回路5の出力信号は、Hレ
ベルになる。
源電位が立上げられると、抵抗R1およびキャパシタC
1,C2の働きによって、トランジスタ54のゲートが
受ける電位が、ゆっくりと増加する。これにより、トラ
ンジスタ54は、トランジスタ53よりも早くオンす
る。
電位がHレベルになる。そして、ノードN4の電位がH
レベルになったために、トランジスタ51がオンする。
これにより、ノードN3の電位がLレベルになる。した
がって、この場合には、データバス62bに伝達される
フリップフロップ回路5の出力信号は、Lレベルにな
る。
では、冗長メモリセル行3および冗長メモリセル列4を
使用しない場合に、ヒューズ55および56を切断する
必要がない。このため、冗長メモリセル行3および冗長
メモリセル列4の使用の有無の判別を可能とするための
準備作業に要する時間を短縮することができる。
セル行および冗長メモリセル列を全く使用しないような
運用形態をとる場合には、レーザトリミング装置等のヒ
ューズ切断用の装置が不要となる。
おいては、図1に示されるような特定アドレス検出ゲー
ト67による特定アドレスの検出速度の高速化を図った
例について説明する。
を備えた半導体記憶装置の構成を示すブロック図であ
る。図4の半導体記憶装置において図1と共通するもの
には同一の参照符号を付し、その説明を省略する。
るのは、特定アドレス検出ゲート67が受ける行デコー
ダ12の出力信号の伝達経路である。すなわち、図4に
おいては、特定アドレス検出ゲート67は、行デコーダ
12の出力信号をワード線WL0とは別の伝達経路によ
り直接的に受ける。
トは、信号の伝達が遅れる、ワード線WL0の末端から
行デコーダ12の出力信号を受ける場合よりも、高速で
その信号を受けることができる。これにより、特定アド
レス検出ゲート67による特定アドレスの検出速度を高
速化できる。その結果、冗長メモリセル行3および冗長
メモリセル列4の使用の有無の判別を高速で行なうこと
ができる。
おいては、第1〜第3実施例に示したような、冗長ビッ
トの使用の有無に応じたレベルの信号を出力するフリッ
プフロップ回路を、複数設けた例について説明する。
を備えた半導体記憶装置の構成を示すブロック図であ
る。図5の半導体記憶装置において図1と共通するもの
には同一の参照符号を付し、その説明を省略する。
るのは、フリップフロップ回路50、特定アドレス検出
ゲート670およびNMOSトランジスタ620が付け
加えられており、図1のインバータ68の代わりにNO
Rゲート69が設けられていることである。
ロップ回路5と同様の構成のものである。特定アドレス
検出ゲート670は、行デコーダ12から出力され、ワ
ード線WL1を伝達される特定の行アドレス“1”に対
応する信号と、列デコーダ14から出力され、ビット線
対BL0,/BL0を選択するための列アドレス“0”
に対応する信号とを受ける。特定アドレス検出ゲート6
70は、受けたそれらの信号がともに活性化された場合
に、出力信号をHレベルとする。
に設けられ、ゲートに特定アドレス検出ゲート670の
出力信号を受ける。トランジスタ620は、特定アドレ
ス検出ゲート670の出力信号に応答してスイッチング
し、オンした場合に、フリップフロップ回路50を対象
としたデータの伝達を行なう。
ート67および670のそれぞれの出力信号を受ける。
NORゲート69は、受けたそれらの信号の少なくとも
一方がHレベルである場合にLレベルの出力信号をトラ
ンジスタ61のゲートに与え、それ以外の場合にHレベ
ルの出力信号をトランジスタ61のゲートに与える。
ル行3が使用された場合に、電源電位の立上がりに応答
してLレベルの出力信号を発生するような設定がなされ
る。フリップフロップ回路50は、冗長メモリセル列4
が使用された場合に、電源電位の立上がりに応答してL
レベルの出力信号を発生するような設定がなされる。こ
のようなフリップフロップ回路5および50の各々の出
力状態の設定は、各々が有するヒューズ手段を切断する
か否かに応じてなされる。
作について説明する。特定アドレス(0,0)または
(1,0)が選択された場合には、トランジスタ61が
オフする。特定アドレス(0,0)が選択された場合に
はトランジスタ62がオンし、特定アドレス(1,0)
が選択された場合にはトランジスタ620がオンする。
ス(0,0)が選択された場合には、フリップフロップ
回路5の出力信号がデータ出力信号DOとして外部に出
力され、特定アドレス(1,0)が選択された場合に
は、フリップフロップ回路50の出力信号がデータ出力
信号DOとして出力される。
かを判別する場合は、電源投入後に、読出のために特定
アドレス(0,0)を選択する。冗長メモリセル列4が
使用されているか否かを判別する場合は、電源投入後
に、読出のために特定アドレス(1,0)を選択する。
DOのそれぞれのレベルを判別することにより、冗長メ
モリセル行3の使用の有無および冗長メモリセル列4の
使用の有無をそれぞれ判別することができる。
プフロップ回路、トランジスタおよび特定アドレス検出
ゲートの組を2組設けたが、そのような組は、3組以上
設けてもよい。
設けると、それらのフリップフロップ回路から出力され
る信号をコード化し、そのコード情報が、冗長メモリセ
ル行3および冗長メモリセル列4に置換えられた行およ
び列を特定するような情報になるようにすれば、そのコ
ード情報を判別することにより、冗長メモリセル行3お
よび冗長メモリセル列4に置換えられた行および列を判
別することができる。
は、フリップフロップ回路5(フリプフロップ回路50
を含む)がメモリセルアレイ2の外部に設けられてい
る。このため、駆動能力が大きい。次にその理由につい
て説明する。
その形成領域の面積は、できる限り小さい面積に設定さ
れる。そのため、メモリセルにおいては、メモリセル内
のトランジスタのゲート幅が短くなるので、駆動能力が
小さい。
は、多数設ける必要がないため、そのサイズをメモリセ
ルのサイズの数倍から数10倍に設定しても、チップ面
積に対する割合は無視できるほど小さい。
成するトランジスタのチャネル幅を大きくすることが可
能であり、これにより、駆動能力を大きくすることが可
能である。このように、駆動能力が大きいことにより、
フリップフロップ回路5は、高速で動作することが可能
である。
おいては、図1に示されるようなフリップフロップ回路
5と同様の機能を有するメモリセルをメモリセルアレイ
内に設けた例について説明する。
を備えた半導体記憶装置の構成を示すブロック図であ
る。図6の半導体記憶装置において図1のものと共通す
るものには同一の参照符号を付し、その説明は省略す
る。
なるのは、フリップフロップ回路5、トランジスタ6
1,62、特定アドレス検出ゲート67およびインバー
タ68が設けられていないことおよび特定アドレス
(0,0)に対応するメモリセル20の代わりに、メモ
リセル21が設けられていることである。
プ回路5と同様に、データの記憶および冗長ビットの使
用の有無に応じた信号を出力するものである。このメモ
リセル21がフリップフロップ回路5と異なるのは、メ
モリセルアレイ2内に設けられていることである。
作について説明する。通常の読出動作および書込動作に
おいてメモリセル21は、他のメモリセル20と同様の
動作を行なう。
21は、図1のフリップフロップ回路5と同様に、冗長
メモリセル行3および冗長メモリセル列4の使用の有無
に応じたレベルの信号を出力する。
に特定アドレス(0,0)が選択されると、冗長メモリ
セル行3および冗長メモリセル列4の使用の有無に応じ
たデータが、メモリセル21から読出され、データ出力
信号DOとして外部に出力される。このため、冗長メモ
リセル行3および冗長メモリセル列4の使用の有無の判
別を行なうことができる。
いて詳細に説明する。図7は、図6の特定アドレス
(0,0)に対応するメモリセル21の構成を示すブロ
ック図である。
NMOSトランジスタ211,212、PMOSトラン
ジスタ213,214、ヒューズ215,216、抵抗
R10,R20,R30、キャパシタC10,C20お
よびNチャネル型のアクセストランジスタ217,21
8を含む。これらの構成要素のうち、アクセストランジ
スタ217および218以外のものは、図3に示される
フリップフロップ回路と同じ態様で接続される。
WL0に接続されたゲートを有し、トランジスタ213
および211の間のノードN30と、ビット線BL0と
の間に接続される。アクセストランジスタ218は、ワ
ード線WL0に接続されたゲートを有し、トランジスタ
214および212の間のノードN40と、ビット線B
L0との間に接続される。
るため、通常の読出動作および書込動作においては他の
メモリセル20と同様に動作し、電源投入直後において
は、冗長ビットの使用の有無に応じた信号を出力するこ
とが可能である。
装置においては、メモリセルアレイ2内のメモリセル2
1が、冗長メモリセル行3および冗長メモリセル列4の
使用の有無に対応する信号を出力するようにした。この
ため、メモリセルアレイ2の外部に0冗長メモリセル行
3および冗長メモリセル列4の使用の有無の判別用の回
路を設ける必要がない。
1を1個だけ設けた例について示したが、これに限ら
ず、メモリセル21は、第4実施例のフリップフロップ
回路の場合と同様に、他のアドレスに対応して複数個設
けてもよい。
おいては、図1に示される冗長メモリセル行3および冗
長メモリセル列4の使用の有無の判別をするための回路
をDRAM(ダイナミックランダムアクセスメモリ)に
適用した場合の例について説明する。
を備えた半導体記憶装置の構成を示すブロック図であ
る。この半導体記憶装置は、DRAMを構成する。
体記憶装置と異なるのは次の点である。
が、ビット線対BL0,/BL0〜BLm,/BLmお
よびBL,/BLのそれぞれに対応して設けられる。ま
た、図1のセンスアンプ63の代わりに、プリアンプ6
30が設けられる。さらに、メモリセルアレイ2、冗長
メモリセル行3および冗長メモリセル列4におけるメモ
リセル22,31および41の各々は、データを記憶す
るキャパシタと、トランスファゲートとしてのNチャネ
ルトランジスタとを含む。
の半導体記憶装置においても、第5実施例による半導体
記憶装置と同様に、フリップフロップ回路5の出力信号
に基づいて、冗長メモリセル行3および冗長メモリセル
列4の使用の有無を判別することができる。
長メモリセル行および冗長メモリセル列の両方を備えた
例について説明したが、これに限らず、それらの一方を
備えた半導体記憶装置についても、本発明は適用可能で
ある。
を備えた半導体記憶装置の構成を示すブロック図であ
る。図9の半導体記憶装置において図31と共通のもの
には同一の参照符号を付し、その説明を省略する。
なるのは、次の点である。テストモード用行デコーダ7
aおよびテストモード用メモリセル行71が設けられ
る。さらに、テストモード信号TEは、冗長用列デコー
ダ18bには与えられず、テストモード用行デコーダ7
aおよび行アドレスバッファ11に与えられる。
の記憶情報“1”を予め記憶したテストモード用メモリ
セル711,711,…と、第2の記憶情報“0”を予
め記憶したテスト用メモリセル712とを含む。これら
のテスト用メモリセル711,711,…および712
の記憶情報は固定されている。
それぞれは、メモリセルアレイ2の各メモリセル列に1
対1の対応で設けられる。テスト用メモリセル712
は、冗長メモリセル列4に対応して設けられる。
には、行アドレスバッファ11が活性化され、テストモ
ード用行デコーダ7aが非活性化される。逆に、テスト
モード信号TEが活性化状態の場合には、テストモード
用行デコーダ7aが活性化され、行アドレスバッファ1
1が非活性化される。
て説明する。 (1) 通常動作 通常動作の場合には、テストモード信号TEが非活性化
される。これにより、テストモード用行デコーダ7aが
非活性化されるため、テストモード用メモリセル行71
の動作が禁止される。一方、行アドレスバッファ11は
活性化される。したがって、通常動作の場合には、図3
1に示された半導体記憶装置と同様の読出動作および書
込動作が行なわれる。
場合には、テストモード信号TEが活性化される。これ
により、行アドレスバッファ11が非活性化ささるため
に、メモリセルアレイ2内のメモリセル行は選択されな
い。
7aが活性化されるため、行についてはテストモード用
メモリセル行71のみが選択される。一方、列アドレス
は、順次各列アドレスが選択される。したがって、テス
トモードにおいては、各列アドレスに対応して、テスト
モード用メモリセル行71からの読出が行なわれる。
合には、テストモードにおいて、テスト用メモリセル7
11,711,…のそれぞれから記憶情報が読出され
る。したがって、冗長メモリセル列4が使用されていな
い場合には、第1の記憶情報“1”のみが読出される。
る場合には、不良が生じたメモリセル列が冗長メモリセ
ル列4に置換えられている。このため、その置換えが行
なわれた列アドレスについては、テスト用メモリセル7
12から第2の記憶情報“0”が読出される。
れている場合には、その置換えの対象となった列アドレ
スに対応して読出された情報のみが“0”となる。
た記憶情報に基づいて、冗長メモリセル列4の使用の有
無の判別および置換えが行なわれたメモリセル列の特定
を行なうことができる。
用メモリセル711に第1の記憶情報“1”が記憶さ
れ、テスト用メモリセル712に第2の記憶情報“0”
が記憶されている場合について説明した。しかし、これ
に限らず、テスト用メモリセル711のそれぞれに第2
の記憶情報“0”を記憶させ、テスト用メモリセル71
2に第1の記憶情報“1”を記憶させてもよい。
おいては、冗長メモリセル行を備えた半導体記憶装置に
ついて、その冗長メモリセル行の使用の有無を判別する
ことが可能な例について説明する。
ルを備えた半導体記憶装置の構成を示すブロック図であ
る。図10において図9のものと共通するものには同一
の参照符号を付し、その説明を省略する。
なるのは、次の点である。冗長プログラム回路17b、
冗長用列デコーダ18bおよび冗長メモリセル列4が設
けられておらず、冗長プログラム回路17a、冗長用行
デコーダ18aおよび冗長メモリセル行3が設けられ
る。さらに、テストモード用行デコーダ7aおよびテス
トモード用メモリセル行71が設けられておらず、テス
トモード用マルチプレクサ7bおよびテストモード用メ
モリセル列72が設けられる。テストモード信号TE
は、行アドレスバッファ11には与えられず、列アドレ
スバッファ13およびテストモード用マルチプレクサ7
bに与えられる。
デコーダ18aのそれぞれは、図1に示されたものと同
じ機能を有するものである。冗長メモリセル行3は、行
を構成する複数の冗長メモリセル30,30,…を含
む。この冗長メモリセル行3は、メモリセルアレイ2内
の不良が生じたメモリセル行と置換えられるものであ
る。
の行アドレスに対応するメモリセル行に不良が生じる
と、その行アドレスに対応するメモリセル行が、冗長メ
モリセル行3に置換えられる。
ストモード信号TEに応答してテストモード用メモリセ
ル列72を選択する。テストモード用メモリセル列72
は、第1の記憶情報“1”を予め記憶したテスト用メモ
リセル721,721,…と第2の記憶情報“0”を予
め記憶したテスト用メモリセル722とを含む。これら
の記憶情報は固定される。これらのテスト用メモリセル
721,721,…および722が行を構成する。
それぞれは、メモリセルアレイ2の各メモリセル行に1
対1の対応で設けられる。テスト用メモリセル722
は、冗長メモリセル行3に対応して設けられる。
には、列アドレスバッファ13が活性化され、テストモ
ード用マルチプレクサ7bが非活性化される。テストモ
ード信号TEが活性状態の場合には、列アドレスバッフ
ァ13が非活性化され、テストモード用マルチプレクサ
7bが活性化される。
いて説明する。 (1) 通常動作 通常動作の場合には、テストモード信号TEが非活性化
される。これにより、テストモード用マルチプレクサ7
bが非活性化されるため、テストモード用メモリセル列
72は選択されない。この場合には、列アドレスバッフ
ァ13が活性化されるため、通常の読出動作および書込
動作が行なわれる。
場合には、テストモード信号TEが活性化される。これ
により、列アドレスバッファ13が非活性化されるため
に、メモリセルアレイ2内のメモリセル列は選択されな
い。この場合には、テストモード用マルチプレクサ7b
が活性化されるため、テストモード用メモリセル列72
のみが選択される。
たがって、テストモードにおいては、各行アドレスに対
応して、テストモード用メモリセル列72からの読出が
行なわれる。
合には、テストモードにおいて、テスト用メモリセル7
21,721,…のそれぞれから記憶情報が読出され
る。したがって、冗長メモリセル行3が使用されていな
い場合には、第1の記憶情報“1”のみが読出される。
る場合には、不良が生じたメモリセル行が冗長メモリセ
ル行3に置換えられているため、その置換えが行なわれ
た行アドレスについては、テスト用メモリセル722か
ら第2の記憶情報“0”が読出される。
れている場合には、その置換えの対象となった行アドレ
スに対応して読出された情報のみが“0”となる。この
ため、テストモードにおいて読出された記憶情報に基づ
いて、冗長メモリセル行3の使用の有無の判別および置
換えが行なわれたメモリセル行の特定を行なうことがで
きる。
用メモリセル721に第1の記憶情報“1”が記憶さ
れ、テスト用メモリセル722に第2の記憶情報“0”
が記憶されている場合について説明した。しかし、これ
に限らず、テスト用メモリセル721に第2の記憶情報
“0”を記憶させ、テスト用メモリセル722に第1の
記憶情報“1”を記憶させてもよい。
おいては、IEEE JOURNAL OF SOLI
D−STATE CIRCUITS,VOL.26,N
O.4,APRIL 1991 A7−ns 1−Mb
BiCMOS ECL SRAM with Shi
ft Redundancyに開示されたシフトリダン
ダンシー回路を有する半導体記憶装置において、メモリ
セル行またはメモリセル列が置換えられたか否かを判別
することが可能な例について説明する。
えた半導体記憶装置では、メモリセルに不良が生じた場
合に、その不良が生じたメモリセル行またはメモリセル
列が、隣のメモリセル行またはメモリセル列に置換えら
れる冗長方式が用いられる。
ては、メモリセルに不良が生じた場合に、メモリセル列
をシフトして置換える形式の半導体記憶装置において、
メモリセル列の置換えが行なわれているか否かを判別す
ることが可能な例について説明する。
ダンシー回路を備えた半導体記憶装置の構成を示すブロ
ック図である。この図11の半導体記憶装置において図
9のものと共通するものには同一の参照符号を付し、そ
の説明を省略する。
なるのは次の点である。冗長プログラム回路17b、冗
長用列デコーダ18b、冗長用マルチプレクサ19およ
び冗長メモリセル列4が設けられておらず、シフトリダ
ンダンシー回路9および冗長プログラム回路170bが
設けられる。また、メモリセルアレイ2には、メモリセ
ル列が、選択される列アドレスの総数よりも多く設けら
れる。さらに、テストモード用メモリセル行71の代わ
りに、テストモード用メモリセル行710が設けられ
る。
動接点90a,90a,…と、複数の固定接点90b,
90b,…とを含む。可動接点90a,90a,…は、
マルチプレクサ15で選択される列アドレスに対応して
設けられる。固定接点90b,90b,…は、メモリセ
ルアレイ2の各メモリセル列に対応して設けられる。各
可動接点90aは、隣り合う固定接点90b,90bの
間で切換えられる。
メモリセルアレイ2に不良が生じていない場合に、すべ
ての可動設定90aが、図中左側の固定接点90bに切
換えられる。したがって、図11においては、メモリセ
ルアレイ2に不良が生じていない場合には、右端のメモ
リセル列は使用されない。
生じた列アドレスがプログラムされる。この冗長プログ
ラム回路170bにより、不良が生じた列アドレスに対
応するメモリセル列から右側の列すべてが、各々右隣の
列に置換えられるように、シフトリダンダンシー回路9
の切換状態が設定される。これにより、不良が生じたメ
モリセル列が、他のメモリセル列に置換えられる。
数のテスト用メモリセル711,711,…を含む。テ
スト用メモリセル711,711,…のそれぞれは、メ
モリセルアレイ2のメモリセル列のそれぞれに対応して
設けられる。
各々は、隣り合うものと異なる情報を予め記憶する。た
とえば、図11に示されるように、テスト用メモリセル
711,711,…は、第1の記憶情報“1”と第2の
記憶情報“0”とを交互に記憶する。それらの記憶情報
は固定される。
いて説明する。 (1) 通常動作 通常動作の場合には、テストモード信号TEが非活性化
される。これにより、テストモード用行デコーダ7aが
非活性化されるため、テストモード用メモリセル行71
0は選択されない。この場合には、行アドレスバッファ
11が活性化されるため、通常の読出動作および書込動
作が行なわれる。
場合には、テストモード信号TEが活性化される。これ
により、行アドレスバッファ11が非活性化されるため
に、メモリセルアレイ2内のメモリセル行は選択されな
い。この場合には、テストモード用メモリセル行7aが
活性化されるため、テストモード用メモリセル行710
のみが選択される。
たがって、テストモードにおいては、各列アドレスに対
応して、テストモード用メモリセル行710からの読出
が行なわれる。
リセル列の置換えが行なわれていない場合には、テスト
モード用メモリセル行710から読出された記憶情報
は、“1,0,1,0,…”のように規則的な配列を有
する。
てメモリセル列の置換えが行なわれている場合には、読
出された記憶情報は、たとえば、“1,0,1,1,
0,…”のような不規則な配列を有する。
た記憶情報に基づいて、メモリセル列の置換えの有無の
判別および不良が生じた列アドレスの特定を行なうこと
ができる。
生じたメモリセル列が存在する場合に、メモリセル列を
右隣の列に置換えるシフトリダンダンシー回路について
説明した。しかし、これに限らず、メモリセル列を左隣
の列に置換えるシフトリダンダンシー回路にも適用可能
である。
例においては、メモリセルに不良が生じた場合にメモリ
セル行をシフトして置換える形式の半導体記憶装置にお
いて、メモリセル行の置換えが行なわれているか否かを
判別することが可能な例について説明する。
ンダンシー回路を備えた半導体記憶装置の構成を示すブ
ロック図である。図12において図10と共通する部分
には同一の参照符号を付し、その説明を省略する。
異なるのは次の点である。冗長プログラム回路17a、
冗長用行デコーダ18aおよび冗長メモリセル行3が設
けられておらず、シフトリダンダンシー回路8および冗
長プログラム回路170aが設けられる。また、メモリ
セルアレイ2には、メモリセル行が、選択される行アド
レスの総数よりも多く設けられる。さらに、テストモー
ド用メモリセル列72の代わりに、テストモード用メモ
リセル列720が設けられる。
動接点80a,80a,…と、複数の固定接点80b,
80b,…とを含む。可動接点80a,80a,…のそ
れぞれは、行デコーダ12により選択される行アドレス
のそれぞれに対応して設けられる。
は、メモリセルアレイ2のメモリセル行のそれぞれに対
応して設けられる。各可動接点80aは、隣り合う固定
接点80b,80b,…の間で切換えられる。
メモリセルアレイ2に不良が生じていない場合に、すべ
ての可動接点80aが、図中下側の固定接点80bに切
換えられた状態となっている。したがって、図12にお
いては、メモリセル2に不良が生じていない場合に上端
のメモリセル行は使用されない。
生じた行アドレスがプログラムされる。この冗長プログ
ラム回路170aにより、不良が生じた行アドレスに対
応するメモリセル行から上側の行すべてが、各々上隣の
行に置換えられるように、シフトリダンダンシー回路8
の切換スイッチが切換えられる。これにより、不良が生
じたメモリセル行が、他のメモリセル行に置換えられ
る。
数のテスト用メモリセル721,721,…を含む。テ
スト用メモリセル721,721,…のそれぞれは、メ
モリセルアレイ2のメモリセル行のそれぞれに対応して
設けられる。テスト用メモリセル721,721,…の
各々には、隣り合うものと異なる情報が予め記憶され
る。たとえば、テスト用メモリセル721,721,…
には、“1,0,1,0,…”の情報が固定される。
いて説明する。 (1) 通常動作 通常動作の場合には、テストモード信号TEが非活性化
される。これにより、テストモード用マルチプレクサ7
bが非活性化されるため、テストモード用メモリセル列
720は選択されない。この場合には、列アドレスバッ
ファ13が活性化されるため、通常の読出動作および書
込動作が行なわれる。
場合には、テストモード信号TEが活性化される。これ
により、列アドレスバッファ13が非活性化されるため
に、メモリセルアレイ2内のメモリセル列は選択されな
い。この場合には、テストモード用マルチプレクサ7b
が活性化されるため、テストモード用メモリセル列72
0のみが選択される。
たがって、テストモードにおいては、各行アドレスに対
応して、テストモード用メモリセル列720からの読出
が行なわれる。
リセル行の置換えが行なわれていない場合には、テスト
モードにおいて、テスト用メモリセル721,721,
…のそれぞれから“1,0,1,0,…”のような規則
的な配列の記憶情報が読出される。
てメモリセル行の置換えが行なわれている場合には、テ
ストモードにおいて、テスト用メモリセル721,72
1,…から、たとえば、“1,0,1,1,…”のよう
な不規則な配列の記憶情報が読出される。
た記憶情報に基づいて、メモリセルアレイ2のメモリセ
ル行の置換えの有無および不良が生じた行アドレスの特
定を行なうことができる。
が生じたメモリセル行が存在する場合に、メモリセル行
を上隣の行に置換えるシフトリダンダンシー回路につい
て説明した。しかし、これに限らず、メモリセル行を下
隣の行に置換えるシフトリダンダンシー回路においても
適用可能である。
例においては、図9〜図20の半導体記憶装置に供給さ
れるテストモード信号TEを、その装置の内部で発生さ
せることが可能なテストモード信号発生回路について説
明する。
ド信号発生回路の構成を示す回路図である。図13を参
照して、このテストモード信号発生回路は、ラッチ回路
101、NMOSトランジスタ102およびインバータ
103を含む。
ける。ラッチ回路101の出力信号は、インバータ10
3で反転され、テストモード信号TEとして出力され
る。トランジスタ102は、読出書込制御信号WEを受
けるゲートを有し、電源ノードN10と、ラッチ回路1
01およびインバータ103の間のノードとの間に接続
される。読出書込制御信号WEは、読出動作時にLレベ
ルになり、書込動作時にHレベルになる。
け、その電源電位VCCが立上げられる電源投入時に、
出力信号をLレベルに保持する。その後、ラッチ回路1
01は、トランジスタ102から伝達される電位のレベ
ルを保持する。
の動作について説明する。電源が投入され、電源電位V
CCが立上げられると、ラッチ回路101は出力信号を
Lレベルに保持する。電源投入直後には、読出動作モー
ドが設定される。これにより、読出書込制御信号WEが
Lレベルになるため、トランジスタ102はオフ状態で
ある。したがって、この場合、テストモード信号TEは
Hレベルとなり、活性化される。
行され、読出書込制御信号WEがHレベルになる。これ
により、トランジスタ102がオンし、ラッチ回路10
1およびインバータ103のそれぞれに電源電位VCC
が供給される。このため、ラッチ回路101は、出力信
号をHレベルに保持し、テストモード信号TEがLレベ
ルになる。
ベルとなり、非活性化される。それ以降、ラッチ回路1
01は、出力信号をHレベルに保持するため、テストモ
ード信号は、次の電源再投入時まで非活性状態に保持さ
れる。
源投入直後の読出動作モードの期間にのみ活性化され、
その次に書込動作モードになると非活性化される。そし
て、その後、テストモード信号TEは、電源が再投入さ
れるまで活性化されない。
をこのように限ったのは、次のような理由があるからで
ある。すなわち、揮発性メモリでは、電源が投入されて
いないときに記憶情報が破壊されてしまうため、電源投
入後に書込をせずに読出をすると不定情報が出力され
る。
る期間において、テストモード用メモリセルの行および
列の記憶情報が出力されても特別な不都合がない。した
がって、テストモード信号TEは、電源投入直後の読出
動作モードの期間に自動的に発生させることとした。
半導体記憶装置に設けられると、外部からテストモード
信号TEを与える必要がなくなる。
例においては、テストモード信号発生回路のその他の例
について説明する。
ド信号発生回路の構成を示す回路図である。このテスト
モード信号発生回路は、NMOSトランジスタ102、
インバータ103,104,107,108およびキャ
パシタ105,106を含む。
間にトランジスタ102およびキャパシタ106が接続
される。読出書込制御信号/WEが、インバータ104
を介してトランジスタ102のゲートに与えられる。読
出書込制御信号/WEは、信号WEと逆極性の信号であ
る。インバータ107および108は、入力端子と出力
端子とが相互に接続される。
107の入力端子との間のノードN11と、電源ノード
N10との間にキャパシタ105が接続される。インバ
ータ107の出力端子とインバータ108の入力端子と
の間のノードN12が、トランジスタ102、キャパシ
タ106およびインバータ103のそれぞれの間のノー
ドに接続される。
ードN12の電位のレベルが反転されたレベルとなる。
なお、読出書込制御信号/WEは、読出動作時にHレベ
ルとなり、書込動作時にLレベルとなる信号である。
の動作について説明する。電源が投入され、電源電位V
CCが立上げられると、ノードN11は、キャパシタ1
05の容量結合によりHレベルになる。一方、ノードN
12は、キャパシタ106の容量結合によりLレベルに
なる。
される。これにより、読出書込制御信号/WEがHレベ
ルになるため、トランジスタ102はオフ状態である。
したがって、ラッチ回路120は、トランジスタ102
から伝達される電位の影響を受けずに、出力信号をLレ
ベルに保持する。これにより、テストモード信号TE
は、Hレベルになる。
移行され、読出書込制御信号/WEがLレベルになる。
これにより、キャパシタ106が充電され、ノードN1
2がHレベルになる。一方、ノードN11は、キャパシ
タ105が放電されることにより、Lレベルになる。
号をHレベルに保持する。このため、テストモード信号
TEがLレベルになり、非活性化される。このように、
図14のテストモード信号発生回路は、図13のものと
同様の動作をする。
例においては、図14のテストモード信号発生回路と同
様の動作をするその他のテストモード信号発生回路につ
いて説明する。
ド信号発生回路の構成を示す回路図である。この図15
の回路において図14のものと共通するものには同一の
参照符号を付しその説明を省略する。
4のものと異なるのは、次の点である。図15の回路に
おいては、キャパシタ105,106およびインバータ
107,108が設けられていない。その代わりに、ラ
ッチ回路130が設けられる。
タ111,112、NMOSトランジスタ113,11
4、抵抗109およびキャパシタ110を含む。電源ノ
ードN10と接地ノードN20との間にトランジスタ1
11および113が直列に接続される。電源ノードN1
0と接地ノードN20との間には、抵抗109およびキ
ャパシタ110も直列に接続される。
ノードと、接地ノードN20との間にトランジスタ11
2および114が直列に接続される。トランジスタ11
2および114のそれぞれのゲートは、トランジスタ1
11および113の間のノードN5と接続される。
れのゲートは、トランジスタ112および114の間の
ノードN6と接続される。ノードN6は、トランジスタ
102およびインバータ103の間のノードと接続され
る。
の動作について説明する。電源電位VCCが立上げられ
ると、ノードN5がHレベルになり、ノードN6がLレ
ベルになる。それは、抵抗109およびキャパシタ11
0の働きにより、トランジスタ111がトランジスタ1
12よりも早くオンするためである。
ンジスタ114がそれぞれオンすることにより、ノード
N5がHレベルになり、それとともにノードN6がLレ
ベルになる。
されるため、トランジスタ102がオフ状態である。こ
のため、この場合のテストモード信号TEはHレベルと
なり、活性化される。
モードに移行されると、トランジスタ102がオンし、
ラッチ回路130が出力信号をHレベルに保持するこの
ため、書込動作に移行した後は、テストモード信号TE
がLレベルに保持され、非活性状態が保持される。した
がって、図15のテストモード信号発生回路は、図14
のものと同様の動作を行なう。
例においては、電源投入時にHレベルの出力信号を保持
するラッチ回路を備えたテストモード信号発生回路につ
いて説明する。
ド信号発生回路の構成を示す回路図である。図16を参
照して、この回路は、ラッチ回路115およびNMOS
トランジスタ116を含む。
テストモード信号TEとして出力される。トランジスタ
116は、読出書込制御信号WEを受けるゲートを有
し、ラッチ回路115と接地ノードN20との間に接続
される。
け、電源電位Vccが立上げられる電源投入時に、その
出力信号をHレベルに保持し、その後、トランジスタ1
16から伝達される電位を保持する。
の動作について説明する。電源が投入され、電源電位V
ccが立上げられると、ラッチ回路115は、出力信号
をHレベルに保持する。電源投入直後に、読出動作モー
ドが設定されると、読出書込制御信号WEがLレベルで
あるため、トランジスタ116はオフ状態である。した
がって、この場合、テストモード信号TEはHレベルと
なり、活性化される。
移行され、読出書込制御信号WEがHレベルになる。こ
れにより、トランジスタ116がオンし、ラッチ回路1
15に接地電位が供給される。このため、ラッチ回路1
15はLレベルを保持する。これにより、テストモード
信号TEはLレベルとなり、非活性化される。
例においては、図9〜図12に示されるテスト用メモリ
セル711,712,721および722を、メモリセ
ルアレイ2におけるメモリセル20の一部を変更するこ
とにより形成する例について説明する。
るメモリセル20について説明する。図17は、メモリ
セルアレイにおけるメモリセルの構成を示す回路図であ
る。図17を参照して、このメモリセルアレイは、NM
OSトランジスタよりなるアクセストランジスタ20
1,202、TFTトランジスタよりなる負荷トランジ
スタ203,204およびNMOSトランジスタよりな
るドライバトランジスタ205,206を含む。
間にトランジスタ203および205が直列に接続され
る。電源ノードN10と接地ノードN20との間には、
トランジスタ204および206も直列に接続される。
憶ノードであるノードN7と、ビット線BLとの間にト
ランジスタ201が接続される。トランジスタ204お
よび206の間の記憶ノードであるノードN8と、ビッ
ト線/BLとの間にトランジスタ202が接続される。
トランジスタ201および202の各々のゲートは、ワ
ード線WLと接続される。
ついて説明する。ノードN7は、負荷トランジスタ20
3がオンするとHレベルになり、ドライバトランジスタ
205がオンするとLレベルになる。一方、ノードN8
は、負荷トランジスタ204がオンするとHレベルにな
り、ドライバトランジスタ206がオンするとLレベル
になる。
び206は、ラッチ回路を構成しているため、ノードN
7のレベルとノードN8のレベルとは、異なるレベルに
なる。
と、アクセストランジスタ201および202がともに
オンする。これにより、ビット線BLとノードN7とが
接続されるとともに、ビット線/BLとノードN8とが
接続され、データの書込および読出が行なわれる。
パターンの平面的なレイアウトについて説明する。ここ
では、そのレイアウトを、下層と上層とに分けて説明す
る。
り、図19は、メモリセルの上層の平面図である。
に活性領域900,900および900がそれぞれ形成
される。活性領域900,900および900の上に、
ワード線WLと、第1の多結晶シリコン層91および9
1とが形成される。
91の上に第2の多結晶シリコン層92,92および9
2が形成される。活性領域900,900および900
と、第2の多結晶シリコン層92,92および92は、
第1のコンタクト93,93,93および94を介して
電気的に接続される。
の各々とが交差する部分にアクセストランジスタ201
および202がそれぞれ形成される。また、活性領域9
00および900の各々と、第1の多結晶シリコン層9
1および91の各々とが交差する部分にドライバトラン
ジスタ205および206がそれぞれ形成される。
リコン層92,92および92の上に、第3の多結晶シ
リコン層95,95および95が形成される。
第1の多結晶シリコン層91および91と、第3の多結
晶シリコン層95,95および95とが第2のコンタク
ト96,96および96を介して電気的に接続される。
95の上に、第4の多結晶シリコン層97が形成され
る。第3の多結晶シリコン層95,95および95と第
4の多結晶シリコン層97とが、第3のコンタクト98
および99を介して電気的に接続される。第3の多結晶
シリコン層95および95の各々と、第4の多結晶シリ
コン層97とが交差する部分に負荷トランジスタ203
および204がそれぞれ形成される。
ット線BLおよび/BLが形成される。第2の多結晶シ
リコン層92および92と、ビット線BLおよび/BL
とが、第4のコンタクト800および800を介してそ
れぞれ電気的に接続される。
一部を変更して形成されるテスト用メモリセルについて
説明する。図20は、第15実施例によるテスト用メモ
リセルの構成を示す回路図である。この図20のテスト
用メモリセルにおいて図17のメモリセルと共通する部
分には同一の参照符号を付し、その説明を省略する。
モリセルと異なるのは、ノードN8にハイレベルの電位
を伝達する負荷トランジスタ204が設けられていない
ことである。このような構成は、図19において第4の
多結晶シリコン層97を負荷トランジスタ204の部分
で切断することにより実現される。
負荷トランジスタ204がないため、ノードN8にHレ
ベルの電位が供給されない。このため、ノードN8は、
常にLレベルになる。このノードN8のレベルにより、
ドライバトランジスタ203はオン状態となるため、ノ
ードN7は、常にHレベルになる。したがって、図20
のテスト用メモリセルにおいては、記憶情報が固定され
る。
ついて説明する。図21は、第15実施例によるその他
のテスト用メモリセルの構成を示す回路図である。
モリセルと異なるのは、ノードN7にLレベルの電位を
伝達するドライバトランジスタ205が設けられていな
いことである。このような構成は、図18の活性領域9
00をドライバトランジスタ205の部分で切断するこ
とにより実現される。
ドライバトランジスタ205がないため、ノードN7に
Lレベルの電位が供給されない。このため、ノードN7
は、常にHレベルになる。このノードN7のレベルによ
り、ドライバトランジスタ206がオン状態となるた
め、ノードN8は、常にLレベルになる。したがって、
図21のテスト用メモリセルにおいては、記憶情報が固
定される。
例においては、高抵抗負荷型のテスト用メモリセルにつ
いて説明する。ここでは、高抵抗負荷型のメモリセルの
一部を変更して形成されるテスト用メモリセルについて
説明する。
ける負荷トランジスタ203および204のそれぞれを
高い抵抗値を有する高抵抗に置換えた構成を有する。
ターンの平面的なレイアウトについて説明する。ここで
は、そのレイアウトを下層と上層とに分けて説明する。
ウトは、図18に示されるものと同じである。このた
め、説明は省略する。
層の平面図である。図22のレイアウトが図19のレイ
アウトと異なるのは次の点である。図22の第4の多結
晶シリコン層970は、図19における第4の多結晶シ
リコン層とは特性が異なる。すなわち、第4の多結晶シ
リコン層970が抵抗体となっている。
いては、図18のようなトランジスタ203および20
4が形成されないため、第3の多結晶シリコン層950
および950の形状が、図19における第3の多結晶シ
リコン層とは異なる。
モリセルの構成の一部を変更して形成されるテスト用メ
モリセルについて説明する。
モリセルの構成を示す回路図である。図23を参照し
て、電源ノードN10とノードN7との間には、ノード
N7にHレベルの電位を供給する高抵抗207が接続さ
れている。一方、ノードN8には、高抵抗負荷型のメモ
リセルに設けられているような高抵抗が設けられていな
い。
シリコン層970における、第3のコンタクト99につ
ながる部分を切断することにより実現される。
ノードN8にHレベルの電位が供給されないため、ノー
ドN8のレベルは常にLレベルになる。このノードN8
のレベルにより、トランジスタ205がオフ状態となる
ため、ノードN7は、常にHレベルになる。したがっ
て、図23のテスト用メモリセルにおいては、記憶情報
が固定される。
4は、第16実施例によるその他のテスト用メモリセル
の構成を示す回路図である。図24を参照して、このテ
スト用メモリセルにおいては、電源ノードN10とノー
ドN8との間に高抵抗208が接続されている。しか
し、ノードN7には、図23に示されるようなドライバ
トランジスタ205が接続されていない。
セルにおいて、図18に示される活性領域900をドラ
イバトランジスタ205の部分で切断することにより実
現される。
ドライバトランジスタ205がないため、ノードN7に
Lレベルの電位が供給されない。このため、ノードN7
は、常にHレベルになる。このノードN7のレベルによ
り、トランジスタ206がオン状態となるため、ノード
N8は、常にLレベルになる。したがって、図24のテ
スト用メモリセルにおいては記憶情報が固定される。
例においては、図20および図21に示されるテスト用
メモリセルの変形例について説明する。
モリセルの構成を示す回路図である。この図25のテス
ト用メモリセルは、図20のものと同様に記憶情報を固
定するものである。
ルは、ノードN8と、負荷トランジスタ204とが接続
されていない。このため、ノードN8にはHレベルの電
位が供給されない。したがって、図25のテスト用メモ
リセルにおいては、図20のものと同様に記憶情報が固
定される。このような構成は、図19に示される第3の
コンタクト99をなくすことにより実現可能である。
スト用メモリセルの構成を示す回路図である。この図2
6のテスト用メモリセルは、図21のものと同様に記憶
情報を固定するものである。
ルは、ドライバトランジスタ205と接地ノードN20
とが接続されていない。このため、ノードN7にはLレ
ベルの電位が供給されない。したがって、図26のテス
ト用メモリセルにおいては、図21のものと同様に記憶
情報が固定される。このような構成は図18に示される
第1のコンタクト94をなくすことにより実現可能であ
る。
例においては、図23および図24に示されるテスト用
メモリセルの変形例について説明する。
モリセルの構成を示す回路図である。この図27のテス
ト用メモリセルは、図23のものと同様に記憶情報を固
定するものである。
ルは、ノードN8と高抵抗208とが接続されていな
い。このため、ノードN8にはHレベルの電位が供給さ
れない。したがって、図27のテスト用メモリセルにお
いては、図23のものと同様に記憶情報が固定される。
このような構成は、高抵抗負荷型のメモリセルにおい
て、図22に示される第3のコンタクト99をなくすこ
とにより実現可能である。
スト用メモリセルの構成を示す回路図である。この図2
8のテスト用メモリセルは、図24のものと同様に記憶
情報を固定するものである。
ルは、ドライバトランジスタ205と接地ノードN20
とが接続されていない。このような構成は、高抵抗負荷
型のメモリセルにおいて、図18に示される第1のコン
タクト94をなくすことにより実現される。
が供給されない。したがって、図28のテスト用メモリ
セルにおいては、図24のものと同様に記憶情報が固定
される。
例においては、メモリセルアレイの配線パターンの仕上
がりを均等にすることが可能なテストモード用メモリセ
ル行およびテストモード用メモリセル列を有する半導体
記憶装置の例について説明する。
ターンが粗の部分と密の部分では、配線パターンの仕上
がりの幅等のサイズに差が生じるというプロセス上の問
題がある。メモリセルアレイの外側の部分は、メモリセ
ルアレイ内に比べて配線パターンが粗であるので、メモ
リセルアレイ端とメモリセルアレイ内とで配線パターン
の仕上がり幅等のサイズに差が生じる。
めの対策としては、メモリセルアレイの外側に不要な配
線パターンを配置して、メモリセルアレイの端部の配線
パターンが粗にならないようにする方法が用いられる場
合がある。しかし、そのような方法を用いると、不要な
配線パターンを付加する必要があるため、回路の形成領
域の面積が増加するという問題があった。
導体記憶装置を以下に説明する。図29は、第19実施
例による半導体記憶装置の構成を示すブロック図であ
る。
は、メモリセルアレイ2、行デコーダ12、列デコーダ
14、冗長メモリセル行3、冗長メモリセル列4、テス
トモード用メモリセル行72およびテストモード用メモ
リセル列72を含む。
リセル行3および冗長メモリセル列4が設けられる。冗
長メモリセル行3の外側にはテストモード用メモリセル
行71が設けられる。冗長メモリセル列4の外側にはテ
ストモード用メモリセル列72が設けられる。
ル行71およびテストモード用メモリセル列72を設け
ると、テストモード用メモリセル行71およびテストモ
ード用メモリセル列72のそれぞれが、前述したような
不要な配線パターンと同じ働きをする。このため、メモ
リセルアレイ2内の配線パターンの仕上がりが均等にな
る。このように、図29の半導体記憶装置においては、
不要な配線パターンを配置することなく、メモリセルア
レイ2の配線パターンの仕上がりの幅等のサイズを均等
にすることができる。
電位が立上がった後に読出のために特定のアドレスが選
択されると、そのアドレスに対応する冗長メモリセルの
行およびまたは列の使用の有無を示す情報が出力され
る。
号等の外部から与えられるテスト専用の信号を必要とす
ることなく、冗長ビットの使用の有無の判別を行なうこ
とができる。このように、読出のために特定のアドレス
を選択するだけで冗長ビットの使用の有無を判別するこ
とができるので、冗長ビットの使用の有無の判別を効率
的に行なうことができる。
憶手段の出力状態は、ヒューズ手段が切断されているか
否かに応じて記憶される。このため、ヒューズ手段を切
断しておくか否かに応じて、状態記憶手段の出力状態を
設定することができる。
憶手段の出力状態の記憶の設定は、ヒューズを切断する
か否かにより行なわれる。したがって、冗長メモリセル
の行およびまたは列が使用されている場合にのみヒュー
ズ手段を切断すればよいため、状態記憶手段の出力状態
の記憶設定のための作業を簡単化することができる。
ドレス検出手段が受ける行デコーダの出力信号は、ワー
ド線とは別の経路から伝達されるため、ワード線を介し
て行デコーダの出力信号を受ける場合よりも、特定アド
レスの検出を高速で行なうことができる。このため、冗
長メモリセルの行および列の使用の有無の判別に関する
動作を高速化することができる。
位が立上がった後に、読出のために特定のアドレスのう
ちのいずれかが選択されると、そのアドレスに対応する
冗長メモリセルの行および列の使用の態様を示す情報が
出力される。
等の外部から与えられるテスト専用の信号を必要とする
ことなく、冗長メモリセルの行および列の使用の態様を
判別することができる。このように、特定のアドレスを
選択するだけで、冗長メモリセルの行および列の使用の
態様を判別できるため、冗長メモリセルの行および列の
使用の有無の判別を効率的に行なうことができる。
状態記憶手段の各々における出力状態は、ヒューズ手段
が切断されているか否かに応じて設定される。したがっ
て、ヒューズ手段を切断しておくか否かに応じて、冗長
メモリセルの行および列の使用の態様に対応した出力状
態の記憶を設定することができる。
位が立上がった後に、読出のために特定のアドレスのメ
モリセルが選択されると、そのメモリセルから冗長メモ
リセルの行および列の使用の有無を示す情報が出力され
る。
号等の外部から与えられるテスト専用の信号を必要とす
ることなく、冗長メモリセルの行および列の使用の有無
を判別することができる。このように、特定のアドレス
のメモリセルを選択するだけで、冗長メモリセルの行お
よび列の使用の有無の判別を行なうことができるので、
その判別を効率的に行なうことができる。
のメモリセルが設けられているため、状態記憶用の手段
を外部に設ける必要がないため、冗長メモリセルの行お
よび列の使用の有無を判別するための回路の構成を簡単
化することができる。
モードにおいて、各列アドレスに対応してテストモード
用メモリセル行から読出された記憶情報は、メモリセル
列が置換えられていない場合に記憶情報の並び方に規則
性があり、一方、メモリセル列が置換えられた場合に記
憶情報の一部に規則性がない。
された記憶情報に規則性があるか否かに基づいて、メモ
リセル列の置換が行なわれているか否かを判別すること
ができる。また、その際には、不良が生じた列アドレス
を判別することができる。
メモリセル列が置換えられたか否かを判別することがで
きるため、その判別に要する時間を短くすることができ
るとともにその判別を効率的に行なうことができる。
モードにおいて、各行アドレスに対応してテストモード
用メモリセル列から読出された記憶情報は、メモリセル
行が置換えられていない場合に記憶情報の並び方に規則
性があり、一方、メモリセル行が置換えられた場合の記
憶情報の一部に規則性がない。
された情報に規則性があるか否かに基づいて、メモリセ
ル行の置換えが行なわれているか否かを判別することが
できる。また、その際には、不良が生じた行アドレスを
判別することもできる。
メモリセル行が置換えられたか否かを判別することがで
きるため、その判別を効率的に行なうことができる。
ト用メモリセルにおける第1および第2のテスト用メモ
リセル各々は、1つのドライバトランジスタと、2つの
負荷手段とで構成される。
モリセルアレイのメモリセルの一部を変更した構成であ
る。このため、テスト用メモリセルの各々は、メモリセ
ルアレイのメモリセルと同様の面積で構成される。
面積となるように設定されるため、メモリセルと同様の
面積のテスト用メモリセルを有するテストモード用メモ
リセルの行および列を設けることにより、面積の増加を
最小限に抑えることができる。したがって、テスト用メ
モリセルを設けることによる回路の形成領域の面積の増
加を少なくすることができる。
ト用メモリセルにおける第1および第2のテスト用メモ
リセル各々は、2つのドライバトランジスタと、1つの
負荷手段とで構成される。
モリセルアレイのメモリセルの一部を変更した構成であ
る。このため、テスト用メモリセルの各々は、メモリセ
ルアレイのメモリセルと同様の面積で構成される。
面積となるように設定されるため、メモリセルと同様の
面積のテスト用メモリセルを有するテストモード用メモ
リセルの行および列を設けることにより、面積の増加を
最小限に抑えることができる。したがって、テスト用メ
モリセルを設けることによる回路の形成領域の面積の増
加を少なくすることができる。
導体記憶装置の構成を示すブロック図である。
路図である。
成を示す回路図である。
導体記憶装置の構成を示すブロック図である。
導体記憶装置の構成を示すブロック図である。
導体記憶装置の構成を示すブロック図である。
構成を示す回路図である。
導体記憶装置の構成を示すブロック図である。
導体記憶装置の構成を示すブロック図である。
半導体記憶装置の構成を示すブロック図である。
路を備えた半導体記憶装置の構成を示すブロック図であ
る。
回路を備えた半導体記憶装置の構成を示すブロック図で
ある。
回路の構成を示す回路図である。
回路の構成を示す回路図である。
回路の構成を示す回路図である。
回路の構成を示す回路図である。
成を示す回路図である。
面図である。
面図である。
構成を示す回路図である。
リセルの構成を示す回路図である。
である。
構成を示す回路図である。
リセルの構成を示す回路図である。
構成を示す回路図である。
リセルの構成を示す回路図である。
構成を示す回路図である。
リセルの構成を示す回路図である。
を示すブロック図である。
の使用の有無を判別する回路の一例を示す回路図であ
る。
可能な従来のその他の半導体記憶装置の構成を示すブロ
ック図である。
長メモリセル列、5,50 フリップフロップ回路、5
5,56 ヒューズ、62,620 NMOSトランジ
スタ、67,670 特定アドレス検出ゲート、71
テストモード用メモリセル行、72 テストモード用メ
モリセル列、711,712,721,722 テスト
用メモリセル、101 ラッチ回路、102 NMOS
トランジスタ、203,204 負荷トランジスタ、2
05,206 ドライバトランジスタ、207,208
高抵抗。
Claims (11)
- 【請求項1】 複数のメモリセルがマトリクス状に配置
されたメモリセルアレイと、 前記メモリセルアレイの任意のメモリセルの行およびま
たは列に置換えられる冗長メモリセルの行およびまたは
列と、 前記メモリセルアレイの特定のアドレスが選択されたこ
とを検出し、検出信号を発生する特定アドレス検出手段
と、 電源電位を受ける電源ノードと、 前記冗長メモリセルの行およびまたは列の使用の有無に
対応した出力状態を予め記憶し、前記電源電位の立上が
りに応答して、記憶した出力状態を発生する状態記憶手
段と、 前記特定アドレス検出手段の検出信号に応答してスイッ
チングし、前記特定のアドレスが選択された場合に、前
記状態記憶手段で発生された出力状態を、前記冗長メモ
リセルの行およびまたは列の使用の有無を示す情報とし
て出力させるためのスイッチング手段とを備えた、半導
体記憶装置。 - 【請求項2】 前記状態記憶手段は、前記電源電位を受
けるヒューズ手段を含み、前記ヒューズ手段が切断され
ているか否かに応じて前記冗長メモリセルの行およびま
たは列の使用の有無に対応した出力状態を記憶し、前記
電源電位の立上がりに応答して、記憶した出力状態を発
生する、請求項1記載の半導体記憶装置。 - 【請求項3】 前記状態記憶手段は、前記ヒューズ手段
が切断された場合に、前記冗長メモリセルの行およびま
たは列が使用されていることを示す第1の出力状態を記
憶し、前記ヒューズ手段が切断されていない場合に、前
記冗長メモリセルの行および列が使用されていないこと
を示す第2の出力状態を記憶する、請求項2記載の半導
体記憶装置。 - 【請求項4】 前記メモリセルアレイに設けられたワー
ド線と、 前記メモリセルアレイの行アドレスを選択するための信
号を出力する行デコーダと、 前記メモリセルアレイの列アドレスを選択するための信
号を出力する列デコーダとをさらに含み、前記特定アド
レス検出手段は、前記行デコーダの出力信号を前記ワー
ド線とは別の経路から受けるとともに前記列デコーダの
出力信号を受け、それらの信号に応答して、前記特定の
アドレスが選択されたか否かを検出する、請求項1記載
の半導体記憶装置。 - 【請求項5】 複数のメモリセルがマトリクス状に配置
されたメモリセルアレイと、 前記メモリセルアレイの任意のメモリセルの行および列
に置換えられる冗長メモリセルの行および列と、 前記メモリセルアレイの複数の特定のアドレスのそれぞ
れに対応して設けられ、各々が、対応する特定のアドレ
スが選択されたことを検出し、検出信号を発生する複数
の特定アドレス検出手段と、 電源電位を受ける電源ノードと、 前記複数の特定アドレス検出手段のそれぞれに対応して
設けられ、各々が、前記冗長メモリセルの行および列の
使用態様に対応した出力状態を記憶し、前記電源電位の
立上がりに応答して、記憶した出力状態を発生する複数
の状態記憶手段と、 前記複数の状態記憶手段のそれぞれに対応して設けら
れ、各々が、対応する前記特定アドレス検出手段の検出
信号に応答してスイッチングし、対応する前記特定のア
ドレスが選択された場合に、対応する前記状態記憶手段
で発生された出力状態を、前記冗長メモリセルの行およ
び列の使用態様を示す情報として出力させるための複数
のスイッチング手段とを備えた、半導体記憶装置。 - 【請求項6】 前記複数の状態記憶手段の各々は、電源
電位を受けるヒューズ手段を有し、前記ヒューズ手段が
切断されているか否かに応じて前記冗長メモリセルの行
および列の使用態様に対応した出力状態を記憶し、前記
電源電位の立上がりに応答して、記憶した出力状態を発
生する、請求項5記載の半導体記憶装置。 - 【請求項7】 電源電位を受ける電源ノードと、 冗長メモリセルの行および列と、 前記冗長メモリセルの行および列の使用の有無に関する
情報を記憶するためのメモリセルを特定のアドレスに含
むメモリセルアレイとを備え、 前記特定のアドレスのメモリセルは、 前記電源電位を受けるヒューズ手段を有し、前記ヒュー
ズ手段が切断されているか否かに応じて前記冗長メモリ
セルの使用の有無に対応した出力状態を記憶し、前記電
源電位の立上がりに応答して、記憶した出力状態を発生
する、半導体記憶装置。 - 【請求項8】 複数のメモリセルがマトリクス状に配置
され、選択可能な列アドレスの総数よりも多い列数のメ
モリセル列を有するメモリセルアレイと、 前記メモリセルアレイにおける不良が生じたメモリセル
の存在の有無に応じて、前記列アドレスのそれぞれに対
応するメモリセル列の選択状態を切換える列選択切換手
段と、 前記列選択切換手段は、 不良が生じたメモリセル列が存在しない場合に、前記列
アドレスのそれぞれに対応するメモリセル列を、前記メ
モリセルアレイの一端のメモリセル列から順に1列ずつ
1対1の態様で選択した第1の状態と、 不良が生じたメモリセル列が存在する場合に、前記第1
の選択状態で選択されたメモリセル列のうち、不良が生
じたメモリセル列およびそのメモリセル列よりも前記メ
モリセルアレイの他端側に存在するメモリセル列の各々
を、各々の前記他端側の隣に位置するメモリセル列に置
換えた第2の状態とを選択的に形成し、 前記メモリセルアレイのメモリセル列のそれぞれに対応
する複数のテスト用メモリセルにより行が構成されるテ
ストモード用メモリセル行と、 前記テストモード用メモリセル行は、テスト用メモリセ
ルの各々が、隣り合うテスト用メモリセルと異なる情報
を予め記憶しており、 テストモード状態を示すテストモード信号を受け、その
信号に応答して、前記テストモード状態において前記テ
ストモード用メモリセル行を選択するテストモード用行
デコーダとを備え、 前記テストモード状態において、各列アドレスに対応す
るテスト用メモリセルに記憶された情報を読出して前記
列選択切換手段によるメモリセル列の置換の有無を判断
するために、前記メモリセルアレイの各列アドレスが選
択される、半導体記憶装置。 - 【請求項9】 複数のメモリセルがマトリクス状に配置
され、選択可能な行アドレスの総数よりも多い行数のメ
モリセル行を有するメモリセルアレイと、 前記メモリセルアレイにおける不良が生じたメモリセル
の存在の有無に応じて、前記行アドレスのそれぞれに対
応するメモリセル行の選択状態を切換える行選択切換手
段と、 前記行選択切換手段は、 不良が生じたメモリセル行が存在しない場合に、前記行
アドレスのそれぞれに対応するメモリセル行を、前記メ
モリセルアレイの一端のメモリセル行から順に1行ずつ
1対1の態様で選択した第1の状態と、 不良が生じたメモリセル行が存在する場合に、前記第1
の選択状態で選択されたメモリセル行のうち、不良が生
じたメモリセル行およびそのメモリセル行よりも前記メ
モリセルアレイの他端側に存在するメモリセル行の各々
を、各々の前記他端側の隣に位置するメモリセル行に置
換えた第2の状態とを選択的に形成し、 前記メモリセルアレイのメモリセル行のそれぞれに対応
する複数のテスト用メモリセルにより列が構成されるテ
ストモード用メモリセル列と、 前記テストモード用メモリセル列は、テスト用メモリセ
ルの各々が、隣り合うテスト用メモリセルと異なる情報
を予め記憶しており、 テストモード状態を示すテストモード信号を受け、その
信号に応答して、前記テストモード状態において前記テ
ストモード用メモリセル列を選択するテストモード用マ
ルチプレクサとを備え、 前記テストモード状態において各行アドレスに対応する
テスト用メモリセルに記憶された情報を読出して前記行
選択切換手段によるメモリセル行の置換の有無を判断す
るために前記メモリセルアレイの各行アドレスが選択さ
れる、半導体記憶装置。 - 【請求項10】 電源電位を受ける電源ノードと、 接地電位を受ける接地ノードとをさらに備え、 前記メモリセルアレイのメモリセルは、 第1および第2の記憶ノードと、 前記第2の記憶ノードに接続されたゲートを有し、前記
第1の記憶ノードと前記接地ノードとの間に接続された
第1のドライバトランジスタと、 前記第1の記憶ノードに接続されたゲートを有し、前記
第2の記憶ノードと前記接地ノードとの間に接続された
第2のドライバトランジスタと、 前記第1の記憶ノードと前記電源ノードとの間に接続さ
れた第1の負荷手段と、 前記第2の記憶ノードと前記電源ノードとの間に接続さ
れた第2の負荷手段とを含み、 前記複数のテスト用メモリセルは、第1の情報を記憶し
た第1のテスト用メモリセルおよび前記第1の情報と異
なる第2の情報を記憶した第2のテスト用メモリセルの
2種類のメモリセルを有し、 前記第1および第2のテスト用メモリセルの各々は、 第3および第4の記憶ノードと、 前記第3および第4の記憶ノードの一方に接続されたゲ
ートを有し、前記第3および第4の記憶ノードの他方と
前記接地ノードとの間に接続された第3のドライバトラ
ンジスタと、 前記第3の記憶ノードと前記電源ノードとの間に接続さ
れた第3の負荷手段と、 前記第4の記憶ノードと前記電源ノードとの間に接続さ
れた第4の負荷手段とを含み、 前記第1および第2のテスト用メモリセルは、前記第3
のドライバトランジスタの前記第3および第4の記憶ノ
ードに対する接続状態が異なる、請求項8または9記載
の半導体記憶装置。 - 【請求項11】 電源電位を受ける電源ノードと、 接地電位を受ける接地ノードとをさらに備え、 前記メモリセルアレイのメモリセルは、 第1および第2の記憶ノードと、 前記第2の記憶ノードに接続されたゲートを有し、前記
第1の記憶ノードと前記接地ノードとの間に接続された
第1のドライバトランジスタと、 前記第1の記憶ノードに接続されたゲートを有し、前記
第2の記憶ノードと前記接地ノードとの間に接続された
第2のドライバトランジスタと、 前記第1の記憶ノードと前記電源ノードとの間に接続さ
れた第1の負荷手段と、 前記第2の記憶ノードと前記電源ノードとの間に接続さ
れた第2の負荷手段とを含み、 前記複数のテスト用メモリセルは、第1の情報を記憶し
た第1のテスト用メモリセルおよび前記第1の情報と異
なる第2の情報を記憶した第2のテスト用メモリセルの
2種類のメモリセルを有し、 前記第1および第2のテスト用メモリセルの各々は、 第3および第4の記憶ノードと、 前記第4の記憶ノードに接続されたゲートを有し、前記
第3の記憶ノードと前記接地ノードとの間に接続された
第3のドライバトランジスタと、 前記第3の記憶ノードに接続されたゲートを有し、前記
第4の記憶ノードと前記接地ノードとの間に接続された
第4のドライバトランジスタと、 前記第3および第4の記憶ノードの一方と前記電源ノー
ドとの間に接続された第3の負荷手段とを含み、 前記第1および第2のテスト用メモリセルは、前記第3
の負荷手段の前記第3および第4の記憶ノードに対する
接続状態が異なる、請求項8または9記載の半導体記憶
装置。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10712394A JP3530574B2 (ja) | 1994-05-20 | 1994-05-20 | 半導体記憶装置 |
US08/434,442 US5555522A (en) | 1994-05-20 | 1995-05-03 | Semiconductor memory having redundant cells |
DE19517555A DE19517555C2 (de) | 1994-05-20 | 1995-05-12 | Halbleiterspeicher mit redundanten Zellen |
KR1019950012694A KR0161343B1 (ko) | 1994-05-20 | 1995-05-20 | 용장메모리셀을 가지는 반도체기억장치 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10712394A JP3530574B2 (ja) | 1994-05-20 | 1994-05-20 | 半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
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