JP3746161B2 - 半導体装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、外部から入力されるクロック信号に同期して動作する半導体装置に係り、特に、書込データの取り込みをデータストローブ信号に同期して行う半導体装置に関する。
【０００２】
【従来の技術】
一般に、クロック信号に同期して動作する集積回路等の半導体装置として、マイクロコンピュータおよびSDRAM（Synchronous Dynamic Random Access Memory）等が知られている。
SDRAMは、ワークステーション、パーソナルコンピュータの主記憶として幅広く使用されており、最高動作周波数が100MHzを超えるものが開発されている。一方、ワークステーション等においても、使用されるクロック信号のクロック周波数は、年々高くなってきている。
【０００３】
図２２は、プリント基板１０１に、複数個のSDRAM１０２ａ、１０２ｂ、１０２ｃと、これ等SDRAM１０２ａ、１０２ｂ、１０２ｃを制御するCPU１０３とを搭載した情報処理システムの一例を示している。この例では、CPU１０３は、各SDRAM１０２ａ、１０２ｂ、１０２ｃにアドレス信号AD、制御信号CTLおよびクロック信号CLKを出力している。CPU１０３および各SDRAM１０２ａ、１０２ｂ、１０２ｃは、入出力信号であるデータ信号DQを相互に入力し、出力している。
【０００４】
図２３は、上述した情報処理システムにおいて、CPU１０３がSDRAM１０２ａ、１０２ｂ、１０２ｃに記憶されたデータを読み出す際の動作タイミングを示している。なお、図において、SDRAM１０２ａ、１０２ｂ、１０２ｃの動作タイミングを並記しているが、実際には、CPU１０３は、各SDRAM１０２ａ、１０２ｂ、１０２ｃを、それぞれ異なるタイミングでアクセスする。
【０００５】
ここで、CPU１０３と各SDRAM１０２ａ、１０２ｂ、１０２ｃとの間に伝達される信号は、各信号のプリント配線板１０１上でのパターン配線長により、伝搬遅延時間が異なっている。この例では、伝搬遅延時間は、SDRAM１０２ａとCPU１０３との間が最も小さく、SDRAM１０２ｃとCPU１０３との間が最も大きい。このため、CPU１０３から出力されるクロック信号CLK、制御信号CTL、およびアドレス信号ADは、SDRAM１０２ａ、１０２ｂ、１０２ｃの順に伝達される。SDRAM１０２ａ、１０２ｂ、１０２ｃは、それぞれ異なるタイミングで入力したクロック信号CLKに同期して制御信号CTLおよびアドレス信号ADを取り込み、制御信号CTLが読み出しを指示する場合には、アドレス信号ADにより選択されたメモリセルから読み出した読出データをデータ信号DQとして出力する。この際、SDRAM１０２ａからの読出データは最も早く、SDRAM１０２ｃからの読出データは最も遅く出力される。すなわち、読出データの出力には、パターン配線長による伝搬遅延時間に応じて出力タイミングのずれであるスキューが発生する。
【０００６】
CPU１０３は、SDRAM１０２ａ、１０２ｂ、１０２ｃが出力したデータ信号DQを所定のタイミングで取り込む。CPU１０３のデータ信号DQの取り込みタイミングは、データ信号DQを確実に取り込むために、データ信号DQの出力が最も遅いSDRAM１０２ｃに合わせて決められている。
一方、SDRAM１０２ａ、１０２ｂ、１０２ｃにデータを書き込む際にも、CPU１０３と各SDRAM１０２ａ、１０２ｂ、１０２ｃとの間を接続するアドレス信号ADとデータ信号DQとの配線パターン長がほぼ同じであっても、配線容量が異なるので、CPU１０３からアドレス信号ADとデータ信号DQとを互いに同期させて出力したとしても、SDRAM１０２ａ、１０２ｂ、１０２ｃ側では、データ信号DQとアドレス信号ADとを受けるタイミングにずれを生じる。
【０００７】
なお、図２２では、クロック信号CLKをCPU１０３内部で生成する例を示したが、クロック信号CLKは、CPU１０３とは別のデバイスで発生させてもよく、この場合には、書込動作においても、読出動作と同様に、図２３で示したような大きなスキューを生じる。
上述したパターン配線長に依存した伝搬遅延時間により発生するスキューは、配線抵抗および配線容量によって決まり、クロック周波数の変更によっては変わらない。このため、このスキューは、クロック周波数が高くなるほど、相対的に大きくなる。この結果、読出動作の場合、CPU１０３が取り込むデータ信号DQのスキューが、クロック信号CLKの周期に対して所定の比率以上になった場合には、情報処理システムのタイミング設計が困難になるという問題があった。
【０００８】
このような問題点を解決するため、データ信号DQの書き込み／読み出しのために専用の同期信号DS（データストローブ信号）を備えた新しい方式のSDRAMが提案されている。
このデータストローブ信号DSは、CPUからSDRAMにデータを送出する場合、CPUからデータ信号に同期して出力され、SDRAMからCPUにデータを送出する場合、SDRAMからデータ信号に同期して出力される。また、データストローブ信号DS用の配線パターンは、対応するデータ信号用の配線パターンとほぼ同一の配線長・配線容量を有するので、データ信号を受ける側のデバイスは、このデータストローブ信号DSに同期して、正確なタイミングでデータ信号を受け取ることができる。
【０００９】
図２４〜図２７は、データストローブ信号DSの入出力機能を備えたSDRAMを実現するため、本発明者らが提案している一構成例を示している。なお、図２４〜図２７に示したSDRAMは、未だ公知ではない。
図２４において、SDRAM１０５は、入出力インタフェース部１０６、メモリ制御インタフェース部１０７、およびメモリセルアレイ１０８により構成されている。
【００１０】
入出力インタフェース部１０６には、クロック信号CLK、チップセレクト信号／CS、行アドレスストローブ信号／RAS、列アドレスストローブ信号／CAS、ライトイネーブル信号／WE、および、アドレス信号AD、データ信号DQ、データストローブ信号DSが供給されている。図において太い矢印で示したアドレス信号ADおよびデータ信号DQ等は、複数ビットで構成されている信号である。
【００１１】
／CS、／RAS等の「／」の表現は、負論理すなわち低レベル時にアクティブになる信号を意味している。データ信号DQおよびデータストローブ信号DSは入出力信号である。この例においては、インタフェース仕様として、SSTL-2（Stub Series terminated Transceiver Logic-2）インタフェースを適用しており、SDRAM１０５を搭載する情報処理システムは、データ信号DQおよびデータストローブ信号DSを伝送する信号線を所定の電圧で終端する必要がある。
【００１２】
入出力インターフェース部１０６は、クロックバッファ１０９、コマンドデコーダ１１０、アドレスバッファ１１１、入出力データバッファ１１２、DS入出力制御回路１１３を有している。
クロックバッファ１０９は、外部クロック信号CLKが入力され、図中破線で示した内部クロック信号CLKINを出力している。
【００１３】
コマンドデコーダ１１０は、チップセレクト信号／CS、行アドレスストローブ信号／RAS、列アドレスストローブ信号／CAS、ライトイネーブル信号／WEが入力され、これ等制御信号／CS、／RAS、／CAS、／WEの信号値に応じたコマンド信号CMDを、メモリ制御インタフェース部１０７およびDS入出力制御回路１１３に出力している。コマンドデコーダ１１０は、例えば、制御信号が、／CS＝低レベル、／RAS＝高レベル、／CAS＝低レベル、／WE＝低レベルであるときに、「書込コマンド」が入力されたと判定し、コマンド信号CMDの一つである書込活性化信号WRTZを高レベルにする。
【００１４】
アドレスバッファ１１１は、アドレス信号ADが入力され、入力されたアドレス信号ADを内部アドレス信号ADINに変換してメモリ制御インタフェース部１０７に出力している。
入出力データバッファ１１２は、外部に対してデータ信号DQの入出力を行い、メモリセルアレイ１０８に対してI/O信号DINの入出力を行っている。
【００１５】
DS入出力制御回路１１３は、外部に対してデータストローブ信号DSの入出力を行い、書込活性化信号WRTZが入力されている。また、DS入出力制御回路１１３は、入出力データバッファにおけるデータ信号DQの入出力のタイミングを制御している。
メモリ制御インタフェース部１０７は、SDRAM１０５の全体のタイミング制御等を行う制御回路１１４、データ信号DQを連続して転送する際の転送数であるバースト長やレイテンシ等の動作モードを設定するモードレジスタ１１５、および前記バースト長をカウントするバーストカウンタ１１６を有している。
【００１６】
メモリセルアレイ１０８には、図示しない複数のメモリセルが縦横に配列されている。メモリセルアレイ１０８とメモリ制御インタフェース部１０７との間には、制御信号／RAS、／CAS、／WEから生成した制御信号RAS、CAS、WE、および行アドレス信号、列アドレス信号、I/O信号DINが接続されている。
なお、この種のSDRAM１０５では、データストローブ信号DSの立ち上がりエッジのみに同期して、データ信号DQの書き込み・読み出しを行うＳＤＲ（Single Data Rate）方式のものと、データストローブ信号DSの立ち上がりエッジおよび立ち下がりエッジの両方に同期して、データ信号DQの書き込み・読み出しを行うＤＤＲ（Double Data Rate）方式のものとが提案されている。
【００１７】
図２５は、プリント基板１１７に、データストローブ信号DSを有するSDRAM１０５と、このSDRAM１０５を制御するメモリ制御回路１１８とを搭載した情報処理システムの一例を示している。メモリ制御回路１１８は、例えば、CPU１１９とクロック制御回路１２０とにより構成されている。
【００１８】
メモリ制御回路１１８およびSDRAM１０５の各制御信号／CS、／RAS、／CAS、／WE、およびアドレス信号AD、データ信号DQ、クロック信号CLK、データストローブ信号DSは、プリント基板１１７上に形成されたパターン配線により相互に接続されている。また、入出力端子であるデータ信号DQおよびデータストローブ信号DSを伝送する信号線は、終端抵抗１２１を介して、SSTL-2インタフェースで規定されている所定の電圧VTT（入出力信号用の電源電圧の１／２の値）に接続されている。このため、メモリ制御回路１１８およびSDRAM１０５の双方がともにデータ信号DQあるいはデータストローブ信号DSを駆動していないときには、データ信号DQあるいはデータストローブ信号DSの電圧値は終端電圧VTTになっている。
【００１９】
図２６は、図２５に示した情報処理システムにおいて、メモリ制御回路１１８が、ＤＤＲ方式のSDRAM１０５にデータを書き込むときの動作タイミングの例を示している。この例では、「バースト長」は「４」に設定されている。書込動作時、クロック信号CLK、データストローブ信号DS、およびデータ信号DQは、メモリ制御回路１１８が出力する。また、書込活性化信号WRTZおよびI/O信号DINは、図２４に示したSDRAM１０５の内部回路で使用している信号である。アドレス信号ADおよび制御信号／CS、／RAS、／CAS、／WEのタイミングは省略している。
【００２０】
先ず、メモリ制御回路１１８は、クロック信号CLKの立ち上がりエッジに同期して、制御信号／CS、／RAS、／CAS、／WEを所定の値にすることで、SDRAM１０５に書込コマンドを入力する。
SDRAM１０５は、書込コマンドを受信するとそれに基づいて、書込活性化信号WRTZを高レベルにし、DS入出力制御回路１１３を介して、図２４に示した入出力データバッファ１１２を活性化する。この活性化により、入出力データバッファ１１２は、データ信号DQを取り込み可能な状態になる。
【００２１】
次に、メモリ制御回路１１８は、書込コマンドを受信したクロック信号CLKの立ち上がりから所定時間以内に（図２６の例では約半クロック遅れで）、データストローブ信号DSを低レベルにする。この後、クロック信号CLKと同一の周期で、「バースト長」の回数だけデータストローブ信号DSの立ち上げ、立ち下げを繰り返し、同時にデータ信号DQに書込データD0、D1、D2、D3を出力する。
【００２２】
なお、データストローブ信号DSの最初の立ち上がり（図２６の時刻１）タイミングは、書込コマンド受信に対応するクロック信号CLKの立ち上がりタイミングよりクロック１周期相当分だけ遅くなるように規定されているが、図２６に示しているように、時刻１のクロック信号CLKの立ち上がりに対して±２５％まで、位相がずれることが許されている。
【００２３】
SDRAM１０５は、データストローブ信号DSの立ち上がりエッジおよび立ち下がりエッジに同期して、書込データD0、D1、D2、D3を順次取り込んでいく。SDRAM１０５は、取り込んだ書込データD0、D1、D2、D3を、内部データ信号DINを介して、メモリセルアレイ１０８に出力する。
また、SDRAM１０５は、書込コマンドを受信した後、クロック信号CLKの立ち上がり毎に、図２４に示したバーストカウンタ１１６をカウントアップする。バーストカウンタ１１６によるカウントは、ＤＤＲ方式の場合「バースト長」の１／２の回数だけ行われる。
【００２４】
この図２６に示す例では、バーストカウンタ１１６が、「バースト長（４）」の１／２である「２」をカウントした後、所定時間をおいて、コマンドデコーダ１１０は、書込活性化信号WRTZを低レベルにし、入出力データバッファ１１２を非活性化する。
カウント終了から書込活性化信号WRTZを低レベルするまでの前記所定時間は、CR時定数回路等の遅延回路により作られており、周囲温度および電源電圧が規格内で変化し、かつ、データストローブ信号DSの位相が、クロック信号CLKに対して＋２５％遅れた場合にも、最終の書込データD3を確実に取り込めるように設定されている。
【００２５】
すなわち、バースト長が一定の場合、データストローブ信号DSのクロック信号CLKに対する位相のずれ量（±２５％以内）にかかわらず、書込活性化信号WRTZが高レベルから低レベルになる（非活性化される）タイミングは変わらず、前記ずれ量が＋２５％（データストローブ信号DSの位相がクロック信号CLKに対し２５％遅れ）の場合の書込活性化信号WRTZの非活性化タイミングと同じになる。
【００２６】
メモリ制御回路１１８は、最終の書込データD3に同期したデータストローブ信号DSの立ち下がりエッジから約半クロックの期間、データストローブ信号DSを低レベルに維持する。この後、メモリ制御回路１１８は、データストローブ信号DSの出力を停止する。したがって、データストローブ信号DSの電圧値は、終端抵抗１２１を介して供給される終端電圧VTTになる。そして、データの書き込み動作が完了する。
【００２７】
【発明が解決しようとする課題】
ところで、上述したように、メモリ制御回路１１８が出力するデータストローブ信号DSの位相は、クロック信号CLKに対して所定の範囲（上記の例では±２５％）までずれることが許されている。かつ、書込活性化信号WRTZの非活性化タイミングは、データストローブ信号DSの位相がクロック信号CLKより２５％遅れた場合（＋２５％）に合わせて設定されている。
【００２８】
このため、図２７に示すように、タイミング設計において、メモリ制御回路１１８が出力するデータストローブ信号DSの位相を、クロック信号CLKに対して−２５％にずれる（２５％早い）ように設計した場合には、書込データの取り込み動作が完了し、データストローブ信号DSが終端電圧VTTになった後にも、書込活性化信号WRTZが高レベルであるHZ期間が生じる可能性がある。
【００２９】
このHZ期間中に、電源ノイズ等の影響により、データストローブ信号DSにノイズが発生し、このノイズがSDRAM１０５の内部まで伝達された場合には、図２７に示したように、最終の書込データD3の後に、誤ったデータを取り込んでしまうという問題があった。この結果、誤ったデータがメモリセルアレイ１０８に書き込まれ、正常なデータが破壊されるおそれがあった。
【００３０】
本発明は、かかる問題点を解決するためになされたもので、データストローブ信号のタイミングが変化した場合にも、必要な書込データ信号だけを確実に取り込むことができる半導体装置を提供することを目的とする。
本発明の別の目的は、データストローブ信号に発生するノイズにより、誤ったデータが取り込まれることを防止することができる半導体装置を提供することである。
【００３１】
【課題を解決するための手段】
図１は、請求項１ないし請求項６に記載の発明の原理構成図である。
請求項１の半導体装置では、データストローブ信号DSに同期して、連続的に取り込まれる外部からのデータ信号としてのシリアルデータ信号DQの最終ビットに対応するデータストローブ信号DSの変化タイミングに応答して、シリアルデータ信号DQの内部回路への取り込みが禁止される。
【００３２】
この結果、シリアルデータ信号DQの内部回路への取り込みが、データストローブ信号DSに同期して正確に制御され、連続した複数ビットシリアルデータ信号DQが確実に取り込まれる。また、データストローブ信号DSに発生するノイズにより、誤ったデータ信号DQを取り込むことが防止される。
また、取込制御手段３７と、データ取込手段１５、１９、３１、３３、７７、９３とを備えて構成されている。取込制御手段３７は、クロック信号CLKに同期して入力される書込信号WRTZの受信に応答して取込制御信号DSEN2Zを活性化して出力し、最終のデータ信号DQに同期したデータストローブ信号DSに応答して取込制御信号DSEN2Zを非活性化して出力する。すなわち、本発明の取込制御手段３７は、従前とは異なりデータストローブ信号DSで取込制御信号DSEN2Zを非活性化する制御を行う。
【００３３】
そして、データストローブ信号DSに応答して取込制御信号DSEN2Zを非活性化する制御を行うため、取込制御信号DSEN2Zのタイミングは、データストローブ信号DSのタイミングの変化に追従して変化する。このため、取込制御信号DSEN2Zの非活性化は、常に、データストローブ信号DSに同期した最終のデータ信号DQの取り込み後から所定時間内に行われる。この結果、取込制御信号DSEN2Zの非活性化が、データストローブ信号DSに同期して正確に制御され、データストローブ信号DSに発生するノイズにより、誤ったデータ信号DQを取り込むことが防止される。
【００３４】
請求項２の半導体装置では、クロック計数手段６７は、書込信号WRTZの受信後に、クロック信号CLKのクロック数の所定数を計数する。取込制御手段３７は、クロック信号CLKの所定数が計数された後に入力するデータストローブ信号DSの後に、取込制御信号DSEN2Zを非活性化して出力を停止する。
このため、クロック信号CLKの「所定数」とデータ信号DQの「取込回数」とを対応させることで、クロック信号CLKの所定数の計数後に入力するデータストローブ信号DSが、最終のデータ信号DQに同期したデータストローブ信号DSになる。すなわち、最終のデータ信号DQに同期したデータストローブ信号DSは、クロック計数手段６７により、容易かつ確実に検出される。
【００３５】
請求項３の半導体装置では、データ取込手段は、取込クロック生成部３３と、データ取込部９３とを備えて構成されている。取込クロック生成部３３は、取込制御信号DSEN2Zの活性化期間中に、データストローブ信号DSに同期したデータ取込クロック信号DSPSを生成する。取込クロック生成部３３は、取込制御信号DSEN2Zの非活性化期間中には、データ取込クロック信号DSPSを生成しない。データ取込部９３は、データ取込クロック信号DSPSを入力し、このデータ取込クロック信号DSPSに同期してデータ信号DQの取り込みを行う。このため、取込制御信号DSEN2Zにより、データ取込クロック信号DSPSの生成・非生成が直接制御され、所定数のデータ信号DQの取り込みが行われる。
【００３６】
また、請求項２の半導体装置では、取込制御手段３７は、クロック計数手段６７がクロック信号CLKの所定数を計数した後、データ取込クロック信号DSPSの出力後に、取込制御信号DSEN2Zを非活性化して出力を停止する。
したがって、取込制御信号DSEN2Zの非活性化が、データ信号DQの取り込みを直接制御するデータ取込クロック信号DSPSによって行われるため、データ信号DQの取り込み処理を、簡単な制御回路で行うことが可能になる。
【００３７】
請求項４の半導体装置では、データ取込手段は、取込クロック生成部３１、３３と、データ取込部１５とを備えて構成されている。取込クロック生成部３１、３３は、取込制御信号DSEN2Zの活性化期間中に、データストローブ信号DSの立ち上がりエッジと立ち下がりエッジとにそれぞれ同期した第１のデータ取込クロック信号DSPHSと第２のデータ取込クロック信号DSPLSとを生成する。取込クロック生成部３１、３３は、取込制御信号DSEN2Zの非活性化期間中には、第１のデータ取込クロック信号DSPHSと第２のデータ取込クロック信号DSPLSとを生成しない。データ取込部１５は、第１および第２のデータ取込クロック信号DSPHS、DSPLSを入力し、第１および第２のデータ取込クロック信号DSPHS、DSPLSにそれぞれ同期してデータ信号DQの取り込みを行う。このため、取込制御信号DSEN2Zにより、第１および第２のデータ取込クロック信号DSPHS、DSPLSの生成・非生成が直接制御され、所定数のデータ信号DQの取り込みが行われる。
【００３８】
特に、データストローブ信号DSの立ち上がりエッジ、立ち下がりエッジの両方に同期してデータ信号DQを取り込むＤＤＲ方式の半導体装置では、最終のデータ信号DQに同期したデータストローブ信号を容易かつ確実に検出することが可能になる。
また、請求項２の半導体装置では、取込制御手段は、クロック計数手段６７が、クロック信号CLKの所定数を計数した後、第１または第２のデータ取込クロック信号DSPHS、DSPLSの出力後に、取込制御信号DSEN2Zを非活性化して出力を停止する。
【００３９】
したがって、取込制御信号DSEN2Zの非活性化が、データ信号DQの取り込みを直接制御する第１または第２のデータ取込クロック信号DSPHS、DSPLSで行われるため、データ信号DQの取り込み処理を、簡単な制御回路で行うことが可能になる。
【００４０】
請求項５の半導体装置では、入力バッファ７７は、取込制御信号DSEN2Zの活性化期間中に、外部から入力されるデータストローブ信号DSの取り込みを行う。入力バッファ７７は、取込制御信号DSEN2Zの非活性化期間中には、データストローブ信号DSの取り込みを行わない。
このため、取込制御信号DSEN2Zにより、半導体装置におけるデータストローブ信号DSの入口である入力バッファ７７が直接制御され、所定数のデータ信号DQの取り込みが行われる。したがって、入力バッファ７７の非活性化期間中に、電源ノイズ等により外部のデータストローブ信号DSにノイズが発生しても、ノイズが内部の回路に伝達されることはない。この結果、内部の回路の誤動作が防止され、誤動作による不必要な電力の消費が防止される。
【００４１】
請求項６の半導体装置では、データ信号DQの取り込み数が、クロック計数手段で計数するクロック信号CLKの所定数の整数倍にされる。
このため、データストローブ信号DSの立ち上がりエッジ、立ち下がりエッジの一方に同期してデータ信号DQを取り込むＳＤＲ方式の半導体装置では、データ信号DQの取り込み数と計数するクロック信号CLKの数とを同一にすることで、最終のデータ信号DQに同期したデータストローブ信号DSを検出することが可能になる。
【００４２】
また、データストローブ信号DSの立ち上がりエッジ、立ち下がりエッジの両方に同期してデータ信号DQを取り込むＤＤＲ方式の半導体装置では、データ信号DQの取り込み数を、計数するクロック信号CLKの数の２倍にすることで、最終のデータ信号DQに同期したデータストローブ信号DSを検出することが可能になる。
図２は、請求項７ないし請求項１５に記載の発明の原理構成図である。
【００４３】
請求項７の半導体装置では、データストローブ計数手段８３、８５は、書込信号WRTZの受信後に、データストローブ信号DSの所定数を計数する。取込制御手段８９は、データストローブ信号DSの所定数が計数された後に、取込制御信号DSEN2Zを非活性化して出力を停止する。
【００４４】
このため、データストローブ信号DSの「所定数」とデータ信号DQの「取込回数」とを対応させることで、所定数の計数時のデータストローブ信号DSが、最終のデータ信号DQに同期したデータストローブ信号DSになる。すなわち、最終のデータ信号DQに同期したデータストローブ信号DSは、データストローブ計数手段８３、８５により、容易かつ確実に検出される。
【００４５】
請求項８の半導体装置では、データ取込手段は、取込クロック生成部３３と、データ取込部９３とを備えて構成されている。取込クロック生成部３３は、取込制御信号DSEN2Zの活性化期間中に、データストローブ信号DSに同期したデータ取込クロック信号DSPSを生成する。取込クロック生成部３３は、取込制御信号DSEN2Zの非活性化期間中には、データ取込クロック信号DSPSを生成しない。データ取込部９３は、データ取込クロック信号DSPSを入力し、このデータ取込クロック信号DSPSに同期してデータ信号DQの取り込みを行う。このため、取込制御信号DSEN2Zにより、データ取込クロック信号DSPSの生成・非生成が直接制御され、所定数のデータ信号DQの取り込みが行われる。
【００４６】
請求項９の半導体装置では、取込制御手段８９は、データストローブ計数手段８３、８５がデータストローブ信号DSの所定数を計数した後、データ取込クロック信号DSPSの出力後に、取込制御信号DSEN2Zを非活性化して出力を停止する。
したがって、取込制御信号DSEN2Zの非活性化が、データ信号DQの取り込みを直接制御するデータ取込クロック信号DSPSで行われるため、データ信号DQの取り込み処理を、簡単な制御回路で行うことが可能になる。
【００４７】
請求項１０の半導体装置では、データストローブ計数手段８３、８５は、データ信号DQの取り込みを行うデータ取込クロック信号DSPSを計数する。データ取込クロック信号DSPSは、データストローブ信号DSから生成される信号であるため、データストローブ計数手段８３、８５による計数、および、所定数の計数後における取込制御信号DSEN2Zの活性化・非活性化制御は、データストローブ信号DSに同期して行われる。
【００４８】
請求項１１の半導体装置では、データ取込手段は、取込クロック生成部３１、３３と、データ取込部１５とを備えて構成されている。取込クロック生成部３１、３３は、取込制御信号DSEN2Zが活性化している期間中に、データストローブ信号DSの立ち上がりエッジと立ち下がりエッジとにそれぞれ同期した第１のデータ取込クロック信号DSPHSと第２のデータ取込クロック信号DSPLSとを生成する。取込クロック生成部３１、３３は、取込制御信号DSEN2Zの非活性化期間中には、第１のデータ取込クロック信号DSPHSと第２のデータ取込クロック信号DSPLSとを生成しない。データ取込部１５は、第１および第２のデータ取込クロック信号DSPHS、DSPLSを入力し、第１および第２のデータ取込クロック信号DSPHS、DSPLSにそれぞれ同期してデータ信号DQの取り込みを行う。このため、取込制御信号DSEN2Zにより、第１および第２のデータ取込クロック信号DSPHS、DSPLSの生成・非生成が直接制御され、所定数のデータ信号DQの取り込みが行われる。
【００４９】
特に、データストローブ信号DSの立ち上がりエッジ、立ち下がりエッジの両方に同期してデータ信号DQを取り込むＤＤＲ方式の半導体装置では、最終のデータ信号DQに同期したデータストローブ信号を容易かつ確実に検出することが可能になる。
請求項１２の半導体装置では、取込制御手段は、データストローブ計数手段８３、８５がデータストローブ信号DSの所定数を計数した後、第１または第２のデータ取込クロック信号DSPHS、DSPLSの出力後に、取込制御信号DSEN2Zを非活性化して出力を停止する。
【００５０】
したがって、取込制御信号DSEN2Zの非活性化が、データ信号DQの取り込みを直接制御する第１または第２のデータ取込クロック信号DSPHS、DSPLSで行われるため、データ信号DQの取り込み処理を、簡単な制御回路で行うことが可能になる。
請求項１３の半導体装置では、データストローブ計数手段８３、８５は、データ信号DQの取り込みを行う第１のデータ取込クロック信号DSPHSまたは第２のデータ取込クロック信号DSPLSを計数する。第１および第２のデータ取込クロック信号DSPHS、DSPLSは、データストローブ信号DSから生成される信号であるため、データストローブ計数手段８３、８５による計数、および、所定数の計数後における取込制御信号DSEN2Zの活性化・非活性化制御は、データストローブ信号DSに同期して行われる。
請求項１４の半導体装置では、入力バッファ７７は、取込制御信号DSEN2Zの活性化期間中に、外部から入力されるデータストローブ信号DSの取り込みを行う。入力バッファ７７は、取込制御信号DSEN2Zの非活性化期間中には、データストローブ信号DSの取り込みを行わない。
【００５１】
このため、取込制御信号DSEN2Zにより、半導体装置におけるデータストローブ信号DSの入口である入力バッファ７７が、直接制御され、所定数のデータ信号DQの取り込みが行われる。したがって、入力バッファ７７の非活性化期間中に、電源ノイズ等により外部のデータストローブ信号DSにノイズが発生しても、ノイズが内部の回路に伝達されることはない。この結果、内部の回路の誤動作が防止され、誤動作による不必要な電力の消費が防止される。
【００５２】
請求項１５の半導体装置では、データ信号DQの取り込み数が、データストローブ計数手段８３、８５で計数するデータストローブ信号DSの所定数の整数倍にされる。
このため、データストローブ信号DSの立ち上がりエッジ、立ち下がりエッジの一方に同期してデータ信号DQを取り込むＳＤＲ方式の半導体装置では、データ信号DQの取り込み数と計数するデータストローブ信号DSの数とを同一にすることで、最終のデータ信号DQに同期したデータストローブ信号DSを検出することが可能になる。
【００５３】
また、データストローブ信号DSの立ち上がりエッジ、立ち下がりエッジの両方に同期してデータ信号DQを取り込むＤＤＲ方式の半導体装置では、データ信号DQの取り込み数を、計数するデータストローブ信号DSの数の２倍にすることで、最終のデータ信号DQに同期したデータストローブ信号DSを検出することが可能になる。
【００５４】
【発明の実施の形態】
以下、本発明の実施形態を図面を用いて詳細に説明する。
図３は、本発明の半導体装置の第１の実施形態を示している。この実施形態は、請求項１、請求項２、請求項４、請求項６に対応する。
この実施形態における半導体装置は、外部から入力されるデータストローブ信号の立ち上がりエッジおよび立ち下がりエッジの両方に同期してデータ信号の書き込み・読み出しを行うＤＤＲ方式のSDRAMにより構成されている。
【００５５】
図３において、半導体装置１は、入出力インタフェース部３、メモリ制御インタフェース部５、およびメモリセルアレイ７により構成されている。
入出力インタフェース部３には、クロック信号CLK、／CLK、チップセレクト信号／CS、行アドレスストローブ信号／RAS、列アドレスストローブ信号／CAS、ライトイネーブル信号／WE、および、アドレス信号AD、データ信号DQ、データストローブ信号DSが供給されている。
【００５６】
データ信号DQおよびデータストローブ信号DSは入出力信号である。図において太い矢印で示したアドレス信号ADおよびデータ信号DQ等は、複数ビットで構成されている信号である。なお、以下の説明では、チップセレクト信号／CS、行アドレスストローブ信号／RAS、列アドレスストローブ信号／CAS、ライトイネーブル信号／WEを、制御信号／CS、／RAS、／CAS、／WEとも称する。
【００５７】
この半導体装置１は、インタフェース仕様として、SSTL-2インタフェースを適用しており、入出力インタフェース部３には、電源電圧VCC（3.3V）の他に、I/O用電源電圧VCCQ（2.5V）および参照電圧Vref（1.25V）が供給されている。また、データストローブ信号DSおよびデータ信号DQは、外部において参照電圧Vrefと同一の電圧VTTで終端されている。
【００５８】
入出力インターフェース部３は、クロックバッファ９、コマンドデコーダ１１、アドレスバッファ１３、入出力データバッファ１５（データ取込手段、データ取込部に対応する）、DS入出力制御回路１７、およびDSバッファ１９（データ取込手段に対応する）を備えている。
クロックバッファ９は、クロック信号CLK、／CLKを外部から入力し、図中破線で示した内部クロック信号CLKIN、／CLKINを出力している。
【００５９】
コマンドデコーダ１１は、制御信号／CS、／RAS、／CAS、／WEが入力され、各信号の値に応じたコマンド信号CMDを、メモリ制御インタフェース部５等に出力している。
コマンドデコーダ１１は、例えば、制御信号の値が、／CS＝低レベル、／RAS＝高レベル、／CAS＝低レベル、／WE＝低レベルであるときに、「書込コマンド」が入力されたと判定し、コマンド信号CMDの一つである書込活性化信号WRTZ（書込信号に対応する）を高レベルにし、DS入出力制御回路１７等に出力する機能を有している。コマンドデコーダ１１は、DSバッファ１９の活性化する活性化信号DSEN1Zを、入出力データバッファ１５およびDSバッファ１９に出力している。また、コマンドデコーダ１１は、後述するバーストカウンタ２５から出力されるカウント終了信号ENDZが入力されている。
【００６０】
アドレスバッファ１３は、アドレス信号ADが入力され、入力したアドレス信号ADを内部アドレス信号ADINに変換し、メモリ制御インタフェース部５に出力している。
入出力データバッファ１５は、外部に対してデータ信号DQの入出力を行い、メモリセルアレイ７に対してI/O信号DINA、DINBの入出力を行っている。I/O信号DINA、DINBは、データ信号DQを半導体装置１内で並列に入出力させるための信号であり、I/O信号DINA、DINBのビット数は、データ信号DQのビット数と同一にされている。入出力データバッファ１５は、並列処理されたI/O信号DINA、DINBを直列に変換してデータ信号DQとする機能を有しており、外部とのデータ転送を高速に行うことを可能にしている。
【００６１】
DS入出力制御回路１７は、書込活性化信号WRTZが入力され、第１のデータ取込クロック信号DSPHSおよび第２のデータ取込クロック信号DSPLSを、入出力データバッファ１５に出力している。
DSバッファ１９は、データストローブ信号DSの入出力を制御する回路である。DSバッファ１９は、入力されたデータストローブ信号DSを内部データストローブ信号DSZに変換し、DS入出力制御回路１７に出力している。
【００６２】
メモリ制御インタフェース部５は、半導体装置１の全体のタイミング制御等を行う制御回路２１、動作モードを設定するモードレジスタ２３、および、データを連続して転送する際の転送数である「バースト長」をカウントするバーストカウンタ２５を備えている。
モードレジスタ２３は、外部から設定された「バースト長」に対応するバースト長情報信号BL2Z、BL4Z、BL8Zを、バーストカウンタ２５に出力している。モードレジスタ２３は、「バースト長」に「２」が設定されたときに、バースト長情報信号BL2Zのみを高レベルにし、同様に、「バースト長」に「４」または「８」が設定されたときに、バースト長情報信号BL4Zのみ、またはバースト長情報信号BL8Zのみを高レベルにする機能を有している。
【００６３】
メモリセルアレイ７には、図示しない複数のメモリセルが縦横に配列されている。メモリセルアレイ７とメモリ制御インタフェース部５との間には、制御信号／RAS、／CAS、／WEから生成した制御信号RAS、CAS、WE、行アドレス信号、列アドレス信号が接続されている。また、メモリセルアレイ７と入出力インタフェース部３との間には、I/O信号DINA、DINBが接続されている。
【００６４】
なお、この実施形態の半導体装置１は、CMOS（Complementary MOS）プロセス技術を用いて製造されている。
図４は、入出力インタフェース部３のコマンドデコーダ１１における書込コマンド検出用の回路を示している。コマンドデコーダ１１は、コマンド検出部２７および書込活性化信号生成部２９を備えている。
【００６５】
コマンド検出部２７は、制御信号／RAS、／CAS、／WE、／CSを反転した信号である制御信号RAS、CAS、WE、CSを入力する４入力のNANDゲート２７ａと、このNANDゲート２７ａに接続され、NANDゲート２７ａに入力される制御信号RASの論理を反転するインバータ２７ｂ、および、NANDゲート２７ａの出力にそれぞれ並列に接続された２個のインバータ２７ｃ、２７ｄ、インバータ２７ｃの出力に接続された２入力のOR回路２７ｅにより構成されている。
【００６６】
OR回路２７ｅは、インバータ２７ｃの出力と、書込活性化信号WRTZとが入力され、活性化信号DSEN1Zを出力している。OR回路２７ｅは、書込コマンドの受信時に活性化信号DSEN1Zを高レベルにし、書込活性化信号WRTZの非活性化時（高レベルから低レベルへの変化時）に活性化信号DSEN1Zを低レベルにする回路である。
また、インバータ２７ｄは、書込コマンド信号WRTCZを出力している。書込コマンド信号WRTCZは、書込コマンドの受信時に高レベルになる信号である。
【００６７】
書込活性化信号生成部２９は、２個の２入力のNANDゲート２９ａ、２９ｂからなるフリップフロップ回路と、NANDゲート２９ａの入力に接続されるインバータ２９ｃとにより構成されている。
書込活性化信号生成部２９は、インバータ２９ｃに書込コマンド信号WRTCZが入力され、NANDゲート２９ｂの入力にカウント終了信号ENDZが入力され、NANDゲート２９ａから書込活性化信号WRTZを出力している。
【００６８】
書込活性化信号生成部２９は、書込コマンド信号WRTCZの立ち上がりエッジを受けて、フリップフロップ回路をセットし、書込活性化信号WRTZを高レベルにし、カウント終了信号ENDZの立ち下がりエッジを受けて、フリップフロップ回路をリセットし、書込活性化信号WRTZを低レベルにする回路である。
【００６９】
図５は、インタフェース部３のDS入出力制御回路１７の回路構成を示している。DS入出力制御回路１７はＨエッジパルス生成部３１（データ取込手段、取込クロック生成部に対応する）、Ｌエッジパルス生成部３３（データ取込手段、取込クロック生成部に対応する）、遅延段３５、およびラッチ部３７（取込制御手段に対応する）を備えている。
【００７０】
Ｈエッジパルス生成部３１は、遅延回路３９Ａと３入力のAND回路４１Ａとにより構成されている。遅延回路３９Ａは、縦続接続した３個のインバータとこれ等インバータの間にそれぞれ配置された容量Ｃ１とにより形成されている。
遅延回路３９Ａは、内部データストローブ信号DSZが入力され、遅延した反転信号をAND回路４１Ａに出力している。AND回路４１Ａは、ラッチ部３７から出力される取込制御信号DSEN2Z、内部データストローブ信号DSZ、遅延回路３９Ａの出力が入力され、第１のデータ取込クロック信号DSPHSを出力している。Ｈエッジパルス生成部３１は、データストローブ信号DSの立ち上がりエッジに同期して第１のデータ取込クロック信号DSPHSを出力する回路である。
【００７１】
なお、容量Ｃ１は、NMOSトランジスタ（以下、NMOSと称する）のゲート電極（以下、ゲートと称する）を信号線側に接続し、ソース電極（以下、ソースと称する）およびドレイン電極（以下、ドレインと称する）を接地VSSに接続することにより形成されている。
Ｌエッジパルス生成部３３は、Ｈエッジパルス生成部３１と同一の構成の遅延回路３９ＢおよびAND回路４１Ｂと、これ等遅延回路３９Ｂ、AND回路４１Ｂの入力に内部データストローブ信号DSZの反転信号を入力するためのインバータ３３ａとにより構成されている。
【００７２】
AND回路４１Ｂは、ラッチ部３７から出力される取込制御信号DSEN2Z、内部データストローブ信号DSZの反転信号、遅延回路３９Ｂの出力が入力され、第２のデータ取込クロック信号DSPLSを出力している。Ｌエッジパルス生成部３３は、データストローブ信号DSの立ち下がりエッジに同期して第２のデータ取込クロック信号DSPLSを出力する回路である。
【００７３】
遅延段３５は、縦続接続される６個のインバータの出力に、それぞれ容量Ｃ２を接続して形成されている。容量Ｃ２は、容量Ｃ１と同様にNMOSにより形成されている。遅延信号N1は、第２のデータ取込クロック信号DSPLSと同相の信号である。すなわち、遅延段３５は、Ｌエッジパルス生成部３３から出力される第２のデータ取込クロック信号DSPLSを所定時間遅延させた遅延信号N1を出力する回路である。
【００７４】
ラッチ部３７は、書込活性化信号WRTZが入力されるインバータ３７ａ、MOSスイッチ３７ｂ、このMOSスイッチ３７ｂを制御するインバータ３７ｃ、３７ｄ、２入力のNANDゲート３７ｅ、このNANDゲート３７ｅの出力を一方の入力に帰還するインバータ３７ｆにより構成されている。
MOSスイッチ３７ｂは、NMOSとPMOSトランジスタ（以下、PMOSと称する）とのソース・ドレインを相互に接続して形成されている。インバータ３７ｃはPMOSのゲートを制御し、インバータ３７ｄはNMOSのゲートを制御している。インバータ３７ｃは、遅延信号N1が入力され、遅延信号N1の反転信号をインバータ３７ｄに出力している。
【００７５】
また、インバータ３７ａの出力は、NANDゲート３７ｅの他方の入力と、MOSスイッチ３７ｂの一端に接続されている。MOSスイッチ３７ｂの他端は、NANDゲート３７ｅの一方の入力に接続されている。NANDゲート３７ｅは、取込制御信号DSEN2Zを出力している。
ラッチ部３７は、書込活性化信号WRTZが高レベル（活性化）になると、それに応答して、遅延信号N1の論理値にかかわらず、取込制御信号DSEN2Zを高レベル（活性化）にする。また、書込活性化信号WRTZが高レベルから低レベル（非活性化）になった後、第２のデータ取込クロック信号DSPLSの高レベルに応答して、遅延信号N1が高レベルになると、それに応答して取込制御信号DSEN2Zを高レベルから低レベル（非活性）にする回路である。
【００７６】
図６は、インタフェース部３のDSバッファ１９における入力バッファ部４３を示している。入力バッファ部４３は、外部から入力されるデータストローブ信号DSと参照電圧Vrefとを比較する差動増幅回路４５と、インバータ列４７、４９とを備えている。
差動増幅回路４５には、PMOSとNMOSとを直列に接続した電圧取出部５１、５３が近接した位置に対称に配置されている。各電圧取出部５１、５３のNMOS５１ａ、５３ａのゲートには、それぞれデータストローブ信号DS、参照電圧Vrefが入力されている。NMOS５１ａ、５３ａのソースは、NMOS５５を介して接地電圧VSSに接続されている。
【００７７】
また、各電圧取出部５１、５３のNMOS５１ａ、５３ａとPMOS５１ｂ、５３ｂとを接続しているノードND1、ND2には、それぞれ、PMOS５７ａ、５７ｂのドレインが接続されている。PMOS５１ｂ、５３ｂおよびPMOS５７ａ、５７ｂのソースには、I/O用電源電圧VCCQが接続されている。PMOS５１ｂ、５３ｂのゲートには、ノードND2が接続されており、電圧取出部５１、５３は、カレントミラー回路を構成している。
【００７８】
NMOS５５およびPMOS５５ａ、５５ｂのゲートには、インバータ列４７の出力が接続されている。インバータ列４７は、２個のインバータを直列に接続して形成されている。インバータ列４７は、活性化信号DSEN1Zが入力され、活性化信号DSEN1Zと同論理の信号を差動増幅回路４５に出力している。
差動増幅回路４５のノードND1は、インバータ列４９の入力端子に接続されている。インバータ列４９は、３個のインバータを直列に接続して形成されている。インバータ列４９は、データストローブ信号DSと同論理の内部データストローブ信号DSZを出力している。
【００７９】
図７は、インタフェース部３の入出力データバッファ１５のブロック構成を示している。入出力データバッファ１５は、データ入力バッファ５９、２個のデータラッチ回路６１Ａ、６１Ｂ、および、２個のデータトランスファ回路６３Ａ、６３Ｂを備えている。
【００８０】
データ入力バッファ５９は、上述したDSバッファ１９と同一の回路で構成されており、外部から入力されるデータ信号DQと参照電圧Vrefとを比較して、データ信号DQの信号値に対応した論理の内部データ信号DINを生成し、出力する機能を有している。
データラッチ回路６１Ａは、第１のデータ取込クロック信号DSPHSおよび内部データ信号DINが入力され、第１のデータ取込クロック信号DSPHSでラッチした内部データ信号DINをデータトランスファ回路６３Ａに出力している。データラッチ回路６１Ｂは、第２のデータ取込クロック信号DSPLSおよび内部データ信号DINが入力され、第２のデータ取込クロック信号DSPLSでラッチした内部データ信号DINをデータトランスファ回路６３Ｂに出力している。
【００８１】
データトランスファ回路６３Ａ、６３Ｂは、データラッチ回路６１Ａ、６１Ｂから出力されるデータおよび第２のデータ取込クロック信号DSPLSが入力され、第２のデータ取込クロック信号DSPLSに同期して、データラッチ回路６１Ａ、６１Ｂから入力したデータを、ぞれぞれI/O信号DINA、DINBに出力している。
入出力データバッファ１５は、データストローブ信号DSの立ち上がりエッジおよび立ち下がりエッジの両方に同期して、データ信号DQを取り込む機能を有している。
【００８２】
図８は、メモリ制御インタフェース部５のバーストカウンタ２５の回路構成を示している。バーストカウンタ２５は、パルス発生回路６５、カウンタ６７（クロック計数手段に対応する）、カウント終了検出回路６９、およびパルス発生回路７０を備えている。また、バーストカウンタ２５は、モードレジスタ２３から出力されるバースト長情報信号BL2Z、BL4Z、BL8Zが入力されている。
【００８３】
パルス発生回路６５は、３個のインバータを縦続接続したインバータ列７１と、２入力のNANDゲート７３により形成されている。インバータ列７１は、書込活性化信号WRTZが入力され、所定時間遅延した反転信号をNANDゲート７３の一方の入力に出力している。NANDゲート７３は、他方の入力に書込活性化信号WRTZが入力され、カウンタリセット信号CRESを出力している。パルス発生回路６５は、書込活性化信号WRTZの立ち上がり時にカウンタリセット信号CRES（負論理のパルス信号）を発生する回路である。
【００８４】
カウンタ６７は、クロックバッファ９が出力する内部クロック信号CLKINをクロック端子で受け、カウンタリセット信号CRESをリセット端子で受け、内部クロック信号CLKINのカウント回数に応じたカウント信号INT2Z、INT4Z、INT8Zを出力している。カウンタ６７は、内部クロック信号CLKINの立ち上がりエッジに同期してカウントアップされ、内部クロック信号CLKINを１回、２回、４回カウントしたときに、それぞれカウント信号INT2Z、INT4Z、INT8Zを内部クロック信号CLKINの１周期分だけ高レベルにする機能を有している。また、カウンタ６７のリセットは、カウンタリセット信号CRESの低レベルにより行われる。
【００８５】
カウント終了検出回路６９は、並列に配置された３個の２入力のNANDゲート６９ａ、６９ｂ、６９ｃと、AND回路６９ｄとにより構成されている。NANDゲート６９ａは、バースト長情報信号BL2Zおよびカウント信号INT2Zが入力されている。同様に、NANDゲート６９ｂ、６９ｃは、それぞれ、バースト長情報信号BL4Zおよびカウント信号INT4Z、バースト長情報信号BL8Zおよびカウント信号INT8Zが入力されている。AND回路６９ｄは、NANDゲート６９ａ、６９ｂ、６９ｃの出力が入力され、カウント一致信号ENDZ0を出力している。カウント終了検出回路６９は、カウンタ６７のカウンタ値と、モードレジスタ２３に設定された「バースト長」とが一致したときに、内部クロック信号CLKINの１周期分だけ、カウント一致信号ENDZ0を低レベルにする回路である。
【００８６】
パルス発生回路７０は、３個のインバータを縦続接続したインバータ列７０ａと、２入力のORゲート７０ｂ（＝負論理のANDゲート）とにより形成されている。インバータ列７０ａは、カウント一致信号ENDZ0が入力され、所定時間遅延した反転信号をORゲート７０ｂの一方の入力に出力している。ORゲート７０ｂは、他方の入力にカウント一致信号ENDZ0が入力され、カウント終了信号ENDZを出力している。パルス発生回路７０は、カウント一致信号ENDZ0の低レベルを受けてカウント終了信号ENDZ（負論理のパルス信号）を発生する回路である。
【００８７】
なお、バーストカウンタ２５は、一般のSDRAMに使用されているバースト転送用のカウンタを流用することが可能である。この場合、新たにバーストカウンタ２５を設けなくてよいため、半導体装置１のチップ面積が低減される。
上述した半導体装置では、以下示すように、外部から連続して入力されるデータ信号DQの取り込み動作が行われる。
【００８８】
図９は、図３〜図８に記載された第１の実施形態におけるデータ書込時の動作タイミングの一例を示している。ここで、クロック信号CLK、データストローブ信号DS、データ信号DQは、例えば、半導体装置１を搭載する情報処理システムのCPU等から出力される信号である。データストローブ信号DS、データ信号DQは、入出力動作が行われていないときには、ハイ・インピーダンス状態にされており、終端電圧VTTで終端されている。また、この例では、データストローブ信号DSは、クロック信号CLKと同一の位相で入力されている。「バースト長」は、予め「４」に設定されている。
【００８９】
さらに、この例では、データストローブ信号DSの最初の立ち上がりタイミングは、書込コマンド受信に対応するクロック信号CLKの立ち上がりタイミングよりも、ちょうど１周期遅れるようにタイミング設計されている。前述したように、データストローブ信号DSの位相とクロック信号CLKの位相とのずれは、±２５％の許容範囲がある。
【００９０】
先ず、図４に示したコマンドデコーダ１１のコマンド検出部２７は、クロック信号CLKの立ち上がりエッジに同期して書込コマンドを受信すると、書込コマンド信号WRTCZおよび活性化信号DSEN1Zを高レベルにする。書込活性化信号生成部２９は、書込コマンド信号WRTCZの高レベルを受けて、書込活性化信号WRTZを高レベルにする（図９(a)）。そして、この書込活性化信号WRTZが高レベルになったことに応答して、第１のデータ取込クロック信号DSPHSおよび第２のデータ取込クロック信号DSPLSの出力許可信号となる図５のラッチ部３７から出力される取込活性化信号DSEN2Zが高レベル（活性化状態）になる。（図９(b)）
次に、図９の動作タイミングに示すように、書込コマンドを受信したクロック信号CLKから半クロック遅れて、データストローブ信号DSが低レベルにされる。この後、クロック信号CLKと同一の周期および同一のタイミングで、データストローブ信号DSの立ち上げ、立ち下げが、「バースト長」である４回行われる。また、データストローブ信号DSの立ち上げ、立ち下げに同期して、書込データD0、D1、D2、D3がデータ信号DQに入力される。この後、データストローブ信号DSは、最終の書込データD3に同期した立ち下がりエッジから半クロックの期間、低レベルにされる。この後、データストローブ信号DSの出力が停止され、終端電圧VTTで終端された電圧になる。
【００９１】
また、活性化信号DSEN1Zが高レベルになることで、図６に示したDSバッファ１９の差動増幅回路４５が活性化され、データストローブ信号DSから内部データストローブ信号DSZが生成される。
第１のデータ取込クロック信号DSPHSは、DS入出力制御回路１７のＨエッジパルス生成部３１により、取込活性化信号DSEN2Zが高レベルの期間中に、内部データストローブ信号DSZの立ち上がりエッジに同期して生成される。
【００９２】
第２のデータ取込クロック信号DSPLSは、DS入出力制御回路１７のＬエッジパルス生成部３３により、取込活性化信号DSEN2Zが高レベルの期間に、内部データストローブ信号DSZの立ち下がりエッジに同期して生成される。
遅延信号N1は、遅延段３５により、第２のデータ取込クロック信号DSPLSから所定時間だけ遅れて出力される（図９(c),(d)）。
【００９３】
また、データ信号DQとして入力された書込データD0、D1、D2、D3は、図７に示したデータ入力バッファ５９により取り込まれ、内部データ信号DINに変換される。
この後、データストローブ信号DSの立ち上がりエッジに同期して入力された書込データD0、D2は、データラッチ回路６１Ａにより、データトランスファ回路６３Ａに出力される。データストローブ信号DSの立ち下がりエッジに同期して入力された書込データD1、D3は、データラッチ回路６１Ｂにより、データトランスファ回路６３Ｂに出力される。
【００９４】
I/O信号DINAには、第２のデータ取込クロック信号DSPLSに同期して、データトランスファ回路６３Ａから書込データD0、D2が入力される。I/O信号DINBには、第２のデータ取込クロック信号DSPLSに同期して、データトランスファ回路６３Ｂから書込データD1、D3が入力される。
一方、図８に示したバーストカウンタ２５のパルス発生回路６５は、書込活性化信号WRTZの高レベルを受けて、カウンタリセット信号CRES（負論理のパルス信号）を出力する。
【００９５】
カウンタリセット信号CRESにより、カウンタ６７はリセットされ、この後、クロック信号CLKの立ち上がり毎に、内部クロック信号CLKINでカウントアップされる。
カウンタ６７のカウント値が「２」になったときに、カウント終了検出回路６９は、カウント一致信号ENDZ0を低レベルにする。パルス発生回路７０は、カウント一致信号ENDZ0の低レベルを受けて、カウント終了信号ENDZに負論理のパルスを発生する。そして、カウント終了信号ENDZのパルスが図４に示した書込活性化信号生成部２９に入力されて、フリップフロップ回路がリセットされ、書込活性化信号WRTZは低レベルになる（図９(e)）。すなわち、この実施形態では、カウンタ６７によるカウント回数は、「バースト長」の１／２にされている（「バースト長」は、カウント数の２倍である。）。
【００９６】
また、図５に示したDS出力制御回路１７のラッチ部３７において、取込制御信号DSEN2Zは、書込活性化信号WRTZの高レベル（活性化）時は、遅延信号N1の論理レベルにかかわらず活性化状態になるので、１回目の遅延信号N1のパルス出力時には、書込活性化信号WRTZの高レベルを検出して、高レベルの状態を保持する（図９(f)）。
【００９７】
一方、取込制御信号DSEN2Zは、書込活性化信号WRTZが低レベルになった後、２回目の遅延信号N1のパルス出力時に低レベルになる。すなわち、書込活性化信号WRTZが低レベル、かつ、遅延信号N1が高レベルの論理により、取込制御信号DSEN2Zは低レベルになる。
そして、低レベルになった取込制御信号DSEN2Zにより、Ｈエッジパルス生成部３１、Ｌエッジパルス生成部３３が非活性化され、データ信号DQの取り込み動作が完了する。
【００９８】
ここで、Ｈエッジパルス生成部３１、Ｌエッジパルス生成部３３の非活性化動作は、遅延段３５およびラッチ部３７のみで制御される。このため、Ｈエッジパルス生成部３１、Ｌエッジパルス生成部３３は、最終の書込データD3を取り込んだ第２のデータ取込クロック信号DSPLSの出力からほぼ遅延段３５の遅延時間後に非活性化される。
【００９９】
このため、Ｈエッジパルス生成部３１、Ｌエッジパルス生成部３３の非活性化タイミングは、遅延段３５の遅延時間を調整するだけで、容易に調整される。また、非活性化動作は、データストローブ信号DSの低レベル期間中（約半クロック分）に行えばよく、上述した回路で容易に達成できる。したがって、書込動作の完了後に、電源ノイズ等の影響でデータストローブ信号DSにノイズが発生した場合にも、このノイズにより、誤った第１のデータ取込クロック信号DSPHSおよび第２のデータ取込クロック信号DSPLSが生成されることはない。すなわち、入出力データバッファ１５から誤ったデータ信号DQが取り込まれることが防止される。
【０１００】
図１０は、データストローブ信号DSのタイミングを、クロック信号CLKに対して「−２５％」ずらした場合における書込動作時の動作タイミングの一例を示している。
図１１は、データストローブ信号DSのタイミングを、クロック信号CLKに対して「＋２５％」ずらした場合における書込動作時の動作タイミングの一例を示している。
【０１０１】
図１０および図１１に示したように、Ｈエッジパルス生成部３１、Ｌエッジパルス生成部３３を非活性化する取込制御信号DSEN2Zは、常に、第２のデータ取込クロック信号DSPLSの出力から一定時間後に低レベルになる。このため、クロック信号CLKに対するデータストローブ信号DSの位相のずれに関係なく、Ｈエッジパルス生成部３１、Ｌエッジパルス生成部３３は、書込データD0〜D3を取り込んだ後、データストローブ信号DSがハイ・インピーダンス状態になる前に、確実に非活性化される。
【０１０２】
なお、図５の遅延回路３５の遅延時間は、次の条件を満たすように設定される。
(1)データストローブ信号DSの半周期以内。（それ以上長くすると、データストローブ信号DSがVTTレベルに戻った後も、取込制御信号DSEN2Zが高レベルのままとなり、図２７と同様の問題が生じる。）
(2)図１０の−２５％の場合でも、書込活性化信号WRTZが高レベルから低レベルに変化した後で、遅延信号N1が２回目のパルスを生ずる。
【０１０３】
(3)図１１の＋２５％の場合でも、遅延信号N1が１回目のパルスを出力した時点で、書込活性化信号WRTZはまだ高レベル状態を保持している。
以上のように構成された半導体装置では、ラッチ部３７により、クロック信号CLKの立ち上がりエッジに同期して書込コマンドを受信したときに取込制御信号DSEN2Zを活性化し、最終のデータ信号DQに同期した第２のデータ取込クロックDSPLSから所定の遅延時間後に取込制御信号DSEN2Zを非活性化した。また、入出力データバッファ１５により、取込制御信号DSEN1Zが活性化している期間中に、データ信号DQの取り込みを行った。このため、所定数のデータ信号DQを連続して取り込む場合に、取込制御信号DSEN2Zを、データストローブ信号DSよりほぼ半クロック前に出力し、最初のデータ信号DQの取り込み前に活性化することができる。また、最終のデータ信号DQの取り込み後に、このデータ信号DQを取り込んだ第２のデータ取込クロックDSPLSにより、取込制御信号DSEN2Zを非活性化することができる。この結果、入出力データバッファ１５は、所定数のデータ信号DQを確実に取り込むことができる。
【０１０４】
そして、データストローブ信号DSから生成した第２のデータ取込クロックDSPLSにより、取込制御信号DSEN2Zを非活性化する制御を行ったので、データストローブ信号DSのタイミングが変化した場合には、この変化に追従して取込制御信号DSEN2Zのタイミングも変化するため、取込制御信号DSEN2Zの非活性化を、常に、最終のデータ信号DQの取り込み後に行うことができ、データ信号DQを確実に取り込むことができる。したがって、回路のタイミング余裕を向上することができ、データストローブ信号DSのクロック信号CLKに対するタイミングのずれの規格を「±２５％」以上にすることが可能になる。
【０１０５】
また、取込制御信号DSEN2Zのタイミングがデータストローブ信号DSのタイミングに追従して変化するため、常に、最終のデータ信号DQの取り込み後から所定時間内に、常に取込制御信号DSEN2Zを非活性化することができ、取込動作完了後にデータストローブ信号DSがハイ・インピーダンス状態になったときに、取込制御信号DSEN2Zが活性化していない。したがって、書込動作の完了後に、電源ノイズ等の影響でデータストローブ信号DSにノイズが発生した場合にも、このノイズにより、誤った第１のデータ取込クロック信号DSPHSおよび第２のデータ取込クロック信号DSPLSが生成されることを防止できる。すなわち、入出力データバッファ１５から誤ったデータ信号DQが取り込まれることを防止することができる。
【０１０６】
さらに、カウンタ６７は、クロック信号CLKのクロック数の所定数を計数し、ラッチ部３７は、クロック信号CLKの所定数を計数した後に変化する第２のデータ取込クロックDSPLSに同期して、取込制御信号DSEN2Zを非活性化した。このため、クロック信号CLKの「所定数」とデータ信号DQの「取込回数」とを対応させることで、最終のデータ信号DQに同期したデータストローブ信号DSを、カウンタ６７により容易かつ確実に検出することができる。
【０１０７】
また、最終のデータ信号DQに同期した第２のデータ取込クロックDSPLS自身で、取込制御信号DSEN2Zを非活性化したので、第２のデータ取込クロックDSPLSの変化から取込制御信号DSEN2Zが非活性化するまでの非活性化時間を、遅延段３５の遅延時間で容易に制御することできる。したがって、取込制御信号DSEN2Zの非活性化の制御を簡単な回路で行うことができる。
【０１０８】
遅延段３５の遅延時間は、最終のデータ信号DQが確実に取り込むための僅かの時間でよく、温度および電圧の変化に対する非活性化時間の変化量（ばらつき）を僅かにすることができる。したがって、タイミング設計が行いやすくなり、タイミング余裕を従来と同程度にした場合には、高速化設計が可能になる。
そして、取込制御信号DSEN2Zが活性化し出力している期間中に、データストローブ信号DSの立ち上がりエッジと立ち下がりエッジとにそれぞれ同期した第１のデータ取込クロック信号DSPHSと第２のデータ取込クロック信号DSPLSとを生成するＨエッジパルス生成部３１、Ｌエッジパルス生成部３３と、第１および第２のデータ取込クロック信号DSPHS、DSPLSにそれぞれ同期してデータ信号DQを取り込む入出力データバッファ１５とを備えた。このため、データストローブ信号DSの立ち上がりエッジ、立ち下がりエッジの両方に同期してデータ信号DQを取り込むＤＤＲ方式の半導体装置では、最終のデータ信号DQに同期したデータストローブ信号DSを容易かつ確実に検出することができる。
【０１０９】
さらに、データ信号DQの取り込み数を、カウンタ６７でカウントするクロック信号CLKの所定数の２倍にしたので、データストローブ信号DSの立ち上がりエッジ、立ち下がりエッジの両方に同期してデータ信号DQを取り込むＤＤＲ方式の半導体装置において、カウンタ６７によりクロック信号CLKをカウントすることで、最終のデータ信号に同期したデータストローブ信号を検出することができる。
【０１１０】
そして、クロック信号CLKをカウンタ６７でカウントすることで取込制御信号DSEN2Zの非活性化を行ったので、一般のSDRAMに使用されているバースト転送用のカウンタを流用することが可能になる。この場合、新たにバーストカウンタ２５を設けなくてよいため、半導体装置１のチップ面積を低減することができる。
図１２および図１３は、本発明の半導体装置の第２の実施形態（請求項５に対応する）におけるDS入出力制御回路７５およびDSバッファ７７（データ取込手段、入力バッファに対応する）を示している。
【０１１１】
この実施形態では、取込制御信号DSEN2Zは、図１２におけるＨエッジパルス生成部３１のAND回路４１ＡおよびＬエッジパルス生成部３３のAND回路４１Ｂには入力されていない。第１の実施形態においてAND回路４１ＡおよびAND回路４１Ｂの取込制御信号DSEN2Zが入力されていた端子は電源電圧VCCにプルアップされている。そして、取込制御信号DSEN2Zは、図１３における差動増幅回路４５を活性化するために使用されている。Ｈエッジパルス生成部３１、Ｌエッジパルス生成部３３および差動増幅回路４５以外の構成は、上述した第１の実施形態と同一である。
【０１１２】
すなわち、図１３において、差動増幅回路４５を活性化するためにPMOS５７ａ、５７ｂ、NMOS５５のゲートには、２入力のOR回路７９の出力が接続されている。そして、OR回路７９は、活性化信号DSEN1Zおよび取込制御信号DSEN2Zが入力されている。
この実施形態では、２回目の遅延信号N1のパルス出力時に、書込活性化信号WRTZの低レベルを受けて、低レベルになる取込制御信号DSEN2Zにより、DSバッファ７７が非活性化される。すなわち、DSバッファ７７は、最終の書込データD3を取り込んだ第２のデータ取込クロック信号DSPLSの出力から、ほぼ遅延段３５の遅延時間後に非活性化される。
【０１１３】
この実施形態の半導体装置においても、上述した第１の実施形態と同様の効果を得ることができるが、この実施形態では、半導体装置１におけるデータストローブ信号DSの入口であるDSバッファ７７を、取込制御信号DSEN2Zにより非活性化したので、非活性化後に、電源ノイズ等により、データストローブ信号DSにノイズが発生しても、ノイズが内部の回路に伝達されることはない。このため、内部の回路の誤動作を防止することができ、誤動作による不必要な電力が消費されることを防止することができる。
【０１１４】
図１４は、本発明の半導体装置の第３の実施形態を示している。この実施形態は、請求項１、請求項７、請求項１１ないし請求項１３、請求項１５に対応する。
この実施形態では、入出力インタフェース部３のDS入出力制御回路８１は、モードレジスタ２３から出力されるバースト長情報信号BL2Z、BL4Z、BL8Zが入力されている。DS入出力制御回路８１以外の構成は、上述した第１の実施形態と同一である。
【０１１５】
図１５は、DS入出力制御回路８１の回路構成を示している。DS入出力制御回路８１はＨエッジパルス生成部３１、Ｌエッジパルス生成部３３、遅延段３５、カウンタ８３（データストローブ計数手段に対応する）、カウント終了検出回路８５（データストローブ計数手段に対応する）、パルス発生回路８６、パルス発生回路８７、および書込活性化信号制御部８９（取込制御手段に対応する）を備えている。
【０１１６】
Ｈエッジパルス生成部３１、Ｌエッジパルス生成部３３、および遅延段３５は、第１の実施形態のDS入出力制御回路１７に構成したものと同一の回路である。カウンタ８３、カウント終了検出回路８５、パルス発生回路８６、パルス発生回路８７は、第１の実施形態のバーストカウンタ２５におけるカウンタ６７、カウント終了検出回路６９、パルス発生回路７０、パルス発生回路６５と、それぞれ同一の回路である。書込活性化信号制御部８９は、第１の実施形態のコマンドデコーダ１１における書込活性化信号制御部２９と同一の回路である。
【０１１７】
カウンタ８３は、遅延段３５から出力される遅延信号N1をクロック端子に受け、パルス発生回路８７から出力されるカウンタリセット信号CRES2をリセット端子に受けている。また、カウンタ８３は、カウント回数に応じたカウント信号INT2Z2、INT4Z2、INT8Z2を出力している。
カウント終了検出回路８５は、第１の実施形態と同様に、各NANDゲートに、バースト長情報信号BL2Z、BL4Z、BL8Zとカウント信号INT2Z2、INT4Z2、INT8Z2が入力され、カウント一致信号ENDZ02を出力している。
【０１１８】
パルス発生回路８６は、カウント一致信号ENDZ02が入力され、カウント終了信号ENDZ2を出力している。
書込活性化信号制御部８９は、セット端子Ｓにカウンタリセット信号CRES2を受け、リセット端子Ｒにカウント終了信号ENDZ2を受けている。また、書込活性化信号制御部８９は、出力端子Ｑから取込制御信号DSEN2Zを出力している。
【０１１９】
取込制御信号DSEN2Zは、Ｈエッジパルス生成部３１のAND回路４１Ａと、Ｌエッジパルス生成部３３の４１Ｂに入力されている。
上述した半導体装置では、図１６に示すように、外部から連続して入力されるデータ信号DQの取込動作が行われる。
先ず、半導体装置１は、書込コマンドを受信することで書込活性化信号WRTZを高レベルに変化させる。書込活性化信号WRTZの高レベルへの変化により、カウンタリセット信号CRES2（負論理のパルス信号）が発生し、取込制御信号DSEN2Zは高レベルになる。同時に、カウンタリセット信号CRES2により、カウンタ８３がリセットされる。
【０１２０】
取込制御信号DSEN2Zが高レベルに変化することで、Ｈエッジパルス生成部３１およびＬエッジパルス生成部３３は活性化される。そして、データストローブ信号DSに同期して、第１のデータ取込クロック信号DSPHS、第２のデータ取込クロック信号DSPLSが発生し、書込データD0〜D3が順次取り込まれる。
カウンタ８３は、第２のデータ取込クロック信号DSPLSから遅延段３５の遅延時間だけ遅れた遅延信号N1の立ち上がりエッジでカウントアップされる。そして、２回目の遅延信号N1の立ち上がりエッジをカウントしたときに、カウント終了検出回路８５により、カウント終了信号ENDZ2が低レベルにされる。
【０１２１】
書込活性化信号制御部８９は、カウント終了信号ENDZ2の負論理のパルスを受けてリセットされ、取込制御信号DSEN2Zを低レベルにする。そして、取込制御信号DSEN2Zが低レベルになることで、Ｈエッジパルス生成部３１、Ｌエッジパルス生成部３３が非活性化される。
この実施形態の半導体装置においても、上述した第１の実施形態と同様の効果を得ることができるが、この実施形態では、カウンタ８３は、データストローブ信号DSから生成される第２のデータ取込クロックDSPLSの所定数を計数し、書込活性化信号制御部８９は、第２のデータ取込クロックDSPLSの所定数を計数した後、取込制御信号DSEN2Zを非活性化した。このため、第２のデータ取込クロックDSPLSの「所定数」とデータ信号DQの「取込回数」とを対応させることで、カウンタ８３により、最終のデータ信号DQに同期したデータストローブ信号DSを、容易かつ確実に検出することができる。
【０１２２】
また、第２のデータ取込クロックDSPLSの所定数の計数時に、最終のデータ信号DQが取り込まれるため、遅延段３５等を使用して、第２のデータ取込クロックDSPLSから僅かに遅延させた後に、取込制御信号DSEN2Zを非活性化するだけで、最終のデータ信号を確実に取り込むことができる。
そして、データ信号DQの取り込みを行う第２のデータ取込クロック信号DSPLSを、カウンタ８３により直接計数したので、データストローブ信号DSを計数する場合に比べ、計数後の制御を短期間で行うことが可能になり、制御に使用する遅延回路は遅延時間の小さいものでよくなる。この結果、温度および電圧の変化に対するタイミングのずれが小さくなり、取込制御信号DSEN2Zの非活性化を、正確に制御することができる。
【０１２３】
図１７は、本発明の半導体装置の第４の実施形態（請求項１４に対応する）におけるDS入出力制御回路９１を示している。
この実施形態では、第２の実施形態と同様に、取込制御信号DSEN2Zは、図１５におけるＨエッジパルス生成部３１のAND回路４１ＡおよびＬエッジパルス生成部３３のAND回路４１Ｂには入力されていない。第１の実施形態におけるAND回路４１ＡおよびAND回路４１Ｂの取込制御信号DSEN2Zが入力されていた端子は電源電圧VCCにプルアップされている。
【０１２４】
また、この実施形態では、図１３に示した第２の実施形態と同一のDSバッファ７７が使用されている。すなわち、取込制御信号DSEN2Zは、差動増幅回路４５を活性化するために使用されている。
この実施形態の半導体装置においても、上述した第１および第２の実施形態と同様の効果を得ることができる。
【０１２５】
図１８は、本発明の半導体装置の第５の実施形態（請求項３に対応する）を示している。この実施形態における半導体装置１は、外部から入力されるデータストローブ信号DSの立ち下がりエッジに同期してデータ信号DQの書き込み・読み出しを行うＳＤＲ方式のSDRAMにより構成されている。
入出力データバッファ９３（データ取込手段、データ取込部に対応する）およびメモリセルアレイ７は、I/O信号DINAのみ入出力している。また、DS入出力制御回路９５は、データストローブ信号DSの立ち下がりエッジに同期した第２のデータ取込クロック信号DSPLSのみを入出力データバッファ９３に出力している。入出力データバッファ９３およびDS入出力制御回路９５以外の構成は、上述した第１の実施形態と同一である。
【０１２６】
図１９は、DS入出力制御回路９５の回路構成を示している。DS入出力制御回路９５は、データ取込クロック信号DSPSを発生するＬエッジパルス生成部３３、遅延段３５、およびラッチ部３７を備えている。すなわち、第１の実施形態のDS入出力制御回路１７から、Ｈエッジパルス生成部３１を削除した回路で構成されている。Ｌエッジパルス生成部３３、遅延段３５、およびラッチ部３７の接続関係は、第１の実施形態と同一である。
【０１２７】
図２０は、入出力データバッファ９３のブロック構成を示している。入出力データバッファ９３は、データ入力バッファ５９、データラッチ回路６１Ａを備えている。すなわち、第１の実施形態の入出力データバッファ１５から、データラッチ回路６１Ｂおよびデータトランスファ回路６３Ａ、６３Ｂを削除した回路で構成されている。データ入力バッファ５９およびデータラッチ回路６１Ａの接続関係は、第１の実施形態と同一である。
【０１２８】
上述した半導体装置では、図２１に示すように、外部から連続して入力されるデータ信号DQの取込動作が行われる。
先ず、半導体装置１は、書込コマンドを受信することで書込活性化信号WRTZを高レベルに変化させる。そして、取込制御信号DSEN2Zが高レベルになる。
取込制御信号DSEN2Zが高レベルに変化することで、Ｌエッジパルス生成部３３は活性化される。そして、データストローブ信号DSの立ち下がりエッジに同期して、データ取込クロック信号DSPSが発生し、書込データD0、D1がデータラッチ回路６１Ａに順次取り込まれる。取り込まれた書込データD0、D1は、I/O信号DINAに転送される。
【０１２９】
また、図８に示したカウンタ６７は、クロック信号CLKの立ち上がり毎に、内部クロック信号CLKINでカウントアップされる。
カウンタ６７のカウント値が「２」になったときに、書込活性化信号WRTZは低レベルになる。すなわち、この実施形態では、カウンタ６７によるカウント回数は、「バースト長」と同一にされている（「バースト長」は、カウント数の１倍である。）。
【０１３０】
また、取込制御信号DSEN2Zは、２回目の遅延信号N1のパルス出力時に、書込活性化信号WRTZの低レベルを検出して低レベルになる。
そして、取込制御信号DSEN2Zにより、Ｌエッジパルス生成部３３が非活性化され、データ信号DQの取り込み動作が完了する。
【０１３１】
この実施形態の半導体装置においても、上述した第１の実施形態と同様の効果を得ることができるが、この実施形態では、Ｌエッジパルス生成部３３により、取込制御信号DSEN2Zの活性化時に、データストローブ信号DSに同期したデータ取込クロック信号DSPSを生成し、入出力データバッファ９３により、データ取込クロック信号DSPSを受けて、このデータ取込クロック信号DSPSに同期してデータ信号DQの取り込みを行った。このため、データ信号DQの取り込みを行うデータ取込クロック信号DSPSの生成するための制御を、取込制御信号DSEN2Zにより直接行うことができ、データ取込クロック信号DSPSの生成・非生成を、簡易な回路で制御することが可能になる。
【０１３２】
また、本実施形態を、データストローブ信号DSの立ち上がりエッジまたは立ち下がりエッジの一方に同期してデータ信号DQを取り込むＳＤＲ方式の半導体装置に適用することで、最終のデータ信号DQに同期したデータストローブ信号DSを容易かつ確実に検出することができる。
なお、上述した第１の実施形態では、本発明の半導体装置をSDRAMにより構成した例について述べたが、本発明はかかる実施形態に限定されるものではなく、例えば、データストローブ信号DSに同期してデータ信号DQの入出力を行う仕様のDRAMを搭載したシステムLSIにより構成してもよい。
【０１３３】
また、上述した第５の実施形態では、カウンタ６７をクロック信号CLKの立ち上がりエッジでカウントアップし、所定数のカウントの後、取込制御信号DSEN2Zを低レベルにした例について述べたが、本発明はかかる実施形態に限定されるものではなく、例えば、DS入出力制御回路８１を使用して、データストローブ信号DSから生成される第２のデータ取込クロック信号DSPLSの立ち上がりエッジでカウントを行ってもよい。この場合には、データ信号DQの取り込みを行う第２のデータ取込クロック信号DSPLSを、カウンタ８３に直接入力することで、データストローブ信号DSを計数する場合に比べ、計数後の制御を短期間で行うことができる。
【０１３４】
また、第２のデータ取込クロック信号DSPLSは、データストローブ信号DSから生成される信号であるため、カウンタ８３による計数、および、所定数の計数後における取込制御信号DSEN2Zの非活性制御を、データストローブ信号DSに同期して行うことができる。（請求項８ないし請求項１０に対応する。）
そして、上述した第１および第５の実施形態では、「バースト長」をクロック信号CLKのカウント数の２倍および１倍にした例について述べたが、本発明はかかる実施形態に限定されるものではなく、例えば、「バースト長」をクロック信号CLKのカウント数の４倍または８倍にしてもよい。
【０１３５】
【発明の効果】
請求項１の半導体装置では、シリアルデータ信号DQの内部回路への取り込みを、データストローブ信号DSに同期して正確に制御することができ、連続した複数ビットシリアルデータ信号を確実に取り込むことができる。また、データストローブ信号に発生するノイズにより、誤ったデータ信号を取り込むことを防止することができる。
【０１３６】
また、所定数のデータ信号を連続して取り込む場合に、取込制御手段は、データストローブ信号より前に出力されるクロック信号により、最初のデータ信号の取り込み前に取込制御信号を活性化することができる。また、取込制御手段は、データストローブ信号により、最終のデータ信号の取り込み後に取込制御信号を非活性化することができる。この結果、データ取込手段は、所定数のデータ信号を確実に取り込むことができる。
【０１３７】
また、取込制御信号のタイミングは、データストローブ信号のタイミングの変化に追従して変化するため、取込制御信号の非活性化を、常に、データストローブ信号に同期した最終のデータ信号の取り込み後から所定時間内に行うことができる。この結果、取込制御信号の非活性化を、データストローブ信号に同期して正確に制御することができ、データストローブ信号に発生するノイズにより、誤ったデータ信号を取り込むことを防止することができる。
【０１３８】
請求項２の半導体装置では、クロック信号の「所定数」とデータ信号の「取込回数」とを対応させることで、最終のデータ信号に同期したデータストローブ信号を、クロック計数手段により、容易かつ確実に検出することができる。また、取込制御信号の非活性化を、データ信号の取り込みを直接制御するデータ取込クロック信号によって行うことで、データ信号の取り込み処理を、簡単な制御回路で行うことができる。さらに、取込制御信号の非活性化を、データ信号の取り込みを直接制御する第１または第２のデータ取込クロック信号により行ったので、データ信号の取り込み処理を、簡単な制御回路で行うことができる。
請求項３の半導体装置では、データ取込クロック信号の生成・非生成を、取込制御信号により直接制御することができ、所定数のデータ信号の取り込みを行うことができる。
【０１３９】
請求項４の半導体装置では、取込制御信号により、第１および第２のデータ取込クロック信号の生成・非生成を直接制御することができ、所定数のデータ信号の取り込みを行うことができる。
【０１４０】
特に、データストローブ信号の立ち上がりエッジ、立ち下がりエッジの両方に同期してデータ信号を取り込むＤＤＲ方式の半導体装置では、最終のデータ信号に同期したデータストローブ信号を容易かつ確実に検出することができる。
【０１４１】
請求項５の半導体装置では、半導体装置におけるデータストローブ信号の入口である入力バッファを、取込制御信号により直接制御したので、入力バッファの非活性化期間中に、電源ノイズ等により外部のデータストローブ信号にノイズが発生しても、ノイズが内部の回路に伝達されることはない。この結果、内部の回路の誤動作を防止することができ、誤動作による不必要な電力の消費を防止することができる。
【０１４２】
請求項６の半導体装置では、データ信号の取り込み数を、クロック計数手段で計数するクロック信号の所定数の整数倍にした。このため、例えば、データストローブ信号の立ち上がりエッジ、立ち下がりエッジの一方に同期してデータ信号を取り込むＳＤＲ方式の半導体装置では、データ信号の取り込み数と計数するクロック信号の数とを同一にすることで、最終のデータ信号に同期したデータストローブ信号を検出することができる。
【０１４３】
また、データストローブ信号の立ち上がりエッジ、立ち下がりエッジの両方に同期してデータ信号を取り込むＤＤＲ方式の半導体装置では、データ信号の取り込み数を、計数するクロック信号の数の２倍にすることで、最終のデータ信号に同期したデータストローブ信号を検出することができる。
請求項７の半導体装置では、データストローブ信号の「所定数」とデータ信号の「取込回数」とを対応させることで、最終のデータ信号に同期したデータストローブ信号を、データストローブ計数手段により、容易かつ確実に検出することができる。
【０１４４】
請求項８の半導体装置では、データ信号の取り込みを行うデータ取込クロック信号の生成・非生成を、取込制御信号により直接制御することができ、所定数のデータ信号の取り込みを行うことができる。
請求項９の半導体装置では、取込制御信号の非活性化を、データ信号の取り込みを直接制御するデータ取込クロック信号によって行うことで、データ信号の取り込み処理を、簡単な制御回路で行うことができる。
【０１４５】
請求項１０の半導体装置では、データストローブ信号から生成したデータ取込クロック信号を、データストローブ計数手段により計数したので、データストローブ計数手段による計数、および、所定数の計数後における取込制御信号の活性化・非活性化制御を、データストローブ信号に同期して行うことができる。
請求項１１の半導体装置では、取込制御信号により、第１および第２のデータ取込クロック信号の生成・非生成を直接制御することができ、所定数のデータ信号の取り込みを行うことができる。
【０１４６】
特に、データストローブ信号の立ち上がりエッジ、立ち下がりエッジの両方に同期してデータ信号を取り込むＤＤＲ方式の半導体装置では、最終のデータ信号に同期したデータストローブ信号を容易かつ確実に検出することができる。
請求項１２の半導体装置では、取込制御信号の非活性化を、データ信号の取り込みを直接制御する第１または第２のデータ取込クロック信号により行ったので、データ信号DQの取り込み処理を、簡単な制御回路で行うことができる。
【０１４７】
請求項１３の半導体装置では、データストローブ信号から生成した第１または第２のデータ取込クロック信号を、データストローブ計数手段により計数したので、データストローブ計数手段による計数、および、所定数の計数後における取込制御信号の活性化・非活性化制御を、データストローブ信号に同期して行うことができる。
【０１４８】
請求項１４の半導体装置では、半導体装置におけるデータストローブ信号の入口である入力バッファを、取込制御信号により直接制御したので、入力バッファの非活性化期間中に、電源ノイズ等により外部のデータストローブ信号にノイズが発生しても、ノイズが内部の回路に伝達されることはない。この結果、内部の回路の誤動作を防止することができ、誤動作による不必要な電力の消費を防止することができる。
【０１４９】
請求項１５の半導体装置では、データ信号の取り込み数を、データストローブ計数手段で計数するデータストローブ信号の所定数の整数倍にした。このため、例えば、データストローブ信号の立ち上がりエッジ、立ち下がりエッジの一方に同期してデータ信号を取り込むＳＤＲ方式の半導体装置では、データ信号の取り込み数と計数するデータストローブ信号の数とを同一にすることで、最終のデータ信号に同期したデータストローブ信号を検出することができる。
【０１５０】
また、データストローブ信号の立ち上がりエッジ、立ち下がりエッジの両方に同期してデータ信号を取り込むＤＤＲ方式の半導体装置では、データ信号の取り込み数を、計数するデータストローブ信号の数の２倍にすることで、最終のデータ信号に同期したデータストローブ信号を検出することができる。
【図面の簡単な説明】
【図１】 請求項１ないし請求項６に記載の発明の原理構成図である。
【図２】 請求項７ないし請求項１５に記載の発明の原理構成図である。
【図３】本発明の半導体装置の第１の実施形態を示す全体構成図である。
【図４】コマンドデコーダにおける書込コマンド検出用の回路を示す回路構成図である。
【図５】 DS入出力制御回路を示す回路構成図である。
【図６】 DSバッファにおける入力バッファ部を示す回路構成図である。
【図７】入出力データバッファを示すブロック構成図である。
【図８】バーストカウンタを示す回路構成図である。
【図９】データ書込時の動作を示すタイミング図である。
【図１０】データ書込時の動作を示すタイミング図である。
【図１１】データ書込時の動作を示すタイミング図である。
【図１２】本発明の半導体装置の第２の実施形態におけるDS入出力制御回路を示す回路構成図である。
【図１３】本発明の半導体装置の第２の実施形態におけるDSバッファを示す回路構成図である。
【図１４】本発明の半導体装置の第３の実施形態を示す全体構成図である。
【図１５】 DS入出力制御回路を示す回路構成図である。
【図１６】データ書込時の動作を示すタイミング図である。
【図１７】本発明の半導体装置の第４の実施形態におけるDS入出力制御回路を示す回路構成図である。
【図１８】本発明の半導体装置の第５の実施形態を示す全体構成図である。
【図１９】 DS入出力制御回路を示す回路構成図である。
【図２０】入出力データバッファを示すブロック構成図である。
【図２１】データ書込時の動作を示すタイミング図である。
【図２２】従来のSDRAMを使用した情報処理システムを示す構成概要図である。
【図２３】従来の情報処理システムにおける読み出し動作を示すタイミング図である。
【図２４】 DS信号を有するSDRAMを示す構成概要図である。
【図２５】 DS信号を有するSDRAMを搭載した情報処理システムを示す構成概要図である。
【図２６】 DS信号を有するSDRAMにおける書き込み動作を示すタイミング図である。
【図２７】 DS信号を有するSDRAMにおいて、誤ったデータの書き込み動作を示すタイミング図である。
【符号の説明】
１ 半導体装置
３ 入出力インタフェース部
５ メモリ制御インタフェース部
７ メモリセルアレイ
９ クロックバッファ
１１ コマンドデコーダ
１３ アドレスバッファ
１５ 入出力データバッファ（データ取込手段、データ取込部）
１７ DS入出力制御回路
１９ DSバッファ（データ取込手段）
２１ 制御回路２１
２３ モードレジスタ２３
２５ バーストカウンタ２５
２７ コマンド検出部
２７ａ NANDゲート
２７ｂ、２７ｃ、２７ｄ インバータ
２７ｅ OR回路
２９ 書込活性化信号生成部
２９ａ、２９ｂ NANDゲート
２９ｃ インバータ
３１ Ｈエッジパルス生成部（データ取込手段、取込クロック生成部）
３３ Ｌエッジパルス生成部（データ取込手段、取込クロック生成部）
３３ａ インバータ
３５ 遅延段
３７ ラッチ部（取込制御手段）
３７ａ インバータ
３７ｂ MOSスイッチ
３７ｃ、３７ｄ インバータ
３７ｅ NANDゲート
３７ｆ インバータ
３９Ａ、３９Ｂ 遅延回路
４１Ａ、４１Ｂ AND回路
４３ 入力バッファ部
４５ 差動増幅回路
４７、４９ インバータ列
５１、５３ 電圧取出部
５１ａ、５３ａ NMOS
５１ｂ、５３ｂ PMOS
５５ NMOS
５７ａ、５７ｂ PMOS
５９ データ入力バッファ
６１Ａ、６１Ｂ データラッチ回路
６３Ａ、６３Ｂ データトランスファ回路
６５ パルス発生回路
６７ カウンタ（クロック計数手段）
６９ カウント終了検出回路
６９ａ、６９ｂ、６９ｃ NANDゲート
６９ｄ AND回路
７０ パルス発生回路
７０ａ インバータ列
７０ｂ ORゲート
７１ インバータ列
７３ NANDゲート
７５ DS入出力制御回路
７７ DSバッファ（データ取込手段、入力バッファ）
７９ OR回路
８１ DS入出力制御回路
８３ カウンタ（データストローブ計数手段）
８５ カウント終了検出回路（データストローブ計数手段）
８６ パルス発生回路
８７ パルス発生回路
８９ 書込活性化信号制御部（取込制御手段）
９１ DS入出力制御回路
９３ 入出力データバッファ（データ取込手段、データ取込部）
９５ DS入出力制御回路
AD アドレス信号
ADIN 内部アドレス信号
BL2Z、BL4Z、BL8Z バースト長情報信号
Ｃ１、Ｃ２ 容量
／CAS 列アドレスストローブ信号
CLK、／CLK クロック信号
CLKIN、／CLKIN 内部クロック信号
CMD コマンド信号
／CS チップセレクト信号
DIN 内部データ信号
DINA、DINB I/O信号
DQ データ信号
DS データストローブ信号
DSEN2Z 取込制御信号
DSEN1Z 活性化信号
DSPLS 第２のデータ取込クロック信号
DSPHS 第１のデータ取込クロック信号
DSPS データ取込クロック信号
DSZ 内部データストローブ信号
ENDZ カウント終了信号
ENDZ0 カウント一致信号
ENDZ2 カウント終了信号
ENDZ02 カウント一致信号
INT2Z、INT4Z、INT8Z カウント信号
INT2Z2、INT4Z2、INT8Z2 カウント信号
N1 遅延信号
ND1、ND2 ノード
Ｒ リセット端子
／RAS 行アドレスストローブ信号
Ｓ セット端子
VCC 電源電圧
VCCQ I/O用電源電圧
Vref 参照電圧
／WE ライトイネーブル信号
WRTCZ 書込コマンド信号
WRTZ 書込活性化信号（書込信号）
【発明の属する技術分野】
本発明は、外部から入力されるクロック信号に同期して動作する半導体装置に係り、特に、書込データの取り込みをデータストローブ信号に同期して行う半導体装置に関する。
【０００２】
【従来の技術】
一般に、クロック信号に同期して動作する集積回路等の半導体装置として、マイクロコンピュータおよびSDRAM（Synchronous Dynamic Random Access Memory）等が知られている。
SDRAMは、ワークステーション、パーソナルコンピュータの主記憶として幅広く使用されており、最高動作周波数が100MHzを超えるものが開発されている。一方、ワークステーション等においても、使用されるクロック信号のクロック周波数は、年々高くなってきている。
【０００３】
図２２は、プリント基板１０１に、複数個のSDRAM１０２ａ、１０２ｂ、１０２ｃと、これ等SDRAM１０２ａ、１０２ｂ、１０２ｃを制御するCPU１０３とを搭載した情報処理システムの一例を示している。この例では、CPU１０３は、各SDRAM１０２ａ、１０２ｂ、１０２ｃにアドレス信号AD、制御信号CTLおよびクロック信号CLKを出力している。CPU１０３および各SDRAM１０２ａ、１０２ｂ、１０２ｃは、入出力信号であるデータ信号DQを相互に入力し、出力している。
【０００４】
図２３は、上述した情報処理システムにおいて、CPU１０３がSDRAM１０２ａ、１０２ｂ、１０２ｃに記憶されたデータを読み出す際の動作タイミングを示している。なお、図において、SDRAM１０２ａ、１０２ｂ、１０２ｃの動作タイミングを並記しているが、実際には、CPU１０３は、各SDRAM１０２ａ、１０２ｂ、１０２ｃを、それぞれ異なるタイミングでアクセスする。
【０００５】
ここで、CPU１０３と各SDRAM１０２ａ、１０２ｂ、１０２ｃとの間に伝達される信号は、各信号のプリント配線板１０１上でのパターン配線長により、伝搬遅延時間が異なっている。この例では、伝搬遅延時間は、SDRAM１０２ａとCPU１０３との間が最も小さく、SDRAM１０２ｃとCPU１０３との間が最も大きい。このため、CPU１０３から出力されるクロック信号CLK、制御信号CTL、およびアドレス信号ADは、SDRAM１０２ａ、１０２ｂ、１０２ｃの順に伝達される。SDRAM１０２ａ、１０２ｂ、１０２ｃは、それぞれ異なるタイミングで入力したクロック信号CLKに同期して制御信号CTLおよびアドレス信号ADを取り込み、制御信号CTLが読み出しを指示する場合には、アドレス信号ADにより選択されたメモリセルから読み出した読出データをデータ信号DQとして出力する。この際、SDRAM１０２ａからの読出データは最も早く、SDRAM１０２ｃからの読出データは最も遅く出力される。すなわち、読出データの出力には、パターン配線長による伝搬遅延時間に応じて出力タイミングのずれであるスキューが発生する。
【０００６】
CPU１０３は、SDRAM１０２ａ、１０２ｂ、１０２ｃが出力したデータ信号DQを所定のタイミングで取り込む。CPU１０３のデータ信号DQの取り込みタイミングは、データ信号DQを確実に取り込むために、データ信号DQの出力が最も遅いSDRAM１０２ｃに合わせて決められている。
一方、SDRAM１０２ａ、１０２ｂ、１０２ｃにデータを書き込む際にも、CPU１０３と各SDRAM１０２ａ、１０２ｂ、１０２ｃとの間を接続するアドレス信号ADとデータ信号DQとの配線パターン長がほぼ同じであっても、配線容量が異なるので、CPU１０３からアドレス信号ADとデータ信号DQとを互いに同期させて出力したとしても、SDRAM１０２ａ、１０２ｂ、１０２ｃ側では、データ信号DQとアドレス信号ADとを受けるタイミングにずれを生じる。
【０００７】
なお、図２２では、クロック信号CLKをCPU１０３内部で生成する例を示したが、クロック信号CLKは、CPU１０３とは別のデバイスで発生させてもよく、この場合には、書込動作においても、読出動作と同様に、図２３で示したような大きなスキューを生じる。
上述したパターン配線長に依存した伝搬遅延時間により発生するスキューは、配線抵抗および配線容量によって決まり、クロック周波数の変更によっては変わらない。このため、このスキューは、クロック周波数が高くなるほど、相対的に大きくなる。この結果、読出動作の場合、CPU１０３が取り込むデータ信号DQのスキューが、クロック信号CLKの周期に対して所定の比率以上になった場合には、情報処理システムのタイミング設計が困難になるという問題があった。
【０００８】
このような問題点を解決するため、データ信号DQの書き込み／読み出しのために専用の同期信号DS（データストローブ信号）を備えた新しい方式のSDRAMが提案されている。
このデータストローブ信号DSは、CPUからSDRAMにデータを送出する場合、CPUからデータ信号に同期して出力され、SDRAMからCPUにデータを送出する場合、SDRAMからデータ信号に同期して出力される。また、データストローブ信号DS用の配線パターンは、対応するデータ信号用の配線パターンとほぼ同一の配線長・配線容量を有するので、データ信号を受ける側のデバイスは、このデータストローブ信号DSに同期して、正確なタイミングでデータ信号を受け取ることができる。
【０００９】
図２４〜図２７は、データストローブ信号DSの入出力機能を備えたSDRAMを実現するため、本発明者らが提案している一構成例を示している。なお、図２４〜図２７に示したSDRAMは、未だ公知ではない。
図２４において、SDRAM１０５は、入出力インタフェース部１０６、メモリ制御インタフェース部１０７、およびメモリセルアレイ１０８により構成されている。
【００１０】
入出力インタフェース部１０６には、クロック信号CLK、チップセレクト信号／CS、行アドレスストローブ信号／RAS、列アドレスストローブ信号／CAS、ライトイネーブル信号／WE、および、アドレス信号AD、データ信号DQ、データストローブ信号DSが供給されている。図において太い矢印で示したアドレス信号ADおよびデータ信号DQ等は、複数ビットで構成されている信号である。
【００１１】
／CS、／RAS等の「／」の表現は、負論理すなわち低レベル時にアクティブになる信号を意味している。データ信号DQおよびデータストローブ信号DSは入出力信号である。この例においては、インタフェース仕様として、SSTL-2（Stub Series terminated Transceiver Logic-2）インタフェースを適用しており、SDRAM１０５を搭載する情報処理システムは、データ信号DQおよびデータストローブ信号DSを伝送する信号線を所定の電圧で終端する必要がある。
【００１２】
入出力インターフェース部１０６は、クロックバッファ１０９、コマンドデコーダ１１０、アドレスバッファ１１１、入出力データバッファ１１２、DS入出力制御回路１１３を有している。
クロックバッファ１０９は、外部クロック信号CLKが入力され、図中破線で示した内部クロック信号CLKINを出力している。
【００１３】
コマンドデコーダ１１０は、チップセレクト信号／CS、行アドレスストローブ信号／RAS、列アドレスストローブ信号／CAS、ライトイネーブル信号／WEが入力され、これ等制御信号／CS、／RAS、／CAS、／WEの信号値に応じたコマンド信号CMDを、メモリ制御インタフェース部１０７およびDS入出力制御回路１１３に出力している。コマンドデコーダ１１０は、例えば、制御信号が、／CS＝低レベル、／RAS＝高レベル、／CAS＝低レベル、／WE＝低レベルであるときに、「書込コマンド」が入力されたと判定し、コマンド信号CMDの一つである書込活性化信号WRTZを高レベルにする。
【００１４】
アドレスバッファ１１１は、アドレス信号ADが入力され、入力されたアドレス信号ADを内部アドレス信号ADINに変換してメモリ制御インタフェース部１０７に出力している。
入出力データバッファ１１２は、外部に対してデータ信号DQの入出力を行い、メモリセルアレイ１０８に対してI/O信号DINの入出力を行っている。
【００１５】
DS入出力制御回路１１３は、外部に対してデータストローブ信号DSの入出力を行い、書込活性化信号WRTZが入力されている。また、DS入出力制御回路１１３は、入出力データバッファにおけるデータ信号DQの入出力のタイミングを制御している。
メモリ制御インタフェース部１０７は、SDRAM１０５の全体のタイミング制御等を行う制御回路１１４、データ信号DQを連続して転送する際の転送数であるバースト長やレイテンシ等の動作モードを設定するモードレジスタ１１５、および前記バースト長をカウントするバーストカウンタ１１６を有している。
【００１６】
メモリセルアレイ１０８には、図示しない複数のメモリセルが縦横に配列されている。メモリセルアレイ１０８とメモリ制御インタフェース部１０７との間には、制御信号／RAS、／CAS、／WEから生成した制御信号RAS、CAS、WE、および行アドレス信号、列アドレス信号、I/O信号DINが接続されている。
なお、この種のSDRAM１０５では、データストローブ信号DSの立ち上がりエッジのみに同期して、データ信号DQの書き込み・読み出しを行うＳＤＲ（Single Data Rate）方式のものと、データストローブ信号DSの立ち上がりエッジおよび立ち下がりエッジの両方に同期して、データ信号DQの書き込み・読み出しを行うＤＤＲ（Double Data Rate）方式のものとが提案されている。
【００１７】
図２５は、プリント基板１１７に、データストローブ信号DSを有するSDRAM１０５と、このSDRAM１０５を制御するメモリ制御回路１１８とを搭載した情報処理システムの一例を示している。メモリ制御回路１１８は、例えば、CPU１１９とクロック制御回路１２０とにより構成されている。
【００１８】
メモリ制御回路１１８およびSDRAM１０５の各制御信号／CS、／RAS、／CAS、／WE、およびアドレス信号AD、データ信号DQ、クロック信号CLK、データストローブ信号DSは、プリント基板１１７上に形成されたパターン配線により相互に接続されている。また、入出力端子であるデータ信号DQおよびデータストローブ信号DSを伝送する信号線は、終端抵抗１２１を介して、SSTL-2インタフェースで規定されている所定の電圧VTT（入出力信号用の電源電圧の１／２の値）に接続されている。このため、メモリ制御回路１１８およびSDRAM１０５の双方がともにデータ信号DQあるいはデータストローブ信号DSを駆動していないときには、データ信号DQあるいはデータストローブ信号DSの電圧値は終端電圧VTTになっている。
【００１９】
図２６は、図２５に示した情報処理システムにおいて、メモリ制御回路１１８が、ＤＤＲ方式のSDRAM１０５にデータを書き込むときの動作タイミングの例を示している。この例では、「バースト長」は「４」に設定されている。書込動作時、クロック信号CLK、データストローブ信号DS、およびデータ信号DQは、メモリ制御回路１１８が出力する。また、書込活性化信号WRTZおよびI/O信号DINは、図２４に示したSDRAM１０５の内部回路で使用している信号である。アドレス信号ADおよび制御信号／CS、／RAS、／CAS、／WEのタイミングは省略している。
【００２０】
先ず、メモリ制御回路１１８は、クロック信号CLKの立ち上がりエッジに同期して、制御信号／CS、／RAS、／CAS、／WEを所定の値にすることで、SDRAM１０５に書込コマンドを入力する。
SDRAM１０５は、書込コマンドを受信するとそれに基づいて、書込活性化信号WRTZを高レベルにし、DS入出力制御回路１１３を介して、図２４に示した入出力データバッファ１１２を活性化する。この活性化により、入出力データバッファ１１２は、データ信号DQを取り込み可能な状態になる。
【００２１】
次に、メモリ制御回路１１８は、書込コマンドを受信したクロック信号CLKの立ち上がりから所定時間以内に（図２６の例では約半クロック遅れで）、データストローブ信号DSを低レベルにする。この後、クロック信号CLKと同一の周期で、「バースト長」の回数だけデータストローブ信号DSの立ち上げ、立ち下げを繰り返し、同時にデータ信号DQに書込データD0、D1、D2、D3を出力する。
【００２２】
なお、データストローブ信号DSの最初の立ち上がり（図２６の時刻１）タイミングは、書込コマンド受信に対応するクロック信号CLKの立ち上がりタイミングよりクロック１周期相当分だけ遅くなるように規定されているが、図２６に示しているように、時刻１のクロック信号CLKの立ち上がりに対して±２５％まで、位相がずれることが許されている。
【００２３】
SDRAM１０５は、データストローブ信号DSの立ち上がりエッジおよび立ち下がりエッジに同期して、書込データD0、D1、D2、D3を順次取り込んでいく。SDRAM１０５は、取り込んだ書込データD0、D1、D2、D3を、内部データ信号DINを介して、メモリセルアレイ１０８に出力する。
また、SDRAM１０５は、書込コマンドを受信した後、クロック信号CLKの立ち上がり毎に、図２４に示したバーストカウンタ１１６をカウントアップする。バーストカウンタ１１６によるカウントは、ＤＤＲ方式の場合「バースト長」の１／２の回数だけ行われる。
【００２４】
この図２６に示す例では、バーストカウンタ１１６が、「バースト長（４）」の１／２である「２」をカウントした後、所定時間をおいて、コマンドデコーダ１１０は、書込活性化信号WRTZを低レベルにし、入出力データバッファ１１２を非活性化する。
カウント終了から書込活性化信号WRTZを低レベルするまでの前記所定時間は、CR時定数回路等の遅延回路により作られており、周囲温度および電源電圧が規格内で変化し、かつ、データストローブ信号DSの位相が、クロック信号CLKに対して＋２５％遅れた場合にも、最終の書込データD3を確実に取り込めるように設定されている。
【００２５】
すなわち、バースト長が一定の場合、データストローブ信号DSのクロック信号CLKに対する位相のずれ量（±２５％以内）にかかわらず、書込活性化信号WRTZが高レベルから低レベルになる（非活性化される）タイミングは変わらず、前記ずれ量が＋２５％（データストローブ信号DSの位相がクロック信号CLKに対し２５％遅れ）の場合の書込活性化信号WRTZの非活性化タイミングと同じになる。
【００２６】
メモリ制御回路１１８は、最終の書込データD3に同期したデータストローブ信号DSの立ち下がりエッジから約半クロックの期間、データストローブ信号DSを低レベルに維持する。この後、メモリ制御回路１１８は、データストローブ信号DSの出力を停止する。したがって、データストローブ信号DSの電圧値は、終端抵抗１２１を介して供給される終端電圧VTTになる。そして、データの書き込み動作が完了する。
【００２７】
【発明が解決しようとする課題】
ところで、上述したように、メモリ制御回路１１８が出力するデータストローブ信号DSの位相は、クロック信号CLKに対して所定の範囲（上記の例では±２５％）までずれることが許されている。かつ、書込活性化信号WRTZの非活性化タイミングは、データストローブ信号DSの位相がクロック信号CLKより２５％遅れた場合（＋２５％）に合わせて設定されている。
【００２８】
このため、図２７に示すように、タイミング設計において、メモリ制御回路１１８が出力するデータストローブ信号DSの位相を、クロック信号CLKに対して−２５％にずれる（２５％早い）ように設計した場合には、書込データの取り込み動作が完了し、データストローブ信号DSが終端電圧VTTになった後にも、書込活性化信号WRTZが高レベルであるHZ期間が生じる可能性がある。
【００２９】
このHZ期間中に、電源ノイズ等の影響により、データストローブ信号DSにノイズが発生し、このノイズがSDRAM１０５の内部まで伝達された場合には、図２７に示したように、最終の書込データD3の後に、誤ったデータを取り込んでしまうという問題があった。この結果、誤ったデータがメモリセルアレイ１０８に書き込まれ、正常なデータが破壊されるおそれがあった。
【００３０】
本発明は、かかる問題点を解決するためになされたもので、データストローブ信号のタイミングが変化した場合にも、必要な書込データ信号だけを確実に取り込むことができる半導体装置を提供することを目的とする。
本発明の別の目的は、データストローブ信号に発生するノイズにより、誤ったデータが取り込まれることを防止することができる半導体装置を提供することである。
【００３１】
【課題を解決するための手段】
図１は、請求項１ないし請求項６に記載の発明の原理構成図である。
請求項１の半導体装置では、データストローブ信号DSに同期して、連続的に取り込まれる外部からのデータ信号としてのシリアルデータ信号DQの最終ビットに対応するデータストローブ信号DSの変化タイミングに応答して、シリアルデータ信号DQの内部回路への取り込みが禁止される。
【００３２】
この結果、シリアルデータ信号DQの内部回路への取り込みが、データストローブ信号DSに同期して正確に制御され、連続した複数ビットシリアルデータ信号DQが確実に取り込まれる。また、データストローブ信号DSに発生するノイズにより、誤ったデータ信号DQを取り込むことが防止される。
また、取込制御手段３７と、データ取込手段１５、１９、３１、３３、７７、９３とを備えて構成されている。取込制御手段３７は、クロック信号CLKに同期して入力される書込信号WRTZの受信に応答して取込制御信号DSEN2Zを活性化して出力し、最終のデータ信号DQに同期したデータストローブ信号DSに応答して取込制御信号DSEN2Zを非活性化して出力する。すなわち、本発明の取込制御手段３７は、従前とは異なりデータストローブ信号DSで取込制御信号DSEN2Zを非活性化する制御を行う。
【００３３】
そして、データストローブ信号DSに応答して取込制御信号DSEN2Zを非活性化する制御を行うため、取込制御信号DSEN2Zのタイミングは、データストローブ信号DSのタイミングの変化に追従して変化する。このため、取込制御信号DSEN2Zの非活性化は、常に、データストローブ信号DSに同期した最終のデータ信号DQの取り込み後から所定時間内に行われる。この結果、取込制御信号DSEN2Zの非活性化が、データストローブ信号DSに同期して正確に制御され、データストローブ信号DSに発生するノイズにより、誤ったデータ信号DQを取り込むことが防止される。
【００３４】
請求項２の半導体装置では、クロック計数手段６７は、書込信号WRTZの受信後に、クロック信号CLKのクロック数の所定数を計数する。取込制御手段３７は、クロック信号CLKの所定数が計数された後に入力するデータストローブ信号DSの後に、取込制御信号DSEN2Zを非活性化して出力を停止する。
このため、クロック信号CLKの「所定数」とデータ信号DQの「取込回数」とを対応させることで、クロック信号CLKの所定数の計数後に入力するデータストローブ信号DSが、最終のデータ信号DQに同期したデータストローブ信号DSになる。すなわち、最終のデータ信号DQに同期したデータストローブ信号DSは、クロック計数手段６７により、容易かつ確実に検出される。
【００３５】
請求項３の半導体装置では、データ取込手段は、取込クロック生成部３３と、データ取込部９３とを備えて構成されている。取込クロック生成部３３は、取込制御信号DSEN2Zの活性化期間中に、データストローブ信号DSに同期したデータ取込クロック信号DSPSを生成する。取込クロック生成部３３は、取込制御信号DSEN2Zの非活性化期間中には、データ取込クロック信号DSPSを生成しない。データ取込部９３は、データ取込クロック信号DSPSを入力し、このデータ取込クロック信号DSPSに同期してデータ信号DQの取り込みを行う。このため、取込制御信号DSEN2Zにより、データ取込クロック信号DSPSの生成・非生成が直接制御され、所定数のデータ信号DQの取り込みが行われる。
【００３６】
また、請求項２の半導体装置では、取込制御手段３７は、クロック計数手段６７がクロック信号CLKの所定数を計数した後、データ取込クロック信号DSPSの出力後に、取込制御信号DSEN2Zを非活性化して出力を停止する。
したがって、取込制御信号DSEN2Zの非活性化が、データ信号DQの取り込みを直接制御するデータ取込クロック信号DSPSによって行われるため、データ信号DQの取り込み処理を、簡単な制御回路で行うことが可能になる。
【００３７】
請求項４の半導体装置では、データ取込手段は、取込クロック生成部３１、３３と、データ取込部１５とを備えて構成されている。取込クロック生成部３１、３３は、取込制御信号DSEN2Zの活性化期間中に、データストローブ信号DSの立ち上がりエッジと立ち下がりエッジとにそれぞれ同期した第１のデータ取込クロック信号DSPHSと第２のデータ取込クロック信号DSPLSとを生成する。取込クロック生成部３１、３３は、取込制御信号DSEN2Zの非活性化期間中には、第１のデータ取込クロック信号DSPHSと第２のデータ取込クロック信号DSPLSとを生成しない。データ取込部１５は、第１および第２のデータ取込クロック信号DSPHS、DSPLSを入力し、第１および第２のデータ取込クロック信号DSPHS、DSPLSにそれぞれ同期してデータ信号DQの取り込みを行う。このため、取込制御信号DSEN2Zにより、第１および第２のデータ取込クロック信号DSPHS、DSPLSの生成・非生成が直接制御され、所定数のデータ信号DQの取り込みが行われる。
【００３８】
特に、データストローブ信号DSの立ち上がりエッジ、立ち下がりエッジの両方に同期してデータ信号DQを取り込むＤＤＲ方式の半導体装置では、最終のデータ信号DQに同期したデータストローブ信号を容易かつ確実に検出することが可能になる。
また、請求項２の半導体装置では、取込制御手段は、クロック計数手段６７が、クロック信号CLKの所定数を計数した後、第１または第２のデータ取込クロック信号DSPHS、DSPLSの出力後に、取込制御信号DSEN2Zを非活性化して出力を停止する。
【００３９】
したがって、取込制御信号DSEN2Zの非活性化が、データ信号DQの取り込みを直接制御する第１または第２のデータ取込クロック信号DSPHS、DSPLSで行われるため、データ信号DQの取り込み処理を、簡単な制御回路で行うことが可能になる。
【００４０】
請求項５の半導体装置では、入力バッファ７７は、取込制御信号DSEN2Zの活性化期間中に、外部から入力されるデータストローブ信号DSの取り込みを行う。入力バッファ７７は、取込制御信号DSEN2Zの非活性化期間中には、データストローブ信号DSの取り込みを行わない。
このため、取込制御信号DSEN2Zにより、半導体装置におけるデータストローブ信号DSの入口である入力バッファ７７が直接制御され、所定数のデータ信号DQの取り込みが行われる。したがって、入力バッファ７７の非活性化期間中に、電源ノイズ等により外部のデータストローブ信号DSにノイズが発生しても、ノイズが内部の回路に伝達されることはない。この結果、内部の回路の誤動作が防止され、誤動作による不必要な電力の消費が防止される。
【００４１】
請求項６の半導体装置では、データ信号DQの取り込み数が、クロック計数手段で計数するクロック信号CLKの所定数の整数倍にされる。
このため、データストローブ信号DSの立ち上がりエッジ、立ち下がりエッジの一方に同期してデータ信号DQを取り込むＳＤＲ方式の半導体装置では、データ信号DQの取り込み数と計数するクロック信号CLKの数とを同一にすることで、最終のデータ信号DQに同期したデータストローブ信号DSを検出することが可能になる。
【００４２】
また、データストローブ信号DSの立ち上がりエッジ、立ち下がりエッジの両方に同期してデータ信号DQを取り込むＤＤＲ方式の半導体装置では、データ信号DQの取り込み数を、計数するクロック信号CLKの数の２倍にすることで、最終のデータ信号DQに同期したデータストローブ信号DSを検出することが可能になる。
図２は、請求項７ないし請求項１５に記載の発明の原理構成図である。
【００４３】
請求項７の半導体装置では、データストローブ計数手段８３、８５は、書込信号WRTZの受信後に、データストローブ信号DSの所定数を計数する。取込制御手段８９は、データストローブ信号DSの所定数が計数された後に、取込制御信号DSEN2Zを非活性化して出力を停止する。
【００４４】
このため、データストローブ信号DSの「所定数」とデータ信号DQの「取込回数」とを対応させることで、所定数の計数時のデータストローブ信号DSが、最終のデータ信号DQに同期したデータストローブ信号DSになる。すなわち、最終のデータ信号DQに同期したデータストローブ信号DSは、データストローブ計数手段８３、８５により、容易かつ確実に検出される。
【００４５】
請求項８の半導体装置では、データ取込手段は、取込クロック生成部３３と、データ取込部９３とを備えて構成されている。取込クロック生成部３３は、取込制御信号DSEN2Zの活性化期間中に、データストローブ信号DSに同期したデータ取込クロック信号DSPSを生成する。取込クロック生成部３３は、取込制御信号DSEN2Zの非活性化期間中には、データ取込クロック信号DSPSを生成しない。データ取込部９３は、データ取込クロック信号DSPSを入力し、このデータ取込クロック信号DSPSに同期してデータ信号DQの取り込みを行う。このため、取込制御信号DSEN2Zにより、データ取込クロック信号DSPSの生成・非生成が直接制御され、所定数のデータ信号DQの取り込みが行われる。
【００４６】
請求項９の半導体装置では、取込制御手段８９は、データストローブ計数手段８３、８５がデータストローブ信号DSの所定数を計数した後、データ取込クロック信号DSPSの出力後に、取込制御信号DSEN2Zを非活性化して出力を停止する。
したがって、取込制御信号DSEN2Zの非活性化が、データ信号DQの取り込みを直接制御するデータ取込クロック信号DSPSで行われるため、データ信号DQの取り込み処理を、簡単な制御回路で行うことが可能になる。
【００４７】
請求項１０の半導体装置では、データストローブ計数手段８３、８５は、データ信号DQの取り込みを行うデータ取込クロック信号DSPSを計数する。データ取込クロック信号DSPSは、データストローブ信号DSから生成される信号であるため、データストローブ計数手段８３、８５による計数、および、所定数の計数後における取込制御信号DSEN2Zの活性化・非活性化制御は、データストローブ信号DSに同期して行われる。
【００４８】
請求項１１の半導体装置では、データ取込手段は、取込クロック生成部３１、３３と、データ取込部１５とを備えて構成されている。取込クロック生成部３１、３３は、取込制御信号DSEN2Zが活性化している期間中に、データストローブ信号DSの立ち上がりエッジと立ち下がりエッジとにそれぞれ同期した第１のデータ取込クロック信号DSPHSと第２のデータ取込クロック信号DSPLSとを生成する。取込クロック生成部３１、３３は、取込制御信号DSEN2Zの非活性化期間中には、第１のデータ取込クロック信号DSPHSと第２のデータ取込クロック信号DSPLSとを生成しない。データ取込部１５は、第１および第２のデータ取込クロック信号DSPHS、DSPLSを入力し、第１および第２のデータ取込クロック信号DSPHS、DSPLSにそれぞれ同期してデータ信号DQの取り込みを行う。このため、取込制御信号DSEN2Zにより、第１および第２のデータ取込クロック信号DSPHS、DSPLSの生成・非生成が直接制御され、所定数のデータ信号DQの取り込みが行われる。
【００４９】
特に、データストローブ信号DSの立ち上がりエッジ、立ち下がりエッジの両方に同期してデータ信号DQを取り込むＤＤＲ方式の半導体装置では、最終のデータ信号DQに同期したデータストローブ信号を容易かつ確実に検出することが可能になる。
請求項１２の半導体装置では、取込制御手段は、データストローブ計数手段８３、８５がデータストローブ信号DSの所定数を計数した後、第１または第２のデータ取込クロック信号DSPHS、DSPLSの出力後に、取込制御信号DSEN2Zを非活性化して出力を停止する。
【００５０】
したがって、取込制御信号DSEN2Zの非活性化が、データ信号DQの取り込みを直接制御する第１または第２のデータ取込クロック信号DSPHS、DSPLSで行われるため、データ信号DQの取り込み処理を、簡単な制御回路で行うことが可能になる。
請求項１３の半導体装置では、データストローブ計数手段８３、８５は、データ信号DQの取り込みを行う第１のデータ取込クロック信号DSPHSまたは第２のデータ取込クロック信号DSPLSを計数する。第１および第２のデータ取込クロック信号DSPHS、DSPLSは、データストローブ信号DSから生成される信号であるため、データストローブ計数手段８３、８５による計数、および、所定数の計数後における取込制御信号DSEN2Zの活性化・非活性化制御は、データストローブ信号DSに同期して行われる。
請求項１４の半導体装置では、入力バッファ７７は、取込制御信号DSEN2Zの活性化期間中に、外部から入力されるデータストローブ信号DSの取り込みを行う。入力バッファ７７は、取込制御信号DSEN2Zの非活性化期間中には、データストローブ信号DSの取り込みを行わない。
【００５１】
このため、取込制御信号DSEN2Zにより、半導体装置におけるデータストローブ信号DSの入口である入力バッファ７７が、直接制御され、所定数のデータ信号DQの取り込みが行われる。したがって、入力バッファ７７の非活性化期間中に、電源ノイズ等により外部のデータストローブ信号DSにノイズが発生しても、ノイズが内部の回路に伝達されることはない。この結果、内部の回路の誤動作が防止され、誤動作による不必要な電力の消費が防止される。
【００５２】
請求項１５の半導体装置では、データ信号DQの取り込み数が、データストローブ計数手段８３、８５で計数するデータストローブ信号DSの所定数の整数倍にされる。
このため、データストローブ信号DSの立ち上がりエッジ、立ち下がりエッジの一方に同期してデータ信号DQを取り込むＳＤＲ方式の半導体装置では、データ信号DQの取り込み数と計数するデータストローブ信号DSの数とを同一にすることで、最終のデータ信号DQに同期したデータストローブ信号DSを検出することが可能になる。
【００５３】
また、データストローブ信号DSの立ち上がりエッジ、立ち下がりエッジの両方に同期してデータ信号DQを取り込むＤＤＲ方式の半導体装置では、データ信号DQの取り込み数を、計数するデータストローブ信号DSの数の２倍にすることで、最終のデータ信号DQに同期したデータストローブ信号DSを検出することが可能になる。
【００５４】
【発明の実施の形態】
以下、本発明の実施形態を図面を用いて詳細に説明する。
図３は、本発明の半導体装置の第１の実施形態を示している。この実施形態は、請求項１、請求項２、請求項４、請求項６に対応する。
この実施形態における半導体装置は、外部から入力されるデータストローブ信号の立ち上がりエッジおよび立ち下がりエッジの両方に同期してデータ信号の書き込み・読み出しを行うＤＤＲ方式のSDRAMにより構成されている。
【００５５】
図３において、半導体装置１は、入出力インタフェース部３、メモリ制御インタフェース部５、およびメモリセルアレイ７により構成されている。
入出力インタフェース部３には、クロック信号CLK、／CLK、チップセレクト信号／CS、行アドレスストローブ信号／RAS、列アドレスストローブ信号／CAS、ライトイネーブル信号／WE、および、アドレス信号AD、データ信号DQ、データストローブ信号DSが供給されている。
【００５６】
データ信号DQおよびデータストローブ信号DSは入出力信号である。図において太い矢印で示したアドレス信号ADおよびデータ信号DQ等は、複数ビットで構成されている信号である。なお、以下の説明では、チップセレクト信号／CS、行アドレスストローブ信号／RAS、列アドレスストローブ信号／CAS、ライトイネーブル信号／WEを、制御信号／CS、／RAS、／CAS、／WEとも称する。
【００５７】
この半導体装置１は、インタフェース仕様として、SSTL-2インタフェースを適用しており、入出力インタフェース部３には、電源電圧VCC（3.3V）の他に、I/O用電源電圧VCCQ（2.5V）および参照電圧Vref（1.25V）が供給されている。また、データストローブ信号DSおよびデータ信号DQは、外部において参照電圧Vrefと同一の電圧VTTで終端されている。
【００５８】
入出力インターフェース部３は、クロックバッファ９、コマンドデコーダ１１、アドレスバッファ１３、入出力データバッファ１５（データ取込手段、データ取込部に対応する）、DS入出力制御回路１７、およびDSバッファ１９（データ取込手段に対応する）を備えている。
クロックバッファ９は、クロック信号CLK、／CLKを外部から入力し、図中破線で示した内部クロック信号CLKIN、／CLKINを出力している。
【００５９】
コマンドデコーダ１１は、制御信号／CS、／RAS、／CAS、／WEが入力され、各信号の値に応じたコマンド信号CMDを、メモリ制御インタフェース部５等に出力している。
コマンドデコーダ１１は、例えば、制御信号の値が、／CS＝低レベル、／RAS＝高レベル、／CAS＝低レベル、／WE＝低レベルであるときに、「書込コマンド」が入力されたと判定し、コマンド信号CMDの一つである書込活性化信号WRTZ（書込信号に対応する）を高レベルにし、DS入出力制御回路１７等に出力する機能を有している。コマンドデコーダ１１は、DSバッファ１９の活性化する活性化信号DSEN1Zを、入出力データバッファ１５およびDSバッファ１９に出力している。また、コマンドデコーダ１１は、後述するバーストカウンタ２５から出力されるカウント終了信号ENDZが入力されている。
【００６０】
アドレスバッファ１３は、アドレス信号ADが入力され、入力したアドレス信号ADを内部アドレス信号ADINに変換し、メモリ制御インタフェース部５に出力している。
入出力データバッファ１５は、外部に対してデータ信号DQの入出力を行い、メモリセルアレイ７に対してI/O信号DINA、DINBの入出力を行っている。I/O信号DINA、DINBは、データ信号DQを半導体装置１内で並列に入出力させるための信号であり、I/O信号DINA、DINBのビット数は、データ信号DQのビット数と同一にされている。入出力データバッファ１５は、並列処理されたI/O信号DINA、DINBを直列に変換してデータ信号DQとする機能を有しており、外部とのデータ転送を高速に行うことを可能にしている。
【００６１】
DS入出力制御回路１７は、書込活性化信号WRTZが入力され、第１のデータ取込クロック信号DSPHSおよび第２のデータ取込クロック信号DSPLSを、入出力データバッファ１５に出力している。
DSバッファ１９は、データストローブ信号DSの入出力を制御する回路である。DSバッファ１９は、入力されたデータストローブ信号DSを内部データストローブ信号DSZに変換し、DS入出力制御回路１７に出力している。
【００６２】
メモリ制御インタフェース部５は、半導体装置１の全体のタイミング制御等を行う制御回路２１、動作モードを設定するモードレジスタ２３、および、データを連続して転送する際の転送数である「バースト長」をカウントするバーストカウンタ２５を備えている。
モードレジスタ２３は、外部から設定された「バースト長」に対応するバースト長情報信号BL2Z、BL4Z、BL8Zを、バーストカウンタ２５に出力している。モードレジスタ２３は、「バースト長」に「２」が設定されたときに、バースト長情報信号BL2Zのみを高レベルにし、同様に、「バースト長」に「４」または「８」が設定されたときに、バースト長情報信号BL4Zのみ、またはバースト長情報信号BL8Zのみを高レベルにする機能を有している。
【００６３】
メモリセルアレイ７には、図示しない複数のメモリセルが縦横に配列されている。メモリセルアレイ７とメモリ制御インタフェース部５との間には、制御信号／RAS、／CAS、／WEから生成した制御信号RAS、CAS、WE、行アドレス信号、列アドレス信号が接続されている。また、メモリセルアレイ７と入出力インタフェース部３との間には、I/O信号DINA、DINBが接続されている。
【００６４】
なお、この実施形態の半導体装置１は、CMOS（Complementary MOS）プロセス技術を用いて製造されている。
図４は、入出力インタフェース部３のコマンドデコーダ１１における書込コマンド検出用の回路を示している。コマンドデコーダ１１は、コマンド検出部２７および書込活性化信号生成部２９を備えている。
【００６５】
コマンド検出部２７は、制御信号／RAS、／CAS、／WE、／CSを反転した信号である制御信号RAS、CAS、WE、CSを入力する４入力のNANDゲート２７ａと、このNANDゲート２７ａに接続され、NANDゲート２７ａに入力される制御信号RASの論理を反転するインバータ２７ｂ、および、NANDゲート２７ａの出力にそれぞれ並列に接続された２個のインバータ２７ｃ、２７ｄ、インバータ２７ｃの出力に接続された２入力のOR回路２７ｅにより構成されている。
【００６６】
OR回路２７ｅは、インバータ２７ｃの出力と、書込活性化信号WRTZとが入力され、活性化信号DSEN1Zを出力している。OR回路２７ｅは、書込コマンドの受信時に活性化信号DSEN1Zを高レベルにし、書込活性化信号WRTZの非活性化時（高レベルから低レベルへの変化時）に活性化信号DSEN1Zを低レベルにする回路である。
また、インバータ２７ｄは、書込コマンド信号WRTCZを出力している。書込コマンド信号WRTCZは、書込コマンドの受信時に高レベルになる信号である。
【００６７】
書込活性化信号生成部２９は、２個の２入力のNANDゲート２９ａ、２９ｂからなるフリップフロップ回路と、NANDゲート２９ａの入力に接続されるインバータ２９ｃとにより構成されている。
書込活性化信号生成部２９は、インバータ２９ｃに書込コマンド信号WRTCZが入力され、NANDゲート２９ｂの入力にカウント終了信号ENDZが入力され、NANDゲート２９ａから書込活性化信号WRTZを出力している。
【００６８】
書込活性化信号生成部２９は、書込コマンド信号WRTCZの立ち上がりエッジを受けて、フリップフロップ回路をセットし、書込活性化信号WRTZを高レベルにし、カウント終了信号ENDZの立ち下がりエッジを受けて、フリップフロップ回路をリセットし、書込活性化信号WRTZを低レベルにする回路である。
【００６９】
図５は、インタフェース部３のDS入出力制御回路１７の回路構成を示している。DS入出力制御回路１７はＨエッジパルス生成部３１（データ取込手段、取込クロック生成部に対応する）、Ｌエッジパルス生成部３３（データ取込手段、取込クロック生成部に対応する）、遅延段３５、およびラッチ部３７（取込制御手段に対応する）を備えている。
【００７０】
Ｈエッジパルス生成部３１は、遅延回路３９Ａと３入力のAND回路４１Ａとにより構成されている。遅延回路３９Ａは、縦続接続した３個のインバータとこれ等インバータの間にそれぞれ配置された容量Ｃ１とにより形成されている。
遅延回路３９Ａは、内部データストローブ信号DSZが入力され、遅延した反転信号をAND回路４１Ａに出力している。AND回路４１Ａは、ラッチ部３７から出力される取込制御信号DSEN2Z、内部データストローブ信号DSZ、遅延回路３９Ａの出力が入力され、第１のデータ取込クロック信号DSPHSを出力している。Ｈエッジパルス生成部３１は、データストローブ信号DSの立ち上がりエッジに同期して第１のデータ取込クロック信号DSPHSを出力する回路である。
【００７１】
なお、容量Ｃ１は、NMOSトランジスタ（以下、NMOSと称する）のゲート電極（以下、ゲートと称する）を信号線側に接続し、ソース電極（以下、ソースと称する）およびドレイン電極（以下、ドレインと称する）を接地VSSに接続することにより形成されている。
Ｌエッジパルス生成部３３は、Ｈエッジパルス生成部３１と同一の構成の遅延回路３９ＢおよびAND回路４１Ｂと、これ等遅延回路３９Ｂ、AND回路４１Ｂの入力に内部データストローブ信号DSZの反転信号を入力するためのインバータ３３ａとにより構成されている。
【００７２】
AND回路４１Ｂは、ラッチ部３７から出力される取込制御信号DSEN2Z、内部データストローブ信号DSZの反転信号、遅延回路３９Ｂの出力が入力され、第２のデータ取込クロック信号DSPLSを出力している。Ｌエッジパルス生成部３３は、データストローブ信号DSの立ち下がりエッジに同期して第２のデータ取込クロック信号DSPLSを出力する回路である。
【００７３】
遅延段３５は、縦続接続される６個のインバータの出力に、それぞれ容量Ｃ２を接続して形成されている。容量Ｃ２は、容量Ｃ１と同様にNMOSにより形成されている。遅延信号N1は、第２のデータ取込クロック信号DSPLSと同相の信号である。すなわち、遅延段３５は、Ｌエッジパルス生成部３３から出力される第２のデータ取込クロック信号DSPLSを所定時間遅延させた遅延信号N1を出力する回路である。
【００７４】
ラッチ部３７は、書込活性化信号WRTZが入力されるインバータ３７ａ、MOSスイッチ３７ｂ、このMOSスイッチ３７ｂを制御するインバータ３７ｃ、３７ｄ、２入力のNANDゲート３７ｅ、このNANDゲート３７ｅの出力を一方の入力に帰還するインバータ３７ｆにより構成されている。
MOSスイッチ３７ｂは、NMOSとPMOSトランジスタ（以下、PMOSと称する）とのソース・ドレインを相互に接続して形成されている。インバータ３７ｃはPMOSのゲートを制御し、インバータ３７ｄはNMOSのゲートを制御している。インバータ３７ｃは、遅延信号N1が入力され、遅延信号N1の反転信号をインバータ３７ｄに出力している。
【００７５】
また、インバータ３７ａの出力は、NANDゲート３７ｅの他方の入力と、MOSスイッチ３７ｂの一端に接続されている。MOSスイッチ３７ｂの他端は、NANDゲート３７ｅの一方の入力に接続されている。NANDゲート３７ｅは、取込制御信号DSEN2Zを出力している。
ラッチ部３７は、書込活性化信号WRTZが高レベル（活性化）になると、それに応答して、遅延信号N1の論理値にかかわらず、取込制御信号DSEN2Zを高レベル（活性化）にする。また、書込活性化信号WRTZが高レベルから低レベル（非活性化）になった後、第２のデータ取込クロック信号DSPLSの高レベルに応答して、遅延信号N1が高レベルになると、それに応答して取込制御信号DSEN2Zを高レベルから低レベル（非活性）にする回路である。
【００７６】
図６は、インタフェース部３のDSバッファ１９における入力バッファ部４３を示している。入力バッファ部４３は、外部から入力されるデータストローブ信号DSと参照電圧Vrefとを比較する差動増幅回路４５と、インバータ列４７、４９とを備えている。
差動増幅回路４５には、PMOSとNMOSとを直列に接続した電圧取出部５１、５３が近接した位置に対称に配置されている。各電圧取出部５１、５３のNMOS５１ａ、５３ａのゲートには、それぞれデータストローブ信号DS、参照電圧Vrefが入力されている。NMOS５１ａ、５３ａのソースは、NMOS５５を介して接地電圧VSSに接続されている。
【００７７】
また、各電圧取出部５１、５３のNMOS５１ａ、５３ａとPMOS５１ｂ、５３ｂとを接続しているノードND1、ND2には、それぞれ、PMOS５７ａ、５７ｂのドレインが接続されている。PMOS５１ｂ、５３ｂおよびPMOS５７ａ、５７ｂのソースには、I/O用電源電圧VCCQが接続されている。PMOS５１ｂ、５３ｂのゲートには、ノードND2が接続されており、電圧取出部５１、５３は、カレントミラー回路を構成している。
【００７８】
NMOS５５およびPMOS５５ａ、５５ｂのゲートには、インバータ列４７の出力が接続されている。インバータ列４７は、２個のインバータを直列に接続して形成されている。インバータ列４７は、活性化信号DSEN1Zが入力され、活性化信号DSEN1Zと同論理の信号を差動増幅回路４５に出力している。
差動増幅回路４５のノードND1は、インバータ列４９の入力端子に接続されている。インバータ列４９は、３個のインバータを直列に接続して形成されている。インバータ列４９は、データストローブ信号DSと同論理の内部データストローブ信号DSZを出力している。
【００７９】
図７は、インタフェース部３の入出力データバッファ１５のブロック構成を示している。入出力データバッファ１５は、データ入力バッファ５９、２個のデータラッチ回路６１Ａ、６１Ｂ、および、２個のデータトランスファ回路６３Ａ、６３Ｂを備えている。
【００８０】
データ入力バッファ５９は、上述したDSバッファ１９と同一の回路で構成されており、外部から入力されるデータ信号DQと参照電圧Vrefとを比較して、データ信号DQの信号値に対応した論理の内部データ信号DINを生成し、出力する機能を有している。
データラッチ回路６１Ａは、第１のデータ取込クロック信号DSPHSおよび内部データ信号DINが入力され、第１のデータ取込クロック信号DSPHSでラッチした内部データ信号DINをデータトランスファ回路６３Ａに出力している。データラッチ回路６１Ｂは、第２のデータ取込クロック信号DSPLSおよび内部データ信号DINが入力され、第２のデータ取込クロック信号DSPLSでラッチした内部データ信号DINをデータトランスファ回路６３Ｂに出力している。
【００８１】
データトランスファ回路６３Ａ、６３Ｂは、データラッチ回路６１Ａ、６１Ｂから出力されるデータおよび第２のデータ取込クロック信号DSPLSが入力され、第２のデータ取込クロック信号DSPLSに同期して、データラッチ回路６１Ａ、６１Ｂから入力したデータを、ぞれぞれI/O信号DINA、DINBに出力している。
入出力データバッファ１５は、データストローブ信号DSの立ち上がりエッジおよび立ち下がりエッジの両方に同期して、データ信号DQを取り込む機能を有している。
【００８２】
図８は、メモリ制御インタフェース部５のバーストカウンタ２５の回路構成を示している。バーストカウンタ２５は、パルス発生回路６５、カウンタ６７（クロック計数手段に対応する）、カウント終了検出回路６９、およびパルス発生回路７０を備えている。また、バーストカウンタ２５は、モードレジスタ２３から出力されるバースト長情報信号BL2Z、BL4Z、BL8Zが入力されている。
【００８３】
パルス発生回路６５は、３個のインバータを縦続接続したインバータ列７１と、２入力のNANDゲート７３により形成されている。インバータ列７１は、書込活性化信号WRTZが入力され、所定時間遅延した反転信号をNANDゲート７３の一方の入力に出力している。NANDゲート７３は、他方の入力に書込活性化信号WRTZが入力され、カウンタリセット信号CRESを出力している。パルス発生回路６５は、書込活性化信号WRTZの立ち上がり時にカウンタリセット信号CRES（負論理のパルス信号）を発生する回路である。
【００８４】
カウンタ６７は、クロックバッファ９が出力する内部クロック信号CLKINをクロック端子で受け、カウンタリセット信号CRESをリセット端子で受け、内部クロック信号CLKINのカウント回数に応じたカウント信号INT2Z、INT4Z、INT8Zを出力している。カウンタ６７は、内部クロック信号CLKINの立ち上がりエッジに同期してカウントアップされ、内部クロック信号CLKINを１回、２回、４回カウントしたときに、それぞれカウント信号INT2Z、INT4Z、INT8Zを内部クロック信号CLKINの１周期分だけ高レベルにする機能を有している。また、カウンタ６７のリセットは、カウンタリセット信号CRESの低レベルにより行われる。
【００８５】
カウント終了検出回路６９は、並列に配置された３個の２入力のNANDゲート６９ａ、６９ｂ、６９ｃと、AND回路６９ｄとにより構成されている。NANDゲート６９ａは、バースト長情報信号BL2Zおよびカウント信号INT2Zが入力されている。同様に、NANDゲート６９ｂ、６９ｃは、それぞれ、バースト長情報信号BL4Zおよびカウント信号INT4Z、バースト長情報信号BL8Zおよびカウント信号INT8Zが入力されている。AND回路６９ｄは、NANDゲート６９ａ、６９ｂ、６９ｃの出力が入力され、カウント一致信号ENDZ0を出力している。カウント終了検出回路６９は、カウンタ６７のカウンタ値と、モードレジスタ２３に設定された「バースト長」とが一致したときに、内部クロック信号CLKINの１周期分だけ、カウント一致信号ENDZ0を低レベルにする回路である。
【００８６】
パルス発生回路７０は、３個のインバータを縦続接続したインバータ列７０ａと、２入力のORゲート７０ｂ（＝負論理のANDゲート）とにより形成されている。インバータ列７０ａは、カウント一致信号ENDZ0が入力され、所定時間遅延した反転信号をORゲート７０ｂの一方の入力に出力している。ORゲート７０ｂは、他方の入力にカウント一致信号ENDZ0が入力され、カウント終了信号ENDZを出力している。パルス発生回路７０は、カウント一致信号ENDZ0の低レベルを受けてカウント終了信号ENDZ（負論理のパルス信号）を発生する回路である。
【００８７】
なお、バーストカウンタ２５は、一般のSDRAMに使用されているバースト転送用のカウンタを流用することが可能である。この場合、新たにバーストカウンタ２５を設けなくてよいため、半導体装置１のチップ面積が低減される。
上述した半導体装置では、以下示すように、外部から連続して入力されるデータ信号DQの取り込み動作が行われる。
【００８８】
図９は、図３〜図８に記載された第１の実施形態におけるデータ書込時の動作タイミングの一例を示している。ここで、クロック信号CLK、データストローブ信号DS、データ信号DQは、例えば、半導体装置１を搭載する情報処理システムのCPU等から出力される信号である。データストローブ信号DS、データ信号DQは、入出力動作が行われていないときには、ハイ・インピーダンス状態にされており、終端電圧VTTで終端されている。また、この例では、データストローブ信号DSは、クロック信号CLKと同一の位相で入力されている。「バースト長」は、予め「４」に設定されている。
【００８９】
さらに、この例では、データストローブ信号DSの最初の立ち上がりタイミングは、書込コマンド受信に対応するクロック信号CLKの立ち上がりタイミングよりも、ちょうど１周期遅れるようにタイミング設計されている。前述したように、データストローブ信号DSの位相とクロック信号CLKの位相とのずれは、±２５％の許容範囲がある。
【００９０】
先ず、図４に示したコマンドデコーダ１１のコマンド検出部２７は、クロック信号CLKの立ち上がりエッジに同期して書込コマンドを受信すると、書込コマンド信号WRTCZおよび活性化信号DSEN1Zを高レベルにする。書込活性化信号生成部２９は、書込コマンド信号WRTCZの高レベルを受けて、書込活性化信号WRTZを高レベルにする（図９(a)）。そして、この書込活性化信号WRTZが高レベルになったことに応答して、第１のデータ取込クロック信号DSPHSおよび第２のデータ取込クロック信号DSPLSの出力許可信号となる図５のラッチ部３７から出力される取込活性化信号DSEN2Zが高レベル（活性化状態）になる。（図９(b)）
次に、図９の動作タイミングに示すように、書込コマンドを受信したクロック信号CLKから半クロック遅れて、データストローブ信号DSが低レベルにされる。この後、クロック信号CLKと同一の周期および同一のタイミングで、データストローブ信号DSの立ち上げ、立ち下げが、「バースト長」である４回行われる。また、データストローブ信号DSの立ち上げ、立ち下げに同期して、書込データD0、D1、D2、D3がデータ信号DQに入力される。この後、データストローブ信号DSは、最終の書込データD3に同期した立ち下がりエッジから半クロックの期間、低レベルにされる。この後、データストローブ信号DSの出力が停止され、終端電圧VTTで終端された電圧になる。
【００９１】
また、活性化信号DSEN1Zが高レベルになることで、図６に示したDSバッファ１９の差動増幅回路４５が活性化され、データストローブ信号DSから内部データストローブ信号DSZが生成される。
第１のデータ取込クロック信号DSPHSは、DS入出力制御回路１７のＨエッジパルス生成部３１により、取込活性化信号DSEN2Zが高レベルの期間中に、内部データストローブ信号DSZの立ち上がりエッジに同期して生成される。
【００９２】
第２のデータ取込クロック信号DSPLSは、DS入出力制御回路１７のＬエッジパルス生成部３３により、取込活性化信号DSEN2Zが高レベルの期間に、内部データストローブ信号DSZの立ち下がりエッジに同期して生成される。
遅延信号N1は、遅延段３５により、第２のデータ取込クロック信号DSPLSから所定時間だけ遅れて出力される（図９(c),(d)）。
【００９３】
また、データ信号DQとして入力された書込データD0、D1、D2、D3は、図７に示したデータ入力バッファ５９により取り込まれ、内部データ信号DINに変換される。
この後、データストローブ信号DSの立ち上がりエッジに同期して入力された書込データD0、D2は、データラッチ回路６１Ａにより、データトランスファ回路６３Ａに出力される。データストローブ信号DSの立ち下がりエッジに同期して入力された書込データD1、D3は、データラッチ回路６１Ｂにより、データトランスファ回路６３Ｂに出力される。
【００９４】
I/O信号DINAには、第２のデータ取込クロック信号DSPLSに同期して、データトランスファ回路６３Ａから書込データD0、D2が入力される。I/O信号DINBには、第２のデータ取込クロック信号DSPLSに同期して、データトランスファ回路６３Ｂから書込データD1、D3が入力される。
一方、図８に示したバーストカウンタ２５のパルス発生回路６５は、書込活性化信号WRTZの高レベルを受けて、カウンタリセット信号CRES（負論理のパルス信号）を出力する。
【００９５】
カウンタリセット信号CRESにより、カウンタ６７はリセットされ、この後、クロック信号CLKの立ち上がり毎に、内部クロック信号CLKINでカウントアップされる。
カウンタ６７のカウント値が「２」になったときに、カウント終了検出回路６９は、カウント一致信号ENDZ0を低レベルにする。パルス発生回路７０は、カウント一致信号ENDZ0の低レベルを受けて、カウント終了信号ENDZに負論理のパルスを発生する。そして、カウント終了信号ENDZのパルスが図４に示した書込活性化信号生成部２９に入力されて、フリップフロップ回路がリセットされ、書込活性化信号WRTZは低レベルになる（図９(e)）。すなわち、この実施形態では、カウンタ６７によるカウント回数は、「バースト長」の１／２にされている（「バースト長」は、カウント数の２倍である。）。
【００９６】
また、図５に示したDS出力制御回路１７のラッチ部３７において、取込制御信号DSEN2Zは、書込活性化信号WRTZの高レベル（活性化）時は、遅延信号N1の論理レベルにかかわらず活性化状態になるので、１回目の遅延信号N1のパルス出力時には、書込活性化信号WRTZの高レベルを検出して、高レベルの状態を保持する（図９(f)）。
【００９７】
一方、取込制御信号DSEN2Zは、書込活性化信号WRTZが低レベルになった後、２回目の遅延信号N1のパルス出力時に低レベルになる。すなわち、書込活性化信号WRTZが低レベル、かつ、遅延信号N1が高レベルの論理により、取込制御信号DSEN2Zは低レベルになる。
そして、低レベルになった取込制御信号DSEN2Zにより、Ｈエッジパルス生成部３１、Ｌエッジパルス生成部３３が非活性化され、データ信号DQの取り込み動作が完了する。
【００９８】
ここで、Ｈエッジパルス生成部３１、Ｌエッジパルス生成部３３の非活性化動作は、遅延段３５およびラッチ部３７のみで制御される。このため、Ｈエッジパルス生成部３１、Ｌエッジパルス生成部３３は、最終の書込データD3を取り込んだ第２のデータ取込クロック信号DSPLSの出力からほぼ遅延段３５の遅延時間後に非活性化される。
【００９９】
このため、Ｈエッジパルス生成部３１、Ｌエッジパルス生成部３３の非活性化タイミングは、遅延段３５の遅延時間を調整するだけで、容易に調整される。また、非活性化動作は、データストローブ信号DSの低レベル期間中（約半クロック分）に行えばよく、上述した回路で容易に達成できる。したがって、書込動作の完了後に、電源ノイズ等の影響でデータストローブ信号DSにノイズが発生した場合にも、このノイズにより、誤った第１のデータ取込クロック信号DSPHSおよび第２のデータ取込クロック信号DSPLSが生成されることはない。すなわち、入出力データバッファ１５から誤ったデータ信号DQが取り込まれることが防止される。
【０１００】
図１０は、データストローブ信号DSのタイミングを、クロック信号CLKに対して「−２５％」ずらした場合における書込動作時の動作タイミングの一例を示している。
図１１は、データストローブ信号DSのタイミングを、クロック信号CLKに対して「＋２５％」ずらした場合における書込動作時の動作タイミングの一例を示している。
【０１０１】
図１０および図１１に示したように、Ｈエッジパルス生成部３１、Ｌエッジパルス生成部３３を非活性化する取込制御信号DSEN2Zは、常に、第２のデータ取込クロック信号DSPLSの出力から一定時間後に低レベルになる。このため、クロック信号CLKに対するデータストローブ信号DSの位相のずれに関係なく、Ｈエッジパルス生成部３１、Ｌエッジパルス生成部３３は、書込データD0〜D3を取り込んだ後、データストローブ信号DSがハイ・インピーダンス状態になる前に、確実に非活性化される。
【０１０２】
なお、図５の遅延回路３５の遅延時間は、次の条件を満たすように設定される。
(1)データストローブ信号DSの半周期以内。（それ以上長くすると、データストローブ信号DSがVTTレベルに戻った後も、取込制御信号DSEN2Zが高レベルのままとなり、図２７と同様の問題が生じる。）
(2)図１０の−２５％の場合でも、書込活性化信号WRTZが高レベルから低レベルに変化した後で、遅延信号N1が２回目のパルスを生ずる。
【０１０３】
(3)図１１の＋２５％の場合でも、遅延信号N1が１回目のパルスを出力した時点で、書込活性化信号WRTZはまだ高レベル状態を保持している。
以上のように構成された半導体装置では、ラッチ部３７により、クロック信号CLKの立ち上がりエッジに同期して書込コマンドを受信したときに取込制御信号DSEN2Zを活性化し、最終のデータ信号DQに同期した第２のデータ取込クロックDSPLSから所定の遅延時間後に取込制御信号DSEN2Zを非活性化した。また、入出力データバッファ１５により、取込制御信号DSEN1Zが活性化している期間中に、データ信号DQの取り込みを行った。このため、所定数のデータ信号DQを連続して取り込む場合に、取込制御信号DSEN2Zを、データストローブ信号DSよりほぼ半クロック前に出力し、最初のデータ信号DQの取り込み前に活性化することができる。また、最終のデータ信号DQの取り込み後に、このデータ信号DQを取り込んだ第２のデータ取込クロックDSPLSにより、取込制御信号DSEN2Zを非活性化することができる。この結果、入出力データバッファ１５は、所定数のデータ信号DQを確実に取り込むことができる。
【０１０４】
そして、データストローブ信号DSから生成した第２のデータ取込クロックDSPLSにより、取込制御信号DSEN2Zを非活性化する制御を行ったので、データストローブ信号DSのタイミングが変化した場合には、この変化に追従して取込制御信号DSEN2Zのタイミングも変化するため、取込制御信号DSEN2Zの非活性化を、常に、最終のデータ信号DQの取り込み後に行うことができ、データ信号DQを確実に取り込むことができる。したがって、回路のタイミング余裕を向上することができ、データストローブ信号DSのクロック信号CLKに対するタイミングのずれの規格を「±２５％」以上にすることが可能になる。
【０１０５】
また、取込制御信号DSEN2Zのタイミングがデータストローブ信号DSのタイミングに追従して変化するため、常に、最終のデータ信号DQの取り込み後から所定時間内に、常に取込制御信号DSEN2Zを非活性化することができ、取込動作完了後にデータストローブ信号DSがハイ・インピーダンス状態になったときに、取込制御信号DSEN2Zが活性化していない。したがって、書込動作の完了後に、電源ノイズ等の影響でデータストローブ信号DSにノイズが発生した場合にも、このノイズにより、誤った第１のデータ取込クロック信号DSPHSおよび第２のデータ取込クロック信号DSPLSが生成されることを防止できる。すなわち、入出力データバッファ１５から誤ったデータ信号DQが取り込まれることを防止することができる。
【０１０６】
さらに、カウンタ６７は、クロック信号CLKのクロック数の所定数を計数し、ラッチ部３７は、クロック信号CLKの所定数を計数した後に変化する第２のデータ取込クロックDSPLSに同期して、取込制御信号DSEN2Zを非活性化した。このため、クロック信号CLKの「所定数」とデータ信号DQの「取込回数」とを対応させることで、最終のデータ信号DQに同期したデータストローブ信号DSを、カウンタ６７により容易かつ確実に検出することができる。
【０１０７】
また、最終のデータ信号DQに同期した第２のデータ取込クロックDSPLS自身で、取込制御信号DSEN2Zを非活性化したので、第２のデータ取込クロックDSPLSの変化から取込制御信号DSEN2Zが非活性化するまでの非活性化時間を、遅延段３５の遅延時間で容易に制御することできる。したがって、取込制御信号DSEN2Zの非活性化の制御を簡単な回路で行うことができる。
【０１０８】
遅延段３５の遅延時間は、最終のデータ信号DQが確実に取り込むための僅かの時間でよく、温度および電圧の変化に対する非活性化時間の変化量（ばらつき）を僅かにすることができる。したがって、タイミング設計が行いやすくなり、タイミング余裕を従来と同程度にした場合には、高速化設計が可能になる。
そして、取込制御信号DSEN2Zが活性化し出力している期間中に、データストローブ信号DSの立ち上がりエッジと立ち下がりエッジとにそれぞれ同期した第１のデータ取込クロック信号DSPHSと第２のデータ取込クロック信号DSPLSとを生成するＨエッジパルス生成部３１、Ｌエッジパルス生成部３３と、第１および第２のデータ取込クロック信号DSPHS、DSPLSにそれぞれ同期してデータ信号DQを取り込む入出力データバッファ１５とを備えた。このため、データストローブ信号DSの立ち上がりエッジ、立ち下がりエッジの両方に同期してデータ信号DQを取り込むＤＤＲ方式の半導体装置では、最終のデータ信号DQに同期したデータストローブ信号DSを容易かつ確実に検出することができる。
【０１０９】
さらに、データ信号DQの取り込み数を、カウンタ６７でカウントするクロック信号CLKの所定数の２倍にしたので、データストローブ信号DSの立ち上がりエッジ、立ち下がりエッジの両方に同期してデータ信号DQを取り込むＤＤＲ方式の半導体装置において、カウンタ６７によりクロック信号CLKをカウントすることで、最終のデータ信号に同期したデータストローブ信号を検出することができる。
【０１１０】
そして、クロック信号CLKをカウンタ６７でカウントすることで取込制御信号DSEN2Zの非活性化を行ったので、一般のSDRAMに使用されているバースト転送用のカウンタを流用することが可能になる。この場合、新たにバーストカウンタ２５を設けなくてよいため、半導体装置１のチップ面積を低減することができる。
図１２および図１３は、本発明の半導体装置の第２の実施形態（請求項５に対応する）におけるDS入出力制御回路７５およびDSバッファ７７（データ取込手段、入力バッファに対応する）を示している。
【０１１１】
この実施形態では、取込制御信号DSEN2Zは、図１２におけるＨエッジパルス生成部３１のAND回路４１ＡおよびＬエッジパルス生成部３３のAND回路４１Ｂには入力されていない。第１の実施形態においてAND回路４１ＡおよびAND回路４１Ｂの取込制御信号DSEN2Zが入力されていた端子は電源電圧VCCにプルアップされている。そして、取込制御信号DSEN2Zは、図１３における差動増幅回路４５を活性化するために使用されている。Ｈエッジパルス生成部３１、Ｌエッジパルス生成部３３および差動増幅回路４５以外の構成は、上述した第１の実施形態と同一である。
【０１１２】
すなわち、図１３において、差動増幅回路４５を活性化するためにPMOS５７ａ、５７ｂ、NMOS５５のゲートには、２入力のOR回路７９の出力が接続されている。そして、OR回路７９は、活性化信号DSEN1Zおよび取込制御信号DSEN2Zが入力されている。
この実施形態では、２回目の遅延信号N1のパルス出力時に、書込活性化信号WRTZの低レベルを受けて、低レベルになる取込制御信号DSEN2Zにより、DSバッファ７７が非活性化される。すなわち、DSバッファ７７は、最終の書込データD3を取り込んだ第２のデータ取込クロック信号DSPLSの出力から、ほぼ遅延段３５の遅延時間後に非活性化される。
【０１１３】
この実施形態の半導体装置においても、上述した第１の実施形態と同様の効果を得ることができるが、この実施形態では、半導体装置１におけるデータストローブ信号DSの入口であるDSバッファ７７を、取込制御信号DSEN2Zにより非活性化したので、非活性化後に、電源ノイズ等により、データストローブ信号DSにノイズが発生しても、ノイズが内部の回路に伝達されることはない。このため、内部の回路の誤動作を防止することができ、誤動作による不必要な電力が消費されることを防止することができる。
【０１１４】
図１４は、本発明の半導体装置の第３の実施形態を示している。この実施形態は、請求項１、請求項７、請求項１１ないし請求項１３、請求項１５に対応する。
この実施形態では、入出力インタフェース部３のDS入出力制御回路８１は、モードレジスタ２３から出力されるバースト長情報信号BL2Z、BL4Z、BL8Zが入力されている。DS入出力制御回路８１以外の構成は、上述した第１の実施形態と同一である。
【０１１５】
図１５は、DS入出力制御回路８１の回路構成を示している。DS入出力制御回路８１はＨエッジパルス生成部３１、Ｌエッジパルス生成部３３、遅延段３５、カウンタ８３（データストローブ計数手段に対応する）、カウント終了検出回路８５（データストローブ計数手段に対応する）、パルス発生回路８６、パルス発生回路８７、および書込活性化信号制御部８９（取込制御手段に対応する）を備えている。
【０１１６】
Ｈエッジパルス生成部３１、Ｌエッジパルス生成部３３、および遅延段３５は、第１の実施形態のDS入出力制御回路１７に構成したものと同一の回路である。カウンタ８３、カウント終了検出回路８５、パルス発生回路８６、パルス発生回路８７は、第１の実施形態のバーストカウンタ２５におけるカウンタ６７、カウント終了検出回路６９、パルス発生回路７０、パルス発生回路６５と、それぞれ同一の回路である。書込活性化信号制御部８９は、第１の実施形態のコマンドデコーダ１１における書込活性化信号制御部２９と同一の回路である。
【０１１７】
カウンタ８３は、遅延段３５から出力される遅延信号N1をクロック端子に受け、パルス発生回路８７から出力されるカウンタリセット信号CRES2をリセット端子に受けている。また、カウンタ８３は、カウント回数に応じたカウント信号INT2Z2、INT4Z2、INT8Z2を出力している。
カウント終了検出回路８５は、第１の実施形態と同様に、各NANDゲートに、バースト長情報信号BL2Z、BL4Z、BL8Zとカウント信号INT2Z2、INT4Z2、INT8Z2が入力され、カウント一致信号ENDZ02を出力している。
【０１１８】
パルス発生回路８６は、カウント一致信号ENDZ02が入力され、カウント終了信号ENDZ2を出力している。
書込活性化信号制御部８９は、セット端子Ｓにカウンタリセット信号CRES2を受け、リセット端子Ｒにカウント終了信号ENDZ2を受けている。また、書込活性化信号制御部８９は、出力端子Ｑから取込制御信号DSEN2Zを出力している。
【０１１９】
取込制御信号DSEN2Zは、Ｈエッジパルス生成部３１のAND回路４１Ａと、Ｌエッジパルス生成部３３の４１Ｂに入力されている。
上述した半導体装置では、図１６に示すように、外部から連続して入力されるデータ信号DQの取込動作が行われる。
先ず、半導体装置１は、書込コマンドを受信することで書込活性化信号WRTZを高レベルに変化させる。書込活性化信号WRTZの高レベルへの変化により、カウンタリセット信号CRES2（負論理のパルス信号）が発生し、取込制御信号DSEN2Zは高レベルになる。同時に、カウンタリセット信号CRES2により、カウンタ８３がリセットされる。
【０１２０】
取込制御信号DSEN2Zが高レベルに変化することで、Ｈエッジパルス生成部３１およびＬエッジパルス生成部３３は活性化される。そして、データストローブ信号DSに同期して、第１のデータ取込クロック信号DSPHS、第２のデータ取込クロック信号DSPLSが発生し、書込データD0〜D3が順次取り込まれる。
カウンタ８３は、第２のデータ取込クロック信号DSPLSから遅延段３５の遅延時間だけ遅れた遅延信号N1の立ち上がりエッジでカウントアップされる。そして、２回目の遅延信号N1の立ち上がりエッジをカウントしたときに、カウント終了検出回路８５により、カウント終了信号ENDZ2が低レベルにされる。
【０１２１】
書込活性化信号制御部８９は、カウント終了信号ENDZ2の負論理のパルスを受けてリセットされ、取込制御信号DSEN2Zを低レベルにする。そして、取込制御信号DSEN2Zが低レベルになることで、Ｈエッジパルス生成部３１、Ｌエッジパルス生成部３３が非活性化される。
この実施形態の半導体装置においても、上述した第１の実施形態と同様の効果を得ることができるが、この実施形態では、カウンタ８３は、データストローブ信号DSから生成される第２のデータ取込クロックDSPLSの所定数を計数し、書込活性化信号制御部８９は、第２のデータ取込クロックDSPLSの所定数を計数した後、取込制御信号DSEN2Zを非活性化した。このため、第２のデータ取込クロックDSPLSの「所定数」とデータ信号DQの「取込回数」とを対応させることで、カウンタ８３により、最終のデータ信号DQに同期したデータストローブ信号DSを、容易かつ確実に検出することができる。
【０１２２】
また、第２のデータ取込クロックDSPLSの所定数の計数時に、最終のデータ信号DQが取り込まれるため、遅延段３５等を使用して、第２のデータ取込クロックDSPLSから僅かに遅延させた後に、取込制御信号DSEN2Zを非活性化するだけで、最終のデータ信号を確実に取り込むことができる。
そして、データ信号DQの取り込みを行う第２のデータ取込クロック信号DSPLSを、カウンタ８３により直接計数したので、データストローブ信号DSを計数する場合に比べ、計数後の制御を短期間で行うことが可能になり、制御に使用する遅延回路は遅延時間の小さいものでよくなる。この結果、温度および電圧の変化に対するタイミングのずれが小さくなり、取込制御信号DSEN2Zの非活性化を、正確に制御することができる。
【０１２３】
図１７は、本発明の半導体装置の第４の実施形態（請求項１４に対応する）におけるDS入出力制御回路９１を示している。
この実施形態では、第２の実施形態と同様に、取込制御信号DSEN2Zは、図１５におけるＨエッジパルス生成部３１のAND回路４１ＡおよびＬエッジパルス生成部３３のAND回路４１Ｂには入力されていない。第１の実施形態におけるAND回路４１ＡおよびAND回路４１Ｂの取込制御信号DSEN2Zが入力されていた端子は電源電圧VCCにプルアップされている。
【０１２４】
また、この実施形態では、図１３に示した第２の実施形態と同一のDSバッファ７７が使用されている。すなわち、取込制御信号DSEN2Zは、差動増幅回路４５を活性化するために使用されている。
この実施形態の半導体装置においても、上述した第１および第２の実施形態と同様の効果を得ることができる。
【０１２５】
図１８は、本発明の半導体装置の第５の実施形態（請求項３に対応する）を示している。この実施形態における半導体装置１は、外部から入力されるデータストローブ信号DSの立ち下がりエッジに同期してデータ信号DQの書き込み・読み出しを行うＳＤＲ方式のSDRAMにより構成されている。
入出力データバッファ９３（データ取込手段、データ取込部に対応する）およびメモリセルアレイ７は、I/O信号DINAのみ入出力している。また、DS入出力制御回路９５は、データストローブ信号DSの立ち下がりエッジに同期した第２のデータ取込クロック信号DSPLSのみを入出力データバッファ９３に出力している。入出力データバッファ９３およびDS入出力制御回路９５以外の構成は、上述した第１の実施形態と同一である。
【０１２６】
図１９は、DS入出力制御回路９５の回路構成を示している。DS入出力制御回路９５は、データ取込クロック信号DSPSを発生するＬエッジパルス生成部３３、遅延段３５、およびラッチ部３７を備えている。すなわち、第１の実施形態のDS入出力制御回路１７から、Ｈエッジパルス生成部３１を削除した回路で構成されている。Ｌエッジパルス生成部３３、遅延段３５、およびラッチ部３７の接続関係は、第１の実施形態と同一である。
【０１２７】
図２０は、入出力データバッファ９３のブロック構成を示している。入出力データバッファ９３は、データ入力バッファ５９、データラッチ回路６１Ａを備えている。すなわち、第１の実施形態の入出力データバッファ１５から、データラッチ回路６１Ｂおよびデータトランスファ回路６３Ａ、６３Ｂを削除した回路で構成されている。データ入力バッファ５９およびデータラッチ回路６１Ａの接続関係は、第１の実施形態と同一である。
【０１２８】
上述した半導体装置では、図２１に示すように、外部から連続して入力されるデータ信号DQの取込動作が行われる。
先ず、半導体装置１は、書込コマンドを受信することで書込活性化信号WRTZを高レベルに変化させる。そして、取込制御信号DSEN2Zが高レベルになる。
取込制御信号DSEN2Zが高レベルに変化することで、Ｌエッジパルス生成部３３は活性化される。そして、データストローブ信号DSの立ち下がりエッジに同期して、データ取込クロック信号DSPSが発生し、書込データD0、D1がデータラッチ回路６１Ａに順次取り込まれる。取り込まれた書込データD0、D1は、I/O信号DINAに転送される。
【０１２９】
また、図８に示したカウンタ６７は、クロック信号CLKの立ち上がり毎に、内部クロック信号CLKINでカウントアップされる。
カウンタ６７のカウント値が「２」になったときに、書込活性化信号WRTZは低レベルになる。すなわち、この実施形態では、カウンタ６７によるカウント回数は、「バースト長」と同一にされている（「バースト長」は、カウント数の１倍である。）。
【０１３０】
また、取込制御信号DSEN2Zは、２回目の遅延信号N1のパルス出力時に、書込活性化信号WRTZの低レベルを検出して低レベルになる。
そして、取込制御信号DSEN2Zにより、Ｌエッジパルス生成部３３が非活性化され、データ信号DQの取り込み動作が完了する。
【０１３１】
この実施形態の半導体装置においても、上述した第１の実施形態と同様の効果を得ることができるが、この実施形態では、Ｌエッジパルス生成部３３により、取込制御信号DSEN2Zの活性化時に、データストローブ信号DSに同期したデータ取込クロック信号DSPSを生成し、入出力データバッファ９３により、データ取込クロック信号DSPSを受けて、このデータ取込クロック信号DSPSに同期してデータ信号DQの取り込みを行った。このため、データ信号DQの取り込みを行うデータ取込クロック信号DSPSの生成するための制御を、取込制御信号DSEN2Zにより直接行うことができ、データ取込クロック信号DSPSの生成・非生成を、簡易な回路で制御することが可能になる。
【０１３２】
また、本実施形態を、データストローブ信号DSの立ち上がりエッジまたは立ち下がりエッジの一方に同期してデータ信号DQを取り込むＳＤＲ方式の半導体装置に適用することで、最終のデータ信号DQに同期したデータストローブ信号DSを容易かつ確実に検出することができる。
なお、上述した第１の実施形態では、本発明の半導体装置をSDRAMにより構成した例について述べたが、本発明はかかる実施形態に限定されるものではなく、例えば、データストローブ信号DSに同期してデータ信号DQの入出力を行う仕様のDRAMを搭載したシステムLSIにより構成してもよい。
【０１３３】
また、上述した第５の実施形態では、カウンタ６７をクロック信号CLKの立ち上がりエッジでカウントアップし、所定数のカウントの後、取込制御信号DSEN2Zを低レベルにした例について述べたが、本発明はかかる実施形態に限定されるものではなく、例えば、DS入出力制御回路８１を使用して、データストローブ信号DSから生成される第２のデータ取込クロック信号DSPLSの立ち上がりエッジでカウントを行ってもよい。この場合には、データ信号DQの取り込みを行う第２のデータ取込クロック信号DSPLSを、カウンタ８３に直接入力することで、データストローブ信号DSを計数する場合に比べ、計数後の制御を短期間で行うことができる。
【０１３４】
また、第２のデータ取込クロック信号DSPLSは、データストローブ信号DSから生成される信号であるため、カウンタ８３による計数、および、所定数の計数後における取込制御信号DSEN2Zの非活性制御を、データストローブ信号DSに同期して行うことができる。（請求項８ないし請求項１０に対応する。）
そして、上述した第１および第５の実施形態では、「バースト長」をクロック信号CLKのカウント数の２倍および１倍にした例について述べたが、本発明はかかる実施形態に限定されるものではなく、例えば、「バースト長」をクロック信号CLKのカウント数の４倍または８倍にしてもよい。
【０１３５】
【発明の効果】
請求項１の半導体装置では、シリアルデータ信号DQの内部回路への取り込みを、データストローブ信号DSに同期して正確に制御することができ、連続した複数ビットシリアルデータ信号を確実に取り込むことができる。また、データストローブ信号に発生するノイズにより、誤ったデータ信号を取り込むことを防止することができる。
【０１３６】
また、所定数のデータ信号を連続して取り込む場合に、取込制御手段は、データストローブ信号より前に出力されるクロック信号により、最初のデータ信号の取り込み前に取込制御信号を活性化することができる。また、取込制御手段は、データストローブ信号により、最終のデータ信号の取り込み後に取込制御信号を非活性化することができる。この結果、データ取込手段は、所定数のデータ信号を確実に取り込むことができる。
【０１３７】
また、取込制御信号のタイミングは、データストローブ信号のタイミングの変化に追従して変化するため、取込制御信号の非活性化を、常に、データストローブ信号に同期した最終のデータ信号の取り込み後から所定時間内に行うことができる。この結果、取込制御信号の非活性化を、データストローブ信号に同期して正確に制御することができ、データストローブ信号に発生するノイズにより、誤ったデータ信号を取り込むことを防止することができる。
【０１３８】
請求項２の半導体装置では、クロック信号の「所定数」とデータ信号の「取込回数」とを対応させることで、最終のデータ信号に同期したデータストローブ信号を、クロック計数手段により、容易かつ確実に検出することができる。また、取込制御信号の非活性化を、データ信号の取り込みを直接制御するデータ取込クロック信号によって行うことで、データ信号の取り込み処理を、簡単な制御回路で行うことができる。さらに、取込制御信号の非活性化を、データ信号の取り込みを直接制御する第１または第２のデータ取込クロック信号により行ったので、データ信号の取り込み処理を、簡単な制御回路で行うことができる。
請求項３の半導体装置では、データ取込クロック信号の生成・非生成を、取込制御信号により直接制御することができ、所定数のデータ信号の取り込みを行うことができる。
【０１３９】
請求項４の半導体装置では、取込制御信号により、第１および第２のデータ取込クロック信号の生成・非生成を直接制御することができ、所定数のデータ信号の取り込みを行うことができる。
【０１４０】
特に、データストローブ信号の立ち上がりエッジ、立ち下がりエッジの両方に同期してデータ信号を取り込むＤＤＲ方式の半導体装置では、最終のデータ信号に同期したデータストローブ信号を容易かつ確実に検出することができる。
【０１４１】
請求項５の半導体装置では、半導体装置におけるデータストローブ信号の入口である入力バッファを、取込制御信号により直接制御したので、入力バッファの非活性化期間中に、電源ノイズ等により外部のデータストローブ信号にノイズが発生しても、ノイズが内部の回路に伝達されることはない。この結果、内部の回路の誤動作を防止することができ、誤動作による不必要な電力の消費を防止することができる。
【０１４２】
請求項６の半導体装置では、データ信号の取り込み数を、クロック計数手段で計数するクロック信号の所定数の整数倍にした。このため、例えば、データストローブ信号の立ち上がりエッジ、立ち下がりエッジの一方に同期してデータ信号を取り込むＳＤＲ方式の半導体装置では、データ信号の取り込み数と計数するクロック信号の数とを同一にすることで、最終のデータ信号に同期したデータストローブ信号を検出することができる。
【０１４３】
また、データストローブ信号の立ち上がりエッジ、立ち下がりエッジの両方に同期してデータ信号を取り込むＤＤＲ方式の半導体装置では、データ信号の取り込み数を、計数するクロック信号の数の２倍にすることで、最終のデータ信号に同期したデータストローブ信号を検出することができる。
請求項７の半導体装置では、データストローブ信号の「所定数」とデータ信号の「取込回数」とを対応させることで、最終のデータ信号に同期したデータストローブ信号を、データストローブ計数手段により、容易かつ確実に検出することができる。
【０１４４】
請求項８の半導体装置では、データ信号の取り込みを行うデータ取込クロック信号の生成・非生成を、取込制御信号により直接制御することができ、所定数のデータ信号の取り込みを行うことができる。
請求項９の半導体装置では、取込制御信号の非活性化を、データ信号の取り込みを直接制御するデータ取込クロック信号によって行うことで、データ信号の取り込み処理を、簡単な制御回路で行うことができる。
【０１４５】
請求項１０の半導体装置では、データストローブ信号から生成したデータ取込クロック信号を、データストローブ計数手段により計数したので、データストローブ計数手段による計数、および、所定数の計数後における取込制御信号の活性化・非活性化制御を、データストローブ信号に同期して行うことができる。
請求項１１の半導体装置では、取込制御信号により、第１および第２のデータ取込クロック信号の生成・非生成を直接制御することができ、所定数のデータ信号の取り込みを行うことができる。
【０１４６】
特に、データストローブ信号の立ち上がりエッジ、立ち下がりエッジの両方に同期してデータ信号を取り込むＤＤＲ方式の半導体装置では、最終のデータ信号に同期したデータストローブ信号を容易かつ確実に検出することができる。
請求項１２の半導体装置では、取込制御信号の非活性化を、データ信号の取り込みを直接制御する第１または第２のデータ取込クロック信号により行ったので、データ信号DQの取り込み処理を、簡単な制御回路で行うことができる。
【０１４７】
請求項１３の半導体装置では、データストローブ信号から生成した第１または第２のデータ取込クロック信号を、データストローブ計数手段により計数したので、データストローブ計数手段による計数、および、所定数の計数後における取込制御信号の活性化・非活性化制御を、データストローブ信号に同期して行うことができる。
【０１４８】
請求項１４の半導体装置では、半導体装置におけるデータストローブ信号の入口である入力バッファを、取込制御信号により直接制御したので、入力バッファの非活性化期間中に、電源ノイズ等により外部のデータストローブ信号にノイズが発生しても、ノイズが内部の回路に伝達されることはない。この結果、内部の回路の誤動作を防止することができ、誤動作による不必要な電力の消費を防止することができる。
【０１４９】
請求項１５の半導体装置では、データ信号の取り込み数を、データストローブ計数手段で計数するデータストローブ信号の所定数の整数倍にした。このため、例えば、データストローブ信号の立ち上がりエッジ、立ち下がりエッジの一方に同期してデータ信号を取り込むＳＤＲ方式の半導体装置では、データ信号の取り込み数と計数するデータストローブ信号の数とを同一にすることで、最終のデータ信号に同期したデータストローブ信号を検出することができる。
【０１５０】
また、データストローブ信号の立ち上がりエッジ、立ち下がりエッジの両方に同期してデータ信号を取り込むＤＤＲ方式の半導体装置では、データ信号の取り込み数を、計数するデータストローブ信号の数の２倍にすることで、最終のデータ信号に同期したデータストローブ信号を検出することができる。
【図面の簡単な説明】
【図１】 請求項１ないし請求項６に記載の発明の原理構成図である。
【図２】 請求項７ないし請求項１５に記載の発明の原理構成図である。
【図３】本発明の半導体装置の第１の実施形態を示す全体構成図である。
【図４】コマンドデコーダにおける書込コマンド検出用の回路を示す回路構成図である。
【図５】 DS入出力制御回路を示す回路構成図である。
【図６】 DSバッファにおける入力バッファ部を示す回路構成図である。
【図７】入出力データバッファを示すブロック構成図である。
【図８】バーストカウンタを示す回路構成図である。
【図９】データ書込時の動作を示すタイミング図である。
【図１０】データ書込時の動作を示すタイミング図である。
【図１１】データ書込時の動作を示すタイミング図である。
【図１２】本発明の半導体装置の第２の実施形態におけるDS入出力制御回路を示す回路構成図である。
【図１３】本発明の半導体装置の第２の実施形態におけるDSバッファを示す回路構成図である。
【図１４】本発明の半導体装置の第３の実施形態を示す全体構成図である。
【図１５】 DS入出力制御回路を示す回路構成図である。
【図１６】データ書込時の動作を示すタイミング図である。
【図１７】本発明の半導体装置の第４の実施形態におけるDS入出力制御回路を示す回路構成図である。
【図１８】本発明の半導体装置の第５の実施形態を示す全体構成図である。
【図１９】 DS入出力制御回路を示す回路構成図である。
【図２０】入出力データバッファを示すブロック構成図である。
【図２１】データ書込時の動作を示すタイミング図である。
【図２２】従来のSDRAMを使用した情報処理システムを示す構成概要図である。
【図２３】従来の情報処理システムにおける読み出し動作を示すタイミング図である。
【図２４】 DS信号を有するSDRAMを示す構成概要図である。
【図２５】 DS信号を有するSDRAMを搭載した情報処理システムを示す構成概要図である。
【図２６】 DS信号を有するSDRAMにおける書き込み動作を示すタイミング図である。
【図２７】 DS信号を有するSDRAMにおいて、誤ったデータの書き込み動作を示すタイミング図である。
【符号の説明】
１ 半導体装置
３ 入出力インタフェース部
５ メモリ制御インタフェース部
７ メモリセルアレイ
９ クロックバッファ
１１ コマンドデコーダ
１３ アドレスバッファ
１５ 入出力データバッファ（データ取込手段、データ取込部）
１７ DS入出力制御回路
１９ DSバッファ（データ取込手段）
２１ 制御回路２１
２３ モードレジスタ２３
２５ バーストカウンタ２５
２７ コマンド検出部
２７ａ NANDゲート
２７ｂ、２７ｃ、２７ｄ インバータ
２７ｅ OR回路
２９ 書込活性化信号生成部
２９ａ、２９ｂ NANDゲート
２９ｃ インバータ
３１ Ｈエッジパルス生成部（データ取込手段、取込クロック生成部）
３３ Ｌエッジパルス生成部（データ取込手段、取込クロック生成部）
３３ａ インバータ
３５ 遅延段
３７ ラッチ部（取込制御手段）
３７ａ インバータ
３７ｂ MOSスイッチ
３７ｃ、３７ｄ インバータ
３７ｅ NANDゲート
３７ｆ インバータ
３９Ａ、３９Ｂ 遅延回路
４１Ａ、４１Ｂ AND回路
４３ 入力バッファ部
４５ 差動増幅回路
４７、４９ インバータ列
５１、５３ 電圧取出部
５１ａ、５３ａ NMOS
５１ｂ、５３ｂ PMOS
５５ NMOS
５７ａ、５７ｂ PMOS
５９ データ入力バッファ
６１Ａ、６１Ｂ データラッチ回路
６３Ａ、６３Ｂ データトランスファ回路
６５ パルス発生回路
６７ カウンタ（クロック計数手段）
６９ カウント終了検出回路
６９ａ、６９ｂ、６９ｃ NANDゲート
６９ｄ AND回路
７０ パルス発生回路
７０ａ インバータ列
７０ｂ ORゲート
７１ インバータ列
７３ NANDゲート
７５ DS入出力制御回路
７７ DSバッファ（データ取込手段、入力バッファ）
７９ OR回路
８１ DS入出力制御回路
８３ カウンタ（データストローブ計数手段）
８５ カウント終了検出回路（データストローブ計数手段）
８６ パルス発生回路
８７ パルス発生回路
８９ 書込活性化信号制御部（取込制御手段）
９１ DS入出力制御回路
９３ 入出力データバッファ（データ取込手段、データ取込部）
９５ DS入出力制御回路
AD アドレス信号
ADIN 内部アドレス信号
BL2Z、BL4Z、BL8Z バースト長情報信号
Ｃ１、Ｃ２ 容量
／CAS 列アドレスストローブ信号
CLK、／CLK クロック信号
CLKIN、／CLKIN 内部クロック信号
CMD コマンド信号
／CS チップセレクト信号
DIN 内部データ信号
DINA、DINB I/O信号
DQ データ信号
DS データストローブ信号
DSEN2Z 取込制御信号
DSEN1Z 活性化信号
DSPLS 第２のデータ取込クロック信号
DSPHS 第１のデータ取込クロック信号
DSPS データ取込クロック信号
DSZ 内部データストローブ信号
ENDZ カウント終了信号
ENDZ0 カウント一致信号
ENDZ2 カウント終了信号
ENDZ02 カウント一致信号
INT2Z、INT4Z、INT8Z カウント信号
INT2Z2、INT4Z2、INT8Z2 カウント信号
N1 遅延信号
ND1、ND2 ノード
Ｒ リセット端子
／RAS 行アドレスストローブ信号
Ｓ セット端子
VCC 電源電圧
VCCQ I/O用電源電圧
Vref 参照電圧
／WE ライトイネーブル信号
WRTCZ 書込コマンド信号
WRTZ 書込活性化信号（書込信号）
Claims (15)
- クロック信号およびデータストローブ信号が入力され、該データストローブ信号に同期して、所定数のデータ信号を連続して取り込む半導体装置であって、
前記クロック信号に同期して入力される書込信号に応答して活性化し、最終の前記データ信号に同期した前記データストローブ信号に応答して非活性化する取込制御信号を生成する取込制御手段と、
前記取込制御信号の活性化期間中に、前記データストローブ信号に同期して前記データ信号を取り込むデータ取込手段とを備えたことを特徴とする半導体装置。 - 請求項１記載の半導体装置において、
前記書込信号の受信後に、前記クロック信号のクロック数の所定数を計数するクロック計数手段を備え、
前記取込制御手段は、前記データストローブ信号に同期して生成される同期信号のうち、前記クロック計数手段による前記クロック信号の所定数の計数後に変化する前記同期信号に応答して、前記取込制御信号を非活性化することを特徴とする半導体装置。 - 請求項２記載の半導体装置において、
前記データ取込手段は、
前記データストローブ信号が入力され、前記取込制御信号の活性化期間中に、該データストローブ信号に同期した前記同期信号であるデータ取込クロック信号を生成する取込クロック生成部と、
前記データ取込クロック信号に同期して前記データ信号を取り込むデータ取込部とを備えたことを特徴とする半導体装置。 - 請求項２記載の半導体装置において、
前記データ取込手段は、
前記データストローブ信号が入力され、前記取込制御信号の活性化期間中に、該データストローブ信号の立ち上がりエッジと立ち下がりエッジとにそれぞれ同期した前記同期信号である第１のデータ取込クロック信号と第２のデータ取込クロック信号とを生成する取込クロック生成部と、
前記第１および第２のデータ取込クロック信号にそれぞれ同期して前記データ信号を取り込むデータ取込部とを備えたことを特徴とする半導体装置。 - 請求項２記載の半導体装置において、
前記データストローブ信号および前記取込制御信号を入力し、該取込制御信号の活性化期間中に、前記データストローブ信号を取り込む入力バッファを備えたことを特徴とする半導体装置。 - 請求項２記載の半導体装置において、
前記データ信号の取り込み数は、前記クロック計数手段で計数する前記クロック信号の所定数の整数倍であることを特徴とする半導体装置。 - 請求項１記載の半導体装置において、
前記書込信号の受信後に、前記データストローブ信号の所定数を計数するデータストローブ計数手段を備え、
前記取込制御手段は、前記データストローブ計数手段による前記データストローブ信号の所定数の計数完了に応答して、前記取込制御信号を非活性化することを特徴とする半導体装置。 - 請求項７記載の半導体装置において、
前記データ取込手段は、
前記データストローブ信号が入力され、前記取込制御信号の活性化期間中に、該データストローブ信号に同期したデータ取込クロック信号を生成する取込クロック生成部と、
前記データ取込クロック信号に同期して前記データ信号を取り込むデータ取込部とを備えたことを特徴とする半導体装置。 - 請求項７記載の半導体装置において、
前記取込制御手段は、前記データストローブ計数手段による前記データストローブ信号 の所定数の計数後に変化する前記データ取込クロック信号の出力に応答して、前記取込制御信号を非活性化することを特徴とする半導体装置。 - 請求項８記載の半導体装置において、
前記データストローブ計数手段は、前記データ取込クロック信号の所定数を計数することを特徴とする半導体装置。 - 請求項７記載の半導体装置において、
前記データ取込手段は、
前記データストローブ信号が入力され、前記取込制御信号の活性化期間中に、該データストローブ信号の立ち上がりエッジと立ち下がりエッジとにそれぞれ同期した第１のデータ取込クロック信号と第２のデータ取込クロック信号とを生成する取込クロック生成部と、
前記第１および第２のデータ取込クロック信号にそれぞれ同期して前記データ信号を取り込むデータ取込部とを備えたことを特徴とする半導体装置。 - 請求項１１記載の半導体装置において、
前記取込制御手段は、前記第１および第２のデータ取込クロック信号のうち、前記データストローブ計数手段による前記データストローブ信号の所定数の計数後に変化するデータ取込クロック信号に応答して、前記取込制御信号を非活性化することを特徴とする半導体装置。 - 請求項１１記載の半導体装置において、
前記データストローブ計数手段は、前記第１および第２のデータ取込クロック信号のうち、遅く出力される取込クロック信号の所定数を計数することを特徴とする半導体装置。 - 請求項７記載の半導体装置において、
前記データストローブ信号および前記取込制御信号を入力し、該取込制御信号の活性化期間中に、前記データストローブ信号を取り込む入力バッファを備えたことを特徴とする半導体装置。 - 請求項７記載の半導体装置において、
前記データ信号の取り込み数は、前記データストローブ計数手段で計数する前記データストローブ信号の所定数の整数倍であることを特徴とする半導体装置。
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