JP2001007250A - パッケージ基板 - Google Patents
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
Landscapes
- Parts Printed On Printed Circuit Boards (AREA)
- Production Of Multi-Layered Print Wiring Board (AREA)
Abstract
(57)【要約】
【課題】 大容量のコンデンサをＩＣチップの近傍に配
置できるパッケージ基板を提供する。 【解決手段】 パッケージ基板１００では、ＩＣチップ
７０を取り付けるセラミック板１０側に電源用コンデン
サ１８を配置するため、ＩＣチップとコンデンサとの距
離が短くなり、大電力を瞬時的にＩＣチップ側へ供給す
ることが可能になる。また、シリコンから成り熱膨張率
の小さなＩＣチップ７０を、熱膨張率の小さなセラミッ
ク板１０側に取り付け、樹脂から成り熱膨張率の大きな
ドータボード８０を、熱膨張率の大きな層間樹脂絶縁層
４０、１４０側に取り付ける。このため、熱膨張差に起
因するクラック等の発生を防げる。
置できるパッケージ基板を提供する。 【解決手段】 パッケージ基板１００では、ＩＣチップ
７０を取り付けるセラミック板１０側に電源用コンデン
サ１８を配置するため、ＩＣチップとコンデンサとの距
離が短くなり、大電力を瞬時的にＩＣチップ側へ供給す
ることが可能になる。また、シリコンから成り熱膨張率
の小さなＩＣチップ７０を、熱膨張率の小さなセラミッ
ク板１０側に取り付け、樹脂から成り熱膨張率の大きな
ドータボード８０を、熱膨張率の大きな層間樹脂絶縁層
４０、１４０側に取り付ける。このため、熱膨張差に起
因するクラック等の発生を防げる。
Description
【０００１】
【発明の属する技術分野】ＩＣチップなどの電子部品を
載置するパッケージ基板に関し、特にセラミック板上
に、層間樹脂絶縁層及び配線層をビルドアップしてなる
パッケージ基板に関するのもである。
載置するパッケージ基板に関し、特にセラミック板上
に、層間樹脂絶縁層及び配線層をビルドアップしてなる
パッケージ基板に関するのもである。
【０００２】
【従来の技術】パッケージ基板として、セラミック板上
に、層間樹脂絶縁層及び配線層をビルドアップしてなる
多層配線板が知られている。かかる多層配線板では、図
８に示すようにスルーホール２１２を配設して成るセラ
ミック板２１０の上に、層間樹脂絶縁層２４０，３４０
を配設してある。該層間樹脂絶縁層２４０には、バイア
ホール２４６及び導体回路２４８が形成され、層間樹脂
絶縁層３４０には、バイアホール３４６が形成されてい
る。当該多層配線板では、セラミック板２１０側にバン
プ２６６を介してドーターボード２８０が接続され、層
間樹脂絶縁層３４０側にバンプ２６６を介してＩＣチッ
プ２７０が接続されている。
に、層間樹脂絶縁層及び配線層をビルドアップしてなる
多層配線板が知られている。かかる多層配線板では、図
８に示すようにスルーホール２１２を配設して成るセラ
ミック板２１０の上に、層間樹脂絶縁層２４０，３４０
を配設してある。該層間樹脂絶縁層２４０には、バイア
ホール２４６及び導体回路２４８が形成され、層間樹脂
絶縁層３４０には、バイアホール３４６が形成されてい
る。当該多層配線板では、セラミック板２１０側にバン
プ２６６を介してドーターボード２８０が接続され、層
間樹脂絶縁層３４０側にバンプ２６６を介してＩＣチッ
プ２７０が接続されている。
【０００３】現在、ＩＣチップは、能力の向上に伴い、
消費する瞬間電力も飛躍的に増大している。かかる電力
を瞬時的に供給するため、パッケージ基板では、表面に
チップコンデンサ２９９を実装してある。
消費する瞬間電力も飛躍的に増大している。かかる電力
を瞬時的に供給するため、パッケージ基板では、表面に
チップコンデンサ２９９を実装してある。
【０００４】
【発明が解決しようとする課題】しかしながら、上述し
た表面に実装するチップコンデンサでは、内部で配線を
取り回す必要があるため、ＩＣチップ２７０からの配線
長が長くなり、ＩＣチップに要求される瞬時電力を供給
することが困難になっている。
た表面に実装するチップコンデンサでは、内部で配線を
取り回す必要があるため、ＩＣチップ２７０からの配線
長が長くなり、ＩＣチップに要求される瞬時電力を供給
することが困難になっている。
【０００５】本発明は上述した課題を解決するためなさ
れたものであり、その目的とするところは、大容量のコ
ンデンサをＩＣチップの近傍に配置できるパッケージ基
板を提供することにある。
れたものであり、その目的とするところは、大容量のコ
ンデンサをＩＣチップの近傍に配置できるパッケージ基
板を提供することにある。
【０００６】
【課題を解決するための手段】上述した課題を解決する
ため、請求項１のパッケージ基板では、セラミック板上
に、層間樹脂絶縁層及び配線層をビルドアップしてなる
パッケージ基板であって、前記セラミック板上にＩＣチ
ップへの接続用のバンプを配設し、前記層間樹脂絶縁層
上の配線層に外部基板への接続用のバンプ又はピンを配
設し、前記セラミック板と前記層間樹脂絶縁層との間
に、誘電体層を介在させた１対のプレーン層から成るコ
ンデンサを配設したことを技術的特徴とする。
ため、請求項１のパッケージ基板では、セラミック板上
に、層間樹脂絶縁層及び配線層をビルドアップしてなる
パッケージ基板であって、前記セラミック板上にＩＣチ
ップへの接続用のバンプを配設し、前記層間樹脂絶縁層
上の配線層に外部基板への接続用のバンプ又はピンを配
設し、前記セラミック板と前記層間樹脂絶縁層との間
に、誘電体層を介在させた１対のプレーン層から成るコ
ンデンサを配設したことを技術的特徴とする。
【０００７】請求項２のパッケージ基板は、請求項１に
おいて、前記コンデンサを電源用のコンデンサとしたこ
とを技術的特徴とする。
おいて、前記コンデンサを電源用のコンデンサとしたこ
とを技術的特徴とする。
【０００８】請求項３のパッケージ基板は、請求項１又
は２において、前記誘電体層が、酸化チタン塩あるいは
ペロスカイト系材料で形成されてなることをことを技術
的特徴とする。
は２において、前記誘電体層が、酸化チタン塩あるいは
ペロスカイト系材料で形成されてなることをことを技術
的特徴とする。
【０００９】請求項１では、ＩＣチップを取り付けるセ
ラミック板側にコンデンサを配置するため、ＩＣチップ
とコンデンサとの距離が短くなり、コンデンサの電気特
性を高めることができる。シリコンから成り熱膨張率の
小さなＩＣチップを、熱膨張率の小さなセラミック板側
に取り付け、樹脂から成り熱膨張率の大きな外部基板
を、熱膨張率の大きな層間樹脂絶縁層側に取り付ける。
このため、熱膨張差に起因するクラック等の発生を防げ
る。また、平坦なセラミック板上にファインピッチなＩ
Ｃチップのパッドを取り付けるため、接続信頼性を高め
ることができる。更に、熱伝導性、耐熱性の高いセラミ
ック板側をＩＣチップに取り付けるため、ＩＣチップを
効率的に冷却できると共に、高熱時の信頼性を高めるこ
とが可能となる。
ラミック板側にコンデンサを配置するため、ＩＣチップ
とコンデンサとの距離が短くなり、コンデンサの電気特
性を高めることができる。シリコンから成り熱膨張率の
小さなＩＣチップを、熱膨張率の小さなセラミック板側
に取り付け、樹脂から成り熱膨張率の大きな外部基板
を、熱膨張率の大きな層間樹脂絶縁層側に取り付ける。
このため、熱膨張差に起因するクラック等の発生を防げ
る。また、平坦なセラミック板上にファインピッチなＩ
Ｃチップのパッドを取り付けるため、接続信頼性を高め
ることができる。更に、熱伝導性、耐熱性の高いセラミ
ック板側をＩＣチップに取り付けるため、ＩＣチップを
効率的に冷却できると共に、高熱時の信頼性を高めるこ
とが可能となる。
【００１０】請求項２では、ＩＣチップを取り付けるセ
ラミック板側に電源コンデンサを配置するため、ＩＣチ
ップと電源コンデンサとの距離が短くなり、大電力を瞬
時的にＩＣチップ側へ供給することが可能になる。
ラミック板側に電源コンデンサを配置するため、ＩＣチ
ップと電源コンデンサとの距離が短くなり、大電力を瞬
時的にＩＣチップ側へ供給することが可能になる。
【００１１】請求項３では、誘電体層が、誘電率の高い
酸化チタン塩あるいはペロスカイト系材料で形成されて
いるため、コンデンサを大容量に形成できる。また、誘
電体層を焼成して形成すれば、層自体を薄くすることが
できる。前述の誘電体層で用い得るチタン酸塩とは、チ
タン酸バリウム、チタン酸鉛系、チタン酸ストロンチウ
ム、チタン酸カルシウム、チタン酸ビスマス、チタン酸
マグネシウムからなるチタン酸と金属との合金材料を意
味して、ペロスカイト系材料とは、少なくともＭｇｘＮ
ｂｙＯzである合金材料全般を意味する。その中でもチ
タン酸バリウムを用いることがよい。その理由として誘
電率が１０以上にしやすく、金属層と誘電体層との密着
が優れているからである。
酸化チタン塩あるいはペロスカイト系材料で形成されて
いるため、コンデンサを大容量に形成できる。また、誘
電体層を焼成して形成すれば、層自体を薄くすることが
できる。前述の誘電体層で用い得るチタン酸塩とは、チ
タン酸バリウム、チタン酸鉛系、チタン酸ストロンチウ
ム、チタン酸カルシウム、チタン酸ビスマス、チタン酸
マグネシウムからなるチタン酸と金属との合金材料を意
味して、ペロスカイト系材料とは、少なくともＭｇｘＮ
ｂｙＯzである合金材料全般を意味する。その中でもチ
タン酸バリウムを用いることがよい。その理由として誘
電率が１０以上にしやすく、金属層と誘電体層との密着
が優れているからである。
【００１２】
【発明の実施の形態】以下、本発明の実施形態について
図を参照して説明する。先ず、本発明の第１実施形態に
係るパッケージ基板の構成について、断面図を示す図４
〜図６を参照して説明する。図４に示すようにパッケー
ジ基板１００は、セラミック板１０と、ビルドアップ層
を構成する層間樹脂絶縁層４０、１４０とからなる。セ
ラミック板１０には、スルーホール１２が形成されて、
該スルーホール１２には、図５に示すようにＩＣチップ
７０のパッド７２への接続用のバンプ６６が形成されて
いる。一方、層間樹脂絶縁層４０には、バイアホール４
６及び導体回路４８が形成され、層間樹脂絶縁層１４０
には、導体回路４８へ接続されたバイアホール１４６が
形成されている。該バイアホール１４６には、図５に示
すようにドータボード８０のパッド８２への接続用のバ
ンプ６６が配設されている。
図を参照して説明する。先ず、本発明の第１実施形態に
係るパッケージ基板の構成について、断面図を示す図４
〜図６を参照して説明する。図４に示すようにパッケー
ジ基板１００は、セラミック板１０と、ビルドアップ層
を構成する層間樹脂絶縁層４０、１４０とからなる。セ
ラミック板１０には、スルーホール１２が形成されて、
該スルーホール１２には、図５に示すようにＩＣチップ
７０のパッド７２への接続用のバンプ６６が形成されて
いる。一方、層間樹脂絶縁層４０には、バイアホール４
６及び導体回路４８が形成され、層間樹脂絶縁層１４０
には、導体回路４８へ接続されたバイアホール１４６が
形成されている。該バイアホール１４６には、図５に示
すようにドータボード８０のパッド８２への接続用のバ
ンプ６６が配設されている。
【００１３】該セラミック板１０と層間樹脂絶縁層４０
との間には、絶縁層１８をプレーン層１４とプレーン層
２０との間に配設してなる電源用コンデンサが設けられ
ている。図４中のプレーン層１４のＸ−Ｘ横断面を図６
に示す。図６のＺ−Ｚ線が、図４の切断端に相当する。
該プレーン層１４には、開口１４ａが設けられ、該開口
１４ａ内には、セラミック板１０側のスルーホール１２
と層間樹脂絶縁層４０側のバイアホール４６とを接続す
るための配線１６が設けられている。
との間には、絶縁層１８をプレーン層１４とプレーン層
２０との間に配設してなる電源用コンデンサが設けられ
ている。図４中のプレーン層１４のＸ−Ｘ横断面を図６
に示す。図６のＺ−Ｚ線が、図４の切断端に相当する。
該プレーン層１４には、開口１４ａが設けられ、該開口
１４ａ内には、セラミック板１０側のスルーホール１２
と層間樹脂絶縁層４０側のバイアホール４６とを接続す
るための配線１６が設けられている。
【００１４】図５で示すドータボード８０の信号用のパ
ッド８２Ｓは、バンプ６６−バイアホール１４６−導体
回路４８−バイアホール４６−配線２２−配線１６−ス
ルーホール１２−バンプ６６を介して、ＩＣチップ７０
の信号用のパッド７２Ｓへ接続されている。
ッド８２Ｓは、バンプ６６−バイアホール１４６−導体
回路４８−バイアホール４６−配線２２−配線１６−ス
ルーホール１２−バンプ６６を介して、ＩＣチップ７０
の信号用のパッド７２Ｓへ接続されている。
【００１５】ドータボード８０の電源用のパッド８２Ｐ
は、バンプ６６−バイアホール１４６−導体回路４８−
バイアホール４６を介して電源用コンデンサの電極を構
成するプレーン層２０へ接続されている。一方、ＩＣチ
ップの電源用のパッド７２Ｐは、バンプ６６及びスルー
ホール１２を介して、上述した電源用コンデンサの他方
の電極を構成するプレーン層１４へ接続されている。即
ち、ドータボード８０から電源用コンデンサへ供給され
た電力は、ＩＣチップ直下のスルーホール１２を介して
ＩＣチップ側へ供給される。
は、バンプ６６−バイアホール１４６−導体回路４８−
バイアホール４６を介して電源用コンデンサの電極を構
成するプレーン層２０へ接続されている。一方、ＩＣチ
ップの電源用のパッド７２Ｐは、バンプ６６及びスルー
ホール１２を介して、上述した電源用コンデンサの他方
の電極を構成するプレーン層１４へ接続されている。即
ち、ドータボード８０から電源用コンデンサへ供給され
た電力は、ＩＣチップ直下のスルーホール１２を介して
ＩＣチップ側へ供給される。
【００１６】本実施形態のパッケージ基板１００では、
ＩＣチップ７０を取り付けるセラミック板１０側に電源
用コンデンサを配置するため、ＩＣチップとコンデンサ
との距離が短くなり、大電力を瞬時的にＩＣチップ側へ
供給することが可能になる。また、シリコンから成り熱
膨張率の小さなＩＣチップ７０を、熱膨張率の小さなセ
ラミック板１０側に取り付け、樹脂から成り熱膨張率の
大きなドータボード８０を、熱膨張率の大きな層間樹脂
絶縁層４０、１４０側に取り付ける。このため、熱膨張
差に起因するクラック等の発生を防げる。
ＩＣチップ７０を取り付けるセラミック板１０側に電源
用コンデンサを配置するため、ＩＣチップとコンデンサ
との距離が短くなり、大電力を瞬時的にＩＣチップ側へ
供給することが可能になる。また、シリコンから成り熱
膨張率の小さなＩＣチップ７０を、熱膨張率の小さなセ
ラミック板１０側に取り付け、樹脂から成り熱膨張率の
大きなドータボード８０を、熱膨張率の大きな層間樹脂
絶縁層４０、１４０側に取り付ける。このため、熱膨張
差に起因するクラック等の発生を防げる。
【００１７】また、平坦なセラミック板上にファインピ
ッチなＩＣチップのパッド７２Ｐ、７２Ｓを取り付ける
ため、接続信頼性を高めることができる。即ち、ＩＣチ
ップ７０側のパッドは、数十μｍのピッチであるのに対
して、ドータボード８０側のパッドは、数百μｍのピッ
チである。図８を参照して上述した従来技術のパッケー
ジ基板では、凹凸の有る層間樹脂絶縁層３４０側にファ
インピッチなＩＣチップ側のパッドを取り付けていたの
に対して、本実施形態では、凹凸のないセラミック板１
０側のバンプ６６をＩＣチップに取り付けるため、信頼
性を高めることができる。
ッチなＩＣチップのパッド７２Ｐ、７２Ｓを取り付ける
ため、接続信頼性を高めることができる。即ち、ＩＣチ
ップ７０側のパッドは、数十μｍのピッチであるのに対
して、ドータボード８０側のパッドは、数百μｍのピッ
チである。図８を参照して上述した従来技術のパッケー
ジ基板では、凹凸の有る層間樹脂絶縁層３４０側にファ
インピッチなＩＣチップ側のパッドを取り付けていたの
に対して、本実施形態では、凹凸のないセラミック板１
０側のバンプ６６をＩＣチップに取り付けるため、信頼
性を高めることができる。
【００１８】更に、熱伝導性、耐熱性の高いセラミック
板１０側をＩＣチップ７０に取り付けるため、ＩＣチッ
プを効率的に冷却できると共に、樹脂の熱溶解が無くな
り、高熱時の信頼性を高めることが可能となる。また、
本実施形態のパッケージ基板では、誘電体層１８が、誘
電率の高い酸化チタンバリウムから構成されており、コ
ンデンサを大容量に形成できる。
板１０側をＩＣチップ７０に取り付けるため、ＩＣチッ
プを効率的に冷却できると共に、樹脂の熱溶解が無くな
り、高熱時の信頼性を高めることが可能となる。また、
本実施形態のパッケージ基板では、誘電体層１８が、誘
電率の高い酸化チタンバリウムから構成されており、コ
ンデンサを大容量に形成できる。
【００１９】ひき続き、図４を参照して上述したパッケ
ージ基板の製造方法について、図１〜図３を参照して説
明する。 (1) アルミナ−ホウケイ酸鉛ガラス粉末を周知の方法
で、２００〜１０００μｍのグリーンシート１０αにす
る。そして、該グリーンシート１０αにスルーホール形
成用の通孔１０ａを穿設する（図１に示す工程
（Ａ））。
ージ基板の製造方法について、図１〜図３を参照して説
明する。 (1) アルミナ−ホウケイ酸鉛ガラス粉末を周知の方法
で、２００〜１０００μｍのグリーンシート１０αにす
る。そして、該グリーンシート１０αにスルーホール形
成用の通孔１０ａを穿設する（図１に示す工程
（Ａ））。
【００２０】(2)グリーンシート１０αの通孔１０ａ
に、Ａgペースト１２αを充填する（工程（Ｂ））。
に、Ａgペースト１２αを充填する（工程（Ｂ））。
【００２１】(3)次に、Ａgペースト１４αを、図６を参
照して上述したプレーン層１４及び配線１６を形成し得
るように印刷する（工程Ｃ）。その後、酸化チタンバリ
ウムを周知の方法でグリーンシート１８αにし、上記配
線部１６に対応させて通孔を設けてから、該Ａgペース
ト１６の上に載置する（工程（Ｄ））。引き続き、Ａg
ペースト２０αを、図４に示すプレーン層２０及び配線
２２を形成し得るように印刷する（工程Ｇ）。
照して上述したプレーン層１４及び配線１６を形成し得
るように印刷する（工程Ｃ）。その後、酸化チタンバリ
ウムを周知の方法でグリーンシート１８αにし、上記配
線部１６に対応させて通孔を設けてから、該Ａgペース
ト１６の上に載置する（工程（Ｄ））。引き続き、Ａg
ペースト２０αを、図４に示すプレーン層２０及び配線
２２を形成し得るように印刷する（工程Ｇ）。
【００２２】(4)これら各シートを熱圧着した後、空気
中において９５０℃で３０分間焼成し、スルーホール１
２を備えるセラミック板１０、及び、プレーン層１６、
誘電体層１８，プレーン層２０から成る電源用コンデン
サを形成する（工程（Ｆ））。本実施形態では、誘電体
層１８を焼成により形成するため、酸化チタンバリウム
等の高誘電率材料を用いることができ、大容量のコンデ
ンサを形成することが可能となる。なお、焼成後、セラ
ミック板１０のＩＣチップを載置する側の表面を研磨し
て平坦にすることもできる。
中において９５０℃で３０分間焼成し、スルーホール１
２を備えるセラミック板１０、及び、プレーン層１６、
誘電体層１８，プレーン層２０から成る電源用コンデン
サを形成する（工程（Ｆ））。本実施形態では、誘電体
層１８を焼成により形成するため、酸化チタンバリウム
等の高誘電率材料を用いることができ、大容量のコンデ
ンサを形成することが可能となる。なお、焼成後、セラ
ミック板１０のＩＣチップを載置する側の表面を研磨し
て平坦にすることもできる。
【００２３】(5)次に、プレーン層２０の上に絶縁樹脂
４０αを塗布する（図２に示す工程（Ｇ））。絶縁樹脂
としては、エポキシ、ＢＴ、ポリイミド、オレフィン等
の熱硬化性樹脂、又は、熱硬化性樹脂と熱可塑性樹脂と
の混合物を用いることができる。また、樹脂を塗布する
代わりに、樹脂フィルムを貼り付けることもできる。
４０αを塗布する（図２に示す工程（Ｇ））。絶縁樹脂
としては、エポキシ、ＢＴ、ポリイミド、オレフィン等
の熱硬化性樹脂、又は、熱硬化性樹脂と熱可塑性樹脂と
の混合物を用いることができる。また、樹脂を塗布する
代わりに、樹脂フィルムを貼り付けることもできる。
【００２４】(6)絶縁樹脂４０αを加熱して硬化させ層
間樹脂絶縁層４０とした後、ＣＯ2レーザ、ＹＡＧレー
ザ、エキシマレーザ又はＵＶレーザにより、層間樹脂絶
縁層４０に、プレーン層２０又は配線２２へ至る開口径
１００〜２５０μｍの非貫通孔４０ａを形成する（工程
（Ｇ））。
間樹脂絶縁層４０とした後、ＣＯ2レーザ、ＹＡＧレー
ザ、エキシマレーザ又はＵＶレーザにより、層間樹脂絶
縁層４０に、プレーン層２０又は配線２２へ至る開口径
１００〜２５０μｍの非貫通孔４０ａを形成する（工程
（Ｇ））。
【００２５】(7)デスミヤ処理を施した後、パラジウム
触媒を付与し、無電解めっき液へ浸漬して、層間樹脂絶
縁層４０の表面に均一に厚さ１５μｍの無電解めっき膜
４２を析出させる（工程（Ｉ））。ここでは、無電解め
っきを用いているが、スパッタにより銅、ニッケル等の
金属膜を形成することも可能である。スパッタはコスト
的には不利であるが、樹脂との密着性を改善できる利点
がある。
触媒を付与し、無電解めっき液へ浸漬して、層間樹脂絶
縁層４０の表面に均一に厚さ１５μｍの無電解めっき膜
４２を析出させる（工程（Ｉ））。ここでは、無電解め
っきを用いているが、スパッタにより銅、ニッケル等の
金属膜を形成することも可能である。スパッタはコスト
的には不利であるが、樹脂との密着性を改善できる利点
がある。
【００２６】(8)引き続き、無電解めっき膜４２の表面
に感光性ドライフィルムを張り付け、マスクを載置し
て、露光・現像処理し、厚さ15μｍのめっきレジストレ
ジスト４３を形成する（工程（Ｊ））。そして、セラミ
ック板１０を無電解めっき液に浸漬し、無電解めっき膜
４２を介して電流を流してレジスト４３の非形成部に電
解めっき４４を形成する（工程（Ｋ））。
に感光性ドライフィルムを張り付け、マスクを載置し
て、露光・現像処理し、厚さ15μｍのめっきレジストレ
ジスト４３を形成する（工程（Ｊ））。そして、セラミ
ック板１０を無電解めっき液に浸漬し、無電解めっき膜
４２を介して電流を流してレジスト４３の非形成部に電
解めっき４４を形成する（工程（Ｋ））。
【００２７】(9)そして、レジスト４３を５％KOH で剥
離除去した後、硫酸と過酸化水素混合液でエッチング
し、めっきレジスト下の無電解めっき膜４２を溶解除去
し、無電解めっき４２及び電解銅めっき４４からなる厚
さ１８μｍ（１０〜３０μｍ）の導体回路４８及びバイ
アホール４６を得る（図３に示す工程（Ｌ））。
離除去した後、硫酸と過酸化水素混合液でエッチング
し、めっきレジスト下の無電解めっき膜４２を溶解除去
し、無電解めっき４２及び電解銅めっき４４からなる厚
さ１８μｍ（１０〜３０μｍ）の導体回路４８及びバイ
アホール４６を得る（図３に示す工程（Ｌ））。
【００２８】更に、クロム酸に３分間浸漬して、導体回
路４８間の層間樹脂絶縁層４０の表面を１μｍエッチン
グ処理し、表面のパラジウム触媒を除去する。更に、第
２銅錯体と有機酸とを含有するエッチング液により、導
体回路４８及びバイアホール４６の表面に粗化面（図示
せず）を形成し、さらにその表面にSn置換を行う。
路４８間の層間樹脂絶縁層４０の表面を１μｍエッチン
グ処理し、表面のパラジウム触媒を除去する。更に、第
２銅錯体と有機酸とを含有するエッチング液により、導
体回路４８及びバイアホール４６の表面に粗化面（図示
せず）を形成し、さらにその表面にSn置換を行う。
【００２９】(10)上述した(5)〜(9)の処理を繰り返し、
層間樹脂絶縁層１４０及びバイアホール１４６を形成す
る（工程（Ｍ））。
層間樹脂絶縁層１４０及びバイアホール１４６を形成す
る（工程（Ｍ））。
【００３０】上述したパッケージ基板にはんだバンプを
形成する。基板の両面に、ソルダーレジスト組成物を20
μｍの厚さで塗布し、乾燥処理を行った後、円パターン
（マスクパターン）が描画された厚さ５mmのフォトマス
クフィルム（図示せず）を密着させて載置し、紫外線で
露光し、現像処理する。そしてさらに、加熱処理し、は
んだパッド部分（バイアホールとそのランド部分を含
む）の開口６０ａを有するソルダーレジスト層（厚み20
μｍ）６０を形成する（工程（Ｎ））。
形成する。基板の両面に、ソルダーレジスト組成物を20
μｍの厚さで塗布し、乾燥処理を行った後、円パターン
（マスクパターン）が描画された厚さ５mmのフォトマス
クフィルム（図示せず）を密着させて載置し、紫外線で
露光し、現像処理する。そしてさらに、加熱処理し、は
んだパッド部分（バイアホールとそのランド部分を含
む）の開口６０ａを有するソルダーレジスト層（厚み20
μｍ）６０を形成する（工程（Ｎ））。
【００３１】その後、塩化ニッケル2.3 ×10−１ｍｏｌ
／ｌ、次亜リン酸ナトリウム2.8 ×10−１ｍｏｌ／ｌ、
クエン酸ナトリウム1.6 ×10−１ｍｏｌ／ｌ、からなる
ｐＨ＝４．５の無電解ニッケルめっき液に、20分間浸漬
して、開口部６０ａに厚さ５μｍのニッケルめっき層６
２を形成する。さらに、その基板を、シアン化金カリウ
ム7.6 ×10−３ｍｏｌ／ｌ、塩化アンモニウム1.9 ×10
−１ｍｏｌ／ｌ、クエン酸ナトリウム1.2 ×10−１ｍｏ
ｌ／ｌ、次亜リン酸ナトリウム1.7 ×10−１ｍｏｌ／ｌ
からなる無電解金めっき液に80℃の条件で７．５分間浸
漬して、ニッケルめっき層６２上に厚さ0.03μｍの金め
っき層６４を形成する（工程（Ｏ））。
／ｌ、次亜リン酸ナトリウム2.8 ×10−１ｍｏｌ／ｌ、
クエン酸ナトリウム1.6 ×10−１ｍｏｌ／ｌ、からなる
ｐＨ＝４．５の無電解ニッケルめっき液に、20分間浸漬
して、開口部６０ａに厚さ５μｍのニッケルめっき層６
２を形成する。さらに、その基板を、シアン化金カリウ
ム7.6 ×10−３ｍｏｌ／ｌ、塩化アンモニウム1.9 ×10
−１ｍｏｌ／ｌ、クエン酸ナトリウム1.2 ×10−１ｍｏ
ｌ／ｌ、次亜リン酸ナトリウム1.7 ×10−１ｍｏｌ／ｌ
からなる無電解金めっき液に80℃の条件で７．５分間浸
漬して、ニッケルめっき層６２上に厚さ0.03μｍの金め
っき層６４を形成する（工程（Ｏ））。
【００３２】そして、ソルダーレジスト層６０の開口部
６０ａに、半田ペーストを充填する（図示せず）。その
後、開口部６２に充填された半田を 200℃でリフローす
ることにより、半田バンプ（半田体）６６を形成する
（図４参照）。
６０ａに、半田ペーストを充填する（図示せず）。その
後、開口部６２に充填された半田を 200℃でリフローす
ることにより、半田バンプ（半田体）６６を形成する
（図４参照）。
【００３３】次に、該パッケージ基板へのＩＣチップの
載置及び、ドータボードへの取り付けについて、図５を
参照して説明する。完成したパッケージ基板１００の半
田バンプ６６にＩＣチップ７０の半田パッド７２が対応
するように、ＩＣチップ７０を載置し、リフローを行う
ことで、ＩＣチップ７０の取り付けを行う。同様に、パ
ッケージ基板１００の半田バンプ６６にドータボード８
０のパッド８２をリフローすることで、ドータボード８
０へパッケージ基板１００を取り付ける。
載置及び、ドータボードへの取り付けについて、図５を
参照して説明する。完成したパッケージ基板１００の半
田バンプ６６にＩＣチップ７０の半田パッド７２が対応
するように、ＩＣチップ７０を載置し、リフローを行う
ことで、ＩＣチップ７０の取り付けを行う。同様に、パ
ッケージ基板１００の半田バンプ６６にドータボード８
０のパッド８２をリフローすることで、ドータボード８
０へパッケージ基板１００を取り付ける。
【００３４】引き続き、本発明の第２実施形態に係るパ
ッケージ基板について、図７を参照して説明する。第２
実施形態のパッケージ基板は、上述した第１実施形態と
ほぼ同様である。但し、この第２実施形態のパッケージ
基板では、ドータボード側に導電性ピン１６６が配設さ
れ、該導電性ピン１６６を介してドータボードとの接続
を取るように形成されている。図７では、導電性ピン１
６６は、突起物のあるＴ型であるが、一般に使用されて
いるＴ型ピンを用いてもよい。材質は４２アロイなどの
合金がよい。
ッケージ基板について、図７を参照して説明する。第２
実施形態のパッケージ基板は、上述した第１実施形態と
ほぼ同様である。但し、この第２実施形態のパッケージ
基板では、ドータボード側に導電性ピン１６６が配設さ
れ、該導電性ピン１６６を介してドータボードとの接続
を取るように形成されている。図７では、導電性ピン１
６６は、突起物のあるＴ型であるが、一般に使用されて
いるＴ型ピンを用いてもよい。材質は４２アロイなどの
合金がよい。
【００３５】上述した第１、第２実施形態では、セラミ
ック板１０の下側のコンデンサを電源用に用いたが、こ
のコンデンサをアースに用いることも可能である。更
に、この実施形態では、パッケージ基板の内層のみにコ
ンデンサを配置したが、パッケージ基板の表面にチップ
コンデンサを配設することも可能である。
ック板１０の下側のコンデンサを電源用に用いたが、こ
のコンデンサをアースに用いることも可能である。更
に、この実施形態では、パッケージ基板の内層のみにコ
ンデンサを配置したが、パッケージ基板の表面にチップ
コンデンサを配設することも可能である。
【００３６】
【発明の効果】本発明の構造のパッケージ基板により、
コンデンサが内蔵されるためにＩＣチップとコンデンサ
と電源との距離が短くなり、大容量の電力を瞬間的にＩ
Ｃチップへの供給が可能となり、かつ、熱膨張係数が整
合されるために、層間樹脂絶縁層でのクラックが生じ難
い。故に、信頼性が向上される。また、セラミック基板
上にＩＣチップが配置されているので、ＩＣチップから
放出される熱もセラミック基板からも拡散されるので、
セラミック基板と樹脂層との界面付近でのクラックや剥
離も防止される。
コンデンサが内蔵されるためにＩＣチップとコンデンサ
と電源との距離が短くなり、大容量の電力を瞬間的にＩ
Ｃチップへの供給が可能となり、かつ、熱膨張係数が整
合されるために、層間樹脂絶縁層でのクラックが生じ難
い。故に、信頼性が向上される。また、セラミック基板
上にＩＣチップが配置されているので、ＩＣチップから
放出される熱もセラミック基板からも拡散されるので、
セラミック基板と樹脂層との界面付近でのクラックや剥
離も防止される。
【図１】本発明の第１実施形態に係るパッケージ基板の
製造工程図である。
製造工程図である。
【図２】本発明の第１実施形態に係るパッケージ基板の
製造工程図である。
製造工程図である。
【図３】本発明の第１実施形態に係るパッケージ基板の
製造工程図である。
製造工程図である。
【図４】本発明の第１実施形態に係るパッケージ基板の
断面図である。
断面図である。
【図５】本発明の第１実施形態に係るパッケージ基板の
断面図である。
断面図である。
【図６】図４に示すパッケージ基板のＸ−Ｘ横断面図で
ある。
ある。
【図７】本発明の第２実施形態に係るパッケージ基板の
断面図である。
断面図である。
【図８】従来技術に係るパッケージ基板の断面図であ
る。
る。
１０ セラミック板 １０ａ 通孔 １２ スルーホール １４ プレーン層 １６ 配線 １８ 誘電体層 ２０ プレーン層 ２２ 配線 ４０ 層間樹脂絶縁層 ４０ａ 非貫通孔 ４２ 無電解めっき膜 ４３ レジスト ４４ 電解めっき ４６ バイアホール ４８ 導体回路 ６０ ソルダーレジスト ６０ａ 開口部 ６２ ニッケルめっき膜 ６４ 金めっき膜 ６６ 半田バンプ ７０ ＩＣチップ ７２ パッド ８０ ドータボード ８２ パッド １４０ 樹脂層 １４６ バイアホール １６６ 導電性ピン
フロントページの続き Ｆターム(参考） 4E351 AA07 BB01 BB03 BB22 BB26 BB31 BB33 BB35 BB49 CC12 CC22 DD05 DD11 DD42 DD43 DD52 EE01 GG06 GG07 5E346 AA23 AA25 AA43 BB07 BB11 CC09 CC17 CC21 CC39 CC57 DD03 DD07 DD13 DD25 DD32 DD45 EE31 EE34 FF03 FF18 FF22 GG04 GG06 GG07 GG08 GG15 GG17 GG19 GG22 GG28 HH02 HH05 HH06 HH25 HH26 HH31
Claims (3)
- 【請求項１】 セラミック板上に、層間樹脂絶縁層及び
配線層をビルドアップしてなるパッケージ基板であっ
て、 前記セラミック板上にＩＣチップへの接続用のバンプを
配設し、 前記層間樹脂絶縁層上の配線層に外部基板への接続用の
バンプ又はピンを配設し、 前記セラミック板と前記層間樹脂絶縁層との間に、誘電
体層を介在させた１対のプレーン層から成るコンデンサ
を配設したことを特徴とするパッケージ基板。 - 【請求項２】 前記コンデンサを電源用のコンデンサと
したことを特徴とする請求項１のパッケージ基板。 - 【請求項３】 前記誘電体層が、酸化チタン塩あるいは
ペロスカイト系材料で形成されてなることを特徴とする
請求項１又は２のパッケージ基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17982499A JP4090151B2 (ja) | 1999-06-25 | 1999-06-25 | パッケージ基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17982499A JP4090151B2 (ja) | 1999-06-25 | 1999-06-25 | パッケージ基板 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001007250A true JP2001007250A (ja) | 2001-01-12 |
| JP4090151B2 JP4090151B2 (ja) | 2008-05-28 |
Family
ID=16072542
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17982499A Expired - Fee Related JP4090151B2 (ja) | 1999-06-25 | 1999-06-25 | パッケージ基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4090151B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005353868A (ja) * | 2004-06-11 | 2005-12-22 | Dt Circuit Technology Co Ltd | キャパシタ内蔵配線板、配線板内蔵型キャパシタ素子 |
| EP1699277A1 (en) * | 2003-12-26 | 2006-09-06 | Murata Manufacturing Co., Ltd. | Ceramic multilayer substrate |
| JP2008112790A (ja) * | 2006-10-30 | 2008-05-15 | Shinko Electric Ind Co Ltd | 半導体パッケージおよびその製造方法 |
| WO2009119745A1 (ja) * | 2008-03-28 | 2009-10-01 | 日本電気株式会社 | 配線基板、半導体パッケージおよび配線基板の製造方法 |
-
1999
- 1999-06-25 JP JP17982499A patent/JP4090151B2/ja not_active Expired - Fee Related
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1699277A1 (en) * | 2003-12-26 | 2006-09-06 | Murata Manufacturing Co., Ltd. | Ceramic multilayer substrate |
| JPWO2005067359A1 (ja) * | 2003-12-26 | 2007-07-26 | 株式会社村田製作所 | セラミック多層基板 |
| EP1699277A4 (en) * | 2003-12-26 | 2007-08-15 | Murata Manufacturing Co | CERAMIC MULTILAYER SUBSTRATE |
| US7649252B2 (en) | 2003-12-26 | 2010-01-19 | Murata Manufacturing Co., Ltd. | Ceramic multilayer substrate |
| JP2005353868A (ja) * | 2004-06-11 | 2005-12-22 | Dt Circuit Technology Co Ltd | キャパシタ内蔵配線板、配線板内蔵型キャパシタ素子 |
| JP4515160B2 (ja) * | 2004-06-11 | 2010-07-28 | 大日本印刷株式会社 | キャパシタ内蔵配線板、配線板内蔵型キャパシタ素子 |
| JP2008112790A (ja) * | 2006-10-30 | 2008-05-15 | Shinko Electric Ind Co Ltd | 半導体パッケージおよびその製造方法 |
| US7619316B2 (en) | 2006-10-30 | 2009-11-17 | Shinko Electric Industries Co., Ltd. | Semiconductor package and method for manufacturing the same |
| US7923302B2 (en) | 2006-10-30 | 2011-04-12 | Shinko Electric Industries Co., Ltd. | Method for manufacturing a semiconductor package |
| WO2009119745A1 (ja) * | 2008-03-28 | 2009-10-01 | 日本電気株式会社 | 配線基板、半導体パッケージおよび配線基板の製造方法 |
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|---|---|
| JP4090151B2 (ja) | 2008-05-28 |
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