JP2001274172A - 横型バイポーラトランジスタおよびその製造方法 - Google Patents
横型バイポーラトランジスタおよびその製造方法Info
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- H—ELECTRICITY
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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-
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Abstract
(57)【要約】
【課題】 駆動電流増大し、電流増幅率および遮断周波
数を向上した横形バイポーラトランジスタを提供する。 【解決手段】 半導体基板１１の表面に素子分離用絶縁
層に囲まれた素子領域１３が形成され、この素子領域１
３内に、前記半導体基板１１の表面から所定の深さにベ
ース領域１５が形成されている。このベース領域１５内
には、前記半導体基板１１の表面から前記ベース領域１
５より浅い部分にコアー絶縁層２５が形成されている。
このコアー絶縁層２５の周囲にはエミッタ領域２６が形
成されている。このエミッタ領域２６に対して所定の間
隔をおいてコレクタ領域１７が形成されている。エミッ
タ領域２６はコアー絶縁層２５によりその底面積が減少
するため、接合容量が減少し、これによって遮断周波数
が向上するとともに、エミッタ領域２６の側面積の拡大
により、エミッタ注入効率が向上し、駆動電流及び電流
増幅率が向上する。
数を向上した横形バイポーラトランジスタを提供する。 【解決手段】 半導体基板１１の表面に素子分離用絶縁
層に囲まれた素子領域１３が形成され、この素子領域１
３内に、前記半導体基板１１の表面から所定の深さにベ
ース領域１５が形成されている。このベース領域１５内
には、前記半導体基板１１の表面から前記ベース領域１
５より浅い部分にコアー絶縁層２５が形成されている。
このコアー絶縁層２５の周囲にはエミッタ領域２６が形
成されている。このエミッタ領域２６に対して所定の間
隔をおいてコレクタ領域１７が形成されている。エミッ
タ領域２６はコアー絶縁層２５によりその底面積が減少
するため、接合容量が減少し、これによって遮断周波数
が向上するとともに、エミッタ領域２６の側面積の拡大
により、エミッタ注入効率が向上し、駆動電流及び電流
増幅率が向上する。
Description
【０００１】
【発明の属する技術分野】本発明はバイＣＭＯＳあるい
はＣＭＯＳ集積回路に用いられるバイポーラトランジス
タに関し、特に、横形バイポーラトランジスタに関する
ものである。
はＣＭＯＳ集積回路に用いられるバイポーラトランジス
タに関し、特に、横形バイポーラトランジスタに関する
ものである。
【０００２】
【従来の技術】横形バイポーラトランジスタは、アナロ
グ回路で用いられる縦型バイポーラトランジスタに比べ
て製造プロセスにおけるステップ数が少なく、低コスト
で製造できるため、バイＣＭＯＳあるいはＣＭＯＳ集積
回路において電源回路や高周波増幅素子として用いられ
ている。
グ回路で用いられる縦型バイポーラトランジスタに比べ
て製造プロセスにおけるステップ数が少なく、低コスト
で製造できるため、バイＣＭＯＳあるいはＣＭＯＳ集積
回路において電源回路や高周波増幅素子として用いられ
ている。
【０００３】図1に従来の横形バイポーラトランジスタ
の構造を示す。図１（Ａ）は平面図であり、図１（Ｂ）
は図１（Ａ）の一点鎖線Ａ−Ａ´に沿う断面図ある。こ
こでは一例としてＰＮＰ型トランジスタを示している。
の構造を示す。図１（Ａ）は平面図であり、図１（Ｂ）
は図１（Ａ）の一点鎖線Ａ−Ａ´に沿う断面図ある。こ
こでは一例としてＰＮＰ型トランジスタを示している。
【０００４】Ｐ型の半導体基板１１には、その表面から
所定の深さに形成された素子分離用の絶縁層１２に周囲
が囲われた、正方形の素子領域１３と長方形の細長いベ
ースコンタクト領域１４が形成されている。素子領域１
３およびベースコンタクト領域１４内には、その全体に
Ｎ型のベース領域１５が形成されている。ベース領域１
５は、図１（Ｂ）に示されるように、半導体基板１１の
表面から絶縁層１２の厚さより深く形成され、その下端
部は絶縁層１２の底面にも回り込み、全体として一つの
ウェル領域を形成している。
所定の深さに形成された素子分離用の絶縁層１２に周囲
が囲われた、正方形の素子領域１３と長方形の細長いベ
ースコンタクト領域１４が形成されている。素子領域１
３およびベースコンタクト領域１４内には、その全体に
Ｎ型のベース領域１５が形成されている。ベース領域１
５は、図１（Ｂ）に示されるように、半導体基板１１の
表面から絶縁層１２の厚さより深く形成され、その下端
部は絶縁層１２の底面にも回り込み、全体として一つの
ウェル領域を形成している。
【０００５】次に、素子領域１３の中心部には、図１
（Ａ）に示されるように、正方形のＰ型のエミッタ領域
１６が形成されている。このエミッタ領域１６は図１
（Ｂ）に示されるように、半導体基板１１の表面から絶
縁層１２の厚さより浅い部分に形成されている。したが
って、Ｐ型のエミッタ領域１６はＮ型ベース領域１２内
に形成されている。また、エミッタ領域１６の周囲の素
子領域１３内には、所定の間隙を持ってＰ型のコレクタ
領域１７が形成されている。コレクタ領域１７もエミッ
タ領域１６とほぼ同じ厚さでＮ型ベース領域１２内に形
成されている。
（Ａ）に示されるように、正方形のＰ型のエミッタ領域
１６が形成されている。このエミッタ領域１６は図１
（Ｂ）に示されるように、半導体基板１１の表面から絶
縁層１２の厚さより浅い部分に形成されている。したが
って、Ｐ型のエミッタ領域１６はＮ型ベース領域１２内
に形成されている。また、エミッタ領域１６の周囲の素
子領域１３内には、所定の間隙を持ってＰ型のコレクタ
領域１７が形成されている。コレクタ領域１７もエミッ
タ領域１６とほぼ同じ厚さでＮ型ベース領域１２内に形
成されている。
【０００６】このようにベース領域１５、エミッタ領域
１６およびコレクタ領域１７が形成された半導体基板１
１の表面には、表面保護用の酸化膜１８が形成され、ベ
ース領域１５、エミッタ領域１６およびコレクタ領域１
７が形成された部分にコンタクトホールが形成され、こ
れらのコンタクトホールを介してベース電極１９、エミ
ッタ電極２０およびコレクタ電極２１が形成されてい
る。
１６およびコレクタ領域１７が形成された半導体基板１
１の表面には、表面保護用の酸化膜１８が形成され、ベ
ース領域１５、エミッタ領域１６およびコレクタ領域１
７が形成された部分にコンタクトホールが形成され、こ
れらのコンタクトホールを介してベース電極１９、エミ
ッタ電極２０およびコレクタ電極２１が形成されてい
る。
【０００７】このような構造の従来の横形ＰＮＰトラン
ジスタの動作について述べる。
ジスタの動作について述べる。
【０００８】エミッタ領域１６から注入されたキャリア
はべ一ス領域１５内を拡散してコレクタ領域１７に達す
る。エミッタ／ベース接合面は、エミッタ領域１６の側
面および底面からなるが、横形ＰＮＰトランジスタの動
作に主に寄与するのはコレクタ領域１７と対向する側面
領域である。即ちエミッタから注入された電流値Ｉはエ
ミッタ領域１６の側面からコレクタ領域１７に流れる電
流値ＩＬとエミッタ領域１６の底面からベ一ス領域１５
内を拡散してベース電極１９に流れる電流値ＩＶとの和
である。しかしこれらの電流値ＩＬとＩＶのうち、電流
値ＩＶはベ一ス領域１５内において再結合し、べ一ス電
流となるため、トランジスタの動作に寄与するのは横方
向成分ＩＬである。
はべ一ス領域１５内を拡散してコレクタ領域１７に達す
る。エミッタ／ベース接合面は、エミッタ領域１６の側
面および底面からなるが、横形ＰＮＰトランジスタの動
作に主に寄与するのはコレクタ領域１７と対向する側面
領域である。即ちエミッタから注入された電流値Ｉはエ
ミッタ領域１６の側面からコレクタ領域１７に流れる電
流値ＩＬとエミッタ領域１６の底面からベ一ス領域１５
内を拡散してベース電極１９に流れる電流値ＩＶとの和
である。しかしこれらの電流値ＩＬとＩＶのうち、電流
値ＩＶはベ一ス領域１５内において再結合し、べ一ス電
流となるため、トランジスタの動作に寄与するのは横方
向成分ＩＬである。
【０００９】
【発明が解決しようとする課題】横形トランジスタの電
流増幅率ｈＦＥを高めるためには、トランジスタの動作
に寄与しないエミッタ領域１６の底面からベ一ス領域１
５内を拡散してベース電極１９に流れる電流値ＩＶを減
少させるために、エミッタ領域１６底面の面積を小さく
すればよい。しかしエミッタ領域１６底面の面積縮小
は、同時に、エミッタ領域１６の周囲長を減少させ、側
面の面積も減少させる。したがって、電流増幅率自体は
向上することはできても、エミッタ領域１６からコレク
タ領域１７に流れる電流値ＩＬの絶対値も減少する結果
となる。
流増幅率ｈＦＥを高めるためには、トランジスタの動作
に寄与しないエミッタ領域１６の底面からベ一ス領域１
５内を拡散してベース電極１９に流れる電流値ＩＶを減
少させるために、エミッタ領域１６底面の面積を小さく
すればよい。しかしエミッタ領域１６底面の面積縮小
は、同時に、エミッタ領域１６の周囲長を減少させ、側
面の面積も減少させる。したがって、電流増幅率自体は
向上することはできても、エミッタ領域１６からコレク
タ領域１７に流れる電流値ＩＬの絶対値も減少する結果
となる。
【００１０】例えば、エミッタ領域１６の面積が３μｍ
２程度で、電流増幅率ｈＦＥが１００の場合、コレクタ
電流は１〜１０μＡ程度しか得られない。このようにト
ランジスタのコレクタ電流の絶対値が減少することは、
トランジスタを電源回路に使用する場合には十分な電流
容量を得ることができず、負荷駆動能力の小さな電源回
路しか得られないという問題を生ずる。
２程度で、電流増幅率ｈＦＥが１００の場合、コレクタ
電流は１〜１０μＡ程度しか得られない。このようにト
ランジスタのコレクタ電流の絶対値が減少することは、
トランジスタを電源回路に使用する場合には十分な電流
容量を得ることができず、負荷駆動能力の小さな電源回
路しか得られないという問題を生ずる。
【００１１】また、横型トランジスタを高周波増幅素子
として用いる場合、遮断周波数ｆＴが高いことが望まし
い。ところで高周波増幅素子としてのトランジスタの遮
断周波数ｆＴ決定する要素の一つに接合寄生容量があ
る。横形トランジスタのエミッタ領域１６の底面部分は
トランジスタ動作に対しては主たる寄与はせず、エミッ
タ／ベース接合間の寄生容量として遮断周波数を低下さ
せる働きをする。縦型トランジスタでは現在１０〜３０
ＧＨｚという高い遮断周波数が実現されているのに対し
て、横型トランジスタにおいては高々２００ＭＨｚ程度
しか実現されていない。
として用いる場合、遮断周波数ｆＴが高いことが望まし
い。ところで高周波増幅素子としてのトランジスタの遮
断周波数ｆＴ決定する要素の一つに接合寄生容量があ
る。横形トランジスタのエミッタ領域１６の底面部分は
トランジスタ動作に対しては主たる寄与はせず、エミッ
タ／ベース接合間の寄生容量として遮断周波数を低下さ
せる働きをする。縦型トランジスタでは現在１０〜３０
ＧＨｚという高い遮断周波数が実現されているのに対し
て、横型トランジスタにおいては高々２００ＭＨｚ程度
しか実現されていない。
【００１２】このように、横形トランジスタの負荷駆動
能力と遮断周波数とはトレードオフの関係にあり、大き
な電流を取り出すためにエミッタ面積を大きくすると寄
生容量の増加のために遮断周波数は低下する。簡単な近
似では、エミッタ領域底面積を２倍とすると、エミッタ
/ベース接合の寄生容量は４倍となる。
能力と遮断周波数とはトレードオフの関係にあり、大き
な電流を取り出すためにエミッタ面積を大きくすると寄
生容量の増加のために遮断周波数は低下する。簡単な近
似では、エミッタ領域底面積を２倍とすると、エミッタ
/ベース接合の寄生容量は４倍となる。
【００１３】したがって、本発明の目的は、負荷駆動能
力と遮断周波数をともに向上させた横形トランジスタを
提供することにある。
力と遮断周波数をともに向上させた横形トランジスタを
提供することにある。
【００１４】また、本発明の目的は、負荷駆動能力を維
持した状態で、電流増幅率と遮断周波数をともに向上さ
せた横形トランジスタを提供することにある。
持した状態で、電流増幅率と遮断周波数をともに向上さ
せた横形トランジスタを提供することにある。
【００１５】さらに、本発明の目的は、上記の目的を高
い集積度と安価な製造コストにより実現することにあ
る。
い集積度と安価な製造コストにより実現することにあ
る。
【００１６】
【課題を解決するための手段】本発明の横型バイポーラ
トランジスタは、半導体基板表面に形成され、素子分離
用絶縁層に囲まれた素子領域と、この素子領域内形成さ
れ、前記半導体基板表面から所定の深さを有するベース
領域と、このベース領域内に形成され、前記半導体基板
表面からの深さが前記ベース領域より浅いコアー絶縁層
と、このコアー絶縁層の周囲に形成され、その深さが前
記コアー絶縁層より浅いエミッタ領域と、このエミッタ
領域に対して所定の間隔をおいた前記ベース領域内に形
成され、前記コアー絶縁層より浅いコレクタ領域とから
構成されることを特徴とするのである。
トランジスタは、半導体基板表面に形成され、素子分離
用絶縁層に囲まれた素子領域と、この素子領域内形成さ
れ、前記半導体基板表面から所定の深さを有するベース
領域と、このベース領域内に形成され、前記半導体基板
表面からの深さが前記ベース領域より浅いコアー絶縁層
と、このコアー絶縁層の周囲に形成され、その深さが前
記コアー絶縁層より浅いエミッタ領域と、このエミッタ
領域に対して所定の間隔をおいた前記ベース領域内に形
成され、前記コアー絶縁層より浅いコレクタ領域とから
構成されることを特徴とするのである。
【００１７】また、本発明の横型バイポーラトランジス
タにおいては、前記エミッタ領域は前記コアー絶縁層に
よりその側面の面積に対しその底面の面積が減少させら
れることを特徴とするものである。
タにおいては、前記エミッタ領域は前記コアー絶縁層に
よりその側面の面積に対しその底面の面積が減少させら
れることを特徴とするものである。
【００１８】さらに、本発明の横型バイポーラトランジ
スタにおいては、前記エミッタ領域は前記素子領域のほ
ぼ中央に前記素子分離用絶縁層から分離して配置されて
いることを特徴とするものである。
スタにおいては、前記エミッタ領域は前記素子領域のほ
ぼ中央に前記素子分離用絶縁層から分離して配置されて
いることを特徴とするものである。
【００１９】さらに、本発明の横型バイポーラトランジ
スタにおいては、前記コアー絶縁層の周囲に形成された
エミッタ領域を含む前記半導体基板表面には表面保護膜
が積層され、この表面保護膜には前記コアー絶縁層とそ
の周囲に形成されたエミッタ領域を露出するようにコン
タクトホールが形成され、このコンタクトホールを介し
てエミッタ電極が前記エミッタ領域に接触するように構
成されていることを特徴とするものである。
スタにおいては、前記コアー絶縁層の周囲に形成された
エミッタ領域を含む前記半導体基板表面には表面保護膜
が積層され、この表面保護膜には前記コアー絶縁層とそ
の周囲に形成されたエミッタ領域を露出するようにコン
タクトホールが形成され、このコンタクトホールを介し
てエミッタ電極が前記エミッタ領域に接触するように構
成されていることを特徴とするものである。
【００２０】さらに、本発明の横型バイポーラトランジ
スタにおいては、前記素子領域近傍の半導体基板表面に
は、前記素子分離用絶縁層に囲まれたベースコンタクト
領域が形成されており、このベースコンタクト領域には
前記ベース領域が前記素子分離用絶縁層の下部を経由し
て延長配置されていることを特徴とするものである。
スタにおいては、前記素子領域近傍の半導体基板表面に
は、前記素子分離用絶縁層に囲まれたベースコンタクト
領域が形成されており、このベースコンタクト領域には
前記ベース領域が前記素子分離用絶縁層の下部を経由し
て延長配置されていることを特徴とするものである。
【００２１】さらに、本発明の横型バイポーラトランジ
スタにおいては、前記コレクタ領域は、前記エミッタ領
域の周囲の素子領域周辺部に、前記エミッタ領域から所
定の間隔をおいて配置されており、このコレクタ領域上
には、前記表面保護膜を介して複数個のコレクタ電極が
設けられていることを特徴とするものである。
スタにおいては、前記コレクタ領域は、前記エミッタ領
域の周囲の素子領域周辺部に、前記エミッタ領域から所
定の間隔をおいて配置されており、このコレクタ領域上
には、前記表面保護膜を介して複数個のコレクタ電極が
設けられていることを特徴とするものである。
【００２２】さらに、本発明の横型バイポーラトランジ
スタにおいては、前記ベースコンタクト領域上には、前
記表面保護膜を介して複数個のベース電極が設けられて
いることを特徴とするものである。
スタにおいては、前記ベースコンタクト領域上には、前
記表面保護膜を介して複数個のベース電極が設けられて
いることを特徴とするものである。
【００２３】さらに、本発明の横型バイポーラトランジ
スタにおいては、前記素子領域、この素子領域のほぼ中
央部に配置された前記コアー絶縁層、このコアー絶縁層
周囲に形成された前記エミッタ領域及び前記コレクタ領
域は、それらの平面形状がほぼ矩形であることを特徴と
するものである。
スタにおいては、前記素子領域、この素子領域のほぼ中
央部に配置された前記コアー絶縁層、このコアー絶縁層
周囲に形成された前記エミッタ領域及び前記コレクタ領
域は、それらの平面形状がほぼ矩形であることを特徴と
するものである。
【００２４】さらに、本発明の横型バイポーラトランジ
スタにおいては、前記コアー絶縁層は前記素子分離用絶
縁層とほぼ同じ材料により構成され、また、前記半導体
基板表面からほぼ同じ深さまたはより深く形成されてい
ることを特徴とするものである。
スタにおいては、前記コアー絶縁層は前記素子分離用絶
縁層とほぼ同じ材料により構成され、また、前記半導体
基板表面からほぼ同じ深さまたはより深く形成されてい
ることを特徴とするものである。
【００２５】さらに、本発明の横型バイポーラトランジ
スタにおいては、前記ベース領域は、前記半導体基板と
異なる導電型のウェル領域であることを特徴とするもの
である。
スタにおいては、前記ベース領域は、前記半導体基板と
異なる導電型のウェル領域であることを特徴とするもの
である。
【００２６】さらに、本発明の横型バイポーラトランジ
スタにおいては、前記コアー絶縁層の周囲に形成された
エミッタ領域を含む前記半導体基板表面には表面保護膜
が積層され、この表面保護膜には前記コアー絶縁層の周
囲に形成されたエミッタ領域上部に複数個のコンタクト
ホールが形成され、これらのコンタクトホールを介して
複数個のエミッタ電極が前記エミッタ領域に接触するよ
うに設けられていることを特徴とするものである。
スタにおいては、前記コアー絶縁層の周囲に形成された
エミッタ領域を含む前記半導体基板表面には表面保護膜
が積層され、この表面保護膜には前記コアー絶縁層の周
囲に形成されたエミッタ領域上部に複数個のコンタクト
ホールが形成され、これらのコンタクトホールを介して
複数個のエミッタ電極が前記エミッタ領域に接触するよ
うに設けられていることを特徴とするものである。
【００２７】さらに、本発明の横型バイポーラトランジ
スタにおいては、前記複数個のエミッタ電極はその一部
が前記コアー絶縁層上あるいはこれに近接した位置に配
置されていることを特徴とするものである。
スタにおいては、前記複数個のエミッタ電極はその一部
が前記コアー絶縁層上あるいはこれに近接した位置に配
置されていることを特徴とするものである。
【００２８】また、本発明の横型バイポーラトランジス
タは、半導体基板表面に形成され、素子分離用絶縁層に
囲まれた素子領域と、この素子領域内に形成され、前記
半導体基板表面から所定の深さを有するベース領域と、
このベース領域内に形成され、前記半導体基板表面から
の深さが前記ベース領域より浅く、かつ、一端が前記素
子分離用絶縁層に接続され、他端が前記素子領域内に延
長されたコアー絶縁層と、このコアー絶縁層の周囲に形
成され、前記コアー絶縁層より浅いエミッタ領域と、こ
のエミッタ領域に対して所定の間隔をおいた前記ベース
領域内形成され、前記コアー絶縁層より浅いコレクタ領
域とから構成されることを特徴とするものである。
タは、半導体基板表面に形成され、素子分離用絶縁層に
囲まれた素子領域と、この素子領域内に形成され、前記
半導体基板表面から所定の深さを有するベース領域と、
このベース領域内に形成され、前記半導体基板表面から
の深さが前記ベース領域より浅く、かつ、一端が前記素
子分離用絶縁層に接続され、他端が前記素子領域内に延
長されたコアー絶縁層と、このコアー絶縁層の周囲に形
成され、前記コアー絶縁層より浅いエミッタ領域と、こ
のエミッタ領域に対して所定の間隔をおいた前記ベース
領域内形成され、前記コアー絶縁層より浅いコレクタ領
域とから構成されることを特徴とするものである。
【００２９】さらに、本発明の横型バイポーラトランジ
スタにおいては、前記素子領域は、前記コアー絶縁層の
周囲にＵ字形に形成されていることを特徴とするもので
ある。
スタにおいては、前記素子領域は、前記コアー絶縁層の
周囲にＵ字形に形成されていることを特徴とするもので
ある。
【００３０】さらに、本発明の横型バイポーラトランジ
スタにおいては、前記素子領域近傍の半導体基板表面に
は、前記素子分離用絶縁層に囲まれたベースコンタクト
領域が形成されており、このベースコンタクト領域には
前記ベース領域が前記素子分離用絶縁層の下部を経由し
て延長配置されていることを特徴とするものである。
スタにおいては、前記素子領域近傍の半導体基板表面に
は、前記素子分離用絶縁層に囲まれたベースコンタクト
領域が形成されており、このベースコンタクト領域には
前記ベース領域が前記素子分離用絶縁層の下部を経由し
て延長配置されていることを特徴とするものである。
【００３１】さらに、本発明の横型バイポーラトランジ
スタにおいては、前記ベースコンタクト領域は、前記素
子領域を囲むようにＵ字形に配置されていることを特徴
とするものである。
スタにおいては、前記ベースコンタクト領域は、前記素
子領域を囲むようにＵ字形に配置されていることを特徴
とするものである。
【００３２】さらに、本発明の横型バイポーラトランジ
スタにおいては、前記コアー絶縁層の周囲に形成された
エミッタ領域及びコレクタ領域を含む前記半導体基板表
面には表面保護膜が積層され、この表面保護膜には前記
コアー絶縁層の周囲に形成されたエミッタ領域およびコ
レクタ領域の上部に複数個のコンタクトホールが形成さ
れ、これらのコンタクトホールを介して複数個のエミッ
タ電極が前記エミッタ領域接触するように設けられ、前
記コンタクトホールを介して複数個のコレクタ電極が前
記コレクタ領域に接触するように設けられていることを
特徴とするものである。
スタにおいては、前記コアー絶縁層の周囲に形成された
エミッタ領域及びコレクタ領域を含む前記半導体基板表
面には表面保護膜が積層され、この表面保護膜には前記
コアー絶縁層の周囲に形成されたエミッタ領域およびコ
レクタ領域の上部に複数個のコンタクトホールが形成さ
れ、これらのコンタクトホールを介して複数個のエミッ
タ電極が前記エミッタ領域接触するように設けられ、前
記コンタクトホールを介して複数個のコレクタ電極が前
記コレクタ領域に接触するように設けられていることを
特徴とするものである。
【００３３】さらに、本発明の横型バイポーラトランジ
スタにおいては、前記各エミッタ電極は、その一部が前
記コアー絶縁層上あるいはこれに近接した位置に配置さ
れていることを特徴とするものである。
スタにおいては、前記各エミッタ電極は、その一部が前
記コアー絶縁層上あるいはこれに近接した位置に配置さ
れていることを特徴とするものである。
【００３４】さらに、本発明の横型バイポーラトランジ
スタにおいては、前記各コレクタ電極は、その一部が前
記素子分離用絶縁層上あるいはこれに近接した位置に配
置されていることを特徴とするものである。
スタにおいては、前記各コレクタ電極は、その一部が前
記素子分離用絶縁層上あるいはこれに近接した位置に配
置されていることを特徴とするものである。
【００３５】さらに、本発明の横型バイポーラトランジ
スタにおいては、前記ベースコンタクト領域上には、前
記表面保護膜を介して複数個のベース電極が設けられて
いることを特徴とするものである。
スタにおいては、前記ベースコンタクト領域上には、前
記表面保護膜を介して複数個のベース電極が設けられて
いることを特徴とするものである。
【００３６】さらに、本発明の横型バイポーラトランジ
スタにおいては、前記素子領域はその平面形状がほぼ矩
形であり、この素子領域内に一端が延長配置された前記
コアー絶縁層は、その平面形状がほぼ矩形であることを
特徴とするものである。
スタにおいては、前記素子領域はその平面形状がほぼ矩
形であり、この素子領域内に一端が延長配置された前記
コアー絶縁層は、その平面形状がほぼ矩形であることを
特徴とするものである。
【００３７】さらに、本発明の横型バイポーラトランジ
スタにおいては、前記コアー絶縁層は前記素子分離用絶
縁層とほぼ同じ材料により構成され、また、前記半導体
基板表面からほぼ同じ深さまたはより深く形成されてい
ることを特徴とするものである。
スタにおいては、前記コアー絶縁層は前記素子分離用絶
縁層とほぼ同じ材料により構成され、また、前記半導体
基板表面からほぼ同じ深さまたはより深く形成されてい
ることを特徴とするものである。
【００３８】さらに、本発明の横型バイポーラトランジ
スタにおいては、 前記ベース領域は、前記半導体基板
と異なる導電型のウェル領域であることを特徴とするも
のである。
スタにおいては、 前記ベース領域は、前記半導体基板
と異なる導電型のウェル領域であることを特徴とするも
のである。
【００３９】本発明の横型バイポーラトランジスタの製
造方法は、半導体基板表面に素子領域、ベースコンタク
ト領域および前記素子領域内に配置されるコアー絶縁層
領域を覆うマスクパターンを形成する工程と、このマス
クパターンを介して前記半導体基板表面をエッチングす
る工程と、前記マスクパターンを除去した後、前記半導
体基板表面に酸化膜を堆積する工程と、この酸化膜を表
面から研磨して、前記半導体基板表面を露出することに
より、前記エッチング工程によりエッチングにされた部
分に素子分離用絶縁層および前記コアー絶縁層を残存形
成する研磨工程と、この工程により形成された前記素子
分離用絶縁層に囲まれた前記素子領域およびベースコン
タクト領域に前記半導体基板表面から所定の深さの領域
に第１導電型のウェル領域を形成す工程と、このウェル
領域内に第２導電型のエミッタ領域及びコレクタ領域を
形成する工程とを備えたことを特徴とするものである。
造方法は、半導体基板表面に素子領域、ベースコンタク
ト領域および前記素子領域内に配置されるコアー絶縁層
領域を覆うマスクパターンを形成する工程と、このマス
クパターンを介して前記半導体基板表面をエッチングす
る工程と、前記マスクパターンを除去した後、前記半導
体基板表面に酸化膜を堆積する工程と、この酸化膜を表
面から研磨して、前記半導体基板表面を露出することに
より、前記エッチング工程によりエッチングにされた部
分に素子分離用絶縁層および前記コアー絶縁層を残存形
成する研磨工程と、この工程により形成された前記素子
分離用絶縁層に囲まれた前記素子領域およびベースコン
タクト領域に前記半導体基板表面から所定の深さの領域
に第１導電型のウェル領域を形成す工程と、このウェル
領域内に第２導電型のエミッタ領域及びコレクタ領域を
形成する工程とを備えたことを特徴とするものである。
【００４０】また、横形バイポーラトランジスタの製造
方法においては、前記コアー絶縁層は、前記素子分離絶
縁層と同じ工程により、同じ材料・膜質・厚さに形成さ
れることを特徴とするものである。
方法においては、前記コアー絶縁層は、前記素子分離絶
縁層と同じ工程により、同じ材料・膜質・厚さに形成さ
れることを特徴とするものである。
【００４１】さらに、本発明の横形バイポーラトランジ
スタの製造方法においては、前記エミッタ領域は、前記
コアー絶縁層周囲の前記ウェル領域内に形成されること
を特徴とするものである。
スタの製造方法においては、前記エミッタ領域は、前記
コアー絶縁層周囲の前記ウェル領域内に形成されること
を特徴とするものである。
【００４２】さらに、本発明の横形バイポーラトランジ
スタの製造方法においては、前記エミッタ領域は、前記
コアー絶縁層の深さより浅い領域に形成されることを特
徴とするものである。
スタの製造方法においては、前記エミッタ領域は、前記
コアー絶縁層の深さより浅い領域に形成されることを特
徴とするものである。
【００４３】
【発明の実施の形態】以下本発明の実施形態を図面を用
いて詳細に説明する。図２に本発明の第１の実施形態で
ある横形バイポーラトランジスタの構造を示す。図２
（Ａ）は平面図であり、図２（Ｂ）は図２（Ａ）の一点
鎖線Ａ−Ａ´に沿う断面図ある。ここでは一例としてＰ
ＮＰ型トランジスタを示しているが、本発明はこれに限
定されるものではなく、ＮＰＮトランジスタにも適用で
きることは言うまでもない。なお、以下の説明では図１
に示した従来のＰＮＰ型トランジスタの構成に対応する
部分には同一の符号を付して示している。
いて詳細に説明する。図２に本発明の第１の実施形態で
ある横形バイポーラトランジスタの構造を示す。図２
（Ａ）は平面図であり、図２（Ｂ）は図２（Ａ）の一点
鎖線Ａ−Ａ´に沿う断面図ある。ここでは一例としてＰ
ＮＰ型トランジスタを示しているが、本発明はこれに限
定されるものではなく、ＮＰＮトランジスタにも適用で
きることは言うまでもない。なお、以下の説明では図１
に示した従来のＰＮＰ型トランジスタの構成に対応する
部分には同一の符号を付して示している。
【００４４】Ｐ型の半導体基板１１には、その表面から
所定の深さに形成された素子分離用の絶縁層１２によ
り、ほぼ正方形の素子領域１３とほぼ長方形のベースコ
ンタクト領域１４が形成されている。素子領域１３およ
びベースコンタクト領域１４内には、その全体にＮ型の
ベース領域１５が形成されている。ベース領域１５は、
図２（Ｂ）に示されるように、半導体基板１１の表面か
ら絶縁層１２の厚さより深く形成され、その下端部は絶
縁層１２の底面にも回り込み、全体として一つのウェル
領域を形成している。
所定の深さに形成された素子分離用の絶縁層１２によ
り、ほぼ正方形の素子領域１３とほぼ長方形のベースコ
ンタクト領域１４が形成されている。素子領域１３およ
びベースコンタクト領域１４内には、その全体にＮ型の
ベース領域１５が形成されている。ベース領域１５は、
図２（Ｂ）に示されるように、半導体基板１１の表面か
ら絶縁層１２の厚さより深く形成され、その下端部は絶
縁層１２の底面にも回り込み、全体として一つのウェル
領域を形成している。
【００４５】次に、素子領域１３の中心部には、図２
（Ａ）に示されるように、ほぼ正方形のコアー絶縁層２
５が素子分離用の絶縁層１２とほぼ同じ深さに形成され
ている。そしてこのコアー絶縁層２５の周囲には、図２
（Ａ）に示されるように、ほぼ正方形のＰ型のエミッタ
領域３２が形成されている。このエミッタ領域２６は図
２（Ｂ）に示されるように、半導体基板１１の表面から
コアー絶縁層２５の厚さより浅い部分に形成され、全体
として正方形の外周および内周を有する環状の領域を有
している。このＰ型のエミッタ領域２６はまた、Ｎ型ベ
ース領域１２内に形成されている。また、エミッタ領域
２６の周囲の素子領域１３内には、所定の間隙を持って
Ｐ型のコレクタ領域１７が形成されている。コレクタ領
域１７もエミッタ領域１６とほぼ同じ厚さでＮ型ベース
領域１２内に形成されている。
（Ａ）に示されるように、ほぼ正方形のコアー絶縁層２
５が素子分離用の絶縁層１２とほぼ同じ深さに形成され
ている。そしてこのコアー絶縁層２５の周囲には、図２
（Ａ）に示されるように、ほぼ正方形のＰ型のエミッタ
領域３２が形成されている。このエミッタ領域２６は図
２（Ｂ）に示されるように、半導体基板１１の表面から
コアー絶縁層２５の厚さより浅い部分に形成され、全体
として正方形の外周および内周を有する環状の領域を有
している。このＰ型のエミッタ領域２６はまた、Ｎ型ベ
ース領域１２内に形成されている。また、エミッタ領域
２６の周囲の素子領域１３内には、所定の間隙を持って
Ｐ型のコレクタ領域１７が形成されている。コレクタ領
域１７もエミッタ領域１６とほぼ同じ厚さでＮ型ベース
領域１２内に形成されている。
【００４６】このようにベース領域１５、エミッタ領域
２６およびコレクタ領域１７が形成された半導体基板１
１の表面には、表面保護用の酸化膜１８が形成され、ベ
ース領域１５、エミッタ領域２６およびコレクタ領域１
７が形成された部分にコンタクトホールが形成され、こ
れらのコンタクトホールを介してベース電極１９、エミ
ッタ電極３３およびコレクタ電極２１が形成されてい
る。ここで、エミッタ電極２７は、コアー絶縁層２５周
囲のエミッタ領域２６の表面にコンタクトするように、
コアー絶縁層２５の面積より大きな面積を有している。
２６およびコレクタ領域１７が形成された半導体基板１
１の表面には、表面保護用の酸化膜１８が形成され、ベ
ース領域１５、エミッタ領域２６およびコレクタ領域１
７が形成された部分にコンタクトホールが形成され、こ
れらのコンタクトホールを介してベース電極１９、エミ
ッタ電極３３およびコレクタ電極２１が形成されてい
る。ここで、エミッタ電極２７は、コアー絶縁層２５周
囲のエミッタ領域２６の表面にコンタクトするように、
コアー絶縁層２５の面積より大きな面積を有している。
【００４７】このような構造の本発明の横形ＰＮＰトラ
ンジスタの動作について述べる。エミッタ領域２７から
注入された電流値Iはエミッタ領域２６の側面からコレ
クタ領域１７に流れる電流値ＩＬとエミッタ領域２６の
底面からベ一ス領域１５内を拡散してベース電極１９に
流れる電流値Ｉｖとの和である。しかしエミッタ領域２
６はその中心部にコアー絶縁層２５が形成されているた
め、その底面の面積は従来のエミッタ領域１６に比べて
小さくなるため、電流値Ｉｖは従来の横型トランジスタ
に比べて小さくなる。これに対し、エミッタ領域２６の
側面の面積は、従来の横形ＰＮＰトランジスタのそれと
同じであるため、電流値ＩＬは同一に保たれる。したが
って、本発明の横型トランジスタによれば、エミッタ注
入効率を向上させること、すなわち、電流増幅率ｈＦＥ
を増加することができる。
ンジスタの動作について述べる。エミッタ領域２７から
注入された電流値Iはエミッタ領域２６の側面からコレ
クタ領域１７に流れる電流値ＩＬとエミッタ領域２６の
底面からベ一ス領域１５内を拡散してベース電極１９に
流れる電流値Ｉｖとの和である。しかしエミッタ領域２
６はその中心部にコアー絶縁層２５が形成されているた
め、その底面の面積は従来のエミッタ領域１６に比べて
小さくなるため、電流値Ｉｖは従来の横型トランジスタ
に比べて小さくなる。これに対し、エミッタ領域２６の
側面の面積は、従来の横形ＰＮＰトランジスタのそれと
同じであるため、電流値ＩＬは同一に保たれる。したが
って、本発明の横型トランジスタによれば、エミッタ注
入効率を向上させること、すなわち、電流増幅率ｈＦＥ
を増加することができる。
【００４８】また、本発明の横型トランジスタによれ
ば、エミッタ領域２６の底面積が小さくなる結果、エミ
ッタ/ベース接合の寄生容量が減少し、遮断周波数を大
きくすることができる。
ば、エミッタ領域２６の底面積が小さくなる結果、エミ
ッタ/ベース接合の寄生容量が減少し、遮断周波数を大
きくすることができる。
【００４９】図３乃至図８は図２に示した本発明の横型
トランジスタの製造工程を示す素子断面を図である。以
下図３により、本発明の横型トランジスタを含むＭＯＳ
半導体集積回路の製造方法を説明する。
トランジスタの製造工程を示す素子断面を図である。以
下図３により、本発明の横型トランジスタを含むＭＯＳ
半導体集積回路の製造方法を説明する。
【００５０】Ｐ型半導体シリコン基板１１を用意し、こ
の半導体基板１１の表面に第１のシリコン酸化膜とシリ
コン窒化膜と第２のシリコン酸化膜を順次積層してなる
積層絶縁膜３１を全面に形成する。すなわち、先ず、半
導体基板１１を酸化することにより第１のシリコン酸化
膜を15nmの厚さに形成する。続けてシリコン窒化膜150n
mと第２のシリコン酸化膜100nmを堆積させ、900度Cの酸
化雰囲気中において熱処理を加える。この後、積層絶縁
膜３１の表面にフォトレジストパターン３２を形成し積
層膜３１を反応性イオンエッチング（以下ＲＩＥとい
う。）によりエッチングする（図３（ａ））。
の半導体基板１１の表面に第１のシリコン酸化膜とシリ
コン窒化膜と第２のシリコン酸化膜を順次積層してなる
積層絶縁膜３１を全面に形成する。すなわち、先ず、半
導体基板１１を酸化することにより第１のシリコン酸化
膜を15nmの厚さに形成する。続けてシリコン窒化膜150n
mと第２のシリコン酸化膜100nmを堆積させ、900度Cの酸
化雰囲気中において熱処理を加える。この後、積層絶縁
膜３１の表面にフォトレジストパターン３２を形成し積
層膜３１を反応性イオンエッチング（以下ＲＩＥとい
う。）によりエッチングする（図３（ａ））。
【００５１】次に前記フォトレジストパターン３２を除
去した後、エッチングされた積層絶縁膜３１をマスクと
してＰ型シリコン基板１１を、シリコン基板表面から深
さ400nmまでＲＩＥによりエッチングする（図３
(ｂ)）。
去した後、エッチングされた積層絶縁膜３１をマスクと
してＰ型シリコン基板１１を、シリコン基板表面から深
さ400nmまでＲＩＥによりエッチングする（図３
(ｂ)）。
【００５２】次に1000度Cの酸化雰囲気中においてシリ
コン基板１１の表面に15nmの第３のシリコン酸化膜を形
成してシリコン基板１１の表面を改善し、その上に厚さ
670nmの第４のシリコン酸化膜３３をＣＶＤ法により堆
積させる（図３(ｃ)）。
コン基板１１の表面に15nmの第３のシリコン酸化膜を形
成してシリコン基板１１の表面を改善し、その上に厚さ
670nmの第４のシリコン酸化膜３３をＣＶＤ法により堆
積させる（図３(ｃ)）。
【００５３】次にこのようにして形成された第４のシリ
コン酸化膜３３を研磨し、積層絶縁膜３１を構成するシ
リコン窒化膜（図示せず。）を露出させる。シリコン基
板１１の表面に露出したシリコン窒化膜は加熱された燐
酸溶液を用いて除去される。次に750度Cの酸化雰囲気中
に該シリコン基板１１をさらす。この時の条件はＰ型シ
リコン基板１１を8nm酸化させる条件とする。続けて110
0度Cの乾燥窒素雰囲気にさらし、エッチングされたシリ
コン基板１１表面の溝内に埋め込まれたシリコン酸化膜
３３の表面を熱酸化して表面を緻密化する。これらのシ
リコン基板１１表面の溝内に埋め込まれたシリコン酸化
膜３３のうちの番号１２、２５で示す部分は、図２に示
した素子分離用絶縁層１２、コアー絶縁層２５に該当す
る。
コン酸化膜３３を研磨し、積層絶縁膜３１を構成するシ
リコン窒化膜（図示せず。）を露出させる。シリコン基
板１１の表面に露出したシリコン窒化膜は加熱された燐
酸溶液を用いて除去される。次に750度Cの酸化雰囲気中
に該シリコン基板１１をさらす。この時の条件はＰ型シ
リコン基板１１を8nm酸化させる条件とする。続けて110
0度Cの乾燥窒素雰囲気にさらし、エッチングされたシリ
コン基板１１表面の溝内に埋め込まれたシリコン酸化膜
３３の表面を熱酸化して表面を緻密化する。これらのシ
リコン基板１１表面の溝内に埋め込まれたシリコン酸化
膜３３のうちの番号１２、２５で示す部分は、図２に示
した素子分離用絶縁層１２、コアー絶縁層２５に該当す
る。
【００５４】次に積層絶縁膜３１を構成する第１のシリ
コン酸化膜（図示せず。）を剥離し、シリコン基板１１
の表面を露出し、これを酸化雰囲気において8nmの第５
のシリコン酸化膜（図示せず。）を形成する。この第５
のシリコン酸化膜はシリコン基板１１の表面を改善し、
後述するように、この部分にＭＯＳトランジスタのチャ
ンネル部分が形成される（図４（ｄ））。
コン酸化膜（図示せず。）を剥離し、シリコン基板１１
の表面を露出し、これを酸化雰囲気において8nmの第５
のシリコン酸化膜（図示せず。）を形成する。この第５
のシリコン酸化膜はシリコン基板１１の表面を改善し、
後述するように、この部分にＭＯＳトランジスタのチャ
ンネル部分が形成される（図４（ｄ））。
【００５５】次にＰ型ウェル３４を形成する領域に開口
をもつフォトレジストパターン３５を形成し、イオン注
入法によりホウ素イオンを打ち込む。この時の条件はた
とえば加速電圧20から400keVで8x1012cm-2から2x1013cm
-2である（図４（ｅ））。
をもつフォトレジストパターン３５を形成し、イオン注
入法によりホウ素イオンを打ち込む。この時の条件はた
とえば加速電圧20から400keVで8x1012cm-2から2x1013cm
-2である（図４（ｅ））。
【００５６】次に前記フォトレジストパターン３５を剥
離した後、Ｎ型ウェル３６を形成する領域に開口を持つ
フォトレジストパターン３７を形成し、イオン注入法に
よりリンイオンを打ち込む。この時の条件はたとえば加
速電圧60から800keVで5x1012cm-2から2x1013cm-2である
（図４（ｆ））。
離した後、Ｎ型ウェル３６を形成する領域に開口を持つ
フォトレジストパターン３７を形成し、イオン注入法に
よりリンイオンを打ち込む。この時の条件はたとえば加
速電圧60から800keVで5x1012cm-2から2x1013cm-2である
（図４（ｆ））。
【００５７】なお、図４（ｆ）の右側のＮ型ウェル３６
は図２のＮ型のベース領域１５に該当するので、以下で
はこの領域をベース領域１５として説明する。
は図２のＮ型のベース領域１５に該当するので、以下で
はこの領域をベース領域１５として説明する。
【００５８】次に前記フォトレジストパターン３７を剥
離した後、1000度Cで30秒の熱処理をほどこす。次に多
結晶シリコン膜３８を250nmの厚さで半導体基板１１の
表面上に堆積させる。次に多結晶シリコン膜３８に対し
て900度Cにおいてリンを2x10 20cm-3程度の濃度に拡散さ
せる。熱拡散終了後希フッ酸溶液にて多結晶シリコン膜
３８上にできたシリコン酸化膜を除去した後、スパッタ
法にてタングステンシリサイド（以下ＷＳｉという。）
膜３９を200nmの厚さに堆積させる（図５（ｇ））。
離した後、1000度Cで30秒の熱処理をほどこす。次に多
結晶シリコン膜３８を250nmの厚さで半導体基板１１の
表面上に堆積させる。次に多結晶シリコン膜３８に対し
て900度Cにおいてリンを2x10 20cm-3程度の濃度に拡散さ
せる。熱拡散終了後希フッ酸溶液にて多結晶シリコン膜
３８上にできたシリコン酸化膜を除去した後、スパッタ
法にてタングステンシリサイド（以下ＷＳｉという。）
膜３９を200nmの厚さに堆積させる（図５（ｇ））。
【００５９】次に該多結晶シリコン膜３８とＷＳｉ膜３
９からなる積層膜によりＭＯＳトランジスタを構成する
ゲート電極４１、４２を形成するためにフォトレジスト
パターン４３を形成し、続けてＲＩＥによりこの積層膜
をエッチングする（図５（ｈ））。
９からなる積層膜によりＭＯＳトランジスタを構成する
ゲート電極４１、４２を形成するためにフォトレジスト
パターン４３を形成し、続けてＲＩＥによりこの積層膜
をエッチングする（図５（ｈ））。
【００６０】次にＭＯＳトランジスタを構成するゲート
電極４１、４２上のフォトレジストパターン４３を除去
した後、850度Cの乾燥酸素雰囲気中において10分間の熱
処理を行う。次いでＮチャネルＭＯＳトランジスタを構
成するゲート電極４２を含む部分と横形ＰＮＰトランジ
スタのベース電極取り出し部分にそれぞれ開口を有する
フォトレジストパターン４４を形成する。次いでイオン
注入法により砒素イオンを例えば加速電圧20keVにおい
て5x1014cm-2程度の条件で添加して、ＬＤＤ（lightly
doped drain）領域４５を形成する（図５（ｉ））。な
お、横形ＰＮＰトランジスタのベース電極取り出し部分
に形成されたＬＤＤ領域４５は図２には示されていない
が、ベース電極１９とのコンタクトを良好にするために
設けられている。
電極４１、４２上のフォトレジストパターン４３を除去
した後、850度Cの乾燥酸素雰囲気中において10分間の熱
処理を行う。次いでＮチャネルＭＯＳトランジスタを構
成するゲート電極４２を含む部分と横形ＰＮＰトランジ
スタのベース電極取り出し部分にそれぞれ開口を有する
フォトレジストパターン４４を形成する。次いでイオン
注入法により砒素イオンを例えば加速電圧20keVにおい
て5x1014cm-2程度の条件で添加して、ＬＤＤ（lightly
doped drain）領域４５を形成する（図５（ｉ））。な
お、横形ＰＮＰトランジスタのベース電極取り出し部分
に形成されたＬＤＤ領域４５は図２には示されていない
が、ベース電極１９とのコンタクトを良好にするために
設けられている。
【００６１】次に前記フォトレジストパターン４４を除
去した後、ゲート電極４１を含むＰチャネルＭＯＳトラ
ンジスタ部分に開口を有するフォトレジストパターン４
６を形成する。次いでイオン注入法によりホウ素イオン
を例えば加速電圧20keVにおいて2x1014cm-2程度の条件
で添加し、ＰチャネルＭＯＳトランジスタのＬＤＤ領域
４７を形成する（図６（ｊ））。
去した後、ゲート電極４１を含むＰチャネルＭＯＳトラ
ンジスタ部分に開口を有するフォトレジストパターン４
６を形成する。次いでイオン注入法によりホウ素イオン
を例えば加速電圧20keVにおいて2x1014cm-2程度の条件
で添加し、ＰチャネルＭＯＳトランジスタのＬＤＤ領域
４７を形成する（図６（ｊ））。
【００６２】次にフォトレジストパターン４６を除去し
た後、半導体基板１１の表面全面にシリコン窒化膜４８
を100nmの厚さに堆積させる（図６（ｋ））。
た後、半導体基板１１の表面全面にシリコン窒化膜４８
を100nmの厚さに堆積させる（図６（ｋ））。
【００６３】次に半導体基板１１の表面全面をＲＩＥに
よりエッチングを行うと、ＭＯＳトランジスタのゲート
電極４１、４２の側壁５１、５２を残してシリコン窒化
膜４８が除去される（図６（ｌ））。
よりエッチングを行うと、ＭＯＳトランジスタのゲート
電極４１、４２の側壁５１、５２を残してシリコン窒化
膜４８が除去される（図６（ｌ））。
【００６４】次にゲート電極４２を含むＮチャネルＭＯ
Ｓトランジスタ部分と横形ＰＮＰトランジスタのベース
電極取り出し部分に開口を有するフォトレジストパター
ン５３を形成する。次いでイオン注入法により砒素イオ
ンを例えば加速電圧60keVにおいて5x1014cm-2程度の条
件で添加してＮ型領域５４を形成する（図７（ｍ））。
Ｓトランジスタ部分と横形ＰＮＰトランジスタのベース
電極取り出し部分に開口を有するフォトレジストパター
ン５３を形成する。次いでイオン注入法により砒素イオ
ンを例えば加速電圧60keVにおいて5x1014cm-2程度の条
件で添加してＮ型領域５４を形成する（図７（ｍ））。
【００６５】なお、横形ＰＮＰトランジスタのベース電
極取り出し部分に形成されたＮ型領域５４も図２には示
されていないが、前述したＬＤＤ領域４５と同様に、ベ
ース電極１９とのコンタクトを良好にするために設けら
れている。
極取り出し部分に形成されたＮ型領域５４も図２には示
されていないが、前述したＬＤＤ領域４５と同様に、ベ
ース電極１９とのコンタクトを良好にするために設けら
れている。
【００６６】次にゲート電極４１を含むＰチャネルＭＯ
Ｓトランジスタと横形ＰＮＰトランジスタのエミッタお
よびコレクタ電極部分に開口を有するフォトレジストパ
ターン５５を形成し、イオン注入法によりフッ化ホウ素
イオンを例えば加速電圧20keVにおいて2x1015cm-2程度
の条件で添加して、Ｐ型領域５６を形成する。フォトレ
ジストパターン５５を除去した後、1000度Ｃの窒素雰囲
気中において20秒間の熱処理を行う（図７（ｎ））。
Ｓトランジスタと横形ＰＮＰトランジスタのエミッタお
よびコレクタ電極部分に開口を有するフォトレジストパ
ターン５５を形成し、イオン注入法によりフッ化ホウ素
イオンを例えば加速電圧20keVにおいて2x1015cm-2程度
の条件で添加して、Ｐ型領域５６を形成する。フォトレ
ジストパターン５５を除去した後、1000度Ｃの窒素雰囲
気中において20秒間の熱処理を行う（図７（ｎ））。
【００６７】なお、図７（ｎ）のベース領域１５内に形
成されるＰ型領域５６はそれぞれ図２のエミッタ領域２
６及びコレクタ領域１７に該当するので、以下の図には
これらの番号を付して説明するものとする。
成されるＰ型領域５６はそれぞれ図２のエミッタ領域２
６及びコレクタ領域１７に該当するので、以下の図には
これらの番号を付して説明するものとする。
【００６８】次に半導体基板１１の表面上に第５のシリ
コン酸化膜５７を800nmの厚さに堆積させた後、研磨に
より表面を平坦にする。続いて700度Cの窒素雰囲気にお
いて30分間の熱処理を施す（図８（ｏ））。
コン酸化膜５７を800nmの厚さに堆積させた後、研磨に
より表面を平坦にする。続いて700度Cの窒素雰囲気にお
いて30分間の熱処理を施す（図８（ｏ））。
【００６９】次に第５のシリコン酸化膜５７の前記Ｎ型
領域５４およびＰ型領域５６の各部分にコンタクトホー
ル５８を形成して、これらのコンタクトホール５８を介
してＡｌ電極５９を形成する（図８（ｐ））。
領域５４およびＰ型領域５６の各部分にコンタクトホー
ル５８を形成して、これらのコンタクトホール５８を介
してＡｌ電極５９を形成する（図８（ｐ））。
【００７０】なお、これらのＡｌ電極５９のうち、ベー
ス領域１５、コレクタ領域１７およびエミッタ領域２６
に接触するＡｌ電極５９は、それぞれ図２のベース電極
１９、コレクタ電極２１およびエミッタ電極３３に該当
するので、図８（ｐ）ではこれらの番号を（５９）とと
もに示している。
ス領域１５、コレクタ領域１７およびエミッタ領域２６
に接触するＡｌ電極５９は、それぞれ図２のベース電極
１９、コレクタ電極２１およびエミッタ電極３３に該当
するので、図８（ｐ）ではこれらの番号を（５９）とと
もに示している。
【００７１】また、これらのＡｌ電極５９の代わりに、
各コンタクトホール５８内部にタングステンを充填して
電極とし、次いでこれらの電極にＡｌ層により一層目配
線を施してもよい。また、必要に応じて絶縁膜を堆積す
るとともに二層目以降の配線を形成してもよい。
各コンタクトホール５８内部にタングステンを充填して
電極とし、次いでこれらの電極にＡｌ層により一層目配
線を施してもよい。また、必要に応じて絶縁膜を堆積す
るとともに二層目以降の配線を形成してもよい。
【００７２】図９は本発明の第２の実施形態を示す横形
ＰＮＰトランジスタの平面図である。このトランジスタ
の構造は、図２（Ｂ）に示したトランジスタの構造と基
本的に同じであるが、素子領域１３およびベースコンタ
クト領域１４を含むトランジスタの素子面積が全体とし
て拡大されるとともに、素子領域１３の中央部に配置さ
れているエミッタ領域６２の面積が拡大されている点が
主として異なっている。このため図９においては、図２
の各構成部分に対応する部分には同一の番号を付して詳
細な説明は省略し、以下では主として図２と異なる構成
部分について説明する。
ＰＮＰトランジスタの平面図である。このトランジスタ
の構造は、図２（Ｂ）に示したトランジスタの構造と基
本的に同じであるが、素子領域１３およびベースコンタ
クト領域１４を含むトランジスタの素子面積が全体とし
て拡大されるとともに、素子領域１３の中央部に配置さ
れているエミッタ領域６２の面積が拡大されている点が
主として異なっている。このため図９においては、図２
の各構成部分に対応する部分には同一の番号を付して詳
細な説明は省略し、以下では主として図２と異なる構成
部分について説明する。
【００７３】素子領域１３の中央部には拡大された面積
の正方形のコアー絶縁層６１が配置されており、その周
囲に同じく正方形の枠状のエミッタ領域６２が形成され
ている。このエミッタ領域６２の表面には図２に示した
表面保護用の酸化膜１８に形成したコンタクトホールを
介して複数個のエミッタ電極６３が設けられている。こ
れらのエミッタ電極６３は、エミッタ領域６２の表面全
体にわたって分散配置されている。また、これらのエミ
ッタ電極６３は、エミッタ領域６２からベース領域１５
にはみ出さないように、中央のコアー絶縁層６１の周囲
に近接する位置にそれぞれ配置されている。素子面積全
体の拡大に伴い、コレクタ領域１７に設けられるコレク
タ電極２１も、枠状の領域の全周にわたって配置されて
いる。同様に、ベースコンタクト領域１４に配置される
ベース電極１９もその個数が増加されている。なお、こ
の横型トランジスタの断面構造、特に絶縁層と各領域の
深さの関係は、図２（Ｂ）と同様であり、エミッタ領域
６２の深さはコアー絶縁層６１の深さよりも浅く構成さ
れている。
の正方形のコアー絶縁層６１が配置されており、その周
囲に同じく正方形の枠状のエミッタ領域６２が形成され
ている。このエミッタ領域６２の表面には図２に示した
表面保護用の酸化膜１８に形成したコンタクトホールを
介して複数個のエミッタ電極６３が設けられている。こ
れらのエミッタ電極６３は、エミッタ領域６２の表面全
体にわたって分散配置されている。また、これらのエミ
ッタ電極６３は、エミッタ領域６２からベース領域１５
にはみ出さないように、中央のコアー絶縁層６１の周囲
に近接する位置にそれぞれ配置されている。素子面積全
体の拡大に伴い、コレクタ領域１７に設けられるコレク
タ電極２１も、枠状の領域の全周にわたって配置されて
いる。同様に、ベースコンタクト領域１４に配置される
ベース電極１９もその個数が増加されている。なお、こ
の横型トランジスタの断面構造、特に絶縁層と各領域の
深さの関係は、図２（Ｂ）と同様であり、エミッタ領域
６２の深さはコアー絶縁層６１の深さよりも浅く構成さ
れている。
【００７４】このように構成された本発明の横型トラン
ジスタは、エミッタ領域の底面積に比較して側面の面積
がさらに拡大されるため、エミッタ領域６２の側面から
コレクタ領域１７に流れる電流値ＩＬが相対的に大きく
なり、高駆動能力のトランジスタが得られる。
ジスタは、エミッタ領域の底面積に比較して側面の面積
がさらに拡大されるため、エミッタ領域６２の側面から
コレクタ領域１７に流れる電流値ＩＬが相対的に大きく
なり、高駆動能力のトランジスタが得られる。
【００７５】図１０は本発明の第３の実施形態を示すで
ある。このトランジスタの平面形状は、図９に示す横形
ＰＮＰトランジスタの平面図と類似しているため、図９
の各構成部分に対応する部分には同一の番号を付して詳
細な説明は省略し、以下では主として図９と異なる構成
部分について説明する。
ある。このトランジスタの平面形状は、図９に示す横形
ＰＮＰトランジスタの平面図と類似しているため、図９
の各構成部分に対応する部分には同一の番号を付して詳
細な説明は省略し、以下では主として図９と異なる構成
部分について説明する。
【００７６】この実施形態の横形ＰＮＰトランジスタに
おいは、図９に示す横形ＰＮＰトランジスタと比べる
と、コアー絶縁層６１の面積が拡大されているのに対
し、エミッタ領域６２およびコレクタ領域１７の幅が縮
小されており、また、これらの領域上に設けられるエミ
ッタ電極６３およびコレクタ電極２１の位置が異なって
いる。コアー絶縁層６１の面積が拡大されているために
その周囲のエミッタ領域６２の周囲長が大きくなり、そ
の側面積が拡大する。したがって、エミッタ領域６２の
側面からコレクタ領域１７に流れる電流値ＩＬが相対的
大きくなり、さらに高駆動能力のトランジスタが得られ
る。しかしこの結果、全体の素子面積が増加することは
好ましくないため、エミッタ領域６２およびコレクタ領
域１７の幅が縮小されている。そしてエミッタ領域６２
上に表面保護用の酸化膜（図２の１８）を介して設けら
れる複数個のエミッタ電極６３は、それらの一部がコア
ー絶縁層６１の上部にはみ出すように配置されている。
すなわち、これらのエミッタ電極６３は、エミッタ領域
６２とコアー絶縁層６１との境界部に、これらの両方に
またがって配置されている。同様に、コレクタ領域１７
上に表面保護酸化膜を介して設けられる複数個のコレク
タ電極２１は、それらの一部が素子分離用絶縁層１２の
上部にはみ出すように配置されている。すなわち、これ
らのコレクタ電極２１は、コレクタ領域と素子分離用絶
縁層１２との境界部に、これらの両方にまたがって配置
されている。このような電極配置により、幅が縮小され
たエミッタ領域６２およびコレクタ領域１７上におい
て、表面保護酸化膜に複数のコンタクトホールを形成
し、これらのコンタクトホールを介して電極を形成する
際の位置合わせが容易になり、高集積が可能となる。
おいは、図９に示す横形ＰＮＰトランジスタと比べる
と、コアー絶縁層６１の面積が拡大されているのに対
し、エミッタ領域６２およびコレクタ領域１７の幅が縮
小されており、また、これらの領域上に設けられるエミ
ッタ電極６３およびコレクタ電極２１の位置が異なって
いる。コアー絶縁層６１の面積が拡大されているために
その周囲のエミッタ領域６２の周囲長が大きくなり、そ
の側面積が拡大する。したがって、エミッタ領域６２の
側面からコレクタ領域１７に流れる電流値ＩＬが相対的
大きくなり、さらに高駆動能力のトランジスタが得られ
る。しかしこの結果、全体の素子面積が増加することは
好ましくないため、エミッタ領域６２およびコレクタ領
域１７の幅が縮小されている。そしてエミッタ領域６２
上に表面保護用の酸化膜（図２の１８）を介して設けら
れる複数個のエミッタ電極６３は、それらの一部がコア
ー絶縁層６１の上部にはみ出すように配置されている。
すなわち、これらのエミッタ電極６３は、エミッタ領域
６２とコアー絶縁層６１との境界部に、これらの両方に
またがって配置されている。同様に、コレクタ領域１７
上に表面保護酸化膜を介して設けられる複数個のコレク
タ電極２１は、それらの一部が素子分離用絶縁層１２の
上部にはみ出すように配置されている。すなわち、これ
らのコレクタ電極２１は、コレクタ領域と素子分離用絶
縁層１２との境界部に、これらの両方にまたがって配置
されている。このような電極配置により、幅が縮小され
たエミッタ領域６２およびコレクタ領域１７上におい
て、表面保護酸化膜に複数のコンタクトホールを形成
し、これらのコンタクトホールを介して電極を形成する
際の位置合わせが容易になり、高集積が可能となる。
【００７７】このように第３の実施形態の横形ＰＮＰト
ランジスタは、小さな素子面積で大きなく動電流を供給
することができる。
ランジスタは、小さな素子面積で大きなく動電流を供給
することができる。
【００７８】図１１は本発明の第４の実施形態を示すの
平面図である。このトランジスタの平面形状は、図９に
示す素子領域１３を中央で切断した半分の形状に相当
し、また、ベースコンタクト領域７２は、図４に示すベ
ースコンタクト領域１４を素子領域７１の周囲に延長し
た形状に相当する。したがって、図１１においては、図
９の各構成部分に対応する部分には同一の番号を付して
詳細な説明は省略し、以下では主として図９と異なる構
成部分について説明する。
平面図である。このトランジスタの平面形状は、図９に
示す素子領域１３を中央で切断した半分の形状に相当
し、また、ベースコンタクト領域７２は、図４に示すベ
ースコンタクト領域１４を素子領域７１の周囲に延長し
た形状に相当する。したがって、図１１においては、図
９の各構成部分に対応する部分には同一の番号を付して
詳細な説明は省略し、以下では主として図９と異なる構
成部分について説明する。
【００７９】この実施形態においては、コアー絶縁層６
１は素子領域７１の一辺から中央部に突出し、全体とし
てほぼ長方形をなしている。Ｐ型のエミッタ領域６２お
よびＰ型のコレクタ領域１７はそれぞれコアー絶縁層６
１の周囲にＵ字型に形成されている。エミッタ領域６２
上の複数個のエミッタ電極６３はコアー絶縁層６１の周
囲に配置され、その一部がコアー絶縁層６１の上面には
み出すように形成されている。また、コレクタ領域１７
上の複数個のコレクタ電極２１はその全長にわたってほ
ぼ等間隔に配置され、その一部がコレクタ領域１７の周
囲を囲む絶縁層１２の面上にはみ出すように配置されて
いる。そして素子領域７１の周囲に延長形成されたベー
スコンタクト領域７２には、その全長にわたってベース
電極１９が配置されている。
１は素子領域７１の一辺から中央部に突出し、全体とし
てほぼ長方形をなしている。Ｐ型のエミッタ領域６２お
よびＰ型のコレクタ領域１７はそれぞれコアー絶縁層６
１の周囲にＵ字型に形成されている。エミッタ領域６２
上の複数個のエミッタ電極６３はコアー絶縁層６１の周
囲に配置され、その一部がコアー絶縁層６１の上面には
み出すように形成されている。また、コレクタ領域１７
上の複数個のコレクタ電極２１はその全長にわたってほ
ぼ等間隔に配置され、その一部がコレクタ領域１７の周
囲を囲む絶縁層１２の面上にはみ出すように配置されて
いる。そして素子領域７１の周囲に延長形成されたベー
スコンタクト領域７２には、その全長にわたってベース
電極１９が配置されている。
【００８０】このように構成された本発明の横型トラン
ジスタは、図９に示した横型トランジスタに比較して、
全体の素子面積を小さくすることができる。すなわち、
この横型トランジスタにおいては、素子領域７１の面積
が図４のトランジスタの約半分であり、エミッタ領域６
２およびのコレクタ領域１７の平面における面積は狭く
なるが、これらの領域の上部に形成されるエミッタ電極
６３およびコレクタ電極２１は、それらの一部が隣接す
るコアー絶縁層６１あるいは素子分離用の絶縁層１２上
に形成されるため、電極形成の際のマスク合わせも容易
となり、高集積度の集積回路を製造することができる。
ジスタは、図９に示した横型トランジスタに比較して、
全体の素子面積を小さくすることができる。すなわち、
この横型トランジスタにおいては、素子領域７１の面積
が図４のトランジスタの約半分であり、エミッタ領域６
２およびのコレクタ領域１７の平面における面積は狭く
なるが、これらの領域の上部に形成されるエミッタ電極
６３およびコレクタ電極２１は、それらの一部が隣接す
るコアー絶縁層６１あるいは素子分離用の絶縁層１２上
に形成されるため、電極形成の際のマスク合わせも容易
となり、高集積度の集積回路を製造することができる。
【００８１】なお、本発明は上述したいくつかの実施形
態に限定されるものではなく、種々の変形が可能であ
る。たとえば、上記の実施形態においては、横型トラン
ジスタとしてＰＮＰトランジスタについて説明したが、
本発明はＮＰＮトランジスタにも適用可能である。ま
た、横型トランジスタの平面パターンも上記の実施形態
に限定されるものではなく、他のパターンの採用も可能
である。
態に限定されるものではなく、種々の変形が可能であ
る。たとえば、上記の実施形態においては、横型トラン
ジスタとしてＰＮＰトランジスタについて説明したが、
本発明はＮＰＮトランジスタにも適用可能である。ま
た、横型トランジスタの平面パターンも上記の実施形態
に限定されるものではなく、他のパターンの採用も可能
である。
【００８２】
【発明の効果】以上説明した本発明の横型トランジスタ
によれば次のような効果が得られる。 (1) トランジスタを構成するエミッタ領域の側面の面積
を実質的に拡大し、電流増幅動作に寄与しない底面のＰ
Ｎ接合面積を削減することにより、駆動電流を増大する
とともに電流増幅率を向上することができる。 (2) エミッタ領域底面のＰＮ接合面積を削減し、エミッ
タ/べ一ス寄生容量を削減することにより、高周波信号
の増幅の際における遮断周波数を向上することができ
る。 (3) 本発明の横型トランジスタを電源回路に用いる場合
には、トランジスタの電流駆動能力が向上するため、必
要な駆動電流を供給するために設けられるトランジスタ
個数を削減することができ、高集積化と製造コストの削
減ができる。
によれば次のような効果が得られる。 (1) トランジスタを構成するエミッタ領域の側面の面積
を実質的に拡大し、電流増幅動作に寄与しない底面のＰ
Ｎ接合面積を削減することにより、駆動電流を増大する
とともに電流増幅率を向上することができる。 (2) エミッタ領域底面のＰＮ接合面積を削減し、エミッ
タ/べ一ス寄生容量を削減することにより、高周波信号
の増幅の際における遮断周波数を向上することができ
る。 (3) 本発明の横型トランジスタを電源回路に用いる場合
には、トランジスタの電流駆動能力が向上するため、必
要な駆動電流を供給するために設けられるトランジスタ
個数を削減することができ、高集積化と製造コストの削
減ができる。
【図１】従来の横形バイポーラトランジスタの構造を示
す図で、図1（Ａ）は平面図であり、図1（Ｂ）は図1
（Ａ）の一点鎖線Ａ−Ａ´に沿う断面図ある。
す図で、図1（Ａ）は平面図であり、図1（Ｂ）は図1
（Ａ）の一点鎖線Ａ−Ａ´に沿う断面図ある。
【図２】本発明の一実施例である横形バイポーラトラン
ジスタの構造を示す図で、図２（Ａ）は平面図であり、
図２（Ｂ）は図２（Ａ）の一点鎖線Ａ−Ａ´に沿う断面
図である。
ジスタの構造を示す図で、図２（Ａ）は平面図であり、
図２（Ｂ）は図２（Ａ）の一点鎖線Ａ−Ａ´に沿う断面
図である。
【図３】図３は図２に示した本発明の横型トランジスタ
の製造工程を示す素子断面を図である。
の製造工程を示す素子断面を図である。
【図４】図４は図２に示した本発明の横型トランジスタ
の製造工程を示す素子断面を図である。
の製造工程を示す素子断面を図である。
【図５】図５は図２に示した本発明の横型トランジスタ
の製造工程を示す素子断面を図である。
の製造工程を示す素子断面を図である。
【図６】図６は図２に示した本発明の横型トランジスタ
の製造工程を示す素子断面を図である。
の製造工程を示す素子断面を図である。
【図７】図７は図２に示した本発明の横型トランジスタ
の製造工程を示す素子断面を図である。
の製造工程を示す素子断面を図である。
【図８】図８は図２に示した本発明の横型トランジスタ
の製造工程を示す素子断面を図である。
の製造工程を示す素子断面を図である。
【図９】図９は本発明の第２の実施形態を示す横形ＰＮ
Ｐトランジスタの平面図である。
Ｐトランジスタの平面図である。
【図１０】図１０は本発明の第３の実施形態を示す横形
ＰＮＰトランジスタの平面図である。
ＰＮＰトランジスタの平面図である。
【図１１】図１１は本発明の第４の実施形態を示す横形
ＰＮＰトランジスタの平面図である。
ＰＮＰトランジスタの平面図である。
１１ 半導体基板 １２ 絶縁層 １３ 素子領域 １４ ベースコンタクト領域 １５ ベース領域 １７ コレクタ領域 １８ 酸化膜 １９ ベース電極 ２１ コレクタ電極 ２５ コアー絶縁層 ２６ エミッタ領域 ２７ エミッタ電極
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F003 AP00 AP05 BA27 BB02 BB09 BB90 BC09 BC90 BE02 BE08 BE09 BE90 BG10 BH01 BH06 BH07 BH18 BH93 BJ03 BJ15 BM01 BN01 BP94 5F048 AA10 AC03 AC05 BA01 BB05 BB08 BC06 BF02 BF11 BG14 CA01 CA10 CA12 CA17 DA13 DA25 5F082 AA03 AA06 AA08 AA13 BA05 BA21 BA31 BA33 BA39 BA47 BA48 BC01 BC09 DA03 EA09 EA13 EA29
Claims (19)
- 【請求項１】 半導体基板表面に形成され、素子分離用
絶縁層に囲まれた素子領域と、この素子領域内形成さ
れ、前記半導体基板表面から所定の深さを有するベース
領域と、このベース領域内に形成され、前記半導体基板
表面からの深さが前記ベース領域より浅いコアー絶縁層
と、このコアー絶縁層の周囲に形成され、その深さが前
記コアー絶縁層より浅いエミッタ領域と、このエミッタ
領域に対して所定の間隔をおいた前記ベース領域内に形
成され、前記コアー絶縁層より浅いコレクタ領域とから
構成されることを特徴とする横型バイポーラトランジス
タ。 - 【請求項２】 前記エミッタ領域は前記コアー絶縁層に
よりその側面の面積に対しその底面の面積が減少させら
れることを特徴とする請求項１記載の横型バイポーラト
ランジスタ。 - 【請求項３】 前記コアー絶縁層の周囲に形成されたエ
ミッタ領域を含む前記半導体基板表面には表面保護膜が
積層され、この表面保護膜には前記コアー絶縁層とその
周囲に形成されたエミッタ領域を露出するようにコンタ
クトホールが形成され、このコンタクトホールを介して
エミッタ電極が前記エミッタ領域に接触するように構成
されていることを特徴とする請求項２記載の横型バイポ
ーラトランジスタ。 - 【請求項４】 前記素子領域近傍の半導体基板表面に
は、前記素子分離用絶縁層に囲まれたベースコンタクト
領域が形成されており、このベースコンタクト領域には
前記ベース領域が前記素子分離用絶縁層の下部を経由し
て延長配置されていることを特徴とする請求項３記載の
横型バイポーラトランジスタ。 - 【請求項５】 前記コレクタ領域は、前記エミッタ領域
の周囲の素子領域周辺部に、前記エミッタ領域から所定
の間隔をおいて配置されており、このコレクタ領域上に
は、前記表面保護膜を介して複数個のコレクタ電極が設
けられていることを特徴とする請求項４記載の横型バイ
ポーラトランジスタ。 - 【請求項６】 前記ベースコンタクト領域上には、前記
表面保護膜を介して複数個のベース電極が設けられてい
ることを特徴とする請求項５記載の横型バイポーラトラ
ンジスタ。 - 【請求項７】 前記素子領域、この素子領域のほぼ中央
部に配置された前記コアー絶縁層、このコアー絶縁層周
囲に形成された前記エミッタ領域及び前記コレクタ領域
は、それらの平面形状がほぼ矩形であることを特徴とす
る請求項６記載の横型バイポーラトランジスタ。 - 【請求項８】 前記コアー絶縁層は前記素子分離用絶縁
層とほぼ同じ材料により構成され、また、前記半導体基
板表面からほぼ同じ深さまたはより深く形成されている
ことを特徴とする請求項７記載の横型バイポーラトラン
ジスタ。 - 【請求項９】 前記ベース領域は、前記半導体基板と異
なる導電型のウェル領域であることを特徴とする請求項
８記載の横型バイポーラトランジスタ。 - 【請求項１０】 前記複数個のエミッタ電極はその一部
が前記コアー絶縁層上あるいはこれに近接した位置に配
置されていることを特徴とする請求項９記載の横型バイ
ポーラトランジスタ。 - 【請求項１１】 半導体基板表面に形成され、素子分離
用絶縁層に囲まれた素子領域と、この素子領域内に形成
され、前記半導体基板表面から所定の深さを有するベー
ス領域と、このベース領域内に形成され、前記半導体基
板表面からの深さが前記ベース領域より浅く、かつ、一
端が前記素子分離用絶縁層に接続され、他端が前記素子
領域内に延長されたコアー絶縁層と、このコアー絶縁層
の周囲に形成され、前記コアー絶縁層より浅いエミッタ
領域と、このエミッタ領域に対して所定の間隔をおいた
前記ベース領域内形成され、前記コアー絶縁層より浅い
コレクタ領域とから構成されることを特徴とする横型バ
イポーラトランジスタ。 - 【請求項１２】 前記素子領域は、前記コアー絶縁層の
周囲にＵ字形に形成されていることを特徴とする請求項
１１記載の横型バイポーラトランジスタ。 - 【請求項１３】 前記素子領域近傍の半導体基板表面に
は、前記素子分離用絶縁層に囲まれたベースコンタクト
領域が形成されており、このベースコンタクト領域には
前記ベース領域が前記素子分離用絶縁層の下部を経由し
て延長配置されていることを特徴とする請求項１２記載
の横型バイポーラトランジスタ。 - 【請求項１４】 前記ベースコンタクト領域は、前記素
子領域を囲むようにＵ字形に配置されていることを特徴
とする請求項１３記載の横型バイポーラトランジスタ。 - 【請求項１５】 前記コアー絶縁層の周囲に形成された
エミッタ領域及びコレクタ領域を含む前記半導体基板表
面には表面保護膜が積層され、この表面保護膜には前記
コアー絶縁層の周囲に形成されたエミッタ領域およびコ
レクタ領域の上部に複数個のコンタクトホールが形成さ
れ、これらのコンタクトホールを介して複数個のエミッ
タ電極が前記エミッタ領域接触するように設けられ、前
記コンタクトホールを介して複数個のコレクタ電極が前
記コレクタ領域に接触するように設けられており、さら
に、前記各エミッタ電極は、その一部が前記コアー絶縁
層上あるいはこれに近接した位置に配置されており、前
記各コレクタ電極は、その一部が前記素子分離用絶縁層
上あるいはこれに近接した位置に配置されていることを
特徴とする請求項１４記載の横型バイポーラトランジス
タ。 - 【請求項１６】 前記コアー絶縁層は前記素子分離用絶
縁層とほぼ同じ材料により構成され、また、前記半導体
基板表面からほぼ同じ深さまたはより深く形成されてい
ることを特徴とする請求項１５記載の横型バイポーラト
ランジスタ。 - 【請求項１７】 半導体基板表面に素子領域、ベースコ
ンタクト領域および前記素子領域内に配置されるコアー
絶縁層領域を覆うマスクパターンを形成する工程と、こ
のマスクパターンを介して前記半導体基板表面をエッチ
ングする工程と、前記マスクパターンを除去した後、前
記半導体基板表面に酸化膜を堆積する工程と、この酸化
膜を表面から研磨して、前記半導体基板表面を露出する
ことにより、前記エッチング工程によりエッチングにさ
れた部分に素子分離用絶縁層および前記コアー絶縁層を
残存形成する研磨工程と、この工程により形成された前
記素子分離用絶縁層に囲まれた前記素子領域およびベー
スコンタクト領域に前記半導体基板表面から所定の深さ
の領域に第１導電型のウェル領域を形成す工程と、この
ウェル領域内に第２導電型のエミッタ領域及びコレクタ
領域を形成する工程とを備えたことを特徴とする横形バ
イポーラトランジスタの製造方法。 - 【請求項１８】 前記コアー絶縁層は、前記素子分離絶
縁層と同じ工程により、同じ材料・膜質・厚さに形成さ
れることを特徴とする請求項１７記載の横形バイポーラ
トランジスタの製造方法。 - 【請求項１９】 前記エミッタ領域は、前記コアー絶縁
層周囲の前記ウェル領域内に形成されることを特徴とす
る請求項１８記載の横形バイポーラトランジスタの製造
方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000087463A JP2001274172A (ja) | 2000-03-27 | 2000-03-27 | 横型バイポーラトランジスタおよびその製造方法 |
| US09/643,770 US6365957B1 (en) | 2000-03-27 | 2000-08-22 | Lateral bipolar transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000087463A JP2001274172A (ja) | 2000-03-27 | 2000-03-27 | 横型バイポーラトランジスタおよびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001274172A true JP2001274172A (ja) | 2001-10-05 |
Family
ID=18603468
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000087463A Pending JP2001274172A (ja) | 2000-03-27 | 2000-03-27 | 横型バイポーラトランジスタおよびその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6365957B1 (ja) |
| JP (1) | JP2001274172A (ja) |
Families Citing this family (2)
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|---|---|---|---|---|
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Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4196440A (en) * | 1978-05-25 | 1980-04-01 | International Business Machines Corporation | Lateral PNP or NPN with a high gain |
| US4546536A (en) * | 1983-08-04 | 1985-10-15 | International Business Machines Corporation | Fabrication methods for high performance lateral bipolar transistors |
| JPH07263565A (ja) * | 1994-03-24 | 1995-10-13 | Nippondenso Co Ltd | Ｉｉｌ装置 |
-
2000
- 2000-03-27 JP JP2000087463A patent/JP2001274172A/ja active Pending
- 2000-08-22 US US09/643,770 patent/US6365957B1/en not_active Expired - Fee Related
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|---|---|
| US6365957B1 (en) | 2002-04-02 |
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Legal Events
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|---|---|---|---|
| A02 | Decision of refusal |
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