JP4540889B2 - 半導体メモリ - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体メモリに関し、特に、入出力データのバスバンド幅が広い半導体メモリに関する。
【０００２】
【従来の技術】
一般に、半導体メモリには、縦横に配線されたワード線およびビット線の交点にメモリセルが配置されている。ビット線には、メモリセルに入出力するデータを増幅するためにセンスアンプが接続されている。
この種の半導体メモリにおける読み出し動作では、外部から供給されるアドレス信号（ロウアドレス信号）に応じて所定のワード線が選択され、メモリセルに保持されているデータがビット線に伝達される。センスアンプは、ビット線上に伝達されたデータを増幅する。また、アドレス信号（コラムアドレス信号）に応じて、増幅されたデータの一部が選択され、読み出しデータとして外部に出力される。センスアンプで増幅されたデータ（外部に読み出されない残りのデータを含む）は、メモリセルに再書き込みされる。そして、読み出し動作は完了する。
【０００３】
一方、書き込み動作では、まず読み出し動作と同様に、所定のワード線がロウアドレス信号に応じて選択され、メモリセルからデータが出力される。ビット線上に読み出されたデータは、センスアンプにより増幅される。また、センスアンプが増幅動作を開始した後、外部からの書き込みデータが、コラムアドレス信号に応じて選択されたビット線に伝達される。この際、選択されたビット線において、メモリセルからの読み出しデータと書き込みデータとが異なる場合、ビット線のレベルは反転する。そして、書き込みデータがメモリセルに書き込まれる。選択されなかったビット線上において、センスアンプにより増幅されたデータは、メモリセルに再書き込みされる。
【０００４】
【発明が解決しようとする課題】
このように、従来、センスアンプにより増幅されるデータの一部のみが、読み出しデータとして外部に出力され、書き込みデータとしてメモリセルに書き込まれていた。換言すれば、読み出し動作および書き込み動作に直接寄与するセンスアンプの数は、活性化されるセンスアンプの一部に過ぎなかった。
例えば、１本のワード線に512個のメモリセルが接続されている場合、読み出し動作時（または書き込み動作時）に512個のセンスアンプが同時に活性化される。ここで、データ入出力端子が８ビットの場合、１回の読み出し動作に直接寄与するセンスアンプは８個だけである。これは、活性化しているセンスアンプの64分の１にすぎない。残りの64分の63（504個）のセンスアンプは、メモリセルにデータを再書き込みするだけのために動作している。すなわち、本来のデータの入出力動作には必要ないセンスアンプを無駄に動作させていた。
【０００５】
ビット線は、複数のメモリセルに接続されているため、その配線長は長く、負荷容量も大きい。センスアンプは、負荷容量の大きいビット線上の電荷を充放電しなくてはならないため、他の論理回路に比べ消費電力が大きい。このため、不必要にビット線を充放電することは、低消費電力化の妨げとなっていた。また、上述したように、データの入出力動作に直接寄与するセンスアンプは、活性化されるセンスアンプの一部だけのため、入出力データ数当たりの消費電力が大きいという問題があった。
【０００６】
従来、データ転送レートを高くする場合、入出力データのバスバンド幅を広げる手法がとられている。しかし、この際、読み書きに寄与するセンスアンプの数と、データの再書き込みのためだけに動作するセンスアンプの比率を変更することは、なされていなかった。このため、入出力データのバスバンド幅が２倍になれば、同時に活性化するセンスアンプの数も２倍になっていた。
【０００７】
データ転送レートを高くするには、半導体メモリの動作周波数を高くすることによっても達成できる。しかし、次式（１）で表されるように、動作周波数ｆを高くすると、トランジスタの充放電電流が増加するため、回路の消費電力Ｐは大きくなってしまう。
Ｐ＝Ｃ・Ｖ2・ｆ ‥‥‥（１）
（Ｃ：負荷容量Ｃ、Ｖ：電源電圧Ｖ）
また、一般に、動作周波数が高くなるに従い、回路設計およびレイアウト設計の困難さが増してしまうという問題もある。
【０００８】
近時、携帯機器の普及、あるいはシステムの大規模化、低電圧化に伴い、さらには画像用途等のアプリケーションの広がりにより、低消費電力かつ高いデータ転送速度を有するの導体メモリの要求は、高くなってきている。
本発明の目的は、高バスバンド幅かつ低消費電力の半導体メモリを提供することにある。
【０００９】
本発明の別の目的は、アクセスタイムを短縮できる半導体メモリを提供することにある。
【００１０】
【課題を解決するための手段】
本発明の半導体メモリは、複数のメモリセルと、これ等メモリセルにそれぞれ接続された複数のビット線と、ビット線にそれぞれ接続された複数のセンスアンプと、データ制御回路とを有している。例えば、読み出し動作時に、メモリセルからビット線に読み出されたデータは、センスアンプで増幅され、外部に出力される。この際、データ制御回路は、メモリセルから読み出されセンスアンプで増幅された全てのデータを外部に出力する。書き込み動作時に、外部からビット線に供給されたデータは、センスアンプで増幅され、メモリセルに書き込まれる。この際、データ制御回路は、外部から入力されセンスアンプで増幅された全てのデータをメモリセルに書き込む。センスアンプで増幅された全てのデータを外部に対して入出力するため、入出力データのデータ転送レートを向上でき、かつデータの転送量当たりの消費電力を低減できる。
【００１１】
本発明の半導体メモリでは、外部に対してデータを入出力する複数のデータバス線が、ビット線にそれぞれ対応して形成されている。センスアンプで増幅したデータを、データバス線を介して並列に入出力できるため、簡易な制御回路でデータの転送レートを向上できる。
本発明の半導体メモリでは、データバス線を、ビット線の配線方向に沿って配線することで、データバス線の配線レイアウトを容易にできる。
【００１２】
本発明の半導体メモリでは、データバス線は、ビット線とは別の配線層を使用して形成されている。データバス線の配線ピッチは、ビット線の配線ピッチの整数倍に等しくされている。ビット線とデータバス線とで配線ピッチを揃えることで、多数の配線を効率よく配置できる。
本発明の半導体メモリでは、データバス線は、メモリセルから読み出されるデータを伝達する読み出しデータバス線と、メモリセルに書き込まれるデータを伝達する書き込みデータバス線とで構成されている。データバス線を読み出し用と書き込み用とに分けることで、読み出しデータおよび書き込みデータをチップ内で同時に伝達することが可能になり、アクセス時間を高速にできる。
【００１３】
本発明の半導体メモリでは、読み出しデータバス線および書き込みデータバス線の少なくともいずれかを、相補のデータ線対で構成することで、読み出しデータまたは書き込みデータのノイズに対する影響を受けにくくでき、これ等データをチップ内で確実に伝達できる。
本発明の半導体メモリでは、データ制御回路は、書き込み動作時に、ワード線が選択される前に、メモリセルに書き込まれるデータをビット線に伝達する。本発明では、外部から供給されセンスアンプにより増幅された全てのデータが、メモリセルに書き込まれるため、書き込み動作前にメモリセルに保持されているデータは、破壊されても良い。すなわち、書き込み動作時に、メモリセルへのデータの再書き込みは不要である。再書き込みに要する時間が不要になるため、書き込み動作を従来に比べ高速に実行できる。
【００１４】
本発明の半導体メモリでは、メモリセルを選択するためのアドレス信号は、一括して供給される。アドレス信号を一括して受けることで、制御回路によるアドレス信号の制御を容易にできる。
本発明の半導体メモリは、異なるビット線に接続されたメモリセルに接続され、これ等メモリセルの記憶ノードとビット線との接続を制御するワード線を有している。アドレス信号は、ワード線の選択のみに使用される。本発明では、センスアンプにより増幅された全てのデータが、外部に対して入出力される。このため、ビット線およびセンスアンプを選択するアドレス信号を不要にできる。この結果、アドレス信号の端子数を減らすことができ、チップサイズを小さくできる。
【００１５】
本発明の半導体メモリでは、プリチャージ制御回路は、メモリセルへのデータの書き込み動作の開始前に非活性化されている。すなわち、ビット線は、書き込み動作時には、所定の電圧にリセットされなくてよい。上述したように、本発明では、書き込み動作時に、外部から入力された全てのデータがメモリセルに書き込まれる。このため、書き込み動作時に、メモリセルに保持されているデータの一部を再書き込みする必要はない。すなわち、書き込み動作を開始する前にビット線のプリチャージは不要になる。この結果、プリチャージ動作の制御および書き込み動作の制御を簡易にできる。また、書き込み動作時間を短縮できる。
【００１６】
【発明の実施の形態】
以下、本発明の実施形態を図面を用いて説明する。
図１は、本発明の半導体メモリの第１の実施形態の要部を示している。この半導体メモリは、シリコン基板上にCMOSプロセスを使用してDRAMとして形成されている。
DRAMは、アドレスバッファ１０、コマンドバッファ１２、プリチャージ制御回路１４、読み出し制御回路１６（データ制御回路）、書き込み制御回路１８（データ制御回路）、４つのバンク、リードアンプRA、およびライトアンプWAを有している。アドレスバッファ１０は、外部から供給されるメモリセルMCを選択するためのアドレス信号を、コマンドバッファ１２からのタイミング信号に同期して一括して受信し、受信したアドレス信号をバンクに出力している。コマンドバッファ１２は、外部から供給されるコマンド信号（読み出しコマンド、書き込みコマンド等）に応じてタイミング信号を生成し、これ等タイミング信号をアドレスバッファ１０、読み出し制御回路１６、および書き込み制御回路１８に出力している。
【００１７】
プリチャージ制御回路１４は、コマンドバッファ１２からの制御を受け、ビット線BL、/BLを所定の電圧にリセットするビット線ショート信号BRSをセンスアンプSAに出力する。読み出し制御回路１６は、読み出しコマンドを受けたときに活性化され、バンクおよびリードアンプRAを制御する複数の制御信号を出力する。書き込み制御回路１８は、書き込みコマンドを受けたときに活性化され、バンクおよびライトアンプWAを制御する複数の制御信号を出力する。
【００１８】
バンクは、ワードドライバWD、センスアンプSA、センスアンプ制御回路２０（データ制御回路）、およびメモリセルアレイMAを有している。バンクは、例えば、外部から供給されるバンク選択信号（図示せず）により選択される。メモリセルアレイMAには、複数のワード線WLおよびビット線BL、/BLが縦横に配線され、これ等ワード線WLおよびビット線BL、/BLの交差部分にメモリセルMCが配置されている。ワードドライバWDは、外部からのアドレス信号に応じて所定のワード線WLを選択する。センスアンプ制御回路２０は、読み出し制御回路１６および書き込み制御回路１８からの制御信号に応じて、センスアンプSAを制御する制御信号を生成する。
【００１９】
図２は、図１のバンクのレイアウトの詳細を示している。各バンクは、512個のセンスアンプ毎にワード線WLが区切られており、ｎ個のブロックBKで構成されている。なお、ワード線WLを、メインワード線およびサブワード線で構成してもよい。ブロックBKの数ｎは、開発するDRAMの仕様に合わせて、１以上の任意の値に設定できる。各ブロックBKにおいて、256個のセンスアンプが、メモリセルアレイMAの両側（図の上下）にそれぞれ配置され、ワードドライバWDおよびセンスアンプ制御回路２０が、メモリセルアレイMAの片側（図の左側）に配置されている。センスアンプSAは、各ブロックBK毎に独立している。すなわち、センスアンプSAが、複数のバンクで共有されることはない。このため、本実施形態では、複数のバンクを同時に活性化させるいわゆるインタリーブ動作（重複動作）が可能である。また、センスアンプSAが各ブロックBK毎に独立しているため、センスアンプSAと、隣接するメモリセルアレイMAのビット線とを分離するアイソレーションスイッチは不要である。通常、アイソレーションスイッチの制御は、高電圧を用いる。このため、アイソレーションスイッチが不要になることで、消費電力が削減できる。
【００２０】
センスアンプSAのレイアウト領域には、図の横方向に沿って、データバス線とビット線BL（図示せず）とを接続するためのSA選択線WSL、RSLが配線されている。SA選択線WSL、RSLは、センスアンプ制御回路２０により生成される。データバス線は、後述するように、相補の読み出しデータバス線RDB、/RDB、および相補の書き込みデータバス線WDB、/WDBで構成されている。データバス線を相補にすることで、データバス線のノイズに対する影響を小さくでき、読み出しデータおよび書き込みデータをチップ内で確実に伝達できる。データバス線を読み出し用と書き込み用とに分けることで、読み出しデータおよび書き込みデータを同時に伝達できる。このため、アクセス時間を高速にできる。また、入出力データのタイミング設計が、従来に比べ容易になる。以降、SA選択線WSL、RSLに伝達される信号を、それぞれスイッチ信号WSL、RSLと称する。なお、ビット線BLは、データバス線と同じ図の縦方向に配線されている。
【００２１】
この実施形態では、バンク選択信号に応じて所定のバンクが選択される。そして、選択されたバンクの全ブロックBKにおいて、アドレス信号で選択されたワード線WLが同時に活性化される。このとき、512のｎ倍のデータが、リードアンプRAに出力され、またはライトアンプWAから供給される。すなわち、活性化されたセンスアンプSAに対応する全てのデータが外部に対して入出力される。したがって、入出力データのビット数当たりの消費電力が低減される。
【００２２】
また、活性化されたセンスアンプSAに対応する全てのデータが入出力されるため、ビット線およびセンスアンプを選択するアドレス信号（いわゆる従来のコラムアドレス信号）は不要である。すなわち、アドレス信号は、ワード線WLの選択のみに使用される（いわゆる従来のロウアドレス信号）。このため、本実施形態のように、本発明をアドレス信号を一括して受けるDRAMに適用する場合、アドレス信号の端子数をコラムアドレス信号の分だけ減らすことができる。本発明をアドレス信号をロウアドレスとコラムアドレスとに分けて供給するDRAMに適用する場合、コラムアドレスの供給が不要になるため、コラムアドレスに関係する制御が不要になる。
【００２３】
なお、外部へのデータの出力は、センスアンプSAで増幅したデータを一度に出力してもよく、あるいは、時分割した後出力してもよい。いずれの場合にも、データ転送量あたりの消費電力は、従来に比べ大幅に低減される。
図３は、ブロックBKの詳細を示している。異なるビット線BL（または/BL）に接続されたメモリセルMCにおけるnMOSトランジスタのゲートはワード線WLに接続されている。すなわち、メモリセルMCのキャパシタ（記憶ノード）とビット線BL、/BLとの接続は、ワード線WLにより制御されている。
【００２４】
センスアンプSAは、２つのCMOSインバータの入力と出力とを互いに接続して形成されている。センスアンプSAのpMOSトランジスタのソースおよびnMOSトランジスタのソースには、それぞれセンスアンプ活性化信号PSA、NSAが供給されている。以降、pMOSトランジスタおよびnMOSトランジスタを単にpMOSおよびnMOSと称する。
【００２５】
相補のビット線BL、/BLは、ビット線ショート信号BRSで制御されるイコライズ用のnMOSを介して互いに接続されている。また、ビット線BL、/BLは、それぞれビット線ショート信号BRSで制御されるnMOSを介してプリチャージ線VPRに接続されている。
ビット線BLは、スイッチ信号RSLで制御されるnMOSスイッチを介して読み出しデータバス線RDBに接続されている。ビット線/BLは、スイッチ信号RSLで制御されるnMOSスイッチを介して読み出しデータバス線/RDBに接続されている。また、ビット線BLは、スイッチ信号WSLで制御されるnMOSスイッチを介して書き込みデータバス線WDBに接続されている。ビット線/BLは、スイッチ信号WSLで制御されるnMOSスイッチを介して書き込みデータバス線/WDBに接続されている。このように、相補のビット線BL、/BLにそれぞれ対応して相補のデータ線対である読み出しデータバス線RDB、/RDB、および相補のデータ線対である書き込みデータバス線WDB、/WDBが形成されている。
【００２６】
スイッチ信号RSLにより、このスイッチ信号RSLに対応するブロックBK内の全nMOSスイッチが同時にオンし、複数のビット線BL、/BLと、読み出しデータバス線RDB、/RDBとが同時に接続される。同様に、スイッチ信号WSLにより、このスイッチ信号ＷＳＬに対応するブロックBK内の全nMOSスイッチが同時にオンし、複数のビット線BL、/BLと、書き込みデータバス線WDB、/WDBとが同時に接続される。換言すれば、スイッチ信号RSL、WSLは、ワード線WLにより選択されたメモリセルMCに対応する全てのビット線と、データバス線とをそれぞれ接続する。この実施形態では、センスアンプ毎にnMOSスイッチを制御する必要がないため、nMOSスイッチの制御を簡易にできる。また、相補の信号線同士（例えば、ビット線BLと読み出しデータバス線RDB）を接続すればよいため、簡易なnMOSスイッチを配置すればよい。なお、スイッチ信号RSL、ＷＳＬは、センスアンプSAの活性化に対応して高レベルに変化する。このとき、nMOSスイッチは、オンする。
【００２７】
図において、例えば、読み出し動作時に、図の右側のワード線WLが選択されたときには、メモリセルMCからビット線BLに伝達されたデータがセンスアンプSAにより増幅される。ビット線/BLのレベルは、ビット線BLに接続されたメモリセルMCに保持されていたデータのレベルと逆になる。そして、相補のビット線BL、/BLの電圧差が、スイッチ信号RSLで制御されるnMOSを介して相補の読み出しデータバス線RDB、/RDBに伝えられ、読み出しデータとして外部に出力される。
【００２８】
一方、書き込み動作時に、相補の書き込みデータバス線WDB、/WDBを介して供給される書き込みデータは、スイッチ信号WSLで制御されるnMOSを介してビット線BL、/BLに伝達される。伝達された書き込みデータは、センスアンプSAで増幅され、ビット線BL、/BLの一方を使用して、ワード線WLにより選択されたメモリセルMCに書き込まれる。
【００２９】
図４は、読み出しデータバス線RDB、/RDBおよび書き込みデータバス線WDB、/WDBのレイアウトの概要を示している。この実施形態では、センスアンプSAにより増幅される全てのデータを入出力するため、図３に示したように、読み出しデータバス線RDB、/RDB、書き込みデータバス線WDB、/WDBは、全てのビット線BL、/BLに対応してそれぞれ形成されている。この例では、図に示した全てのセンスアンプSAが同時に活性化される。配線を容易にするため、読み出しデータバス線RDB、/RDB、書き込みデータバス線WDB、/WDBは、ビット線BL、/BLの配線方向に沿って形成されている。
【００３０】
また、スイッチ信号RSL（またはWSL）は、複数のセンスアンプSAに対応するビット線BL、/BLと読み出しデータバス線RDB、/RDB（または書き込みデータバス線WDB、/WDB）と同時に接続する。このため、スイッチ信号RSL、WSLの配線（SA選択線）は、センスアンプSAの配列方向に沿って配線されている。同様に、複数のセンスアンプSAを同時に活性化するセンスアンプ活性化信号PSA、NSAの配線は、センスアンプSAの配列方向に沿って形成されている。
【００３１】
図５は、図４のワード線WLに沿った断面を示している。この実施形態のDRAMは、４つの配線層を有している。これ等配線層を、基板に近い順から第１、第２、第３、第４配線層と称する。ワード線WLは、ポリシリコン等からなる第１配線層を使用して形成されている。ビット線BL、/BLは、第２配線層を使用して形成されている。読み出しデータバス線RDB、/RDBは、第３配線層を使用して形成されている。書き込みデータバス線WDB、/WDBは、第４配線層を使用して形成されている。第２配線層、第３配線層、および第４配線層は、例えば、アルミニウム、タングステン、銅等の導電性材料により形成される。
【００３２】
読み出しデータバス線RDB、/RDBおよび書き込みデータバス線WDB、/WDBの配線幅および配線ピッチは、ビット線BL、/BLの配線幅および配線ピッチに等しくされている。すなわち、読み出しデータバス線RDB、/RDBおよび書き込みデータバス線WDB、/WDBの配線ピッチは、ビット線BL、/BLの配線ピッチの整数倍に等しい。配線幅および配線ピッチを揃えることで、レイアウト設計、レイアウト検証、デバイスのプロセス設計等が容易になる。このため、開発コストを低減でき、開発期間を短縮できる。
【００３３】
図６は、本発明がなされる前のデータバス線のレイアウトの概要を示している。従来は、同時に活性化されるセンスアンプSAの一部のみが、データ入出力に寄与していた。このため、センスアンプSAの配列方向に沿って、これ等センスアンプSAに共通のサブ読み出しデータバス線SRDB、/SRDB、サブ書き込みデータバス線SWDB、/SWDBが配線されていた。また、ビット線BL、/BLの配線方向に沿って、センスアンプSAに共通のメイン読み出しデータバス線URDB、/URDB、DRDB、/DRDB、メイン書き込みデータバス線UWDB、/UWDB、DWDB、/DWDBが配線されていた。ここで、メイン読み出しデータバス線URDB、/URDB、DRDB、/DRDB、メイン書き込みデータバス線UWDB、/UWDB、DWDB、/DWDBの頭の"U"および"D"は、それぞれ図の上側および下側のセンスアンプSAに対応することを示している。
【００３４】
ビット線BL、/BLとサブ読み出しデータバス線SRDB、/SRDBとは、図の横方向に配置されたセンスアンプSAに共通のスイッチ信号RCLと、図の縦方向に配置されたセンスアンプSAに共通のスイッチ信号CLとにより接続される。スイッチ信号RCL、CLは、直列に接続された２つのトランジスタのゲートにそれぞれ供給されている。これ等トランジスタがともにオンすることで、ビット線BL、/BLとサブ読み出しデータバス線SRDB、/SRDBとが接続される。例えば、スイッチ信号CLにより、活性化された１６個のセンスアンプSA中２個が選択される。
【００３５】
従来の読み出し動作では、メモリセルからビット線BL（または/BL）上に読み出されたデータは、ブロック内の全てのセンスアンプSAにより増幅される。次に、コラムアドレス信号に応じたスイッチ信号CL（例えば、図の左側の太い破線で示したCL）が選択される。そして、図に矢印で示したように、太い破線で示したセンスアンプSAにより増幅されたデータのうち、スイッチ信号CLによって選択されたデータのみが、サブ読み出しデータバス線SRDB、/SRDBおよびメイン読み出しデータバス線URDB、DRDBに伝達され、外部に出力される。
【００３６】
図７は、本発明のDRAMの読み出し動作および書き込み動作を示している。この図では、分かりやすくするため、ビット線ショート信号BRSの立ち下がり間隔をサイクルタイムtRCとしている。ビット線ショート信号BRS、スイッチ信号RSL、WSL、センスアンプ活性化信号PSA、NSAは、データ制御回路（読み出し制御回路１６、書き込み制御回路１８、およびセンスアンプ制御回路２０）により生成される。
【００３７】
まず、読み出し動作では、ビット線ショート信号BRSが低レベルに変化し、ビット線対BL、/BLのプリチャージが終了する（図７（ａ））。次に、外部から同時に供給されたアドレス信号に応じて所定のワード線WLが選択され（図７（ｂ））、メモリセルMCからビット線BL（または/BL）にデータが読み出される（図７（ｃ））。次に、センスアンプ活性化信号PSA、NSAが、それぞれ高レベル、低レベルに変化し、図２に示したバンク内の全てのセンスアンプSAが活性化される（図７（ｄ））。センスアンプSAの活性化により、ビット線BL、/BLの電圧差が増幅される（図７（ｅ））。
【００３８】
この後、スイッチ信号RSLが活性化され（図７（ｆ））、ビット線BL、/BLと読み出しデータバス線RDB、/RDBとがそれぞれ接続される。ビット線BL、/BLのレベルは、読み出しデータバス線RDB、/RDBおよび図２に示したリードアンプRAを介して外部に出力される。
この後、スイッチ信号RSL、ワード線WL、センスアンプ活性化信号PSA、NSAが順次非活性化される。ビット線ショート信号BRSが非活性化されて、ビット線対BL、/BLがプリチャージ（イコライズ）され、読み出し動作が完了する。
【００３９】
次に、書き込み動作では、ビット線ショート信号BRSが低レベルに変化し、ビット線対BL、/BLのプリチャージが終了する（図７（ｇ））。次に、スイッチ信号WSLが活性化され（図７（ｈ））、外部から供給される書き込みデータは、図２に示したライトアンプWAおよび書き込みデータバス線WDB、/WDBを介してビット線BL、/BLに伝達される（図７（ｉ））。このとき、センスアンプSAは未だ活性化されておらず、ワード線WLは未だ選択されていない。ワード線WLは、ビット線BL、/BLに書き込みデータが伝達された直後に活性化される。次に、バンク内の全てのセンスアンプSAが活性化され、センスアンプSAで増幅された全ての書き込みデータがメモリセルMCに書き込まれる（図７（ｊ））。
【００４０】
このように、外部からの書き込みデータは、メモリセルMCに保持されているデータがビット線BL（または/BL）に伝達される前に、ビット線BL、/BLに伝達される。また、外部からの書き込みデータは、センスアンプSAが活性化される前にビット線BL、/BLに伝達される。
本実施形態では、センスアンプSAにより増幅された全てのデータを入出力するため、メモリセルMCへのデータの再書き込み期間が不要になる。このため、書き込み時間を短縮できる。その結果、読み出し動作および書き込み動作のサイクルタイムtRCを短縮できる。また、データの読み出しかつ再書き込みが不要なため、隣接するビット線BL、/BLから受けるノイズの影響が小さい。
【００４１】
図８は、比較例として、本発明がなされる前のDRAMの読み出し動作および書き込み動作を示している。読み出し動作は図７と同じため、説明を省略する。従来の書き込み動作では、活性化されたセンスアンプSAの多くは、メモリセルMCから読み出したデータの再書き込みのために動作していた。このため、メモリセルMCに保持されているデータをセンスアンプSAで増幅可能なレベルまでビット線BL（または/BL）に伝達する期間T1が必要であり、サイクルタイムtRCに期間T1を含める必要があった。換言すれば、本発明では、書き込み動作時間を期間T1だけ短縮できる。
【００４２】
図８においては、本発明と比較するため、読み出し動作と書き込み動作のサイクルタイムtRCを相違させている。しかし、実際のDRAMでは、使い勝手を向上するため、読み出し動作と書き込み動作のサイクルタイムtRCは、一般に同一に設定されている。そのため、従来は、書き込み動作のサイクルタイムtRCに合わせて、読み出し動作のサイクルタイムtRCも延ばさなくてはならなかった。これに対して、本発明では、書き込み動作時の期間T1が不要になるため、読み出し動作および書き込み動作のサイクルタイムtRCを同じにでき、かつ、読み出し動作のサイクルタイムtRCを、回路動作の実力にほぼ近くできる。
【００４３】
以上、本実施形態では、センスアンプSAで増幅された全てのデータを外部に対して入出力したので、入出力データのデータ転送レートを向上でき、かつデータの転送量当たりの消費電力を低減できる。
読み出しデータバス線RDB、/RDB、および書き込みデータバス線WDB、/WDBを、ビット線BL、/BLの配線方向に沿って配線したので、これ等データバス線の配線レイアウトを容易にできる。
【００４４】
読み出しデータバス線RDB、/RDB、および書き込みデータバス線WDB、/WDBの配線ピッチを、ビット線BL、/BLの配線ピッチの整数倍に等しくしたので、レイアウト設計、レイアウト検証、デバイスのプロセス設計等が容易になる。このため、開発コストを低減でき、開発期間を短縮できる。
データバス線を読み出し用の読み出しデータバス線RDB、/RDBと書き込み用の書き込みデータバス線WDB、/WDBとに分けたので、厳しいタイミング条件においても、読み出しデータおよび書き込みデータをチップ内で衝突させることなく確実に伝達でき、アクセス時間を高速にできる。
【００４５】
センスアンプSAにより増幅された全てデータを外部に対して入出力することで、書き込み動作時に、メモリセルへのデータの再書き込みを不要にした。このため、書き込み動作を従来に比べ高速に実行できる。
読み出し動作および書き込み動作の際にアドレス信号を一括して受けることで、チップ内でのアドレス信号の制御を容易にできる。また、センスアンプSAにより増幅された全てデータを外部に対して入出力することで、ビット線およびセンスアンプを選択するアドレス信号を不要にし、アドレス信号を、ワード線WLの選択のみに使用した。このため、アドレス信号の端子数を減らすことができ、チップサイズを小さくできる。
【００４６】
このように、低消費電力、高いバスバンド幅、高速動作が同時に実現できるため、特に本発明を画像処理機能を有する携帯機器向けの半導体メモリに適用すると、高い効果を得ることができる。また、バス幅の制限の小さいシステムLSIに混載される半導体メモリに適用することでも、高い効果を得ることができる。
図９は、本発明の半導体メモリの第２の実施形態におけるタイミングを示している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。
【００４７】
この実施形態では、ビット線BL、/BLをプリチャージするプリチャージ制御回路（図１）に特徴を有している。すなわち、書き込み動作前にはプリチャージ動作が実行されない。基本的な回路構成は、第１の実施形態（図１および図２）と同じである。すなわち、本実施形態の半導体メモリは、センスアンプSAにより増幅される全てのデータを外部に対して入出力する。
【００４８】
図に示すように、ビット線BL、/BLは、読み出し動作前のみプリチャージされる（ビット線ショート信号BRSの高レベル期間）。書き込み動作の開始前（図９（ａ）、（ｂ））には、ビット線ショート信号BRSは低レベルを保持し、センスアンプ活性化信号PSA、NSAは、活性化されている。すなわち、書き込み動作前には、プリチャージ動作は実行されず、センスアンプSAは活性化し続ける。本発明では、書き込みデータは、ワード線WLで選択された全てのメモリセルMCに対して書き込まれるため、それ以前にメモリセルに蓄積されていたデータの保持は不要になる。すなわち、メモリセルMCへのデータの再書き込み（リフレッシュ動作の一種）は不要である。このため、書き込み動作の開始時に、メモリセルMCに蓄積されているデータをビット線BL（または/BL）上に読み出すための前処理であるプリチャージ動作は不要になる。
【００４９】
従来の書き込み動作では、活性化されたセンスアンプSAに接続されたビット線BL、/BLの一部のみに、書き込みデータが伝達されていた。残りのビット線BL、/BLでは、再書き込みするデータが増幅されていた。すなわち、ワード線により選択されたメモリセルから読み出されるデータのほとんどを、元のメモリセルに確実に再書き込みしなくてはならなかった。したがって、メモリセルからデータが読み出されるビット線を正確に所定の電圧にプリチャージする必要があった。
【００５０】
この実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、この実施形態では、書き込み動作前のプリチャージ動作が不要になるため、書き込み動作時のサイクルタイムtRCをさらに短縮できる。所定の期間内におけるメモリセルMCへの平均アクセス回数が増加するため、データ転送レートを向上できる。また、ビット線BL、/BLを頻繁に充放電しなくてよいため、動作時の消費電力を低減できる。
【００５１】
図１０は、本発明の半導体メモリの第３の実施形態の要部を示している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。
この実施形態は、読み出しデータバス線RDBが単相であることを特徴としている。すなわち、相補の書き込みデータバス線WDB、/WDBと単相の読み出しデータバス線RDBとが、ビット線BL、/BLにそれぞれ接続されている。その他の構成は、上述した第１の実施形態と同じである。
【００５２】
書き込みデータバス線WDB、/WDBは、上述した第１の実施形態（図３）と同様に、スイッチ信号WSLで制御されるnMOSスイッチを介してビット線BL、/BLにそれぞれ接続されている。読み出しデータバス線RDBは、差動増幅回路２２を介してビット線BL、/BLに接続されている。
差動増幅回路２２は、ソースが電源線に接続された２つのpMOSからなるカレントミラー部と、pMOSのドレインにそれぞれ接続されたnMOSからなる差動入力部と、差動入力部を接地線に接続するnMOSからなる電源接続部とを有している。ビット線BL、/BLは、差動入力部に接続されている。読み出しデータバス線RDBは、ゲートをビット線/BLに接続したnMOSのドレインに接続されている。電源接続部のnMOSのゲートにはスイッチ信号RSLが供給されている。
【００５３】
差動増幅回路２２は、スイッチ信号RSLが高レベルのときに活性化され、ビット線BL、/BLの電圧差（メモリセルMCからの読み出しデータのレベル）を増幅して、読み出しデータバス線RDBに伝達する。なお、チップ内で必要な読み出しデータの振幅の大きさに応じて、読み出しデータバス線RDB上のデータを受けるインバータを配置してもよい。
【００５４】
この実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、この実施形態では、読み出しデータバス線RDBを単相としたので、データバス線の数を減らすことができる。すなわち、データバス線のレイアウト面積を低減できる。
図１１は、本発明の半導体メモリの第４の実施形態の要部を示している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。
【００５５】
この実施形態は、書き込みデータバス線WDBが単相であることを特徴としている。すなわち、相補の読み出しデータバス線RDB、/RDBと単相の書き込みデータバス線WDBとが、ビット線BL、/BLに接続されている。その他の構成は、上述した第１の実施形態と同じである。
読み出しデータバス線RDB、/RDBは、上述した第１の実施形態（図３）と同様に、それぞれスイッチ信号RSLで制御されるnMOSスイッチを介してビット線BL、/BLに接続されている。書き込みデータバス線WDBは、入出力回路２４を介してビット線BL、/BLに接続されている。
【００５６】
入出力回路２４は、２つのインバータの入力と出力とを互いに接続したラッチと、ビット線BLをラッチに接続するCMOS伝達ゲートと、ビット線/BLをラッチに接続するCMOS伝達ゲートと、ラッチの出力（ビット線BLのレベルと同じレベルのノード）を書き込みデータバス線WDBに接続するCMOS伝達ゲートとを有している。
【００５７】
書き込み動作時に、スイッチ信号WSL、/WSLがそれぞれ高レベル、低レベルに変化し、CMOS伝達ゲートがオンする。そして、外部からの書き込みデータが、単相の書き込みデータバス線WDBおよびビット線BL（または/BL）を介してメモリセルMCに書き込まれる。
この実施形態においても、上述した第１および第３の実施形態と同様の効果を得ることができる。
【００５８】
図１２は、本発明の半導体メモリの第５の実施形態の要部を示している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。
この実施形態では、読み出しデータバス線RDB、/RDBとビット線BL、/BLとの接続回路に特徴を有している。すなわち、読み出しデータバス線RDB、/RDBとビット線BL、/BLとをそれぞれ接続するnMOSは、ゲートをビット線BL、/BLに接続し、ソース・ドレインの一方を読み出しデータバス線RDB、/RDBに接続し、ソース・ドレインの他方をスイッチ信号RSLに接続している。このように、ビット線BL、/BLの電位でnMOSのゲートを制御する方式をダイレクトセンス方式と称している。その他の構成は、上述した第１の実施形態と同じである。
【００５９】
ダイレクトセンス方式では、ビット線BL、/BLは、読み出しデータバス線RDB、/RDBに直接接続されない。このため、メモリセルMCから読み出されたデータを完全に増幅する前にスイッチ信号/RSLを活性化しても、ビット線上のデータが破壊されることなく、読み出し動作は正しく実行される。このため、高速動作に適している。
【００６０】
この実施形態においても、上述した第１および第３の実施形態と同様の効果を得ることができる。すなわち、ダイレクトセンス方式を採用した半導体メモリでも同様の効果を得ることができる。
図１３は、本発明の半導体メモリの第６の実施形態の要部を示している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。
【００６１】
この実施形態では、センスアンプSAを複数のメモリセルアレイMAで共有することに特徴を有している。その他の構成は、上述した第１の実施形態と同じである。図に示すように、メモリセルアレイMAのビット線BL、/BLは、アイソレーション信号ISO0、ISO1で制御されるアイソレーションスイッチ（nMOS）を介してセンスアンプSAに接続されている。
【００６２】
図の左側のメモリセルアレイMAに対応するアイソレーションスイッチは、アイソレーション信号ISO0で制御され、図の右側のメモリセルアレイMAに対応するアイソレーションスイッチは、アイソレーション信号ISO1で制御されている。そして、アイソレーションスイッチにより、読み出し動作または書き込み動作するメモリセルアレイMAが、センスアンプSAに接続される。
【００６３】
この実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。
なお、上述した実施形態では、本発明をDRAMに適用した例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、本発明をクロック同期式のSDRAM、またはSRAMに適用してもよい。さらに、本発明をシステムLSIに混載されるDRAMコアに適用しても良い。この場合、DRAMコアの入出力データ数（データ転送量）当たりの消費電力を小さくできる。
【００６４】
上述した実施形態では、本発明を４つのバンクを有するDRAMに適用した例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、バンクを構成しないDRAMに適用してもよい。
上述した実施形態では、512個のセンスアンプを有するブロックBKを構成した例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、256個または1024個のセンスアンプSAを有するブロックBKを構成してもよい。ブロックBKの大きさは、同時に入出力するデータのビット数に応じて設定すればよい。
【００６５】
上述した実施形態では、アドレス信号を一括して入力した例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、アドレス信号を時分割で受ける仕様にすることで、アドレス信号の端子数をさらに減らすことができる。
上述した実施形態では、データバス線として読み出しデータを伝達する読み出しデータバス線RDBと、書き込みデータを伝達する書き込みデータバス線WDBを形成した例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、データバス線を読み出しデータおよび書き込みデータに共通にしてもよい。
【００６６】
上述した第３および第４の実施形態では、それぞれ読み出しデータバス線RDBおよび書き込みデータバス線WDBを単相にした例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、読み出しデータバス線RDBおよび書き込みデータバス線WDBの両方を単相にしてもよい。この場合、さらにデータバス線のレイアウト領域を小さくできる。
【００６７】
以上の実施形態において説明した発明を整理して、付記として開示する。
（付記１） 複数のメモリセルと、
前記メモリセルにそれぞれ接続され、データを伝達する複数のビット線と、
前記ビット線にそれぞれ接続され、該ビット線に伝達されたデータを増幅する複数のセンスアンプと、
前記メモリセルから読み出され前記センスアンプで増幅された全てのデータを外部に出力し、外部から入力され前記センスアンプで増幅された全てのデータを前記メモリセルに書き込むデータ制御回路とを備えていることを特徴とする半導体メモリ。
【００６８】
（付記２） 付記１記載の半導体メモリにおいて、
前記ビット線にそれぞれ対応して形成され、前記外部に対して前記データを入出力する複数のデータバス線を備えていることを特徴とする半導体メモリ。
（付記３） 付記２記載の半導体メモリにおいて、
前記データバス線は、前記ビット線の配線方向に沿って配線されていることを特徴とする半導体メモリ。
【００６９】
（付記４） 付記３記載の半導体メモリにおいて、
前記データバス線は、前記ビット線とは別の配線層を使用して形成され、
前記データバス線の配線ピッチは、前記ビット線の配線ピッチの整数倍に等しいことを特徴とする半導体メモリ。
（付記５） 付記２記載の半導体メモリにおいて、
前記データバス線は、前記メモリセルから読み出されるデータを伝達する読み出しデータバス線と、前記メモリセルに書き込まれるデータを伝達する書き込みデータバス線とで構成されていることを特徴とする半導体メモリ。
【００７０】
（付記６） 付記５記載の半導体メモリにおいて、
前記読み出しデータバス線および前記書き込みデータバス線の少なくともいずれかは、相補のデータ線対で構成されていることを特徴とする半導体メモリ。
（付記７） 付記５記載の半導体メモリにおいて、
前記読み出しデータバス線および前記書き込みデータバス線は、ともに単相であることを特徴とする半導体メモリ。
【００７１】
（付記８） 付記２記載の半導体メモリにおいて、
前記データバス線は、前記メモリセルから読み出されるデータおよび前記メモリセルに書き込まれるデータを伝達する入出力共通のバス線であることを特徴とする半導体メモリ。
（付記９） 付記２記載の半導体メモリにおいて、
前記ビット線と前記データバス線とをそれぞれ接続し、前記センスアンプの活性化に対応して同時にオンする複数のスイッチを備えていることを特徴とする半導体メモリ。
【００７２】
（付記１０） 付記２記載の半導体メモリにおいて、
前記ビット線は、相補のビット線対で構成され、
前記データバス線は、前記ビット線対に対応して相補のデータ線対で構成されていることを特徴とする半導体メモリ。
（付記１１） 付記１記載の半導体メモリにおいて、
異なる前記ビット線に接続された前記メモリセルに接続され、該メモリセルの記憶ノードと前記ビット線との接続を制御するワード線を備え、
前記データ制御回路は、書き込み動作時に、前記ワード線が選択される前に、該メモリセルに書き込まれるデータをビット線に伝達することを特徴とする半導体メモリ。
【００７３】
（付記１２） 付記１記載の半導体メモリにおいて、
前記データ制御回路は、書き込み動作時に、前記センスアンプが前記メモリセルに保持されたデータを増幅する前に、該メモリセルに書き込まれるデータをビット線に伝達することを特徴とする半導体メモリ。
（付記１３） 付記１記載の半導体メモリにおいて、
前記メモリセルを選択するためのアドレス信号は、一括して供給されることを特徴とする半導体メモリ。
【００７４】
（付記１４） 付記１３記載の半導体メモリにおいて、
異なる前記ビット線に接続された前記メモリセルに接続され、該メモリセルの記憶ノードと前記ビット線との接続を制御するワード線を備え、
前記アドレス信号は、前記ワード線の選択のみに使用されることを特徴とする半導体メモリ。
【００７５】
（付記１５） 付記１記載の半導体メモリにおいて、
活性化により前記ビット線を所定の電圧にリセットするプリチャージ制御回路を備え、
前記プリチャージ制御回路は、前記メモリセルへのデータの書き込み前に非活性化されていることを特徴とする半導体メモリ。
【００７６】
（付記１６） 付記１記載の半導体メモリにおいて、
前記メモリセル、前記ビット線、および前記センスアンプを含み、独立して動作可能な複数のバンクを備えていることを特徴とする半導体メモリ。
（付記１７） 付記１記載の半導体メモリにおいて、
異なる前記ビット線に接続された前記メモリセルに接続され、該メモリセルの記憶ノードと前記ビット線との接続を制御するワード線を備え、
前記ワード線は、メインワード線およびサブワード線で構成されていることを特徴とする半導体メモリ。
【００７７】
（付記１８） 付記１記載の半導体メモリにおいて、
前記データ制御回路は、前記センスアンプで増幅された全てのデータを、時分割で外部に出力し、外部から時分割で入力され前記センスアンプで増幅された全てのデータを前記メモリセルに書き込むことを特徴とする半導体メモリ。
（付記１９） 付記３記載の半導体メモリにおいて、
前記データバス線は、前記ビット線とは別の配線層を使用して形成され、
前記データバス線の総数は、隣接する２本の前記ビット線で構成されるビット線対の数の整数倍に等しいことを特徴とする半導体メモリ。
【００７８】
付記７の半導体メモリでは、読み出しデータバス線および書き込みデータバス線を、ともに単相にすることで、データバス線の配線領域を小さくでき、チップコストを低くできる。
付記８の半導体メモリでは、データバス線は、メモリセルから読み出されるデータおよびメモリセルに書き込まれるデータを伝達する入出力共通のバス線である。データバス線を、入出力共通にすることで、データバス線の配線領域をさらに小さくできる。
【００７９】
付記９の半導体メモリは、ビット線とデータバス線とをそれぞれ接続し、前記センスアンプの活性化に対応して同時にオンする複数のスイッチを有している。センスアンプ毎にスイッチを制御する必要がないため、スイッチの制御を簡易にできる。
付記１０の半導体メモリでは、ビット線は、相補のビット線対で構成されている。データバス線は、ビット線対に対応して相補のデータ線対で構成されている。ビット線とデータバス線の構成を統一することで、これ等信号線を接続する回路を簡易にできる。例えば、単純なスイッチを介してビット線とデータバス線とを接続できる。
【００８０】
付記１２の半導体メモリでは、データ制御回路は、書き込み動作時に、センスアンプがメモリセルに保持されたデータを増幅する前に、メモリセルに書き込まれるデータをビット線に伝達する。外部から供給されセンスアンプにより増幅された全てのデータが、メモリセルに書き込まれるため、書き込み動作前にメモリセルに保持されているデータをセンスアンプで増幅し、再書き込みする必要はない。再書き込みに要する時間が不要になるため、書き込み動作を従来に比べ高速に実行できる。
【００８１】
以上、本発明について詳細に説明してきたが、上記の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。
【００８２】
【発明の効果】
本発明の半導体メモリでは、センスアンプで増幅された全てデータを外部に対して入出力するため、入出力データのデータ転送レートを向上でき、かつデータの転送量当たりの消費電力を低減できる。
本発明の半導体メモリでは、簡易な制御回路でデータの転送レートを向上できる。
本発明の半導体メモリでは、データバス線の配線レイアウトを容易にできる。
【００８３】
本発明の半導体メモリでは、多数のデータバス線を効率よく配置できる。
本発明の半導体メモリでは、読み出しデータおよび書き込みデータをチップ内で同時に伝達することが可能になり、アクセス時間を高速にできる。
本発明の半導体メモリでは、読み出しデータまたは書き込みデータのノイズに対する影響を受けにくくでき、これ等データをチップ内で確実に伝達できる。
【００８４】
本発明の半導体メモリでは、再書き込みに要する時間が不要になるため、書き込み動作を従来に比べ高速に実行できる。
本発明の半導体メモリでは、アドレス信号を一括して受けることで、制御回路によるアドレス信号の制御を容易にできる。また、アクセスアドレスが一時に確定するので、アクセスを高速にできる。
【００８５】
本発明の半導体メモリでは、アドレス信号の端子数を減らすことができ、チップサイズを小さくできる。
本発明の半導体メモリでは、プリチャージ動作の制御および書き込み動作の制御を簡易にできる。また、書き込み動作時間を短縮できる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を示すブロック図である。
【図２】図１のバンクの詳細を示すブロック図である。
【図３】図１のブロックBKの詳細を示す回路図である。
【図４】読み出しデータバス線および書き込みデータバス線のレイアウト図である。
【図５】図４のワード線に沿った断面図である。
【図６】本発明前のデータバス線を示すレイアウト図である。
【図７】第１の実施形態の読み出し動作および書き込み動作を示すタイミング図である。
【図８】本発明前の読み出し動作および書き込み動作を示すタイミング図である。
【図９】本発明の第２の実施形態を示すタイミング図である。
【図１０】本発明の第３の実施形態の要部を示す回路図である。
【図１１】本発明の第４の実施形態の要部を示す回路図である。
【図１２】本発明の第５の実施形態の要部を示す回路図である。
【図１３】本発明の第６の実施形態の要部を示す回路図である。
【符号の説明】
１０ ドレスバッファ
１２ コマンドバッファ
１４ プリチャージ制御回路
１６ 読み出し制御回路（データ制御回路）
１８ 書き込み制御回路（データ制御回路）
２０ センスアンプ制御回路（データ制御回路）
２２ 差動増幅回路
２４ 入出力回路
BK ブロック
BL、/BL ビット線
BRS ビット線ショート信号
MA メモリセルアレイ
MC メモリセル
NSA センスアンプ活性化信号
PSA センスアンプ活性化信号
RA リードアンプ
RDB、/RDB 読み出しデータバス線
RSL スイッチ信号、SA選択線
SA センスアンプ
VPR プリチャージ線
WA ライトアンプ
WD ワードドライバ
WDB、/WDB 書き込みデータバス線
WL ワード線
WSL、/WSL スイッチ信号、SA選択線
【発明の属する技術分野】
本発明は、半導体メモリに関し、特に、入出力データのバスバンド幅が広い半導体メモリに関する。
【０００２】
【従来の技術】
一般に、半導体メモリには、縦横に配線されたワード線およびビット線の交点にメモリセルが配置されている。ビット線には、メモリセルに入出力するデータを増幅するためにセンスアンプが接続されている。
この種の半導体メモリにおける読み出し動作では、外部から供給されるアドレス信号（ロウアドレス信号）に応じて所定のワード線が選択され、メモリセルに保持されているデータがビット線に伝達される。センスアンプは、ビット線上に伝達されたデータを増幅する。また、アドレス信号（コラムアドレス信号）に応じて、増幅されたデータの一部が選択され、読み出しデータとして外部に出力される。センスアンプで増幅されたデータ（外部に読み出されない残りのデータを含む）は、メモリセルに再書き込みされる。そして、読み出し動作は完了する。
【０００３】
一方、書き込み動作では、まず読み出し動作と同様に、所定のワード線がロウアドレス信号に応じて選択され、メモリセルからデータが出力される。ビット線上に読み出されたデータは、センスアンプにより増幅される。また、センスアンプが増幅動作を開始した後、外部からの書き込みデータが、コラムアドレス信号に応じて選択されたビット線に伝達される。この際、選択されたビット線において、メモリセルからの読み出しデータと書き込みデータとが異なる場合、ビット線のレベルは反転する。そして、書き込みデータがメモリセルに書き込まれる。選択されなかったビット線上において、センスアンプにより増幅されたデータは、メモリセルに再書き込みされる。
【０００４】
【発明が解決しようとする課題】
このように、従来、センスアンプにより増幅されるデータの一部のみが、読み出しデータとして外部に出力され、書き込みデータとしてメモリセルに書き込まれていた。換言すれば、読み出し動作および書き込み動作に直接寄与するセンスアンプの数は、活性化されるセンスアンプの一部に過ぎなかった。
例えば、１本のワード線に512個のメモリセルが接続されている場合、読み出し動作時（または書き込み動作時）に512個のセンスアンプが同時に活性化される。ここで、データ入出力端子が８ビットの場合、１回の読み出し動作に直接寄与するセンスアンプは８個だけである。これは、活性化しているセンスアンプの64分の１にすぎない。残りの64分の63（504個）のセンスアンプは、メモリセルにデータを再書き込みするだけのために動作している。すなわち、本来のデータの入出力動作には必要ないセンスアンプを無駄に動作させていた。
【０００５】
ビット線は、複数のメモリセルに接続されているため、その配線長は長く、負荷容量も大きい。センスアンプは、負荷容量の大きいビット線上の電荷を充放電しなくてはならないため、他の論理回路に比べ消費電力が大きい。このため、不必要にビット線を充放電することは、低消費電力化の妨げとなっていた。また、上述したように、データの入出力動作に直接寄与するセンスアンプは、活性化されるセンスアンプの一部だけのため、入出力データ数当たりの消費電力が大きいという問題があった。
【０００６】
従来、データ転送レートを高くする場合、入出力データのバスバンド幅を広げる手法がとられている。しかし、この際、読み書きに寄与するセンスアンプの数と、データの再書き込みのためだけに動作するセンスアンプの比率を変更することは、なされていなかった。このため、入出力データのバスバンド幅が２倍になれば、同時に活性化するセンスアンプの数も２倍になっていた。
【０００７】
データ転送レートを高くするには、半導体メモリの動作周波数を高くすることによっても達成できる。しかし、次式（１）で表されるように、動作周波数ｆを高くすると、トランジスタの充放電電流が増加するため、回路の消費電力Ｐは大きくなってしまう。
Ｐ＝Ｃ・Ｖ2・ｆ ‥‥‥（１）
（Ｃ：負荷容量Ｃ、Ｖ：電源電圧Ｖ）
また、一般に、動作周波数が高くなるに従い、回路設計およびレイアウト設計の困難さが増してしまうという問題もある。
【０００８】
近時、携帯機器の普及、あるいはシステムの大規模化、低電圧化に伴い、さらには画像用途等のアプリケーションの広がりにより、低消費電力かつ高いデータ転送速度を有するの導体メモリの要求は、高くなってきている。
本発明の目的は、高バスバンド幅かつ低消費電力の半導体メモリを提供することにある。
【０００９】
本発明の別の目的は、アクセスタイムを短縮できる半導体メモリを提供することにある。
【００１０】
【課題を解決するための手段】
本発明の半導体メモリは、複数のメモリセルと、これ等メモリセルにそれぞれ接続された複数のビット線と、ビット線にそれぞれ接続された複数のセンスアンプと、データ制御回路とを有している。例えば、読み出し動作時に、メモリセルからビット線に読み出されたデータは、センスアンプで増幅され、外部に出力される。この際、データ制御回路は、メモリセルから読み出されセンスアンプで増幅された全てのデータを外部に出力する。書き込み動作時に、外部からビット線に供給されたデータは、センスアンプで増幅され、メモリセルに書き込まれる。この際、データ制御回路は、外部から入力されセンスアンプで増幅された全てのデータをメモリセルに書き込む。センスアンプで増幅された全てのデータを外部に対して入出力するため、入出力データのデータ転送レートを向上でき、かつデータの転送量当たりの消費電力を低減できる。
【００１１】
本発明の半導体メモリでは、外部に対してデータを入出力する複数のデータバス線が、ビット線にそれぞれ対応して形成されている。センスアンプで増幅したデータを、データバス線を介して並列に入出力できるため、簡易な制御回路でデータの転送レートを向上できる。
本発明の半導体メモリでは、データバス線を、ビット線の配線方向に沿って配線することで、データバス線の配線レイアウトを容易にできる。
【００１２】
本発明の半導体メモリでは、データバス線は、ビット線とは別の配線層を使用して形成されている。データバス線の配線ピッチは、ビット線の配線ピッチの整数倍に等しくされている。ビット線とデータバス線とで配線ピッチを揃えることで、多数の配線を効率よく配置できる。
本発明の半導体メモリでは、データバス線は、メモリセルから読み出されるデータを伝達する読み出しデータバス線と、メモリセルに書き込まれるデータを伝達する書き込みデータバス線とで構成されている。データバス線を読み出し用と書き込み用とに分けることで、読み出しデータおよび書き込みデータをチップ内で同時に伝達することが可能になり、アクセス時間を高速にできる。
【００１３】
本発明の半導体メモリでは、読み出しデータバス線および書き込みデータバス線の少なくともいずれかを、相補のデータ線対で構成することで、読み出しデータまたは書き込みデータのノイズに対する影響を受けにくくでき、これ等データをチップ内で確実に伝達できる。
本発明の半導体メモリでは、データ制御回路は、書き込み動作時に、ワード線が選択される前に、メモリセルに書き込まれるデータをビット線に伝達する。本発明では、外部から供給されセンスアンプにより増幅された全てのデータが、メモリセルに書き込まれるため、書き込み動作前にメモリセルに保持されているデータは、破壊されても良い。すなわち、書き込み動作時に、メモリセルへのデータの再書き込みは不要である。再書き込みに要する時間が不要になるため、書き込み動作を従来に比べ高速に実行できる。
【００１４】
本発明の半導体メモリでは、メモリセルを選択するためのアドレス信号は、一括して供給される。アドレス信号を一括して受けることで、制御回路によるアドレス信号の制御を容易にできる。
本発明の半導体メモリは、異なるビット線に接続されたメモリセルに接続され、これ等メモリセルの記憶ノードとビット線との接続を制御するワード線を有している。アドレス信号は、ワード線の選択のみに使用される。本発明では、センスアンプにより増幅された全てのデータが、外部に対して入出力される。このため、ビット線およびセンスアンプを選択するアドレス信号を不要にできる。この結果、アドレス信号の端子数を減らすことができ、チップサイズを小さくできる。
【００１５】
本発明の半導体メモリでは、プリチャージ制御回路は、メモリセルへのデータの書き込み動作の開始前に非活性化されている。すなわち、ビット線は、書き込み動作時には、所定の電圧にリセットされなくてよい。上述したように、本発明では、書き込み動作時に、外部から入力された全てのデータがメモリセルに書き込まれる。このため、書き込み動作時に、メモリセルに保持されているデータの一部を再書き込みする必要はない。すなわち、書き込み動作を開始する前にビット線のプリチャージは不要になる。この結果、プリチャージ動作の制御および書き込み動作の制御を簡易にできる。また、書き込み動作時間を短縮できる。
【００１６】
【発明の実施の形態】
以下、本発明の実施形態を図面を用いて説明する。
図１は、本発明の半導体メモリの第１の実施形態の要部を示している。この半導体メモリは、シリコン基板上にCMOSプロセスを使用してDRAMとして形成されている。
DRAMは、アドレスバッファ１０、コマンドバッファ１２、プリチャージ制御回路１４、読み出し制御回路１６（データ制御回路）、書き込み制御回路１８（データ制御回路）、４つのバンク、リードアンプRA、およびライトアンプWAを有している。アドレスバッファ１０は、外部から供給されるメモリセルMCを選択するためのアドレス信号を、コマンドバッファ１２からのタイミング信号に同期して一括して受信し、受信したアドレス信号をバンクに出力している。コマンドバッファ１２は、外部から供給されるコマンド信号（読み出しコマンド、書き込みコマンド等）に応じてタイミング信号を生成し、これ等タイミング信号をアドレスバッファ１０、読み出し制御回路１６、および書き込み制御回路１８に出力している。
【００１７】
プリチャージ制御回路１４は、コマンドバッファ１２からの制御を受け、ビット線BL、/BLを所定の電圧にリセットするビット線ショート信号BRSをセンスアンプSAに出力する。読み出し制御回路１６は、読み出しコマンドを受けたときに活性化され、バンクおよびリードアンプRAを制御する複数の制御信号を出力する。書き込み制御回路１８は、書き込みコマンドを受けたときに活性化され、バンクおよびライトアンプWAを制御する複数の制御信号を出力する。
【００１８】
バンクは、ワードドライバWD、センスアンプSA、センスアンプ制御回路２０（データ制御回路）、およびメモリセルアレイMAを有している。バンクは、例えば、外部から供給されるバンク選択信号（図示せず）により選択される。メモリセルアレイMAには、複数のワード線WLおよびビット線BL、/BLが縦横に配線され、これ等ワード線WLおよびビット線BL、/BLの交差部分にメモリセルMCが配置されている。ワードドライバWDは、外部からのアドレス信号に応じて所定のワード線WLを選択する。センスアンプ制御回路２０は、読み出し制御回路１６および書き込み制御回路１８からの制御信号に応じて、センスアンプSAを制御する制御信号を生成する。
【００１９】
図２は、図１のバンクのレイアウトの詳細を示している。各バンクは、512個のセンスアンプ毎にワード線WLが区切られており、ｎ個のブロックBKで構成されている。なお、ワード線WLを、メインワード線およびサブワード線で構成してもよい。ブロックBKの数ｎは、開発するDRAMの仕様に合わせて、１以上の任意の値に設定できる。各ブロックBKにおいて、256個のセンスアンプが、メモリセルアレイMAの両側（図の上下）にそれぞれ配置され、ワードドライバWDおよびセンスアンプ制御回路２０が、メモリセルアレイMAの片側（図の左側）に配置されている。センスアンプSAは、各ブロックBK毎に独立している。すなわち、センスアンプSAが、複数のバンクで共有されることはない。このため、本実施形態では、複数のバンクを同時に活性化させるいわゆるインタリーブ動作（重複動作）が可能である。また、センスアンプSAが各ブロックBK毎に独立しているため、センスアンプSAと、隣接するメモリセルアレイMAのビット線とを分離するアイソレーションスイッチは不要である。通常、アイソレーションスイッチの制御は、高電圧を用いる。このため、アイソレーションスイッチが不要になることで、消費電力が削減できる。
【００２０】
センスアンプSAのレイアウト領域には、図の横方向に沿って、データバス線とビット線BL（図示せず）とを接続するためのSA選択線WSL、RSLが配線されている。SA選択線WSL、RSLは、センスアンプ制御回路２０により生成される。データバス線は、後述するように、相補の読み出しデータバス線RDB、/RDB、および相補の書き込みデータバス線WDB、/WDBで構成されている。データバス線を相補にすることで、データバス線のノイズに対する影響を小さくでき、読み出しデータおよび書き込みデータをチップ内で確実に伝達できる。データバス線を読み出し用と書き込み用とに分けることで、読み出しデータおよび書き込みデータを同時に伝達できる。このため、アクセス時間を高速にできる。また、入出力データのタイミング設計が、従来に比べ容易になる。以降、SA選択線WSL、RSLに伝達される信号を、それぞれスイッチ信号WSL、RSLと称する。なお、ビット線BLは、データバス線と同じ図の縦方向に配線されている。
【００２１】
この実施形態では、バンク選択信号に応じて所定のバンクが選択される。そして、選択されたバンクの全ブロックBKにおいて、アドレス信号で選択されたワード線WLが同時に活性化される。このとき、512のｎ倍のデータが、リードアンプRAに出力され、またはライトアンプWAから供給される。すなわち、活性化されたセンスアンプSAに対応する全てのデータが外部に対して入出力される。したがって、入出力データのビット数当たりの消費電力が低減される。
【００２２】
また、活性化されたセンスアンプSAに対応する全てのデータが入出力されるため、ビット線およびセンスアンプを選択するアドレス信号（いわゆる従来のコラムアドレス信号）は不要である。すなわち、アドレス信号は、ワード線WLの選択のみに使用される（いわゆる従来のロウアドレス信号）。このため、本実施形態のように、本発明をアドレス信号を一括して受けるDRAMに適用する場合、アドレス信号の端子数をコラムアドレス信号の分だけ減らすことができる。本発明をアドレス信号をロウアドレスとコラムアドレスとに分けて供給するDRAMに適用する場合、コラムアドレスの供給が不要になるため、コラムアドレスに関係する制御が不要になる。
【００２３】
なお、外部へのデータの出力は、センスアンプSAで増幅したデータを一度に出力してもよく、あるいは、時分割した後出力してもよい。いずれの場合にも、データ転送量あたりの消費電力は、従来に比べ大幅に低減される。
図３は、ブロックBKの詳細を示している。異なるビット線BL（または/BL）に接続されたメモリセルMCにおけるnMOSトランジスタのゲートはワード線WLに接続されている。すなわち、メモリセルMCのキャパシタ（記憶ノード）とビット線BL、/BLとの接続は、ワード線WLにより制御されている。
【００２４】
センスアンプSAは、２つのCMOSインバータの入力と出力とを互いに接続して形成されている。センスアンプSAのpMOSトランジスタのソースおよびnMOSトランジスタのソースには、それぞれセンスアンプ活性化信号PSA、NSAが供給されている。以降、pMOSトランジスタおよびnMOSトランジスタを単にpMOSおよびnMOSと称する。
【００２５】
相補のビット線BL、/BLは、ビット線ショート信号BRSで制御されるイコライズ用のnMOSを介して互いに接続されている。また、ビット線BL、/BLは、それぞれビット線ショート信号BRSで制御されるnMOSを介してプリチャージ線VPRに接続されている。
ビット線BLは、スイッチ信号RSLで制御されるnMOSスイッチを介して読み出しデータバス線RDBに接続されている。ビット線/BLは、スイッチ信号RSLで制御されるnMOSスイッチを介して読み出しデータバス線/RDBに接続されている。また、ビット線BLは、スイッチ信号WSLで制御されるnMOSスイッチを介して書き込みデータバス線WDBに接続されている。ビット線/BLは、スイッチ信号WSLで制御されるnMOSスイッチを介して書き込みデータバス線/WDBに接続されている。このように、相補のビット線BL、/BLにそれぞれ対応して相補のデータ線対である読み出しデータバス線RDB、/RDB、および相補のデータ線対である書き込みデータバス線WDB、/WDBが形成されている。
【００２６】
スイッチ信号RSLにより、このスイッチ信号RSLに対応するブロックBK内の全nMOSスイッチが同時にオンし、複数のビット線BL、/BLと、読み出しデータバス線RDB、/RDBとが同時に接続される。同様に、スイッチ信号WSLにより、このスイッチ信号ＷＳＬに対応するブロックBK内の全nMOSスイッチが同時にオンし、複数のビット線BL、/BLと、書き込みデータバス線WDB、/WDBとが同時に接続される。換言すれば、スイッチ信号RSL、WSLは、ワード線WLにより選択されたメモリセルMCに対応する全てのビット線と、データバス線とをそれぞれ接続する。この実施形態では、センスアンプ毎にnMOSスイッチを制御する必要がないため、nMOSスイッチの制御を簡易にできる。また、相補の信号線同士（例えば、ビット線BLと読み出しデータバス線RDB）を接続すればよいため、簡易なnMOSスイッチを配置すればよい。なお、スイッチ信号RSL、ＷＳＬは、センスアンプSAの活性化に対応して高レベルに変化する。このとき、nMOSスイッチは、オンする。
【００２７】
図において、例えば、読み出し動作時に、図の右側のワード線WLが選択されたときには、メモリセルMCからビット線BLに伝達されたデータがセンスアンプSAにより増幅される。ビット線/BLのレベルは、ビット線BLに接続されたメモリセルMCに保持されていたデータのレベルと逆になる。そして、相補のビット線BL、/BLの電圧差が、スイッチ信号RSLで制御されるnMOSを介して相補の読み出しデータバス線RDB、/RDBに伝えられ、読み出しデータとして外部に出力される。
【００２８】
一方、書き込み動作時に、相補の書き込みデータバス線WDB、/WDBを介して供給される書き込みデータは、スイッチ信号WSLで制御されるnMOSを介してビット線BL、/BLに伝達される。伝達された書き込みデータは、センスアンプSAで増幅され、ビット線BL、/BLの一方を使用して、ワード線WLにより選択されたメモリセルMCに書き込まれる。
【００２９】
図４は、読み出しデータバス線RDB、/RDBおよび書き込みデータバス線WDB、/WDBのレイアウトの概要を示している。この実施形態では、センスアンプSAにより増幅される全てのデータを入出力するため、図３に示したように、読み出しデータバス線RDB、/RDB、書き込みデータバス線WDB、/WDBは、全てのビット線BL、/BLに対応してそれぞれ形成されている。この例では、図に示した全てのセンスアンプSAが同時に活性化される。配線を容易にするため、読み出しデータバス線RDB、/RDB、書き込みデータバス線WDB、/WDBは、ビット線BL、/BLの配線方向に沿って形成されている。
【００３０】
また、スイッチ信号RSL（またはWSL）は、複数のセンスアンプSAに対応するビット線BL、/BLと読み出しデータバス線RDB、/RDB（または書き込みデータバス線WDB、/WDB）と同時に接続する。このため、スイッチ信号RSL、WSLの配線（SA選択線）は、センスアンプSAの配列方向に沿って配線されている。同様に、複数のセンスアンプSAを同時に活性化するセンスアンプ活性化信号PSA、NSAの配線は、センスアンプSAの配列方向に沿って形成されている。
【００３１】
図５は、図４のワード線WLに沿った断面を示している。この実施形態のDRAMは、４つの配線層を有している。これ等配線層を、基板に近い順から第１、第２、第３、第４配線層と称する。ワード線WLは、ポリシリコン等からなる第１配線層を使用して形成されている。ビット線BL、/BLは、第２配線層を使用して形成されている。読み出しデータバス線RDB、/RDBは、第３配線層を使用して形成されている。書き込みデータバス線WDB、/WDBは、第４配線層を使用して形成されている。第２配線層、第３配線層、および第４配線層は、例えば、アルミニウム、タングステン、銅等の導電性材料により形成される。
【００３２】
読み出しデータバス線RDB、/RDBおよび書き込みデータバス線WDB、/WDBの配線幅および配線ピッチは、ビット線BL、/BLの配線幅および配線ピッチに等しくされている。すなわち、読み出しデータバス線RDB、/RDBおよび書き込みデータバス線WDB、/WDBの配線ピッチは、ビット線BL、/BLの配線ピッチの整数倍に等しい。配線幅および配線ピッチを揃えることで、レイアウト設計、レイアウト検証、デバイスのプロセス設計等が容易になる。このため、開発コストを低減でき、開発期間を短縮できる。
【００３３】
図６は、本発明がなされる前のデータバス線のレイアウトの概要を示している。従来は、同時に活性化されるセンスアンプSAの一部のみが、データ入出力に寄与していた。このため、センスアンプSAの配列方向に沿って、これ等センスアンプSAに共通のサブ読み出しデータバス線SRDB、/SRDB、サブ書き込みデータバス線SWDB、/SWDBが配線されていた。また、ビット線BL、/BLの配線方向に沿って、センスアンプSAに共通のメイン読み出しデータバス線URDB、/URDB、DRDB、/DRDB、メイン書き込みデータバス線UWDB、/UWDB、DWDB、/DWDBが配線されていた。ここで、メイン読み出しデータバス線URDB、/URDB、DRDB、/DRDB、メイン書き込みデータバス線UWDB、/UWDB、DWDB、/DWDBの頭の"U"および"D"は、それぞれ図の上側および下側のセンスアンプSAに対応することを示している。
【００３４】
ビット線BL、/BLとサブ読み出しデータバス線SRDB、/SRDBとは、図の横方向に配置されたセンスアンプSAに共通のスイッチ信号RCLと、図の縦方向に配置されたセンスアンプSAに共通のスイッチ信号CLとにより接続される。スイッチ信号RCL、CLは、直列に接続された２つのトランジスタのゲートにそれぞれ供給されている。これ等トランジスタがともにオンすることで、ビット線BL、/BLとサブ読み出しデータバス線SRDB、/SRDBとが接続される。例えば、スイッチ信号CLにより、活性化された１６個のセンスアンプSA中２個が選択される。
【００３５】
従来の読み出し動作では、メモリセルからビット線BL（または/BL）上に読み出されたデータは、ブロック内の全てのセンスアンプSAにより増幅される。次に、コラムアドレス信号に応じたスイッチ信号CL（例えば、図の左側の太い破線で示したCL）が選択される。そして、図に矢印で示したように、太い破線で示したセンスアンプSAにより増幅されたデータのうち、スイッチ信号CLによって選択されたデータのみが、サブ読み出しデータバス線SRDB、/SRDBおよびメイン読み出しデータバス線URDB、DRDBに伝達され、外部に出力される。
【００３６】
図７は、本発明のDRAMの読み出し動作および書き込み動作を示している。この図では、分かりやすくするため、ビット線ショート信号BRSの立ち下がり間隔をサイクルタイムtRCとしている。ビット線ショート信号BRS、スイッチ信号RSL、WSL、センスアンプ活性化信号PSA、NSAは、データ制御回路（読み出し制御回路１６、書き込み制御回路１８、およびセンスアンプ制御回路２０）により生成される。
【００３７】
まず、読み出し動作では、ビット線ショート信号BRSが低レベルに変化し、ビット線対BL、/BLのプリチャージが終了する（図７（ａ））。次に、外部から同時に供給されたアドレス信号に応じて所定のワード線WLが選択され（図７（ｂ））、メモリセルMCからビット線BL（または/BL）にデータが読み出される（図７（ｃ））。次に、センスアンプ活性化信号PSA、NSAが、それぞれ高レベル、低レベルに変化し、図２に示したバンク内の全てのセンスアンプSAが活性化される（図７（ｄ））。センスアンプSAの活性化により、ビット線BL、/BLの電圧差が増幅される（図７（ｅ））。
【００３８】
この後、スイッチ信号RSLが活性化され（図７（ｆ））、ビット線BL、/BLと読み出しデータバス線RDB、/RDBとがそれぞれ接続される。ビット線BL、/BLのレベルは、読み出しデータバス線RDB、/RDBおよび図２に示したリードアンプRAを介して外部に出力される。
この後、スイッチ信号RSL、ワード線WL、センスアンプ活性化信号PSA、NSAが順次非活性化される。ビット線ショート信号BRSが非活性化されて、ビット線対BL、/BLがプリチャージ（イコライズ）され、読み出し動作が完了する。
【００３９】
次に、書き込み動作では、ビット線ショート信号BRSが低レベルに変化し、ビット線対BL、/BLのプリチャージが終了する（図７（ｇ））。次に、スイッチ信号WSLが活性化され（図７（ｈ））、外部から供給される書き込みデータは、図２に示したライトアンプWAおよび書き込みデータバス線WDB、/WDBを介してビット線BL、/BLに伝達される（図７（ｉ））。このとき、センスアンプSAは未だ活性化されておらず、ワード線WLは未だ選択されていない。ワード線WLは、ビット線BL、/BLに書き込みデータが伝達された直後に活性化される。次に、バンク内の全てのセンスアンプSAが活性化され、センスアンプSAで増幅された全ての書き込みデータがメモリセルMCに書き込まれる（図７（ｊ））。
【００４０】
このように、外部からの書き込みデータは、メモリセルMCに保持されているデータがビット線BL（または/BL）に伝達される前に、ビット線BL、/BLに伝達される。また、外部からの書き込みデータは、センスアンプSAが活性化される前にビット線BL、/BLに伝達される。
本実施形態では、センスアンプSAにより増幅された全てのデータを入出力するため、メモリセルMCへのデータの再書き込み期間が不要になる。このため、書き込み時間を短縮できる。その結果、読み出し動作および書き込み動作のサイクルタイムtRCを短縮できる。また、データの読み出しかつ再書き込みが不要なため、隣接するビット線BL、/BLから受けるノイズの影響が小さい。
【００４１】
図８は、比較例として、本発明がなされる前のDRAMの読み出し動作および書き込み動作を示している。読み出し動作は図７と同じため、説明を省略する。従来の書き込み動作では、活性化されたセンスアンプSAの多くは、メモリセルMCから読み出したデータの再書き込みのために動作していた。このため、メモリセルMCに保持されているデータをセンスアンプSAで増幅可能なレベルまでビット線BL（または/BL）に伝達する期間T1が必要であり、サイクルタイムtRCに期間T1を含める必要があった。換言すれば、本発明では、書き込み動作時間を期間T1だけ短縮できる。
【００４２】
図８においては、本発明と比較するため、読み出し動作と書き込み動作のサイクルタイムtRCを相違させている。しかし、実際のDRAMでは、使い勝手を向上するため、読み出し動作と書き込み動作のサイクルタイムtRCは、一般に同一に設定されている。そのため、従来は、書き込み動作のサイクルタイムtRCに合わせて、読み出し動作のサイクルタイムtRCも延ばさなくてはならなかった。これに対して、本発明では、書き込み動作時の期間T1が不要になるため、読み出し動作および書き込み動作のサイクルタイムtRCを同じにでき、かつ、読み出し動作のサイクルタイムtRCを、回路動作の実力にほぼ近くできる。
【００４３】
以上、本実施形態では、センスアンプSAで増幅された全てのデータを外部に対して入出力したので、入出力データのデータ転送レートを向上でき、かつデータの転送量当たりの消費電力を低減できる。
読み出しデータバス線RDB、/RDB、および書き込みデータバス線WDB、/WDBを、ビット線BL、/BLの配線方向に沿って配線したので、これ等データバス線の配線レイアウトを容易にできる。
【００４４】
読み出しデータバス線RDB、/RDB、および書き込みデータバス線WDB、/WDBの配線ピッチを、ビット線BL、/BLの配線ピッチの整数倍に等しくしたので、レイアウト設計、レイアウト検証、デバイスのプロセス設計等が容易になる。このため、開発コストを低減でき、開発期間を短縮できる。
データバス線を読み出し用の読み出しデータバス線RDB、/RDBと書き込み用の書き込みデータバス線WDB、/WDBとに分けたので、厳しいタイミング条件においても、読み出しデータおよび書き込みデータをチップ内で衝突させることなく確実に伝達でき、アクセス時間を高速にできる。
【００４５】
センスアンプSAにより増幅された全てデータを外部に対して入出力することで、書き込み動作時に、メモリセルへのデータの再書き込みを不要にした。このため、書き込み動作を従来に比べ高速に実行できる。
読み出し動作および書き込み動作の際にアドレス信号を一括して受けることで、チップ内でのアドレス信号の制御を容易にできる。また、センスアンプSAにより増幅された全てデータを外部に対して入出力することで、ビット線およびセンスアンプを選択するアドレス信号を不要にし、アドレス信号を、ワード線WLの選択のみに使用した。このため、アドレス信号の端子数を減らすことができ、チップサイズを小さくできる。
【００４６】
このように、低消費電力、高いバスバンド幅、高速動作が同時に実現できるため、特に本発明を画像処理機能を有する携帯機器向けの半導体メモリに適用すると、高い効果を得ることができる。また、バス幅の制限の小さいシステムLSIに混載される半導体メモリに適用することでも、高い効果を得ることができる。
図９は、本発明の半導体メモリの第２の実施形態におけるタイミングを示している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。
【００４７】
この実施形態では、ビット線BL、/BLをプリチャージするプリチャージ制御回路（図１）に特徴を有している。すなわち、書き込み動作前にはプリチャージ動作が実行されない。基本的な回路構成は、第１の実施形態（図１および図２）と同じである。すなわち、本実施形態の半導体メモリは、センスアンプSAにより増幅される全てのデータを外部に対して入出力する。
【００４８】
図に示すように、ビット線BL、/BLは、読み出し動作前のみプリチャージされる（ビット線ショート信号BRSの高レベル期間）。書き込み動作の開始前（図９（ａ）、（ｂ））には、ビット線ショート信号BRSは低レベルを保持し、センスアンプ活性化信号PSA、NSAは、活性化されている。すなわち、書き込み動作前には、プリチャージ動作は実行されず、センスアンプSAは活性化し続ける。本発明では、書き込みデータは、ワード線WLで選択された全てのメモリセルMCに対して書き込まれるため、それ以前にメモリセルに蓄積されていたデータの保持は不要になる。すなわち、メモリセルMCへのデータの再書き込み（リフレッシュ動作の一種）は不要である。このため、書き込み動作の開始時に、メモリセルMCに蓄積されているデータをビット線BL（または/BL）上に読み出すための前処理であるプリチャージ動作は不要になる。
【００４９】
従来の書き込み動作では、活性化されたセンスアンプSAに接続されたビット線BL、/BLの一部のみに、書き込みデータが伝達されていた。残りのビット線BL、/BLでは、再書き込みするデータが増幅されていた。すなわち、ワード線により選択されたメモリセルから読み出されるデータのほとんどを、元のメモリセルに確実に再書き込みしなくてはならなかった。したがって、メモリセルからデータが読み出されるビット線を正確に所定の電圧にプリチャージする必要があった。
【００５０】
この実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、この実施形態では、書き込み動作前のプリチャージ動作が不要になるため、書き込み動作時のサイクルタイムtRCをさらに短縮できる。所定の期間内におけるメモリセルMCへの平均アクセス回数が増加するため、データ転送レートを向上できる。また、ビット線BL、/BLを頻繁に充放電しなくてよいため、動作時の消費電力を低減できる。
【００５１】
図１０は、本発明の半導体メモリの第３の実施形態の要部を示している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。
この実施形態は、読み出しデータバス線RDBが単相であることを特徴としている。すなわち、相補の書き込みデータバス線WDB、/WDBと単相の読み出しデータバス線RDBとが、ビット線BL、/BLにそれぞれ接続されている。その他の構成は、上述した第１の実施形態と同じである。
【００５２】
書き込みデータバス線WDB、/WDBは、上述した第１の実施形態（図３）と同様に、スイッチ信号WSLで制御されるnMOSスイッチを介してビット線BL、/BLにそれぞれ接続されている。読み出しデータバス線RDBは、差動増幅回路２２を介してビット線BL、/BLに接続されている。
差動増幅回路２２は、ソースが電源線に接続された２つのpMOSからなるカレントミラー部と、pMOSのドレインにそれぞれ接続されたnMOSからなる差動入力部と、差動入力部を接地線に接続するnMOSからなる電源接続部とを有している。ビット線BL、/BLは、差動入力部に接続されている。読み出しデータバス線RDBは、ゲートをビット線/BLに接続したnMOSのドレインに接続されている。電源接続部のnMOSのゲートにはスイッチ信号RSLが供給されている。
【００５３】
差動増幅回路２２は、スイッチ信号RSLが高レベルのときに活性化され、ビット線BL、/BLの電圧差（メモリセルMCからの読み出しデータのレベル）を増幅して、読み出しデータバス線RDBに伝達する。なお、チップ内で必要な読み出しデータの振幅の大きさに応じて、読み出しデータバス線RDB上のデータを受けるインバータを配置してもよい。
【００５４】
この実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、この実施形態では、読み出しデータバス線RDBを単相としたので、データバス線の数を減らすことができる。すなわち、データバス線のレイアウト面積を低減できる。
図１１は、本発明の半導体メモリの第４の実施形態の要部を示している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。
【００５５】
この実施形態は、書き込みデータバス線WDBが単相であることを特徴としている。すなわち、相補の読み出しデータバス線RDB、/RDBと単相の書き込みデータバス線WDBとが、ビット線BL、/BLに接続されている。その他の構成は、上述した第１の実施形態と同じである。
読み出しデータバス線RDB、/RDBは、上述した第１の実施形態（図３）と同様に、それぞれスイッチ信号RSLで制御されるnMOSスイッチを介してビット線BL、/BLに接続されている。書き込みデータバス線WDBは、入出力回路２４を介してビット線BL、/BLに接続されている。
【００５６】
入出力回路２４は、２つのインバータの入力と出力とを互いに接続したラッチと、ビット線BLをラッチに接続するCMOS伝達ゲートと、ビット線/BLをラッチに接続するCMOS伝達ゲートと、ラッチの出力（ビット線BLのレベルと同じレベルのノード）を書き込みデータバス線WDBに接続するCMOS伝達ゲートとを有している。
【００５７】
書き込み動作時に、スイッチ信号WSL、/WSLがそれぞれ高レベル、低レベルに変化し、CMOS伝達ゲートがオンする。そして、外部からの書き込みデータが、単相の書き込みデータバス線WDBおよびビット線BL（または/BL）を介してメモリセルMCに書き込まれる。
この実施形態においても、上述した第１および第３の実施形態と同様の効果を得ることができる。
【００５８】
図１２は、本発明の半導体メモリの第５の実施形態の要部を示している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。
この実施形態では、読み出しデータバス線RDB、/RDBとビット線BL、/BLとの接続回路に特徴を有している。すなわち、読み出しデータバス線RDB、/RDBとビット線BL、/BLとをそれぞれ接続するnMOSは、ゲートをビット線BL、/BLに接続し、ソース・ドレインの一方を読み出しデータバス線RDB、/RDBに接続し、ソース・ドレインの他方をスイッチ信号RSLに接続している。このように、ビット線BL、/BLの電位でnMOSのゲートを制御する方式をダイレクトセンス方式と称している。その他の構成は、上述した第１の実施形態と同じである。
【００５９】
ダイレクトセンス方式では、ビット線BL、/BLは、読み出しデータバス線RDB、/RDBに直接接続されない。このため、メモリセルMCから読み出されたデータを完全に増幅する前にスイッチ信号/RSLを活性化しても、ビット線上のデータが破壊されることなく、読み出し動作は正しく実行される。このため、高速動作に適している。
【００６０】
この実施形態においても、上述した第１および第３の実施形態と同様の効果を得ることができる。すなわち、ダイレクトセンス方式を採用した半導体メモリでも同様の効果を得ることができる。
図１３は、本発明の半導体メモリの第６の実施形態の要部を示している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。
【００６１】
この実施形態では、センスアンプSAを複数のメモリセルアレイMAで共有することに特徴を有している。その他の構成は、上述した第１の実施形態と同じである。図に示すように、メモリセルアレイMAのビット線BL、/BLは、アイソレーション信号ISO0、ISO1で制御されるアイソレーションスイッチ（nMOS）を介してセンスアンプSAに接続されている。
【００６２】
図の左側のメモリセルアレイMAに対応するアイソレーションスイッチは、アイソレーション信号ISO0で制御され、図の右側のメモリセルアレイMAに対応するアイソレーションスイッチは、アイソレーション信号ISO1で制御されている。そして、アイソレーションスイッチにより、読み出し動作または書き込み動作するメモリセルアレイMAが、センスアンプSAに接続される。
【００６３】
この実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。
なお、上述した実施形態では、本発明をDRAMに適用した例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、本発明をクロック同期式のSDRAM、またはSRAMに適用してもよい。さらに、本発明をシステムLSIに混載されるDRAMコアに適用しても良い。この場合、DRAMコアの入出力データ数（データ転送量）当たりの消費電力を小さくできる。
【００６４】
上述した実施形態では、本発明を４つのバンクを有するDRAMに適用した例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、バンクを構成しないDRAMに適用してもよい。
上述した実施形態では、512個のセンスアンプを有するブロックBKを構成した例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、256個または1024個のセンスアンプSAを有するブロックBKを構成してもよい。ブロックBKの大きさは、同時に入出力するデータのビット数に応じて設定すればよい。
【００６５】
上述した実施形態では、アドレス信号を一括して入力した例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、アドレス信号を時分割で受ける仕様にすることで、アドレス信号の端子数をさらに減らすことができる。
上述した実施形態では、データバス線として読み出しデータを伝達する読み出しデータバス線RDBと、書き込みデータを伝達する書き込みデータバス線WDBを形成した例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、データバス線を読み出しデータおよび書き込みデータに共通にしてもよい。
【００６６】
上述した第３および第４の実施形態では、それぞれ読み出しデータバス線RDBおよび書き込みデータバス線WDBを単相にした例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、読み出しデータバス線RDBおよび書き込みデータバス線WDBの両方を単相にしてもよい。この場合、さらにデータバス線のレイアウト領域を小さくできる。
【００６７】
以上の実施形態において説明した発明を整理して、付記として開示する。
（付記１） 複数のメモリセルと、
前記メモリセルにそれぞれ接続され、データを伝達する複数のビット線と、
前記ビット線にそれぞれ接続され、該ビット線に伝達されたデータを増幅する複数のセンスアンプと、
前記メモリセルから読み出され前記センスアンプで増幅された全てのデータを外部に出力し、外部から入力され前記センスアンプで増幅された全てのデータを前記メモリセルに書き込むデータ制御回路とを備えていることを特徴とする半導体メモリ。
【００６８】
（付記２） 付記１記載の半導体メモリにおいて、
前記ビット線にそれぞれ対応して形成され、前記外部に対して前記データを入出力する複数のデータバス線を備えていることを特徴とする半導体メモリ。
（付記３） 付記２記載の半導体メモリにおいて、
前記データバス線は、前記ビット線の配線方向に沿って配線されていることを特徴とする半導体メモリ。
【００６９】
（付記４） 付記３記載の半導体メモリにおいて、
前記データバス線は、前記ビット線とは別の配線層を使用して形成され、
前記データバス線の配線ピッチは、前記ビット線の配線ピッチの整数倍に等しいことを特徴とする半導体メモリ。
（付記５） 付記２記載の半導体メモリにおいて、
前記データバス線は、前記メモリセルから読み出されるデータを伝達する読み出しデータバス線と、前記メモリセルに書き込まれるデータを伝達する書き込みデータバス線とで構成されていることを特徴とする半導体メモリ。
【００７０】
（付記６） 付記５記載の半導体メモリにおいて、
前記読み出しデータバス線および前記書き込みデータバス線の少なくともいずれかは、相補のデータ線対で構成されていることを特徴とする半導体メモリ。
（付記７） 付記５記載の半導体メモリにおいて、
前記読み出しデータバス線および前記書き込みデータバス線は、ともに単相であることを特徴とする半導体メモリ。
【００７１】
（付記８） 付記２記載の半導体メモリにおいて、
前記データバス線は、前記メモリセルから読み出されるデータおよび前記メモリセルに書き込まれるデータを伝達する入出力共通のバス線であることを特徴とする半導体メモリ。
（付記９） 付記２記載の半導体メモリにおいて、
前記ビット線と前記データバス線とをそれぞれ接続し、前記センスアンプの活性化に対応して同時にオンする複数のスイッチを備えていることを特徴とする半導体メモリ。
【００７２】
（付記１０） 付記２記載の半導体メモリにおいて、
前記ビット線は、相補のビット線対で構成され、
前記データバス線は、前記ビット線対に対応して相補のデータ線対で構成されていることを特徴とする半導体メモリ。
（付記１１） 付記１記載の半導体メモリにおいて、
異なる前記ビット線に接続された前記メモリセルに接続され、該メモリセルの記憶ノードと前記ビット線との接続を制御するワード線を備え、
前記データ制御回路は、書き込み動作時に、前記ワード線が選択される前に、該メモリセルに書き込まれるデータをビット線に伝達することを特徴とする半導体メモリ。
【００７３】
（付記１２） 付記１記載の半導体メモリにおいて、
前記データ制御回路は、書き込み動作時に、前記センスアンプが前記メモリセルに保持されたデータを増幅する前に、該メモリセルに書き込まれるデータをビット線に伝達することを特徴とする半導体メモリ。
（付記１３） 付記１記載の半導体メモリにおいて、
前記メモリセルを選択するためのアドレス信号は、一括して供給されることを特徴とする半導体メモリ。
【００７４】
（付記１４） 付記１３記載の半導体メモリにおいて、
異なる前記ビット線に接続された前記メモリセルに接続され、該メモリセルの記憶ノードと前記ビット線との接続を制御するワード線を備え、
前記アドレス信号は、前記ワード線の選択のみに使用されることを特徴とする半導体メモリ。
【００７５】
（付記１５） 付記１記載の半導体メモリにおいて、
活性化により前記ビット線を所定の電圧にリセットするプリチャージ制御回路を備え、
前記プリチャージ制御回路は、前記メモリセルへのデータの書き込み前に非活性化されていることを特徴とする半導体メモリ。
【００７６】
（付記１６） 付記１記載の半導体メモリにおいて、
前記メモリセル、前記ビット線、および前記センスアンプを含み、独立して動作可能な複数のバンクを備えていることを特徴とする半導体メモリ。
（付記１７） 付記１記載の半導体メモリにおいて、
異なる前記ビット線に接続された前記メモリセルに接続され、該メモリセルの記憶ノードと前記ビット線との接続を制御するワード線を備え、
前記ワード線は、メインワード線およびサブワード線で構成されていることを特徴とする半導体メモリ。
【００７７】
（付記１８） 付記１記載の半導体メモリにおいて、
前記データ制御回路は、前記センスアンプで増幅された全てのデータを、時分割で外部に出力し、外部から時分割で入力され前記センスアンプで増幅された全てのデータを前記メモリセルに書き込むことを特徴とする半導体メモリ。
（付記１９） 付記３記載の半導体メモリにおいて、
前記データバス線は、前記ビット線とは別の配線層を使用して形成され、
前記データバス線の総数は、隣接する２本の前記ビット線で構成されるビット線対の数の整数倍に等しいことを特徴とする半導体メモリ。
【００７８】
付記７の半導体メモリでは、読み出しデータバス線および書き込みデータバス線を、ともに単相にすることで、データバス線の配線領域を小さくでき、チップコストを低くできる。
付記８の半導体メモリでは、データバス線は、メモリセルから読み出されるデータおよびメモリセルに書き込まれるデータを伝達する入出力共通のバス線である。データバス線を、入出力共通にすることで、データバス線の配線領域をさらに小さくできる。
【００７９】
付記９の半導体メモリは、ビット線とデータバス線とをそれぞれ接続し、前記センスアンプの活性化に対応して同時にオンする複数のスイッチを有している。センスアンプ毎にスイッチを制御する必要がないため、スイッチの制御を簡易にできる。
付記１０の半導体メモリでは、ビット線は、相補のビット線対で構成されている。データバス線は、ビット線対に対応して相補のデータ線対で構成されている。ビット線とデータバス線の構成を統一することで、これ等信号線を接続する回路を簡易にできる。例えば、単純なスイッチを介してビット線とデータバス線とを接続できる。
【００８０】
付記１２の半導体メモリでは、データ制御回路は、書き込み動作時に、センスアンプがメモリセルに保持されたデータを増幅する前に、メモリセルに書き込まれるデータをビット線に伝達する。外部から供給されセンスアンプにより増幅された全てのデータが、メモリセルに書き込まれるため、書き込み動作前にメモリセルに保持されているデータをセンスアンプで増幅し、再書き込みする必要はない。再書き込みに要する時間が不要になるため、書き込み動作を従来に比べ高速に実行できる。
【００８１】
以上、本発明について詳細に説明してきたが、上記の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。
【００８２】
【発明の効果】
本発明の半導体メモリでは、センスアンプで増幅された全てデータを外部に対して入出力するため、入出力データのデータ転送レートを向上でき、かつデータの転送量当たりの消費電力を低減できる。
本発明の半導体メモリでは、簡易な制御回路でデータの転送レートを向上できる。
本発明の半導体メモリでは、データバス線の配線レイアウトを容易にできる。
【００８３】
本発明の半導体メモリでは、多数のデータバス線を効率よく配置できる。
本発明の半導体メモリでは、読み出しデータおよび書き込みデータをチップ内で同時に伝達することが可能になり、アクセス時間を高速にできる。
本発明の半導体メモリでは、読み出しデータまたは書き込みデータのノイズに対する影響を受けにくくでき、これ等データをチップ内で確実に伝達できる。
【００８４】
本発明の半導体メモリでは、再書き込みに要する時間が不要になるため、書き込み動作を従来に比べ高速に実行できる。
本発明の半導体メモリでは、アドレス信号を一括して受けることで、制御回路によるアドレス信号の制御を容易にできる。また、アクセスアドレスが一時に確定するので、アクセスを高速にできる。
【００８５】
本発明の半導体メモリでは、アドレス信号の端子数を減らすことができ、チップサイズを小さくできる。
本発明の半導体メモリでは、プリチャージ動作の制御および書き込み動作の制御を簡易にできる。また、書き込み動作時間を短縮できる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を示すブロック図である。
【図２】図１のバンクの詳細を示すブロック図である。
【図３】図１のブロックBKの詳細を示す回路図である。
【図４】読み出しデータバス線および書き込みデータバス線のレイアウト図である。
【図５】図４のワード線に沿った断面図である。
【図６】本発明前のデータバス線を示すレイアウト図である。
【図７】第１の実施形態の読み出し動作および書き込み動作を示すタイミング図である。
【図８】本発明前の読み出し動作および書き込み動作を示すタイミング図である。
【図９】本発明の第２の実施形態を示すタイミング図である。
【図１０】本発明の第３の実施形態の要部を示す回路図である。
【図１１】本発明の第４の実施形態の要部を示す回路図である。
【図１２】本発明の第５の実施形態の要部を示す回路図である。
【図１３】本発明の第６の実施形態の要部を示す回路図である。
【符号の説明】
１０ ドレスバッファ
１２ コマンドバッファ
１４ プリチャージ制御回路
１６ 読み出し制御回路（データ制御回路）
１８ 書き込み制御回路（データ制御回路）
２０ センスアンプ制御回路（データ制御回路）
２２ 差動増幅回路
２４ 入出力回路
BK ブロック
BL、/BL ビット線
BRS ビット線ショート信号
MA メモリセルアレイ
MC メモリセル
NSA センスアンプ活性化信号
PSA センスアンプ活性化信号
RA リードアンプ
RDB、/RDB 読み出しデータバス線
RSL スイッチ信号、SA選択線
SA センスアンプ
VPR プリチャージ線
WA ライトアンプ
WD ワードドライバ
WDB、/WDB 書き込みデータバス線
WL ワード線
WSL、/WSL スイッチ信号、SA選択線
Claims (7)
- 複数のメモリセルと、
前記メモリセルを選択するための複数のワード線と、
前記メモリセルにそれぞれ接続され、データを伝達する複数のビット線対と、
前記ビット線対にそれぞれ接続され、該ビット線に伝達されたデータを増幅する複数のセンスアンプと、
前記ワード線の一つの選択によって特定された全てのメモリセルから読み出された全てのデータを増幅して外部に出力し、外部から入力されたデータを増幅し、前記ワード線の一つの選択によって特定された全てのメモリセルに書き込むために前記センスアンプを制御するデータ制御回路と、
前記ビット線対にそれぞれ対応して前記ビット線の配線方向に沿って形成され、前記外部に対して前記データを入出力するとともに、前記メモリセルから読み出されるデータを伝達する読み出しデータバス線と前記メモリセルに書き込まれるデータを伝達する書き込みデータバス線とを含む複数のデータバス線対と
を備え、
前記データバス線の配線ピッチは、前記ビット線の配線ピッチに等しいことを特徴とする半導体メモリ。 - 請求項１記載の半導体メモリにおいて、
前記データバス線は、前記ビット線とは別の配線層を使用して形成されることを特徴とする半導体メモリ。 - 請求項１記載の半導体メモリにおいて、
前記読み出しデータバス線および前記書き込みデータバス線の少なくともいずれかは、相補のデータ線対で構成されていること
を特徴とする半導体メモリ。 - 請求項１記載の半導体メモリにおいて、
前記データ制御回路は、書き込み動作時に、前記ワード線が選択される前に、該メモリセルに書き込まれるデータをビット線に伝達すること
を特徴とする半導体メモリ。 - 請求項１記載の半導体メモリにおいて、
前記メモリセルを選択するためのアドレス信号は、一括して供給されること
を特徴とする半導体メモリ。 - 請求項５記載の半導体メモリにおいて、
前記ワード線は、前記アドレス信号の全てを用いて選択されること
を特徴とする半導体メモリ。 - 請求項１記載の半導体メモリにおいて、
活性化により前記ビット線を所定の電圧にリセットするプリチャージ制御回路を備え、
前記プリチャージ制御回路は、前記メモリセルにデータを書き込む書き込み動作の開始前に非活性化されており、
前記書き込み動作は、前記ビット線が前記所定の電圧にリセットされることなく実行されること
を特徴とする半導体メモリ。
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