JP3019869B2 - 半導体メモリ - Google Patents

半導体メモリ

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  • Dram (AREA)
  • Semiconductor Memories (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)

Description

【発明の詳細な説明】 〔発明の概要〕 冗長メモリ部を備える半導体メモリに関し、 一層幅広い欠陥に対応できる冗長方式を提供すること
を目的とし、 チップ上のセルアレイを複数ブロックに区分し、各メ
モリブロックに冗長メモリを設ける半導体メモリにおい
て、該メモリブロックの全体を冗長とした冗長メモリブ
ロックを設け、かつ全体配置の形状に欠損部が生じない
ように構成する。
〔産業上の利用分野〕
本発明は、冗長メモリ部を備える半導体メモリに関す
る。
メモリセル、ワード線、ビットの欠陥を救済して、不
良品になるのを回避する手段として半導体メモリに冗長
メモリ部を設けることは、大容量メモリになるほど広く
行なわれている。
〔従来の技術〕
第５図は冗長メモリ部を備える半導体メモリの概要を
示す。10はセルアレイ、11は１ワード線相当の冗長セル
群、12は１ビット線相当の冗長セル群、13はワード線WL
の選択を行なうワードデコーダ、14はビット線BLの選択
を行なうコラムデコーダと読出し時にビット線電位の増
幅を行なうセンスアンプである。図示しないがワード線
もビット線も多数あり、そしてこれらの各交点にメモリ
セルがある。
セルアレイ10はいわば正規のメモリセル群であり、こ
の正規のメモリセル群に欠陥がある、例えばあるワード
線を選択するとき当該読出しデータにはハードエラーが
ある場合は当該ワード線を冗長セル11に代え（当該ワー
ド線を選択するとき、該選択はやめて代りに冗長セル11
を選択する）、また欠陥があるビット線で発生する場合
は当該ビット線を冗長セル12に代える。このような冗長
セル11,12を複数設けておくと、複数のワード線、ビッ
ト線欠陥に対応できるが、冗長セルは欠陥がなければ使
用されないものであるから、多数設けることは得策でな
く、通常は1,2本のワード線、ビット線欠陥に対応でき
る程度の少数にされる。
また半導体メモリは大容量化するにつれてブロック化
される傾向にある。第６図は第５図のメモリを１チップ
上に複数個、本例では８個形成した例を示す。1,2,……
８が各メモリブロックで、各々はブロック１に示すよう
に第５図と同じ構成即ちセルアレイ10、冗長セル11,1
2、ワードデコーダ13、センスアンプ／コラムデコーダ1
4を備える。
〔発明が解決しようとする課題〕
冗長セル11,12を設けると１ワード線、１ビット線の
欠陥例えば断線、これらに連なるメモリセル群の不良は
救済できるが、ワードデコーダやセンスアンプ／コラム
デコーダに欠陥がある場合は救済できない。
第６図のようにチップ上のセルアレイをブロック化す
る場合も同様で、当該ブロック内の１ワード線、１ビッ
ト線、これらに連なるメモリセル群の欠陥は救済できる
が当該ブロックのワードデコーダやセンスアンプ／コラ
ムデコーダが不良の場合は救済できない。
また冗長セル11,12は２ワード線分、２ビット線分設
けたとしても、当然ながら３ワード線、３ビット線以上
の欠陥には対応できない。
本発明はかかる点を改善し、一層幅広い欠陥に対応で
きる冗長方式を提供することを目的とするものである。
〔課題を解決するための手段〕
第１図に示すように本発明では、チップ上のセルアレ
イをブロック化するタイプの半導体メモリにおいて、そ
のメモリブロックの１つを冗長メモリブロックにする。
各メモリブロック1,2,……の構成は同じで、セルアレイ
10、冗長セル11,12を備える。第１図では各メモリブロ
ック1,2,……はワードデコーダ13、センスアンプ／コラ
ムデコーダ14も備えるが、これらは複数のメモリブロッ
クに対して１つ配置してもよい。例えばワードデコーダ
はメモリブロック１と2,3と4,5と6,……に対してそれぞ
れ１つ、またセンスアンプ／コラムデコーダ14は１と3,
2と4,5と7,……に対して１つ配置してもよい。
〔作用〕
この構成によると、救済できる欠陥の範囲を大幅に拡
げることができる。例えば冗長セル11と12は１ワード線
及び１ビット線分とすると、各メモリブロック1,2,……
では１ワード線分及び１ビット線分の欠陥にしか対応で
きず、それ以上の複数のワード線分、複数のビット線分
などの欠陥が発生したときは当該メモリブロックは不
良、ひいてはメモリチップ全体が不良、とする他はない
が、第１図の構成であればこの様な場合は、例えばかか
る欠陥がメモリブロック１で発生したら、冗長ブロック
９を該メモリブロック１の代りに使用すればよく、これ
でメモリチップ全体を良品化することができる。
パターン焼付けの際複数のワード線、ビット線に及ぶ
ような大きなゴミが混入したりすると、そのゴミで覆わ
れる多数のワード線及び多数のビット線が欠陥になる。
このような場合は冗長ブロックに切替えるのが有効であ
る。
また各メモリブロックに設けたワードデコーダおよび
センスアンプ／コラムデコーダに欠陥がある場合、当該
メモリブロックを冗長ブロックに切替えることでチップ
全体の不良品化を防ぐことができる。
本発明ではメモリの冗長構成に階層の概念を持ち込
み、これで救済幅の拡大を図っている。
〔実施例〕
第１図では正規のメモリブロックが８個であり、これ
に冗長ブロックが１個設けられて全体として９ブロック
になっている。形状は図示のように一部が欠損した長方
形である。メモリチップは一般に正方形または長方形で
あるから、第１図の形状ではチップ形状に合わず、欠損
部が無駄になる恐れがある。これに対しては第２図に示
すように３×３の配置とすると、全体が正方形または長
方形になり、チップ形状に適合する。この第２図では、
冗長ブロック９の２辺が正規のメモリブロック6,8に接
する。
第１図でも冗長ブロック９を２ブロック設けると点線
で示すように欠落部が補完され、全体が長方形になる。
しかし冗長ブロックは少数にする、という趣旨からは第
２図の方が適当である。また第２図で冗長ブロックの位
置は、図示の如き右下端に限るものではない。
第３図は本発明のメモリの概要を示す。本例では各メ
モリブロック１〜９は第１図の構成を備える。外部から
入力されるアドレスADDはアドレスバッファ21及びアド
レスバスABを通って各メモリブロックのワードデコーダ
およびコラムデコーダへ送られる。アドレスバッファ21
ではアドレスの各ビットA0,A1,……Anとその反転0,
1,……ｎを作る。入／出力デコーダ（書込みデータ／
読出しデータ）I/OはI/Oバッファ22およびデータバスDB
を通って各メモリブロックのセンスアンプ／ライトアン
プに入／出力端へ至る。L1,L2……はCE（チップイネー
ブル）などの信号線である。なおアドレスバッファやI/
Oバッファは各メモリブロックへ配設してもよい。
不良ブロックがあるメモリチップではその不良ブロッ
クのアドレスを不良ブロック記憶回路（ROM）25へ書込
んでおく。本例ではメモリブロックは８個であるから、
ブロックアドレスは３ビットでよく、不良ブロックのそ
の３ビットアドレスを記憶回路25へ書込んでおく。
メモリをアクセスするアドレスADDのうちの上記３ビ
ットのブロックアドレスはブロック選択回路23へ入力さ
れ、比較回路24で記憶回路25からの不良ブロックアドレ
スと比較される。不一致の間は比較回路24はブロック駆
動回路26をアクティブにし、ブロック選択回路23のデコ
ード信号により選択されたメモリブロックをアクティブ
にする。これは信号線L1,L2,……を通して行なわれる。
一致すると、比較回路24はブロック駆動回路26を不動作
にし、代って冗長ブロック９をアクティブにする。
アドレスバスABやデータバスDBに各メモリブロックが
並列に接続されていると、不良メモリブロックでアドレ
スバスやデータバスが影響を受け（例えば短絡事故を起
していると当該信号線がＨレベルまたはＬレベルに固定
されてしまう等）、全体が不良となってしまう恐れがあ
る。これに対しては第４図が有効である。
第４図では各メモリブロック１〜９とアドレスバスA
B、データバスDB、信号線ｌ（添字１、２、……は適宜
省略する）、電源Vccの各間にスイッチSWを介在させ、
これを不良ブロック記憶回路25によりオン／オフする。
即ち、記憶回路25は不良ブロックのアドレスを書込まれ
ると、当該メモリブロックの上記スイッチSWをオフに
し、他のメモリブロックの上記スイッチSWをオンにす
る。このようにすれば不良ブロックがこれらのアドレス
バス、データバス、信号線、および電源を乱すことがな
い。
なお、スイッチSWは、問題を生じ易い所、例えばアド
レスバスとの間にのみ挿入するようにしてもよい。メモ
リブロックの選択動作などは第３図と同じである。
〔発明の効果〕
以上説明したように本発明によれば、一層広範囲の欠
陥に対してこれを救済できる冗長構成の半導体メモリを
提供することができる。また正規メモリブロックと冗長
メモリブロックを含む全体形状を正方形または長方形と
して、欠損部のない二次元配置にすることにより、無駄
なスペースのない半導体メモリを実現できる。
【図面の簡単な説明】
第１図は本発明の原理図、 第２図〜第４図は本発明の実施例１〜３の説明図、 第５図は冗長構成のメモリの説明図、 第６図は分割セルアレイ型のメモリの説明図である。 第１図で1,2,……は正規のメモリブロック、９は冗長メ
モリブロック、10はセルアレイ、11,12は冗長セルであ
る。

Claims (3)

    (57)【特許請求の範囲】
  1. 【請求項１】複数の正規メモリブロックと、冗長メモリ
    ブロックとを有し、 該複数の正規メモリブロックおよび冗長メモリブロック
    の各々は、 メモリセルアレイと、 第１のアドレスに応答し、該メモリセルアレイ中の所定
    のメモリセルを選択するための周辺回路と、 冗長セル部と、 前記メモリセルアレイ中の不良メモリセルのアドレスを
    記憶するための第１の不良アドレス記憶部と、 前記第１のアドレスが前記第１の不良アドレス記憶部に
    記憶された不良アドレスと一致した場合、前記不良メモ
    リセルに替えて前記冗長セル部中の所定の冗長メモリセ
    ルを選択する第１の冗長制御手段とからなる半導体メモ
    リであって、 該半導体メモリはさらに、 ブロックアドレスに応答して、前記複数の正規メモリブ
    ロックのうちの１つを選択するための選択信号を出力す
    るブロック選択回路と、 前記複数の正規メモリブロックのうち不良ブロックのブ
    ロックアドレスを記憶するための第２の不良アドレス記
    憶部と、 前記ブロックアドレスが前記第２の不良アドレス記憶部
    に記憶された不良ブロックアドレスと一致した場合、前
    記選択信号を無効とし前記冗長メモリブロックを選択す
    る第２の冗長制御手段とを有し、 前記冗長メモリブロックは、その２辺において前記正規
    メモリブロックと接するように配置したことを特徴とす
    る半導体メモリ。
  2. 【請求項２】複数の正規メモリブロックと、冗長メモリ
    ブロックとを有し、 該複数の正規メモリブロックおよび冗長メモリブロック
    の各々は、 メモリセルアレイと、 第１のアドレスに応答し、該メモリセルアレイ中の所定
    のメモリセルを選択するための周辺回路と、 冗長セル部と、 前記メモリセルアレイ中の不良メモリセルのアドレスを
    記憶するための第１の不良アドレス記憶部と、 前記第１のアドレスが前記第１の不良アドレス記憶部に
    記憶された不良アドレスと一致した場合、前記不良メモ
    リセルに替えて前記冗長セル部中の所定の冗長メモリセ
    ルを選択する第１の冗長制御手段とからなる半導体メモ
    リであって、 該半導体メモリはさらに、 ブロックアドレスに応答して、前記複数の正規メモリブ
    ロックのうちの１つを選択するための選択信号を出力す
    るブロック選択回路と、 前記複数の正規メモリブロックのうち不良ブロックのブ
    ロックアドレスを記憶するための第２の不良アドレス記
    憶部と、 前記ブロックアドレスが前記第２の不良アドレス記憶部
    に記憶された不良ブロックアドレスと一致した場合、前
    記選択信号を無効とし前記冗長メモリブロックを選択す
    る第２の冗長制御手段とを有し、 前記冗長メモリブロックと、前記複数の正規メモリブロ
    ックは、複数行×複数列に配列され、全体形状が正方形
    または長方形であることを特徴とする半導体メモリ。
  3. 【請求項３】複数の正規メモリブロックと、冗長メモリ
    ブロックとを有し、 該複数の正規メモリブロックおよび冗長メモリブロック
    の各々は、 メモリセルアレイと、 第１のアドレスに応答し、該メモリセルアレイ中の所定
    のメモリセルを選択するための周辺回路と、 冗長セル部と、 前記メモリセルアレイ中の不良メモリセルのアドレスを
    記憶するための第１の不良アドレス記憶部と、 前記第１のアドレスが前記第１の不良アドレス記憶部に
    記憶された不良アドレスと一致した場合、前記不良メモ
    リセルに替えて前記冗長セル部中の所定の冗長メモリセ
    ルを選択する第１の冗長制御手段とからなる半導体メモ
    リであって、 該半導体メモリはさらに、 ブロックアドレスに応答して、前記複数の正規メモリブ
    ロックのうちの１つを選択するための選択信号を出力す
    るブロック選択回路と、 前記複数の正規メモリブロックのうち不良ブロックのブ
    ロックアドレスを記憶するための第２の不良アドレス記
    憶部と、 前記ブロックアドレスが前記第２の不良アドレス記憶部
    に記憶された不良ブロックアドレスと一致した場合、前
    記選択信号を無効とし前記冗長メモリブロックを選択す
    る第２の冗長制御手段とを有し、 前記複数の正規メモリブロックの各々は、アドレスバス
    およびデータバスとそれぞれスイッチング素子を介して
    接続され、不良メモリブロックがある場合、該不良メモ
    リブロックの前記スイッチング素子はオフとされ、前記
    冗長メモリブロックおよび正常な正規メモリブロックの
    前記スイッチング素子はオンとされることを特徴とする
    半導体メモリ。
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