JPH09147553A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH09147553A JPH09147553A JP7304663A JP30466395A JPH09147553A JP H09147553 A JPH09147553 A JP H09147553A JP 7304663 A JP7304663 A JP 7304663A JP 30466395 A JP30466395 A JP 30466395A JP H09147553 A JPH09147553 A JP H09147553A
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- G11C11/408—Address circuits
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【課題】セルフリフレッシュを含むスタンバイ時におい
て、コラム系回路のスタンバイ電流を削減することによ
り、消費電流を低減する。 【解決手段】ロウアドレスストローブ信号ＲＡＳバーに
基づいて動作するロウアドレスバッファ１４、ロウデコ
ーダ１６及びロウ系制御回路１８は電源配線４６に接続
されて電源ＶCCを供給される。コラムアドレスストロー
ブ信号ＣＡＳバーに基づいて動作するコラムアドレスバ
ッファ２０、コラムデコーダ２２、データ入力バッファ
２８、データ出力バッファ３０、ライトアンプ３２及び
データアンプ３４は電源配線４８に接続される。電源供
給トランジスタ４４はアクティブ時にオンして配線４８
に電源ＶCCを供給し、セルフリフレッシュを含むスタン
バイ時においてオフして配線４８への電源ＶCCの供給を
遮断する。
て、コラム系回路のスタンバイ電流を削減することによ
り、消費電流を低減する。 【解決手段】ロウアドレスストローブ信号ＲＡＳバーに
基づいて動作するロウアドレスバッファ１４、ロウデコ
ーダ１６及びロウ系制御回路１８は電源配線４６に接続
されて電源ＶCCを供給される。コラムアドレスストロー
ブ信号ＣＡＳバーに基づいて動作するコラムアドレスバ
ッファ２０、コラムデコーダ２２、データ入力バッファ
２８、データ出力バッファ３０、ライトアンプ３２及び
データアンプ３４は電源配線４８に接続される。電源供
給トランジスタ４４はアクティブ時にオンして配線４８
に電源ＶCCを供給し、セルフリフレッシュを含むスタン
バイ時においてオフして配線４８への電源ＶCCの供給を
遮断する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体記憶装置に係
り、詳しくはＤＲＡＭ(dynamic random access memory)
の消費電流の削減に関する。
り、詳しくはＤＲＡＭ(dynamic random access memory)
の消費電流の削減に関する。
【０００２】近年の半導体技術の進歩に伴って、ＤＲＡ
Ｍを搭載した電子機器は、携帯化及び電池駆動化へと小
型化が要求されている。そのため、電子機器に搭載され
るＤＲＡＭの低消費電流化を図る必要がある。
Ｍを搭載した電子機器は、携帯化及び電池駆動化へと小
型化が要求されている。そのため、電子機器に搭載され
るＤＲＡＭの低消費電流化を図る必要がある。
【０００３】
【従来の技術】ＤＲＡＭは、メモリセルのキャパシタに
電荷を蓄えることによってデータを記憶しているため、
時間が経過するとメモリセルのデータが消失してしま
う。そのため、ＤＲＡＭは実際に動作していないスタン
バイ時において、メモリセルのセルフリフレッシュが行
われる。
電荷を蓄えることによってデータを記憶しているため、
時間が経過するとメモリセルのデータが消失してしま
う。そのため、ＤＲＡＭは実際に動作していないスタン
バイ時において、メモリセルのセルフリフレッシュが行
われる。
【０００４】ＤＲＡＭの内部回路は、ロウアドレススト
ローブ信号に基づいて動作するロウ系回路と、コラムア
ドレスストローブ信号に基づいて動作するコラム系回路
とを備える。これらの内部回路には一対の電源配線を介
して高電位電源ＶCC及び低電位電源ＶSSが動作電源とし
て供給されている。
ローブ信号に基づいて動作するロウ系回路と、コラムア
ドレスストローブ信号に基づいて動作するコラム系回路
とを備える。これらの内部回路には一対の電源配線を介
して高電位電源ＶCC及び低電位電源ＶSSが動作電源とし
て供給されている。
【０００５】ところが、ＤＲＡＭはセルフリフレッシュ
を含むスタンバイ時において、内部回路が停止していて
も、内部回路を構成するトランジスタにテーリング電流
が流る。内部回路を構成するトランジスタは多数あるた
め、テーリング電流の和は無視できない大きさとなり、
ＤＲＡＭの消費電流が増加する。特に、コラム系回路は
スタンバイ時において動作が完全に停止されるため、コ
ラム系回路を流れるスタンバイ電流が問題となる。
を含むスタンバイ時において、内部回路が停止していて
も、内部回路を構成するトランジスタにテーリング電流
が流る。内部回路を構成するトランジスタは多数あるた
め、テーリング電流の和は無視できない大きさとなり、
ＤＲＡＭの消費電流が増加する。特に、コラム系回路は
スタンバイ時において動作が完全に停止されるため、コ
ラム系回路を流れるスタンバイ電流が問題となる。
【０００６】
【発明が解決しようとする課題】本発明は上記問題点を
解決するためになされたものであって、その目的は、セ
ルフリフレッシュを含むスタンバイ時において、コラム
系回路のスタンバイ電流を削減することにより、消費電
流を低減することができる半導体記憶装置を提供するこ
とにある。
解決するためになされたものであって、その目的は、セ
ルフリフレッシュを含むスタンバイ時において、コラム
系回路のスタンバイ電流を削減することにより、消費電
流を低減することができる半導体記憶装置を提供するこ
とにある。
【０００７】
【課題を解決するための手段】上記の目的を達成するた
め、請求項１の発明は、メモリセルアレイと、ロウアド
レスストローブ信号に基づいて動作するロウ系回路と、
コラムアドレスストローブ信号に基づいて動作するコラ
ム系回路とを備え、メモリセルアレイのセルフリフレッ
シュを行うようにした半導体記憶装置において、ロウ系
回路には第１の電源を動作電源として供給し、コラム系
回路にはアクティブ時において第１の電源を動作電源と
して供給し、セルフリフレッシュを含むスタンバイ時に
おいて第１の電源よりも能力の低い第２の電源を動作電
源として供給するようにした。
め、請求項１の発明は、メモリセルアレイと、ロウアド
レスストローブ信号に基づいて動作するロウ系回路と、
コラムアドレスストローブ信号に基づいて動作するコラ
ム系回路とを備え、メモリセルアレイのセルフリフレッ
シュを行うようにした半導体記憶装置において、ロウ系
回路には第１の電源を動作電源として供給し、コラム系
回路にはアクティブ時において第１の電源を動作電源と
して供給し、セルフリフレッシュを含むスタンバイ時に
おいて第１の電源よりも能力の低い第２の電源を動作電
源として供給するようにした。
【０００８】請求項２の発明は、ロウ系回路に第１の電
源を供給するための第１の電源配線と、コラム系回路に
動作電源を供給するための第２の電源配線と、アクティ
ブ時とスタンバイ時とで第２の電源配線に供給する動作
電源を第１の電源と第２の電源とに切り換えるための切
換回路とを設けた。
源を供給するための第１の電源配線と、コラム系回路に
動作電源を供給するための第２の電源配線と、アクティ
ブ時とスタンバイ時とで第２の電源配線に供給する動作
電源を第１の電源と第２の電源とに切り換えるための切
換回路とを設けた。
【０００９】請求項３の発明は、切換回路を、ロウアド
レスストローブ信号に基づいてセルフリフレッシュ動作
を行わせるためのエントリー信号を出力するセルフリフ
レッシュエントリー回路と、第１の電源配線及び第２の
電源配線間に設けられ、エントリー信号に基づいてオフ
されて第１の電源を遮断することにより第２の電源を生
成して第２の電源配線に供給し、エントリー信号が出力
されていないときオンされて第１の電源を第２の電源配
線に供給する電源供給トランジスタとを備えるものとし
た。
レスストローブ信号に基づいてセルフリフレッシュ動作
を行わせるためのエントリー信号を出力するセルフリフ
レッシュエントリー回路と、第１の電源配線及び第２の
電源配線間に設けられ、エントリー信号に基づいてオフ
されて第１の電源を遮断することにより第２の電源を生
成して第２の電源配線に供給し、エントリー信号が出力
されていないときオンされて第１の電源を第２の電源配
線に供給する電源供給トランジスタとを備えるものとし
た。
【００１０】請求項４の発明は、電源供給トランジスタ
をｐＭＯＳトランジスタとし、切換回路を、エントリー
信号を第１の電源よりも電圧値の高い制御信号に変換す
るためのレベル変換回路を備えるものとした。
をｐＭＯＳトランジスタとし、切換回路を、エントリー
信号を第１の電源よりも電圧値の高い制御信号に変換す
るためのレベル変換回路を備えるものとした。
【００１１】請求項５の発明は、切換回路を、ロウアド
レスストローブ信号に基づいてチップをスタンバイ状態
からアクティブ状態に切り換えるためのアクティブエン
トリー信号を出力するアクティブエントリー回路と、第
１の電源配線及び第２の電源配線間に設けられ、スタン
バイ時においてアクティブエントリー信号に基づいてオ
ンされて第１の電源の電圧を低下させることにより第２
の電源を生成して第２の電源配線に供給するための電源
供給用ｎＭＯＳトランジスタと、第１の電源配線及び第
２の電源配線間に設けられ、アクティブ時においてアク
ティブエントリー信号に基づいてオンされて第１の電源
を第２の電源配線に供給するための電源供給用ｐＭＯＳ
トランジスタとを備えるものとした。
レスストローブ信号に基づいてチップをスタンバイ状態
からアクティブ状態に切り換えるためのアクティブエン
トリー信号を出力するアクティブエントリー回路と、第
１の電源配線及び第２の電源配線間に設けられ、スタン
バイ時においてアクティブエントリー信号に基づいてオ
ンされて第１の電源の電圧を低下させることにより第２
の電源を生成して第２の電源配線に供給するための電源
供給用ｎＭＯＳトランジスタと、第１の電源配線及び第
２の電源配線間に設けられ、アクティブ時においてアク
ティブエントリー信号に基づいてオンされて第１の電源
を第２の電源配線に供給するための電源供給用ｐＭＯＳ
トランジスタとを備えるものとした。
【００１２】（作用）本発明によれば、セルフリフレッ
シュ動作を含むスタンバイ時において、コラム系回路に
は第１の電源よりも能力の低い第２の電源が供給される
ので、コラム系回路を構成するトランジスタのテーリン
グ電流が削減され、スタンバイ電流が低減されて消費電
流の増加が抑制される。
シュ動作を含むスタンバイ時において、コラム系回路に
は第１の電源よりも能力の低い第２の電源が供給される
ので、コラム系回路を構成するトランジスタのテーリン
グ電流が削減され、スタンバイ電流が低減されて消費電
流の増加が抑制される。
【００１３】
［第１の実施の形態］以下、本発明の第１の実施の形態
の半導体記憶装置を図１〜図４に従って説明する。
の半導体記憶装置を図１〜図４に従って説明する。
【００１４】図１は本形態における半導体記憶装置とし
てのＤＲＡＭ１０を示す。このＤＲＡＭ１０には第１の
電源としての高電位電源ＶCCと低電位電源ＶSS（図２に
示す）とが動作電源として供給される。
てのＤＲＡＭ１０を示す。このＤＲＡＭ１０には第１の
電源としての高電位電源ＶCCと低電位電源ＶSS（図２に
示す）とが動作電源として供給される。
【００１５】ＤＲＡＭ１０は、メモリセルアレイ１２、
ロウアドレスバッファ１４、ロウデコーダ１６、及びロ
ウ系制御回路１８を備えている。メモリセルアレイ１２
は複数のワード線ＷＬと、複数対のビット線対ＢＬ，Ｂ
Ｌバーを備えている。各ワード線ＷＬと各ビット線対Ｂ
Ｌ，ＢＬバーとの間にはメモリセル（図示略）が接続さ
れている。
ロウアドレスバッファ１４、ロウデコーダ１６、及びロ
ウ系制御回路１８を備えている。メモリセルアレイ１２
は複数のワード線ＷＬと、複数対のビット線対ＢＬ，Ｂ
Ｌバーを備えている。各ワード線ＷＬと各ビット線対Ｂ
Ｌ，ＢＬバーとの間にはメモリセル（図示略）が接続さ
れている。
【００１６】また、ＤＲＡＭ１０は、コラムアドレスバ
ッファ２０、コラムデコーダ２２、コラムゲート２４、
センスアンプ２６、データ入力バッファ２８、データ出
力バッファ３０、ライトアンプ３２、データアンプ３４
及びコラム系制御回路３６を備える。さらに、ＤＲＡＭ
１０は、セルフリフレッシュエントリー回路４０、レベ
ル変換回路４２及び電源供給トランジスタ４４よりなる
切換回路３８を備える。
ッファ２０、コラムデコーダ２２、コラムゲート２４、
センスアンプ２６、データ入力バッファ２８、データ出
力バッファ３０、ライトアンプ３２、データアンプ３４
及びコラム系制御回路３６を備える。さらに、ＤＲＡＭ
１０は、セルフリフレッシュエントリー回路４０、レベ
ル変換回路４２及び電源供給トランジスタ４４よりなる
切換回路３８を備える。
【００１７】本形態では、ロウアドレスバッファ１４、
ロウデコーダ１６、ロウ系制御回路１８がロウ系回路を
構成している。また、コラムアドレスバッファ２０、コ
ラムデコーダ２２、データ入力バッファ２８、データ出
力バッファ３０、ライトアンプ３２、データアンプ３４
及びコラム系制御回路３６がコラム系回路を構成してい
る。
ロウデコーダ１６、ロウ系制御回路１８がロウ系回路を
構成している。また、コラムアドレスバッファ２０、コ
ラムデコーダ２２、データ入力バッファ２８、データ出
力バッファ３０、ライトアンプ３２、データアンプ３４
及びコラム系制御回路３６がコラム系回路を構成してい
る。
【００１８】また、ＤＲＡＭ１０には第１及び第２の電
源配線４６，４８が設けられている。第１及び第２の電
源配線４６，４８は電源供給トランジスタ４４を介して
接続されている。第１の電源配線４６には図示しないバ
ッテリから高電位電源ＶCCが供給されている。
源配線４６，４８が設けられている。第１及び第２の電
源配線４６，４８は電源供給トランジスタ４４を介して
接続されている。第１の電源配線４６には図示しないバ
ッテリから高電位電源ＶCCが供給されている。
【００１９】第１の電源配線４６はメモリセルアレイ１
２、ロウアドレスバッファ１４、ロウデコーダ１６、ロ
ウ系制御回路１８、センスアンプ２６及びセルフリフレ
ッシュエントリー回路４０に接続され、これらに高電位
電源ＶCCを供給する。
２、ロウアドレスバッファ１４、ロウデコーダ１６、ロ
ウ系制御回路１８、センスアンプ２６及びセルフリフレ
ッシュエントリー回路４０に接続され、これらに高電位
電源ＶCCを供給する。
【００２０】第２の電源配線４８はコラムアドレスバッ
ファ２０、コラムデコーダ２２、データ入力バッファ２
８、データ出力バッファ３０、ライトアンプ３２、デー
タアンプ３４及びコラム系制御回路３６に接続され、こ
れらに高電位側の電源を供給する。
ファ２０、コラムデコーダ２２、データ入力バッファ２
８、データ出力バッファ３０、ライトアンプ３２、デー
タアンプ３４及びコラム系制御回路３６に接続され、こ
れらに高電位側の電源を供給する。
【００２１】ロウ系制御回路１８はロウアドレスストロ
ーブ信号ＲＡＳバーを入力し、同信号ＲＡＳバーに基づ
いてロウアドレスバッファ１４及びセンスアンプ２６に
制御信号を出力する。
ーブ信号ＲＡＳバーを入力し、同信号ＲＡＳバーに基づ
いてロウアドレスバッファ１４及びセンスアンプ２６に
制御信号を出力する。
【００２２】コラム系制御回路３６はコラムアドレスス
トローブ信号ＣＡＳバーを入力し、同信号ＣＡＳバーに
基づいてコラムアドレスバッファ２０、データ入力バッ
ファ２８、データ出力バッファ３０、ライトアンプ３２
及びデータアンプ３４に制御信号を出力する。
トローブ信号ＣＡＳバーを入力し、同信号ＣＡＳバーに
基づいてコラムアドレスバッファ２０、データ入力バッ
ファ２８、データ出力バッファ３０、ライトアンプ３２
及びデータアンプ３４に制御信号を出力する。
【００２３】ロウアドレスバッファ１４はロウ系制御回
路１８の制御信号に基づいてロウアドレス信号ＲＡを入
力し、それをロウデコーダ１６に出力する。ロウデコー
ダ１６はロウアドレス信号ＲＡをワード選択信号にデコ
ードしてメモリセルアレイ１２の複数のワード線のう
ち、所定のワード線ＷＬを選択する。
路１８の制御信号に基づいてロウアドレス信号ＲＡを入
力し、それをロウデコーダ１６に出力する。ロウデコー
ダ１６はロウアドレス信号ＲＡをワード選択信号にデコ
ードしてメモリセルアレイ１２の複数のワード線のう
ち、所定のワード線ＷＬを選択する。
【００２４】コラムアドレスバッファ２０はコラム系制
御回路３６の制御信号に基づいてコラムアドレス信号Ｃ
Ａを入力し、それをコラムデコーダ２２に出力する。コ
ラムデコーダ２２はコラムアドレス信号ＣＡをコラム選
択信号にデコードし、その選択信号をコラムゲート２４
に出力し、メモリセルアレイ１２の複数対のビット線対
のうち、所定のビット線対を選択する。
御回路３６の制御信号に基づいてコラムアドレス信号Ｃ
Ａを入力し、それをコラムデコーダ２２に出力する。コ
ラムデコーダ２２はコラムアドレス信号ＣＡをコラム選
択信号にデコードし、その選択信号をコラムゲート２４
に出力し、メモリセルアレイ１２の複数対のビット線対
のうち、所定のビット線対を選択する。
【００２５】メモリセルアレイ１２の複数のビット線対
ＢＬ，ＢＬバーにはセンスアンプ２６が接続されてい
る。センスアンプ２６はビット線対ＢＬ，バーＢＬのデ
ータを増幅する。
ＢＬ，ＢＬバーにはセンスアンプ２６が接続されてい
る。センスアンプ２６はビット線対ＢＬ，バーＢＬのデ
ータを増幅する。
【００２６】データバス線対ＤＢ，ＤＢバーはコラムゲ
ート２４を介して複数のビット線対ＢＬ，ＢＬバーに接
続されている。データバス線対ＤＢ，ＤＢバーにはライ
トアンプ３２及びデータアンプ３４が接続されている。
ート２４を介して複数のビット線対ＢＬ，ＢＬバーに接
続されている。データバス線対ＤＢ，ＤＢバーにはライ
トアンプ３２及びデータアンプ３４が接続されている。
【００２７】データ入力バッファ２８はデータ書き込み
時において、コラム系制御回路３６の制御信号に基づい
て外部から転送されたデータＤを入力し、ライトアンプ
３２に出力する。ライトアンプ２８はコラム系制御回路
３６の制御信号に基づいてデータバス線対ＤＢ，ＤＢバ
ーを介してメモリセルアレイ１２にデータを書き込む。
時において、コラム系制御回路３６の制御信号に基づい
て外部から転送されたデータＤを入力し、ライトアンプ
３２に出力する。ライトアンプ２８はコラム系制御回路
３６の制御信号に基づいてデータバス線対ＤＢ，ＤＢバ
ーを介してメモリセルアレイ１２にデータを書き込む。
【００２８】データアンプ３４はデータ読み出し時にお
いて、コラム系制御回路３６の制御信号に基づいてデー
タバス線対ＤＢ，ＤＢバーのデータを増幅し、その増幅
データをデータ出力バッファ３０に出力する。データ出
力バッファ３０はコラム系制御回路３６の制御信号に基
づいてデータＱを出力する。
いて、コラム系制御回路３６の制御信号に基づいてデー
タバス線対ＤＢ，ＤＢバーのデータを増幅し、その増幅
データをデータ出力バッファ３０に出力する。データ出
力バッファ３０はコラム系制御回路３６の制御信号に基
づいてデータＱを出力する。
【００２９】切換回路３８は、ＤＲＡＭ１０のアクティ
ブ時とスタンバイ時（セルフリフレッシュ動作時）と
で、第２の電源配線４８に供給する高電位側の電源を切
り換えるための回路である。
ブ時とスタンバイ時（セルフリフレッシュ動作時）と
で、第２の電源配線４８に供給する高電位側の電源を切
り換えるための回路である。
【００３０】セルフリフレッシュエントリー回路４０は
ロウアドレスストローブ信号ＲＡＳバー及びコラムアド
レスストローブ信号ＣＡＳバーを入力し、両信号に基づ
いてセルフリフレッシュ動作を制御するためのエントリ
ー信号ＳＲを出力する。
ロウアドレスストローブ信号ＲＡＳバー及びコラムアド
レスストローブ信号ＣＡＳバーを入力し、両信号に基づ
いてセルフリフレッシュ動作を制御するためのエントリ
ー信号ＳＲを出力する。
【００３１】すなわち、図３に示すように、ロウアドレ
スストローブ信号ＲＡＳバーが立ち下がった後にコラム
アドレスストローブ信号ＣＡＳバーが立ち下がると、セ
ルフリフレッシュエントリー回路４０はＤＲＡＭ１０が
書き込み又は読み出しの通常動作であると判定し、Ｌレ
ベル（電源ＶSSの電圧）のエントリー信号ＳＲを出力す
る。
スストローブ信号ＲＡＳバーが立ち下がった後にコラム
アドレスストローブ信号ＣＡＳバーが立ち下がると、セ
ルフリフレッシュエントリー回路４０はＤＲＡＭ１０が
書き込み又は読み出しの通常動作であると判定し、Ｌレ
ベル（電源ＶSSの電圧）のエントリー信号ＳＲを出力す
る。
【００３２】また、図４に示すように、コラムアドレス
ストローブ信号ＣＡＳバーが立ち下がった後にロウアド
レスストローブ信号ＲＡＳバーが立ち下がり、ロウアド
レスストローブ信号ＲＡＳバーの立ち下がりから１００
μsec 経過すると、ＤＲＡＭ１０のセルフリフレッシュ
モードであると判定し、Ｈレベル（電源ＶCCの電圧）の
エントリー信号ＳＲを出力する。ロウアドレスストロー
ブ信号ＲＡＳバーがＬレベルの期間、エントリー信号Ｓ
ＲはＨレベルに保持される。
ストローブ信号ＣＡＳバーが立ち下がった後にロウアド
レスストローブ信号ＲＡＳバーが立ち下がり、ロウアド
レスストローブ信号ＲＡＳバーの立ち下がりから１００
μsec 経過すると、ＤＲＡＭ１０のセルフリフレッシュ
モードであると判定し、Ｈレベル（電源ＶCCの電圧）の
エントリー信号ＳＲを出力する。ロウアドレスストロー
ブ信号ＲＡＳバーがＬレベルの期間、エントリー信号Ｓ
ＲはＨレベルに保持される。
【００３３】図２に示すように、レベル変換回路４２は
電源ＳＶCC（＞ＶCC）と低電位電源ＶSSとを動作電源と
して供給されている。電源ＳＶCCはＤＲＡＭ１０に外部
から供給された電源である。レベル変換回路４２はエン
トリー信号ＳＲの論理振幅を電源ＳＶCCから電源ＶSSま
でに変換する。
電源ＳＶCC（＞ＶCC）と低電位電源ＶSSとを動作電源と
して供給されている。電源ＳＶCCはＤＲＡＭ１０に外部
から供給された電源である。レベル変換回路４２はエン
トリー信号ＳＲの論理振幅を電源ＳＶCCから電源ＶSSま
でに変換する。
【００３４】レベル変換回路４２は５個のｐＭＯＳトラ
ンジスタ５１〜５５及び３個のｎＭＯＳトランジスタ５
６〜５８を備える。ｐＭＯＳトランジスタ５１，５２及
びｎＭＯＳトランジスタ５６は電源ＳＶCC及び電源ＶSS
間に直列に接続され、ｐＭＯＳトランジスタ５２及びｎ
ＭＯＳトランジスタ５６のゲートにはインバータ５０を
介してエントリー信号ＳＲの反転信号が入力されてい
る。
ンジスタ５１〜５５及び３個のｎＭＯＳトランジスタ５
６〜５８を備える。ｐＭＯＳトランジスタ５１，５２及
びｎＭＯＳトランジスタ５６は電源ＳＶCC及び電源ＶSS
間に直列に接続され、ｐＭＯＳトランジスタ５２及びｎ
ＭＯＳトランジスタ５６のゲートにはインバータ５０を
介してエントリー信号ＳＲの反転信号が入力されてい
る。
【００３５】ｐＭＯＳトランジスタ５３，５４及びｎＭ
ＯＳトランジスタ５７は電源ＳＶCC及び電源ＶSS間に直
列に接続され、ｐＭＯＳトランジスタ５４及びｎＭＯＳ
トランジスタ５７のゲートにはエントリー信号ＳＲが入
力されている。
ＯＳトランジスタ５７は電源ＳＶCC及び電源ＶSS間に直
列に接続され、ｐＭＯＳトランジスタ５４及びｎＭＯＳ
トランジスタ５７のゲートにはエントリー信号ＳＲが入
力されている。
【００３６】ｐＭＯＳトランジスタ５１のゲートはｐＭ
ＯＳトランジスタ５４及びｎＭＯＳトランジスタ５７間
のノードＮ１に接続され、ｐＭＯＳトランジスタ５３の
ゲートはｐＭＯＳトランジスタ５２及びｎＭＯＳトラン
ジスタ５６間のノードＮ２に接続されている。
ＯＳトランジスタ５４及びｎＭＯＳトランジスタ５７間
のノードＮ１に接続され、ｐＭＯＳトランジスタ５３の
ゲートはｐＭＯＳトランジスタ５２及びｎＭＯＳトラン
ジスタ５６間のノードＮ２に接続されている。
【００３７】ｐＭＯＳトランジスタ５５及びｎＭＯＳト
ランジスタ５８は電源ＳＶCC及び電源ＶSS間に直列に接
続され、ｐＭＯＳトランジスタ５５及びｎＭＯＳトラン
ジスタ５８のゲートは前記ノードＮ１に接続されてい
る。そして、ｐＭＯＳトランジスタ５５及びｎＭＯＳト
ランジスタ５８のドレインから制御信号φを出力する。
ランジスタ５８は電源ＳＶCC及び電源ＶSS間に直列に接
続され、ｐＭＯＳトランジスタ５５及びｎＭＯＳトラン
ジスタ５８のゲートは前記ノードＮ１に接続されてい
る。そして、ｐＭＯＳトランジスタ５５及びｎＭＯＳト
ランジスタ５８のドレインから制御信号φを出力する。
【００３８】従って、エントリー信号ＳＲがＬレベルで
あると、ｐＭＯＳトランジスタ５４がオンしｎＭＯＳト
ランジスタ５７がオフする。そのため、ノードＮ１はＨ
レベル（電源ＳＶCCの電圧レベル）となる。ノードＮ１
がＨレベルになると、ｐＭＯＳトランジスタ５５はオフ
しｎＭＯＳトランジスタ５８はオンする。その結果、制
御信号φはＬレベル（電源ＶSSの電圧レベル）となる。
あると、ｐＭＯＳトランジスタ５４がオンしｎＭＯＳト
ランジスタ５７がオフする。そのため、ノードＮ１はＨ
レベル（電源ＳＶCCの電圧レベル）となる。ノードＮ１
がＨレベルになると、ｐＭＯＳトランジスタ５５はオフ
しｎＭＯＳトランジスタ５８はオンする。その結果、制
御信号φはＬレベル（電源ＶSSの電圧レベル）となる。
【００３９】逆に、エントリー信号ＳＲがＨレベルであ
ると、ｐＭＯＳトランジスタ５４がオフしｎＭＯＳトラ
ンジスタ５７がオンする。そのため、ノードＮ１はＬレ
ベル（電源ＶSSの電圧レベル）となり、ｐＭＯＳトラン
ジスタ５５がオンしｎＭＯＳトランジスタ５８はオフす
る。その結果、制御信号φはＨレベル（電源ＳＶCCの電
圧レベル）となる。すなわち、Ｈレベル（電源ＶCCの電
圧）のエントリー信号ＳＲはＨレベル（電源ＳＶCCの電
圧）の制御信号φに変換される。
ると、ｐＭＯＳトランジスタ５４がオフしｎＭＯＳトラ
ンジスタ５７がオンする。そのため、ノードＮ１はＬレ
ベル（電源ＶSSの電圧レベル）となり、ｐＭＯＳトラン
ジスタ５５がオンしｎＭＯＳトランジスタ５８はオフす
る。その結果、制御信号φはＨレベル（電源ＳＶCCの電
圧レベル）となる。すなわち、Ｈレベル（電源ＶCCの電
圧）のエントリー信号ＳＲはＨレベル（電源ＳＶCCの電
圧）の制御信号φに変換される。
【００４０】電源供給トランジスタ４４はｐＭＯＳトラ
ンジスタであり、電源配線４６に接続されたソースと、
電源配線４８に接続されたドレインと、前記制御信号φ
が入力されたゲートとを備える。
ンジスタであり、電源配線４６に接続されたソースと、
電源配線４８に接続されたドレインと、前記制御信号φ
が入力されたゲートとを備える。
【００４１】電源供給トランジスタ４４はＤＲＡＭ１０
が通常動作時であると、Ｌレベルの制御信号φに基づい
てオンされて電源ＶCCを電源配線４８に供給する。ま
た、電源供給トランジスタ４４はＤＲＡＭ１０がセルフ
リフレッシュを含むスタンバイ時であると、Ｈレベルの
制御信号φに基づいてオフされて電源ＶCCを遮断する。
このとき、制御信号φの電圧は電源ＳＶCCの電圧レベル
となるため、電源供給トランジスタ４４は完全にオフ
し、電源供給トランジスタ４４のテーリング電流は完全
になくなる。
が通常動作時であると、Ｌレベルの制御信号φに基づい
てオンされて電源ＶCCを電源配線４８に供給する。ま
た、電源供給トランジスタ４４はＤＲＡＭ１０がセルフ
リフレッシュを含むスタンバイ時であると、Ｈレベルの
制御信号φに基づいてオフされて電源ＶCCを遮断する。
このとき、制御信号φの電圧は電源ＳＶCCの電圧レベル
となるため、電源供給トランジスタ４４は完全にオフ
し、電源供給トランジスタ４４のテーリング電流は完全
になくなる。
【００４２】次に、上記のように構成されたＤＲＡＭ１
０の作用を図３，４に従って説明する。図３に示すよう
に、ロウアドレスストローブ信号ＲＡＳバーが立ち下が
った後にコラムアドレスストローブ信号ＣＡＳバーが立
ち下がると、ＤＲＡＭ１０は書き込み又は読み出しの通
常動作となる。
０の作用を図３，４に従って説明する。図３に示すよう
に、ロウアドレスストローブ信号ＲＡＳバーが立ち下が
った後にコラムアドレスストローブ信号ＣＡＳバーが立
ち下がると、ＤＲＡＭ１０は書き込み又は読み出しの通
常動作となる。
【００４３】そのため、セルフリフレッシュエントリー
回路４０のエントリー信号ＳＲはＬレベル（電源ＶSSの
電圧）となり、制御信号φもＬレベル（電源ＶSSの電
圧）となる。Ｌレベルの制御信号φに基づいて電源供給
トランジスタ４４がオンし、コラム系回路には電源配線
４８を介して高電位側の電源として電源ＶCCが供給され
る。
回路４０のエントリー信号ＳＲはＬレベル（電源ＶSSの
電圧）となり、制御信号φもＬレベル（電源ＶSSの電
圧）となる。Ｌレベルの制御信号φに基づいて電源供給
トランジスタ４４がオンし、コラム系回路には電源配線
４８を介して高電位側の電源として電源ＶCCが供給され
る。
【００４４】そして、ロウアドレス信号ＲＡに基づいて
メモリセルアレイ１２の所定のワード線が選択されると
ともに、コラムアドレス信号ＣＡに基づいて所定のビッ
ト線対ＢＬ，ＢＬバーが選択される。その選択されたメ
モリセルに対するデータの書き込み又は読み出しが行わ
れる。
メモリセルアレイ１２の所定のワード線が選択されると
ともに、コラムアドレス信号ＣＡに基づいて所定のビッ
ト線対ＢＬ，ＢＬバーが選択される。その選択されたメ
モリセルに対するデータの書き込み又は読み出しが行わ
れる。
【００４５】また、図４に示すように、コラムアドレス
ストローブ信号ＣＡＳバーが立ち下がった後にロウアド
レスストローブ信号ＲＡＳバーが立ち下がり、ロウアド
レスストローブ信号ＲＡＳバーの立ち下がりから１００
μsec 経過すると、ＤＲＡＭ１０のセルフリフレッシュ
モードとなる。
ストローブ信号ＣＡＳバーが立ち下がった後にロウアド
レスストローブ信号ＲＡＳバーが立ち下がり、ロウアド
レスストローブ信号ＲＡＳバーの立ち下がりから１００
μsec 経過すると、ＤＲＡＭ１０のセルフリフレッシュ
モードとなる。
【００４６】そのため、セルフリフレッシュエントリー
回路４０のエントリー信号ＳＲはＨレベル（電源ＶCCの
電圧）となり、制御信号φはＨレベル（電源ＳＶCCの電
圧）となる。Ｈレベルの制御信号φに基づいて電源供給
トランジスタ４４がオフして電源ＶCCの電源配線４８へ
の供給が遮断される。
回路４０のエントリー信号ＳＲはＨレベル（電源ＶCCの
電圧）となり、制御信号φはＨレベル（電源ＳＶCCの電
圧）となる。Ｈレベルの制御信号φに基づいて電源供給
トランジスタ４４がオフして電源ＶCCの電源配線４８へ
の供給が遮断される。
【００４７】そして、ロウ系制御回路１８によってロウ
アドレスバッファ１４及びロウデコーダ１６が制御さ
れ、メモリセルアレイ１２の所定のワード線が選択され
る。選択されたワード線に接続された複数のメモリセル
がリフレッシュされる。
アドレスバッファ１４及びロウデコーダ１６が制御さ
れ、メモリセルアレイ１２の所定のワード線が選択され
る。選択されたワード線に接続された複数のメモリセル
がリフレッシュされる。
【００４８】さて、本実施の形態は、以下の効果があ
る。 （１）ＤＲＡＭ１０のセルフリフレッシュを含むスタン
バイ時には電源供給トランジスタ４４をオフさせて電源
配線４８への電源ＶCCの供給を遮断する。そのため、ス
タンバイ時にコラム系回路に供給される高電位側の電源
と低電位側の電源とが等しくなり、コラム系回路を構成
するトランジスタに流れるテーリング電流をなくしてス
タンバイ電流を低減し、ＤＲＡＭ１０の消費電流の増加
を抑制することができる。
る。 （１）ＤＲＡＭ１０のセルフリフレッシュを含むスタン
バイ時には電源供給トランジスタ４４をオフさせて電源
配線４８への電源ＶCCの供給を遮断する。そのため、ス
タンバイ時にコラム系回路に供給される高電位側の電源
と低電位側の電源とが等しくなり、コラム系回路を構成
するトランジスタに流れるテーリング電流をなくしてス
タンバイ電流を低減し、ＤＲＡＭ１０の消費電流の増加
を抑制することができる。
【００４９】（２）ＤＲＡＭ１０のセルフリフレッシュ
時において、電源供給トランジスタ４４のゲートに供給
する制御信号φの電圧を電源ＳＶCCの電圧としているた
め、電源供給トランジスタ４４のテーリング電流を完全
になくすことができる。
時において、電源供給トランジスタ４４のゲートに供給
する制御信号φの電圧を電源ＳＶCCの電圧としているた
め、電源供給トランジスタ４４のテーリング電流を完全
になくすことができる。
【００５０】［第２の実施の形態］次に、本発明の第２
の実施の形態の半導体記憶装置をを図５，図６に従って
説明する。なお、説明の便宜上、図１と同様の構成につ
いては同一の符号を付して説明する。
の実施の形態の半導体記憶装置をを図５，図６に従って
説明する。なお、説明の便宜上、図１と同様の構成につ
いては同一の符号を付して説明する。
【００５１】図５は本形態における半導体記憶装置とし
てのＤＲＡＭ６０を示す。このＤＲＡＭ６０には第１の
電源としての高電位電源ＶCCと低電位電源ＶSSとが動作
電源として供給される。
てのＤＲＡＭ６０を示す。このＤＲＡＭ６０には第１の
電源としての高電位電源ＶCCと低電位電源ＶSSとが動作
電源として供給される。
【００５２】ＤＲＡＭ６０はロウ系回路６２及びコラム
系回路６４を備えるとともに、アクティブエントリー回
路６３、電源供給用ｎＭＯＳトランジスタ６６及び電源
供給用ｐＭＯＳトランジスタ６８を備える。本形態で
は、アクティブエントリー回路６３、電源供給用ｎＭＯ
Ｓトランジスタ６６及び電源供給用ｐＭＯＳトランジス
タ６８によって切換回路が構成されている。
系回路６４を備えるとともに、アクティブエントリー回
路６３、電源供給用ｎＭＯＳトランジスタ６６及び電源
供給用ｐＭＯＳトランジスタ６８を備える。本形態で
は、アクティブエントリー回路６３、電源供給用ｎＭＯ
Ｓトランジスタ６６及び電源供給用ｐＭＯＳトランジス
タ６８によって切換回路が構成されている。
【００５３】第１の電源配線４６はロウ系回路６２及び
アクティブエントリー回路６３に接続され、これらに高
電位電源ＶCCを供給する。第２の電源配線４８はコラム
系回路６４に接続され、これらに高電位側の電源を供給
する。
アクティブエントリー回路６３に接続され、これらに高
電位電源ＶCCを供給する。第２の電源配線４８はコラム
系回路６４に接続され、これらに高電位側の電源を供給
する。
【００５４】電源供給用ｎＭＯＳトランジスタ６６は電
源配線４６に接続されたドレインと、電源配線４８に接
続されたソースと、アクティブエントリー信号ＡＣＴが
入力されたゲートとを備える。電源供給用ｐＭＯＳトラ
ンジスタ６８は電源配線４６に接続されたソースと、電
源配線４８に接続されたドレインと、アクティブエント
リー信号ＡＣＴが入力されたゲートとを備える。
源配線４６に接続されたドレインと、電源配線４８に接
続されたソースと、アクティブエントリー信号ＡＣＴが
入力されたゲートとを備える。電源供給用ｐＭＯＳトラ
ンジスタ６８は電源配線４６に接続されたソースと、電
源配線４８に接続されたドレインと、アクティブエント
リー信号ＡＣＴが入力されたゲートとを備える。
【００５５】電源供給用ｎＭＯＳトランジスタ６６はＤ
ＲＡＭ６０がスタンバイ時であると、Ｈレベルのアクテ
ィブエントリー信号ＡＣＴに基づいてオンされて電源Ｖ
CCの電圧をトランジスタ６６のしきい値電圧Ｖthだけ低
下させた第２の電源を生成して電源配線４８に供給す
る。
ＲＡＭ６０がスタンバイ時であると、Ｈレベルのアクテ
ィブエントリー信号ＡＣＴに基づいてオンされて電源Ｖ
CCの電圧をトランジスタ６６のしきい値電圧Ｖthだけ低
下させた第２の電源を生成して電源配線４８に供給す
る。
【００５６】電源供給用ｐＭＯＳトランジスタ６８はＤ
ＲＡＭ６０がアクティブ時であると、Ｌレベルのアクテ
ィブエントリー信号ＡＣＴに基づいてオンされて電源Ｖ
CCを電源配線４８に供給する。
ＲＡＭ６０がアクティブ時であると、Ｌレベルのアクテ
ィブエントリー信号ＡＣＴに基づいてオンされて電源Ｖ
CCを電源配線４８に供給する。
【００５７】さて、本実施の形態は、以下の効果があ
る。 （１）ＤＲＡＭ６０のスタンバイ時には電源供給用ｎＭ
ＯＳトランジスタ６６によって電源ＶCCの電圧をトラン
ジスタ６６のしきい値電圧Ｖthだけ低下させた第２の電
源を電源配線４８に供給している。そのため、スタンバ
イ時にコラム系回路に供給される高電位側の電源と電源
ＶSSとの電位差を、アクティブ時における電位差よりも
小さくでき、コラム系回路６４を構成するトランジスタ
に流れるテーリング電流を削減してスタンバイ電流を低
減し、ＤＲＡＭ６０の消費電流の増加を抑制することが
できる。
る。 （１）ＤＲＡＭ６０のスタンバイ時には電源供給用ｎＭ
ＯＳトランジスタ６６によって電源ＶCCの電圧をトラン
ジスタ６６のしきい値電圧Ｖthだけ低下させた第２の電
源を電源配線４８に供給している。そのため、スタンバ
イ時にコラム系回路に供給される高電位側の電源と電源
ＶSSとの電位差を、アクティブ時における電位差よりも
小さくでき、コラム系回路６４を構成するトランジスタ
に流れるテーリング電流を削減してスタンバイ電流を低
減し、ＤＲＡＭ６０の消費電流の増加を抑制することが
できる。
【００５８】なお、本発明は次のように任意に変更して
具体化することも可能である。 （１）上記各実施の形態において、ＤＲＡＭ１０，６０
の内部に昇圧回路を設けて、電源ＶCCに基づいて電源Ｓ
ＶCCを生成するようにしてもよい。
具体化することも可能である。 （１）上記各実施の形態において、ＤＲＡＭ１０，６０
の内部に昇圧回路を設けて、電源ＶCCに基づいて電源Ｓ
ＶCCを生成するようにしてもよい。
【００５９】
【発明の効果】以上詳述したように、請求項１の発明
は、セルフリフレッシュを含むスタンバイ時において、
コラム系回路のスタンバイ電流を削減することにより、
消費電流を低減することができる半導体記憶装置を提供
するできる。
は、セルフリフレッシュを含むスタンバイ時において、
コラム系回路のスタンバイ電流を削減することにより、
消費電流を低減することができる半導体記憶装置を提供
するできる。
【図面の簡単な説明】
【図１】第１の実施の形態のＤＲＡＭを示すブロック図
【図２】図１のレベル変換回路の詳細を示す回路図
【図３】図１のＤＲＡＭの通常動作時のタイムチャート
【図４】図１のＤＲＡＭのセルフリフレッシュ動作時の
タイムチャート
タイムチャート
【図５】第２の実施の形態のＤＲＡＭの概略を示すブロ
ック図
ック図
【図６】図５のＤＲＡＭの作用を示すタイムチャート
１２ メモリセルアレイ ３８ 切換回路 ４０ セルフリフレッシュエントリー回路 ４２ レベル変換回路 ４４ 電源供給トランジスタ（ｐＭＯＳトランジスタ） ４６ 第１の電源配線 ４８ 第２の電源配線 ６２ ロウ系回路 ６３ アクティブエントリー回路 ６４ コラム系回路 ６６ 電源供給用ｎＭＯＳトランジスタ ６８ 電源供給用ｐＭＯＳトランジスタ ＡＣＴ アクティブエントリー信号 ＣＡＳバー コラムアドレスストローブ信号 ＲＡＳバー ロウアドレスストローブ信号 ＳＲ エントリー信号 ＶCC 第１の電源
Claims (5)
- 【請求項１】 メモリセルアレイと、 ロウアドレスストローブ信号に基づいて動作するロウ系
回路と、 コラムアドレスストローブ信号に基づいて動作するコラ
ム系回路とを備え、前記メモリセルアレイのセルフリフ
レッシュを行うようにした半導体記憶装置において、 前記ロウ系回路には第１の電源を動作電源として供給
し、 前記コラム系回路にはアクティブ時において前記第１の
電源を動作電源として供給し、セルフリフレッシュを含
むスタンバイ時において前記第１の電源よりも能力の低
い第２の電源を動作電源として供給するようにした半導
体記憶装置。 - 【請求項２】 前記ロウ系回路に前記第１の電源を供給
するための第１の電源配線と、 前記コラム系回路に動作電源を供給するための第２の電
源配線と、 アクティブ時とスタンバイ時とで前記第２の電源配線に
供給する動作電源を前記第１の電源と前記第２の電源と
に切り換えるための切換回路とを備える請求項１に記載
の半導体記憶装置。 - 【請求項３】 前記切換回路は、 前記ロウアドレスストローブ信号に基づいてセルフリフ
レッシュ動作を行わせるためのエントリー信号を出力す
るセルフリフレッシュエントリー回路と、 前記第１の電源配線及び第２の電源配線間に設けられ、
前記エントリー信号に基づいてオフされて前記第１の電
源を遮断することにより前記第２の電源を生成して前記
第２の電源配線に供給し、前記エントリー信号が出力さ
れていないときオンされて前記第１の電源を前記第２の
電源配線に供給する電源供給トランジスタとを備える請
求項２に記載の半導体記憶装置。 - 【請求項４】 前記電源供給トランジスタはｐＭＯＳト
ランジスタであり、前記切換回路は、前記エントリー信
号を前記第１の電源よりも電圧値の高い制御信号に変換
するためのレベル変換回路を備える請求項３に記載の半
導体記憶装置。 - 【請求項５】 前記切換回路は、 前記ロウアドレスストローブ信号に基づいてチップをス
タンバイ状態からアクティブ状態に切り換えるためのア
クティブエントリー信号を出力するアクティブエントリ
ー回路と、 前記第１の電源配線及び第２の電源配線間に設けられ、
スタンバイ時において前記アクティブエントリー信号に
基づいてオンされて前記第１の電源の電圧を低下させる
ことにより前記第２の電源を生成して前記第２の電源配
線に供給するための電源供給用ｎＭＯＳトランジスタ
と、 前記第１の電源配線及び第２の電源配線間に設けられ、
アクティブ時において前記アクティブエントリー信号に
基づいてオンされて前記第１の電源を前記第２の電源配
線に供給するための電源供給用ｐＭＯＳトランジスタと
を備える請求項２に記載の半導体記憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7304663A JPH09147553A (ja) | 1995-11-22 | 1995-11-22 | 半導体記憶装置 |
| TW085114338A TW310435B (ja) | 1995-11-22 | 1996-11-21 | |
| US08/754,805 US5740118A (en) | 1995-11-22 | 1996-11-21 | Semiconductor memory device |
| KR1019960056022A KR100226085B1 (ko) | 1995-11-22 | 1996-11-21 | 반도체기억장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7304663A JPH09147553A (ja) | 1995-11-22 | 1995-11-22 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09147553A true JPH09147553A (ja) | 1997-06-06 |
Family
ID=17935738
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7304663A Pending JPH09147553A (ja) | 1995-11-22 | 1995-11-22 | 半導体記憶装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5740118A (ja) |
| JP (1) | JPH09147553A (ja) |
| KR (1) | KR100226085B1 (ja) |
| TW (1) | TW310435B (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100718046B1 (ko) * | 2006-06-08 | 2007-05-14 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 |
| JP2013008427A (ja) * | 2011-06-27 | 2013-01-10 | Fujitsu Semiconductor Ltd | 半導体メモリ、システムおよび半導体メモリの動作方法 |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000076845A (ja) * | 1998-08-28 | 2000-03-14 | Sony Corp | 記憶装置および記憶装置の制御方法 |
| US6038673A (en) * | 1998-11-03 | 2000-03-14 | Intel Corporation | Computer system with power management scheme for DRAM devices |
| KR100381966B1 (ko) * | 1998-12-28 | 2004-03-22 | 주식회사 하이닉스반도체 | 반도체메모리장치및그구동방법 |
| KR100557572B1 (ko) * | 1998-12-30 | 2006-05-22 | 주식회사 하이닉스반도체 | 전력소모를 방지한 데이터 리프레쉬 입력장치 |
| US6560154B1 (en) * | 1999-05-14 | 2003-05-06 | Hitachi, Ltd. | Semiconductor integrated circuit device |
| KR100616496B1 (ko) * | 1999-06-28 | 2006-08-25 | 주식회사 하이닉스반도체 | 동작모드에 따라 파워라인 연결 방식을 달리한 반도체메모리소자의 파워공급 제어장치 |
| JP2001338489A (ja) * | 2000-05-24 | 2001-12-07 | Mitsubishi Electric Corp | 半導体装置 |
| US6501300B2 (en) * | 2000-11-21 | 2002-12-31 | Hitachi, Ltd. | Semiconductor integrated circuit |
| US6807122B2 (en) * | 2001-11-14 | 2004-10-19 | Hitachi, Ltd. | Semiconductor memory device requiring refresh |
| US6512705B1 (en) * | 2001-11-21 | 2003-01-28 | Micron Technology, Inc. | Method and apparatus for standby power reduction in semiconductor devices |
| JP3724464B2 (ja) * | 2002-08-19 | 2005-12-07 | 株式会社デンソー | 半導体圧力センサ |
| US7039818B2 (en) * | 2003-01-22 | 2006-05-02 | Texas Instruments Incorporated | Low leakage SRAM scheme |
| FR2864684B1 (fr) * | 2003-12-24 | 2006-06-23 | Dolphin Integration Sa | Circuit integre a memoire a consommation reduite |
| US7193886B2 (en) * | 2004-12-13 | 2007-03-20 | Dolfin Integration | Integrated circuit with a memory of reduced consumption |
| US8589706B2 (en) | 2007-12-26 | 2013-11-19 | Intel Corporation | Data inversion based approaches for reducing memory power consumption |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07105682A (ja) * | 1993-10-06 | 1995-04-21 | Nec Corp | ダイナミックメモリ装置 |
-
1995
- 1995-11-22 JP JP7304663A patent/JPH09147553A/ja active Pending
-
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Cited By (4)
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| US7554871B2 (en) | 2006-06-08 | 2009-06-30 | Hynix Semiconductor Inc. | Semiconductor memory apparatus |
| US7773402B2 (en) | 2006-06-08 | 2010-08-10 | Hynix Semiconductor Inc. | Semiconductor memory apparatus |
| JP2013008427A (ja) * | 2011-06-27 | 2013-01-10 | Fujitsu Semiconductor Ltd | 半導体メモリ、システムおよび半導体メモリの動作方法 |
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