以下、この発明の実施の形態を図面を参照して詳しく説明する。なお、図中同一または相当部分には同一符号を付してその説明を繰返さない。
[実施の形態1]
図1は、この発明の実施の形態1によるシンクロナスダイナミックランダムアクセスメモリ(以下、SDRAMと称す)の構成を示すブロック図、図2は、その要部の構成を示す回路ブロック図である。図1および図2を参照して、このSDRAM1は、クロックバッファ2、制御信号バッファ3、アドレスバッファ4、モードレジスタ5、および制御回路6を備える。
クロックバッファ2は、信号CKEによって活性化され、外部クロック信号CLKを制御信号バッファ3、アドレスバッファ4および制御回路6に伝達させる。制御信号バッファ3は、クロックバッファ2からの外部クロック信号CLKに同期して、外部制御信号/CS,/RAS,/CAS,/WE,DQMを制御回路6に伝達させる。アドレスバッファ4は、クロックバッファ2からの外部クロック信号CLKに同期して、外部アドレス信号A0〜Am(ただし、mは0以上の整数である)およびバンク選択信号BAを制御回路6に伝達させる。モードレジスタ5は、外部アドレス信号A0〜Amなどによって指示されたモードを記憶する。制御回路6は、バッファ2〜4およびモードレジスタ5からの信号に従って種々の内部信号を生成し、SDRAM1全体を制御する。
また、このSDRAM1は、メモリアレイ7a(バンク♯0)、メモリアレイ7b(バンク♯1)、冗長メモリアレイ(RAM)8a,8b、センスリフレッシュアンプ+入出力制御回路9a,9b、行デコーダ10a,10b、列デコーダ11a,11b、冗長列デコーダ12a,12b、および入出力バッファ13を備える。
メモリアレイ7aは、図2に示すように、行列状に配列された複数のメモリセルMCと、各行に対応して設けられたワード線WLと、各列に対応して設けられたビット線対BL,/BLとを含む。メモリセルMCは、アクセス用のトランジスタと情報記憶用のキャパシタを含む周知のものである。ワード線WLは、行デコーダ10aの出力を伝達し、選択された行のメモリセルMCを活性化させる。ビット線対BL,/BLは、選択されたメモリセルMCとデータ信号の入出力を行なう。
冗長メモリアレイ8aは、列の数がメモリアレイ7aよりも少ないことを除けば、メモリアレイ7aと同じ構成である。メモリアレイ7aと冗長メモリアレイ8aは同じ行数を有し、ワード線WLはメモリアレイ7aと冗長メモリアレイ8aとで共用されている。この冗長メモリアレイ8aは、r+1(rは0以上の整数である)個の列を有するものとする。メモリアレイ7aに不良な列が存在する場合は、その列は冗長メモリアレイ8aの列と置換される。
センスリフレッシュアンプ+入出力制御回路9aは、メモリアレイ7aに対応して設けられたデータ入出力線対IO1,/IO1と、冗長メモリアレイ8aに対応して設けられたデータ入出力線対IO2,/IO2と、メモリアレイ7aと8aに共通に設けられたデータ入出力線対IO,/IO(IOP)と、IO切換スイッチ14とを含む。IO切換スイッチ14は、冗長メモリアレイ8aが選択された場合はデータ入出力線対IO2,/IO2とIO,/IOとを接続し、冗長メモリアレイ8aが選択されない場合はデータ入出力線対IO1,/IO1とIO,/IOとを接続する。
また、センスリフレッシュアンプ+入出力制御回路9aは、メモリアレイ7aの各列に対応して設けられた列選択線CSL、冗長メモリアレイ8aの各列に対応して設けられたスペア列選択線SCSL、各列に対応して設けられた列選択ゲート15、センスリフレッシュアンプ16およびイコライザ17を含む。列選択ゲート15は、対応の列のビット線対BL,/BLとデータ入出力線対IO1,/IO1またはIO2,/IO2との間に接続された1対のNチャネルMOSトランジスタを含む。各NチャネルMOSトランジスタのゲートは、対応の列の列選択線CSLまたはスペア列選択線SCSLを介して列デコーダ11aまたは冗長列デコーダ12aに接続される。列デコーダ11aまたは冗長列デコーダ12aによって列選択線CSLまたはスペア列選択線SCSLが選択レベルの「H」レベルに立上げられるとNチャネルMOSトランジスタが導通し、ビット線対BL,/BLとデータ入出力線対IO1,/IO1またはIO2,/IO2とが結合される。
センスリフレッシュアンプ16は、センスアンプ活性化信号SE,/SEがそれぞれ「H」レベルおよび「L」レベルになったことに応じて、ビット線対BL,/BL間の微小電位差を電源電位Vccに増幅する。イコライザ17は、ビット線イコライズ信号BLEQが活性化レベルの「H」レベルになったことに応じて、ビット線BLと/BLの電位をビット線電位VBLにイコライズする。
行デコーダ10aは、制御回路6からのプリデコード信号X0〜Xp(ただし、pは0以上の整数である)に従って、複数のワード線WLのうちの一方のワード線WLを選択レベルの「H」レベルに立上げる。列デコーダ11aは、制御回路6からのプリデコード信号Y0〜Yq(ただし、qは0以上の整数である)に従って、複数の列選択線CSLのうちの1本の列選択線CSLを選択レベルの「H」レベルに立上げる。冗長列デコーダ12aは、制御回路6からのプリデコード信号Z0〜Zrに従ってr+1本のスペア列選択線SCSLのうちの1本のスペア列選択線SCSLを選択レベルの「H」レベルに立上げる。
メモリアレイ7aと7b、冗長メモリアレイ8aと8b、センスリフレッシュアンプ+入出力制御回路9aと9b、行デコーダ10aと10b、列デコーダ11aと11b、冗長列デコーダ12aと12bは、それぞれ同じ構成である。データ入出力線対IOPの他端は、図1に示すように、入出力バッファ13に接続される。入出力バッファ13は、書込モード時においては外部から与えられたデータDQをデータ入出力線対IOPを介して選択されたメモリセルMCに与え、読出モード時においては選択されたメモリセルMCからの読出データを外部に出力する。
次に、図1および図2で示したSDRAM1の動作について簡単に説明する。書込モード時においては、選択されたバンク(たとえば♯0)に対応する列デコーダ(この場合は、11aまたは12a)が、プリデコード信号Y0〜YqまたはZ0〜Zrに応じた列の列選択線CSLまたはSCSLを活性化レベルの「H」レベルに立上げて列選択ゲート15を導通させる。データ入出力線対IO,/IOは、スイッチ14を介してデータ入出力線対IO1,/IO1またはIO2,/IO2に接続される。
入出力バッファ13は、外部から与えられた書込データをデータ入出力線対IO,/IOを介して選択された列のビット線対BL,/BLに与える。書込データはビット線対BL,/BL間の電位差として与えられる。次いで、行デコーダ10aが、プリデコード信号X0〜Xqに応じた行のワード線WLを選択レベルの「H」レベルに立上げ、その行のメモリセルMCを活性化させる。選択されたメモリセルMCのキャパシタには、ビット線BLまたは/BLの電位に応じた量の電荷が蓄えられる。
読出モード時においては、まずビット線イコライズ信号BLEQが非活性化レベルの「L」レベルに立下がり、イコライザ17が非活性化されてビット線BL,/BLのイコライズが停止される。行デコーダ10aは、プリデコード信号X0〜Xqに対応する行のワード線WLを選択レベルの「H」レベルに立上げる。ビット線BL,/BLの電位は、活性化されたメモリセルMCのキャパシタの電荷量に応じて微小量だけ変化する。
続いて、センスアンプ活性化信号SE,/SEはそれぞれ「H」レベルおよび「L」レベルとなり、センスリフレッシュアンプ16が活性化される。ビット線BLの電位がビット線/BLの電位よりも微小量だけ高い場合は、ビット線BLの電位が「H」レベルまで引き上げられ、ビット線/BLの電位が「L」レベルまで引き下げられる。逆に、ビット線/BLの電位がビット線BLの電位よりも微小量だけ高い場合、ビット線/BLの電位が「H」レベルまで引き上げられ、ビット線BLの電位が「L」レベルまで引き下げられる。
次いで、列デコーダ11aまたは12aが、プリデコード信号Y0〜YqまたはZ0〜Zrに対応する列の列選択線CSLまたはSCSLを選択レベルの「H」レベルに立上げて、その列の列選択ゲート15を導通させる。選択された列のビット線対BL,/BLのデータが列選択ゲート15、スイッチ14およびデータ入出力線対IO,/IOを介して入出力バッファ13へ与えられる。入出力バッファ13は、読出データを外部に出力する。
次に、この発明の特徴である列デコーダ活性化方法について詳細に説明する。今、センスリフレッシュアンプ+入出力制御回路9aは256本の列選択線CSLを有するものとする。この256本の列選択線CSLは、それぞれが64本の列選択線CSLを含む4つのブロックに予め分割され、各ブロックはそれぞれが16本の列選択線CSLを含む4つのグループに予め分割される。この場合、q=23となり、24個のプリデコード信号Y0〜Y23が生成される。プリデコード信号Y20〜Y23はそれぞれ4つのブロックに割当てられ、プリデコード信号Y16〜Y19はそれぞれ4つのグループに割当てられ、プリデコード信号Y0〜Y15はそれぞれ16本の列選択線CSLに割当てられる。
したがって、プリデコード信号Y20〜Y23のうちの1つの信号Yk(kは20〜23の整数である)と、プリデコード信号Y16〜Y19のうちの1つの信号Yj(jは16〜19の整数である)と、プリデコード信号Y0〜Y15のうちの1つの信号Yi(iは0〜15の整数である)とで、256本の列選択線CSLのうちの1本の列選択線CSLが指定される。
列デコーダ11aは、図3に示すように、それぞれが64本の列選択線CSLのブロックに対応する4つの列デコーダブロックDB1〜DB4に分割される。列デコーダブロックDB1〜DB4の各々は、それぞれが64本の列選択線CSLに対応する64個の列デコーダ単位回路20を含む。各列デコーダ単位回路20は、低いしきい値電圧LVthのMOSトランジスタを含み、対応の列選択線CSLに予め割当てられたプリデコード信号Yi,Yj,Ykに応答して、対応の列選択線CSLを活性化レベルの「H」レベルに立上げる。
列デコーダブロックDB1〜DB4に対応して、それぞれ副電源線SL1〜SL4が設けられる。副電源線SL1〜SL4は、それぞれ対応の列デコーダブロックDB1〜DB4に含まれる列デコーダ単位回路20の電源ノード20aに接続される。また、副電源線SL1〜SL4は、それぞれ比較的高いしきい値電圧MVthpのPチャネルMOSトランジスタ21〜24を介して主電源線MLに接続される。主電源線MLは電源電位Vccのラインに接続される。プリデコード信号Y20〜Y23は、それぞれインバータ25〜28を介してPチャネルMOSトランジスタ21〜24のゲートに入力される。
アクセス期間であっても、プリデコード信号Y20〜Y23が非活性化レベルの「L」レベルであって列選択が行なわれない期間は、PチャネルMOSトランジスタ21〜24が非導通となって副電源線SL1〜SL4には電源電位Vccが供給されない。したがって、列デコーダ単位回路20で生ずるサブスレショルド・リーク電流は小さく抑えられる。
たとえばプリデコード信号Y20が活性化レベルの「H」レベルになるとPチャネルMOSトランジスタ21が導通し、主電源線MLからPチャネルMOSトランジスタ21、副電源線SL1を介して列デコーダブロックDB1の各列デコーダ単位回路20に電源電位Vccが供給される。列デコーダブロックDB1に含まれる64個の列デコーダ単位回路20のうち信号Yi,Yjで指定された1つの列デコーダ単位回路20が対応の列選択線CSLを活性化レベルの「H」レベルに立上げる。
詳しく説明すると図4(a)に示すように、列デコーダ単位回路20は、NANDゲート35およびインバータ36を含む。NANDゲート35は、プリデコード信号Yk(たとえばY20),Yi,Yjを受け、その出力信号φ35はインバータ36に入力される。インバータ36は、電源ノード20aと接地電位GNDのラインとの間に直列接続された低しきい値電圧LVthp,LVthnのPチャネルMOSトランジスタ37およびNチャネルMOSトランジスタ38を含む。インバータ36の出力ノードが対応の列選択線CSLに接続される。
また、図1の制御回路6内には各バンクに対応して、8個のトランスファゲート30、インバータ31およびプリデコーダ32が設けられ、信号Y0〜15の各々に対応してNANDゲート33およびインバータ34が設けられる。8個のトランスファゲート30の一方導通電極はそれぞれ列アドレス信号CA0〜CA7を受け、各々の他方導通電極はプリデコーダ32に接続される。対応のバンク(たとえば♯0)が選択されたことを示すバンクヒット信号(この場合はBH0)が、各トランスファゲート30のNチャネルMOSトランジスタ側のゲートに直接入力されるとともに、インバータ31を介して各トランスファゲート30のPチャネルMOSトランジスタ側のゲートに入力される。信号CA0〜CA7,BH0は、図1のバッファ2〜4からの信号に従って制御回路6内で生成される。
プリデコーダ32は、8個のトランスファゲート80の他方電極から与えられた列アドレス信号ca0〜ca7に基づいてプリデコード信号Yi,Yj,Ykを生成する。ca0〜ca3に基づいてYi(Y0〜Y15)が生成され、ca4,ca5に基づいてYj(Y16〜Y19)が生成され、ca6,ca7に基づいてYk(Y20〜Y23)が生成される。
NANDゲート33は、信号Yiと信号CDEを受け、その出力はインバータ34に入力される。インバータ34の出力がプリデコード信号Yiとなる。
一方、冗長列デコーダ12aの活性化は、バンクの選択に応答して行なわれる。すなわち図4(b)に示すように、冗長列デコーダ12aは、それぞれがr+1本のスペア列選択線SCSLに対応するr+1個のインバータ42を含む。各インバータ42は、電源ノード42aと接地電位GNDのラインとの間に直列接続された低しきい値電圧LVthp,LVthnのPチャネルMOSトランジスタ43およびNチャネルMOSトランジスタ44を含む。インバータ42は、対応のスペア列選択線SCSLに予め割当てられたプリデコード信号(たとえばZ0)を受け、その出力ノードが対応のスペア列選択線SCSLに接続される。
冗長列デコーダ12aに対して副電源線SL10が設けられる。副電源線SL10は、冗長列デコーダ12aに含まれるr+1個のインバータ42の電源ノード42aに接続される。また、副電源線SL10は、比較的高いしきい値電圧MVthpのPチャネルMOSトランジスタ45を介して主電源線MLに接続される。バンクヒット信号BH0は、インバータ31を介してPチャネルMOSトランジスタ45のゲートに入力される。
また、図1の制御回路6内には、各スペア選択線SCSLに対応して冗長判定回路40およびNANDゲート41が設けられる。冗長判定回路40は、不良な列選択線CSLのアドレスをプログラムするための複数のプログラムヒューズを含み、8個のトランスファゲート30の他方導通電極からアドレス信号ca0〜ca7を受ける。冗長判定回路40の出力信号である冗長ヒット信号RH0は、プログラムされたアドレス信号ca0〜ca7が入力されたことに応じて活性化レベルの「H」レベルとなる。NANDゲート41は信号RH0と信号CDEを受ける。NANDゲート41の出力信号がプリデコード信号Z0となる。
図5は、図3および図4に示した列選択に関連する部分の動作を示すタイムチャートである。図5を参照して、バンク選択信号BAによってバンク♯0が指定されると、バンクヒット信号BH0が活性化レベルの「H」レベルに立上がる。これに応じてインバータ31の出力信号φ31が「L」レベルとなってPチャネルMOSトランジスタ45が導通し、冗長列デコーダ12a用の副電源線SL10の電位がVcc−ΔVからVccに上昇する。
また、バンクヒット信号BH0が「H」レベルになったことに応じてトランスファゲート30が導通し、プリデコーダ32および冗長判定回路40にアドレス信号ca0〜ca7が与えられる。プリデコーダ32は、アドレス信号ca0〜ca7をプリデコードしてプリデコード信号yi,Yj,Y20を出力する。
冗長判定回路40は、アドレス信号ca0〜ca7がプログラムされている場合は「H」レベルの信号を出力し、プログラムされていない場合は「L」レベルの信号を出力する。所定のタイミングで信号CDEが「H」レベルになると、信号yiがNANDゲート33およびインバータ34を通過して信号Yiとなり、NANDゲート35の出力信号φ35が「L」レベルに立下がり、インバータ36によって対応の列選択線CSLが「H」レベルに立上げられる。また、信号CDEが「H」レベルになると、信号RH0がNANDゲート41を通過して信号Z0となり、インバータ42によって対応のスペア列選択線SCSLが「H」レベルに立上げられる。
選択された列選択線CSLに対応するビット線対BL,/BLは図2のデータ入出力線対IO1,/IO1に接続され、選択されたスペア列選択線SCSLに対応するビット線対BL,/BLは図2のデータ入出力線対IO2,/IO2に接続される。スペア列選択線SCSLが選択された場合はデータ入出力線対IO2,/IO2がスイッチ14を介してデータ入出力線対IO,/IOに接続され、スペア列選択線SCSLが選択されない場合はデータ入出力線対IO1,/IO1がスイッチ14を介してデータ入出力線対IO,/IOに接続される。データ入出力線対IO,/IOに接続されたビット線対BL,/BLと外部との間でデータの入出力が行なわれる。
この実施の形態では、列デコーダを複数のブロックDB1〜DB4に分割し、各ブロックに対応して副電源線SLを設け、対応のブロックが選択されたときのみ副電源線SLに電源電位Vccを与える。したがって、アクティブ期間においては選択されないブロックにも電源電位Vccを供給していた従来に比べ、サブスレショルド・リーク電流が小さくて済む。
なお、この実施の形態では、不良な列選択線CSLを指定するアドレス信号CA0〜CA7が入力された場合はその不良な列選択線CSLとスペア列選択線SCSLとの両方が「H」レベルになることとしたが、不良な列選択線CSLを指定するアドレス信号CA0〜CS7が入力された場合はその不良な列選択線CSLは「H」レベルにならずスペア列選択線SCSLのみが「H」レベルになるようにしてもよい。
この場合は、図6に示すように、図4の2入力NANDゲート33が3入力NANDゲート46で置換され、NORゲート47が新たに設けられる。冗長ヒット信号RH0〜RHrはNORゲート47を介してNANDゲート46に入力される。また、図7に示すように、図2のスイッチ14が除去され、メモリアレイ7aと冗長メモリアレイ8aに共通のデータ入出力線対IO,/IOが設けられる。プログラムされたアドレス信号CA0〜CA7が入力されて冗長ヒット信号RH0が活性化レベルの「H」レベルになると、NANDゲート46の出力が「H」レベルに固定され、信号yiの通過が阻止される。したがって、図8に示すように、信号Yiは「H」レベルに立上がらず、列選択線CSLは「L」レベルに固定される。
また、図9に示すようにプリデコーダ32の入力信号ca6,ca7をデコードして信号φ48を生成し、信号φ48をPチャネルMOSトランジスタ21のゲートに与える簡易デコーダ(NANDゲート)48を設けてもよい。信号ca6,ca7が「H」レベルになると信号φ48が「L」レベルになってPチャネルMOSトランジスタ21が導通する。
また、この実施の形態では、この発明が列デコーダに適用された場合について説明したが、これに限るものではなく、この発明は行デコーダ、または行デコーダと列デコーダの両方に適用可能であることは言うまでもない。
[実施の形態2]
図10,11は、この発明の実施の形態2によるSDRAMの要部を示す図であって、図3と対比される図である。
図10,11を参照して、図3と異なる点は、冗長列デコーダ12aが2分割されて列デコーダブロックDB2,DB3に組込まれている点と、信号Y21,Y22の代わりにバンクヒット信号BH0がインバータ26,27に入力される点である。
2分割された冗長列デコーダ12aが組込まれた列デコーダブロックDB2は、ノーマル+冗長列デコーダブロックDB2′を構成する。ノーマル+冗長列デコーダブロックDB2′は、図3の列デコーダブロックDB2の列デコーダ単位回路20と、図3の冗長列デコーダ12aの1/2の数s+1(ただし、s<rである)のインバータ42とを含む。
2分割された冗長列デコーダ12aが組込まれた列デコーダブロックDB3は、ノーマル+冗長列デコーダブロックDB3′を構成する。ノーマル+冗長列デコーダブロックDB3′は、図3の列デコーダブロックDB3の列デコーダ単位回路20と、図3の冗長列デコーダ12aの1/2の数r−s−1のインバータ42を含む。
バンクヒット信号BH0が「H」レベルになると、PチャネルMOSトランジスタ22,23が導通し、電源電位Vccが主電源線ML、PチャネルMOSトランジスタ22,23および副電源線SL2,SL3を介してノーマル+冗長列デコーダブロックDB2′,DB3′の列デコーダ単位回路20およびインバータ42に与えられる。他の構成および動作は実施の形態1のSDRAMと同じであるので、その説明は繰返さない。
この実施の形態では、実施の形態1と同じ効果が得られる。
[実施の形態3]
図12は、この発明の実施の形態3によるSDRAMの要部を示す回路図である。図12を参照して、このSDRAMの列デコーダ11aは、それぞれが256本の列選択線CSLに対応して設けられた256個の列デコーダ単位回路20を備え、各列デコーダ単位回路20は実施の形態1と同様に3入力NANDゲート35およびインバータ36を含む。各列デコーダ単位回路20は、電源ノード20aから電源電位Vccを受け、予め割当てられたプリデコード信号Yi,Yj,Ykがともに「H」レベルになったことに応じて対応の列選択線CSLを選択レベルの「H」レベルにする。
また、このSDRAMは、電源電位Vccを受ける主電源線MLと、各バンクに対応して設けられた副電源線SLとを備える。副電源線SLの断面積は比較的小さいので、副電源線SLには無視できない抵抗値が存在する。
また、このSDRAMは、比較的高いしきい値電圧MVthpのPチャネルMOSトランジスタ50と、それぞれが256個の列デコーダ単位回路20に対応して設けられた256個の比較的高いしきい値電圧MVthpのPチャネルMOSトランジスタ51とを備える。PチャネルMOSトランジスタ50,51のシンボルの大きさはゲート幅の大きさを示しており、PチャネルMOSトランジスタ50のゲート幅は大きくPチャネルMOSトランジスタ51のゲート幅は小さい。
各列デコーダ単位回路20の電源ノード20aは、副電源線SLのうちのその列デコーダ単位回路20の近傍の部分に接続され、さらに対応のPチャネルMOSトランジスタ51を介して主電源線MLに接続される。PチャネルMOSトランジスタ51のゲートは、対応の列デコーダ単位回路20に含まれるNANDゲート35の出力を受ける。PチャネルMOSトランジスタ51は、対応のプリデコード信号Yi,Yj,Ykがともに「H」レベルになってNANDゲート35の出力が「L」レベルになると導通し、副電源線SLのうちの対応の列デコーダ単位回路20の近傍の部分に電源電位Vccを局所的に与える。
PチャネルMOSトランジスタ50は、副電源線SLの中央部と主電源線MLとの間に接続され、そのゲートはバンクヒット信号BH0の反転信号/BH0を受ける。PチャネルMOSトランジスタ50は、対応のバンク♯0が選択されて信号/BH0が「L」レベルになると導通し、副電源線SLに電源電位Vccを与える。
一方、冗長列デコーダ12aの活性化は、列デコーダ11aの活性化と同様に行なわれる。すなわち図13に示すように、冗長列デコーダ12aは実施の形態1と同様にr+1個のインバータ42を含む。r+1個のインバータ42に対応してr+1個のPチャネルMOSトランジスタ52が設けられる。PチャネルMOSトランジスタ52は、PチャネルMOSトランジスタ51と同様に、比較的高いしきい値電圧MVthpを有し、そのゲート幅は小さい。
各インバータ42の電源ノード42aは副電源線SLに接続され、さらに対応のPチャネルMOSトランジスタ52を介して主電源線MLに接続される。PチャネルMOSトランジスタ52のゲートは、対応のプリデコード信号(たとえばZ0)を受ける。PチャネルMOSトランジスタ52は、対応のプリデコード信号Z0が「L」レベルになると導通し、副電源線SLのうちの対応のインバータ42の近傍の部分に電源電位Vccを局所的に与える。
図14は、図12および図13で示した列選択に関連する部分の動作を示すタイムチャートである。バンクヒット信号BH0が「H」レベルに立上がるとPチャネルMOSトランジスタ50が導通して副電源線SLが電源電位Vccに充電される。また、アドレス信号ca0〜ca7に応じた列選択線CSLおよびスペア列選択線SCSLが「H」レベルに立上げられる。他の構成および動作は実施の形態1と同じであるので、その説明は繰返さない。
この実施の形態では、各バンクに対応して副電源線SLを設け、対応のバンクが選択されたときのみ副電源線SLに電源電位Vccを与える。したがって、アクティブ期間においては、選択されないバンクにも電源電位Vccを供給していた従来に比べサブスレッショルド・リーク電流が小さくて済む。また、各列デコーダ単位回路20に対応してPチャネルMOSトランジスタ51を設け、対応の列デコーダ単位回路20が選択されたことに応じて副電源線SLのうちのその列デコーダ単位回路20の近傍の部分に電源電位Vccを局所的に供給するので、副電源線SLの抵抗値に起因して副電源線SLの端部の電位が低下するのを防止できる。
なお、この実施の形態では、不良な列選択線CSLを指定するアドレス信号CA0〜CA7が入力された場合はその不良な列選択線CSLとスペア列選択線SCSLとの両方が「H」レベルになることとしたが、不良な列選択線CSLを指定するアドレス信号CA0〜CA7が入力された場合はその不良な列選択線CSLは「H」レベルにならずスペア列選択線SCSLのみが「H」レベルになるようにしてもよい。
この場合は、図15に示すように、図13の2入力NANDゲート33が3入力NANDゲート46で置換されてNORゲート47が新たに設けられる。冗長ヒット信号RH0〜RHrはNORゲート47を介してNANDゲート46に入力される。また、図7に示すように、図2のスイッチ14が除去され、メモリアレイ7aと冗長メモリアレイ8aに共通のデータ入出力線対IO,/IOが設けられる。プログラムされたアドレス信号CA0〜CA7が入力されて冗長ヒット信号RH0が活性化レベルの「H」レベルになると、NANDゲート46の出力が「H」レベルに固定され、信号yiの通過が阻止される。したがって、図16に示すように信号Yiは「H」レベルに立上がらず、列選択線CSLは「L」レベルに固定される。
また、この実施の形態では、各列デコーダ単位回路20に対応して局所充電用のPチャネルMOSトランジスタ51を設けたが、複数の列デコーダ単位回路20に1つの割合でPチャネルMOSトランジスタ51を設けてもよい。たとえば、図17に示すように、列デコーダ11aを16個の列デコーダブロックDB1〜DB16に分割し、各列デコーダブロックにPチャネルMOSトランジスタ51を設けてもよい。各ブロックは、プリデコード信号Yj,Ykで特定される。たとえばブロックDB1はプリデコード信号Y16,Y20で特定され、ブロックDB1に含まれる各列デコーダ単位回路20はプリデコード信号Y0〜Y15で特定される。各ブロック内に信号Yj,Ykを受けるNANDゲート53が設けられ、NANDゲート53の出力信号φ53が対応のPチャネルMOSトランジスタ51のゲートに入力される。ブロック(たとえばDB1)が選択されると、ブロックDB1内のNANDゲート53の出力信号φ53が「L」レベルとなってブロックDB1用のPチャネルMOSトランジスタ51が導通し、副電源線SLのうちのブロックDB1の近傍の部分が局所的に充電される。
[実施の形態4]
この実施の形態では、電源供給用トランジスタのレイアウトについて検討する。列選択線CSLのピッチは、図2から明らかなようにメモリセルMCのピッチで決まる。列選択線CSL4本分のピッチは、たとえば10.24μmとなる。図4で示した列デコーダ単位回路20は各列選択線CSLに対応して設けられるので、列デコーダ単位回路20に含まれるPチャネルMOSトランジスタ37も列選択線CSLと同じピッチで配置する必要がある。
今、図18(a)に示すように、列デコーダ単位回路20に含まれるPチャネルMOSトランジスタQ1〜Q16(PチャネルMOSトランジスタ37)を列選択線CSLと同じピッチで配置し、PチャネルMOSトランジスタQ1〜Q16に電源電位Vccを供給するための比較的高いしきい値電圧MVthpのPチャネルMOSトランジスタP1(PチャネルMOSトランジスタ21)を集中配置したとする。このようなレイアウトでは、PチャネルMOSトランジスタP1のレイアウト面積が余分に必要になる。
そこで、図18(b)に示すように、PチャネルMOSトランジスタQ1〜Q16を4個ずつグループ化し、各グループのPチャネルMOSトランジスタの幅を2/3倍にして中央に集中配置し、余った領域にPチャネルMOSトランジスタP1を8個のPチャネルMOSトランジスタP11〜P18に分割して分散配置する。これにより、エリアペナルティなしにPチャネルMOSトランジスタP1を配置できる。
図19は、図18(b)のうちのPチャネルMOSトランジスタP11,P12,Q1〜Q4の部分のレイアウトを詳細に示す平面図、図20は図19のA−A′線断面図、図21は図19のB−B′線断面図である。但し、図19では図面の簡単化のため図20,21の第3金属配線層68は省略されている。図19中の領域1,2には、それぞれ第3金属配線層68で形成された副電源線SLおよび主電源線MLが図を横切るように設けられている。
図19および図20を参照して、図19中の領域1ではP型シリコン基板のN型ウェル60の表面にゲート酸化膜62を介してゲート電極g11,g1,g1,…,g4,g4,g12が形成される。ゲート電極g11,g12はそれぞれPチャネルMOSトランジスタP11,P12のゲートとなり、ゲート電極g1,g1;…;g4,g4はそれぞれPチャネルMOSトランジスタQ1〜Q4のゲートとなる。ゲート電極g11とg12,g1とg1,…,g4とg4は、それぞれ一方端同士が接続される。ゲート電極g11,g1,g1,…,g4,g4,g12の各間における両側のN型ウェル60にPチャネルMOSトランジスタP11,P12,Q1〜Q4のドレインまたはソースとなるP+ 型不純物拡散領域61が形成される。
これらを覆うようにして絶縁層63が形成され、その表面に第1金属配線層64が形成される。第1金属配線層64は、エッチングされて主電源線MLおよび接続電極ELとなる。主電源線MLは、両端部のP+ 型不純物拡散領域61に対向して設けられる。接続電極ELは、ゲート電極g11,g1,g1,…,g4,g4,g12の各間のP+ 型不純物拡散領域61に対向して設けられる。各P+ 型不純物拡散領域61は、コンタクトホールCHを介して対応の主電源線MLまたは接続電極ELに接続される。
さらに、これらを覆うようにして絶縁層65が形成され、その表面に第2金属配線層66が形成される。第2金属配線層66は、エッチングされて列選択線CSLおよび接続電極ELとなる。4本の列選択線CSLは、それぞれゲート電極g1とg1、g2とg2、g3とg3、g4とg4の間のP+ 型不純物拡散領域61に対向して設けられる。5つの接続電極ELは、それぞれゲート電極g11とg1、g1とg2、g2とg3、g3とg4、g4とg12の間のP+ 型不純物拡散領域61に対向して設けられる。第1金属配線層64で形成された接続電極ELは、スルーホールTHを介して対応の列選択線CSLまたは第2金属配線層66で形成された接続電極ELに接続される。
さらに、これらを覆うようにして絶縁層67が形成され、その表面に第3金属配線層68が形成される。第3金属配線層68は、エッチングされて副電源線SLとなる。第2金属配線層66で形成された接続電極ELは、スルーホールTHを介して対応の副電源線SLに接続される。最後に、これらを覆うようにして絶縁層69が形成される。
次に図21を参照して、図19の領域2では、絶縁層63の表面に第1金属配線層64が形成されるまでは領域1と同じである。第1の金属配線層64は、エッチングされて接続電極ELおよび副電源線SLとなる。接続電極ELおよび副電源線SLは、ゲート電極g11,g1,g1,…,g4,g4,g12の各間のP+ 型不純物拡散領域61に対向して、交互に設けられる。各P+ 型不純物拡散領域61は、コンタクトホールCHを介して対応の接続電極ELまたは副電源線SLに接続される。
さらに、これらを覆うようにして絶縁層65が形成され、その表面に第2金属配線層66が形成される。第2金属配線層66は、エッチングされて列選択線CSLおよび接続電極ELとなる。4本の列選択線CSLは、それぞれゲート電極g1とg1、g2とg2、g3とg3、g4とg4の間のP+ 型不純物拡散領域61に対向して設けられる。2つの接続電極ELは、第1金属配線層64で形成された両端部の接続電極ELに対向して設けられる。第1金属配線層64で形成された接続電極ELは、スルーホールTHを介して対応の列選択線CSLまたは第2金属配線層66で形成された接続電極ELに接続される。
さらに、これらを覆うようにして絶縁層67が形成され、その表面に第3金属配線層68が形成される。第3金属配線層68は、エッチングされて主電源線MLとなる。第2金属配線層66で形成された接続電極ELは、スルーホールTHを介して主電源線MLに接続される。最後に、これらを覆うようにして絶縁層69が形成される。
[実施の形態5]
図22は、この発明の実施の形態5によるSDRAMの要部の構成を示す回路図である。図22を参照して、このSDRAMが実施の形態1のSDRAMと異なる点は、列デコーダ単位回路20が列デコーダ単位回路70で置換され、インバータ76が新たに設けられている点である。図22では、図3の列デコーダブロックDB1に含まれる列デコーダ単位回路70が代表的に示される。
列デコーダ単位回路70は、NANDゲート71、インバータ72,75,PチャネルMOSトランジスタ73およびトランスファゲート74を含む。NANDゲート71は、プリデコード信号Yj,Yk(この場合はk=20)を受ける。NANDゲート71の出力は、インバータ72を介してPチャネルMOSトランジスタ73のゲートに入力される。PチャネルMOSトランジスタ73は、主電源線MLとノードN73との間に接続される。プリデコード信号Yiは、インバータ76を介してトランスファゲート74の一方導通端子に入力される。トランスファゲート74の他方導通端子はノードN73に接続され、そのPチャネルMOSトランジスタ側のゲートはNANDゲート71の出力を受け、そのNチャネルMOSトランジスタ側のゲートはインバータ72の出力を受ける。インバータ75は、ノードN73と対応の列選択線CSLとの間に接続される。列デコーダ単位回路74の電源ノード70aは、副電源線SL1とインバータ75の電源ノード75aとに接続される。
プリデコード信号Yi,Yj,Y20が非活性化レベルの「L」レベルの場合は、PチャネルMOSトランジスタ21が非導通となってインバータ75に電源電位Vccが供給されず、インバータ75におけるサブスレショルド・リーク電流は小さく抑えられる。また、トランスファゲート74が非導通となりPチャネルMOSトランジスタ73が導通してノードN73が「H」レベルに固定され、対応の列選択線CSLが「L」レベルに固定される。なお、NANDゲート71およびインバータ72に含まれるMOSトランジスタはインバータ75に含まれるMOSトランジスタよりも小さいので、NANDゲート71およびインバータ72におけるサブスレショルド・リーク電流は小さい。
プリデコード信号Yi,Yj,Y20が活性化レベルの「H」レベルになると、PチャネルMOSトランジスタ21が導通してインバータ75に電源電位Vccが与えられる。トランスファゲート74が導通しPチャネルMOSトランジスタ73が非導通となり、列選択線CSLが「H」レベルに立上げられる。
図23は、図22に示した列デコーダ単位回路70のレイアウトを示す平面図であって、図19と対比される図である。
図23を参照して、図23が図19と異なる点は、4本の列選択線CSLに対応してそれぞれPチャネルMOSトランジスタ73.1〜73.4(図22のPチャネルMOSトランジスタ73)が配置されている点である。PチャネルMOSトランジスタ73.1〜73.4は、それぞれ1対のゲート電極g21とg21,…,g24とg24を含む。ゲート電極g21〜g24の一方端は共通接続されている。ゲート電極g21とg21,…,g24とg24の各間に接続配線81〜84が設けられる。接続配線81の一方端はコンタクトホールCHを介してゲート電極g21とg1の間のP+ 型不純物拡散領域80に接続され、接続配線81の他方端はスルーホールTHを介してPチャネルMOSトランジスタQ1のゲート電極g1に接続される。主電源線MLとゲート電極g21の間、ゲート電極g21とg22、g22とg23、g23とg24の各間、ゲート電極g24と主電源線MLの間に、それぞれ電源線85〜89が設けられる。電源線85〜89の各々は、主電源線MLに接続されるとともに、コンタクトホールCHを介してP+ 型不純物拡散領域80に接続される。
なお、図24に示すように、列デコーダブロックDB1〜DB4に対応して副電源線SLをさらに設けてもよい。副電源線SLは、対応のバンク(図では♯0)に含まれる列デコーダ単位回路70のインバータ72の電源ノード72aに接続されるとともに、比較的高いしきい値電圧MVthpのPチャネルMOSトランジスタ77を介して主電源線MLに接続される。PチャネルMOSトランジスタ77のゲートは、インバータ31の出力信号(バンクヒット信号BH0の反転信号)を受ける。
バンクヒット信号BH0が「H」レベルになるとバンク♯0に含まれるすべての列デコーダ単位回路70のインバータ72に電源電位Vccが供給され、次いでプリデコード信号Y20が「H」レベルになると列デコーダブロックDB1に含まれるすべての列デコーダ単位回路70のインバータ75に電源電位Vccが供給される。この場合は、図22の回路に比べてインバータ72におけるサブスレショルド・リーク電流が低減化され、消費電力の一層の低減化が図られる。
[実施の形態6]
この実施の形態では、ノーマル部と冗長部が独立して設けられているSDRAMにおいて、電源電位供給用のMOSトランジスタのサイズについて検討する。
図25は、このSDRAMの1つのバンク♯0の構成を示す一部省略したブロック図である。図25を参照して、このSDRAMは、行列状に配列された複数のメモリアレイブロックMB1〜MB4,…と、各メモリアレイブロック行に対応して設けられた冗長メモリアレイブロックRMBと、各ブロックMB,RMBに対応して設けられた副行デコーダSRDおよびセンスアンプSAと、各メモリアレイブロック列に対応して設けられた列デコーダブロックDBと、主行デコーダ80とを備える。主行デコーダ80は、複数のメモリアレイブロック行のうちのいずれかのメモリアレイブロック行を選択する。副行デコーダ80は、対応のメモリアレイブロックMBのうちのいずれかのワード線を選択する。列デコーダブロックDBは、対応のメモリアレイブロック列のうちのいずれかの列選択線CSLを選択する。冗長列デコーダRCDは、冗長メモリアレイブロック列のうちのいずれかの列選択線SCSLを選択する。センスアンプSAは、デコーダ80,SRD,DB,RCDによって選択されたメモリセルのデータを読出す。
このSDRAMのノーマル部(図23のDB1〜DB4)では、図26(a)に示すように、1つの電源電位供給用のPチャネルMOSトランジスタ81に対応してN個の列選択線駆動用のPチャネルMOSトランジスタ82.1〜82.Nが設けられているものとする。
PチャネルMOSトランジスタ81は主電源線MLと副電源線SL1との間に接続され、そのゲートはブロック選択信号/φ81を受ける。PチャネルMOSトランジスタ81のゲート幅をWs(μm)、そのしきい値電圧をVths(V)、そのSファクタをSs(V/dec)とする。
PチャネルMOSトランジスタ82.1〜82.Nの各々は、副電源線SL1と対応の列選択線CSLとの間に接続される。PチャネルMOSトランジスタ82.1〜82.Nの各々のゲート幅をWd(μm)、各々のしきい値電圧をVthd(V)、各々のSファクタをSd(V/dec)とする。
また、副電源線SL1の容量値C1は、PチャネルMOSトランジスタ82.1〜82.Nの数Nに比例するものとする。スタンバイ時においては、副電源線SL1の電位はVcc−ΔV1に低下するものとする。ここで、ΔV1は次式(1)で表わされる。
ΔV1=−(Sd/Ss)・Vths+Vthd−Sd・log10{Ws/(N・Wd)} …式(1)
また、このSDRAMの冗長部(図25のRCD)では、図26(b)に示すように、1つの電源電位供給用のPチャネルMOSトランジスタ83に対応してM個(ただし、M<Nである)のスペア列選択線駆動用のPチャネルMOSトランジスタ84.1〜84.Mが設けられているものとする。
PチャネルMOSトランジスタ83は、主電源線MLと副電源線SL2との間に接続され、そのゲートはバンク選択信号/φ83を受ける。PチャネルMOSトランジスタ83のゲート幅をWsr(μm)、そのしきい値電圧Vths(V)、そのSファクタをSs(V/dec)とする。
PチャネルMOSトランジスタ84.1〜84.Mの各々は、副電源線SL2と対応のスペア列選択線SCSLとの間に接続される。PチャネルMOSトランジスタ84.1〜84.Mの各々のゲート幅をWd(μm)、各々のしきい値電圧Vthd(V)、各々のSファクタをSd(V/dec)とする。
また、副電源線SL2の容量値C2は、PチャネルMOSトランジスタ84.1〜84.Mの数Mに比例するものとする。スタンバイ時においては、副電源線SL2の電位はVcc−ΔV2に低下するものとする。ここで、ΔV2は次式(2)で表わされる。
ΔV2=−(Sd/Ss)・Vths+Vthd−Sd・log10{Ws/(M・Wd)} …式(2)
ここで、副電源線SL1がVcc−ΔV1からVccまで回復する時間を、副電源線SL2がVcc−ΔV2からVccまで回復する時間に比べて遅延のないようにするためには、ΔV1≦ΔV2とすればよい。このためには、式(1)(2)でWs/(N・Wd)≧Wsr/(M・Wd)が成立すればよい。すなわちWsr≦(M/N)・Ws<Wsが成立する。
したがって、冗長部の電流電位供給用のPチャネルMOSトランジスタ83のゲート幅Wsrは、ノーマル部の電源電位供給用のPチャネルMOSトランジスタ81のゲート幅Wsよりも小さくするのが適当である。
[実施の形態7]
この実施の形態では、ノーマル部の一部に冗長部が組込まれているSDRAM(図11,12参照)において、電源電位供給用のMOSトランジスタのサイズについて検討する。
図27は、このSDRAMの1つのバンクの構成を示す一部省略したブロック図であって、図25と対比される図である。図27を参照して、このSDRAMが図25のSDRAMと異なる点は、列デコーダブロックDB1〜DB4がそれぞれ列デコーダブロックDB1とDB2、DB3とDB4、DB5とDB6、DB7とDB8に2分割され、冗長列デコーダRCDが2分割されて列デコーダブロックDB4とDB5に組込まれ、冗長メモリアレイブロックRMBが2分割されてメモリアレイブロックMB2とMB3に組込まれている点である。
2分割された冗長列デコーダRCDが組込まれた列デコーダブロックDB4,DB5は、それぞれノーマル+冗長列デコーダブロックDB4′DB5′を構成する。2分割冗長メモリアレイブロックRMBが組込まれたメモリアレイブロックMB2,MB3は、ノーマル+冗長メモリアレイブロックMB2′,MB3′を構成する。
したがって、このSDRAMのノーマル部(図27のDB1〜DB3,DB6〜DB8)は、図28(a)に示すように、PMOS82の数が1/2になっていることを除けば図26(a)と同じである。冗長+ノーマル部(図27のDB4′,DB5′)は、図28(b)に示すように、図26(a)(b)を組合せて2分割した構成となっている。すなわち、冗長+ノーマル部では、主電源線MLと副電源線SL3との間にPチャネルMOSトランジスタ83が接続され、副電源線SL3とN′本(ただし、N′=N/2である)の列選択線CSLとの間にそれぞれPチャネルMOSトランジスタ82.1〜82.N′が接続され、副電源線SL3とM′本(ただし、M′=M/2である)のスペア列選択線SCSLとの間にそれぞれPチャネルMOSトランジスタ84.1〜84.N′が接続されている。
副電源線SL3の容量値は、PチャネルMOSトランジスタ82.1〜82.N′,84.1〜84.M′の数N′+M′に比例するものとする。スタンバイ時においては、副電源線SL3の電位はVcc−ΔV3に低下するものとする。ここで、ΔV3は次式(3)で表わされる。
ΔV3=−(Sd/Ss)・Vths+Vthd−Sd・log10{Ws′/(M′+N′)Wd′} …式(3)
ここで、副電源線SL1がVcc−ΔV1からVccまで回復する時間が、副電源線SL3がVcc−ΔV3からVccまで回復する時間に比べて遅延のないようにするためには、ΔV1≦ΔV3とすればよい。このためには、式(1)(3)でWs′/(N′・Wd′)≧Wsr′/(N′+M′)Wd′が成立すればよい。すなわちWsr′−Ws′≦(M′/N′)・Ws′<Ws′が成立する。
したがって、冗長+ノーマル部の電源電位供給用のPチャネルMOSトランジスタ83のゲート幅Wsr′とノーマル部の電源電位供給用のPチャネルMOSトランジスタ81のゲート幅Ws′との差Wsr′−Ws′は、Ws′よりも小さくするのが適当である。
[実施の形態8]
この実施の形態では、図25および図26で示したSDRAMの電源供給用のPチャネルMOSトランジスタ81,83のゲート幅Ws,Wsrを、列選択線CSL,SCSLを駆動する能力の観点から検討する。ここで列選択線CSLを駆動する能力とは、図26(a)のたとえばPチャネルMOSトランジスタ82.1を導通させた場合に、そのPチャネルMOSトランジスタ82.1を介して列選択線CSLに電流を供給する能力をいう。この能力は、PチャネルMOSトランジスタ81のゲート幅Wsと副電源線SL1の容量値C1との積に比例するものとする。また、ノーマル部で同時に活性化される列選択線CSLの最大本数をaとし、冗長部で同時に活性化されるスペア列選択線SCSLの最大本数をbとする。
ここで、冗長部においてスペア列選択線SCSLを駆動する能力が、ノーマル部において列選択線CSLを駆動する能力に比べて劣らないようにするためには、次式(4)が成立することが必要となる。
(Ws/a)・(C1/a)≦(Wsr/b)・(C2/b) …式(4)
したがって、Wsr≧(C1/C2)・(b/a)・(b/a)・Wsを満足するWsrが必要となる。
a=1,b≧1のときWsr≧(C1/C2)・Ws>Wsとなる。すなわち、冗長部の電源電位供給用のPチャネルMOSトランジスタ83のゲート幅Wsrは、ノーマル部の電源電位供給用のPチャネルMOSトランジスタ81のゲート幅Wsよりも大きくなければならない。
なお、図29に示すように、副電源線SL2と接地電位GNDのラインとの間に容量値C3(fF)の補助キャパシタ85を設ければ、次式(5)が成り立つ。
(Ws/a)・(C1/a)=(Wsr/b)・{(C2+C3)/b}
…式(5)
a=1、b=1のときC3=C1−C2を満足するキャパシタ85を設ければ、Wsr=Wsとなる。すなわち、冗長部の副電源線SL2に適当な容量値C3の補助キャパシタ85を設ける場合は、PチャネルMOSトランジスタ83のゲート幅WsrとPチャネルMOSトランジスタ81のゲート幅Wsとを等しくする。
[実施の形態9]
この実施の形態では、図27および図28で示したSDRAMの電源供給用のPチャネルMOSトランジスタ81,83のゲート幅Ws′,Wsr′を、列選択線CSL,SCSLを駆動する能力の観点から検討する。
ノーマル部で同時に活性化される列選択線CSLの最大本数をaとし、冗長+ノーマル部で同時に活性化される列選択線CSL,SCSLの最大本数をbとする。ここで、冗長+ノーマル部において列選択線CSL,SCSLを駆動する能力が、ノーマル部において列選択線CSLを駆動する能力に比べて劣らないようにするためには、次式(6)が成立することが必要とされる。
(Ws′/a)・(C1/a)≦(Wsr′/b)・{(C1+C2)/b} …式(6)
したがって、数式Wsr′≧{C1/(C1+C2)}(b/a)(b/a)Ws′を満足するWsr′が必要となる。a=1、b=1、C2/C1=16のとき数式Wsr′−Ws′≧(47/17)・Ws′>Ws′が成り立つ。すなわち、冗長+ノーマル部の電源電位供給用のPチャネルMOSトランジスタ83のゲート幅Wsr′とノーマル部の電源電位供給用のPチャネルMOSトランジスタ81のゲート幅Ws′との差Wsr′−Ws′は、Ws′よりも大きくなければならない。
なお、図30に示すように、副電源線SL3と接地電位GNDのラインとの間に容量値C3(fF)の補助キャパシタ86を設ければ、次式(7)が成り立つ。
Wsr′={(C1/(C1+C2+C3)}・{1+(b/a)}・{1+(b/a)}・Ws′ …式(7)
a=1、b=1、C2/C1=1/16のときC3=15・C2を満足するキャパシタ86を設ければWsr′−Ws′=Ws′となる。すなわち、冗長+ノーマル部の副電源線SLに適当な容量値C3の補助キャパシタ86を設ける場合は、PチャネルMOSトランジスタ83のゲート幅Wsr′とPチャネルMOSトランジスタ81のゲート幅Ws′との差Wsr′−Ws′とPチャネルMOSトランジスタ81のゲート幅Ws′とを等しくする。
[実施の形態10]
この実施の形態では、電源電位供給用のPチャネルMOSトランジスタのしきい値電圧Vthsおよびゲート幅Wsについて検討する。
ここでは、列選択線CSLの総本数を16384本、各列選択線CSLに対応して設けられた列選択線駆動用のPチャネルMOSトランジスタのゲート幅Wdを60μm、そのしきい値電圧Vthdを−0.17V、そのSファクタSdを130mV/decとする。また、しきい値電圧Vthdは、ゲート幅10μm当り1μA流れるときのゲート電圧とする。
ゲート幅W、しきい値電圧Vth、SファクタSのPチャネルMOSトランジスタに流れるスタンバイサブリーク電流(サブスレショルド・リーク電流)Iは、次式(8)で表わされる。
I=I0・(W/W0)・10(Vth/S) …式(8)
ここで、I0はしきい値電圧を定義した際の電流(ここでは1μA)、W0はしきい値電圧を定義した際のゲート幅(ここでは10μm)である。
もし、列選択線駆動用のPチャネルMOSトランジスタのソースを主電源線MLに直接接続すると、I=1μA・(16384×60μm/10μm)・10(-0.17V/0.13V/dec)=4.8mAとなり、列デコーダで許容されるスタンバイサブリーク電流Iの上限値である300μAを完全に超えてしまう。
逆に、300μAのスタンバイサブリーク電流を流すPチャネルMOSトランジスタのゲート幅Wを式(8)から計算すると、W=60927.5μmとなる。
そこで、16384本の列選択線CSLを128本ずつ128ブロックに分割し、各ブロックに電源電位供給用のPチャネルMOSトランジスタを1つずつ設ける。電源電位供給用のPチャネルMOSトランジスタとして列選択線駆動用のPチャネルMOSトランジスタと同じしきい値電圧およびSファクタのものを用いると、電源電位供給用のPチャネルMOSトランジスタのゲート幅Wsは、Ws=60927.5μm/128=475μmとなる。
このゲート幅(475μm)は列選択線駆動用のPチャネルMOSトランジスタのゲート幅(60μm)の約8倍であるので、電源電位供給用のPチャネルMOSトランジスタのインピーダンスによって列選択線CSLの活性化が遅延されることはないと考えられる。
[実施の形態11]
この実施の形態でも、電源電位供給用のPチャネルMOSトランジスタのしきい値電圧Vthsおよびゲート幅Wsについて検討する。
ここでは、列選択線CSLの総本数を16384本、列選択線駆動用のPチャネルMOSトランジスタのゲート幅Wdを60μm、そのしきい値電圧を−0.05V、そのSファクタを130mV/decとする。
もし、列選択線駆動用のPチャネルMOSトランジスタのソースを主電源線MLに直接接続すると、I=1μA・(16384×60μm/10μm)・10(-0.06V/0.13V/dec)=98mAとなり、列デコーダで許容されるスタンバイサブリーク電流Iの上限である300μAを完全に超えてしまう。
逆に、300μAのスタンバイサブリーク電流を流すPチャネルMOSトランジスタのゲート幅Wを式(8)から計算すると、W=7273.38μmとなる。
そこで、16384本の列選択線CSLを128本ずつ128ブロックに分割し、各ブロックに電源電位供給用のPチャネルMOSトランジスタを1つずつ設ける。電源電位供給用のPチャネルMOSトランジスタとして列選択線駆動用のPチャネルMOSトランジスタと同じしきい値電圧およびSファクタのものを用いると、電源電位供給用のPチャネルMOSトランジスタのゲート幅Wsは、Ws=7273.38μm/128=56.8μmとなる。この値(56.8μm)は、列選択線駆動用のPチャネルMOSトランジスタのゲート幅(60μm)よりも小さいので、明らかに列選択線CSLの活性化が電源電位供給用のPチャネルMOSトランジスタのインピーダンスによって遅延される。
そこで、電源電位供給用のPチャネルMOSトランジスタとしてしきい値電圧Vthsが−0.15Vのものを採用して、300μAのスタンバイサブリーク電流を流すPチャネルMOSトランジスタのゲート幅Wを式(8)から計算すると、W=47253μmとなる。この場合は、電源電位供給用のPチャネルMOSトランジスタのゲート幅Wsは42753μm/128=334μmとなり、列選択線駆動用のPチャネルMOSトランジスタのゲート幅(60μm)の約5.5倍となる。したがって、電源電位供給用のPチャネルMOSトランジスタのインピーダンスによって列選択線CSLの活性化が遅延されることはないと考えられる。
一方、電源電位供給用のPチャネルMOSトランジスタとしてしきい値電圧が−0.15Vのものを採用した場合、スタンバイ時における副電源線SLの電位低下はΔVを式(1)から計算すると、ΔV=0.277Vとなる。
また、電源電位供給用のPチャネルMOSトランジスタとしてゲート幅が同じ値(334μm)でしきい値電圧が−0.5Vのものを採用した場合、スタンバイ時における副電源線SLの電位低下ΔVを式(1)から計算すると、ΔV=0.627Vとなる。
したがって、電源電位供給用のPチャネルMOSトランジスタのしきい値電圧を大きくすると、確かにスタンバイサブリーク電流は減少するが、スタンバイ時における副電源線SLの電位低下ΔVが大きくなり、ΔVの回復に時間がかかる。また、このPチャネルMOSトランジスタのしきい値電圧を大きくし、かつΔVを小さく抑えようとすると、PチャネルMOSトランジスタのゲート幅を大きくする必要が生じ、エリアペナルティが大きくなる。
したがって、電源電位供給用のPチャネルMOSトランジスタのしきい値電圧およびゲート幅は、サブリーク電流値、副電源線SLの電位低下、エリアペナルティの3つの観点から決定する必要がある。
[実施の形態12]
図31および図32は、この発明の実施の形態1によるシンクロナスダイナミックランダムアクセスメモリ(SDRAM)の構成を示すブロック図である。図31および図32を参照して、このSDRAM1000は、8つのバンク♯0〜♯7に分割されたメモリセルアレイ1100〜1107を備える。このSDRAM1000はさらに、概略、制御信号、アドレス信号などを受ける入力系1200と、入力系1200からの信号に応答して動作するセンター系1300と、センター系1300からの信号に応答して動作する中間系1400と、8つのバンク♯0〜♯7に分割されたロウ系1500〜1570と、8つのバンク♯0〜♯7に分割されたコラム系1600〜1670と、32ビットのデータ信号DQ0〜DQ31を入出力するデータ入出力系1700と、データ入出力系1700のデータ入出力を制御する入出力制御系1800とを備える。
入力系1200は、外部クロック信号CLKおよび外部クロック信号CLKと相補的な外部クロック信号/CLKに応答して内部クロック信号Int.CLKを生成するクロックバッファ1201と、外部クロック信号CLKおよび/CLKに応答して内部クロック信号/Int.CLKを生成するクロックバッファ1202と、外部クロックイネーブル信号CKEに応答して内部クロックイネーブル信号を生成するクロックイネーブルバッファ1203と、外部チップセレクト信号/CSに応答して内部チップセレクト信号を生成するCSバッファ1204と、外部ロウアドレスストローブ信号/RASに応答して内部ロウアドレスストローブ信号を生成するRASバッファ1205と、外部コラムアドレスストローブ信号/CASに応答して内部コラムアドレスストローブ信号を生成するCASバッファ1206と、外部ライトイネーブル信号/WEに応答して内部ライトイネーブル信号を生成するWEバッファ1207と、外部データマスク信号DM0〜DM3に応答して内部データマスク信号を生成するDMバッファ1208と、外部制御信号DM0〜DM3に応答して内部制御信号を生成するDMバッファ1209と、13ビットの外部アドレス信号A0〜A12に応答して内部アドレス信号を生成するアドレスバッファ1210〜1222と、3ビットの外部バンクアドレス信号BA0〜BA2に応答して内部バンクアドレス信号を生成するバンクアドレスバッファ1223〜1225とを備える。バッファ1204〜1225の各々は、外部から与えられる基準電圧Vrefに基づいてその入力信号の論理レベルを判定する。
この入力系1200はさらに、バッファ1204〜1206からの信号に応答してSDRAM1000の内部回路を制御するための種々の制御信号ROWA,COLA,PC,READ,WRITE,APC,SRを生成するモードデコーダ1226を備える。制御信号ROWAはロウ系を活性化するための信号であり、制御信号COLAはコラム系を活性化するための信号であり、制御信号PCはビット線対のプリチャージを指示するための信号であり、制御信号READはコラム系の読出動作を指示する信号であり、制御信号WRITEはコラム系の書込動作を指示する信号であり、制御信号APCはオートプリチャージを指示する信号であり、制御信号SRはセルフリフレッシュを指示するための信号である。
入力系1200はさらに、アドレスバッファ1210〜1222からの内部アドレス信号に応答して、動作モード、バースト長、シングルデータレート、ダブルデータレートなどに関する情報を保持するモードレジスタ1227と、内部アドレス信号に応答してロウ系1500〜1507に与えられるべきロウアドレス信号を保持するロウアドレスラッチ回路1228と、内部アドレス信号に応答してコラム系1600〜1607に与えられるべきコラムアドレス信号を保持するコラムアドレスラッチ回路1229と、バンクアドレスバッファ1223〜1225からの内部バンクアドレス信号に応答してロウ系1500〜1507に与えられるべきバンクアドレス信号を保持するバンクアドレスラッチ回路1230とを備える。
センター系1300は、リフレッシュアドレス信号を内部的に生成するリフレッシュアドレスカウンタ1301と、モードデコーダ1226からの制御信号SRに応答して所定時間経過後にリフレッシュアドレスカウンタ1301を活性化するセルフリフレッシュタイマ1302と、ロウアドレスラッチ回路1228からのロウアドレス信号およびリフレッシュアドレスカウンタ1301からのリフレッシュアドレス信号のうち一方を選択してロウ系1500〜1507に供給するマルチプレクサ(MUX)1303と、インタリーブシーケンシャルアドレス変更回路1304と、モードレジスタ1227からのバースト長のデータに応じて列アドレス信号を生成するバーストアドレスカウンタ1305とを備える。
中間系1400は、マルチプレクサ1300からのロウアドレス信号をプリデコードするロウプリデコーダ1401と、バーストアドレスカウンタ1305からのコラムアドレス信号をプリデコードするコラムプリデコーダ1402と、バンクアドレスラッチ回路1230からのバンクアドレス信号をデコードしてバンクデコード信号BD0〜BD7を生成するバンクデコーダ1403とを備える。 ロウ系1500〜1570は、それぞれ、ロウデコーダ1501〜1571と、ロウデコーダ1501〜1571を制御するロウ制御回路1502〜1572とを備える。ロウ制御回路1502〜1572は、バンクデコーダ1403からのバンクデコード信号BD0〜BD7に応答して8つのバンク♯0〜♯7のうち1つを選択する。選択されたバンク内において、ロウデコーダはロウプリデコーダ1401からのロウプリデコード信号に応答してメモリセルアレイ内のワード線(図示せず)を選択的に駆動する。
コラム系1600〜1670は、それぞれ、コラムデコーダ1601〜1671と、コラムデコーダ1601〜1671を制御するコラム制御回路1602〜1672と、メモリセルアレイ1100〜1107のデータ信号を入出力するI/Oポート1603〜1673とを備える。上記選択されたバンク内において、コラムデコーダはコラムプリデコーダ1402からのコラムプリデコード信号に応答してメモリセルアレイ内のコラム選択線を選択的に駆動する。
データ入出力系1700は、32ビットのデータ信号DQ0〜DQ31を入出力する入出力バッファ1710〜1741と、読出動作時にパラレルなデータ信号DQ0〜DQ31をシリアルなデータ信号に変換し、ライト時にシリアルなデータ信号をパラレルなデータ信号DQ0〜DQ31に変換し、かつダブルデータレート変換を行なうデータ変換回路1750とを備える。入出力バッファ1710〜1741もまた、外部から与えられた基準電圧Vrefに基づいて入力されたデータ信号DQ0〜DQ31の論理レベルを判定する。
入出力制御系1800は、入出力バッファ1710〜1741を制御するDLL/PLL/SMD回路1810を備える。
このSDRAM1000においては、I/Oポート1603〜1673はそれぞれローカルデータバス1900〜1907を介して共通のグローバルデータバス1910に接続される。グローバルデータバス1910はデータ変換回路1750に接続される。したがって、メモリセルアレイ1100〜1107から読出されたデータ信号はローカルデータバス1900〜1907およびグローバルデータバス1910を介してデータ変換回路1750に転送され、また、データ変換回路1750からのデータ信号はグローバルデータバス1910およびローカルデータバス1900〜1907を介してメモリセルアレイ1100〜1107に書込まれる。
このSDRAM1000においては、後に詳述する種々の制御信号PPUctr,/PPUctr,RF,/RF,FLAG,/FLAG,CPL,/CPL,PPD,/PPU,CF,/CFを生成するタイミング発生器1950が設けられる。
メモリセルアレイ1100〜1107はすべて同じ構成であるので、ここでは代表的にメモリセルアレイ1100の構成について説明する。図33に示されるように、メモリセルアレイ1100は、複数行および複数列に配置された複数のメモリセルMCと、複数行に配置された複数のワード線WLと、複数列に配置された複数のビット線対BL,/BLと、複数のビット線対BL,/BLに接続された複数のセンスアンプSAとを備える。各メモリセルMCは、対応するワード線WLの電圧に応答してオン/オフになるアクセストランジスタ2001と、アクセストランジスタ2001に接続されたキャパシタ2002とを有する。ワード線WLは図2に示されたロウデコーダ1501に接続される。
I/Oポート1603は、複数のビット線対BL,/BLとローカルデータバス1900との間にそれぞれ接続された複数のコラム選択ゲートCSを有する。コラム選択ゲートCSはコラム選択線CSLを介して図32に示されたコラムデコーダ1601に接続される。
このSDRAM1000は、図34に示されるように、メイン電源線MVCCと、メイン接地線MVSSとを備える。このメイン電源線MVCCは図31に示された電源端子1001に接続され、外部から電源電圧VCC(たとえば1.5V)を受ける。メイン接地線MVSSは図31に示された接地端子1002に接続され、外部から接地電圧VSSを受ける。
入力系1200、センター系1300、中間系1400、ロウ系1500〜1570、コラム系1600〜1670、およびデータ入出力系1700の各々は、図31および図32に示されるような内部回路群からなり、各内部回路群はアクティブ状態またはスタンバイ状態になる。
このSDRAM1000においては、入力系1200に対応してサブ電源線SVCCinおよびサブ接地線SVSSinが設けられ、センター系1300に対応してサブ電源線SVCCcおよびサブ接地線SVSScが設けられ、中間系1400に対応してサブ電源線SVCCmおよびサブ接地線SVSSmが設けられ、ロウ系1500〜1570の各々に対応してサブ電源線SVCCBi(i=0〜7)およびサブ接地線SVSSBiが設けられ、コラム系1600〜1670の各々に対応してサブ電源線SVCCCiおよびサブ接地線SVSSCiが設けられ、さらにデータ入出力系1700に対応してサブ電源線SVCCoutおよびサブ接地線SVSSoutが設けられる。なお、図34には示されていないが、図31に示されるように、入出力制御系1800に対応してサブ電源線SVCCpIIおよびサブ接地線SVSSpIIが設けられる。
また、入力系1200、センター系1300、中間系1400、ロウ系1500〜1570、コラム系1600〜1670、およびデータ入出力系1700に対応して、複数のPチャネルMOSトランジスタ3001〜3006および複数のNチャネルMOSトランジスタ3011〜3016が設けられる。トランジスタ3001はメイン電源線MVCCとサブ電源線SVCCinとの間に接続され、制御信号/PPUctrを受けるゲートを有する。トランジスタ3011はメイン接地線MVSSとサブ接地線SVSSinとの間に接続され、制御信号PPUctrを受けるゲートを有する。入力系1200がアクティブ状態にあるとき、制御信号/PPUctrはLレベルになり、かつ制御信号PPUctrはHレベルになる。したがって、入力系1200がアクティブ状態になるときトランジスタ3001および3011はオンになり、入力系1200がスタンバイ状態になるときトランジスタ3001および3011はオフになる。
トランジスタ3002はメイン電源線MVCCとサブ電源線SVCCcとの間に接続され、制御信号/RFを受けるゲートを有する。トランジスタ3012はメイン接地線MVSSとサブ接地線SVSScとの間に接続され、制御信号RFを受けるゲートを有する。センター系1300がアクティブ状態のとき、制御信号/RFはLレベルになり、かつ制御信号RFはHレベルになる。センター系1300がスタンバイ状態のとき、制御信号/RFはHレベルになり、かつ制御信号RFはLレベルになる。したがって、センター系1300がアクティブ状態になるときトランジスタ3002および3012はオンになり、センター系1300がスタンバイ状態になるときトランジスタ3002および3012はオフになる。
また、トランジスタ3003はメイン電源線MVCCとサブ電源線SVCCmとの間に接続され、制御信号/RFを受けるゲートを有する。トランジスタ3013はメイン接地線MVSSとサブ接地線SVSSinとの間に接続され、制御信号RFを受けるゲートを有する。中間系1400がアクティブ状態のとき、制御信号/RFはLレベルになり、かつ制御信号RFはHレベルになる。中間系1400がスタンバイ状態のとき、制御信号/RFはHレベルになり、かつ制御信号RFはLレベルになる。したがって、中間系1400がアクティブ状態になるときトランジスタ3003および3013はオンになり、中間系1400がスタンバイ状態になるときトランジスタ3003および3013はオフになる。
また、トランジスタ3004はメイン電源線MVCCとサブ電源線SVCCBiとの間に接続され、制御信号/FLAGを受けるゲートを有する。トランジスタ3014はメイン接地線MVSSとサブ接地線SVSSBiとの間に接続され、制御信号FLAGを受けるゲートを有する。ロウ系1500〜1570がアクティブ状態のとき、制御信号/FLAGはLレベルになり、かつ制御信号FLAGはHレベルになる。ロウ系1500〜1570がスタンバイ状態のとき、制御信号/FLAGはHレベルになり、かつ制御信号FLAGはLレベルになる。したがって、ロウ系1500〜1570がアクティブ状態になるときトランジスタ3004および3014はオンになり、ロウ系1500〜1570がスタンバイ状態になるときトランジスタ3004および3014はオフになる。
また、トランジスタ3005はメイン電源線MVCCとサブ電源線SVCCCiとの間に接続され、制御信号/CPLを受けるゲートを有する。トランジスタ3015はメイン接地線MVSSとサブ接地線SVSSCiとの間に接続され、制御信号CPLを受けるゲートを有する。コラム系1600〜1670がアクティブ状態のとき、制御信号/CPLはLレベルになり、かつ制御信号CPLはHレベルになる。コラム系1600〜1670がスタンバイ状態のとき、制御信号/CPLはHレベルになり、かつ制御信号CPLはLレベルになる。したがって、コラム系1600〜1670がアクティブ状態になるときトランジスタ3005および3015はオンになり、コラム系1600〜1670がスタンバイ状態になるときトランジスタ3005および3015はオフになる。
また、トランジスタ3006はメイン電源線MVCCとサブ電源線SVCCoutとの間に接続され、制御信号/CFを受けるゲートを有する。トランジスタ3016はメイン接地線MVSSとサブ接地線SVSSoutとの間に接続され、制御信号CFを受けるゲートを有する。データ入力系1700がアクティブ状態のとき、制御信号/CFはLレベルになり、かつ制御信号CFはHレベルになる。データ入力系1700がスタンバイ状態のとき、制御信号/CFはHレベルになり、かつ制御信号CFはLレベルになる。したがって、データ入力系1700がアクティブ状態になるときトランジスタ3006および3016はオンになり、データ入力系1700がスタンバイ状態になるときトランジスタ3006および3016はオフになる。
このSDRAM1000においてはさらに、センター系1300に対応してダイオード3022および3032が設けられ、かつPチャネルMOSトランジスタ3042およびNチャネルMOSトランジスタ3052が設けられる。また、中間系1400に対応して、ダイオード3023および3033が設けられ、PチャネルMOSトランジスタ3043およびNチャネルMOSトランジスタ3053が設けられる。また、ロウ系1500〜1570に対応して、ダイオード3024および3034が設けられ、かつPチャネルMOSトランジスタ3044およびNチャネルMOSトランジスタ3054が設けられる。また、コラム系1600〜1670に対応して、ダイオード3025および3035が設けられ、かつPチャネルMOSトランジスタ3045およびNチャネルMOSトランジスタ3055が設けられる。
ダイオード3022はメイン電源線MVCCとサブ電源線SVCCcとの間に順方向に接続され、ダイオード3032はメイン接地線MVSSとサブ接地線SVSScとの間に順方向に接続される。トランジスタ3042はダイオード3022と直列に接続され、制御信号/PPUctrを受けるゲートを有する。トランジスタ3052はダイオード3032と直列に接続され、制御信号/PPUctrを受けるゲートを有する。後述するように、センター系1300がアクティブ状態になる前に、制御信号/PPUctrはLレベルになり、かつ制御信号PPUctrはHレベルになる。したがって、センター系1300がアクティブ状態になる前にトランジスタ3042および3052はオンになる。
また、ダイオード3023はメイン電源線MVCCとサブ電源線SVCCmとの間に順方向に接続される。ダイオード3033はメイン接地線MVSSとサブ接地線SVSSmとの間に順方向に接続される。トランジスタ3043はダイオード3023と直列に接続され、制御信号/PPUctrを受けるゲートを有する。トランジスタ3053はダイオード3033と直列に接続され、制御信号/PPUctrを受けるゲートを有する。後述するように、中間系1400がアクティブ状態になる前に、制御信号/PPUctrはLレベルになり、かつ制御信号PPUctrはHレベルになる。したがって、中間系1400がアクティブ状態になる前に、トランジスタ3043および3053はオンになる。
また、ダイオード3024はメイン電源線MVCCとサブ電源線SVCCBiとの間に順方向に接続される。ダイオード3034はメイン接地線MVSSとサブ接地線SVSSBiとの間に順方向に接続される。トランジスタ3044はダイオード3024と直列に接続され、制御信号/RFを受けるゲートを有する。トランジスタ3054はダイオード3034と直列に接続され、制御信号/RFを受けるゲートを有する。後述するように、ロウ系1500〜1570がアクティブ状態になる前に、制御信号/RFはLレベルになり、かつ制御信号RFはHレベルになる。したがって、ロウ系1500〜1570がアクティブ状態になる前に、トランジスタ3044および3054はオンになる。
また、ダイオード3025はメイン電源線MVCCとサブ電源線SVCCCiとの間に順方向に接続される。ダイオード3035はメイン接地線MVSSとサブ接地線SVSSCiとの間に順方向に接続される。トランジスタ3045はダイオード3025と直列に接続され、制御信号/PPUを受けるゲートを有する。トランジスタ3055はダイオード3035と直列に接続され、制御信号/PPDを受けるゲートを有する。後述するように、コラム系1600〜1670がアクティブ状態になる前に、制御信号/PPUはLレベルになり、かつ制御信号PPDはHレベルになる。したがって、コラム系1600〜1670がアクティブ状態になる前に、トランジスタ3045および3055はオンになる。
ダイオード3022〜3025,3052〜3055の各々はPN接合により形成され、約0.7Vの接触電位差を有する。したがって、ダイオード3022およびトランジスタ3042は、センター系1300がアクティブ状態になる前にサブ電源線SVCCcを電源電圧VCC(たとえば1.5V)よりも低くかつ接地電圧VSS(たとえば0V)よりも高い所定電圧(たとえば0.8V)にプリチャージすることができる。その他のダイオード素子3023〜3025およびトランジスタ3043〜3045もこれと同様に機能する。また、ダイオード3032およびトランジスタ3052は、センター系1300がアクティブ状態になる前にサブ接地線SVSScを電源電圧VCC(たとえば1.5V)よりも低くかつ接地電圧VSS(たとえば0V)よりも高い所定電圧(たとえば0.7V)にプリチャージすることができる。その他のダイオード素子3033〜3035およびトランジスタ3053〜3055もこれと同様に機能する。
ロウ系1500〜1570に含まれるロウ制御回路1502〜1572およびロウデコーダ1501〜1571はすべて周知かつ同一の構成を有する。したがって、図35に示されるように、たとえばロウ系1500はインバータ回路1503,1504、NAND回路1505,1506、NOR回路1507,1508など、多数の論理回路の結合により構成される。インバータ回路1503は、PチャネルMOSトランジスタ1503PおよびNチャネルMOSトランジスタ1503Nを含む。ロウ系1500がアクティブ状態のとき、インバータ回路1503はHまたはLレベルの入力信号に応答してLまたはHレベルの出力信号を供給する。他方、ロウ系1500がスタンバイ状態のとき、インバータ回路1503は常にHレベルの入力信号を受ける。そのため、インバータ回路1503はHレベルの入力信号に応答してLレベルの出力信号を常に供給する。インバータ回路1503の電源端子はサブ電源線SVCCB0に接続され、接地端子はメイン接地線MVSSに接続される。上述したようにロウ系1500がアクティブ状態のときトランジスタ3004および3014はオンになるので、インバータ回路1503はHレベルの出力信号として電源電圧VCCを供給し、Lレベルの出力信号として接地電位VSSを供給することができる。他方、ロウ系1500がアクティブ状態のときトランジスタ3004および3014はオフになるが、インバータ回路1503の接地端子はメイン接地線MVSSに接続されているので、インバータ回路1503は常にLレベルの出力信号として接地電圧VSSを供給することができる。また、インバータ回路1503の電源端子はメイン電源線MVCCから切り離されたサブ電源線SVCCB0に接続されているので、トランジスタ1503P中に流れるサブスレッショルド電流が抑えられる。
また、インバータ回路1504はPチャネルMOSトランジスタ1504PおよびNチャネルMOSトランジスタ1504Nを含む。インバータ回路1504はロウ系1500がアクティブ状態のときHまたはLレベルの入力信号に応答してLまたはHレベルの出力信号を供給する。他方、インバータ回路1504はロウ系1500がスタンバイ状態のとき常にLレベルの入力信号に応答してHレベルの出力信号を供給する。インバータ回路1504の電源端子はメイン電源線MVCCに接続され、接地端子はサブ接地線SVSSB0に接続される。ロウ系1500がアクティブ状態のときトランジスタ3004および3014はオンになるので、インバータ回路1504はHレベルの出力信号として電源電圧VCCを供給し、Lレベルの出力信号として接地電圧VSSを供給することができる。他方、ロウ系1500がスタンバイ状態のときトランジスタ3004および3014はオフになるが、インバータ回路1504の電源端子はメイン電源線MVCCに接続されているので、インバータ回路1504はHレベルの出力信号として電源電圧VCCを常に供給することができる。インバータ回路1504の接地端子はメイン接地線MVSSから切り離されたサブ接地線SVSSB0に接続されているので、トランジスタ1504N中に流れるサブスレッショルド電流が抑えられる。
同様に、ロウ系1500がスタンバイ状態のときLレベルの出力信号を供給するNAND回路1505およびNOR回路1507はサブ電源線SVCCB0およびメイン接地線MVSSに接続される。また、ロウ系1500がスタンバイ状態のときHレベルの出力信号を供給するNAND回路(負論理)1506およびNOR回路(負論理)1508はメイン電源線MVCCおよびサブ接地線SVSSB0に接続される。したがって、ロウ系1500がスタンバイ状態のときこれら論理回路1505〜1508中に流れるサブスレッショルド電流が抑えられる。
その他の入力系1200、センター系1300、中間系1400、コラム系1600〜1670、およびデータ入出力系1700の内部回路群も有機的に結合された多数の論理回路を含み、そのうちスタンバイ状態でLレベルの出力信号を供給する論理回路はサブ電源線SVCCin,SVCCm,SVCCCi,SVCCoutおよびメイン接地線MVSSに接続され、スタンバイ状態でHレベルの出力信号を供給する論理回路はメイン電源線MVCCおよびサブ接地線SVSSin,SVSSc,SVSSm,SVSSci,SVSSoutに接続される。
電源電圧VCCが1.5Vのように比較的低い場合はダイオード3022〜3025,3032〜3035の代わりにダイオード接続された低しきい値のMOSトランジスタを用いることもできる。より具体的には、図36に代表的に示されるように、ダイオード接続されたNチャネルMOSトランジスタ3062がトランジスタ3042と直列に接続される。トランジスタ3062のゲートおよびドレインは互いに接続される。また、図37に代表的に示されるように、ダイオード接続されたPチャネルMOSトランジスタ3072がトランジスタ3052と直列に接続される。トランジスタ3072のゲートおよびドレインは互いに接続される。MOSトランジスタのしきい値は一般に制御可能であるが、トランジスタ3062および3072のしきい値が仮に0.1Vに設定されたとすると、電源電圧VCCが1.5Vの場合、トランジスタ3062および3042はサブ電源線SVCCcを4.0Vにプリチャージすることができる。また、トランジスタ3072および3052はサブ接地線SVSScを0.1Vにプリチャージすることができる。
なお、ここではダイオード3022〜3025はメイン電源線MVCCとトランジスタ3042〜3045との間に接続されているが、これに代えてダイオード3022〜3025はトランジスタ3042〜3045とサブ電源線SVCCc,SVCCm,SVCCBi,SVCCCiとの間にそれぞれ接続されていてもよい。同様に、ダイオード3020〜3035はサブ接地線SVSSc,SVSSm,SVSSBi,SVSSCiとの間にそれぞれ接続されていてもよい。同様に、図35に示されたトランジスタ3062はトランジスタ3042とサブ電源線SVCCcとの間に接続されていてもよく、図37に示されたトランジスタ3072はサブ接地線SVSScとトランジスタ3052との間に接続されていてもよい。
次に、上記のように構成されたSDRAM1000の動作を図38のタイミング図を参照して説明する。
クロックイネーブル信号CKEがHレベルになるとバッファ1204〜1209が動作可能にされるため、このSDRAM1000のアクセスが可能になる。これにより外部クロック信号CLKおよび/CLKに応答して内部クロック信号Int.CLKおよび/Int.CLKが生成され、まず制御信号/PPUctrがLレベルになる。このLレベルの制御信号/PPUctrに応答して図34に示されるトランジスタ3001がオンになり、かつHレベルの制御信号PPUctrに応答してトランジスタ3011がオンになる。そのため、入力系1200は最初にアクティブ状態になる。
制御信号/PPUctrおよびPPUctrは図34に示されるトランジスタ3042および3052のゲートにも与えられるので、トランジスタ3042および3052もオンになる。このとき、制御信号/RFはHレベルでありかつ制御信号RFはLレベルであるので、トランジスタ3002および3012はオフになっているが、ダイオード3022およびトランジスタ3042によりサブ電源線SVCCcが電源電圧VCCよりもダイオード3022の接触電位差だけ低い所定電圧にプリチャージ(プリプルアップ)される。また、ダイオード3032およびトランジスタ3052によりサブ接地線SVSScが接地電圧VSSよりもダイオード3032の接触電位差だけ高い所定電圧にプリチャージ(プリプルダウン)される。このとき、センター系1300は未だスタンバイ状態にあるが、サブ電源線SVCCCおよびサブ接地線SVSScは予備的にプリチャージされる。また、制御信号/PPUctrおよびPPUctrは中間系1400に対応するトランジスタ3043および3053のゲートにも与えられるので、中間系1400に対応するサブ電源線SVCCmおよびサブ接地線SVSSmもセンター系1300と同時に予備的にプリチャージされる。
続いて、センター系1300が入力系1200からの信号に応答してアクティブ状態になるので、制御信号/RFがLレベルになる。このLレベルの制御信号/RFに応答してセンター系1300に対応するトランジスタ302がオンになり、Hレベルの制御信号RFに応答してセンター系1300に対応するトランジスタ3012がオンになるので、サブ電源線SVCCcはメイン電源線MVCCに短絡され、サブ接地線SVSScはメイン接地線MVSSに短絡される。制御信号/RFおよびRFは中間系1400に対応するトランジスタ3003および3013のゲートにも与えられるので、中間系1400に対応するサブ接地線SVCCmおよびサブ接地線SVSSmもそれぞれメイン電源線MVCCおよびメイン接地線MVSSに短絡される。上述したようにセンター系1300がアクティブ状態になる前にサブ電源線SVCCcおよびサブ接地線SVSScは予備的に所定電圧にプリチャージされているため、センター系1300がアクティブ状態になったときサブ電源線SVCCcは接地電圧VCCに、サブ接地線SVSScは接地電圧VSSに速やかに到達する。したがって、センター系1300内の内部回路は直ちに動作を開始することができる。
中間系1400はセンター系1300からの信号に応答して動作するので、センター系1300に続いてアクティブ状態になるが、上述したように中間系1400に対応するサブ電源線SVCCmおよびサブ接地線SVSSmも中間系1400がアクティブ状態になる前に予備的にプリチャージされているので、中間系1409内の内部回路も直ちに動作を開始することができる。
制御信号/RFおよびRFはロウ系1500〜1570に対応するトランジスタ3044および3054のゲートにも与えられるので、センター系1300および中間系1400がアクティブ状態になっているとき、トランジスタ3044および3054はオンになる。このとき、制御信号/FLAGはHレベルにありかつ制御信号FLAGはLレベルにあるので、トランジスタ3004および3014にオフになっているが、サブ電源線SVCCBiおよびサブ接地線SVSSBiは所定電圧にプリチャージされる。
ロウ系1500〜1570は中間系1400からの信号に応答して動作するので、ロウ系1500〜1570は中間系1400に続いてアクティブ状態になる。ここでは、バンクデコード信号BD0〜BD7のうちバンクデコード信号BD0がHレベルになり、バンク♯0が選択される。これと同時に、ロウ系1500〜1570を活性化するための制御信号ROWAがHレベルになる。選択されたバンク♯0においては、イコライズ信号EQがLレベルになり、イコライズ回路(図示せず)によるビット線対BL,/BLのイコライズが終了する。続いて、ロウプリデコーダ1401からのロウプリデコード信号に応答して選択されたワード線ドライバ(図示しないが、ロウデコーダ1501に含まれる。)にワード線駆動信号RXTが与えられる。これによりそのワード線ドライバが対応するワード線WLを駆動し、そのワード線の電圧MWLが立上がる。これに応じて、そのワード線WLに接続されたメモリセルMCからビット線対BL,/BLにデータ信号が読出され、続いてセンスアンプイネーブル信号SEがHレベルになる。そのため、ビット線対BL,/BLに読出されたデータ信号がセンスアンプSAによって増幅される。
一方、ロウ系1500が活性化されると同時に、バンク♯0においては、制御信号/FLAGがLレベルになりかつ制御信号FLAGがHレベルになる。したがって、ロウ系1500に対応するトランジスタ3004および3014がオンになり、サブ電源線SVCCBiおよびサブ接地線SVSSBiがメイン電源線MVCCおよびメイン接地線MVSSにそれぞれ接続される。このようにロウ系1500がアクティブ状態になる前にサブ電源線SVCCB0およびサブ接地線SVSSB0が予備的にプリチャージされているため、トランジスタ3004および3014がオンになると直ちにサブ電源線SVCCB0の電圧は電源電圧VCCに到達し、サブ接地線SVSSB0の電圧は接地電圧VSSに到達する。そのため、ロウ系1500内のロウデコーダ1501および1502は直ちに動作を開始することができる。また、バンクデコード信号BD0および制御信号ROMAがHレベルになると、制御信号/PPUはLレベルになり、かつ制御信号PPDはHレベルになる。したがって、このバンク♯0のコラム系1600に対応するトランジスタ3045および3055がオンになり、サブ電源線SVCCC0およびサブ接地線SVSSC0が予備的にプリチャージされる。
続いて、バンクデコード信号BD0およびコラム系の活性化を示す制御信号COLAがHレベルになり、これに応じて制御信号/CFおよび/CPLがLレベルになる。したがって、これらと相補的な制御信号CFおよびCPLはHレベルになる。このLレベルの制御信号/CPLに応答してコラム系1600に対応するトランジスタ3005がオンになり、Hレベルの制御信号CPLに応答してトランジスタ3015がオンになる。その結果、サブ電源線SVCCC0およびサブ接地線SVSSC0がメイン電源線MVCCおよびメイン接地線MVSSにそれぞれ短絡される。また、これと同時に、Lレベルの制御信号/CFに応答してデータ入出力系1700に対応するトランジスタ3006がオンになり、Hレベルの制御信号CFに応答してトランジスタ3016がオンになる。その結果、データ入出力系1700に対応するサブ電源線SVCCoutおよびサブ接地線SVSSoutがメイン電源線MVCCおよびメイン接地線MVSSにそれぞれ短絡される。
このとき、コラム系1600に対応するサブ電源線SVCCC0およびサブ接地線SVSSC0はコラム系1600がアクティブ状態になる前にプリチャージされているため、トランジスタ3005および3015がオンになると直ちにサブ電源線SVCCC0の電圧は電源電圧VCCに到達し、サブ接地線SVSSC0の電圧は接地電圧VSSに到達する。したがって、コラム系1600内のコラムデコーダ1601、コラム制御回路1602、およびI/Oポート1603は直ちに動作を開始することができる。
続いて、バンクデコード信号BD3およびロウ系の活性化を示す制御信号ROWAがHレベルになると、バンク♯3が選択され、バンク♯3内の回路が上記バンク♯0と同様に動作する。より具体的には、制御信号FLAGがHレベルになると、バンク♯3のロウ系に対応するサブ電源線およびサブ接地線がメイン電源線およびメイン接地線にそれぞれ短絡される。このとき、サブ電源線およびサブ接地線は既にプリチャージされているので、ロウ系内のロウデコーダおよびロウ制御回路は直ちに動作を開始することができる。
また、これと同時に制御信号/PPUはLレベルになりかつ制御信号PPDはHレベルになるので、バンク♯3のコラム系に対応するサブ電源線およびサブ接地線は予備的にプリチャージされる。
続いて、図31に示されるモードデコーダ1226からプリチャージ動作を示す制御信号PCが出力され、かつバンクデコード信号BD0およびロウ系の活性化を示す制御信号ROWAがHレベルになると、バンク♯0において、ビット線対BL,/BLがプリチャージされ、バンク♯0の読出動作が終了する。このとき、バンク♯0において、制御信号FLAGがLレベルになるため、バンク♯0のロウ系1500に対応するトランジスタ3004および3014がオフになり、サブ電源線SVCCB0およびサブ接地線SVSSB0がメイン電源線MVCCおよびメイン接地線MVSSから切り離される。
この実施の形態12では、制御信号/PPUおよびPPDが制御信号/CPLが活性化される前の所定期間だけ活性化されるが、この所定期間内にコラム系1600〜1670に対応するサブ電源線SVCCCiおよびサブ接地線SVSSCiは十分にプリチャージされる。したがって、サブ電源線SVCCCiおよびサブ接地線SVSSCiをプリチャージするために必要以上の電力が消費されることはない。
ここでは、ロウ系1500〜1570を活性化する外部クロック信号CLKの立上がり時にコラム系1600〜1670に対応するサブ電源線SVCCCiおよびサブ接地線SVSSCiのプリチャージを開始し、外部クロック信号CLKのその次の立上がり時にプリチャージを終了している。
また、この実施の形態12では、入力系1200に対応するサブ電源線SVCCinおよびサブ接地線SVSSinは予備的にプリチャージされていない。これは、外部クロックイネーブル信号CKEに応答して入力系1200に対応するサブ電源線SVCCinおよびサブ接地線SVSSinは直ちにメイン電源線MVCCおよびメイン接地線MVSSにそれぞれ短絡されるからである。また、データ入出力系1700に対応するサブ電源線SVCCoutおよびサブ接地線SVSSoutは予備的にプリチャージされていない。データ入出力系1700は読出動作時に最後のアクティブ状態になるもので、コラム系1600〜1670の活性化時にサブ電源線SVCCoutおよびサブ接地線SVSSoutがメイン電源線MVCCおよびメイン接地線MVSSにそれぞれ短絡されていれば、データ入出力系1700がデータ信号の出力を開始する前に、サブ電源線SVCCoutの電圧は十分に電源電圧VCCに到達し、サブ接地線SVSSoutの電圧は接地電圧VSSに到達しているからである。
以上のように、この実施の形態12によれば、センター系1300、中間系1400、ロウ系1500〜1570、およびコラム系1600〜1670の各々がアクティブ状態になる前に、対応するサブ電源線およびサブ接地線のプリチャージを開始しかつ終了しているため、各系がアクティブ状態になると直ちにその内部回路は動作を開始することができる。その結果、動作遅延および誤動作が生じることがなく、しかもプリチャージに必要な消費電力の増大が抑えられる。
また、サブ電源線SVCCc,SVCCm,SVCCBi,SVCCCi,SVCCoutを電源電圧VCCよりもダイオード3022〜3025の接触電位差だけ低い電圧にプリチャージしているため、電源電圧VCCが低い場合であってもサブ電源線SVCCc,SVCCm,SVCCBi,SVCCCi,SVCCoutを電源電圧VCCよりもわずかに低い電圧までプリチャージすることができ、サブ電源線SVCCc,SVCCm,SVCCBi,SVCCCi,SVCCoutの電圧をより急速に電源電圧VCCに到達させることができる。一方、サブ接地線SVSSc,SVSSm,SVSSBi,SVSSCi,SVSSoutを接地電圧VSSよりもダイオード3032〜3035の接触電位差だけ高い電位差にプリチャージしているため、上記と同様にサブ接地線SVSSc,SVSSm,SVSSBi,SVSSCi,SVSSoutの電圧をより急速に接地電圧VSSまで到達させることができる。
上記実施の形態12では電源および接地の両側にサブ電源線およびサブ接地線を設けているが、電源側だけまたは接地側だけにサブ電源線またはサブ接地線を設けることもできる。
[実施の形態13]
上記実施の形態12ではコラム系1600〜1670がアクティブ状態になる前にサブ電源線およびサブ接地線のプリチャージを開始しかつ終了しているが、これに代えてこの実施の形態13ではコラム系1600〜1670がアクティブ状態になる前にサブ電源線およびサブ接地線のプリチャージを開始し、コラム系1600〜1670がアクティブ状態にある期間中においてもサブ電源線およびサブ接地線のプリチャージを続けている。より具体的には、図39に示されるように、制御信号/PPUは図37と同じタイミングでLレベルになるが、この制御信号/PPUは一連の読出動作が終了するビット線対のプリチャージ動作時にHレベルになる。制御信号PPDは制御信号/PPUの反転信号であり、制御信号/PPUがLレベルになるときHレベルになり、制御信号/PPUがHレベルになるときLレベルになる。
したがって、コラム系1600〜1670がアクティブ状態になる前に対応するサブ電源線SVCCCiおよびサブ接地線SVSSCiのプリチャージが開始され、コラム系1600〜1670がアクティブ状態にある期間中、つまり制御信号/CPLがHレベルにある期間中、サブ電源線SVCCCiおよびサブ接地線SVSSCiは連続的に充電される。
以上のようにこの実施の形態13によれば、コラム系1600〜1670がアクティブ状態にある期間中も続けてサブ電源線SVCCCiおよびSVSSCiが充電されるため、トランジスタ3005および3015を補ってコラム系1600〜1670に電力を供給することができる。
[実施の形態14]
この発明の実施の形態14によるSDRAMにおいては、各バンクのコラムデコーダおよびメモリセルアレイが複数のマットに分割される。図32に示されたバンク♯0のコラムデコーダ1601およびメモリセルアレイ1100は、図40に代表的に示されるように、4つのマットMT0〜MT3に分割される。マットMT0のコラムデコーダ16010はマットMT0のメモリセルアレイ11000内のコラム選択線を選択的に駆動する。マットMT1のコラムデコーダ16011はマットMT1のメモリセルアレイ11001内のコラム選択線を選択的に駆動する。マットMT2のコラムデコーダ16012はマットMT2のメモリセルアレイ11002内のコラム選択線を選択的に駆動する。マットMT3のコラムデコーダ16013はマットMT3のメモリセルアレイ11003内のコラム選択線を選択的に駆動する。図32に示されたその他のバンクもバンク♯0と同様に構成される。
上記実施の形態1ではコラム系1600〜1670に対応するサブ電源線SVCCCiおよびサブ接地線SVSSCiは各バンクごとに1本ずつ設けられているが、この実施の形態14では各バンクごとに設けられたサブ電源線およびサブ接地線が各マットごとに分割されている。
より具体的には図41および図42に示されるように、バンク♯0においては、マットMT0〜MT3に対応して、サブ電源線SVCCC00〜SVCCC03およびサブ接地線SVSSC00〜SVSSC03が設けられる。バンク♯1においては、マットMT0〜MT3に対応して、サブ電源線SVCCC10〜SVCCC13およびサブ接地線SVSSC10〜SVSSC13が設けられる。バンク♯2においては、マットMT0〜MT3に対応して、サブ電源線SVCCC20〜SVCCC23およびサブ接地線SVSSC20〜SVSSC23が設けられる。バンク♯3においては、マットMT0〜MT3に対応して、サブ電源線SVCCC30〜SVCCC33およびサブ接地線SVSSC30〜SVSSC33が設けられる。
このSDRAMにおいてはさらに、バンクデコーダ1403からのバンクデコード信号BD0〜BD3をデコードしてマットデコード信号MD00〜MD3,/MD00〜/MD03,MD10〜MD13,/MD10〜/MD13,MD20〜MD23,/MD20〜/MD23,MD30〜MD33,/MD30〜/MD33を生成するマットデコーダ1404が設けられる。
上記のようにサブ電源線およびサブ接地線がマットごとに分割されているので、バンク♯0においては、マットMT0〜MT3に対応してPチャネルMOSトランジスタ300500〜300503が設けられる。トランジスタ300500〜300503はメイン電源線MVCCとサブ電源線SVCCC00〜SVCCC03との間にそれぞれ接続され、マットデコード信号/MD00〜/MD03を受けるゲートをそれぞれ有する。また、マットMT0〜MT3に対応してNチャネルMOSトランジスタ301500〜301503が設けられる。トランジスタ301500〜301503はメイン接地線MVSSとサブ接地線SVSSC00〜SVSSC03との間にそれぞれ接続され、プリデコード信号MD00〜MD03を受けるゲートをそれぞれ有する。
バンク♯1においても同様に、PチャネルMOSトランジスタ300510〜300513がメイン電源線MVCCとサブ接地線SVCCC10〜SVCCC13との間にそれぞれ接続され、マットデコード信号/MD10〜/MD13を受けるゲートをそれぞれ有する。また、NチャネルMOSトランジスタ301510〜301513がメイン接地線MVSSとサブ接地線SVSSC10〜SVSSC13との間にそれぞれ接続され、マットデコード信号MD10〜MD13を受けるゲートをそれぞれ有する。
バンク♯2においても同様に、PチャネルMOSトランジスタ300520〜300523がメイン電源線MVCCとサブ接地線SVCCC20〜SVCCC23との間にそれぞれ接続され、マットデコード信号/MD20〜/MD23を受けるゲートを有する。また、NチャネルMOSトランジスタ301520〜301523がメイン接地線MVSSとサブ接地線SVSSC20〜SVSSC23との間にそれぞれ接続され、マットデコード信号MD20〜MD23を受けるゲートを有する。
バンク♯3においても同様に、PチャネルMOSトランジスタ300530〜300533がメイン電源線MVCCとサブ電源線SVCCC30〜SVCCC33との間にそれぞれ接続され、マットデコード信号/MD30〜/MD33を受けるゲートをそれぞれ有する。また、NチャネルMOSトランジスタ301530〜301533がメイン接地線MVSSとサブ接地線SVSSC30〜SVSSC33との間にそれぞれ接続され、マットデコード信号MD30〜MD33を受けるゲートをそれぞれ有する。
また、サブ電源線およびサブ接地線がマットごとに分割されているので、バンク♯0においては、マットMT0〜MT3に対応してダイオード302000〜302503が設けられる。ダイオード302500〜302503はメイン電源線MVCCとサブ電源線SVCCC00〜SVCCC03との間に順方向にそれぞれ接続される。PチャネルMOSトランジスタ304500〜304503もまたマットMT0〜MT3に対応して設けられ、ダイオード302500〜302503とそれぞれ直列に接続される。トランジスタ304500〜304503のゲートには、上述した制御信号/PPUが共通に与えられる。同様に、ダイオード303500〜303503はメイン接地線MVSSとサブ接地線SVSSC10〜SVSSC03との間にそれぞれ順方向に接続される。NチャネルMOSトランジスタ305500〜305503はダイオード303500〜303503とそれぞれ直列に接続される。トランジスタ305500〜305503のゲートには、上述した制御信号PPBが共通に与えられる。
その他のバンク♯1〜♯3においても同様に、ダイオード302510〜302513,303510〜303513,302520〜302523,303520〜303523,302530〜302533,303530〜303533が接続される。トランジスタ304510〜304513,305510〜305513,304520〜304523,305520〜305523,304530〜304533,305530〜305533もまた上記と同様に接続される。これらのPチャネルMOSトランジスタのゲートには制御信号/PPUが共通に与えられ、NチャネルMOSトランジスタのゲートには制御信号PPDが共通に与えられる。
なお、バンクデコーダ1403は、各バンク毎に独立した制御信号/PPUおよびPPDを生成する。したがって、アクセスされるバンクの制御信号/PPUおよびPPDが活性化され、これによりサブ電源線が充電され、サブ接地線が放電される。
上記のように構成されたSDRAMにおいては、マットデコード1404によってマットMT0〜MT3が選択され、その選択されたマットに対応するサブ電源線およびサブ接地線がメイン電源線MVCCおよびMVSSにそれぞれ接続される前に、バンクアドレスのデコード時に生成される制御信号/PPUおよびPPDに応答してマットMT0〜MT3に対応する4本のサブ電源線およびサブ接地線がメイン電源線MVCCおよびメイン接地線MVSSにそれぞれ短絡される。したがって、マットMT0〜MT3のコラムデコーダ16010〜16013の各々がアクティブ状態になる前に、対応するサブ電源線およびサブ接地線は予備的にプリチャージされ、その結果、コラムデコーダ16010〜16013の動作遅延や誤動作が生じることはない。
[実施の形態15]
この発明の実施の形態15によるSDRAMにおいてはさらに、図43および図44に示されるように、AND回路1405および1406と、RSフリップフロップ回路1407とが設けられる。これらの回路1405〜1407は各バンクごとに設けられる。バンク♯0においては、AND回路1405はロウ系の活性化を示す制御信号ROWAおよびバンクデコード信号BD0を受けて、フリップフロップ回路1407にセット信号SETを供給する。AND回路1406はプリチャージを指示する制御信号PCおよびバンクデコード信号BD0を受け、フリップフロップ回路1407にリセット信号RSETを供給する。フリップフロップ回路1407はセット信号SETに応答してセットされるとLレベルの制御信号/PPUを生成し、リセット信号RSETに応答してリセットされるとHレベルの制御信号PPDを生成する。その他のバンク♯1〜♯3においても上記回路1405〜1407は同様に構成される。
上記のように構成されたSDRAMの動作を示すタイミング図は図39と同様である。すなわち、バンクデコード信号BD0〜BD3のうち1つがHレベルになり、これにより選択されたバンクにおいては、制御信号ROWAがHレベルになると、制御信号/PPUがLレベルになりかつ制御信号PPDがHレベルになる。また、制御信号PCがHレベルになると、制御信号/PPUがHレベルになりかつ制御信号PPDがLレベルになる。
したがって、マットMT0〜MT3に対応する4本のサブ電源線および4本のサブ接地線は、ロウ系の活性時、つまりマットMT0〜MT3のコラムデコーダ(コラム系)の活性前に、同時にプリチャージされる。続いて、ビット線対のプリチャージ時に、サブ電源線およびサブ接地線の充電が終了する。したがって、サブ電源線およびサブ接地線のプリチャージはコラム系の活性化前に開始され、コラム系の活性期間中持続される。
[実施の形態16]
上記実施の形態12〜15では各マットごとにサブ電源線およびサブ接地線をプリチャージするためのダイオードおよびトランジスタが設けられているが、この実施の形態16では4本のサブ電源線をプリチャージするために1つのレベルシフト回路が設けられ、4本のサブ接地線をプリチャージするためにもう1つのレベルシフト回路が設けられている。
図45に代表的に示されるように、バンク♯0においては、3つのPチャネルMOSトランジスタ121〜123がサブ電源線SVCCC00〜SVCCC03の間にそれぞれ接続される。トランジスタ121〜123のゲートには制御信号/PPUが共通に与えられる。レベルシフト回路124は外部電源電圧Ext.VCCに基づいてそれよりも低い内部電源電圧Int.VCCをメイン電源線MVCCに供給する。レベルシフト回路125は内部電源電圧Int.VCCに基づいてそれと同じかまたはそれよりも低い所定電圧を定電流回路126を介して1本のサブ電源線SVCCC03に供給する。
一方、サブ接地線SVSSC00〜SVSSC03の間にはそれぞれNチャネルMOSトランジスタ127〜129が接続される。トランジスタ127〜129のゲートには制御信号PPDが共通に与えられる。レベルシフト回路130は外部接地電圧Ext.VSSに基づいてそれよりも高い内部接地電圧Int.VSSをメイン接地線MVSSに供給する。レベルシフト回路131は内部接地電圧Int.VSSに基づいてそれと同じかまたはそれよりも高い所定電圧を定電流回路132を介して1本のサブ接地線SVSSC03に供給する。
上記のように構成されたSDRAMにおいては、ロウ系の活性時に生成されたLレベルの制御信号/PPUに応答してトランジスタ121〜123がオンになるため、マットMT0〜MT3内のコラムデコーダ(コラム系)が活性化される前に、1つのレベルシフト回路125によってすべてのサブ電源線SVCCC00〜SVCCC03が予備的にプリチャージされる。同様に、ロウ系の活性時に生成されたHレベルの制御信号PPDに応答してトランジスタ127〜129がオンになるため、コラム系の活性化前に、すべてのサブ接地線SVSSC00〜SVSSC03が1つのレベルシフト回路131によって予備的にプリチャージされる。
また、定電流回路126および132が設けられているため、プリチャージ時に流れるピーク電流を抑えることができる。
この場合、サブ電源線SVCCC00〜SVCCC03がメイン電源線MVCCと短絡されるときトランジスタ121〜123はオフになるのが望ましく、同様に、サブ接地線SVSSC00〜SVSSC03がメイン接地線MVSSと短絡するときにトランジスタ127〜129はオフになるのが望ましい。しかしながら、これに代えて、トランジスタ121〜123,127〜129のゲートに中間電圧の制御信号/PPUおよびPPDをそれぞれ与え、トランジスタ121〜123,127〜129を高抵抗状態になるようにしてもよい。高抵抗状態における抵抗値は、あるサブ電源線およびサブ接地線がメイン電源線およびメイン接地線に短絡されるときに、他のサブ電源線の電圧に大きな影響を与えないように設定される。この場合、直流的には各サブ電源線の電圧を一定に保持できるような抵抗値に設定するのが有効である。これは、1つのサブ電源線がアクセスされたときそのサブ電源線に対応するマットでは大きなリーク電流が流れるが、このリーク電流が他のサブ電源線に対応するマットに流れるリーク電流の増大を抑えるためである。また、直流的には、各サブ電源線の電圧を一定に保持することは、各マットにアクセスするときに各サブ電源線の電圧が電源電圧まで回復するのに必要な時間を短縮することができる。
レベルシフト回路124は周知の電圧ダウンコンバータ(VDC)を用いることができるが、レベルシフト回路125もこれと同じ回路を用いることができる。より具体的には、レベルシフト回路125は、図46に示されるように、PチャネルMOSトランジスタ1251と、差動増幅器1252とを含む。PチャネルMOSトランジスタ1251はメイン電源線MVCCとサブ電源線SVCCC03との間に接続され、差動増幅器1252の出力電圧に応答して制御される。差動増幅器1252はサブ電源線SVCCC03をプリチャージするための所定電圧がフィードバックされ、その電圧が基準電圧Vrefと等しくなるようにトランジスタ1251を制御する。
差動増幅器1252は、図47に示されるように周知の構成を備え、差動増幅器1252中のNチャネルMOSトランジスタ1253のゲートに出力信号を供給するNAND回路(負論理)1254が設けられる。このNAND回路1254は制御信号/PPUおよびパワーオンリセット信号/PORを受ける。パワーオンリセット信号/PORは、電源投入直後の所定期間の間Lレベルになる信号である。したがって、このレベルシフト回路125は電源投入直後にサブ電源線SVCCC00〜SVCCC03をプリチャージするとともに、コラム系活性前のロウ系活性時にもサブ電線SVCCC00〜SVCCC03をプリチャージする。
また、レベルシフト回路125は上記に代えて、図48に示されるようにダイオード接続されたPチャネルMOSトランジスタ1255を用いてもよい。この場合、メイン電源線MVCCの電源電圧VCCよりもトランジスタ1255のしきい値電圧だけ低い電圧がサブ電源線SVCCC03に供給される。
レベルシフト回路125は上記に代えて、図49に示されるようにPチャネルMOSトランジスタ1256および所定のオフセットを有する差動増幅器1257から構成されていてもよい。差動増幅器1257のオフセット電圧は、反転入力端子(−)側のトランジスタのしきい値と非反転入力端子(+)側のトランジスタのしきい値とを異なるようにすることで発生させることができる。この場合、メイン電源線MVCCの電圧VCCとサブ電源線SVCCC03をプリチャージするための電圧との差がオフセット電圧に等しくなるように差動増幅器1257がトランジスタ1256を制御する。したがって、電源電圧VCCよりもオフセット電圧だけ低い電圧がサブ電源線SVCCC03に供給される。
図45に示された定電流回路126は、たとえば図50に示されるように、レベルシフト回路125とサブ電源線SVCCC03との間に接続されたダミー抵抗1261と、ダミー抵抗1261に直列に接続されたPチャネルMOSトランジスタ1262と、所定のオフセットを有する差動増幅器1263とを含む。ダミー抵抗1261の両側の電圧はそれぞれ差動増幅器1263の反転増幅端子(−)および非反転増幅端子(+)に与えられる。差動増幅器1263の出力端子はトランジスタ1262のゲートに接続される。したがって、この差動増幅器1263は、ダミー抵抗1261の両端の間に生じた電圧がオフセット電圧に等しくなるようにトランジスタ1262を制御する。ダミー抵抗1261の値をRdとし、オフセット電圧をVoffとすると、この定電流回路126には一定の電流Voff/Rdが流れる。
図50に示された差動増幅器1263は、たとえば図51に示されるように、周知の構成を有する。ただし、この差動増幅器1263がオフセット電圧を有するように、トランジスタ1264のしきい値はトランジスタ1265のしきい値と異なっている。また、トランジスタ1266のゲートに出力信号を供給するNAND回路(負論理)1267が設けられる。したがって、この差動増幅器1263は図17に示された差動増幅器1252と同様に電源投入時に動作するとともに、コラム系活性前のロウ系活性時に動作する。その結果、このような差動増幅器1263を含む定電流回路126は、電源投入直後およびロウ系活性時に一定電流をサブ電源線SVCCC03に供給することができる。
[実施の形態17]
上記実施の形態16ではサブ電源線SVCCC00〜SVCCC03の間にPチャネルMOSトランジスタ121〜123がそれぞれ接続され、かつサブ接地線SVSSC00〜SVSSC03の間にNチャネルMOSトランジスタ127〜129がそれぞれ接続されているが、図52に示されるように、この実施の形態6ではこれらに代えて高抵抗素子191〜196が接続されている。また、レベルシフト回路125として図48に示されるようなダイオード接続されたPチャネルMOSトランジスタ1255がメイン電源線MVCCおよびサブ電源線SVCCC03の間に接続される。また、接地側のレベルシフト回路131としてダイオード接続されたNチャネルMOSトランジスタ1315がメイン接地線MVSSおよびサブ接地線SVSSC03の間に接続される。
この実施の形態17において、高抵抗素子191〜193は中間電圧の制御信号/PPUを受けるPチャネルMOSトランジスタ121〜123に代わるものであり、高抵抗素子194〜196は中間電圧の制御信号PPDを受けるNチャネルMOSトランジスタ127〜129に代わるものである。したがって、これら高抵抗素子191〜196の抵抗値は、上述したように、あるサブ電源線およびサブ接地線がメイン電源線MVCCおよびメイン接地線MVSSと短絡するときに他のサブ電源線およびサブ接地線に影響を及ぼさないように、適宜設定される。
[実施の形態18]
図53は、この発明の実施の形態18によるCMOS型半導体集積回路装置の要部を示す回路図であって、図61と対比される図である。
図53を参照して、このCMOS型半導体集積回路装置が図61のCMOS型半導体集積回路装置と異なる点は、NORゲートG1およびNANDゲートG2が新たに設けられている点である。NORゲートG1は、信号φa,PUPを受け、その出力がPチャネルMOSトランジスタQP5のゲートに入力される。NANDゲートG2は、信号/φa,/PUPを受け、その出力がNチャネルMOSトランジスタQN5のゲートに入力される。したがって、信号φaとPUPのうちの少なくとも一方がHレベルになるとPチャネルMOSトランジスタQP5が導通し、信号/φaと/PUPのうちの少なくとも一方がLレベルになるとNチャネルMOSトランジスタQN5が導通する。
図54は、図53のCMOS型半導体集積回路装置の動作を示すタイムチャートである。電源投入前は、信号PUP,/PUPは共にLレベルとなり、サブ電源線SLおよびサブ接地線SL′は共に接地電位GNDとなっている。ある時刻t0に電源電圧Vccが投入されると、信号PUPがHレベルに立上がり信号/PUPがLレベルになる。これにより、MOSトランジスタQP5,QN5がオンし、メイン電源線MLとサブ電源線SLが結合されてサブ電源線SLが電源電位Vccにプリチャージされ、メイン接地線ML′とサブ接地線SL′が結合されてサブ接地線SL′が接地電位GNDにプリチャージされる。
なお、このとき入力信号VIはスタンバイ状態のLレベルに保持される。これにより、各インバータの出力レベルは電流供給能力が比較的大きなメイン電源線MLまたはメイン接地線ML′から供給されるので、各インバータの出力レベルが短時間で確定され、インバータの入力レベルが中間レベルになっているときに流れる貫通電流を最小限に抑えることができる。これに反して、プリチャージ期間内に入力信号VIをHレベルにすると、各インバータの出力レベルは電流供給能力が比較的小さなサブ電源線SLまたはサブ接地線SL′から供給されるので、各インバータの出力レベルの確定に長時間を要し、インバータの入力レベルが中間レベルになっているときに貫通電流が流れ続ける。
時刻t0から所定時間経過後の時刻t1において信号PUPがLレベルに立下がり信号/PUPがHレベルとなる。これにより、MOSトランジスタQP5,QN5がオフし、メイン電源線MLとサブ電源線SLが切り離されるとともに、メイン接地線ML′とサブ接地線SL′が切り離される。
この後は図61のCMOS型半導体集積回路装置と同様、スタンバイ状態ではメイン電源線MLおよびメイン接地線ML′とサブ電源線SLおよびサブ接地線SL′とが切り離されてスタンバイ電流が低減化され、アクティブ状態ではメイン電源線MLおよびメイン接地線ML′とサブ電源線SLおよびサブ接地線SL′とが接続されてインバータINV1,INV2,…に電源電位Vccが供給される。
この実施の形態では、電源投入後の一定時間にサブ電源線SLおよびサブ接地線SL′がそれぞれ電源電位Vccおよび接地電位GNDにプリチャージされる。したがって、プリチャージが行なわれなかった従来のように電源投入後の最初のアクティブ時に動作時間が長くなって誤動作が生じることがない。
なお、この発明は実施の形態1のSDRAMにも適用可能である。すなわち、図3の回路で、電源投入後、最初に信号Y20〜Y23,BH0が入力されたときは、MOSトランジスタ21〜24,45がオンしてからサブ電源線SL1〜SL4,SL10が電源電位Vccになるまである程度の時間が必要となるので、列選択線CSL,SCSLの立上げに時間がかかり誤動作が生じる恐れもある。
そこで、図55に示すように、ORゲートG10〜G14が設けられる。信号PUPは、ORゲートG10〜G14の一方入力ノードに入力される。信号BH0,Y20〜Y13は、それぞれORゲートG10〜G14の他方入力ノードに入力される。ORゲートG10〜G14の出力信号BH0′,Y20′〜Y23′は、それぞれ信号BH0,Y20〜Y23の代わりに、図3のインバータ31,25〜28に入力される。したがって、電源投入後のプリチャージ期間にサブ電源線SL1〜SL4,SL10が電源電位Vccにプリチャージされるので、上述のような誤動作が生じることがない。
[実施の形態19]
図53のCMOS型半導体集積回路装置では、動作速度の高速化を図るためインバータINV1,INV2,…の各々は比較的低いしきい値電圧LVthp,LVthnのPチャネルMOSトランジスタおよびNチャネルMOSトランジスタで構成されている。
しかし、アクティブ状態からスタンバイ状態への遷移動作を高速に行なう必要がない場合は、スタンバイ状態でオンする方のMOSトランジスタを比較的高いしきい値電圧MVthのMOSトランジスタで置換することで消費電流の一層の低減化を図ることが可能となる。
図56は、この発明の実施の形態19によるCMOS型半導体集積回路装置の要部を示す回路図であって、図53と対比される図である。
図56を参照して、このCMOS型半導体集積回路装置が図53のCMOS型半導体集積回路装置と異なるところは、インバータINV1,INV2,…がそれぞれインバータINV1′,INV2′,…で置換されている点と、入力信号VIが電源投入時に一定時間パルス的にHレベルになる点である。
スタンバイ状態でHレベルを出力する奇数段のインバータINV1′,INV3′,…は、図57に示すように、電源ノードN1と接地ノードN2の間に直列接続された比較的高いしきい値電圧MVthpのPチャネルMOSトランジスタQP1′および比較的低いしきい値電圧LVthnのNチャネルMOSトランジスタQN1を含む。
スタンバイ状態でLレベルを出力する偶数段のインバータINV2′,INV4′,…は、図58に示すように、電源ノードN1と接地ノードN2の間に直列接続された比較的低いしきい値電圧LVthpのPチャネルMOSトランジスタQP1および比較的高いしきい値電圧MVthnのNチャネルMOSトランジスタQN1′を含む。
図59は、このCMOS型半導体集積回路装置の動作を示すタイムチャートである。電源投入時に、入力信号VIが一定時間Hレベルとなる。これにより、インバータINV1′,INV2′,…に含まれる比較的高いしきい値電圧MVthp,MVthnのMOSトランジスタがすべてオフ状態となり、電源投入時のサブスレショルドリーク電流が小さくなる。したがって、図53の回路に比べ、回路内の各ノードの電位確定までに要する時間が短くなる。
この実施の形態では、インバータ1′,INV2′,…の各々に含まれるMOSトランジスタ対のうちのスタンバイ状態でオンする方のMOSトランジスタのしきい値電圧を比較的高くし、かつ、電源投入時に入力信号VIを一定時間Hレベルにするので、電源投入時およびアクティブ状態におけるサブスレショルドリーク電流を小さくすることができ、各ノードの電位確定までの時間の短縮化および消費電流の低減化を図ることができる。
なお、今回開示された実施の形態は全ての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内のすべての変更が含まれることが意図される。