JP4157285B2 - 不揮発性半導体メモリ - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、フラッシュメモリ等の不揮発性半導体メモリに関する。
【０００２】
【従来の技術】
不揮発性半導体メモリの一種としてフラッシュメモリが知られている。図１００は、上記フラッシュメモリにおけるメモリセルの断面図である。このメモリセル（メモリセルトランジスタ）は、フローティングゲートＦＧとコントロールゲートＣＧが絶縁膜を介在して積層された、いわゆるスタックドゲート構造を有するＭＯＳＦＥＴで構成されている。すなわち、この例では、ｐ型半導体基板（P-substrate）１００に、ｎ型ウェル領域（N-well）１０１が形成され、このｎ型ウェル領域１０１中にｐ型ウェル領域（P-well）１０２が形成されている。上記ｐ型ウェル領域１０２の表面領域には、上記ＭＯＳＦＥＴのドレイン領域として働くｎ＋型の不純物拡散領域１０３、ソース領域として働くｎ＋型の不純物拡散領域１０４及びｐ＋型の不純物拡散領域１０５が形成されている。上記不純物拡散領域１０３，１０４間の基板１００上には、ゲート絶縁膜１０６、フローティングゲートＦＧ、絶縁膜１０７及びコントロールゲートＣＧがそれぞれ積層されている。また、上記ｎ型ウェル領域１０１の表面領域には、ｎ＋型の不純物拡散領域１０８が設けられており、この不純物拡散領域１０８は上記不純物拡散領域１０４及び不純物拡散領域１０５に接続されている。更に、上記基板１００の主表面には、ｐ＋型の不純物拡散領域１０９が設けられており、この領域１０９は接地点に接続されている。
【０００３】
上記メモリセルトランジスタは、フローティングゲートＦＧ中に蓄積される電子の数に応じてコントロールゲートＣＧから見たしきい電圧が変化し、このしきい値電圧の変化に応じて“０”または“１”データを記憶する。
【０００４】
図１０１は、上記メモリセルトランジスタをマトリクス状に配置したメモリセルアレイの一部を抽出して示している。各メモリセルトランジスタＭＣのコントロールゲートは、ワード線ＷＬ０〜ＷＬｎに行毎に接続されている。また、各メモリセルトランジスタＭＣのドレインはビット線ＢＬ０〜ＢＬｍに列毎に接続され、ソースは接地点Ｖｓｓ（ソース線）に共通接続されている。
【０００５】
図１０２は、上記図１００に示したメモリセルトランジスタのコントロールゲート電圧（Gate voltage）とドレイン電流（Drain current of memory cell transistor）との関係を示している。ここでは、フローティングゲートＦＧに蓄積されている電子の数が比較的多数の状態（すなわち、メモリセルトランジスタのしきい電圧Ｖｔが高い状態）を“０”データ、逆に低い状態を“１”データと定義する。データの読み出し、消去及び書き込みのバイアス条件は、下表１の通りである。
【０００６】
【表１】
【０００７】
データの読み出しは、メモリセルトランジスタのドレインに電圧Ｖｄ（＝１Ｖ）、ソースに電圧Ｖｓ（＝０Ｖ）、コントロールゲートＣＧに電圧Ｖｇ（＝５Ｖ）を印加することにより行われ、セル電流Ｉｃｅｌｌが流れるか否かで記憶されているデータの“１”，“０”が判定される。
【０００８】
また、消去はソースとｐ型ウェル領域１０２を共有する複数のメモリセルに対して一括に行われる。ドレインをフローティング状態、ソース電圧Ｖｓ＝１０Ｖ、コントロールゲート電圧Ｖｇ＝−７Ｖに設定すると、Ｆ−Ｎトンネル現象によってフローティングゲートＦＧから基板に電子が流れ、消去対象のメモリセルはすべて“１”データに設定される。
【０００９】
これに対し、書き込みはビット毎に行われる。ソース電圧Ｖｓ＝０Ｖ、コントロールゲート電圧Ｖｇ＝９Ｖに設定した状態で、“０”に書き込むセルのビット線を５Ｖにバイアス（ドレイン電圧Ｖｄ＝５Ｖ）してチャネルホットエレクトロン現象で発生した高エネルギーの電子をフローティングゲートに注入させる。この際、“１”のままにしたいセルのビット線を０Ｖに設定する（ドレイン電圧Ｖｄ＝０Ｖ）と、電子の注入は起きずしきい値電圧Ｖｔの変化は生じない。
【００１０】
次に、書き込みや消去を確認するために、書き込みベリファイや消去ベリファイを行う。書き込みベリファイは、コントロールゲート電圧Ｖｇを読み出し時の電圧に比べて高い電圧Ｖｐｖに設定して“０”読みを行う。そして、書き込みと書き込みベリファイを交互に実行していき、書き込み対象のセルがすべて“０”になったら書き込み動作が終了する。消去も同様に、読み出し時の電圧に比べて低い電圧ＶｅｖをコントロールゲートＣＧに与えて“１”読みする消去ベリファイを実行してセル電流Ｉｃｅｌｌを十分確保する。このように、セルのワード線電圧は動作モードによって様々に変わる。
【００１１】
ところで、上述したようなフラッシュメモリの書き換え時間は、読み出し時間に比べて何桁も遅いため、フラッシュメモリを２つ以上のバンクに分けることによって、あるバンクが書き換え中であってもそれ以外のバンクのセルデータを読み出すことができる、いわゆるデュアルオペレーション（Dual operation）機能が導入されてきている（例えば、ＵＳＰ５８６７４３０，ＵＳＰ５８４７９９８）。また、ＭＰＵの高性能化に伴って、フラッシュメモリの読み出しの高速化が重要となってきている。そこで、ページモードやバーストモードを備えることによって、平均アクセス時間を大幅に短縮する技術が導入されてきた。
【００１２】
更に、ＩＳＳＣＣ２００１で発表された６４Ｍビットのフラッシュメモリでは、４Ｍビットのサイズのバンクを１６個備え、また４ワード（word）のページ（page）長のページアクセス機能を搭載している。このフラッシュメモリでは、バンク毎に独立動作が可能となるために、バンク毎にロウデコーダが設けられている。
【００１３】
しかしながら、上記のような構成は、デコーダ部の面積オーバーヘッドが大きいことを意味し、その結果チップコストが上昇してしまうという問題がある。
【００１４】
【発明が解決しようとする課題】
上述したように従来の不揮発性半導体メモリは、書き換え時間が読み出し時間に比べて何桁も遅く、書き換え時間を速くしようとすると、デコーダ部の面積オーバーヘッドが大きくなり、チップコストの上昇を招くという問題があった。
【００１５】
この発明は上記のような事情に鑑みてなされたもので、その目的とするところは、複数バンクとページ読み出し機能を共に備えた不揮発性半導体メモリのデコーダ部の面積オーバーヘッドを抑え、チップコストを低減できる不揮発性半導体メモリを提供することにある。
【００１７】
【課題を解決するための手段】
この発明の不揮発性半導体メモリは、第１及び第２の不揮発性メモリバンクと、これら第１及び第２の不揮発性メモリバンク間の領域に設けられ、前記第１の不揮発性メモリバンクのビット線と前記第２の不揮発性メモリバンクのビット線にそれぞれ選択的に接続される読み出し用データ線及び書き込み・ベリファイ用データ線と、前記読み出し用データ線に接続される読み出し用センスアンプと、前記書き込み・ベリファイ用データ線に接続される書き込み・ベリファイ用センスアンプと、前記書き込み・ベリファイ用データ線に接続される書き込み回路とを具備し、前記読み出し用のデータ線及び前記読み出し用のセンスアンプはページサイズと同数であり、前記書き込み・ベリファイ用データ線、前記書き込み・ベリファイ用センスアンプ及び前記書き込み回路はページサイズよりも少ない。
【００１８】
また、この発明の不揮発性半導体メモリは、第１及び第２の不揮発性メモリバンクと、これら第１及び第２の不揮発性メモリバンク間の領域に設けられ、前記第１の不揮発性メモリバンクのビット線と前記第２の不揮発性メモリバンクのビット線にそれぞれ選択的に接続される読み出し用データ線及び書き込み・ベリファイ用データ線と、前記読み出し用データ線に接続される読み出し用センスアンプと、前記書き込み・ベリファイ用データ線に接続される書き込み・ベリファイ用センスアンプと、前記書き込み・ベリファイ用データ線に接続される書き込み回路とを具備し、前記読み出し用のデータ線及び前記読み出し用のセンスアンプはページサイズと同数であり、前記書き込み・ベリファイ用データ線、前記書き込み・ベリファイ用センスアンプ及び前記書き込み回路はページサイズよりも少なく、前記第１及び第２の不揮発性メモリバンク中のメモリセルトランジスタのドレイン配線は第１層目の金属層で形成され、前記読み出し用データ線及び書き込み・ベリファイ用データ線は第２層目の金属層で形成され、前記第１の不揮発性メモリバンクのビット線と前記第２の不揮発性メモリバンクのビット線はそれぞれ、第３層目の金属配線または第１層目の金属配線で形成され、前記第１及び第２の不揮発性メモリバンク中のメモリセルトランジスタのドレイン配線にそれぞれカラムゲートを介して電気的に接続され、且つ第２層目の金属層からなる配線を介して、前記読み出し用データ線と前記書き込み・ベリファイ用データ線に選択的に接続される。
【００１９】
更に、この発明の不揮発性半導体メモリは、第１及び第２の不揮発性メモリバンクと、これら第１及び第２の不揮発性メモリバンク間の領域に設けられ、前記第１の不揮発性メモリバンクのビット線と前記第２の不揮発性メモリバンクのビット線にそれぞれ選択的に接続される読み出し用データ線及び書き込み・ベリファイ用データ線と、前記読み出し用データ線に接続される読み出し用センスアンプと、前記書き込み・ベリファイ用データ線に接続される書き込み・ベリファイ用センスアンプと、前記書き込み・ベリファイ用データ線に接続される書き込み回路とを具備し、前記読み出し用のデータ線及び前記読み出し用のセンスアンプはページサイズと同数であり、前記書き込み・ベリファイ用データ線、前記書き込み・ベリファイ用センスアンプ及び前記書き込み回路はページサイズよりも少なく、前記第１及び第２の不揮発性メモリバンク中のメモリセルトランジスタのドレイン配線は第１層目の金属層で形成され、前記読み出し用データ線及び書き込み・ベリファイ用データ線は第３層目の金属層で形成され、前記第１の不揮発性メモリバンクのビット線と前記第２の不揮発性メモリバンクのビット線はそれぞれ、第２層目の金属配線で形成され、前記第１及び第２の不揮発性メモリバンク中のメモリセルトランジスタのドレイン配線にそれぞれカラムゲートを介して電気的に接続され、且つ前記読み出し用データ線と前記書き込み・ベリファイ用データ線に選択的に接続される。
【００２０】
この発明の不揮発性半導体メモリは、第１及び第２の不揮発性メモリバンクと、これら第１及び第２の不揮発性メモリバンク間の領域に設けられ、前記第１の不揮発性メモリバンクのビット線と前記第２の不揮発性メモリバンクのビット線にそれぞれ選択的に接続される読み出し用データ線及び書き込み・ベリファイ用データ線と、前記読み出し用データ線に接続される読み出し用センスアンプと、前記書き込み・ベリファイ用データ線に接続される書き込み・ベリファイ用センスアンプと、前記書き込み・ベリファイ用データ線に接続される書き込み回路とを具備し、前記第１及び第２の不揮発性メモリバンク中のメモリセルトランジスタのドレイン配線は第１層目の金属層で形成され、前記書き込み・ベリファイ用データ線は第１層目の金属層で形成され、前記読み出し用データ線は第３層目の金属層で形成され、前記第１及び第２の不揮発性メモリバンクのビット線と前記読み出し用データ線及び前記書き込み・ベリファイ用データ線とを接続する配線は第２層目の金属層で形成され、前記書き込み・ベリファイ用データ線の下に前記読み出し用データ線を配置したことを特徴としている。
【００２２】
また、この発明の不揮発性半導体メモリは、各々が第１の不揮発性メモリ素子と、前記第１不揮発性メモリ素子に接続される第１のワード線及び第１のビット線と、前記第１ワード線に接続される第１のロウデコーダと、前記第１のビット線に接続される第１のカラムデコーダと、前記第１ロウデコーダと前記第１カラムデコーダに接続されるブロックデコーダとを有する複数の不揮発性メモリブロックがＸ方向及びＹ方向にマトリクス状配置された不揮発性メモリブロックマトリクスを備え、更に前記第１のロウデコーダに接続される第２のワード線と、前記第１のカラムデコーダに接続される第２のビット線と、前記第２ワード線に接続される第２のロウデコーダと、前記第２ビット線に接続される第２及び第３カラムデコーダとを有する第１及び第２の不揮発性メモリバンクを有し、前記第１の不揮発性メモリバンクの前記第２カラムデコーダと前記第２の不揮発性メモリバンクの前記第２カラムデコーダに共通接続される第１データ線と、前記第１の不揮発性メモリバンクの前記第３カラムデコーダと前記第２の不揮発性メモリバンクの前記第３カラムデコーダに共通接続される第２データ線と、前記第１データ線に接続される第１センスアンプと、前記第２データ線に接続される第２センスアンプとを具備し、前記第１データ線及び前記第１センスアンプはページサイズと同数であり、前記第２データ線、前記第２センスアンプはページサイズよりも少ない。
【００２４】
更に、この発明の不揮発性半導体メモリは、各々が第１の不揮発性メモリ素子と、第１の冗長不揮発性メモリ素子と、前記第１不揮発性メモリ素子に接続される第１のワード線及び第１のビット線と、前記第１冗長不揮発性メモリ素子に接続される前記第１のワード線及び第１の冗長ビット線と、前記第１ワード線に接続される第１のロウデコーダと、前記第１ビット線及び前記第１冗長ビット線に接続される第１のカラムデコーダと、前記第１ロウデコーダと前記第１カラムデコーダに接続されるブロックデコーダとを有する複数の不揮発性メモリブロックがＸ方向及びＹ方向にマトリクス状配置された不揮発性メモリブロックマトリクスを備え、更に前記第１のロウデコーダに接続される第２のワード線と、前記第１のカラムデコーダに接続される第２のビット線及び第２の冗長ビット線と、前記第２ワード線に接続される第２のロウデコーダと、前記第２ビット線と前記第２冗長ビット線に接続される第２及び第３カラムデコーダとを有する第１及び第２の不揮発性メモリバンクを有し、前記第１の不揮発性メモリバンクの前記第２カラムデコーダ及び前記第２の不揮発性メモリバンクの前記第２カラムデコーダに共通接続される第１データ線と、前記第１の不揮発性メモリバンクの前記第３カラムデコーダ及び前記第２の不揮発性メモリバンクの前記第３カラムデコーダに共通接続される第２データ線と、前記第１データ線に接続される第１センスアンプと、前記第２データ線に接続される第２センスアンプとを具備し、前記第１データ線及び前記第１センスアンプはページサイズと同数であり、前記第２データ線、前記第２センスアンプはページサイズよりも少ない。
【００２５】
上記のような構成によれば、複数バンクとページ読み出し機能を共に備えた不揮発性半導体メモリのデコーダ部の面積オーバーヘッドを抑え、チップコストを低減することができる。
【００２６】
【発明の実施の形態】
以下、この発明の実施の形態について図面を参照して説明する。
まず、この発明の各実施の形態に係る不揮発性半導体メモリの概略を説明し、その後、具体的な構成例を説明する。
【００２７】
［第１の実施の形態］
図１は、この発明の第１の実施の形態に係る不揮発性半導体メモリについて説明するためのもので、要部のみを抽出して示している。この不揮発性半導体メモリは、２バンク構成になっており、第１のバンク（Bank 1）１と第２のバンク（Bank 2）２との間に読み出し用データ線（Data-line for read）３と書き込み・ベリファイ用データ線（Data-line for verify）４が配置されている。上記第１のバンク１のビット線５と上記第２のバンクのビット線６は、それぞれ上記読み出し用データ線３と書き込み・ベリファイ用データ線４に選択的に接続される。上記読み出し用データ線３は読み出し用センスアンプ（SenseAmp for read）７に接続され、上記書き込み・ベリファイ用データ線４は書き込み・ベリファイ用センスアンプ（SenseAmp for verify）８及び書き込み回路（Program circuit）９に接続される。
【００２８】
上記のような構成によれば、第１のバンク１と第２のバンク２でデータ線３，４を共有できるので、パターン占有面積を縮小してチップコストを低減できる。
【００２９】
［第２の実施の形態］
図２は、この発明の第２の実施の形態に係る不揮発性半導体メモリについて説明するためのもので、要部のみを抽出して示している。この不揮発性半導体メモリは、ページリードを行うことを前提としたもので、基本的には第１の実施の形態と同様な回路から構成されている。第１のバンク１と第２のバンク２との間には、１２８ビット（bit）幅の読み出し用データ線３’と１６ビット幅の書き込み・ベリファイ用データ線４’が配置されている。上記第１のバンク１のビット線５と上記第２のバンク２のビット線６は、それぞれ上記読み出し用データ線３’と書き込み・ベリファイ用データ線４’に選択的に接続される。上記読み出し用データ線３’は１２８セット（set）の読み出し用センスアンプ７’に接続され、上記書き込み・ベリファイ用データ線４’は１６セットの書き込み・ベリファイ用センスアンプ８’及び１６セットの書き込み回路９’に接続される。
【００３０】
すなわち、ページリードを行う場合、読み出し用のデータ線３’と読み出し用のセンスアンプ７’がページサイズと同数になっており、書き込み・ベリファイ用データ線４’、書き込み・ベリファイ用センスアンプ８’及び書き込み回路９’はページサイズよりも少なくなっている。
【００３１】
これによって、書き込み・ベリファイ用データ線４’、書き込み・ベリファイ用センスアンプ８’及び書き込み回路９’のパターン占有面積を縮小してチップコストを低減できる。
【００３２】
［第３の実施の形態］
図３は、この発明の第３の実施の形態に係る不揮発性半導体メモリについて説明するためのもので、要部のみを抽出して示している。この不揮発性半導体メモリは、２バンク構成になっており、第１のバンク１と第２のバンク２中のメモリセルトランジスタのドレイン配線は、第１層目の金属層で形成されている。上記第１のバンク１と第２のバンク２との間には、第２層目の金属層（metal2）からなる読み出し用データ線３と書き込み・ベリファイ用データ線４が配置されている。上記第１のバンク１のビット線５と上記第２のバンクのビット線６はそれぞれ、第１層目の金属層（metal1）からなり、上記読み出し用データ線３と書き込み・ベリファイ用データ線４に選択的に接続される。上記読み出し用データ線３は読み出し用センスアンプ７に接続され、上記書き込み・ベリファイ用データ線４は書き込み・ベリファイ用センスアンプ８及び書き込み回路９に接続される。
【００３３】
図４乃至図７はそれぞれ、上記図３に示した回路における第１及び第２のバンク１，２の構成例について説明するためのもので、図４は１つのブロックの一部を抽出して示す回路図、図５は上記読み出し用データ線３または書き込み・ベリファイ用データ線４に接続される上記第１及び第２のバンク１，２中のビット線を示す図、図６は上記図４に示したブロックにおけるビット線方向（Ｙ−Ｙ’線）に沿った断面構成図、図７は上記図４に示したブロックにおけるワード線方向（Ｘ−Ｘ’線）に沿った断面構成図である。
【００３４】
図４に示すブロック（block）中には、メモリセルトランジスタＭＣがマトリクス状に配置されており、各メモリセルトランジスタＭＣのコントロールゲートは、ポリシリコンまたはタングステンシリコン（poly Si or WSi）からなるワード線ｗｌ０〜ｗｌ３に行毎に接続されている。また、各メモリセルトランジスタＭＣのドレインは第１層目の金属層（metal1）からなるローカルビット線ｌｂｌ０，Ｌｂｌ１，…に列毎に接続され、ソースはソース線（source-line）に共通接続されている。上記ローカルビット線ｌｂｌ０，ｌｂｌ１，…はそれぞれ、カラムゲート（col.gate）を介して第２層目の金属層（metal2）からなるメインビット線ｍｂｌ０に共通接続される。
【００３５】
上記メインビット線ｍｂｌ０は、図５乃至図７に示すように、ローカルビット線ｌｂｌ０，Ｌｂｌ１，…上を複数のブロック（block）上を通過して配線されている。
【００３６】
上記のような構成によれば、メインビット線ｍｂｌ０をローカルビット線ｌｂｌ０，Ｌｂｌ１，…上に配置して複数のブロック上を通過させることができるので、パターン占有面積を縮小してチップコストを低減できる。
【００３７】
なお、上記図３に示した回路において、第１及び第２のバンク１，２中のメモリセルトランジスタのドレイン配線を第１層目の金属層（metal1）、読み出し用データ線３と書き込み・ベリファイ用データ線４を第３層目の金属層（metal3）、上記第１及び第２のバンク１，２のビット線と上記読み出し用データ線３及び書き込み・ベリファイ用データ線４を第２層目の金属層（metal2）で形成することもできる。
【００３８】
図８乃至図１１はそれぞれ、上記図３に示した回路における第１及び第２のバンクの他の構成例について説明するためのもので、図８は１つのブロックの一部を抽出して示す回路図、図９は上記読み出し用データ線または書き込み・ベリファイ用データ線に接続される上記第１及び第２のバンクのビット線を示す図、図１０は上記図８に示したブロックにおけるビット線方向（Ｙ−Ｙ’線）に沿った断面構成図、図１１は上記図８に示したブロックにおけるワード線方向（Ｘ−Ｘ’線）に沿った断面構成図である。
【００３９】
図８に示すブロック中には、メモリセルトランジスタＭＣがマトリクス状に配置されており、各メモリセルトランジスタＭＣのコントロールゲートは、ポリシリコンまたはタングステンシリコンからなるワード線ｗｌ０〜ｗｌ３に行毎に接続されている。上記ワード線ｗｌ０，ｗｌ２はトランジスタＱ０，Ｑ２の電流通路を介して共通接続され、この共通接続点が第２層目の金属層からなりＸ−Ｘ’方向に隣接するブロックで共用される配線ｆ０に共通接続される。また、上記ワード線ｗｌ１，ｗｌ３はトランジスタＱ１，Ｑ３の電流通路を介して共通接続され、この共通接続点が第２層目の金属層からなりＸ−Ｘ’方向に隣接するブロックで共用される配線ｆ１に共通接続される。上記トランジスタＱ０，Ｑ１のゲートは配線ｍ０に接続され、上記トランジスタＱ２，Ｑ３のゲートは配線ｍ１に接続される。上記各メモリセルトランジスタＭＣのドレインは第１層目の金属層からなるローカルビット線ｌｂｌ０，ｌｂｌ１，…に列毎に接続され、ソースはソース線に共通接続されている。上記ローカルビット線ｌｂｌ０，Ｌｂｌ１，…はそれぞれ、カラムゲートを介して第３層目の金属層からなるメインビット線ｍｂｌ０に共通接続されている。
【００４０】
図９乃至図１１に示すように、上記配線ｆ０，ｆ１，…、ｍ０，ｍ１，…はローカルビット線ｌｂｌ０，Ｌｂｌ１，…上を複数のブロック上をＸ−Ｘ’方向に通過して配線されている。また、上記メインビット線ｍｂｌ０は、上記ローカルビット線ｌｂｌ０，Ｌｂｌ１，…及び上記配線ｆ０，ｆ１，…、ｍ０，ｍ１，…上を、Ｙ−Ｙ’方向に複数のブロック上を通過して配線されている。
【００４１】
上記のような構成によれば、メインビット線ｍｂｌ０を配線ｆ０，ｆ１，…、ｍ０，ｍ１，…とローカルビット線ｌｂｌ０，Ｌｂｌ１，…上に配置して複数のブロック上を通過させることができるので、パターン占有面積を縮小してチップコストを低減できる。
【００４２】
［第４の実施の形態］
図１２は、この発明の第４の実施の形態に係る不揮発性半導体メモリについて説明するためのもので、要部のみを抽出して示している。この不揮発性半導体メモリは、２バンク構成になっており、第１のバンク１と第２のバンク２中のメモリセルトランジスタのドレイン配線は、第１層目の金属層で形成されている。上記第１のバンク１と第２のバンク２との間には、第３層目の金属層からなる読み出し用データ線３と第１層目の金属層からなる書き込み・ベリファイ用データ線４が積層して配置（図１２では接続関係の説明のために平面的に表現している）されている。上記第１のバンク１のビット線５と上記第２のバンク２のビット線６はそれぞれ、第２層目の金属層からなり、上記読み出し用データ線３と書き込み・ベリファイ用データ線４に選択的に接続される。上記読み出し用データ線３は読み出し用センスアンプ７に接続され、上記書き込み・ベリファイ用データ線４は書き込み・ベリファイ用センスアンプ８及び書き込み回路９に接続される。
【００４３】
上記図１２に示した回路における第１及び第２のバンク１，２は、書き込み・ベリファイ用データ線４が読み出し用データ線３の下に配置されるのみで、基本的には図８乃至図１２と同様である。
【００４４】
上記のような構成であっても、メインビット線を配線とローカルビット線上に配置して複数のブロック上を通過させることができるので、パターン占有面積を縮小してチップコストを低減できる。
【００４５】
なお、上述した第１乃至第４の実施の形態では、２バンク構成を例にとって示したが、同様にして４バンク、あるいはそれ以上のバンク構成にも適用できる。
【００４６】
［具体例］
次に、上述した各実施の形態が適用される不揮発性半導体メモリの具体的な構成例について詳しく説明する。
【００４７】
図１３は、この発明の実施の形態に係る不揮発性半導体メモリの概略構成を示すブロック図である。この不揮発性半導体メモリは、メモリセルアレイ（Memory cell array）１１、ロウデコーダ（Row decoder）１２、カラムデコーダ（Column decoder）１３、ブロックデコーダ（Block decoder）１４、カラムゲート（Column gate）１５、センスアンプ（Sense amp）１６、書き込み回路（Program circuit）１７、チャージポンプ（Charge pumps）１８、電圧スイッチ（Voltage switch）１９、Ｉ／Ｏバッファ（I/O buffer）２０、コントローラ（Controller）２１、コマンドレジスタ（Command register）２２及びアドレスバッファ（Address buffer）２３などを含んで構成されている。
【００４８】
上記アドレスバッファ２３に入力されたアドレス信号ＡＤＤは、ロウデコーダ１２、カラムデコーダ１３及びブロックデコーダ１４にそれぞれ供給されるとともに、一部がコマンドレジスタ２２に供給される。また、上記Ｉ／Ｏバッファ２０に供給された書き込みデータＷＤＡは書き込み回路１７に供給され、コマンドＣＭＤはコマンドレジスタ２２に供給される。このコマンドレジスタ２２の出力はコントローラ２１に供給されてデコードされ、このコントローラ２１でセンスアンプ１６、書き込み回路１７、チャージポンプ１８及び電圧スイッチ１９などが制御される。上記チャージポンプ１８の出力電圧Ｖｄｄｈ，Ｖｄｄｒ，Ｖｂｂはそれぞれ、電圧スイッチ１９、カラムデコーダ１３及びブロックデコーダ１４に供給され、出力電圧Ｖｄｄｐは書き込み回路１７に供給される。上記電圧スイッチ１９の出力電圧ＶＳＷｉ，ＶＢＢｉはロウデコーダ１２に供給される。
【００４９】
上記書き込み回路１７に供給された書き込みデータＷＤＡは、カラムデコーダ１３によって選択されたカラムゲート１５を介して、メモリセルアレイ１１のビット線ＢＬｓに供給され、ロウデコーダ１２によって選択されたワード線ＷＬｓとの交点に接続されたメモリセルに書き込まれる。この際、書き込みが行われるブロックは、上記ブロックデコーダ１４によって指定される。
【００５０】
一方、上記ロウデコーダ１２、カラムデコーダ１３及びブロックデコーダ１４によって選択されたメモリセルから読み出されたデータＲＤＡは、カラムゲート１５を介してセンスアンプ１６に供給されてセンス及び増幅され、Ｉ／Ｏバッファ２０を介して読み出されるようになっている。
【００５１】
図１４は、上記図１３に示した不揮発性半導体メモリのより詳細な構成例を示しており、２つのリダンダンシブロックを有する２バンク構成の１６Ｍビットフラッシュメモリのレイアウトイメージを示している。電源スイッチ及びデコーダＶｏｌＤｅｃからＸ方向に８つのブロックが配置され、この電源スイッチ及びデコーダＶｏｌＤｅｃから出力される信号Ｍｉ／ＭｉＢ，Ｆｉ，Ｈｉは、セルアレイＣｅｌｌＡｒｒａｙ上を通過する２層目の金属層（Ｍ２）で配線される。一方、ローカルビット線（local bit-line）は１層目の金属層で、グローバルビット線（global bit-line）は３層目の金属層（Ｍ３）でそれぞれ配線される。上記グローバルビット線は、２段目のカラムデコーダＣｏｌＤｅｃ８からＹ方向にバンク０に対しては３ブロック、バンク１に対しては１ブロックとブートブロックの２ブロックを共通接続する。選択された１つのカラムデコーダＣｏｌＤｅｃ８に接続されているメインビット線が共通データ線に接続される。リダンダンシブロックのローカルビット線は置換え時にデータ線に接続される。
【００５２】
次に、上記図１４に示したレイアウトイメージにおける各ブロックの構成について説明する。
【００５３】
図１５（ａ）は、１層目の金属層からなるブロック（block）内のローカルビット線ＬＢＬ０〜ＬＢＬ３を、第３層目の金属層からなるメインビット線（main bit-line）ＭＢＬに選択的に接続するためのカラムゲート１ｓｔＣＯＬ１の回路構成を示している。図１５（ｂ）は、上記図１５（ａ）に示したカラムゲート１ｓｔＣＯＬ１のシンボル図である。図１５（ａ）に示すように、カラムゲート１ｓｔＣＯＬ１は、電流通路の一端がローカルビット線ＬＢＬ０〜ＬＢＬ３に接続され、電流通路の他端がメインビット線ＭＢＬに接続され、ゲートにカラムデコーダＣｏｌＤｅｃ１からのデコード信号ＢＬＫＨ０〜ＢＬＫＨ３が供給されるトランジスタＢＱ０〜ＢＱ３で構成されている。
【００５４】
図１６（ａ），（ｂ）はそれぞれ、上記図１５（ａ），（ｂ）に示したカラムゲート１ｓｔＣＯＬ１を８つ備えたカラムゲート１ｓｔＣＯＬ２のシンボル図を示している。このカラムゲート１ｓｔＣＯＬ２は、各Ｉ／Ｏに対応して設けられている。
【００５５】
図１７（ａ）〜（ｃ）はそれぞれ、カラムゲートを示しており、上記カラムゲート１ｓｔＣＯＬ２をワード幅、すなわち１６個（図１７（ａ））と、カラムリダンダンシ用カラムゲート１ｓｔＣＯＬ１を１個（図１７（ｂ））備えたカラムゲート１ｓｔＣＯＬ３（図１７（ｃ））を示している。カラムリダンダンシ用カラムゲート１ｓｔＣＯＬ１は、ローカルビット線４本（ＲＤＬＢＬ０〜ＲＤＬＢＬ３）とメインビット線１本（ＲＤＭＢＬ）を有し、カラム選択信号を本体と同じ信号Ｈ０〜Ｈ３で制御できる。図１７（ｃ）に示すカラムゲート１ｓｔＣＯＬ３は、本体ローカルビット線５１２本とカラムリダンダンシ用ビット線４本をメインビット線１２８本とカラムリダンダンシ用ビット線１本にデコードする。
【００５６】
図１８（ａ），（ｂ）は５１２ＫビットのメモリセルアレイＣｅｌｌＡｒｒａｙを示しており、図１８（ａ）は回路図、図１８（ｂ）はそのシンボル図である。図１８（ａ）に示すように、メモリセルトランジスタＭＣは、リダンダンシ用を含めると５１６×１０２４のマトリクス状に配置されており、各メモリセルトランジスタＭＣのコントロールゲートはワード線ＷＬ０〜ＷＬ１０２３に行毎に接続され、ドレインはローカルビット線ＬＢＬ０〜ＬＢＬ５１１及びリダンダンシ用ローカルビット線ＲＤＬＢＬ０〜ＲＤＬＢＬ３に列毎に接続され、ソースはソース線ＳＬに共通接続されている。
【００５７】
図１９（ａ），（ｂ）はそれぞれ、６４ＫビットのブートブロックセルアレイＢｏｏｔＣｅｌｌＡｒｒａｙを示しており、図１９（ａ）は回路図、図１９（ｂ）はそのシンボル図である。図１９（ａ）に示すように、１２８本のワード線を備え、カラムは本体と同じ構成としている。すなわち、メモリセルトランジスタＭＣは、リダンダンシ用を含めると５１６×１２８のマトリクス状に配置されており、各メモリセルトランジスタＭＣのコントロールゲートはワード線ＷＬ０〜ＷＬ１２７に行毎に接続され、ドレインはローカルビット線ＬＢＬ０〜ＬＢＬ５１１及びリダンダンシ用ローカルビット線ＲＤＬＢＬ０〜ＲＤＬＢＬ３に列毎に接続され、ソースはソース線ＳＬに共通接続されている。
【００５８】
図２０（ａ），（ｂ）はそれぞれ、ワード線毎に接続されるロウデコーダＲｏｗＤｅｃ０を示しており、図２０（ａ）は回路図、図２０（ｂ）はそのシンボル図である。図２０（ａ）に示すように、ロウデコーダＲｏｗＤｅｃ０は、Ｎチャネル型トランジスタｎ１とＰチャネル型トランジスタｐ１からなるトランスファゲートと、Ｎチャネル型トランジスタｎ２とで構成されている。上記トランスファゲートは、プリデコード信号ペアＭｉ／ＭｉＢで制御され、信号ＢＬＫＦｊをワード線ＷＬｉ，ｊに供給するか否かを制御している。また、上記トランジスタｎ２のゲートには、上記プリデコード信号ＭｉＢが供給されてオン／オフ制御され、ワード線ＷＬｉ，ｊの非選択時に、非選択ワード線電位ＶＢＢＢｉを与えるようになっている。
【００５９】
図２１（ａ），（ｂ）はそれぞれ、プリデコード信号ペアＭｉ／ＭｉＢで制御されるロウデコーダを示している。図２１（ｂ）に示すロウデコーダＲｏｗＤｅｃ１は、図２１（ａ）に示すように８個の上記ロウデコーダＲｏｗＤｅｃ０で構成され、隣接する８本のワード線は同じプリデコード信号ペアＭｉ／ＭｉＢで制御される。
【００６０】
図２２は、上記図２１（ａ），（ｂ）に示したロウデコーダＲｏｗＤｅｃ１を１２８個有するロウデコーダＲｏｗＤｅｃ２を示している。５１２ＫビットのメモリセルアレイＣｅｌｌＡｒｒａｙにおける１０２４本のワード線は、８つの信号ＢＬＫＦｉと１２８のプリデコード信号ペアＭｉ／ＭｉＢの組み合わせでデコードされる。
【００６１】
図２３（ａ），（ｂ）はそれぞれ、プリデコード信号ペアＭｉ／ＭｉＢを出力するプリデコーダＲｏｗＤｅｃ３を示している。図２３（ａ）は回路図、図２３（ｂ）はそのシンボル図である。図２３（ａ）に示すように、プリデコーダは、消去信号ＥＲＡＳＥ及びロウアドレスＲＡ＜３：９＞が供給されるアンドゲートＡＮＤ１と、電圧ＶＳＷｉ，ＶＢＢｉで動作するレベルシフタＬＳ１とから構成されている。そして、このレベルシフタＬＳ１からプリデコード信号ペアＭｉ／ＭｉＢを出力するようになっている。
【００６２】
図２４（ａ），（ｂ）は、上記図２３（ａ），（ｂ）に示したプリデコーダＲｏｗＤｅｃ３を１２８対（図２４（ａ））有するロウデコーダＲｏｗＤｅｃ４を示している。図２４（ｂ）はそのシンボル図である。１２８対のプリデコード信号ペアＭｉ／ＭｉＢは、７つのロウアドレスＲＡ＜３：９＞のデコード信号である。消去時には消去信号ＥＲＡＳＥＢがロウレベルとなり、１２８対のプリデコード信号ペアＭｉ／ＭｉＢは全て非選択状態になる。
【００６３】
図２５（ａ），（ｂ）は、選択ワード線を駆動するロウデコーダＲｏｗＤｅｃ５を示しており、図２５（ａ）は回路図、図２５（ｂ）はそのシンボル図である。図２５（ａ）に示すように、ロウデコーダＲｏｗＤｅｃ５は、消去信号ＥＲＡＳＥ及びロウアドレスＲＡ＜０：２＞が供給されるアンドゲートＡＮＤ２と、電圧ＶＳＷｉ，ＶＢＢｉで動作するレベルシフタＬＳ２とから構成されている。そして、ロウアドレスＲＡ＜０：２＞をデコードし、上記レベルシフタＬＳから信号Ｆｉを出力するようになっている。
【００６４】
図２６（ａ），（ｂ）は、８個の上記ロウデコーダＲｏｗＤｅｃ５でロウデコーダＲｏｗＤｅｃ６を構成したブロック図及びそのシンボル図である。
【００６５】
図２７（ａ），（ｂ）は、ブロックデコーダＢｌｏｃｋＤｅｃを示しており、図２７（ａ）は回路図、図２７（ｂ）はそのシンボル図である。図２７（ａ）に示すように、ブロックデコーダ１４は、アンドゲートＡＮＤ３，ＡＮＤ４、レベルシフタＬＳ３〜ＬＳ６及びインバータＩＮＶ１などから構成されている。上記アンドゲートＡＮＤ３には、ブロックアドレスＢＡ＜０：２＞が供給され、このアンドゲートＡＮＤ３の出力信号がレベルシフタＬＳ３、レベルシフタＬＳ４及びアンドゲートＡＮＤ４の一方の入力端に供給される。上記アンドゲートＡＮＤ４の他方の入力端には、消去信号ＥＲＡＳＥ（消去信号ＥＲＡＳＥＢと逆相の信号）が供給され、このアンドゲートＡＮＤ４の出力信号がレベルシフタＬＳ５及びレベルシフタＬＳ６に供給される。
【００６６】
上記レベルシフタＬＳ３は、電圧ＶＳＷｉ，ＶＢＢｉで動作し、信号ＢＳＨを出力する。上記レベルシフタＬＳ４は、電圧ＶＳＷＣｉ，ｇｎｄで動作し、信号ＢＳＨＨを出力する。上記レベルシフタＬＳ５は、電圧ＶＳＷＣｉ，ｇｎｄで動作し、ブロックｉのセルソース線ＳＬｉを駆動する。上記レベルシフタＬＳ６は、電圧ＶＳＷｉ，ＶＢＢｉで動作し、このレベルシフタＬＳ６の出力が電圧ｇｎｄ，ＶＢＢｉで動作するインバータＩＮＶ１を介して信号ＶＢＢＢｉとして出力する。
【００６７】
すなわち、このブロックデコーダＢｌｏｃｋＤｅｃは、ブロックアドレスＢＡ＜０：２＞をデコードした異なったレベルの信号ＢＳＨ，ＢＳＨＨを出力する。また、ブロックｉの消去選択時に、このブロックｉのセルソース線ＳＬｉに電圧ＶＳＷＣｉを印加する。信号ＶＢＢＢｉは非選択ワード線電位を与えるもので、消去選択時にＶＢＢｉレベルとなる。
【００６８】
図２８（ａ），（ｂ）は、ロウデコーダＲｏｗＤｅｃ７（信号ＢＬＫＦｉの生成回路）を示しており、図２８（ａ）は回路図、図２８（ｂ）はシンボル図である。このロウデコーダＲｏｗＤｅｃ７は、電圧ＶＳＷｉ，ＶＢＢｉで動作するアンドゲートＡＮＤ５で構成され、信号Ｆｉと信号ＢＳＨとのＡＮＤ論理で信号ＢＬＫＦｉを生成する。
【００６９】
図２９（ａ），（ｂ）は、上記図２８（ａ），（ｂ）に示したロウデコーダＲｏｗＤｅｃ７を８個設けて構成したロウデコーダＲｏｗＤｅｃ８であり、図２９（ａ）はブロック図、図２９（ｂ）はそのシンボル図である。
【００７０】
図３０（ａ），（ｂ）は、ブートブロック用のブロックデコーダＢｏｏｔＢｌｏｃｋＤｅｃを示しており、図３０（ａ）は回路図、図３０（ｂ）はそのシンボル図である。図３０（ａ）に示すように、ブートブロック用のブロックデコーダＢｏｏｔＢｌｏｃｋＤｅｃは、アンドゲートＡＮＤ６，ＡＮＤ７、レベルシフタＬＳ７〜ＬＳ１０及びインバータＩＮＶ２などから構成されている。上記アンドゲートＡＮＤ６には、ロウアドレスＲＡ＜７：９＞とブロックアドレスＢＡ＜０：２＞が供給され、このアンドゲートＡＮＤ６の出力信号がレベルシフタＬＳ７、レベルシフタＬＳ８及びアンドゲートＡＮＤ７の一方の入力端に供給される。上記アンドゲートＡＮＤ７の他方の入力端には、消去信号ＥＲＡＳＥが供給され、このアンドゲートＡＮＤ７の出力信号がレベルシフタＬＳ９及びレベルシフタＬＳ１０に供給される。
【００７１】
上記レベルシフタＬＳ７は、電圧ＶＳＷｉ，ＶＢＢｉで動作し、信号ＢＳＨを出力する。上記レベルシフタＬＳ８は、電圧ＶＳＷＣｉ，ｇｎｄで動作し、信号ＢＳＨＨを出力する。上記レベルシフタＬＳ９は、電圧ＶＳＷＣｉ，ｇｎｄで動作し、セルソース線ＳＬを駆動する。上記レベルシフタＬＳ１０は、電圧ＶＳＷｉ，ＶＢＢｉで動作し、このレベルシフタＬＳ１０の出力が電圧ｇｎｄ，ＶＢＢｉで動作するインバータＩＮＶ２を介して信号ＶＢＢＢｉとして出力する。
【００７２】
上記のような構成において、ロウアドレスＲＡ＜７：９＞が全てハイレベルになるとブートブロックが選択される。８個のブートブロックＢｏｏｔＢＬＫはロウアドレスＲＡ＜７：９＞によって選択される。
【００７３】
図３１（ａ），（ｂ）は、カラムデコーダＣｏｌＤｅｃ１（信号ＢＬＫＨｉの生成回路）を示しており、図３１（ａ）は回路図、図３１（ｂ）はシンボル図である。このカラムデコーダＣｏｌＤｅｃ１は、電圧ＶＳＷＣｉ，ｇｎｄで動作するアンドゲートＡＮＤ８で構成され、信号ＢＳＨＨと信号ＨｉとのＡＮＤ論理で信号ＢＬＫＨｉを生成する。
【００７４】
図３２（ａ），（ｂ）は、カラムデコーダＣｏｌＤｅｃ２を示しており、図３２（ａ）はブロック図、図３２（ｂ）はそのシンボル図である。このカラムデコーダＣｏｌＤｅｃ２は、４個のカラムデコーダＣｏｌＤｅｃ１で構成されている。ここで、信号Ｈ＜０：３＞は、カラムアドレスＣＡ＜３：４＞のデコード信号をレベル変換したものである。
【００７５】
図３３（ａ），（ｂ）は、カラムデコーダＣｏｌＤｅｃ３の構成例を示しており、図３１（ａ）は回路図、図３１（ｂ）はシンボル図である。このカラムデコーダＣｏｌＤｅｃ３は、カラムアドレスＣＡ＜３：４＞が供給されるアンドゲートＡＮＤ９と、このアンドゲートＡＮＤ９の出力信号が供給され、電圧ＶＳＷＣｉ，ｇｎｄで動作するレベルシフタＬＳ１１で構成され、信号Ｈ＜０：３＞を生成する。
【００７６】
メインビット線ＭＢＬ０，ＭＢＬ１は、図３４（ａ），（ｂ）で示すようなカラムゲート２ｎｄＣＯＬ１で選択的に読み出し専用データ線Ｒ＿ＤＬに接続される。図３４（ａ）は回路図であり、図３４（ｂ）はそのシンボル図である。図３４（ａ）に示すように、カラムゲート２ｎｄＣＯＬ１は、電流通路の一端がメインビット線ＭＢＬ０に接続され、他端が読み出し専用データ線Ｒ＿ＤＬに接続され、ゲートに読み出しカラムゲート選択信号Ｒ＿ＢＬＫＤ０が供給されるトランジスタＲＱ０と、電流通路の一端がメインビット線ＭＢＬ１に接続され、他端が読み出し専用データ線Ｒ＿ＤＬに接続され、ゲートに読み出しカラムゲート選択信号Ｒ＿ＢＬＫＤ１が供給されるトランジスタＲＱ１とから構成されている。
【００７７】
ページ長が４ワードすなわち６４ビットの場合には、図３５（ａ）〜（ｃ）に示すように、上記図３４（ａ），（ｂ）に示したカラムゲート２ｎｄＣＯＬ１を６４個設けたカラムゲート２ｎｄＣＯＬ２でデコードが行われる。ここで、図３５（ｂ）に示すように、各ビットのカラムリダンダンシメインビット線ＲＤＭＢＬは、ゲートに信号Ｒ＿ＢＬＫＤＲＤが供給されるトランジスタＲＱ３の電流通路を介してカラムリダンダンシデータ線Ｒ＿ＲＤＤＬに接続される。
【００７８】
図３６（ａ），（ｂ）は、書込みやベリファイ時にメインビット線ＭＢＬ０〜ＭＢＬ７上の信号をデコードして選択的にオート専用データ線Ａ＿ＤＬに接続するカラムゲート２ｎｄＣＯＬ３を示すもので、図３６（ａ）は回路図、図３６（ｂ）はそのシンボル図である。図３６（ａ）に示すように、カラムゲート２ｎｄＣＯＬ３は、電流通路の一端がそれぞれメインビット線ＭＢＬ０〜ＭＢＬ７に接続され、他端がオート専用データ線Ａ＿ＤＬに接続され、ゲートに信号Ａ＿ＢＬＫＤ０〜Ａ＿ＢＬＫＤ７が供給されるトランジスタＡＱ０〜ＡＱ７から構成されている。
【００７９】
図３７（ａ）〜（ｃ）は、上記図３６（ａ），（ｂ）に示したカラムゲート２ｎｄＣＯＬ３を用いて構成したカラムゲート２ｎｄＣＯＬ４である。
【００８０】
図３８（ａ）〜（ｃ）は、１２８本のメインビット線ＭＢＬ＜０：１２７＞と１本のリダンダンシ用メインビット線ＲＤＭＢＬを、６４＋１本の読み出し用データ線と１６＋１本のオート用データ線に選択的に接続するカラムゲート２ｎｄＣＯＬ５を示している。図３８（ａ），（ｂ）はブロック図であり、図３８（ｃ）はそのシンボル図である。
【００８１】
図３９（ａ），（ｂ）は信号Ｒ＿ＪＨＨを出力するデコーダＭｃｏｌＤｅｃ１を示しており、図３９（ａ）は回路図、図３９（ｂ）はそのシンボル図である。このデコーダＭｃｏｌＤｅｃ１は、図３９（ａ）に示すように、読み出し対象バンク信号Ｒ＿ＢＡＮＫｉと読み出し用ブロックアドレス信号Ｒ＿ＢＡ＜０：２＞とが供給されるアンドゲートＡＮＤ１０と、電圧ＶＳＷＣｉ，ｇｎｄで動作するレベルシフタＬＳ１２で構成されている。よって、信号Ｒ＿ＪＨＨは、読み出し対象バンク信号Ｒ＿ＢＡＮＫｉと読み出し用ブロックアドレス信号Ｒ＿ＢＡ＜０：２＞のデコード信号で与えられる。
【００８２】
図４０（ａ），（ｂ）は、読み出しカラムゲート選択信号Ｒ＿ＢＬＫＤｉを出力するデコーダＭｃｏｌＤｅｃ２を示している。図４０（ａ）は回路図、図４０（ｂ）はそのシンボル図である。このデコーダＭｃｏｌＤｅｃ２は、電圧ＶＳＷＣｉ，ｇｎｄで動作し、上記図３９（ａ），（ｂ）に示したデコーダＭｃｏｌＤｅｃ１から出力される信号Ｒ＿ＪＨＨ、及び信号Ｒ＿ＧＤｉが供給されるアンドゲートＡＮＤ１２で構成され、読み出しカラムゲート選択信号Ｒ＿ＢＬＫＤｉを出力する。
【００８３】
図４１（ａ），（ｂ）は、上記デコーダＭｃｏｌＤｅｃ２を３個有するデコーダＭｃｏｌＤｅｃ３を示しており、図４１（ａ）はブロック図、図４１（ｂ）はそのシンボル図である。
【００８４】
同様に、図４２（ａ），（ｂ）乃至図４４（ａ），（ｂ）はそれぞれ、オート用のカラムゲート信号のデコーダＭｃｏｌＤｅｃ４，ＭｃｏｌＤｅｃ５，ＭｃｏｌＤｅｃ６をそれぞれ示している。入力信号と出力信号が異なるが、基本的には上述した図３９（ａ），（ｂ）〜図４１（ａ），（ｂ）のデコーダと同じ構成になっている。すなわち、デコーダＭｃｏｌＤｅｃ４はアンドゲートＡＮＤ１３とレベルシフタＬＳ１３で構成され、デコーダＭｃｏｌＤｅｃ５はアンドゲートＡＮＤ１４で構成される。また、デコーダＭｃｏｌＤｅｃ６は、上記デコーダＭｃｏｌＤｅｃ５を９個用いて構成される。
【００８５】
図４５（ａ），（ｂ）及び図４６（ａ），（ｂ）はそれぞれ、ブートブロックを含むバンク用のカラムゲート活性化信号のデコーダＭｃｏｌＤｅｃ１Ｂｏｏｔ，ＭｃｏｌＤｅｃ４Ｂｏｏｔを示している。デコーダＭｃｏｌＤｅｃ１Ｂｏｏｔは、図４５（ａ）に示すように、信号Ｒ＿ＭＢＬＫＢＯＯＴと信号Ｒ＿ＲＡ＜７：９＞が供給されるアンドゲートＡＮＤ１４と、信号Ｒ＿ＭＢＬＫ＜３＞と信号Ｒ＿ＢＡ＜０：２＞が供給されるアンドゲートＡＮＤ１５と、これらアンドゲートＡＮＤ１４，ＡＮＤ１５の出力信号が供給されるオアゲートＯＲ１と、電圧ＶＳＷＣｉ，ｇｎｄで動作し、上記オアゲートＯＲ１の出力信号をレベルシフトするレベルシフト回路ＬＳ１４とから構成されている。そして、このレベルシフト回路ＬＳ１４から信号Ｒ＿ＪＨＨを出力するようになっている。
【００８６】
また、デコーダＭｃｏｌＤｅｃ４Ｂｏｏｔは、図４６（ａ）に示すように、信号Ａ＿ＭＢＬＫＢＯＯＴと信号Ａ＿ＲＡ＜７：９＞が供給されるアンドゲートＡＮＤ１６と、信号Ａ＿ＭＢＬＫ＜３＞と信号Ａ＿ＢＡ＜０：２＞が供給されるアンドゲートＡＮＤ１７と、これらアンドゲートＡＮＤ１６，ＡＮＤ１７の出力信号が供給されるオアゲートＯＲ２と、電圧ＶＳＷＣｉ，ｇｎｄで動作し、上記オアゲートＯＲ２の出力信号をレベルシフトするレベルシフト回路ＬＳ１５とから構成されている。そして、このレベルシフト回路ＬＳ１５から信号Ａ＿ＪＨＨを出力するようになっている。図４５（ｂ）及び図４６（ｂ）にそれぞれのデコーダＭｃｏｌＤｅｃ１Ｂｏｏｔ，ＭｃｏｌＤｅｃ４Ｂｏｏｔのシンボル図を示す。
【００８７】
図４７（ａ），（ｂ）はそれぞれ、信号Ｒ＿ＢＬＫＤ＜０：１＞，Ｒ＿ＢＬＫＤＲＤ，Ａ＿ＢＬＫＤ＜０：７＞，Ａ＿ＢＬＫＤＲＤを出力するデコーダＭｃｏｌＤｅｃ７を示しており、図４７（ａ）は構成を示すブロック図、図４７（ｂ）はそのシンボル図である。図４７（ａ）に示すように、デコーダＭｃｏｌＤｅｃ７は、デコーダＭｃｏｌＤｅｃ１とＭｃｏｌＤｅｃ３、及びデコーダＭｃｏｌＤｅｃ４とＭｃｏｌＤｅｃ６がそれぞれ接続されて構成される。
【００８８】
図４８（ａ），（ｂ）はそれぞれ、ブートブロックを含むバンク用のカラムゲート信号を出力するデコーダＭｃｏｌＤｅｃ７Ｂｏｏｔを示しており、図４８（ａ）は構成を示すブロック図、図４８（ｂ）はそのシンボル図である。図４８（ａ）に示すように、デコーダＭｃｏｌＤｅｃ７Ｂｏｏｔは、デコーダＭｃｏｌＤｅｃ１ＢｏｏｔとＭｃｏｌＤｅｃ３、及びデコーダＭｃｏｌＤｅｃ４ＢｏｏｔとＭｃｏｌＤｅｃ６がそれぞれ接続されて構成される。
【００８９】
図４９（ａ），（ｂ）及び図５０（ａ），（ｂ）はそれぞれ、ブートブロックを含まないバンク用及びブートブロックを含むバンク用の、カラムゲート信号出力とデコーダカラムゲートの接続関係を示しており、図４９（ａ），図５０（ａ）は構成を示すブロック図、図４９（ｂ），図５０（ｂ）はそれぞれのシンボル図である。図４９（ａ）に示すように、デコーダＣｏｌＤｅｃ８は、デコーダＭｃｏｌＤｅｃ７の出力端とデコーダ２ｎｄＣＯＬ５の入力端がそれぞれ接続されて構成される。また、図５０（ａ）に示すように、デコーダＣｏｌＤｅｃ８Ｂｏｏｔは、デコーダＭｃｏｌＤｅｃ７Ｂｏｏｔの出力端とデコーダ２ｎｄＣＯＬ５の入力端がそれぞれ接続されて構成される。
【００９０】
図５１（ａ），（ｂ）、図５２（ａ），（ｂ）及び図５３はそれぞれ、カラムゲート選択信号のグローバルデコーダＣｏｌＧｌｏｂａｌＤｅｃを示しており、図５１（ａ），（ｂ）及び図５２（ａ），（ｂ）は各デコード信号を生成する回路部、図５３はグローバルデコーダＣｏｌＧｌｏｂａｌＤｅｃのシンボル図である。図５１（ａ）は信号Ｒ＿ＧＤ＜０：１＞を生成する回路部、図５１（ｂ）は信号Ｒ＿ＧＤＲＤを生成する回路部、図５２（ａ）は信号Ａ＿ＧＤ＜０：７＞を生成する回路部、図５２（ｂ）は信号Ａ＿ＧＤＲＤを生成する回路部である。いずれの回路部も、アンドゲート（ＡＮＤ１８〜ＡＮＤ２１）とレベルシフタ（ＬＳ１６〜ＬＳ１９）から構成されている。
【００９１】
図５４（ａ）〜（ｃ）及び図５５（ａ）〜（ｃ）はそれぞれ、ブートブロックを含まないバンク用及びブートブロックを含むバンク用の、グローバルカラムゲート信号出力とカラムデコーダの接続関係を示している。図５４（ａ）に示すグローバルデコーダＣｏｌＧｌｏｂａｌＤｅｃの出力信号Ｒ＿ＧＤ＜０：１＞，Ｒ＿ＧＤＲＤ，Ａ＿ＧＤ＜０：７＞，Ａ＿ＧＤＲＤは、図５４（ｂ）に示すカラムデコーダＣｏｌＤｅｃ８に供給され、このカラムデコーダＣｏｌＤｅｃ８によってメインビット線及びリダンダンシ用メインビット線ＭＢＬ０＜０：１２７＞，ＲＤＭＢＬ０，…，ＭＢＬ７＜０：１２７＞，ＲＤＭＢＬ７が駆動される。図５４（ｃ）は、上記グローバルデコーダＣｏｌＧｌｏｂａｌＤｅｃとカラムデコーダＣｏｌＤｅｃ８によって形成したデコーダＣｏｌＤｅｃ９のシンボル図である。
【００９２】
また、図５５（ａ）に示すグローバルデコーダＣｏｌＧｌｏｂａｌＤｅｃの出力信号Ｒ＿ＧＤ＜０：１＞，Ｒ＿ＧＤＲＤ，Ａ＿ＧＤ＜０：７＞，Ａ＿ＧＤＲＤは、図５５（ｂ）に示すカラムデコーダＣｏｌＤｅｃ８Ｂｏｏｔに供給され、このカラムデコーダＣｏｌＤｅｃ８によってメインビット線及びリダンダンシ用メインビット線ＭＢＬ０＜０：１２７＞，ＲＤＭＢＬ０，…，ＭＢＬ７＜０：１２７＞，ＲＤＭＢＬ７が駆動される。図５５（ｃ）は、上記グローバルデコーダＣｏｌＧｌｏｂａｌＤｅｃとカラムデコーダＣｏｌＤｅｃ８Ｂｏｏｔによって形成したデコーダＣｏｌＤｅｃ９Ｂｏｏｔのシンボル図である。
【００９３】
図５６（ａ），（ｂ）は、５１２Ｋビットのブロック構成を示しており、図５６（ａ）は構成を示すブロック図、図５６（ｂ）はシンボル図である。図５６（ａ）に示すように、ブロックＢＬＫはセルアレイＣｅｌｌＡｒｒａｙ、初段カラムゲート１ｓｔＣｏｌ３、初段カラムゲート１ｓｔＣｏｌ３用のデコーダＣｏｌＤｅｃ２、ロウデコーダＲｏｗＤｅｃ８及びブロックデコーダＢｌｏｃｋＤｅｃから構成される。
【００９４】
図５７（ａ），（ｂ）は、上記５１２Ｋビットのブロック８個からなる４Ｍビットのコア４ＭｂＣＯＲＥを示しており、図５７（ａ）は構成を示すブロック図、図５７（ｂ）はシンボル図である。これら８個のブロックは、電圧ＶＳＷＣｉ，ＶＳＷｉ，ＶＢＢｉ、及び信号Ｍｉ／ＭｉＢ，Ｆｉ，Ｈｉを共有している。そして、メインビット線ＭＢＬ＜０：１２７＞，ＭＢＬＲＤは８ブロックで独立している。
【００９５】
図５８（ａ），（ｂ）は、ブートブロックＢｏｏｔＢＬＫを示しており、図５８（ａ）は構成を示すブロック図、図５８（ｂ）はシンボル図である。ブロックＢＬＫと相違する点は、ワード線数が１／８、ＲｏｗＤｅｃ２の数が１／８、プリデコード信号ペアＭｉ／ＭｉＢを転送する信号線が１／８の１６本になっていることである。
【００９６】
図５９（ａ），（ｂ）は、８個のブートブロックＢｏｏｔＢＬＫの接続関係を示している。これら８個のブートブロックＢｏｏｔＢＬＫは電圧ＶＳＷＣｉ，ＶＳＷｉ，ＶＢＢｉ、及び信号Ｍｉ／ＭｉＢ，Ｆｉ，Ｈｉを共有する。そして、メインビット線ＭＢＬ＜０：１２７＞，ＭＢＬＲＤは８ブロックで独立している。
【００９７】
図６０はアドレスバッファの構成例をｉビットに着目して示す回路図である。このアドレスバッファは、バッファ回路ＢＡＣ１，ＢＡＣ２、クロックドインバータＣＩＮＶ１，ＣＩＮＶ２及びインバータＩＮＶ３で構成されている。信号ＢＵＳＹは書込みや消去動作実行中ハイレベルになる信号であり、オートアドレスＡ＿ＢＡ，ＲＡ，ＣＡはオート実行中アドレスパッドＡｉの変化を受け付けない。Ｒ＿ＢＡ，ＣＡ，ＲＡはリード用アドレスを示す。ブロック上位アドレスＢＡ＜３：４＞は信号ＢＵＳＹまたは信号ＲＥＡＤＥでタイミング制御されたメインブロックアドレス（main block address）ＭＢＬＫ＜０：３＞にデコードされる（本実施の形態では１６Ｍビットの容量のフラッシュメモリを例に取っている）。
【００９８】
図６１は、アドレススイッチを示す回路図である。このアドレススイッチは、アンドゲートＡＮＤ２２，ＡＮＤ２３，ＡＮＤ２４、トランスファゲートＴＧ１，ＴＧ２、インバータＩＮＶ４ａ，ＩＮＶ４ｂ及びＮチャネル型ＭＯＳトランジスタＱ４などで構成され、各４Ｍビットのコア４ＭｂＣＯＲＥまたはブートコアＢｏｏｔＣＯＲＥに対して備えられている。選択ブロックがブロックリダンダンシに置換えられていない場合、信号Ａ＿ＨＩＴＢＬＫＢまたは信号Ｒ＿ＨＩＴＢＬＫＢはハイレベルとなって、選択４ＭｂＣＯＲＥまたはＢｏｏｔＣＯＲＥのアドレスＢＡ，ＲＡ，ＣＡはオート時Ａ＿ＢＡ，ＲＡ，ＣＡ、リード時Ｒ＿ＢＡ，ＲＡ，ＣＡとなる。非選択４ＭｂＣＯＲＥまたはＢｏｏｔＣＯＲＥのアドレス信号は全てロウレベルになる。
【００９９】
図６２はバンク信号発生回路の構成例を示している。本実施の形態では２バンク構成を例に取っている。ブロックアドレスの上位４Ｍビット（ＢＡ＜３＞＝ＢＡ＜４＞＝Ｈ）は第１のバンクＢＡＮＫ１に属し、それ以外の１２Ｍビットは第２のバンクＢＡＮＫ０に属する。信号ＢＡＮＫもオート用とリード用の２つがある。
【０１００】
図６３（ａ），（ｂ）乃至図６５（ａ），（ｂ）はそれぞれ、電源スイッチＶｏｌＳＷ１，ＶｏｌＳＷ２，ＶｏｌＳＷ３を示しており、図６３（ａ）、図６４（ａ）及び図６５（ａ）は回路図、図６３（ｂ）、図６４（ｂ）及び図６５（ｂ）はそのシンボル図である。電源スイッチＶｏｌＳＷ１は、図６３（ａ）に示すように、レベルシフタＬＳ２０とＰチャネル型ＭＯＳトランジスタＱ５，Ｑ６で構成される。また、電源スイッチＶｏｌＳＷ２は、図６４（ａ）に示すように、レベルシフタＬＳ２１とＰチャネル型ＭＯＳトランジスタＱ７，Ｑ８で構成される。更に、電源スイッチＶｏｌＳＷ３は、図６５（ａ）に示すように、レベルシフタＬＳ２２とＰチャネル型ＭＯＳトランジスタＱ９，Ｑ１０で構成されている。カラム用電源ＶＳＷＣはバンク毎に、ロウ用電源ＶＳＷとＶＢＢは４Ｍｂコア４ＭｂＣＯＲＥまたはブートコアＢｏｏｔＣＯＲＥ毎に切り替えられる。
【０１０１】
図６６及び図６７はそれぞれ、ブロックリダンダンシ制御信号出力回路の構成例を示している。ここでは、リダンダンシブロックが２つの場合を例に取っている。リダンダンシアドレス記憶ヒューズデータＢＡ＿ＦＵＳＥ０＜０：４＞またはＢＡ＿ＦＵＳＥ１＜０：４＞と一致した場合に信号ＨＩＴがハイレベルに立ち上がる。この信号ＨＩＴもまたオート用とリード用の２つがある。
【０１０２】
図６８は、メインブロックアドレスを生成する回路を示しており、この回路から出力されるメインブロックアドレス信号ＭＢＬＫは４Ｍビットコア４ＭｂＣＯＲＥまたはブートコアＢｏｏｔＣＯＲＥを選択する信号となる。
【０１０３】
図６９（ａ），（ｂ）は、４Ｍビットコア４ＭｂＣＯＲＥ毎に備えられる電源スイッチ及びデコーダＶｏｌＤｅｃの構成例を示している。電源スイッチ及びデコーダＶｏｌＤｅｃは、図６９（ａ）に示すように、電源スイッチＶｏｌＳＷ２、電源スイッチＶｏｌＳＷ３、ロウデコーダＲｏｗＤｅｃ４、ロウデコーダＲｏｗＤｅｃ６、及びカラムデコーダＣｏｌＤｅｃ３から構成される。
【０１０４】
図７０（ａ），（ｂ）は、４Ｍビットコア４ＭｂＣＯＲＥと上記電源スイッチ及びデコーダＶｏｌＤｅｃからなる４Ｍビットの電源スイッチ及びデコーダ４ＭｂＣｏｒｅＶｏｌＤｅｃを示しており、図７０（ａ）は構成を示すブロック図、図７０（ｂ）はそのシンボル図である。この電源スイッチ及びデコーダ４ＭｂＣｏｒｅＶｏｌＤｅｃは、ブロックリダンダンシ選択時に、本体側アドレスは非選択、本体電源スイッチは選択状態にしてリダンダンシ選択の有無によらず電源の寄生容量の変動を抑えるようにしたものである。
【０１０５】
デコーダへの入力アドレスは、図６１に示したようにブロックリダンダンシを使っている場合（ＨＩＴＢＬＫ＝Ｈ）に全て非選択状態にされ、メモリセルには電圧は印加されない。一方、図６４及び図６５に示した電源スイッチＶｏｌＳＷ２，ＶｏｌＳＷ３は、リダンダンシ置き換えの有無によらず選択状態にされている。これは電源ＶＳＷ，ＶＢＢの寄生容量をできるだけ一定にするためになされる。すなわち、電源スイッチもリダンダンシ情報に基づいて非選択状態とした場合、リダンダンシブロックが選ばれた場合の寄生容量はブロック１つ分であるのに対して、リダンダンシが選ばれなかった場合の寄生容量はブロック８つ分であり、両者の差は比較的大きい。書き換え電圧は昇圧回路によって発生されるが、その立ち上がり時間は寄生容量に強く依存する。寄生容量がリダンダンシ選択非選択で大きく変わると立ち上がり時間も大きく変わり、その結果実効的な書き換え時間が異なってしまう。これはリダンダンシブロックか否かによって書き換え条件が変わることを意味し問題となる。
【０１０６】
一方、電源スイッチをリダンダンシ情報によらず選択状態とした場合、リダンダンシブロックが選ばれた場合の寄生容量はブロック９つ分であるのに対して、リダンダンシが選ばれなかった場合の寄生容量はブロック８つ分であり、両者の差は比較的小さい。この結果、リダンダンシブロックか否かによって書き換え条件の変化は小さく、特性上問題にはならない。
【０１０７】
従って、このような構成によれば、寄生容量の変動少ないためリダンダンシブロックのセルと本体セルの書き換え条件をほぼ同じになる。
【０１０８】
図７１（ａ），（ｂ）は、ブートコア用の電源スイッチ及びデコーダＶｏｌＤｅｃＢｏｏｔを示しており、図７１（ａ）は構成を示すブロック図、図７１（ｂ）はシンボル図である。図７１（ａ）に示すように、ブートコア用の電源スイッチ及びデコーダＶｏｌＤｅｃＢｏｏｔは、電源スイッチＶｏｌＳＷ２、電源スイッチＶｏｌＳＷ３、ブートブロック用のロウデコーダＲｏｗＤｅｃ４Ｂｏｏｔ、ロウデコーダＲｏｗＤｅｃ６、及びカラムデコーダＣｏｌＤｅｃ３から構成される。
【０１０９】
図７２（ａ），（ｂ）は、上記ブートコアＢｏｏｔＣＯＲＥと上記ブートコア用の電源スイッチ及びデコーダＶｏｌＤｅｃＢｏｏｔからなるブートコア用の電源スイッチ及びデコーダＢｏｏｔＣｏｒｅＶｏｌＤｅｃを示しており、図７２（ａ）は構成を示すブロック図、図７２（ｂ）はそのシンボル図である。ブートコア用の電源スイッチ及びデコーダＢｏｏｔＣｏｒｅＶｏｌＤｅｃは、図７２（ａ）に示すように、ブートコア用の電源スイッチ及びデコーダＶｏｌＤｅｃＢｏｏｔの出力信号がブートコアＢｏｏｔＣＯＲＥに供給されるようになっている。
【０１１０】
図７３は、バンクＢＡＮＫ０のデコーダ構成を示している。このバンクＢＡＮＫ０は、電源スイッチＶｏｌＳＷ１、４Ｍビットの電源スイッチ及びデコーダ４ＭｂＣｏｒｅＶｏｌＤｅｃ、及びデコーダＣｏｌＤｅｃ９で構成される。
【０１１１】
図７４は、上記図７３に示したバンクＢＡＮＫ０のデコーダのシンボル図である。この図７４ではバンクＢＡＮＫ０のコア構成を示している。この例では、１つの４Ｍビット部とブート部はメインビット線を共有している。
【０１１２】
図７５（ａ），（ｂ）は、上記バンクＢＡＮＫ１の電源スイッチ及びデコーダＢａｎｋ１ＣｏｒｅＶｏｌＤｅｃを示しており、図７５（ａ）は構成を示すブロック図、図７５（ｂ）はそのシンボル図である。バンクＢＡＮＫ１の電源スイッチ及びデコーダＢａｎｋ１ＣｏｒｅＶｏｌＤｅｃは、図７５（ａ）に示すように、４Ｍビットの電源スイッチ及びデコーダ４ＭｂＣｏｒｅＶｏｌＤｅｃとブートコア用の電源スイッチ及びデコーダＢｏｏｔＣｏｒｅＶｏｌＤｅｃで構成される。
【０１１３】
図７６は、バンクＢＡＮＫ１のデコーダ構成を示している。このバンクＢＡＮＫ１は、電源スイッチＶｏｌＳＷ１、電源スイッチ及びデコーダＢａｎｋ１ＣｏｒｅＶｏｌＤｅｃ、及びブート用のデコーダＣｏｌＤｅｃ９Ｂｏｏｔで構成される。
【０１１４】
図７７は、上記図７６に示したバンクＢＡＮＫ１のデコーダのシンボル図である。この図７７ではバンクＢＡＮＫ１のコア構成を示している。
【０１１５】
図７８（ａ）〜（ｃ）は、ブロックリダンダンシのカラムデコーダ部を示している。このカラムデコーダ部には、図７８（ａ）に示すグローバルデコーダＣｏｌＧｌｏｂａｌＤｅｃ、図７８（ｂ）に示すデコーダＣｏｌＤｅｃ８、及び図７８（ｃ）に示すブロックリダンダンシ用のデコーダＣｏｌＤｅｃ９ＢＬＫＲＤが含まれている。
【０１１６】
本体側には８つのブロックに対してグローバルデコーダＣｏｌＧｌｏｂａｌＤｅｃが備えられている。これに対し、リダンダンシブロックは任意のブロックとの置換えが可能になるように、５１２Ｋビットのブロックに対して設けられている。
【０１１７】
図７９（ａ），（ｂ）は、リダンダンシブロックの電源スイッチ及びデコーダＶｏｌＤｅｃとブロックＢＬＫとの接続関係を示しており、図７９（ａ）は構成を示すブロック図、図７９（ｂ）はこの接続回路ＢＬＫＲＤＶｏｌＤｅｃのシンボル図である。
【０１１８】
図８０は、リダンダンシブロックのデコーダの構成を示している。このデコーダは、図６３（ａ），（ｂ）に示した電源スイッチＶｏｌＳＷ１、図７９（ａ），（ｂ）に示したリダンダンシブロックの電源スイッチ及びデコーダＶｏｌＤｅｃとブロックＢＬＫとの接続回路ＢＬＫＲＤＶｏｌＤｅｃ、及びブロックリダンダンシ用のデコーダＣｏｌＤｅｃ９ＢＬＫＲＤから構成されている。
【０１１９】
このように、リダンダンシブロックでは、電源スイッチやロウデコーダ及びカラムデコーダは専用化されている。
【０１２０】
図８１は、図８０に示したリダンダンシブロックのデコーダＲＤＢＬＫのシンボル図を示している。
【０１２１】
図８２（ａ）〜（ｄ）は、２つのリダンダンシブロックを備えた４Ｍビット＋１２Ｍビットの２バンク構成の１６Ｍビットのフラッシュメモリコアの構成を表わすブロック図である。リード用６４＋１本とオート用１６＋１本のデータ線は２つのリダンダンシブロックと２つのバンクで共通接続されている。
【０１２２】
図８３は、上記図８２（ａ）〜（ｄ）に示した１６Ｍビットのフラッシュメモリコア１６ＭｂＣＯＲＥのシンボル図である。
【０１２３】
図８４は、カラムリダンダンシ回路の構成例を示す回路図である。ここでは、２つの置換が可能な回路を示している。オート用は全ブロックアドレスと全カラムアドレスの記憶データとの比較を行い、全てのアドレスが一致した場合に信号ＨＩＴを出力し、リード用は全ブロックアドレスとページアドレス（４ワード／ページの本実施の形態では下位２ビット以外）ＣＡ＜２：４＞の比較を行い、全てのアドレスが一致した場合に信号ＨＩＴを出力する。ページ内カラムアドレスＣＡ＜０：１＞の記憶データＣＡ＿ＦＵＳＥ＜０：１＞と置換するＩ／Ｏを示す４ビットのヒューズデータＲ＿ＩＯ＿ＦＵＳＥ＜０：３＞は、ヒットしたセットのヒューズデータが選択され、後述するセンスアンプデータマルチプレクサに送られる。
【０１２４】
図８５は、センスアンプとセンスされたデータをラッチする回路を示している。センスアンプＳＡ１の出力端には、クロックドインバータＣＩＮＶ３，ＣＩＮＶ４とインバータＩＮＶ５からなるラッチ回路が設けられ、読み出し用としてリダンダンシを含めると６５個設けられている。ラッチ信号ＬＡＴは、後述する図９９で示すタイミングで動作する信号である。
【０１２５】
図８６は、読み出し用及び書き込みベリファイ用センスアンプを示している。読み出し用センスアンプＲｅａｄ Ｓ／Ａは、１２８個のセンスアンプ回路Ｓｅｎｓｅ ａｍｐ．、１６個の電流変換回路（Current converter）及び１個のリファレンス電流変換回路（Refernce current converter）で構成される。ベリファイ用センスアンプＶｅｒｉｆｙ Ｓ／Ａは、１６個のセンスアンプ回路Ｓｅｎｓｅ ａｍｐ．及び２個の電流変換回路（Current converter）で構成される。
【０１２６】
リファレンスセル（Refernce cell）は両者で共有され、リファレンス電流変換回路によって読み出し用とベリファイ用に分けられる。リファレンス電流変換回路は８つのセンスアンプで共用され、ページモード付きフラッシュメモリであっても面積損失（Penalty）を抑えている。
【０１２７】
上記のような構成の読み出し用及び書き込みベリファイ用センスアンプを用いることにより、基準セル（Refernce cell）を読み出し用と書き込みベリファイ用で共有して基準セルのばらつきによる本体セルのベリファイマージンの劣化をなくすことができる。
【０１２８】
図８７及び図８８はそれぞれ、カラムリダンダンシのヒューズデータをラッチする回路を示している。図８７に示すラッチ回路はクロックドインバータＣＩＮＶ５，ＣＩＮＶ６とインバータＩＮＶ６からなり、図８８に示すラッチ回路はクロックドインバータＣＩＮＶ７，ＣＩＮＶ８とインバータＩＮＶ７からなる。ラッチ信号ＦＬＡＴは、後述する図９９で示すタイミングで動作する信号である。
【０１２９】
図８９は、ページ内アドレスＲ＿ＣＡ＜０：１＞とヒューズデータＲ＿ＣＡ＿ＦＳ＜０：１＞が一致したワードの出力時に、信号Ｒ＿ＩＯ＿ＦＳ＜０：３＞で指定されたＩ／Ｏデータを、信号ＳＡＯＲＤに図９０及び図９１で示すマルチプレクサで置換するための信号Ｒ＿ＨＩＴＩＯｉを生成する回路を示している。この回路は、エクスクルーシブオアゲートＥＸＯＲ、インバータＩＮＶ８及びアンドゲート２５で構成される。本実施の形態では４ワード／ページ内の１ビットのみの置換えが可能な場合を示したが、信号Ｒ＿ＣＡ＿ＦＳ＜０：１＞、Ｒ＿ＨＩＴＯ及びＳＡＯＲＤをそれぞれ２組持たせることによってページ内の２ビットの置換が可能となる。
【０１３０】
図９０に示すマルチプレクサはアンドゲートＡＮＤ２６で構成され、図９１に示すマルチプレクサはインバータＩＮＶ９、アンドゲートＡＮＤ２７〜ＡＮＤ３０、Ｎチャネル型ＭＯＳトランジスタＭＱ１〜ＭＱ５及びバッファＢＡＣ３でそれぞれ構成されている。
【０１３１】
図９２は、書込みデータを保持するデータラッチ回路の構成例を示す回路図である。このデータラッチ回路は、クロックドインバータＣＩＮＶ９，ＣＩＮＶ１０とインバータＩＮＶ１０から構成される。
【０１３２】
図９３は、書込みや消去のベリファイを行うセンスラッチ回路の構成例を示す回路図である。このセンスラッチ回路は、センスアンプＳＡ２、クロックドインバータＣＩＮＶ１１，ＣＩＮＶ１２とインバータＩＮＶ１１から構成される。
【０１３３】
図９４は、オート時のカラムリダンダンシを行う回路の構成例を示す回路図である。この回路は、Ｎチャネル型ＭＯＳトランジスタＣＱ１，ＣＱ２、インバータＩＮＶ１２及びアンドゲートＡＮＤ３１などから構成されている。
【０１３４】
図９５は、書込みデータＰＤＡＴＡｉとベリファイ結果ＰＳＡＯｉが全て一致したら書込み終了を知らせるための終了信号ＰＥＮＤを出力する回路を示す回路図である。この回路は、エクスクルーシブオアゲートＰＥＸＯＲ０〜ＰＥＸＯＲ１６とアンドゲートＡＮＤ３２とから構成される。
【０１３５】
図９６は、カラムリダンダンシ置換えがあった場合に対象Ｉ／ＯのデータをＰＤＡＴＡＲＤに転送する回路を示す回路図である。この回路は、インバータＩＮＶ１３とナンドゲートＮＡＮＤ１，ＮＡＮＤ２とから構成されている。
【０１３６】
図９７は、オート用データ線に接続した書込み負荷回路の構成例を示す回路図である。この回路は、ノアゲートＮＯＲ１、レベルシフタＬＳ２３及びＮチャネル型ＭＯＳトランジスタＰＱ１とから構成されている。そして、書込みデータＰＤＡＴＡが“１”の場合は、データ線はフローティングにされ、書込みデータＰＤＡＴＡが“０”の場合はデータ線には書き込み電圧ＶＤＤＰが印加される。
【０１３７】
図９８は、書込み動作を表わす動作波形を示すタイミングチャートである。選択されたアドレスを含むバンクは書込み選択状態となり、ワード線ＷＬとビット線ＢＬが書込みバイアス状態や書込みベリファイ状態にされる。
【０１３８】
図９９は、読み出し動作を表わす動作波形を示すタイミングチャートである。書込みや消去動作実行中にないバンクにアクセスできる。リードページアドレスＡ２−１９の切替えがあるとその遷移からアドレス遷移検出信号ＡＴＤがパルスで立つ。ページデータはセンスアンプでセンスされＡＴＤから作られるパルスＬＡＴ信号で４ワードのデータがラッチされる。ページ内アドレスＡ０−１で指定された１ワードがＩ／Ｏパッドから出力される。その後のＡ０−１のみの切替えではＡＴＤは立たず、ラッチデータをマルチプレクスされＩ／Ｏパッドからデータが出力される。
【０１３９】
下表２は各内部動作における内部電源の電圧値を示している。
【０１４０】
【表２】
【０１４１】
読み出しワード線電圧ＶＤＤＲはどの動作状態においても同一レベルを保持する。ＶＤＤＨはリードモード以外は１０Ｖになり、選択ワード線レベルを与えるＶＳＷを発生する。ＶＤＤＰは書込み時のみ５Ｖを発生する。ＶＢＢは消去時のワード線レベルを発生するとともに、消去ベリファイ時には−２Ｖを発生する。
【０１４２】
下表３は、各動作状態における選択ブロック内の選択／非選択ワード線及びビット線のバイアス関係と非選択ブロックのそれらのバイアス関係を示している。
【０１４３】
【表３】
【０１４４】
以上実施の形態を用いてこの発明の説明を行ったが、この発明は上記各実施の形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記各実施の形態には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば各実施の形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【０１４５】
【発明の効果】
以上説明したように、この発明によれば、複数バンクとページ読み出し機能を共に備えた不揮発性半導体メモリのデコーダ部面積オーバーヘッドを抑え、チップコストを低減することができる不揮発性半導体メモリが得られる。
【図面の簡単な説明】
【図１】この発明の第１の実施の形態に係る不揮発性半導体メモリについて説明するためのもので、要部のみを抽出して示すブロック図。
【図２】この発明の第２の実施の形態に係る不揮発性半導体メモリについて説明するためのもので、要部のみを抽出して示すブロック図。
【図３】この発明の第３の実施の形態に係る不揮発性半導体メモリについて説明するためのもので、要部のみを抽出して示すブロック図。
【図４】図３に示した回路における第１及び第２のバンクの構成例について説明するためのもので、１つのブロックの一部を抽出して示す回路図。
【図５】図３に示した回路における第１及び第２のバンクの構成例について説明するためのもので、上記読み出し用データ線または書き込み・ベリファイ用データ線に接続される上記第１及び第２のバンクのビット線を示す図。
【図６】図３に示した回路における第１及び第２のバンクの構成例について説明するためのもので、上記図４に示したブロックにおけるビット線方向に沿った断面構成図。
【図７】図３に示した回路における第１及び第２のバンクの構成例について説明するためのもので、上記図４に示したブロックにおけるワード線方向に沿った断面構成図。
【図８】図３に示した回路における第１及び第２のバンクの他の構成例について説明するためのもので、１つのブロックの一部を抽出して示す回路図。
【図９】図３に示した回路における第１及び第２のバンクの他の構成例について説明するためのもので、上記読み出し用データ線または書き込み・ベリファイ用データ線に接続される上記第１及び第２のバンクのビット線を示す図。
【図１０】図３に示した回路における第１及び第２のバンクの他の構成例について説明するためのもので、上記図８に示したブロックにおけるビット線方向に沿った断面構成図。
【図１１】図３に示した回路における第１及び第２のバンクの他の構成例について説明するためのもので、上記図８に示したブロックにおけるワード線方向に沿った断面構成図。
【図１２】この発明の第４の実施の形態に係る不揮発性半導体メモリについて説明するためのもので、要部のみを抽出して示すブロック図。
【図１３】この発明の実施の形態に係る不揮発性半導体メモリの概略構成を示すブロック図。
【図１４】２つのリダンダンシブロックを有する２バンク構成の１６Ｍビットのフラッシュメモリのレイアウトイメージを示す図。
【図１５】１層目の金属層からなるブロック内のローカルビット線を、第３層目の金属層からなるメインビット線に選択的に接続するためのカラムゲートの回路構成とそのシンボル図。
【図１６】図１５（ａ），（ｂ）に示したカラムゲートを８つ備えたカラムゲートのシンボル図。
【図１７】カラムゲートを示す図。
【図１８】５１２Ｋビットのメモリセルアレイを示す図。
【図１９】６４Ｋビットのブートブロックセルアレイを示す図。
【図２０】ワード線毎に接続されるロウデコーダを示す図。
【図２１】プリデコード信号ペアで制御されるロウデコーダを示す図。
【図２２】図２１に示したロウデコーダを１２８個有するロウデコーダを示す図。
【図２３】プリデコード信号ペアを出力するプリデコーダを示す図。
【図２４】図２３に示したプリデコーダを１２８対有するロウデコーダを示す図。
【図２５】選択ワード線を駆動するロウデコーダを示す図。
【図２６】図２５に示したロウデコーダ８個で構成したロウデコーダを示す図。
【図２７】ブロックデコーダを示す図。
【図２８】ロウデコーダ（信号ＢＬＫＦｉの生成回路）を示す図。
【図２９】図２８に示したロウデコーダを８個設けて構成したロウデコーダを示す図。
【図３０】ブートブロック用のブロックデコーダを示す図。
【図３１】カラムデコーダ（信号ＢＬＫＨｉの生成回路）を示す図。
【図３２】図３１に示したカラムデコーダ４個で構成したカラムデコーダを示す図。
【図３３】カラムデコーダの構成例を示す回路図。
【図３４】メインビット線と読み出し専用データ線を選択的に接続するカラムゲートを示す図。
【図３５】図３４に示したカラムゲートを６４個設けたカラムゲートを示す図。
【図３６】書込みやベリファイ時にメインビット線をデコードして選択的にオート専用データ線に接続するカラムゲートを示す図。
【図３７】図３６に示したカラムゲートを用いて構成したカラムゲートを示す図。
【図３８】１２８本のメインビット線と１本のリダンダンシ用メインビット線を、６４＋１本の読み出し用データ線と１６＋１本のオート用データ線に選択的に接続するカラムゲートを示す図。
【図３９】信号Ｒ＿ＪＨＨを出力するデコーダを示す図。
【図４０】読み出しカラムゲート選択信号のデコーダを示す図。
【図４１】図４０に示したデコーダを３個有するデコーダを示す図。
【図４２】オート用のカラムゲート信号のデコーダを示す図。
【図４３】オート用のカラムゲート信号のデコーダを示す図。
【図４４】オート用のカラムゲート信号のデコーダを示す図。
【図４５】ブートブロックを含むバンク用のカラムゲート活性化信号のデコーダを示す図。
【図４６】ブートブロックを含むバンク用のカラムゲート活性化信号のデコーダを示す図。
【図４７】信号Ｒ＿ＢＬＫＤ＜０：１＞，Ｒ＿ＢＬＫＤＲＤ，Ａ＿ＢＬＫＤ＜０：７＞，Ａ＿ＢＬＫＤＲＤを出力するデコーダを示す図。
【図４８】ブートブロックを含むバンク用のカラムゲート信号を出力するデコーダを示す図。
【図４９】ブートを含まないバンク用のカラムゲート信号出力とデコーダカラムゲートの接続関係を示す図。
【図５０】ブートを含むバンク用のカラムゲート信号出力とデコーダカラムゲートの接続関係を示す図。
【図５１】カラムゲート選択信号のグローバルデコーダを示す図。
【図５２】カラムゲート選択信号のグローバルデコーダを示す図。
【図５３】カラムゲート選択信号のグローバルデコーダを示す図。
【図５４】ブートを含まないバンク用のグローバルカラムゲート信号出力とカラムデコーダの接続関係を示す図。
【図５５】ブートを含むバンク用のグローバルカラムゲート信号出力とカラムデコーダの接続関係を示す図。
【図５６】５１２Ｋビットのブロック構成を示す図。
【図５７】図５６に示した５１２Ｋビットのブロック８個からなる４Ｍビットのコア４ＭｂＣＯＲＥを示す図。
【図５８】ブートブロックのブロック構成を示す図。
【図５９】８個のブートブロックの接続関係を示す図。
【図６０】アドレスバッファの構成例をｉビットに着目して示す回路図。
【図６１】アドレススイッチを示す回路図。
【図６２】バンク信号発生回路の構成例を示す図。
【図６３】電源スイッチの構成例を示す回路図。
【図６４】電源スイッチの構成例を示す回路図。
【図６５】電源スイッチの構成例を示す回路図。
【図６６】ブロックリダンダンシ制御信号出力回路の構成例を示す図。
【図６７】ブロックリダンダンシ制御信号出力回路の構成例を示す図。
【図６８】メインブロックアドレスを生成する回路を示す図。
【図６９】４Ｍｂコア毎に備えられる電源スイッチ及びデコーダの構成例を示す図。
【図７０】４Ｍｂコアと電源スイッチ及びデコーダからなる４Ｍｂの電源スイッチ及びデコーダを示す図。
【図７１】ブートコア用の電源スイッチ及びデコーダを示す図。
【図７２】ブートコアと上記ブートコア用の電源スイッチ及びデコーダからなるブートコア用の電源スイッチ及びデコーダを示す図。
【図７３】バンクＢＡＮＫ０のデコーダ構成を示す図。
【図７４】図７３に示したバンクＢＡＮＫ０のデコーダのシンボル図。
【図７５】バンクＢＡＮＫ１の電源スイッチ及びデコーダを示す図。
【図７６】バンクＢＡＮＫ１のデコーダ構成を示す図。
【図７７】図７６に示したバンクＢＡＮＫ１のデコーダのシンボル図。
【図７８】ブロックリダンダンシのカラムデコーダ部を示す図。
【図７９】リダンダンシブロックの電源スイッチ及びデコーダとブロックとの接続関係を示す図。
【図８０】リダンダンシブロックのデコーダの構成を示す図。
【図８１】図８０に示したリダンダンシブロックのデコーダのシンボル図。
【図８２】２つのリダンダンシブロックを備えた４Ｍｂ＋１２Ｍｂの２バンク構成の１６Ｍビットのフラッシュメモリコアの構成を表わすブロック図。
【図８３】図８２に示した１６Ｍビットのフラッシュメモリコアのシンボル図。
【図８４】カラムリダンダンシ回路の構成例を示す回路図。
【図８５】センスアンプとセンスされたデータをラッチする回路を示す図。
【図８６】読み出し用及び書き込みベリファイ用センスアンプを示す図。
【図８７】カラムリダンダンシのヒューズデータをラッチする回路を示す図。
【図８８】カラムリダンダンシのヒューズデータをラッチする回路を示す図。
【図８９】ページ内アドレスとヒューズデータが一致したワードの出力時に、Ｉ／Ｏデータをマルチプレクサで置換するための信号を生成する回路を示す図。
【図９０】マルチプレクサを示す回路図。
【図９１】マルチプレクサを示す回路図。
【図９２】書込みデータを保持するデータラッチ回路の構成例を示す回路図。
【図９３】書込みや消去のベリファイを行うセンスラッチ回路の構成例を示す回路図。
【図９４】オート時のカラムリダンダンシを行う回路の構成例を示す回路図。
【図９５】書込みデータとベリファイ結果が全て一致したら書込み終了を知らせるための終了信号を出力する回路を示す回路図。
【図９６】カラムリダンダンシ置換えがあった場合に対象Ｉ／ＯのデータをＰＤＡＴＡＲＤに転送する回路を示す回路図。
【図９７】オート用データ線に接続した書込み負荷回路の構成例を示す回路図。
【図９８】書込み動作を表わす動作波形を示すタイミングチャート。
【図９９】読み出し動作を表わす動作波形を示すタイミングチャート。
【図１００】従来の不揮発性半導体メモリについて説明するためのもので、フラッシュメモリにおけるメモリセルの断面図。
【図１０１】従来の不揮発性半導体メモリについて説明するためのもので、図１００に示したメモリセルトランジスタをマトリクス状に配置したメモリセルアレイの一部を抽出して示す回路図。
【図１０２】図１００に示したメモリセルトランジスタのコントロールゲート電圧とドレイン電流との関係を示す図。
【符号の説明】
１…第１のバンク（不揮発性メモリバンク）、
２…第２のバンク（不揮発性メモリバンク）、
３…読み出し用データ線、
４…書き込み・ベリファイ用データ線、
５…ビット線、
６…ビット線、
７…読み出し用センスアンプ、
８…書き込み・ベリファイ用センスアンプ、
９…書き込み回路、
１１…メモリセルアレイ、
１２…ロウデコーダ、
１３…カラムデコーダ、
１４…ブロックデコーダ、
１５…カラムゲート、
１６…センスアンプ、
１７…書き込み回路、
１８…チャージポンプ、
１９…電圧スイッチ、
２０…Ｉ／Ｏバッファ、
２１…コントローラ、
２２…コマンドレジスタ、
２３…アドレスバッファ、
ＣｅｌｌＡｒｒａｙ…セルアレイ、
ＭＣ…メモリセルトランジスタ、
ｍｅｔａｌ１…１層目の金属層、
ｍｅｔａｌ２（Ｍ２）…２層目の金属層、
ｍｅｔａｌ３（Ｍ３）…３層目の金属層、
ＷＬ０〜ＷＬ１０２３，ＷＬ０〜ＷＬ１２７…ワード線（第１のワード線）、
Ｍｉ，ＭｉＢ…プリデコード信号ペア（第２のワード線）、
Ｍ＜０：１２７＞，Ｍ＜０：１２７＞Ｂ，ＢＬＫＦｉ、ＢＬＫＦ＜０：７＞…信号（第２のワード線）、
ＬＢＬ０〜ＬＢＬ５１１…ローカルビット線（第１のビット線）、
ＭＢＬ＜０：１２７＞，ＭＢＬ０〜ＭＢＬ７＜０：１２７＞…メインビット線（第２のビット線）、
ＲｏｗＤｅｃ０，ＲｏｗＤｅｃ１…ロウデコーダ（第１のロウデコーダ）、
ＲｏｗＤｅｃ３…プリデコーダ（第２のロウデコーダ）、
ＲｏｗＤｅｃ４〜ＲｏｗＤｅｃ８…ロウデコーダ（第２のロウデコーダ）、
ＣｏｌＤｅｃ１〜ＣｏｌＤｅｃ３…カラムデコーダ（第１のカラムデコーダ）、
１ｓｔＣＯＬ１〜１ｓｔＣＯＬ３…カラムゲート（第１のカラムデコーダ）、
２ｎｄＣＯＬ１…カラムゲート（第２のカラムデコーダ）、
ＭｃｏｌＤｅｃ１，ＭｃｏｌＤｅｃ２，ＭｃｏｌＤｅｃ１Ｂｏｏｔ…カラムデコーダ（第２のカラムデコーダ）、
２ｎｄＣＯＬ３…カラムゲート（第２のカラムデコーダ）、
ＭｃｏｌＤｅｃ４，ＭｃｏｌＤｅｃ５，ＭｃｏｌＤｅｃ４Ｂｏｏｔ…カラムデコーダ（第３のカラムデコーダ）、
Ｒ＿ＤＬ，Ｒ＿ＤＬ＜０：６３＞…読み出し専用データ線（第１のデータ線）、
Ａ＿ＤＬ，Ａ＿ＤＬ＜０：１５＞…オート専用データ線（第２のデータ線）、
Ｒｅａｄ Ｓ／Ａ…読み出し用センスアンプ（第１のセンスアンプ）、
Ｖｅｒｉｆｙ Ｓ／Ａ…ベリファイ用センスアンプ（第２のセンスアンプ）、
ＲＤＬＢＬ０〜ＲＤＬＢＬ３…リダンダンシ用ローカルビット線（第１の冗長ビット線）、
ＲＤＭＢＬ…リダンダンシ用メインビット線（第２の冗長ビット線）、
Ｒ＿ＲＤＤＬ…カラムリダンダンシデータ線（第１の冗長データ線）、
Ａ＿ＲＤＤＬ…オート用リダンダンシデータ線（第２の冗長データ線）。
【発明の属する技術分野】
この発明は、フラッシュメモリ等の不揮発性半導体メモリに関する。
【０００２】
【従来の技術】
不揮発性半導体メモリの一種としてフラッシュメモリが知られている。図１００は、上記フラッシュメモリにおけるメモリセルの断面図である。このメモリセル（メモリセルトランジスタ）は、フローティングゲートＦＧとコントロールゲートＣＧが絶縁膜を介在して積層された、いわゆるスタックドゲート構造を有するＭＯＳＦＥＴで構成されている。すなわち、この例では、ｐ型半導体基板（P-substrate）１００に、ｎ型ウェル領域（N-well）１０１が形成され、このｎ型ウェル領域１０１中にｐ型ウェル領域（P-well）１０２が形成されている。上記ｐ型ウェル領域１０２の表面領域には、上記ＭＯＳＦＥＴのドレイン領域として働くｎ＋型の不純物拡散領域１０３、ソース領域として働くｎ＋型の不純物拡散領域１０４及びｐ＋型の不純物拡散領域１０５が形成されている。上記不純物拡散領域１０３，１０４間の基板１００上には、ゲート絶縁膜１０６、フローティングゲートＦＧ、絶縁膜１０７及びコントロールゲートＣＧがそれぞれ積層されている。また、上記ｎ型ウェル領域１０１の表面領域には、ｎ＋型の不純物拡散領域１０８が設けられており、この不純物拡散領域１０８は上記不純物拡散領域１０４及び不純物拡散領域１０５に接続されている。更に、上記基板１００の主表面には、ｐ＋型の不純物拡散領域１０９が設けられており、この領域１０９は接地点に接続されている。
【０００３】
上記メモリセルトランジスタは、フローティングゲートＦＧ中に蓄積される電子の数に応じてコントロールゲートＣＧから見たしきい電圧が変化し、このしきい値電圧の変化に応じて“０”または“１”データを記憶する。
【０００４】
図１０１は、上記メモリセルトランジスタをマトリクス状に配置したメモリセルアレイの一部を抽出して示している。各メモリセルトランジスタＭＣのコントロールゲートは、ワード線ＷＬ０〜ＷＬｎに行毎に接続されている。また、各メモリセルトランジスタＭＣのドレインはビット線ＢＬ０〜ＢＬｍに列毎に接続され、ソースは接地点Ｖｓｓ（ソース線）に共通接続されている。
【０００５】
図１０２は、上記図１００に示したメモリセルトランジスタのコントロールゲート電圧（Gate voltage）とドレイン電流（Drain current of memory cell transistor）との関係を示している。ここでは、フローティングゲートＦＧに蓄積されている電子の数が比較的多数の状態（すなわち、メモリセルトランジスタのしきい電圧Ｖｔが高い状態）を“０”データ、逆に低い状態を“１”データと定義する。データの読み出し、消去及び書き込みのバイアス条件は、下表１の通りである。
【０００６】
【表１】
データの読み出しは、メモリセルトランジスタのドレインに電圧Ｖｄ（＝１Ｖ）、ソースに電圧Ｖｓ（＝０Ｖ）、コントロールゲートＣＧに電圧Ｖｇ（＝５Ｖ）を印加することにより行われ、セル電流Ｉｃｅｌｌが流れるか否かで記憶されているデータの“１”，“０”が判定される。
【０００８】
また、消去はソースとｐ型ウェル領域１０２を共有する複数のメモリセルに対して一括に行われる。ドレインをフローティング状態、ソース電圧Ｖｓ＝１０Ｖ、コントロールゲート電圧Ｖｇ＝−７Ｖに設定すると、Ｆ−Ｎトンネル現象によってフローティングゲートＦＧから基板に電子が流れ、消去対象のメモリセルはすべて“１”データに設定される。
【０００９】
これに対し、書き込みはビット毎に行われる。ソース電圧Ｖｓ＝０Ｖ、コントロールゲート電圧Ｖｇ＝９Ｖに設定した状態で、“０”に書き込むセルのビット線を５Ｖにバイアス（ドレイン電圧Ｖｄ＝５Ｖ）してチャネルホットエレクトロン現象で発生した高エネルギーの電子をフローティングゲートに注入させる。この際、“１”のままにしたいセルのビット線を０Ｖに設定する（ドレイン電圧Ｖｄ＝０Ｖ）と、電子の注入は起きずしきい値電圧Ｖｔの変化は生じない。
【００１０】
次に、書き込みや消去を確認するために、書き込みベリファイや消去ベリファイを行う。書き込みベリファイは、コントロールゲート電圧Ｖｇを読み出し時の電圧に比べて高い電圧Ｖｐｖに設定して“０”読みを行う。そして、書き込みと書き込みベリファイを交互に実行していき、書き込み対象のセルがすべて“０”になったら書き込み動作が終了する。消去も同様に、読み出し時の電圧に比べて低い電圧ＶｅｖをコントロールゲートＣＧに与えて“１”読みする消去ベリファイを実行してセル電流Ｉｃｅｌｌを十分確保する。このように、セルのワード線電圧は動作モードによって様々に変わる。
【００１１】
ところで、上述したようなフラッシュメモリの書き換え時間は、読み出し時間に比べて何桁も遅いため、フラッシュメモリを２つ以上のバンクに分けることによって、あるバンクが書き換え中であってもそれ以外のバンクのセルデータを読み出すことができる、いわゆるデュアルオペレーション（Dual operation）機能が導入されてきている（例えば、ＵＳＰ５８６７４３０，ＵＳＰ５８４７９９８）。また、ＭＰＵの高性能化に伴って、フラッシュメモリの読み出しの高速化が重要となってきている。そこで、ページモードやバーストモードを備えることによって、平均アクセス時間を大幅に短縮する技術が導入されてきた。
【００１２】
更に、ＩＳＳＣＣ２００１で発表された６４Ｍビットのフラッシュメモリでは、４Ｍビットのサイズのバンクを１６個備え、また４ワード（word）のページ（page）長のページアクセス機能を搭載している。このフラッシュメモリでは、バンク毎に独立動作が可能となるために、バンク毎にロウデコーダが設けられている。
【００１３】
しかしながら、上記のような構成は、デコーダ部の面積オーバーヘッドが大きいことを意味し、その結果チップコストが上昇してしまうという問題がある。
【００１４】
【発明が解決しようとする課題】
上述したように従来の不揮発性半導体メモリは、書き換え時間が読み出し時間に比べて何桁も遅く、書き換え時間を速くしようとすると、デコーダ部の面積オーバーヘッドが大きくなり、チップコストの上昇を招くという問題があった。
【００１５】
この発明は上記のような事情に鑑みてなされたもので、その目的とするところは、複数バンクとページ読み出し機能を共に備えた不揮発性半導体メモリのデコーダ部の面積オーバーヘッドを抑え、チップコストを低減できる不揮発性半導体メモリを提供することにある。
【００１７】
【課題を解決するための手段】
この発明の不揮発性半導体メモリは、第１及び第２の不揮発性メモリバンクと、これら第１及び第２の不揮発性メモリバンク間の領域に設けられ、前記第１の不揮発性メモリバンクのビット線と前記第２の不揮発性メモリバンクのビット線にそれぞれ選択的に接続される読み出し用データ線及び書き込み・ベリファイ用データ線と、前記読み出し用データ線に接続される読み出し用センスアンプと、前記書き込み・ベリファイ用データ線に接続される書き込み・ベリファイ用センスアンプと、前記書き込み・ベリファイ用データ線に接続される書き込み回路とを具備し、前記読み出し用のデータ線及び前記読み出し用のセンスアンプはページサイズと同数であり、前記書き込み・ベリファイ用データ線、前記書き込み・ベリファイ用センスアンプ及び前記書き込み回路はページサイズよりも少ない。
【００１８】
また、この発明の不揮発性半導体メモリは、第１及び第２の不揮発性メモリバンクと、これら第１及び第２の不揮発性メモリバンク間の領域に設けられ、前記第１の不揮発性メモリバンクのビット線と前記第２の不揮発性メモリバンクのビット線にそれぞれ選択的に接続される読み出し用データ線及び書き込み・ベリファイ用データ線と、前記読み出し用データ線に接続される読み出し用センスアンプと、前記書き込み・ベリファイ用データ線に接続される書き込み・ベリファイ用センスアンプと、前記書き込み・ベリファイ用データ線に接続される書き込み回路とを具備し、前記読み出し用のデータ線及び前記読み出し用のセンスアンプはページサイズと同数であり、前記書き込み・ベリファイ用データ線、前記書き込み・ベリファイ用センスアンプ及び前記書き込み回路はページサイズよりも少なく、前記第１及び第２の不揮発性メモリバンク中のメモリセルトランジスタのドレイン配線は第１層目の金属層で形成され、前記読み出し用データ線及び書き込み・ベリファイ用データ線は第２層目の金属層で形成され、前記第１の不揮発性メモリバンクのビット線と前記第２の不揮発性メモリバンクのビット線はそれぞれ、第３層目の金属配線または第１層目の金属配線で形成され、前記第１及び第２の不揮発性メモリバンク中のメモリセルトランジスタのドレイン配線にそれぞれカラムゲートを介して電気的に接続され、且つ第２層目の金属層からなる配線を介して、前記読み出し用データ線と前記書き込み・ベリファイ用データ線に選択的に接続される。
【００１９】
更に、この発明の不揮発性半導体メモリは、第１及び第２の不揮発性メモリバンクと、これら第１及び第２の不揮発性メモリバンク間の領域に設けられ、前記第１の不揮発性メモリバンクのビット線と前記第２の不揮発性メモリバンクのビット線にそれぞれ選択的に接続される読み出し用データ線及び書き込み・ベリファイ用データ線と、前記読み出し用データ線に接続される読み出し用センスアンプと、前記書き込み・ベリファイ用データ線に接続される書き込み・ベリファイ用センスアンプと、前記書き込み・ベリファイ用データ線に接続される書き込み回路とを具備し、前記読み出し用のデータ線及び前記読み出し用のセンスアンプはページサイズと同数であり、前記書き込み・ベリファイ用データ線、前記書き込み・ベリファイ用センスアンプ及び前記書き込み回路はページサイズよりも少なく、前記第１及び第２の不揮発性メモリバンク中のメモリセルトランジスタのドレイン配線は第１層目の金属層で形成され、前記読み出し用データ線及び書き込み・ベリファイ用データ線は第３層目の金属層で形成され、前記第１の不揮発性メモリバンクのビット線と前記第２の不揮発性メモリバンクのビット線はそれぞれ、第２層目の金属配線で形成され、前記第１及び第２の不揮発性メモリバンク中のメモリセルトランジスタのドレイン配線にそれぞれカラムゲートを介して電気的に接続され、且つ前記読み出し用データ線と前記書き込み・ベリファイ用データ線に選択的に接続される。
【００２０】
この発明の不揮発性半導体メモリは、第１及び第２の不揮発性メモリバンクと、これら第１及び第２の不揮発性メモリバンク間の領域に設けられ、前記第１の不揮発性メモリバンクのビット線と前記第２の不揮発性メモリバンクのビット線にそれぞれ選択的に接続される読み出し用データ線及び書き込み・ベリファイ用データ線と、前記読み出し用データ線に接続される読み出し用センスアンプと、前記書き込み・ベリファイ用データ線に接続される書き込み・ベリファイ用センスアンプと、前記書き込み・ベリファイ用データ線に接続される書き込み回路とを具備し、前記第１及び第２の不揮発性メモリバンク中のメモリセルトランジスタのドレイン配線は第１層目の金属層で形成され、前記書き込み・ベリファイ用データ線は第１層目の金属層で形成され、前記読み出し用データ線は第３層目の金属層で形成され、前記第１及び第２の不揮発性メモリバンクのビット線と前記読み出し用データ線及び前記書き込み・ベリファイ用データ線とを接続する配線は第２層目の金属層で形成され、前記書き込み・ベリファイ用データ線の下に前記読み出し用データ線を配置したことを特徴としている。
【００２２】
また、この発明の不揮発性半導体メモリは、各々が第１の不揮発性メモリ素子と、前記第１不揮発性メモリ素子に接続される第１のワード線及び第１のビット線と、前記第１ワード線に接続される第１のロウデコーダと、前記第１のビット線に接続される第１のカラムデコーダと、前記第１ロウデコーダと前記第１カラムデコーダに接続されるブロックデコーダとを有する複数の不揮発性メモリブロックがＸ方向及びＹ方向にマトリクス状配置された不揮発性メモリブロックマトリクスを備え、更に前記第１のロウデコーダに接続される第２のワード線と、前記第１のカラムデコーダに接続される第２のビット線と、前記第２ワード線に接続される第２のロウデコーダと、前記第２ビット線に接続される第２及び第３カラムデコーダとを有する第１及び第２の不揮発性メモリバンクを有し、前記第１の不揮発性メモリバンクの前記第２カラムデコーダと前記第２の不揮発性メモリバンクの前記第２カラムデコーダに共通接続される第１データ線と、前記第１の不揮発性メモリバンクの前記第３カラムデコーダと前記第２の不揮発性メモリバンクの前記第３カラムデコーダに共通接続される第２データ線と、前記第１データ線に接続される第１センスアンプと、前記第２データ線に接続される第２センスアンプとを具備し、前記第１データ線及び前記第１センスアンプはページサイズと同数であり、前記第２データ線、前記第２センスアンプはページサイズよりも少ない。
【００２４】
更に、この発明の不揮発性半導体メモリは、各々が第１の不揮発性メモリ素子と、第１の冗長不揮発性メモリ素子と、前記第１不揮発性メモリ素子に接続される第１のワード線及び第１のビット線と、前記第１冗長不揮発性メモリ素子に接続される前記第１のワード線及び第１の冗長ビット線と、前記第１ワード線に接続される第１のロウデコーダと、前記第１ビット線及び前記第１冗長ビット線に接続される第１のカラムデコーダと、前記第１ロウデコーダと前記第１カラムデコーダに接続されるブロックデコーダとを有する複数の不揮発性メモリブロックがＸ方向及びＹ方向にマトリクス状配置された不揮発性メモリブロックマトリクスを備え、更に前記第１のロウデコーダに接続される第２のワード線と、前記第１のカラムデコーダに接続される第２のビット線及び第２の冗長ビット線と、前記第２ワード線に接続される第２のロウデコーダと、前記第２ビット線と前記第２冗長ビット線に接続される第２及び第３カラムデコーダとを有する第１及び第２の不揮発性メモリバンクを有し、前記第１の不揮発性メモリバンクの前記第２カラムデコーダ及び前記第２の不揮発性メモリバンクの前記第２カラムデコーダに共通接続される第１データ線と、前記第１の不揮発性メモリバンクの前記第３カラムデコーダ及び前記第２の不揮発性メモリバンクの前記第３カラムデコーダに共通接続される第２データ線と、前記第１データ線に接続される第１センスアンプと、前記第２データ線に接続される第２センスアンプとを具備し、前記第１データ線及び前記第１センスアンプはページサイズと同数であり、前記第２データ線、前記第２センスアンプはページサイズよりも少ない。
【００２５】
上記のような構成によれば、複数バンクとページ読み出し機能を共に備えた不揮発性半導体メモリのデコーダ部の面積オーバーヘッドを抑え、チップコストを低減することができる。
【００２６】
【発明の実施の形態】
以下、この発明の実施の形態について図面を参照して説明する。
まず、この発明の各実施の形態に係る不揮発性半導体メモリの概略を説明し、その後、具体的な構成例を説明する。
【００２７】
［第１の実施の形態］
図１は、この発明の第１の実施の形態に係る不揮発性半導体メモリについて説明するためのもので、要部のみを抽出して示している。この不揮発性半導体メモリは、２バンク構成になっており、第１のバンク（Bank 1）１と第２のバンク（Bank 2）２との間に読み出し用データ線（Data-line for read）３と書き込み・ベリファイ用データ線（Data-line for verify）４が配置されている。上記第１のバンク１のビット線５と上記第２のバンクのビット線６は、それぞれ上記読み出し用データ線３と書き込み・ベリファイ用データ線４に選択的に接続される。上記読み出し用データ線３は読み出し用センスアンプ（SenseAmp for read）７に接続され、上記書き込み・ベリファイ用データ線４は書き込み・ベリファイ用センスアンプ（SenseAmp for verify）８及び書き込み回路（Program circuit）９に接続される。
【００２８】
上記のような構成によれば、第１のバンク１と第２のバンク２でデータ線３，４を共有できるので、パターン占有面積を縮小してチップコストを低減できる。
【００２９】
［第２の実施の形態］
図２は、この発明の第２の実施の形態に係る不揮発性半導体メモリについて説明するためのもので、要部のみを抽出して示している。この不揮発性半導体メモリは、ページリードを行うことを前提としたもので、基本的には第１の実施の形態と同様な回路から構成されている。第１のバンク１と第２のバンク２との間には、１２８ビット（bit）幅の読み出し用データ線３’と１６ビット幅の書き込み・ベリファイ用データ線４’が配置されている。上記第１のバンク１のビット線５と上記第２のバンク２のビット線６は、それぞれ上記読み出し用データ線３’と書き込み・ベリファイ用データ線４’に選択的に接続される。上記読み出し用データ線３’は１２８セット（set）の読み出し用センスアンプ７’に接続され、上記書き込み・ベリファイ用データ線４’は１６セットの書き込み・ベリファイ用センスアンプ８’及び１６セットの書き込み回路９’に接続される。
【００３０】
すなわち、ページリードを行う場合、読み出し用のデータ線３’と読み出し用のセンスアンプ７’がページサイズと同数になっており、書き込み・ベリファイ用データ線４’、書き込み・ベリファイ用センスアンプ８’及び書き込み回路９’はページサイズよりも少なくなっている。
【００３１】
これによって、書き込み・ベリファイ用データ線４’、書き込み・ベリファイ用センスアンプ８’及び書き込み回路９’のパターン占有面積を縮小してチップコストを低減できる。
【００３２】
［第３の実施の形態］
図３は、この発明の第３の実施の形態に係る不揮発性半導体メモリについて説明するためのもので、要部のみを抽出して示している。この不揮発性半導体メモリは、２バンク構成になっており、第１のバンク１と第２のバンク２中のメモリセルトランジスタのドレイン配線は、第１層目の金属層で形成されている。上記第１のバンク１と第２のバンク２との間には、第２層目の金属層（metal2）からなる読み出し用データ線３と書き込み・ベリファイ用データ線４が配置されている。上記第１のバンク１のビット線５と上記第２のバンクのビット線６はそれぞれ、第１層目の金属層（metal1）からなり、上記読み出し用データ線３と書き込み・ベリファイ用データ線４に選択的に接続される。上記読み出し用データ線３は読み出し用センスアンプ７に接続され、上記書き込み・ベリファイ用データ線４は書き込み・ベリファイ用センスアンプ８及び書き込み回路９に接続される。
【００３３】
図４乃至図７はそれぞれ、上記図３に示した回路における第１及び第２のバンク１，２の構成例について説明するためのもので、図４は１つのブロックの一部を抽出して示す回路図、図５は上記読み出し用データ線３または書き込み・ベリファイ用データ線４に接続される上記第１及び第２のバンク１，２中のビット線を示す図、図６は上記図４に示したブロックにおけるビット線方向（Ｙ−Ｙ’線）に沿った断面構成図、図７は上記図４に示したブロックにおけるワード線方向（Ｘ−Ｘ’線）に沿った断面構成図である。
【００３４】
図４に示すブロック（block）中には、メモリセルトランジスタＭＣがマトリクス状に配置されており、各メモリセルトランジスタＭＣのコントロールゲートは、ポリシリコンまたはタングステンシリコン（poly Si or WSi）からなるワード線ｗｌ０〜ｗｌ３に行毎に接続されている。また、各メモリセルトランジスタＭＣのドレインは第１層目の金属層（metal1）からなるローカルビット線ｌｂｌ０，Ｌｂｌ１，…に列毎に接続され、ソースはソース線（source-line）に共通接続されている。上記ローカルビット線ｌｂｌ０，ｌｂｌ１，…はそれぞれ、カラムゲート（col.gate）を介して第２層目の金属層（metal2）からなるメインビット線ｍｂｌ０に共通接続される。
【００３５】
上記メインビット線ｍｂｌ０は、図５乃至図７に示すように、ローカルビット線ｌｂｌ０，Ｌｂｌ１，…上を複数のブロック（block）上を通過して配線されている。
【００３６】
上記のような構成によれば、メインビット線ｍｂｌ０をローカルビット線ｌｂｌ０，Ｌｂｌ１，…上に配置して複数のブロック上を通過させることができるので、パターン占有面積を縮小してチップコストを低減できる。
【００３７】
なお、上記図３に示した回路において、第１及び第２のバンク１，２中のメモリセルトランジスタのドレイン配線を第１層目の金属層（metal1）、読み出し用データ線３と書き込み・ベリファイ用データ線４を第３層目の金属層（metal3）、上記第１及び第２のバンク１，２のビット線と上記読み出し用データ線３及び書き込み・ベリファイ用データ線４を第２層目の金属層（metal2）で形成することもできる。
【００３８】
図８乃至図１１はそれぞれ、上記図３に示した回路における第１及び第２のバンクの他の構成例について説明するためのもので、図８は１つのブロックの一部を抽出して示す回路図、図９は上記読み出し用データ線または書き込み・ベリファイ用データ線に接続される上記第１及び第２のバンクのビット線を示す図、図１０は上記図８に示したブロックにおけるビット線方向（Ｙ−Ｙ’線）に沿った断面構成図、図１１は上記図８に示したブロックにおけるワード線方向（Ｘ−Ｘ’線）に沿った断面構成図である。
【００３９】
図８に示すブロック中には、メモリセルトランジスタＭＣがマトリクス状に配置されており、各メモリセルトランジスタＭＣのコントロールゲートは、ポリシリコンまたはタングステンシリコンからなるワード線ｗｌ０〜ｗｌ３に行毎に接続されている。上記ワード線ｗｌ０，ｗｌ２はトランジスタＱ０，Ｑ２の電流通路を介して共通接続され、この共通接続点が第２層目の金属層からなりＸ−Ｘ’方向に隣接するブロックで共用される配線ｆ０に共通接続される。また、上記ワード線ｗｌ１，ｗｌ３はトランジスタＱ１，Ｑ３の電流通路を介して共通接続され、この共通接続点が第２層目の金属層からなりＸ−Ｘ’方向に隣接するブロックで共用される配線ｆ１に共通接続される。上記トランジスタＱ０，Ｑ１のゲートは配線ｍ０に接続され、上記トランジスタＱ２，Ｑ３のゲートは配線ｍ１に接続される。上記各メモリセルトランジスタＭＣのドレインは第１層目の金属層からなるローカルビット線ｌｂｌ０，ｌｂｌ１，…に列毎に接続され、ソースはソース線に共通接続されている。上記ローカルビット線ｌｂｌ０，Ｌｂｌ１，…はそれぞれ、カラムゲートを介して第３層目の金属層からなるメインビット線ｍｂｌ０に共通接続されている。
【００４０】
図９乃至図１１に示すように、上記配線ｆ０，ｆ１，…、ｍ０，ｍ１，…はローカルビット線ｌｂｌ０，Ｌｂｌ１，…上を複数のブロック上をＸ−Ｘ’方向に通過して配線されている。また、上記メインビット線ｍｂｌ０は、上記ローカルビット線ｌｂｌ０，Ｌｂｌ１，…及び上記配線ｆ０，ｆ１，…、ｍ０，ｍ１，…上を、Ｙ−Ｙ’方向に複数のブロック上を通過して配線されている。
【００４１】
上記のような構成によれば、メインビット線ｍｂｌ０を配線ｆ０，ｆ１，…、ｍ０，ｍ１，…とローカルビット線ｌｂｌ０，Ｌｂｌ１，…上に配置して複数のブロック上を通過させることができるので、パターン占有面積を縮小してチップコストを低減できる。
【００４２】
［第４の実施の形態］
図１２は、この発明の第４の実施の形態に係る不揮発性半導体メモリについて説明するためのもので、要部のみを抽出して示している。この不揮発性半導体メモリは、２バンク構成になっており、第１のバンク１と第２のバンク２中のメモリセルトランジスタのドレイン配線は、第１層目の金属層で形成されている。上記第１のバンク１と第２のバンク２との間には、第３層目の金属層からなる読み出し用データ線３と第１層目の金属層からなる書き込み・ベリファイ用データ線４が積層して配置（図１２では接続関係の説明のために平面的に表現している）されている。上記第１のバンク１のビット線５と上記第２のバンク２のビット線６はそれぞれ、第２層目の金属層からなり、上記読み出し用データ線３と書き込み・ベリファイ用データ線４に選択的に接続される。上記読み出し用データ線３は読み出し用センスアンプ７に接続され、上記書き込み・ベリファイ用データ線４は書き込み・ベリファイ用センスアンプ８及び書き込み回路９に接続される。
【００４３】
上記図１２に示した回路における第１及び第２のバンク１，２は、書き込み・ベリファイ用データ線４が読み出し用データ線３の下に配置されるのみで、基本的には図８乃至図１２と同様である。
【００４４】
上記のような構成であっても、メインビット線を配線とローカルビット線上に配置して複数のブロック上を通過させることができるので、パターン占有面積を縮小してチップコストを低減できる。
【００４５】
なお、上述した第１乃至第４の実施の形態では、２バンク構成を例にとって示したが、同様にして４バンク、あるいはそれ以上のバンク構成にも適用できる。
【００４６】
［具体例］
次に、上述した各実施の形態が適用される不揮発性半導体メモリの具体的な構成例について詳しく説明する。
【００４７】
図１３は、この発明の実施の形態に係る不揮発性半導体メモリの概略構成を示すブロック図である。この不揮発性半導体メモリは、メモリセルアレイ（Memory cell array）１１、ロウデコーダ（Row decoder）１２、カラムデコーダ（Column decoder）１３、ブロックデコーダ（Block decoder）１４、カラムゲート（Column gate）１５、センスアンプ（Sense amp）１６、書き込み回路（Program circuit）１７、チャージポンプ（Charge pumps）１８、電圧スイッチ（Voltage switch）１９、Ｉ／Ｏバッファ（I/O buffer）２０、コントローラ（Controller）２１、コマンドレジスタ（Command register）２２及びアドレスバッファ（Address buffer）２３などを含んで構成されている。
【００４８】
上記アドレスバッファ２３に入力されたアドレス信号ＡＤＤは、ロウデコーダ１２、カラムデコーダ１３及びブロックデコーダ１４にそれぞれ供給されるとともに、一部がコマンドレジスタ２２に供給される。また、上記Ｉ／Ｏバッファ２０に供給された書き込みデータＷＤＡは書き込み回路１７に供給され、コマンドＣＭＤはコマンドレジスタ２２に供給される。このコマンドレジスタ２２の出力はコントローラ２１に供給されてデコードされ、このコントローラ２１でセンスアンプ１６、書き込み回路１７、チャージポンプ１８及び電圧スイッチ１９などが制御される。上記チャージポンプ１８の出力電圧Ｖｄｄｈ，Ｖｄｄｒ，Ｖｂｂはそれぞれ、電圧スイッチ１９、カラムデコーダ１３及びブロックデコーダ１４に供給され、出力電圧Ｖｄｄｐは書き込み回路１７に供給される。上記電圧スイッチ１９の出力電圧ＶＳＷｉ，ＶＢＢｉはロウデコーダ１２に供給される。
【００４９】
上記書き込み回路１７に供給された書き込みデータＷＤＡは、カラムデコーダ１３によって選択されたカラムゲート１５を介して、メモリセルアレイ１１のビット線ＢＬｓに供給され、ロウデコーダ１２によって選択されたワード線ＷＬｓとの交点に接続されたメモリセルに書き込まれる。この際、書き込みが行われるブロックは、上記ブロックデコーダ１４によって指定される。
【００５０】
一方、上記ロウデコーダ１２、カラムデコーダ１３及びブロックデコーダ１４によって選択されたメモリセルから読み出されたデータＲＤＡは、カラムゲート１５を介してセンスアンプ１６に供給されてセンス及び増幅され、Ｉ／Ｏバッファ２０を介して読み出されるようになっている。
【００５１】
図１４は、上記図１３に示した不揮発性半導体メモリのより詳細な構成例を示しており、２つのリダンダンシブロックを有する２バンク構成の１６Ｍビットフラッシュメモリのレイアウトイメージを示している。電源スイッチ及びデコーダＶｏｌＤｅｃからＸ方向に８つのブロックが配置され、この電源スイッチ及びデコーダＶｏｌＤｅｃから出力される信号Ｍｉ／ＭｉＢ，Ｆｉ，Ｈｉは、セルアレイＣｅｌｌＡｒｒａｙ上を通過する２層目の金属層（Ｍ２）で配線される。一方、ローカルビット線（local bit-line）は１層目の金属層で、グローバルビット線（global bit-line）は３層目の金属層（Ｍ３）でそれぞれ配線される。上記グローバルビット線は、２段目のカラムデコーダＣｏｌＤｅｃ８からＹ方向にバンク０に対しては３ブロック、バンク１に対しては１ブロックとブートブロックの２ブロックを共通接続する。選択された１つのカラムデコーダＣｏｌＤｅｃ８に接続されているメインビット線が共通データ線に接続される。リダンダンシブロックのローカルビット線は置換え時にデータ線に接続される。
【００５２】
次に、上記図１４に示したレイアウトイメージにおける各ブロックの構成について説明する。
【００５３】
図１５（ａ）は、１層目の金属層からなるブロック（block）内のローカルビット線ＬＢＬ０〜ＬＢＬ３を、第３層目の金属層からなるメインビット線（main bit-line）ＭＢＬに選択的に接続するためのカラムゲート１ｓｔＣＯＬ１の回路構成を示している。図１５（ｂ）は、上記図１５（ａ）に示したカラムゲート１ｓｔＣＯＬ１のシンボル図である。図１５（ａ）に示すように、カラムゲート１ｓｔＣＯＬ１は、電流通路の一端がローカルビット線ＬＢＬ０〜ＬＢＬ３に接続され、電流通路の他端がメインビット線ＭＢＬに接続され、ゲートにカラムデコーダＣｏｌＤｅｃ１からのデコード信号ＢＬＫＨ０〜ＢＬＫＨ３が供給されるトランジスタＢＱ０〜ＢＱ３で構成されている。
【００５４】
図１６（ａ），（ｂ）はそれぞれ、上記図１５（ａ），（ｂ）に示したカラムゲート１ｓｔＣＯＬ１を８つ備えたカラムゲート１ｓｔＣＯＬ２のシンボル図を示している。このカラムゲート１ｓｔＣＯＬ２は、各Ｉ／Ｏに対応して設けられている。
【００５５】
図１７（ａ）〜（ｃ）はそれぞれ、カラムゲートを示しており、上記カラムゲート１ｓｔＣＯＬ２をワード幅、すなわち１６個（図１７（ａ））と、カラムリダンダンシ用カラムゲート１ｓｔＣＯＬ１を１個（図１７（ｂ））備えたカラムゲート１ｓｔＣＯＬ３（図１７（ｃ））を示している。カラムリダンダンシ用カラムゲート１ｓｔＣＯＬ１は、ローカルビット線４本（ＲＤＬＢＬ０〜ＲＤＬＢＬ３）とメインビット線１本（ＲＤＭＢＬ）を有し、カラム選択信号を本体と同じ信号Ｈ０〜Ｈ３で制御できる。図１７（ｃ）に示すカラムゲート１ｓｔＣＯＬ３は、本体ローカルビット線５１２本とカラムリダンダンシ用ビット線４本をメインビット線１２８本とカラムリダンダンシ用ビット線１本にデコードする。
【００５６】
図１８（ａ），（ｂ）は５１２ＫビットのメモリセルアレイＣｅｌｌＡｒｒａｙを示しており、図１８（ａ）は回路図、図１８（ｂ）はそのシンボル図である。図１８（ａ）に示すように、メモリセルトランジスタＭＣは、リダンダンシ用を含めると５１６×１０２４のマトリクス状に配置されており、各メモリセルトランジスタＭＣのコントロールゲートはワード線ＷＬ０〜ＷＬ１０２３に行毎に接続され、ドレインはローカルビット線ＬＢＬ０〜ＬＢＬ５１１及びリダンダンシ用ローカルビット線ＲＤＬＢＬ０〜ＲＤＬＢＬ３に列毎に接続され、ソースはソース線ＳＬに共通接続されている。
【００５７】
図１９（ａ），（ｂ）はそれぞれ、６４ＫビットのブートブロックセルアレイＢｏｏｔＣｅｌｌＡｒｒａｙを示しており、図１９（ａ）は回路図、図１９（ｂ）はそのシンボル図である。図１９（ａ）に示すように、１２８本のワード線を備え、カラムは本体と同じ構成としている。すなわち、メモリセルトランジスタＭＣは、リダンダンシ用を含めると５１６×１２８のマトリクス状に配置されており、各メモリセルトランジスタＭＣのコントロールゲートはワード線ＷＬ０〜ＷＬ１２７に行毎に接続され、ドレインはローカルビット線ＬＢＬ０〜ＬＢＬ５１１及びリダンダンシ用ローカルビット線ＲＤＬＢＬ０〜ＲＤＬＢＬ３に列毎に接続され、ソースはソース線ＳＬに共通接続されている。
【００５８】
図２０（ａ），（ｂ）はそれぞれ、ワード線毎に接続されるロウデコーダＲｏｗＤｅｃ０を示しており、図２０（ａ）は回路図、図２０（ｂ）はそのシンボル図である。図２０（ａ）に示すように、ロウデコーダＲｏｗＤｅｃ０は、Ｎチャネル型トランジスタｎ１とＰチャネル型トランジスタｐ１からなるトランスファゲートと、Ｎチャネル型トランジスタｎ２とで構成されている。上記トランスファゲートは、プリデコード信号ペアＭｉ／ＭｉＢで制御され、信号ＢＬＫＦｊをワード線ＷＬｉ，ｊに供給するか否かを制御している。また、上記トランジスタｎ２のゲートには、上記プリデコード信号ＭｉＢが供給されてオン／オフ制御され、ワード線ＷＬｉ，ｊの非選択時に、非選択ワード線電位ＶＢＢＢｉを与えるようになっている。
【００５９】
図２１（ａ），（ｂ）はそれぞれ、プリデコード信号ペアＭｉ／ＭｉＢで制御されるロウデコーダを示している。図２１（ｂ）に示すロウデコーダＲｏｗＤｅｃ１は、図２１（ａ）に示すように８個の上記ロウデコーダＲｏｗＤｅｃ０で構成され、隣接する８本のワード線は同じプリデコード信号ペアＭｉ／ＭｉＢで制御される。
【００６０】
図２２は、上記図２１（ａ），（ｂ）に示したロウデコーダＲｏｗＤｅｃ１を１２８個有するロウデコーダＲｏｗＤｅｃ２を示している。５１２ＫビットのメモリセルアレイＣｅｌｌＡｒｒａｙにおける１０２４本のワード線は、８つの信号ＢＬＫＦｉと１２８のプリデコード信号ペアＭｉ／ＭｉＢの組み合わせでデコードされる。
【００６１】
図２３（ａ），（ｂ）はそれぞれ、プリデコード信号ペアＭｉ／ＭｉＢを出力するプリデコーダＲｏｗＤｅｃ３を示している。図２３（ａ）は回路図、図２３（ｂ）はそのシンボル図である。図２３（ａ）に示すように、プリデコーダは、消去信号ＥＲＡＳＥ及びロウアドレスＲＡ＜３：９＞が供給されるアンドゲートＡＮＤ１と、電圧ＶＳＷｉ，ＶＢＢｉで動作するレベルシフタＬＳ１とから構成されている。そして、このレベルシフタＬＳ１からプリデコード信号ペアＭｉ／ＭｉＢを出力するようになっている。
【００６２】
図２４（ａ），（ｂ）は、上記図２３（ａ），（ｂ）に示したプリデコーダＲｏｗＤｅｃ３を１２８対（図２４（ａ））有するロウデコーダＲｏｗＤｅｃ４を示している。図２４（ｂ）はそのシンボル図である。１２８対のプリデコード信号ペアＭｉ／ＭｉＢは、７つのロウアドレスＲＡ＜３：９＞のデコード信号である。消去時には消去信号ＥＲＡＳＥＢがロウレベルとなり、１２８対のプリデコード信号ペアＭｉ／ＭｉＢは全て非選択状態になる。
【００６３】
図２５（ａ），（ｂ）は、選択ワード線を駆動するロウデコーダＲｏｗＤｅｃ５を示しており、図２５（ａ）は回路図、図２５（ｂ）はそのシンボル図である。図２５（ａ）に示すように、ロウデコーダＲｏｗＤｅｃ５は、消去信号ＥＲＡＳＥ及びロウアドレスＲＡ＜０：２＞が供給されるアンドゲートＡＮＤ２と、電圧ＶＳＷｉ，ＶＢＢｉで動作するレベルシフタＬＳ２とから構成されている。そして、ロウアドレスＲＡ＜０：２＞をデコードし、上記レベルシフタＬＳから信号Ｆｉを出力するようになっている。
【００６４】
図２６（ａ），（ｂ）は、８個の上記ロウデコーダＲｏｗＤｅｃ５でロウデコーダＲｏｗＤｅｃ６を構成したブロック図及びそのシンボル図である。
【００６５】
図２７（ａ），（ｂ）は、ブロックデコーダＢｌｏｃｋＤｅｃを示しており、図２７（ａ）は回路図、図２７（ｂ）はそのシンボル図である。図２７（ａ）に示すように、ブロックデコーダ１４は、アンドゲートＡＮＤ３，ＡＮＤ４、レベルシフタＬＳ３〜ＬＳ６及びインバータＩＮＶ１などから構成されている。上記アンドゲートＡＮＤ３には、ブロックアドレスＢＡ＜０：２＞が供給され、このアンドゲートＡＮＤ３の出力信号がレベルシフタＬＳ３、レベルシフタＬＳ４及びアンドゲートＡＮＤ４の一方の入力端に供給される。上記アンドゲートＡＮＤ４の他方の入力端には、消去信号ＥＲＡＳＥ（消去信号ＥＲＡＳＥＢと逆相の信号）が供給され、このアンドゲートＡＮＤ４の出力信号がレベルシフタＬＳ５及びレベルシフタＬＳ６に供給される。
【００６６】
上記レベルシフタＬＳ３は、電圧ＶＳＷｉ，ＶＢＢｉで動作し、信号ＢＳＨを出力する。上記レベルシフタＬＳ４は、電圧ＶＳＷＣｉ，ｇｎｄで動作し、信号ＢＳＨＨを出力する。上記レベルシフタＬＳ５は、電圧ＶＳＷＣｉ，ｇｎｄで動作し、ブロックｉのセルソース線ＳＬｉを駆動する。上記レベルシフタＬＳ６は、電圧ＶＳＷｉ，ＶＢＢｉで動作し、このレベルシフタＬＳ６の出力が電圧ｇｎｄ，ＶＢＢｉで動作するインバータＩＮＶ１を介して信号ＶＢＢＢｉとして出力する。
【００６７】
すなわち、このブロックデコーダＢｌｏｃｋＤｅｃは、ブロックアドレスＢＡ＜０：２＞をデコードした異なったレベルの信号ＢＳＨ，ＢＳＨＨを出力する。また、ブロックｉの消去選択時に、このブロックｉのセルソース線ＳＬｉに電圧ＶＳＷＣｉを印加する。信号ＶＢＢＢｉは非選択ワード線電位を与えるもので、消去選択時にＶＢＢｉレベルとなる。
【００６８】
図２８（ａ），（ｂ）は、ロウデコーダＲｏｗＤｅｃ７（信号ＢＬＫＦｉの生成回路）を示しており、図２８（ａ）は回路図、図２８（ｂ）はシンボル図である。このロウデコーダＲｏｗＤｅｃ７は、電圧ＶＳＷｉ，ＶＢＢｉで動作するアンドゲートＡＮＤ５で構成され、信号Ｆｉと信号ＢＳＨとのＡＮＤ論理で信号ＢＬＫＦｉを生成する。
【００６９】
図２９（ａ），（ｂ）は、上記図２８（ａ），（ｂ）に示したロウデコーダＲｏｗＤｅｃ７を８個設けて構成したロウデコーダＲｏｗＤｅｃ８であり、図２９（ａ）はブロック図、図２９（ｂ）はそのシンボル図である。
【００７０】
図３０（ａ），（ｂ）は、ブートブロック用のブロックデコーダＢｏｏｔＢｌｏｃｋＤｅｃを示しており、図３０（ａ）は回路図、図３０（ｂ）はそのシンボル図である。図３０（ａ）に示すように、ブートブロック用のブロックデコーダＢｏｏｔＢｌｏｃｋＤｅｃは、アンドゲートＡＮＤ６，ＡＮＤ７、レベルシフタＬＳ７〜ＬＳ１０及びインバータＩＮＶ２などから構成されている。上記アンドゲートＡＮＤ６には、ロウアドレスＲＡ＜７：９＞とブロックアドレスＢＡ＜０：２＞が供給され、このアンドゲートＡＮＤ６の出力信号がレベルシフタＬＳ７、レベルシフタＬＳ８及びアンドゲートＡＮＤ７の一方の入力端に供給される。上記アンドゲートＡＮＤ７の他方の入力端には、消去信号ＥＲＡＳＥが供給され、このアンドゲートＡＮＤ７の出力信号がレベルシフタＬＳ９及びレベルシフタＬＳ１０に供給される。
【００７１】
上記レベルシフタＬＳ７は、電圧ＶＳＷｉ，ＶＢＢｉで動作し、信号ＢＳＨを出力する。上記レベルシフタＬＳ８は、電圧ＶＳＷＣｉ，ｇｎｄで動作し、信号ＢＳＨＨを出力する。上記レベルシフタＬＳ９は、電圧ＶＳＷＣｉ，ｇｎｄで動作し、セルソース線ＳＬを駆動する。上記レベルシフタＬＳ１０は、電圧ＶＳＷｉ，ＶＢＢｉで動作し、このレベルシフタＬＳ１０の出力が電圧ｇｎｄ，ＶＢＢｉで動作するインバータＩＮＶ２を介して信号ＶＢＢＢｉとして出力する。
【００７２】
上記のような構成において、ロウアドレスＲＡ＜７：９＞が全てハイレベルになるとブートブロックが選択される。８個のブートブロックＢｏｏｔＢＬＫはロウアドレスＲＡ＜７：９＞によって選択される。
【００７３】
図３１（ａ），（ｂ）は、カラムデコーダＣｏｌＤｅｃ１（信号ＢＬＫＨｉの生成回路）を示しており、図３１（ａ）は回路図、図３１（ｂ）はシンボル図である。このカラムデコーダＣｏｌＤｅｃ１は、電圧ＶＳＷＣｉ，ｇｎｄで動作するアンドゲートＡＮＤ８で構成され、信号ＢＳＨＨと信号ＨｉとのＡＮＤ論理で信号ＢＬＫＨｉを生成する。
【００７４】
図３２（ａ），（ｂ）は、カラムデコーダＣｏｌＤｅｃ２を示しており、図３２（ａ）はブロック図、図３２（ｂ）はそのシンボル図である。このカラムデコーダＣｏｌＤｅｃ２は、４個のカラムデコーダＣｏｌＤｅｃ１で構成されている。ここで、信号Ｈ＜０：３＞は、カラムアドレスＣＡ＜３：４＞のデコード信号をレベル変換したものである。
【００７５】
図３３（ａ），（ｂ）は、カラムデコーダＣｏｌＤｅｃ３の構成例を示しており、図３１（ａ）は回路図、図３１（ｂ）はシンボル図である。このカラムデコーダＣｏｌＤｅｃ３は、カラムアドレスＣＡ＜３：４＞が供給されるアンドゲートＡＮＤ９と、このアンドゲートＡＮＤ９の出力信号が供給され、電圧ＶＳＷＣｉ，ｇｎｄで動作するレベルシフタＬＳ１１で構成され、信号Ｈ＜０：３＞を生成する。
【００７６】
メインビット線ＭＢＬ０，ＭＢＬ１は、図３４（ａ），（ｂ）で示すようなカラムゲート２ｎｄＣＯＬ１で選択的に読み出し専用データ線Ｒ＿ＤＬに接続される。図３４（ａ）は回路図であり、図３４（ｂ）はそのシンボル図である。図３４（ａ）に示すように、カラムゲート２ｎｄＣＯＬ１は、電流通路の一端がメインビット線ＭＢＬ０に接続され、他端が読み出し専用データ線Ｒ＿ＤＬに接続され、ゲートに読み出しカラムゲート選択信号Ｒ＿ＢＬＫＤ０が供給されるトランジスタＲＱ０と、電流通路の一端がメインビット線ＭＢＬ１に接続され、他端が読み出し専用データ線Ｒ＿ＤＬに接続され、ゲートに読み出しカラムゲート選択信号Ｒ＿ＢＬＫＤ１が供給されるトランジスタＲＱ１とから構成されている。
【００７７】
ページ長が４ワードすなわち６４ビットの場合には、図３５（ａ）〜（ｃ）に示すように、上記図３４（ａ），（ｂ）に示したカラムゲート２ｎｄＣＯＬ１を６４個設けたカラムゲート２ｎｄＣＯＬ２でデコードが行われる。ここで、図３５（ｂ）に示すように、各ビットのカラムリダンダンシメインビット線ＲＤＭＢＬは、ゲートに信号Ｒ＿ＢＬＫＤＲＤが供給されるトランジスタＲＱ３の電流通路を介してカラムリダンダンシデータ線Ｒ＿ＲＤＤＬに接続される。
【００７８】
図３６（ａ），（ｂ）は、書込みやベリファイ時にメインビット線ＭＢＬ０〜ＭＢＬ７上の信号をデコードして選択的にオート専用データ線Ａ＿ＤＬに接続するカラムゲート２ｎｄＣＯＬ３を示すもので、図３６（ａ）は回路図、図３６（ｂ）はそのシンボル図である。図３６（ａ）に示すように、カラムゲート２ｎｄＣＯＬ３は、電流通路の一端がそれぞれメインビット線ＭＢＬ０〜ＭＢＬ７に接続され、他端がオート専用データ線Ａ＿ＤＬに接続され、ゲートに信号Ａ＿ＢＬＫＤ０〜Ａ＿ＢＬＫＤ７が供給されるトランジスタＡＱ０〜ＡＱ７から構成されている。
【００７９】
図３７（ａ）〜（ｃ）は、上記図３６（ａ），（ｂ）に示したカラムゲート２ｎｄＣＯＬ３を用いて構成したカラムゲート２ｎｄＣＯＬ４である。
【００８０】
図３８（ａ）〜（ｃ）は、１２８本のメインビット線ＭＢＬ＜０：１２７＞と１本のリダンダンシ用メインビット線ＲＤＭＢＬを、６４＋１本の読み出し用データ線と１６＋１本のオート用データ線に選択的に接続するカラムゲート２ｎｄＣＯＬ５を示している。図３８（ａ），（ｂ）はブロック図であり、図３８（ｃ）はそのシンボル図である。
【００８１】
図３９（ａ），（ｂ）は信号Ｒ＿ＪＨＨを出力するデコーダＭｃｏｌＤｅｃ１を示しており、図３９（ａ）は回路図、図３９（ｂ）はそのシンボル図である。このデコーダＭｃｏｌＤｅｃ１は、図３９（ａ）に示すように、読み出し対象バンク信号Ｒ＿ＢＡＮＫｉと読み出し用ブロックアドレス信号Ｒ＿ＢＡ＜０：２＞とが供給されるアンドゲートＡＮＤ１０と、電圧ＶＳＷＣｉ，ｇｎｄで動作するレベルシフタＬＳ１２で構成されている。よって、信号Ｒ＿ＪＨＨは、読み出し対象バンク信号Ｒ＿ＢＡＮＫｉと読み出し用ブロックアドレス信号Ｒ＿ＢＡ＜０：２＞のデコード信号で与えられる。
【００８２】
図４０（ａ），（ｂ）は、読み出しカラムゲート選択信号Ｒ＿ＢＬＫＤｉを出力するデコーダＭｃｏｌＤｅｃ２を示している。図４０（ａ）は回路図、図４０（ｂ）はそのシンボル図である。このデコーダＭｃｏｌＤｅｃ２は、電圧ＶＳＷＣｉ，ｇｎｄで動作し、上記図３９（ａ），（ｂ）に示したデコーダＭｃｏｌＤｅｃ１から出力される信号Ｒ＿ＪＨＨ、及び信号Ｒ＿ＧＤｉが供給されるアンドゲートＡＮＤ１２で構成され、読み出しカラムゲート選択信号Ｒ＿ＢＬＫＤｉを出力する。
【００８３】
図４１（ａ），（ｂ）は、上記デコーダＭｃｏｌＤｅｃ２を３個有するデコーダＭｃｏｌＤｅｃ３を示しており、図４１（ａ）はブロック図、図４１（ｂ）はそのシンボル図である。
【００８４】
同様に、図４２（ａ），（ｂ）乃至図４４（ａ），（ｂ）はそれぞれ、オート用のカラムゲート信号のデコーダＭｃｏｌＤｅｃ４，ＭｃｏｌＤｅｃ５，ＭｃｏｌＤｅｃ６をそれぞれ示している。入力信号と出力信号が異なるが、基本的には上述した図３９（ａ），（ｂ）〜図４１（ａ），（ｂ）のデコーダと同じ構成になっている。すなわち、デコーダＭｃｏｌＤｅｃ４はアンドゲートＡＮＤ１３とレベルシフタＬＳ１３で構成され、デコーダＭｃｏｌＤｅｃ５はアンドゲートＡＮＤ１４で構成される。また、デコーダＭｃｏｌＤｅｃ６は、上記デコーダＭｃｏｌＤｅｃ５を９個用いて構成される。
【００８５】
図４５（ａ），（ｂ）及び図４６（ａ），（ｂ）はそれぞれ、ブートブロックを含むバンク用のカラムゲート活性化信号のデコーダＭｃｏｌＤｅｃ１Ｂｏｏｔ，ＭｃｏｌＤｅｃ４Ｂｏｏｔを示している。デコーダＭｃｏｌＤｅｃ１Ｂｏｏｔは、図４５（ａ）に示すように、信号Ｒ＿ＭＢＬＫＢＯＯＴと信号Ｒ＿ＲＡ＜７：９＞が供給されるアンドゲートＡＮＤ１４と、信号Ｒ＿ＭＢＬＫ＜３＞と信号Ｒ＿ＢＡ＜０：２＞が供給されるアンドゲートＡＮＤ１５と、これらアンドゲートＡＮＤ１４，ＡＮＤ１５の出力信号が供給されるオアゲートＯＲ１と、電圧ＶＳＷＣｉ，ｇｎｄで動作し、上記オアゲートＯＲ１の出力信号をレベルシフトするレベルシフト回路ＬＳ１４とから構成されている。そして、このレベルシフト回路ＬＳ１４から信号Ｒ＿ＪＨＨを出力するようになっている。
【００８６】
また、デコーダＭｃｏｌＤｅｃ４Ｂｏｏｔは、図４６（ａ）に示すように、信号Ａ＿ＭＢＬＫＢＯＯＴと信号Ａ＿ＲＡ＜７：９＞が供給されるアンドゲートＡＮＤ１６と、信号Ａ＿ＭＢＬＫ＜３＞と信号Ａ＿ＢＡ＜０：２＞が供給されるアンドゲートＡＮＤ１７と、これらアンドゲートＡＮＤ１６，ＡＮＤ１７の出力信号が供給されるオアゲートＯＲ２と、電圧ＶＳＷＣｉ，ｇｎｄで動作し、上記オアゲートＯＲ２の出力信号をレベルシフトするレベルシフト回路ＬＳ１５とから構成されている。そして、このレベルシフト回路ＬＳ１５から信号Ａ＿ＪＨＨを出力するようになっている。図４５（ｂ）及び図４６（ｂ）にそれぞれのデコーダＭｃｏｌＤｅｃ１Ｂｏｏｔ，ＭｃｏｌＤｅｃ４Ｂｏｏｔのシンボル図を示す。
【００８７】
図４７（ａ），（ｂ）はそれぞれ、信号Ｒ＿ＢＬＫＤ＜０：１＞，Ｒ＿ＢＬＫＤＲＤ，Ａ＿ＢＬＫＤ＜０：７＞，Ａ＿ＢＬＫＤＲＤを出力するデコーダＭｃｏｌＤｅｃ７を示しており、図４７（ａ）は構成を示すブロック図、図４７（ｂ）はそのシンボル図である。図４７（ａ）に示すように、デコーダＭｃｏｌＤｅｃ７は、デコーダＭｃｏｌＤｅｃ１とＭｃｏｌＤｅｃ３、及びデコーダＭｃｏｌＤｅｃ４とＭｃｏｌＤｅｃ６がそれぞれ接続されて構成される。
【００８８】
図４８（ａ），（ｂ）はそれぞれ、ブートブロックを含むバンク用のカラムゲート信号を出力するデコーダＭｃｏｌＤｅｃ７Ｂｏｏｔを示しており、図４８（ａ）は構成を示すブロック図、図４８（ｂ）はそのシンボル図である。図４８（ａ）に示すように、デコーダＭｃｏｌＤｅｃ７Ｂｏｏｔは、デコーダＭｃｏｌＤｅｃ１ＢｏｏｔとＭｃｏｌＤｅｃ３、及びデコーダＭｃｏｌＤｅｃ４ＢｏｏｔとＭｃｏｌＤｅｃ６がそれぞれ接続されて構成される。
【００８９】
図４９（ａ），（ｂ）及び図５０（ａ），（ｂ）はそれぞれ、ブートブロックを含まないバンク用及びブートブロックを含むバンク用の、カラムゲート信号出力とデコーダカラムゲートの接続関係を示しており、図４９（ａ），図５０（ａ）は構成を示すブロック図、図４９（ｂ），図５０（ｂ）はそれぞれのシンボル図である。図４９（ａ）に示すように、デコーダＣｏｌＤｅｃ８は、デコーダＭｃｏｌＤｅｃ７の出力端とデコーダ２ｎｄＣＯＬ５の入力端がそれぞれ接続されて構成される。また、図５０（ａ）に示すように、デコーダＣｏｌＤｅｃ８Ｂｏｏｔは、デコーダＭｃｏｌＤｅｃ７Ｂｏｏｔの出力端とデコーダ２ｎｄＣＯＬ５の入力端がそれぞれ接続されて構成される。
【００９０】
図５１（ａ），（ｂ）、図５２（ａ），（ｂ）及び図５３はそれぞれ、カラムゲート選択信号のグローバルデコーダＣｏｌＧｌｏｂａｌＤｅｃを示しており、図５１（ａ），（ｂ）及び図５２（ａ），（ｂ）は各デコード信号を生成する回路部、図５３はグローバルデコーダＣｏｌＧｌｏｂａｌＤｅｃのシンボル図である。図５１（ａ）は信号Ｒ＿ＧＤ＜０：１＞を生成する回路部、図５１（ｂ）は信号Ｒ＿ＧＤＲＤを生成する回路部、図５２（ａ）は信号Ａ＿ＧＤ＜０：７＞を生成する回路部、図５２（ｂ）は信号Ａ＿ＧＤＲＤを生成する回路部である。いずれの回路部も、アンドゲート（ＡＮＤ１８〜ＡＮＤ２１）とレベルシフタ（ＬＳ１６〜ＬＳ１９）から構成されている。
【００９１】
図５４（ａ）〜（ｃ）及び図５５（ａ）〜（ｃ）はそれぞれ、ブートブロックを含まないバンク用及びブートブロックを含むバンク用の、グローバルカラムゲート信号出力とカラムデコーダの接続関係を示している。図５４（ａ）に示すグローバルデコーダＣｏｌＧｌｏｂａｌＤｅｃの出力信号Ｒ＿ＧＤ＜０：１＞，Ｒ＿ＧＤＲＤ，Ａ＿ＧＤ＜０：７＞，Ａ＿ＧＤＲＤは、図５４（ｂ）に示すカラムデコーダＣｏｌＤｅｃ８に供給され、このカラムデコーダＣｏｌＤｅｃ８によってメインビット線及びリダンダンシ用メインビット線ＭＢＬ０＜０：１２７＞，ＲＤＭＢＬ０，…，ＭＢＬ７＜０：１２７＞，ＲＤＭＢＬ７が駆動される。図５４（ｃ）は、上記グローバルデコーダＣｏｌＧｌｏｂａｌＤｅｃとカラムデコーダＣｏｌＤｅｃ８によって形成したデコーダＣｏｌＤｅｃ９のシンボル図である。
【００９２】
また、図５５（ａ）に示すグローバルデコーダＣｏｌＧｌｏｂａｌＤｅｃの出力信号Ｒ＿ＧＤ＜０：１＞，Ｒ＿ＧＤＲＤ，Ａ＿ＧＤ＜０：７＞，Ａ＿ＧＤＲＤは、図５５（ｂ）に示すカラムデコーダＣｏｌＤｅｃ８Ｂｏｏｔに供給され、このカラムデコーダＣｏｌＤｅｃ８によってメインビット線及びリダンダンシ用メインビット線ＭＢＬ０＜０：１２７＞，ＲＤＭＢＬ０，…，ＭＢＬ７＜０：１２７＞，ＲＤＭＢＬ７が駆動される。図５５（ｃ）は、上記グローバルデコーダＣｏｌＧｌｏｂａｌＤｅｃとカラムデコーダＣｏｌＤｅｃ８Ｂｏｏｔによって形成したデコーダＣｏｌＤｅｃ９Ｂｏｏｔのシンボル図である。
【００９３】
図５６（ａ），（ｂ）は、５１２Ｋビットのブロック構成を示しており、図５６（ａ）は構成を示すブロック図、図５６（ｂ）はシンボル図である。図５６（ａ）に示すように、ブロックＢＬＫはセルアレイＣｅｌｌＡｒｒａｙ、初段カラムゲート１ｓｔＣｏｌ３、初段カラムゲート１ｓｔＣｏｌ３用のデコーダＣｏｌＤｅｃ２、ロウデコーダＲｏｗＤｅｃ８及びブロックデコーダＢｌｏｃｋＤｅｃから構成される。
【００９４】
図５７（ａ），（ｂ）は、上記５１２Ｋビットのブロック８個からなる４Ｍビットのコア４ＭｂＣＯＲＥを示しており、図５７（ａ）は構成を示すブロック図、図５７（ｂ）はシンボル図である。これら８個のブロックは、電圧ＶＳＷＣｉ，ＶＳＷｉ，ＶＢＢｉ、及び信号Ｍｉ／ＭｉＢ，Ｆｉ，Ｈｉを共有している。そして、メインビット線ＭＢＬ＜０：１２７＞，ＭＢＬＲＤは８ブロックで独立している。
【００９５】
図５８（ａ），（ｂ）は、ブートブロックＢｏｏｔＢＬＫを示しており、図５８（ａ）は構成を示すブロック図、図５８（ｂ）はシンボル図である。ブロックＢＬＫと相違する点は、ワード線数が１／８、ＲｏｗＤｅｃ２の数が１／８、プリデコード信号ペアＭｉ／ＭｉＢを転送する信号線が１／８の１６本になっていることである。
【００９６】
図５９（ａ），（ｂ）は、８個のブートブロックＢｏｏｔＢＬＫの接続関係を示している。これら８個のブートブロックＢｏｏｔＢＬＫは電圧ＶＳＷＣｉ，ＶＳＷｉ，ＶＢＢｉ、及び信号Ｍｉ／ＭｉＢ，Ｆｉ，Ｈｉを共有する。そして、メインビット線ＭＢＬ＜０：１２７＞，ＭＢＬＲＤは８ブロックで独立している。
【００９７】
図６０はアドレスバッファの構成例をｉビットに着目して示す回路図である。このアドレスバッファは、バッファ回路ＢＡＣ１，ＢＡＣ２、クロックドインバータＣＩＮＶ１，ＣＩＮＶ２及びインバータＩＮＶ３で構成されている。信号ＢＵＳＹは書込みや消去動作実行中ハイレベルになる信号であり、オートアドレスＡ＿ＢＡ，ＲＡ，ＣＡはオート実行中アドレスパッドＡｉの変化を受け付けない。Ｒ＿ＢＡ，ＣＡ，ＲＡはリード用アドレスを示す。ブロック上位アドレスＢＡ＜３：４＞は信号ＢＵＳＹまたは信号ＲＥＡＤＥでタイミング制御されたメインブロックアドレス（main block address）ＭＢＬＫ＜０：３＞にデコードされる（本実施の形態では１６Ｍビットの容量のフラッシュメモリを例に取っている）。
【００９８】
図６１は、アドレススイッチを示す回路図である。このアドレススイッチは、アンドゲートＡＮＤ２２，ＡＮＤ２３，ＡＮＤ２４、トランスファゲートＴＧ１，ＴＧ２、インバータＩＮＶ４ａ，ＩＮＶ４ｂ及びＮチャネル型ＭＯＳトランジスタＱ４などで構成され、各４Ｍビットのコア４ＭｂＣＯＲＥまたはブートコアＢｏｏｔＣＯＲＥに対して備えられている。選択ブロックがブロックリダンダンシに置換えられていない場合、信号Ａ＿ＨＩＴＢＬＫＢまたは信号Ｒ＿ＨＩＴＢＬＫＢはハイレベルとなって、選択４ＭｂＣＯＲＥまたはＢｏｏｔＣＯＲＥのアドレスＢＡ，ＲＡ，ＣＡはオート時Ａ＿ＢＡ，ＲＡ，ＣＡ、リード時Ｒ＿ＢＡ，ＲＡ，ＣＡとなる。非選択４ＭｂＣＯＲＥまたはＢｏｏｔＣＯＲＥのアドレス信号は全てロウレベルになる。
【００９９】
図６２はバンク信号発生回路の構成例を示している。本実施の形態では２バンク構成を例に取っている。ブロックアドレスの上位４Ｍビット（ＢＡ＜３＞＝ＢＡ＜４＞＝Ｈ）は第１のバンクＢＡＮＫ１に属し、それ以外の１２Ｍビットは第２のバンクＢＡＮＫ０に属する。信号ＢＡＮＫもオート用とリード用の２つがある。
【０１００】
図６３（ａ），（ｂ）乃至図６５（ａ），（ｂ）はそれぞれ、電源スイッチＶｏｌＳＷ１，ＶｏｌＳＷ２，ＶｏｌＳＷ３を示しており、図６３（ａ）、図６４（ａ）及び図６５（ａ）は回路図、図６３（ｂ）、図６４（ｂ）及び図６５（ｂ）はそのシンボル図である。電源スイッチＶｏｌＳＷ１は、図６３（ａ）に示すように、レベルシフタＬＳ２０とＰチャネル型ＭＯＳトランジスタＱ５，Ｑ６で構成される。また、電源スイッチＶｏｌＳＷ２は、図６４（ａ）に示すように、レベルシフタＬＳ２１とＰチャネル型ＭＯＳトランジスタＱ７，Ｑ８で構成される。更に、電源スイッチＶｏｌＳＷ３は、図６５（ａ）に示すように、レベルシフタＬＳ２２とＰチャネル型ＭＯＳトランジスタＱ９，Ｑ１０で構成されている。カラム用電源ＶＳＷＣはバンク毎に、ロウ用電源ＶＳＷとＶＢＢは４Ｍｂコア４ＭｂＣＯＲＥまたはブートコアＢｏｏｔＣＯＲＥ毎に切り替えられる。
【０１０１】
図６６及び図６７はそれぞれ、ブロックリダンダンシ制御信号出力回路の構成例を示している。ここでは、リダンダンシブロックが２つの場合を例に取っている。リダンダンシアドレス記憶ヒューズデータＢＡ＿ＦＵＳＥ０＜０：４＞またはＢＡ＿ＦＵＳＥ１＜０：４＞と一致した場合に信号ＨＩＴがハイレベルに立ち上がる。この信号ＨＩＴもまたオート用とリード用の２つがある。
【０１０２】
図６８は、メインブロックアドレスを生成する回路を示しており、この回路から出力されるメインブロックアドレス信号ＭＢＬＫは４Ｍビットコア４ＭｂＣＯＲＥまたはブートコアＢｏｏｔＣＯＲＥを選択する信号となる。
【０１０３】
図６９（ａ），（ｂ）は、４Ｍビットコア４ＭｂＣＯＲＥ毎に備えられる電源スイッチ及びデコーダＶｏｌＤｅｃの構成例を示している。電源スイッチ及びデコーダＶｏｌＤｅｃは、図６９（ａ）に示すように、電源スイッチＶｏｌＳＷ２、電源スイッチＶｏｌＳＷ３、ロウデコーダＲｏｗＤｅｃ４、ロウデコーダＲｏｗＤｅｃ６、及びカラムデコーダＣｏｌＤｅｃ３から構成される。
【０１０４】
図７０（ａ），（ｂ）は、４Ｍビットコア４ＭｂＣＯＲＥと上記電源スイッチ及びデコーダＶｏｌＤｅｃからなる４Ｍビットの電源スイッチ及びデコーダ４ＭｂＣｏｒｅＶｏｌＤｅｃを示しており、図７０（ａ）は構成を示すブロック図、図７０（ｂ）はそのシンボル図である。この電源スイッチ及びデコーダ４ＭｂＣｏｒｅＶｏｌＤｅｃは、ブロックリダンダンシ選択時に、本体側アドレスは非選択、本体電源スイッチは選択状態にしてリダンダンシ選択の有無によらず電源の寄生容量の変動を抑えるようにしたものである。
【０１０５】
デコーダへの入力アドレスは、図６１に示したようにブロックリダンダンシを使っている場合（ＨＩＴＢＬＫ＝Ｈ）に全て非選択状態にされ、メモリセルには電圧は印加されない。一方、図６４及び図６５に示した電源スイッチＶｏｌＳＷ２，ＶｏｌＳＷ３は、リダンダンシ置き換えの有無によらず選択状態にされている。これは電源ＶＳＷ，ＶＢＢの寄生容量をできるだけ一定にするためになされる。すなわち、電源スイッチもリダンダンシ情報に基づいて非選択状態とした場合、リダンダンシブロックが選ばれた場合の寄生容量はブロック１つ分であるのに対して、リダンダンシが選ばれなかった場合の寄生容量はブロック８つ分であり、両者の差は比較的大きい。書き換え電圧は昇圧回路によって発生されるが、その立ち上がり時間は寄生容量に強く依存する。寄生容量がリダンダンシ選択非選択で大きく変わると立ち上がり時間も大きく変わり、その結果実効的な書き換え時間が異なってしまう。これはリダンダンシブロックか否かによって書き換え条件が変わることを意味し問題となる。
【０１０６】
一方、電源スイッチをリダンダンシ情報によらず選択状態とした場合、リダンダンシブロックが選ばれた場合の寄生容量はブロック９つ分であるのに対して、リダンダンシが選ばれなかった場合の寄生容量はブロック８つ分であり、両者の差は比較的小さい。この結果、リダンダンシブロックか否かによって書き換え条件の変化は小さく、特性上問題にはならない。
【０１０７】
従って、このような構成によれば、寄生容量の変動少ないためリダンダンシブロックのセルと本体セルの書き換え条件をほぼ同じになる。
【０１０８】
図７１（ａ），（ｂ）は、ブートコア用の電源スイッチ及びデコーダＶｏｌＤｅｃＢｏｏｔを示しており、図７１（ａ）は構成を示すブロック図、図７１（ｂ）はシンボル図である。図７１（ａ）に示すように、ブートコア用の電源スイッチ及びデコーダＶｏｌＤｅｃＢｏｏｔは、電源スイッチＶｏｌＳＷ２、電源スイッチＶｏｌＳＷ３、ブートブロック用のロウデコーダＲｏｗＤｅｃ４Ｂｏｏｔ、ロウデコーダＲｏｗＤｅｃ６、及びカラムデコーダＣｏｌＤｅｃ３から構成される。
【０１０９】
図７２（ａ），（ｂ）は、上記ブートコアＢｏｏｔＣＯＲＥと上記ブートコア用の電源スイッチ及びデコーダＶｏｌＤｅｃＢｏｏｔからなるブートコア用の電源スイッチ及びデコーダＢｏｏｔＣｏｒｅＶｏｌＤｅｃを示しており、図７２（ａ）は構成を示すブロック図、図７２（ｂ）はそのシンボル図である。ブートコア用の電源スイッチ及びデコーダＢｏｏｔＣｏｒｅＶｏｌＤｅｃは、図７２（ａ）に示すように、ブートコア用の電源スイッチ及びデコーダＶｏｌＤｅｃＢｏｏｔの出力信号がブートコアＢｏｏｔＣＯＲＥに供給されるようになっている。
【０１１０】
図７３は、バンクＢＡＮＫ０のデコーダ構成を示している。このバンクＢＡＮＫ０は、電源スイッチＶｏｌＳＷ１、４Ｍビットの電源スイッチ及びデコーダ４ＭｂＣｏｒｅＶｏｌＤｅｃ、及びデコーダＣｏｌＤｅｃ９で構成される。
【０１１１】
図７４は、上記図７３に示したバンクＢＡＮＫ０のデコーダのシンボル図である。この図７４ではバンクＢＡＮＫ０のコア構成を示している。この例では、１つの４Ｍビット部とブート部はメインビット線を共有している。
【０１１２】
図７５（ａ），（ｂ）は、上記バンクＢＡＮＫ１の電源スイッチ及びデコーダＢａｎｋ１ＣｏｒｅＶｏｌＤｅｃを示しており、図７５（ａ）は構成を示すブロック図、図７５（ｂ）はそのシンボル図である。バンクＢＡＮＫ１の電源スイッチ及びデコーダＢａｎｋ１ＣｏｒｅＶｏｌＤｅｃは、図７５（ａ）に示すように、４Ｍビットの電源スイッチ及びデコーダ４ＭｂＣｏｒｅＶｏｌＤｅｃとブートコア用の電源スイッチ及びデコーダＢｏｏｔＣｏｒｅＶｏｌＤｅｃで構成される。
【０１１３】
図７６は、バンクＢＡＮＫ１のデコーダ構成を示している。このバンクＢＡＮＫ１は、電源スイッチＶｏｌＳＷ１、電源スイッチ及びデコーダＢａｎｋ１ＣｏｒｅＶｏｌＤｅｃ、及びブート用のデコーダＣｏｌＤｅｃ９Ｂｏｏｔで構成される。
【０１１４】
図７７は、上記図７６に示したバンクＢＡＮＫ１のデコーダのシンボル図である。この図７７ではバンクＢＡＮＫ１のコア構成を示している。
【０１１５】
図７８（ａ）〜（ｃ）は、ブロックリダンダンシのカラムデコーダ部を示している。このカラムデコーダ部には、図７８（ａ）に示すグローバルデコーダＣｏｌＧｌｏｂａｌＤｅｃ、図７８（ｂ）に示すデコーダＣｏｌＤｅｃ８、及び図７８（ｃ）に示すブロックリダンダンシ用のデコーダＣｏｌＤｅｃ９ＢＬＫＲＤが含まれている。
【０１１６】
本体側には８つのブロックに対してグローバルデコーダＣｏｌＧｌｏｂａｌＤｅｃが備えられている。これに対し、リダンダンシブロックは任意のブロックとの置換えが可能になるように、５１２Ｋビットのブロックに対して設けられている。
【０１１７】
図７９（ａ），（ｂ）は、リダンダンシブロックの電源スイッチ及びデコーダＶｏｌＤｅｃとブロックＢＬＫとの接続関係を示しており、図７９（ａ）は構成を示すブロック図、図７９（ｂ）はこの接続回路ＢＬＫＲＤＶｏｌＤｅｃのシンボル図である。
【０１１８】
図８０は、リダンダンシブロックのデコーダの構成を示している。このデコーダは、図６３（ａ），（ｂ）に示した電源スイッチＶｏｌＳＷ１、図７９（ａ），（ｂ）に示したリダンダンシブロックの電源スイッチ及びデコーダＶｏｌＤｅｃとブロックＢＬＫとの接続回路ＢＬＫＲＤＶｏｌＤｅｃ、及びブロックリダンダンシ用のデコーダＣｏｌＤｅｃ９ＢＬＫＲＤから構成されている。
【０１１９】
このように、リダンダンシブロックでは、電源スイッチやロウデコーダ及びカラムデコーダは専用化されている。
【０１２０】
図８１は、図８０に示したリダンダンシブロックのデコーダＲＤＢＬＫのシンボル図を示している。
【０１２１】
図８２（ａ）〜（ｄ）は、２つのリダンダンシブロックを備えた４Ｍビット＋１２Ｍビットの２バンク構成の１６Ｍビットのフラッシュメモリコアの構成を表わすブロック図である。リード用６４＋１本とオート用１６＋１本のデータ線は２つのリダンダンシブロックと２つのバンクで共通接続されている。
【０１２２】
図８３は、上記図８２（ａ）〜（ｄ）に示した１６Ｍビットのフラッシュメモリコア１６ＭｂＣＯＲＥのシンボル図である。
【０１２３】
図８４は、カラムリダンダンシ回路の構成例を示す回路図である。ここでは、２つの置換が可能な回路を示している。オート用は全ブロックアドレスと全カラムアドレスの記憶データとの比較を行い、全てのアドレスが一致した場合に信号ＨＩＴを出力し、リード用は全ブロックアドレスとページアドレス（４ワード／ページの本実施の形態では下位２ビット以外）ＣＡ＜２：４＞の比較を行い、全てのアドレスが一致した場合に信号ＨＩＴを出力する。ページ内カラムアドレスＣＡ＜０：１＞の記憶データＣＡ＿ＦＵＳＥ＜０：１＞と置換するＩ／Ｏを示す４ビットのヒューズデータＲ＿ＩＯ＿ＦＵＳＥ＜０：３＞は、ヒットしたセットのヒューズデータが選択され、後述するセンスアンプデータマルチプレクサに送られる。
【０１２４】
図８５は、センスアンプとセンスされたデータをラッチする回路を示している。センスアンプＳＡ１の出力端には、クロックドインバータＣＩＮＶ３，ＣＩＮＶ４とインバータＩＮＶ５からなるラッチ回路が設けられ、読み出し用としてリダンダンシを含めると６５個設けられている。ラッチ信号ＬＡＴは、後述する図９９で示すタイミングで動作する信号である。
【０１２５】
図８６は、読み出し用及び書き込みベリファイ用センスアンプを示している。読み出し用センスアンプＲｅａｄ Ｓ／Ａは、１２８個のセンスアンプ回路Ｓｅｎｓｅ ａｍｐ．、１６個の電流変換回路（Current converter）及び１個のリファレンス電流変換回路（Refernce current converter）で構成される。ベリファイ用センスアンプＶｅｒｉｆｙ Ｓ／Ａは、１６個のセンスアンプ回路Ｓｅｎｓｅ ａｍｐ．及び２個の電流変換回路（Current converter）で構成される。
【０１２６】
リファレンスセル（Refernce cell）は両者で共有され、リファレンス電流変換回路によって読み出し用とベリファイ用に分けられる。リファレンス電流変換回路は８つのセンスアンプで共用され、ページモード付きフラッシュメモリであっても面積損失（Penalty）を抑えている。
【０１２７】
上記のような構成の読み出し用及び書き込みベリファイ用センスアンプを用いることにより、基準セル（Refernce cell）を読み出し用と書き込みベリファイ用で共有して基準セルのばらつきによる本体セルのベリファイマージンの劣化をなくすことができる。
【０１２８】
図８７及び図８８はそれぞれ、カラムリダンダンシのヒューズデータをラッチする回路を示している。図８７に示すラッチ回路はクロックドインバータＣＩＮＶ５，ＣＩＮＶ６とインバータＩＮＶ６からなり、図８８に示すラッチ回路はクロックドインバータＣＩＮＶ７，ＣＩＮＶ８とインバータＩＮＶ７からなる。ラッチ信号ＦＬＡＴは、後述する図９９で示すタイミングで動作する信号である。
【０１２９】
図８９は、ページ内アドレスＲ＿ＣＡ＜０：１＞とヒューズデータＲ＿ＣＡ＿ＦＳ＜０：１＞が一致したワードの出力時に、信号Ｒ＿ＩＯ＿ＦＳ＜０：３＞で指定されたＩ／Ｏデータを、信号ＳＡＯＲＤに図９０及び図９１で示すマルチプレクサで置換するための信号Ｒ＿ＨＩＴＩＯｉを生成する回路を示している。この回路は、エクスクルーシブオアゲートＥＸＯＲ、インバータＩＮＶ８及びアンドゲート２５で構成される。本実施の形態では４ワード／ページ内の１ビットのみの置換えが可能な場合を示したが、信号Ｒ＿ＣＡ＿ＦＳ＜０：１＞、Ｒ＿ＨＩＴＯ及びＳＡＯＲＤをそれぞれ２組持たせることによってページ内の２ビットの置換が可能となる。
【０１３０】
図９０に示すマルチプレクサはアンドゲートＡＮＤ２６で構成され、図９１に示すマルチプレクサはインバータＩＮＶ９、アンドゲートＡＮＤ２７〜ＡＮＤ３０、Ｎチャネル型ＭＯＳトランジスタＭＱ１〜ＭＱ５及びバッファＢＡＣ３でそれぞれ構成されている。
【０１３１】
図９２は、書込みデータを保持するデータラッチ回路の構成例を示す回路図である。このデータラッチ回路は、クロックドインバータＣＩＮＶ９，ＣＩＮＶ１０とインバータＩＮＶ１０から構成される。
【０１３２】
図９３は、書込みや消去のベリファイを行うセンスラッチ回路の構成例を示す回路図である。このセンスラッチ回路は、センスアンプＳＡ２、クロックドインバータＣＩＮＶ１１，ＣＩＮＶ１２とインバータＩＮＶ１１から構成される。
【０１３３】
図９４は、オート時のカラムリダンダンシを行う回路の構成例を示す回路図である。この回路は、Ｎチャネル型ＭＯＳトランジスタＣＱ１，ＣＱ２、インバータＩＮＶ１２及びアンドゲートＡＮＤ３１などから構成されている。
【０１３４】
図９５は、書込みデータＰＤＡＴＡｉとベリファイ結果ＰＳＡＯｉが全て一致したら書込み終了を知らせるための終了信号ＰＥＮＤを出力する回路を示す回路図である。この回路は、エクスクルーシブオアゲートＰＥＸＯＲ０〜ＰＥＸＯＲ１６とアンドゲートＡＮＤ３２とから構成される。
【０１３５】
図９６は、カラムリダンダンシ置換えがあった場合に対象Ｉ／ＯのデータをＰＤＡＴＡＲＤに転送する回路を示す回路図である。この回路は、インバータＩＮＶ１３とナンドゲートＮＡＮＤ１，ＮＡＮＤ２とから構成されている。
【０１３６】
図９７は、オート用データ線に接続した書込み負荷回路の構成例を示す回路図である。この回路は、ノアゲートＮＯＲ１、レベルシフタＬＳ２３及びＮチャネル型ＭＯＳトランジスタＰＱ１とから構成されている。そして、書込みデータＰＤＡＴＡが“１”の場合は、データ線はフローティングにされ、書込みデータＰＤＡＴＡが“０”の場合はデータ線には書き込み電圧ＶＤＤＰが印加される。
【０１３７】
図９８は、書込み動作を表わす動作波形を示すタイミングチャートである。選択されたアドレスを含むバンクは書込み選択状態となり、ワード線ＷＬとビット線ＢＬが書込みバイアス状態や書込みベリファイ状態にされる。
【０１３８】
図９９は、読み出し動作を表わす動作波形を示すタイミングチャートである。書込みや消去動作実行中にないバンクにアクセスできる。リードページアドレスＡ２−１９の切替えがあるとその遷移からアドレス遷移検出信号ＡＴＤがパルスで立つ。ページデータはセンスアンプでセンスされＡＴＤから作られるパルスＬＡＴ信号で４ワードのデータがラッチされる。ページ内アドレスＡ０−１で指定された１ワードがＩ／Ｏパッドから出力される。その後のＡ０−１のみの切替えではＡＴＤは立たず、ラッチデータをマルチプレクスされＩ／Ｏパッドからデータが出力される。
【０１３９】
下表２は各内部動作における内部電源の電圧値を示している。
【０１４０】
【表２】
読み出しワード線電圧ＶＤＤＲはどの動作状態においても同一レベルを保持する。ＶＤＤＨはリードモード以外は１０Ｖになり、選択ワード線レベルを与えるＶＳＷを発生する。ＶＤＤＰは書込み時のみ５Ｖを発生する。ＶＢＢは消去時のワード線レベルを発生するとともに、消去ベリファイ時には−２Ｖを発生する。
【０１４２】
下表３は、各動作状態における選択ブロック内の選択／非選択ワード線及びビット線のバイアス関係と非選択ブロックのそれらのバイアス関係を示している。
【０１４３】
【表３】
以上実施の形態を用いてこの発明の説明を行ったが、この発明は上記各実施の形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記各実施の形態には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば各実施の形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【０１４５】
【発明の効果】
以上説明したように、この発明によれば、複数バンクとページ読み出し機能を共に備えた不揮発性半導体メモリのデコーダ部面積オーバーヘッドを抑え、チップコストを低減することができる不揮発性半導体メモリが得られる。
【図面の簡単な説明】
【図１】この発明の第１の実施の形態に係る不揮発性半導体メモリについて説明するためのもので、要部のみを抽出して示すブロック図。
【図２】この発明の第２の実施の形態に係る不揮発性半導体メモリについて説明するためのもので、要部のみを抽出して示すブロック図。
【図３】この発明の第３の実施の形態に係る不揮発性半導体メモリについて説明するためのもので、要部のみを抽出して示すブロック図。
【図４】図３に示した回路における第１及び第２のバンクの構成例について説明するためのもので、１つのブロックの一部を抽出して示す回路図。
【図５】図３に示した回路における第１及び第２のバンクの構成例について説明するためのもので、上記読み出し用データ線または書き込み・ベリファイ用データ線に接続される上記第１及び第２のバンクのビット線を示す図。
【図６】図３に示した回路における第１及び第２のバンクの構成例について説明するためのもので、上記図４に示したブロックにおけるビット線方向に沿った断面構成図。
【図７】図３に示した回路における第１及び第２のバンクの構成例について説明するためのもので、上記図４に示したブロックにおけるワード線方向に沿った断面構成図。
【図８】図３に示した回路における第１及び第２のバンクの他の構成例について説明するためのもので、１つのブロックの一部を抽出して示す回路図。
【図９】図３に示した回路における第１及び第２のバンクの他の構成例について説明するためのもので、上記読み出し用データ線または書き込み・ベリファイ用データ線に接続される上記第１及び第２のバンクのビット線を示す図。
【図１０】図３に示した回路における第１及び第２のバンクの他の構成例について説明するためのもので、上記図８に示したブロックにおけるビット線方向に沿った断面構成図。
【図１１】図３に示した回路における第１及び第２のバンクの他の構成例について説明するためのもので、上記図８に示したブロックにおけるワード線方向に沿った断面構成図。
【図１２】この発明の第４の実施の形態に係る不揮発性半導体メモリについて説明するためのもので、要部のみを抽出して示すブロック図。
【図１３】この発明の実施の形態に係る不揮発性半導体メモリの概略構成を示すブロック図。
【図１４】２つのリダンダンシブロックを有する２バンク構成の１６Ｍビットのフラッシュメモリのレイアウトイメージを示す図。
【図１５】１層目の金属層からなるブロック内のローカルビット線を、第３層目の金属層からなるメインビット線に選択的に接続するためのカラムゲートの回路構成とそのシンボル図。
【図１６】図１５（ａ），（ｂ）に示したカラムゲートを８つ備えたカラムゲートのシンボル図。
【図１７】カラムゲートを示す図。
【図１８】５１２Ｋビットのメモリセルアレイを示す図。
【図１９】６４Ｋビットのブートブロックセルアレイを示す図。
【図２０】ワード線毎に接続されるロウデコーダを示す図。
【図２１】プリデコード信号ペアで制御されるロウデコーダを示す図。
【図２２】図２１に示したロウデコーダを１２８個有するロウデコーダを示す図。
【図２３】プリデコード信号ペアを出力するプリデコーダを示す図。
【図２４】図２３に示したプリデコーダを１２８対有するロウデコーダを示す図。
【図２５】選択ワード線を駆動するロウデコーダを示す図。
【図２６】図２５に示したロウデコーダ８個で構成したロウデコーダを示す図。
【図２７】ブロックデコーダを示す図。
【図２８】ロウデコーダ（信号ＢＬＫＦｉの生成回路）を示す図。
【図２９】図２８に示したロウデコーダを８個設けて構成したロウデコーダを示す図。
【図３０】ブートブロック用のブロックデコーダを示す図。
【図３１】カラムデコーダ（信号ＢＬＫＨｉの生成回路）を示す図。
【図３２】図３１に示したカラムデコーダ４個で構成したカラムデコーダを示す図。
【図３３】カラムデコーダの構成例を示す回路図。
【図３４】メインビット線と読み出し専用データ線を選択的に接続するカラムゲートを示す図。
【図３５】図３４に示したカラムゲートを６４個設けたカラムゲートを示す図。
【図３６】書込みやベリファイ時にメインビット線をデコードして選択的にオート専用データ線に接続するカラムゲートを示す図。
【図３７】図３６に示したカラムゲートを用いて構成したカラムゲートを示す図。
【図３８】１２８本のメインビット線と１本のリダンダンシ用メインビット線を、６４＋１本の読み出し用データ線と１６＋１本のオート用データ線に選択的に接続するカラムゲートを示す図。
【図３９】信号Ｒ＿ＪＨＨを出力するデコーダを示す図。
【図４０】読み出しカラムゲート選択信号のデコーダを示す図。
【図４１】図４０に示したデコーダを３個有するデコーダを示す図。
【図４２】オート用のカラムゲート信号のデコーダを示す図。
【図４３】オート用のカラムゲート信号のデコーダを示す図。
【図４４】オート用のカラムゲート信号のデコーダを示す図。
【図４５】ブートブロックを含むバンク用のカラムゲート活性化信号のデコーダを示す図。
【図４６】ブートブロックを含むバンク用のカラムゲート活性化信号のデコーダを示す図。
【図４７】信号Ｒ＿ＢＬＫＤ＜０：１＞，Ｒ＿ＢＬＫＤＲＤ，Ａ＿ＢＬＫＤ＜０：７＞，Ａ＿ＢＬＫＤＲＤを出力するデコーダを示す図。
【図４８】ブートブロックを含むバンク用のカラムゲート信号を出力するデコーダを示す図。
【図４９】ブートを含まないバンク用のカラムゲート信号出力とデコーダカラムゲートの接続関係を示す図。
【図５０】ブートを含むバンク用のカラムゲート信号出力とデコーダカラムゲートの接続関係を示す図。
【図５１】カラムゲート選択信号のグローバルデコーダを示す図。
【図５２】カラムゲート選択信号のグローバルデコーダを示す図。
【図５３】カラムゲート選択信号のグローバルデコーダを示す図。
【図５４】ブートを含まないバンク用のグローバルカラムゲート信号出力とカラムデコーダの接続関係を示す図。
【図５５】ブートを含むバンク用のグローバルカラムゲート信号出力とカラムデコーダの接続関係を示す図。
【図５６】５１２Ｋビットのブロック構成を示す図。
【図５７】図５６に示した５１２Ｋビットのブロック８個からなる４Ｍビットのコア４ＭｂＣＯＲＥを示す図。
【図５８】ブートブロックのブロック構成を示す図。
【図５９】８個のブートブロックの接続関係を示す図。
【図６０】アドレスバッファの構成例をｉビットに着目して示す回路図。
【図６１】アドレススイッチを示す回路図。
【図６２】バンク信号発生回路の構成例を示す図。
【図６３】電源スイッチの構成例を示す回路図。
【図６４】電源スイッチの構成例を示す回路図。
【図６５】電源スイッチの構成例を示す回路図。
【図６６】ブロックリダンダンシ制御信号出力回路の構成例を示す図。
【図６７】ブロックリダンダンシ制御信号出力回路の構成例を示す図。
【図６８】メインブロックアドレスを生成する回路を示す図。
【図６９】４Ｍｂコア毎に備えられる電源スイッチ及びデコーダの構成例を示す図。
【図７０】４Ｍｂコアと電源スイッチ及びデコーダからなる４Ｍｂの電源スイッチ及びデコーダを示す図。
【図７１】ブートコア用の電源スイッチ及びデコーダを示す図。
【図７２】ブートコアと上記ブートコア用の電源スイッチ及びデコーダからなるブートコア用の電源スイッチ及びデコーダを示す図。
【図７３】バンクＢＡＮＫ０のデコーダ構成を示す図。
【図７４】図７３に示したバンクＢＡＮＫ０のデコーダのシンボル図。
【図７５】バンクＢＡＮＫ１の電源スイッチ及びデコーダを示す図。
【図７６】バンクＢＡＮＫ１のデコーダ構成を示す図。
【図７７】図７６に示したバンクＢＡＮＫ１のデコーダのシンボル図。
【図７８】ブロックリダンダンシのカラムデコーダ部を示す図。
【図７９】リダンダンシブロックの電源スイッチ及びデコーダとブロックとの接続関係を示す図。
【図８０】リダンダンシブロックのデコーダの構成を示す図。
【図８１】図８０に示したリダンダンシブロックのデコーダのシンボル図。
【図８２】２つのリダンダンシブロックを備えた４Ｍｂ＋１２Ｍｂの２バンク構成の１６Ｍビットのフラッシュメモリコアの構成を表わすブロック図。
【図８３】図８２に示した１６Ｍビットのフラッシュメモリコアのシンボル図。
【図８４】カラムリダンダンシ回路の構成例を示す回路図。
【図８５】センスアンプとセンスされたデータをラッチする回路を示す図。
【図８６】読み出し用及び書き込みベリファイ用センスアンプを示す図。
【図８７】カラムリダンダンシのヒューズデータをラッチする回路を示す図。
【図８８】カラムリダンダンシのヒューズデータをラッチする回路を示す図。
【図８９】ページ内アドレスとヒューズデータが一致したワードの出力時に、Ｉ／Ｏデータをマルチプレクサで置換するための信号を生成する回路を示す図。
【図９０】マルチプレクサを示す回路図。
【図９１】マルチプレクサを示す回路図。
【図９２】書込みデータを保持するデータラッチ回路の構成例を示す回路図。
【図９３】書込みや消去のベリファイを行うセンスラッチ回路の構成例を示す回路図。
【図９４】オート時のカラムリダンダンシを行う回路の構成例を示す回路図。
【図９５】書込みデータとベリファイ結果が全て一致したら書込み終了を知らせるための終了信号を出力する回路を示す回路図。
【図９６】カラムリダンダンシ置換えがあった場合に対象Ｉ／ＯのデータをＰＤＡＴＡＲＤに転送する回路を示す回路図。
【図９７】オート用データ線に接続した書込み負荷回路の構成例を示す回路図。
【図９８】書込み動作を表わす動作波形を示すタイミングチャート。
【図９９】読み出し動作を表わす動作波形を示すタイミングチャート。
【図１００】従来の不揮発性半導体メモリについて説明するためのもので、フラッシュメモリにおけるメモリセルの断面図。
【図１０１】従来の不揮発性半導体メモリについて説明するためのもので、図１００に示したメモリセルトランジスタをマトリクス状に配置したメモリセルアレイの一部を抽出して示す回路図。
【図１０２】図１００に示したメモリセルトランジスタのコントロールゲート電圧とドレイン電流との関係を示す図。
【符号の説明】
１…第１のバンク（不揮発性メモリバンク）、
２…第２のバンク（不揮発性メモリバンク）、
３…読み出し用データ線、
４…書き込み・ベリファイ用データ線、
５…ビット線、
６…ビット線、
７…読み出し用センスアンプ、
８…書き込み・ベリファイ用センスアンプ、
９…書き込み回路、
１１…メモリセルアレイ、
１２…ロウデコーダ、
１３…カラムデコーダ、
１４…ブロックデコーダ、
１５…カラムゲート、
１６…センスアンプ、
１７…書き込み回路、
１８…チャージポンプ、
１９…電圧スイッチ、
２０…Ｉ／Ｏバッファ、
２１…コントローラ、
２２…コマンドレジスタ、
２３…アドレスバッファ、
ＣｅｌｌＡｒｒａｙ…セルアレイ、
ＭＣ…メモリセルトランジスタ、
ｍｅｔａｌ１…１層目の金属層、
ｍｅｔａｌ２（Ｍ２）…２層目の金属層、
ｍｅｔａｌ３（Ｍ３）…３層目の金属層、
ＷＬ０〜ＷＬ１０２３，ＷＬ０〜ＷＬ１２７…ワード線（第１のワード線）、
Ｍｉ，ＭｉＢ…プリデコード信号ペア（第２のワード線）、
Ｍ＜０：１２７＞，Ｍ＜０：１２７＞Ｂ，ＢＬＫＦｉ、ＢＬＫＦ＜０：７＞…信号（第２のワード線）、
ＬＢＬ０〜ＬＢＬ５１１…ローカルビット線（第１のビット線）、
ＭＢＬ＜０：１２７＞，ＭＢＬ０〜ＭＢＬ７＜０：１２７＞…メインビット線（第２のビット線）、
ＲｏｗＤｅｃ０，ＲｏｗＤｅｃ１…ロウデコーダ（第１のロウデコーダ）、
ＲｏｗＤｅｃ３…プリデコーダ（第２のロウデコーダ）、
ＲｏｗＤｅｃ４〜ＲｏｗＤｅｃ８…ロウデコーダ（第２のロウデコーダ）、
ＣｏｌＤｅｃ１〜ＣｏｌＤｅｃ３…カラムデコーダ（第１のカラムデコーダ）、
１ｓｔＣＯＬ１〜１ｓｔＣＯＬ３…カラムゲート（第１のカラムデコーダ）、
２ｎｄＣＯＬ１…カラムゲート（第２のカラムデコーダ）、
ＭｃｏｌＤｅｃ１，ＭｃｏｌＤｅｃ２，ＭｃｏｌＤｅｃ１Ｂｏｏｔ…カラムデコーダ（第２のカラムデコーダ）、
２ｎｄＣＯＬ３…カラムゲート（第２のカラムデコーダ）、
ＭｃｏｌＤｅｃ４，ＭｃｏｌＤｅｃ５，ＭｃｏｌＤｅｃ４Ｂｏｏｔ…カラムデコーダ（第３のカラムデコーダ）、
Ｒ＿ＤＬ，Ｒ＿ＤＬ＜０：６３＞…読み出し専用データ線（第１のデータ線）、
Ａ＿ＤＬ，Ａ＿ＤＬ＜０：１５＞…オート専用データ線（第２のデータ線）、
Ｒｅａｄ Ｓ／Ａ…読み出し用センスアンプ（第１のセンスアンプ）、
Ｖｅｒｉｆｙ Ｓ／Ａ…ベリファイ用センスアンプ（第２のセンスアンプ）、
ＲＤＬＢＬ０〜ＲＤＬＢＬ３…リダンダンシ用ローカルビット線（第１の冗長ビット線）、
ＲＤＭＢＬ…リダンダンシ用メインビット線（第２の冗長ビット線）、
Ｒ＿ＲＤＤＬ…カラムリダンダンシデータ線（第１の冗長データ線）、
Ａ＿ＲＤＤＬ…オート用リダンダンシデータ線（第２の冗長データ線）。
Claims (14)
- 第１及び第２の不揮発性メモリバンクと、
これら第１及び第２の不揮発性メモリバンク間の領域に設けられ、前記第１の不揮発性メモリバンクのビット線と前記第２の不揮発性メモリバンクのビット線にそれぞれ選択的に接続される読み出し用データ線及び書き込み・ベリファイ用データ線と、
前記読み出し用データ線に接続される読み出し用センスアンプと、
前記書き込み・ベリファイ用データ線に接続される書き込み・ベリファイ用センスアンプと、
前記書き込み・ベリファイ用データ線に接続される書き込み回路とを具備し、
前記読み出し用のデータ線及び前記読み出し用のセンスアンプはページサイズと同数であり、前記書き込み・ベリファイ用データ線、前記書き込み・ベリファイ用センスアンプ及び前記書き込み回路はページサイズよりも少ないことを特徴とする不揮発性半導体メモリ。 - 第１及び第２の不揮発性メモリバンクと、
これら第１及び第２の不揮発性メモリバンク間の領域に設けられ、前記第１の不揮発性メモリバンクのビット線と前記第２の不揮発性メモリバンクのビット線にそれぞれ選択的に接続される読み出し用データ線及び書き込み・ベリファイ用データ線と、
前記読み出し用データ線に接続される読み出し用センスアンプと、
前記書き込み・ベリファイ用データ線に接続される書き込み・ベリファイ用センスアンプと、
前記書き込み・ベリファイ用データ線に接続される書き込み回路とを具備し、
前記読み出し用のデータ線及び前記読み出し用のセンスアンプはページサイズと同数であり、前記書き込み・ベリファイ用データ線、前記書き込み・ベリファイ用センスアンプ及び前記書き込み回路はページサイズよりも少なく、
前記第１及び第２の不揮発性メモリバンク中のメモリセルトランジスタのドレイン配線は第１層目の金属層で形成され、前記読み出し用データ線及び書き込み・ベリファイ用データ線は第２層目の金属層で形成され、前記第１の不揮発性メモリバンクのビット線と前記第２の不揮発性メモリバンクのビット線はそれぞれ、第３層目の金属配線または第１層目の金属配線で形成され、前記第１及び第２の不揮発性メモリバンク中のメモリセルトランジスタのドレイン配線にそれぞれカラムゲートを介して電気的に接続され、且つ第２層目の金属層からなる配線を介して、前記読み出し用データ線と前記書き込み・ベリファイ用データ線に選択的に接続されることを特徴とする不揮発性半導体メモリ。 - 第１及び第２の不揮発性メモリバンクと、
これら第１及び第２の不揮発性メモリバンク間の領域に設けられ、前記第１の不揮発性メモリバンクのビット線と前記第２の不揮発性メモリバンクのビット線にそれぞれ選択的に接続される読み出し用データ線及び書き込み・ベリファイ用データ線と、
前記読み出し用データ線に接続される読み出し用センスアンプと、
前記書き込み・ベリファイ用データ線に接続される書き込み・ベリファイ用センスアンプと、
前記書き込み・ベリファイ用データ線に接続される書き込み回路とを具備し、
前記読み出し用のデータ線及び前記読み出し用のセンスアンプはページサイズと同数であり、前記書き込み・ベリファイ用データ線、前記書き込み・ベリファイ用センスアンプ及び前記書き込み回路はページサイズよりも少なく、
前記第１及び第２の不揮発性メモリバンク中のメモリセルトランジスタのドレイン配線は第１層目の金属層で形成され、前記読み出し用データ線及び書き込み・ベリファイ用データ線は第３層目の金属層で形成され、前記第１の不揮発性メモリバンクのビット線と前記第２の不揮発性メモリバンクのビット線はそれぞれ、第２層目の金属配線で形成され、前記第１及び第２の不揮発性メモリバンク中のメモリセルトランジスタのドレイン配線にそれぞれカラムゲートを介して電気的に接続され、且つ前記読み出し用データ線と前記書き込み・ベリファイ用データ線に選択的に接続されることを特徴とする不揮発性半導体メモリ。 - 第１及び第２の不揮発性メモリバンクと、
これら第１及び第２の不揮発性メモリバンク間の領域に設けられ、前記第１の不揮発性メモリバンクのビット線と前記第２の不揮発性メモリバンクのビット線にそれぞれ選択的に接続される読み出し用データ線及び書き込み・ベリファイ用データ線と、
前記読み出し用データ線に接続される読み出し用センスアンプと、
前記書き込み・ベリファイ用データ線に接続される書き込み・ベリファイ用センスアンプと、
前記書き込み・ベリファイ用データ線に接続される書き込み回路とを具備し、
前記第１及び第２の不揮発性メモリバンク中のメモリセルトランジスタのドレイン配線は第１層目の金属層で形成され、前記書き込み・ベリファイ用データ線は第１層目の金属層で形成され、前記読み出し用データ線は第３層目の金属層で形成され、前記第１及び第２の不揮発性メモリバンクのビット線と前記読み出し用データ線及び前記書き込み・ベリファイ用データ線とを接続する配線は第２層目の金属層で形成され、前記書き込み・ベリファイ用データ線の下に前記読み出し用データ線を配置したことを特徴とする不揮発性半導体メモリ。 - 各々が第１の不揮発性メモリ素子と、前記第１不揮発性メモリ素子に接続される第１のワード線及び第１のビット線と、前記第１ワード線に接続される第１のロウデコーダと、前記第１のビット線に接続される第１のカラムデコーダと、前記第１ロウデコーダと前記第１カラムデコーダに接続されるブロックデコーダとを有する複数の不揮発性メモリブロックがＸ方向及びＹ方向にマトリクス状配置された不揮発性メモリブロックマトリクスを備え、
更に前記第１のロウデコーダに接続される第２のワード線と、前記第１のカラムデコーダに接続される第２のビット線と、前記第２ワード線に接続される第２のロウデコーダと、前記第２ビット線に接続される第２及び第３カラムデコーダとを有する第１及び第２の不揮発性メモリバンクを有し、
前記第１の不揮発性メモリバンクの前記第２カラムデコーダと前記第２の不揮発性メモリバンクの前記第２カラムデコーダに共通接続される第１データ線と、前記第１の不揮発性メモリバンクの前記第３カラムデコーダと前記第２の不揮発性メモリバンクの前記第３カラムデコーダに共通接続される第２データ線と、前記第１データ線に接続される第１センスアンプと、前記第２データ線に接続される第２センスアンプとを具備し、
前記第１データ線及び前記第１センスアンプはページサイズと同数であり、前記第２データ線、前記第２センスアンプはページサイズよりも少ないことを特徴とする不揮発性半導体メモリ。 - 各々が第１の不揮発性メモリ素子と、第１の冗長不揮発性メモリ素子と、前記第１不揮発性メモリ素子に接続される第１のワード線及び第１のビット線と、前記第１冗長不揮発性メモリ素子に接続される前記第１のワード線及び第１の冗長ビット線と、前記第１ワード線に接続される第１のロウデコーダと、前記第１ビット線及び前記第１冗長ビット線に接続される第１のカラムデコーダと、前記第１ロウデコーダと前記第１カラムデコーダに接続されるブロックデコーダとを有する複数の不揮発性メモリブロックがＸ方向及びＹ方向にマトリクス状配置された不揮発性メモリブロックマトリクスを備え、
更に前記第１のロウデコーダに接続される第２のワード線と、前記第１のカラムデコーダに接続される第２のビット線及び第２の冗長ビット線と、前記第２ワード線に接続される第２のロウデコーダと、前記第２ビット線と前記第２冗長ビット線に接続される第２及び第３カラムデコーダとを有する第１及び第２の不揮発性メモリバンクを有し、
前記第１の不揮発性メモリバンクの前記第２カラムデコーダ及び前記第２の不揮発性メモリバンクの前記第２カラムデコーダに共通接続される第１データ線と、前記第１の不揮発性メモリバンクの前記第３カラムデコーダ及び前記第２の不揮発性メモリバンクの前記第３カラムデコーダに共通接続される第２データ線と、前記第１データ線に接続される第１センスアンプと、前記第２データ線に接続される第２センスアンプとを具備し、
前記第１データ線及び前記第１センスアンプはページサイズと同数であり、前記第２データ線、前記第２センスアンプはページサイズよりも少ないことを特徴とする不揮発性半導体メモリ。 - 前記請求項５または６に記載の不揮発性半導体メモリにおいて、前記第１センスアンプは前記不揮発性メモリセルの記憶データを読み出し、前記第２センスアンプは前記不揮発性半導体メモリセルに書き込みデータが書き込まれたか否かを確認することを特徴とする不揮発性半導体メモリ。
- 前記請求項５または６に記載の不揮発性半導体メモリにおいて、更に、第２の不揮発性メモリ素子と、第２の冗長不揮発性メモリ素子と、前記第２冗長不揮発性メモリ素子に接続される第１の冗長ワード線及び第４の冗長ビット線と、前記第１冗長ワード線に接続される第１の冗長ロウデコーダと、前記第１の冗長ビット線に接続される第１の冗長カラムデコーダと、前記第１冗長ロウデコーダと前記第１冗長カラムデコーダに接続される冗長ブロックデコーダとを有する冗長不揮発性メモリブロックを少なくとも１つ有し、
更に前記第１の冗長ロウデコーダに接続される第２の冗長ワード線と、前記第１の冗長カラムデコーダに接続される第５の冗長ビット線と、前記第２冗長ワード線に接続される第２の冗長ロウデコーダと、前記第５冗長ビット線に接続される第２冗長カラムデコーダ及び第３冗長カラムデコーダとを有し、
前記第１データ線は前記第２冗長カラムデコーダに接続され、前記第２データ線は前記第３冗長カラムデコーダに接続されることを特徴とする不揮発性半導体メモリ。 - 前記請求項５または請求項６に記載の不揮発性半導体メモリにおいて、前記第１の不揮発性メモリバンク内の前記不揮発性メモリ素子にデータを書き込み中に前記第２の不揮発性メモリバンク内の前記不揮発性メモリ素子のデータを読み出すことを特徴とする不揮発性半導体メモリ。
- 前記請求項９に記載の不揮発性半導体メモリにおいて、更に書き込むべき不揮発性メモリ素子のアドレスを保持する書き込みアドレスバッファと、アドレス入力端子に与えられたアドレスを転送する読み出しバッファとを有し、
前記書き込むべき不揮発性メモリ素子を含む不揮発性メモリバンクに入力するアドレスを前記書き込みアドレスとすることを特徴とする不揮発性半導体メモリ。 - 前記請求項９または請求項１０に記載の不揮発性半導体メモリにおいて、更に読み出しワード線電圧を発生する読み出しワード線電圧発生回路と、書き込みワード線電圧を発生する書き込みワード線電圧発生回路と、書き込みビット線電圧を発生する書き込みビット線電圧発生回路とを有し、
書き込むべき不揮発性メモリ素子を含む不揮発性メモリバンクには前記書き込みワード線電圧と書き込みビット線電圧を印加し、書き込むべき不揮発性メモリ素子を含まない不揮発性メモリバンクには前記読み出しワード線電圧を印加することを特徴とする不揮発性半導体メモリ。 - 前記請求項１１に記載の不揮発性半導体メモリにおいて、更にデータ出力バッファをＮ組有し、前記第１のセンスアンプはＮｘＭ組からなり、前記第１のセンスアンプの出力をラッチするＮｘＭ組のラッチ回路を有し、前記ＮｘＭ組のラッチデータからＮｘ１組を選択するマルチプレクサを有することを特徴とする不揮発性半導体メモリ。
- 前記請求項１１に記載の不揮発性半導体メモリにおいて、更にデータ出力バッファをＮ組有し、リダンダンシカラム数をＫとすると、前記第１のセンスアンプは（ＮｘＭ＋Ｋ）組からなり、前記第１のセンスアンプの出力をラッチする（ＮｘＭ＋Ｋ）組のラッチ回路を有し、前記（ＮｘＭ＋Ｋ）組のラッチデータからＮｘ１組を選択するマルチプレクサを有することを特徴とする不揮発性半導体メモリ。
- 前記請求項８に記載の不揮発性半導体メモリにおいて、更に、前記第１及び第２の不揮発性メモリバンク内のメモリセルのデータを書き換える際に、書き換え電圧を転送する第１の電源スイッチと、前記冗長不揮発性メモリブロック内のメモリセルのデータを書き換える際に、書き換え電圧を転送する第２の電源スイッチとを有し、前記冗長不揮発性メモリブロック内のメモリセルのデータを書き換える際に、前記第１の電源スイッチを選択状態とすることを特徴とする不揮発性半導体メモリ。
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