JPH10106287A

JPH10106287A - 欠陥救済回路を有する半導体メモリ

Info

Publication number: JPH10106287A
Application number: JP8255831A
Authority: JP
Inventors: Shinji Horiguchi; 真志堀口; Shinichi Miyatake; 伸一宮武; Tatsunori Musha; 辰紀武者; Yasuhiro Kasama; 靖裕笠間; Yoichi Matsuno; 庸一松野; Yasushi Kawase; 靖川瀬; Yoshinobu Nakagome; 儀延中込
Original assignee: Hitachi Device Engineering Co Ltd; Hitachi ULSI Engineering Corp; Hitachi Ltd; Hitachi Consumer Electronics Co Ltd
Current assignee: Hitachi ULSI Engineering Corp; Hitachi Ltd; Hitachi Consumer Electronics Co Ltd; Japan Display Inc
Priority date: 1996-09-27
Filing date: 1996-09-27
Publication date: 1998-04-24
Anticipated expiration: 2016-09-27
Also published as: JP3613622B2; KR19980024926A; US5983358A; KR100446853B1; TW364112B

Abstract

(57)【要約】【課題】メモリマット活性化のタイミングの遅れをで
きるだけ小さくすることによって高速化を達成するよう
にした欠陥救済回路を有する半導体メモリを提供するこ
と。【解決手段】不良アドレスを記憶する第１のＲＯＭ
（ROM0，ROM1）の出力を入力とし、不良の正規メモリセ
ルとそれを置換する予備メモリセルとが同一のメモリマ
ットに属するか否かを判定する判定手段（JC）と、判定
手段の出力に従ってメモリマット制御回路（MC0，MC1）
に入力される制御信号（MS0，MS1）のタイミングを変更
するタイミング調整回路（TA）とを設け、不良の正規メ
モリセルとそれを置換する予備メモリセルとが同一のメ
モリマットに属するときは、制御信号のタイミングを早
くする。本構成により、不良が比較的少ない場合は高速
品を取得できる割合が多くなる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する利用分野】本発明は半導体メモリにおけ
る欠陥救済技術に関し、特に、高速化に適した欠陥救済
回路を有する半導体メモリに関する。

【０００２】

【従来の技術】メモリセルの欠陥救済は、半導体メモリ
の歩留り向上のために従来から広く行われている手法で
ある。これは、予め半導体チップ上に予備メモリセルを
設けておき、不良メモリセルをこの予備メモリセルに置
換することによって、製品の歩留まりを向上させる手法
である。上記置換は、１本もしくは少数本のワード線あ
るいはビット線単位で行われるのが普通である。一方、
最近の半導体メモリでは、メモリセルを配置したメモリ
アレーを、メモリマットもしくはサブアレーと称する複
数個の領域に分割すること（マット分割）がしばしば行
われている。これは、信号遅延時間短縮や信号／雑音比
の確保といった回路上の要請によって行われているもの
である。マット分割された半導体メモリに上述した欠陥
救済手法を適用する場合、あるメモリマットに不良があ
れば、それを同じメモリマットの予備線で置換するのが
普通である。しかし、これでは、１つのメモリマットに
のみ多数の不良がある場合に、そのメモリマットの予備
線数が不足するという問題が生ずる。これを解決する有
効な方法が、特開昭５９−１３５７００号公報および特
開昭６０−１３０１３９号公報に開示されている。これ
らの公報に記載されたものでは、あるメモリマット内に
不良がある場合、それを他のメモリマットの予備線でも
置換できるようにする（もちろん同じメモリマットの予
備線でも置換できる）ことが提案されている。こうすれ
ば、予備線をメモリマット間で融通し合うことが可能に
なり、歩留りの向上が期待できる。

【０００３】

【発明が解決しようとする課題】上記従来技術の問題点
は、アクセス時間が増大することである。この理由を以
下に説明する。マット分割された半導体メモリでは、全
てのメモリマットが同時に活性化されるわけではなく、
同時に活性化されるメモリマットは通常１個もしくは少
数個である。活性化されるメモリマットを選ぶために、
各メモリマット毎にマット制御回路が設けられているの
が普通である。マット制御回路は、アドレス信号を受け
て、当該メモリマットを活性化するか否かを決定する。
さて、上述の欠陥救済法を用いない場合は、マット制御
回路は、アドレス信号（普通はメモリマットを選ぶため
の上位のアドレス信号）だけによって、メモリマットを
活性化するか否かを決定することができる。しかし、上
記欠陥救済法を用いている場合は、アドレス信号だけで
は決定できない。なぜならば、選択されたアドレスに欠
陥がある場合、選択すべきメモリマットが変更になる可
能性があるからである。マット制御回路は、アドレス信
号とＲＯＭ（欠陥アドレスが記憶されている）の出力と
を比較した結果が得られて初めて、当該メモリマットを
活性化すべきか否かを決定することができる。従って、
比較に要する時間の分だけメモリマット活性化のタイミ
ングを遅らせなければならない。しかも、この時間はプ
ロセスばらつきや温度、さらにはＲＯＭに書き込まれて
いる値によっても変化することがあるので、最悪の場合
でも誤動作しないように、十分マージンを見込んでおか
なければならない。さもなければ、一時的に誤ったメモ
リマットが活性化される恐れがある。特にＤＲＡＭにお
いては、一時的にせよ誤ったメモリマットが活性化され
ることは、記憶情報の破壊をもたらす可能性があるの
で、避けなければならない。

【０００４】このように、従来技術では、メモリマット
間置換を可能にしたために、活性化すべきメモリマット
が変更になる可能性が生じ、メモリマット活性化のタイ
ミングを遅らせなければならなくなった。近年、マイク
ロプロセッサの高速化や画像処理用途の拡大に伴い、主
記憶にも記憶容量のみならず高速性が要求されるように
なってきた。そのため、主記憶を構成するＤＲＡＭの需
要も、高速品の割合が多くなってきた。しかし、従来の
欠陥救済技術では、メモリマット活性化のタイミングが
障害になって、高速化することは困難であった。本発明
の目的は、上記問題点を解消し、メモリマット活性化の
タイミングの遅れをできるだけ小さくすることによって
高速化を達成するようにした欠陥救済回路を有する半導
体メモリを提供することにある。

【０００５】

【課題を解決するための手段】上記課題を解決するた
め、本発明では、不良アドレスを記憶するＲＯＭの出力
を入力とし、不良の正規メモリセルとそれを置換する予
備メモリセルとが同一のメモリマットに属するか否かを
判定する判定手段と、上記判定手段の出力に従ってメモ
リマット制御回路に入力される制御信号のタイミングを
変更するタイミング調整回路とを設ける。これにより、
不良の正規メモリセルとそれを置換する予備メモリセル
とが同一のメモリマットに属するときは、制御信号のタ
イミングを早くして、アクセス時間の短縮を図る。

【０００６】さらに具体的には、本発明は、複数の正規
メモリセルと複数の予備メモリセルとをそれぞれ含む複
数のメモリマット（M0，M1）と、上記複数のメモリマッ
トをそれぞれ制御する複数のメモリマット制御回路（MC
0，MC1）と、上記正規メモリセルのうち不良であるもの
のアドレスを記憶する第１のＲＯＭ（ROM0，ROM1）と、
上記第１のＲＯＭ（ROM0，ROM1）の出力とアドレス信号
とを比較する比較回路（AC0，AC1）と、上記比較回路の
出力に従って不良の正規メモリセルに代わって予備メモ
リセルを選択する予備選択手段（R0，R1）と、正規メモ
リセルと予備メモリセルとの置換の態様に対応した動作
モードを設定するモード設定手段（JC）と、モード設定
手段の出力に基づいてメモリマット制御回路に入力され
る制御信号（MS0，MS1）のタイミングを変更するタイミ
ング調整手段（TA）とを有することを特徴としている。
また、上記モード設定手段は、不良の正規メモリセルと
それを置換する予備メモリセルとが同一のメモリマット
に属するか否かおよび／または予備メモリセルを使用す
るか否かを判定し、その判定結果に基づいて動作モード
を設定する手段であることを特徴としている。また、上
記モード設定手段は、第１のＲＯＭ（ROM0，ROM1）の出
力を入力して、不良の正規メモリセルとそれを置換する
予備メモリセルとが同一のメモリマットに属するか否か
および／または予備メモリセルが使用されているか否か
を判定する判定回路を含むことを特徴としている。

【０００７】また、上記判定回路の入出力信号の配線
は、アドレス信号の配線よりも単位長さ当たりの抵抗値
が大きくすること、またアドレス信号の配線よりも下層
に設けられることを特徴としている。また、上記モード
設定手段は、不良の正規メモリセルとそれを置換する予
備メモリセルとが同一のメモリマットに属するか否かお
よび／または予備メモリセルを使用するか否かが予め書
き込まれた第２のＲＯＭ（ROM2）を含み、その書き込ま
れた内容に基づいて動作モードを設定する手段からなる
ことを特徴としている。

【０００８】

【発明の実施の形態】以下、本発明の実施例を図面を用
いて詳細に説明する。（実施例１）図１は、本発明をＤＲＡＭ（ダイナミック
・ランダムアクセスメモリ）のワード線の欠陥救済に適
用した例を示す図である。図中、M0およびM1はメモリマ
ット、W00，W01，W10，W11は正規のワード線、SW0およ
びSW1は予備ワード線、BT0とBB0，BT1とBB1はそれぞれ
ビット線対である。簡単のために図では省略されている
が、各ワード線とビット線対との各交点にはメモリセル
が配置されている。S0およびS1はビット線対上の信号電
圧を増幅するためのセンス回路、XD0およびXD1は正規の
ワード線を選択するためのロウデコーダ、R0およびR1は
予備ワード線選択回路、MC0およびMC1はそれぞれメモリ
マットM0およびM1を制御するためのマット制御回路、SG
0およびSG1はそれぞれマット制御回路MC0およびMC1に制
御信号（マット選択信号MS0およびMS1）を与えるための
制御信号発生回路、ROM0およびROM1は不良ワード線のア
ドレスを記憶するためのＲＯＭであり、ROM0が予備ワー
ド線SW0で置換されるべきワード線のアドレスを、ROM1
が予備ワード線SW1で置換されるべきワード線のアドレ
スをそれぞれ記憶する。ＲＯＭとしては、レーザ光また
は電気的に切断するヒューズを用いることができる。AC
0およびAC1はそれぞれ入力された内部アドレス信号BXiT
およびBXiBとROM0およびROM1に記憶されているアドレス
とを比較する比較回路である。

【０００９】次に、センス回路S0（センス回路S1も同
様）の回路構成を図２を参照して詳細に説明する。図２
において、SA0はセンスアンプであり、PチャネルMOSト
ランジスタM1，M2とNチャネルMOSトランジスタM3，M4か
ら構成されている。また、PC0はビット線対（BT0，BB
0）をプリチャージするためのプリチャージ回路であ
り、３個のNチャネルMOSトランジスタM5〜M7から構成さ
れている。YG0はビット線対（BT0，BB0）と入出力線対
（IOT0，IOB0）とを接続するための入出力ゲートであ
り、２個のNチャネルMOSトランジスタM8およびM9から構
成されている。これらのNチャネルMOSトランジスタM8〜
M9はカラムデコーダ（図示せず）の出力信号YS0によっ
て制御される。

【００１０】この実施例では、メモリマットM0内の正規
のワード線が不良である場合、それをメモリマットM0の
予備ワード線SW0で置換することも、メモリマットM1の
予備ワード線SW1で置換することもできる。前者をマッ
ト内置換、後者をマット間置換と呼ぶ。逆に、メモリマ
ットM1内の正規のワード線が不良である場合、予備ワー
ド線SW0で置換することも、予備ワード線SW1で置換する
こともできる。前者はマット間置換、後者はマット内置
換である。いずれにしても、予備ワード線SW0を用いる
場合はROM0に、予備ワード線SW1を用いる場合はROM1に
不良ワード線のアドレスを書き込んでおけばよい。

【００１１】図１に実施例として示した本発明の特徴
は、判定回路JCとタイミング調整回路TAを設けているこ
とである。判定回路JCは、ROM0およびROM1の出力を入力
とし、メモリマット間の置換の有無を判定する。すなわ
ち、ROM0にメモリマットM1の正規のワード線の不良アド
レスが書き込まれている場合またはROM1にメモリマット
M0の正規のワード線の不良アドレスが書き込まれている
場合にのみ「メモリマット間の置換あり」と判定する。
判定回路JCは、「メモリマット間の置換なし」と判定し
たときは出力信号IMRを低レベル（"0"）に、「メモリマ
ット間の置換あり」と判定したときは出力信号IMRを高
レベル（"1"）にする。

【００１２】この実施例では、予備ワード線は各メモリ
マットに１本ずつ（SW0，SW1）あるので、予備ワード線
SW0で置換される正規のワード線がメモリマットM0に属
し、かつ予備ワード線SW1で置換される正規のワード線
がメモリマットM1に属するときは、出力信号IMRを"0"
（メモリマット間の置換なし）に、その他のときは出力
信号IMRを"1"（メモリマット間の置換あり）にする。タ
イミング調整回路TAは、判定回路JCの出力信号IMRに従
ってタイミング信号XEとXIJEのタイミングを変えるため
の回路である。タイミング信号XEはメモリマット選択の
タイミングを、タイミング信号XIJEはワード線選択のタ
イミングを決定する信号であり、詳細は後述する。

【００１３】次に、本実施例の動作を図面を参照しなが
ら説明する。今、メモリマットM0の正規のワード線W01
上に不良メモリセルがある場合を考える。図３および図
４に、正規のワード線W01をメモリマットM1の予備ワー
ド線SW1で置換した場合の、ロウアドレスストローブ信
号(/RAS)の印加からワード線が立ち上がるまでの動作波
形を示す（ここで「/」は反転信号を示す。以下同
じ）。この場合は、ROM1に正規のワード線W01のアドレ
スが書き込まれている。図３は正規のワード線W00（正
常ワード線）が選択すべきワード線として指定された場
合の例であり、図４は正規のワード線W01（不良ワード
線）が選択すべきワード線として指定された場合の例で
ある。

【００１４】ロウアドレスストローブ信号(/RAS)が低レ
ベルになってＤＲＡＭが動作状態になると、外部から入
力されたアドレス信号Aiに従って、内部アドレス信号BX
iT，BXiB（i=0，1，...，n）のうち一方が高レベル、他
方が低レベルになる（内部アドレス信号BXiTおよびBXiB
は相補信号であり、入力アドレス信号Aiが"0"のときは
内部アドレス信号BXiBが高レベル、内部アドレス信号BX
iTが低レベルになる。また入力アドレス信号Aiが"1"の
ときはその逆になる。ただし、待機状態では共に高レベ
ルである）。これにより、比較回路AC0およびAC1におい
て、内部アドレス信号BXiT，BXiBとROM0の出力およびRO
M1の出力との比較が行われる。比較回路AC0およびAC1の
出力MIS0およびMIS1は、比較の結果が「不一致」のとき
低レベルから高レベルになり、逆に「一致」のときは低
レベルに留まる。正規のワード線W00（正常ワード線）
が指定された場合（図３）は出力MIS0およびMIS1が共に
高レベルになり、正規のワード線W01（不良ワード線）
が指定された場合（図４）は出力MIS0のみが高レベルに
なる。

【００１５】本例の場合はメモリマットM0の正規のワー
ド線W01（不良ワード線）をメモリマットM1の予備ワー
ド線SW1で置換するのでマット間置換があり、信号IMRは
高レベルである。このときは、タイミング調整回路TA
は、タイミング信号XEを低レベルから高レベルにする。
タイミング信号XEが高レベルになると、制御信号発生回
路SG0およびSG1は、各マットを活性化すべきか否かを判
断し、マット選択信号MS0およびMS1を発生する。図３の
場合は、メモリマットM0の正規のワード線W00（正常ワ
ード線）が指定されており、比較結果が「不一致」であ
るため、メモリマットM0が活性化される。そのため、マ
ット選択信号MS0が高レベルになる。一方、図４の場合
は、メモリマットM0の正規のワード線W01（不良ワード
線）が指定されているが、ROM1との比較結果が「一致」
であるから、メモリマットM0ではなくメモリマットM1が
活性化される。そのためマット選択信号MS1が高レベル
になる。

【００１６】次に、活性化されたメモリマットのマット
制御回路MC0またはMC1は、自メモリマットのプリチャー
ジ信号PCB0またはPCB1をオフ（低レベル）にする。図３
の場合は、メモリマットM0のプリチャージ信号PCB0が低
レベルになるが、メモリマットM1のプリチャージ信号PC
B1は高レベルに留まる。図４の場合はその逆になる。プ
リチャージ信号がオフになった後、タイミング信号XIJE
が低レベルから高レベルになる。これによりワード線が
選択される。図３の場合はメモリマットM0のプリチャー
ジ信号PCB0がオフになって正規のワード線W00が選択さ
れ、図４の場合はメモリマットM1のプリチャージ信号PC
B1がオフになって予備ワード線SW1が選択される。

【００１７】さて、マット選択信号MS0またはMS1を高レ
ベルにするのは、比較回路の出力MIS0およびMIS1が確定
した後でなければならない。その理由は、上述したこと
から明らかなように、比較結果によって活性化すべきメ
モリマットが変更になることがあるからである。そのた
め、図３および図４に示すように、タイミング信号XEの
立ち上がりを比較回路の出力MIS0またはMIS1の遷移から
時間T1だけ遅らせている。時間T1は、比較回路の出力MI
S0およびMIS1の遷移タイミングがプロセスバラツキなど
によって変動しても誤動作しないように、マージンを見
込んだ値にしておけばよい。

【００１８】図５および図６は、メモリマットM0の正規
のワード線W01（不良ワード線）を同一メモリマット上
の予備ワード線SW0で置換する場合の動作波形である。
この場合は、ROM0にメモリマットM0の正規のワード線W0
1の不良アドレスが書き込まれている。図５は正規のワ
ード線W00（正常ワード）が選択すべきワード線として
指定された場合の例であり、図６は正規のワード線W01
（不良ワード線）が指定された場合の例である。比較回
路AC0およびAC1から出力MIS0およびMIS1が出るまでの動
作は図３および図４の場合と同様である。しかし、本例
の場合は、メモリマット間の置換がないため、判定回路
JCの出力IMRは低レベルである。このときは、タイミン
グ調整回路TAはタイミング信号XEを常時高レベルにす
る。そのため、マット選択信号MS0またはMS1は、アドレ
ス信号が遷移すると直ちに立ち上がる。メモリマット間
の置換がなければ、比較結果によって活性化すべきメモ
リマットが変更になることがないので、比較回路の出力
が確定するのを待つ必要がないからである。この場合、
マット選択信号が早く立ち上がるので、タイミング信号
XIJEのタイミングを早めることができ、それによってワ
ード線選択のタイミングを早くできる。なお、タイミン
グ信号XEを常時高レベルにする代わりに、アドレス信号
の遷移と同時に立ち上がるようにしてもよい。

【００１９】図７（ａ）にタイミング調整回路TAの一実
施例を示す。同図から明らかなように、判定回路JCの出
力信号IMRが高レベルの場合（マット間の置換あり）
は、比較回路AC0の出力MIS0と比較回路AC1の出力MIS1の
論理和（OR1）を遅延回路DLY1によって遅延させた信号
が、インバータINV1とＮＡＮＤゲートNAND1を通ってタ
イミング信号XEとなる。比較回路AC0の出力MIS0と比較
回路AC1の出力MIS1の少なくとも一方は必ず低レベルか
ら高レベル（不一致）になるので、タイミング信号XEも
低レベルから高レベルになる。逆に、判定回路JCの出力
信号IMRが低レベルの場合（マット間の置換なし）は、
タイミング信号XEは常時高レベルである。一方、タイミ
ング信号XIJEはマルチプレクサMPX1の出力である。マル
チプレクサMPX1は、信号IMRが高レベルの時は遅延回路D
LY2の出力を、低レベルの時は遅延回路DLY1の出力を選
択するように構成されている。従って、信号IMRが低レ
ベルの時は、タイミング信号XIJEは遅延回路DLY2の遅延
時間分だけ早くなる。

【００２０】図７（ｂ）にタイミング調整回路TAの別の
実施例を示す。本タイミング調整回路TAでは、まず、内
部アドレス信号BXiTとBXiBをＮＡＮＤゲートNAND2に入
力する。前述したように、待機状態では内部アドレス信
号BXiTとBXiBはともに高レベルであるため、ＮＡＮＤゲ
ートNAND2の出力は低レベルを保持している。動作状態
になると、内部アドレス信号BXiTとBXiBの一方は必ず高
レベルから低レベルになるから、ＮＡＮＤゲートNAND2
の出力は低レベルから高レベルに遷移する。ＮＡＮＤゲ
ートNAND2の出力信号とそれを遅延回路DLY3によって遅
延させた信号をマルチプレクサMPX3に入力し、判定回路
の出力信号IMRによりそのうちの一方を選択して出力XE
とする。マルチプレクサMPX3は、信号IMRが高レベルの
時は遅延回路DLY3で遅延させた信号を、信号IMRが低レ
ベルの時は遅延回路DLY3で遅延させない信号，すなわち
ＮＡＮＤゲートNAND2の出力を選択してタイミング信号X
Eとしている。

【００２１】タイミング信号XIJEの発生方法も同様であ
る。すなわち、遅延回路DLY3の出力信号と該遅延回路DL
Y3の出力信号をさらに遅延回路DLY4で遅延させた信号と
をマルチプレクサMPX2に入力し、判定回路の出力信号IM
Rによりそのうちの一方を選択して出力XIJEとする。マ
ルチプレクサMPX2は、信号IMRが高レベルの時は遅延回
路DLY4で遅延させた信号を、信号IMRが低レベルの時は
遅延回路DLY4で遅延させない信号，すなわち遅延回路DL
Y3の出力を選択してタイミング信号XIJEとしている。本
実施例の回路の場合は、信号IMRが低レベル（マット置
換なし）の時には図７（ａ）のＮＡＮＤゲートNAND1を
用いた場合とは異なり、タイミング信号XEは常時高レベ
ルにならず、内部アドレス信号BXiT，BXiBの遷移とほぼ
同時に立ち上がる。

【００２２】図８（ａ）に判定回路JCの一実施例を示
す。ここでは、(n+1)ビットのアドレスのうち、最上位
の１ビットをメモリマットの選択に（"0"ならばメモリ
マットM0が、"1"ならばM1が選択される）、下位のnビッ
トをメモリマット内のワード線の選択に用いている。RO
M0，ROM1はそれぞれ(n+2)ビットの出力を有する。ROM0
の出力のうち１ビットE0はイネーブル信号であり、ROM0
に記憶されているアドレスが有効か否か、すなわちメモ
リマットM0の予備ワード線SW0を使用するか否かを示
す。イネーブル信号E0が「有効」であるときは、他の(n
+1)ビットF00〜F0nが、比較回路AC0で内部アドレス信号
と比較される。ROM1についても同様である。

【００２３】判定回路JCは、ＲＯＭ（ROM0，ROM1）の出
力のうち、イネーブル信号（E0，E1）と最上位アドレス
（F0n，F1n）とを用い、図１６に示した真理値表に従っ
てマット間置換の有無を判定し、信号IMRを出力する。R
OM0の出力についていえば（図１６（ａ）参照）、まずE
0=0（ROM0に記憶されているアドレスが無効）のとき
は、予備ワード線SW0は使用されないから、F0nの如何に
かかわらず「マット内」と判定する。E0=1，F0n=0のと
きは、予備ワード線SW0で置換される正規のワード線は
メモリマットM0内にあるので、「マット内」と判定す
る。E0=1，F0n=1のときは、予備ワード線SW0で置換され
る正規のワード線はメモリマットM1内にあるので、「マ
ット間」と判定する。図１６において、「X」はドント
ケアであることを示している。ROM1の出力についても同
様に判定するが、F1nによる判定が逆になる（図１６
（ｂ）参照）。

【００２４】最後に両方の判定結果の論理和（ＯＲ）を
とる。すなわち、少なくとも一方が「マット間」であれ
ば「マット間」（IMR=1）、両方とも「マット内」なら
ば「マット内」（IMR=0）とする。特に、E0=E1=0、すな
わち予備ワード線を全く使用しない場合（これは完全良
品であるか、もしくは予備ビット線のみで不良を修復で
きる場合である）は、「マット内」となる。

【００２５】図８（ｂ）により簡略化した判定回路JCを
示す。この回路では、上述したようなメモリマット間／
メモリマット内の判定は行わず、単に予備ワード線の使
用／不使用のみ判定する。イネーブル信号E0とE1との論
理和（ＯＲ）を出力信号IMRとしている。すなわち、予
備ワード線を全く使用しない場合のみ信号IMR=0とな
る。従って、高速化できる率は図８（ａ）の判定回路よ
りも低くなるが、判定回路の構成が簡単になるという利
点がある。

【００２６】ここで注目すべきことは、判定回路JCの入
力信号（E0，F0n，E1，F1n）も出力信号（IMR）も共に
直流信号であることである。入力信号（E0，F0n，E1，F
1n）は、ＲＯＭに一旦データが書き込まれた後は変化す
ることはない。入力信号が変化しないのだから、出力信
号IMRも変化しない。従って、これらの信号の遅延は問
題にならないので、抵抗の比較的大きい配線を用いても
さしつかえない。このことを利用すれば、チップ面積の
縮小が可能である。この具体例を次に示す。

【００２７】図９はチップ面積の縮小を可能にした信号
配線の断面図の一実施例である。内部アドレス信号BXi
T，BXiBや比較回路の出力信号MIS0，MIS1の遅延は、ア
クセス時間に大きく影響するので、抵抗の小さい最上層
のアルミニウム層を用いる。しかし上述したように、比
較的大きな抵抗を許容する判定回路の配線には、それよ
りも下層で抵抗の大きいタングステンもしくは多結晶シ
リコン層を用い、配線幅も細くする。このように配置す
れば、判定回路の入出力信号配線によるチップ面積の増
大を回避できる。これは特に、メモリマット数や予備線
数が多い場合に有効である。判定回路の入力信号線数が
多くなるからである。図１では簡単のため、メモリマッ
ト数が２個、１メモリマット当たりの予備ワード線数が
１本の場合を示したが、たとえば、メモリマット数を８
個（従ってメモリマットを選択するアドレスは３ビッ
ト）、１メモリマット当たりの予備ワード線数を２本と
すれば、判定回路の入力信号の本数は８×２×（３＋
１）＝６４本になる。

【００２８】上述したように、本実施例のＤＲＡＭのア
クセス時間は、メモリマット間置換がある場合は従来と
同じであるが、メモリマット間置換がない場合は従来よ
りも短縮される。従って、不良が比較的少ない場合は、
メモリマット内置換のみで不良を修復できる確率が高い
ので、高速品を取得できる割合が多くなる。しかも、上
述のように、タイミングの切り替えはＲＯＭに書き込ま
れている値によって自動的に行われるので、テスト工程
が従来よりも増加することはない。

【００２９】（実施例２）図１０に本発明をＤＲＡＭに
適用した第２の例を示す。この実施例では、判定回路の
代わりにROM2が設けられている。ROM2には、テスト時に
マット間置換の有無を書き込んでおく（マット間置換が
ある場合はIMR=1、ない場合はIMR=0となるように）。RO
M2としては、たとえばROM0，ROM1と同じヒューズを用い
ればよい。この実施例は、判定回路が不要であり、構成
が簡単で占有面積を小さくできるという利点がある。そ
の反面、テスト時に、不良ワード線と予備ワード線との
置換の態様を判定してＲＯＭ（ROM2）に書き込むという
工程が加わる。そのため、テスト工程の観点からは、実
施例１の方が優れている。なお、ROM2に、予備ワード線
を使用するか否かを予め書き込んでおき、予備ワード線
を使用しない場合は信号IMR=0を出力するようにするこ
ともできる。なお、本実施例２の動作は実施例１と同様
であるので説明は省略する。

【００３０】（実施例３）図１１に本発明をＤＲＡＭに
適用した第３の例を示す。本実施例の特徴は、マット間
置換の有無だけでなく、さらに予備ワード線の使用／不
使用によってもタイミングを調整していることである。
ここでは判定回路JCは、ROM0およびROM1の出力を入力し
て２つの信号IMRおよび信号XRを出力している。信号IMR
は上記実施例の場合と同様に、マット間置換の有無を示
す信号である。信号XRは、予備ワード線を使用するか否
かを示す信号であり、予備ワード線を使用する場合は高
レベル（"1"）、予備ワード線を使用しない場合（完全
良品の場合もしくは予備ビット線のみで不良を修復でき
る場合）は低レベル（"0"）になる。

【００３１】次に、本実施例の動作を説明する。予備ワ
ード線を使用する場合は、実施例１の場合と同様であ
る。すなわち、マット間置換がある場合（IMR=1）は図
３，４、マット間置換がない場合（IMR=0）は図５，６
と同様である。本実施例の特徴は、予備ワード線を全く
使用しない場合に、図５，６よりもさらに高速化される
ことである。図１２にこの時の動作波形を示す。図５，
図６の場合は、タイミング信号XIJEを立ち上げるタイミ
ングは、比較回路の出力MIS0，MIS1が確定した後でなけ
ればならなかった。その理由は、比較回路による比較結
果によって選択すべきワード線が正規のワード線から予
備ワード線に変更になる可能性があるからである。その
ため、タイミングマージンT2を設けていた。しかし、予
備ワード線を全く使用しない場合は変更の可能性がない
ため、タイミングマージンT2を設ける必要はなく、タイ
ミング信号XIJEを立ち上げるタイミングをより早くする
ことができる。これにより、ワード線選択のタイミン
グ、ひいてはアクセス時間をさらに早くすることができ
る。

【００３２】図１３に本実施例に用いるタイミング調整
回路TAの一例を示す。図７（ｂ）と同様に、内部アドレ
ス信号BXiTとBXiBをＮＡＮＤゲートNAND3に入力し、そ
の出力を遅延回路DLY5，DLY6，DLY7によって遅延させ
る。マルチプレクサMPX4は、信号XRが低レベル（予備ワ
ード線を使用しない）のときは信号IMRの如何に関わら
ず遅延回路DLY5の出力を、信号XRが高レベルで信号IMR
が低レベル（予備ワード線は使用するがマット内置換の
み）のときは遅延回路DLY6の出力を、信号XRと信号IMR
が共に高レベル（予備ワード線を使用しマット間置換あ
り）のときは遅延回路DLY7の出力をそれぞれ選択出力
し、タイミング信号XIJEとする。

【００３３】一方、タイミング信号XEは、信号IMRが高
レベルのときは、動作状態になると一定時間後低レベル
から高レベルに遷移する。すなわち、動作状態になって
内部アドレス信号の一方が高レベルから低レベルに遷移
すると、ＮＡＮＤゲートNAND3の出力が低レベルから高
レベルに遷移し、その信号は遅延回路DLY5，DLY6で遅延
された後、ＮＡＮＤゲートNAND4で反転されタイミング
信号XEとして出力される。なお、信号IMRが低レベルの
ときは、ＮＡＮＤゲートNAND4の入力の一方（信号IMR）
が低レベルであるため、その出力であるタイミング信号
XEは高レベルを維持したままである。

【００３４】図１４に本実施例に用いる判定回路JCの一
実施例を示す。信号IMRの発生方法は図８の場合と同じ
である。信号XRは、イネーブル信号E0とE1との論理和
（ＯＲ）をとることにより発生する。本実施例では、予
備ワード線を使用しない場合（信号XRが低レベル）は、
実施例１よりもさらに高速になる。従って、欠陥が全く
ない完全良品や、欠陥が比較的少なくて予備ビット線の
みで修復できるチップのアクセス時間は、予備ワード線
を使用する必要がないため、さらに短縮される。しか
も、上述のように、タイミングの切り替えはＲＯＭに書
き込まれている値によって自動的に行われるので、従来
よりもテスト工程が増加することはない。

【００３５】図１５に本発明をワード線の欠陥救済に適
用したＤＲＡＭの例を示す。図中、CHIPは本ＤＲＡＭを
搭載する半導体メモリチップを示している。REDは本発
明による欠陥救済回路であり、上述したように、ＲＯ
Ｍ，比較回路，判定回路，タイミング調整回路などが構
成要素として含まれている。TGは外部から印加されたロ
ウアドレスストローブ信号(/RAS)，カラムアドレススト
ローブ信号(/CAS)，書き込みイネーブル信号(/WE)，出
力イネーブル信号(/OE)から、メモリチップ内部で必要
な各種タイミング信号を発生するタイミング発生回路で
ある。XABはロウアドレスバッファであり、アドレス端
子Aiから外部アドレス信号を取り込んで、内部アドレス
信号BXiT，BXiBを発生する。YABはカラムアドレスバッ
ファであり、Aiから外部アドレス信号を取り込んで、内
部アドレス信号BYiT，BYiBを発生する。DINはデータ入
力バッファであり、書き込み時にデータ入出力端子DQか
らデータを取り込む。DOUTはデータ出力バッファであ
り、読み出し時にDQにデータを出力する。

【００３６】次に、このＤＲＡＭの動作を説明する。ロ
ウアドレスストローブ信号(/RAS)が低レベルになってか
らワード線が選択されるまでは、前に詳しく述べたので
ここでは省略する。ワード線が選択されると、メモリセ
ル（図示せず）からビット線に信号が読み出される。次
に、カラムアドレスストローブ信号(/CAS)が低レベルに
なると、カラムアドレスバッファYABが発生した内部ア
ドレス信号BYiT，BYiBにより、カラムデコーダYDでビッ
ト線が選択される。選択されたビット線B0は、入出力ゲ
ートYG0を介して入出力線IO0に接続される（ビット線，
入出力線は、実際は図２に示したように対線であるが、
この図では簡単のため１本の線で示した）。入出力線IO
0は、さらに、マット選択信号MS0で制御されるスイッチ
ST0を介して、共通入出力線CIOに接続される。この図で
は、メモリマットM0が活性化されたときの状態を示して
いる。すなわち、メモリマットM0側のスイッチST0がオ
ン，M1側のスイッチST1がオフになっている。読み出し
モードならば、共通入出力線CIO上のデータが、出力バ
ッファDOUTを介してDQ端子に読み出される。書き込みモ
ードならば、DQ端子に印加されたデータが、入力バッフ
ァDIN，共通入出力線CIO，スイッチST0，入出力線IO0，
入出力ゲートYG0を介してビット線B0に書き込まれる。

【００３７】以上の説明から明らかなように、入出力の
切替はマット選択信号MS0，MS1によって行われる。欠陥
救済によって活性化されるメモリマットが、例えば、メ
モリマットM0からメモリマットM1に変更になった場合
は、信号MS0ではなくMS1が高レベルになるので、データ
入力バッファDIN，データ出力バッファDOUTに接続され
る入出力線も自動的に入出力線IO0から入出力線IO1に変
更される。以上、本発明をＤＲＡＭのワード線の欠陥救
済に適用した例を詳細に示した。その理由は、この場合
が最も効果が顕著だからである。しかし、本発明は、ワ
ード線だけでなくビット線の欠陥救済にも適用できる。
さらに、ＤＲＡＭのみならず、ＳＲＡＭや不揮発メモリ
など他の半導体メモリにも適用できることは明らかであ
る。

【００３８】本発明の実施例によれば、正規メモリセル
と予備メモリセルとの置換の態様によって動作モードを
設定（モード設定手段JC）し、その動作モードによって
タイミング調整（タイミング調整手段TA）するようにし
たので、無駄時間をなくしアクセス時間の短縮が可能に
なる。また、モード設定手段で不良の正規メモリセルと
それを置換する予備メモリセルとが同一のメモリマット
に属するか否かあるいは予備メモリセルを使用するか否
かを判定し、その判定結果に基づいて動作モードを設定
するようにしたので、メモリマット間の置換がない場合
や予備メモリセルを使用しない場合にはアクセスの高速
化が可能である。また、上記判定を正規メモリセルのう
ち不良であるもののアドレスを記憶するＲＯＭ（第１の
ＲＯＭ）の内容によって自動的に行うようにしているの
で、従来よりテスト工程が増加することはない。

【００３９】また、判定回路の入出力信号は動作時に変
化することはなく抵抗値が大きくても問題がないため、
該入出力信号の配線をアドレス信号の配線よりも単位長
さ当たりの抵抗値が大きくできるのでチップ面積を小さ
くすることが可能である。さらに、アドレス信号を抵抗
の小さい最上層のアルミニウム層を用い、判定回路の入
出力信号を下層で抵抗の大きいタングステンや多結晶シ
リコン層を用い配線幅を小さくすればさらにチップ面積
を小さくでき、メモリマット数や予備線数が多くなった
ときに効果が大きい。また、不良の正規メモリセルとそ
れを置換する予備メモリセルとが同一のメモリマットに
属するか否かあるいは予備メモリセルを使用するか否か
をＲＯＭ（第２のＲＯＭ）に書き込んでおくことによ
り、上述した判定回路を不要とすることができる。

【００４０】

【発明の効果】以上説明したように、本発明によれば、
メモリマット間置換がない場合は従来よりも高速にな
り、また、欠陥が全くない完全良品や欠陥が比較的少な
くて予備ビット線のみで修復でき予備ワード線を使用す
る必要がない場合にはさらに高速になる。従って、不良
が比較的少ない場合は、高速マイクロプロセッサや画像
処理用途に適合した高速品を取得できる割合が多くな
る。

【図面の簡単な説明】

【図１】本発明の第１の実施例であるＤＲＡＭを示す図
である。

【図２】図１のＤＲＡＭのセンス回路の回路図である。

【図３】図１のＤＲＡＭの動作波形図である。

【図４】図１のＤＲＡＭの動作波形図である。

【図５】図１のＤＲＡＭの動作波形図である。

【図６】図１のＤＲＡＭの動作波形図である。

【図７】図１のＤＲＡＭのタイミング調整回路TAの回路
図である。

【図８】図１のＤＲＡＭの判定回路の回路図である。

【図９】図１のＤＲＡＭの信号配線の断面図である。

【図１０】本発明の第２の実施例であるＤＲＡＭを示す
図である。

【図１１】本発明の第３の実施例であるＤＲＡＭを示す
図である。

【図１２】図１１のＤＲＡＭの動作波形図である。

【図１３】図１１のＤＲＡＭのタイミング調整回路TAの
回路図である。

【図１４】図１１のＤＲＡＭの判定回路JCの回路図であ
る。

【図１５】本発明を適用したＤＲＡＭの全体ブロック図
である。

【図１６】図８の判定回路の真理値表である。

【符号の説明】

M0，M1…メモリマット、S0，S1…センス回路、W00，W0
1，W10，W11…正規のワード線、SW0，SW1…予備ワード
線、XD0，XD1…ロウデコーダ、R0，R1…予備ワード線選
択回路、MC0，MC1…マット制御回路、SG0，SG1…制御信
号発生回路、ROM0，ROM1…第１のＲＯＭ、ROM2…第２の
ＲＯＭ、AC0，AC1…比較回路、JC…判定回路、TA…タイ
ミング調整回路、ST0，ST1：スイッチ、TG…タイミング
発生回路、RED…欠陥救済回路

─────────────────────────────────────────────────────

【手続補正書】

【提出日】平成８年１１月２１日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】図１６

【補正方法】変更

【補正内容】

【図１６】図８の判定回路の真理値図表である。

───────────────────────────────────────────────────── フロントページの続き (72)発明者堀口真志東京都小平市上水本町五丁目20番１号株式会社日立製作所半導体事業部内 (72)発明者宮武伸一東京都小平市上水本町５丁目20番１号日立超エル・エス・アイ・エンジニアリング株式会社内 (72)発明者武者辰紀東京都小平市上水本町５丁目20番１号日立超エル・エス・アイ・エンジニアリング株式会社内 (72)発明者笠間靖裕東京都小平市上水本町五丁目20番１号株式会社日立製作所半導体事業部内 (72)発明者松野庸一東京都小平市上水本町五丁目20番１号株式会社日立製作所半導体事業部内 (72)発明者川瀬靖千葉県茂原市早野3681番地日立デバイスエンジニアリング株式会社内 (72)発明者中込儀延東京都小平市上水本町五丁目20番１号株式会社日立製作所半導体事業部内

Claims

【特許請求の範囲】

【請求項１】複数の正規メモリセルと複数の予備メモ
リセルとをそれぞれ含む複数のメモリマット（M0，M1）
と、上記複数のメモリマットをそれぞれ制御する複数のメモ
リマット制御回路（MC0，MC1）と、上記正規メモリセルのうち不良であるもののアドレスを
記憶する第１のＲＯＭ（ROM0，ROM1）と、上記第１のＲＯＭ（ROM0，ROM1）の出力とアドレス信号
とを比較する比較回路（AC0，AC1）と、上記比較回路の出力に従って不良の正規メモリセルに代
わって予備メモリセルを選択する予備選択手段（R0，R
1）と、上記正規メモリセルと上記予備メモリセルとの置換の態
様に対応した動作モードを設定するモード設定手段（J
C）と、上記モード設定手段の出力に基づいて上記メモリマット
制御回路に入力される制御信号（MS0，MS1）のタイミン
グを変更するタイミング調整手段（TA）とを有すること
を特徴とする欠陥救済回路を有する半導体メモリ。
【請求項２】前記モード設定手段は、上記不良の正規
メモリセルとそれを置換する上記予備メモリセルとが同
一のメモリマットに属するか否かを判定し、その判定結
果に基づいて動作モードを設定する手段であることを特
徴とする請求項１記載の欠陥救済回路を有する半導体メ
モリ。
【請求項３】前記モード設定手段は、予備メモリセル
を使用するか否かを判定し、その判定結果に基づいて動
作モードを設定する手段であることを特徴とする請求項
１または２記載の欠陥救済回路を有する半導体メモリ。
【請求項４】上記モード設定手段は、上記第１のＲＯ
Ｍ（ROM0，ROM1）の出力を入力して、上記不良の正規メ
モリセルとそれを置換する上記予備メモリセルとが同一
のメモリマットに属するか否かを判定する判定回路を含
むことを特徴とする請求項２記載の欠陥救済回路を有す
る半導体メモリ。
【請求項５】上記判定回路は、上記第１のＲＯＭ（RO
M0，ROM1）の出力を入力して、上記予備メモリセルが使
用されているか否かを判定する判定回路を含むことを特
徴とする請求項３記載の欠陥救済回路を有する半導体メ
モリ。
【請求項６】上記判定回路の入力信号もしくは出力信
号の配線は、上記アドレス信号の配線よりも単位長さ当
たりの抵抗値が大きいことを特徴とする請求項４または
５記載の欠陥救済回路を有する半導体メモリ。
【請求項７】上記判定回路の入力信号もしくは出力信
号の配線は、上記アドレス信号の配線よりも下層に設け
られることを特徴とする請求項６記載の欠陥救済回路を
有する半導体メモリ。
【請求項８】上記モード設定手段は、上記不良の正規
メモリセルとそれを置換する上記予備メモリセルとが同
一のメモリマットに属するか否かおよび／または予備メ
モリセルを使用するか否かが予め書き込まれた第２のＲ
ＯＭ（ROM2）を含み、その書き込まれた内容に基づいて
動作モードを設定する手段からなることを特徴とする請
求項２または３記載の欠陥救済回路を有する半導体メモ
リ。