JP2000148583A

JP2000148583A - 半導体記憶装置

Info

Publication number: JP2000148583A
Application number: JP11175459A
Authority: JP
Inventors: Kenichi Kaki; 健一柿; Kunihiro Katayama; 国弘片山; Takashi Tsunehiro; 隆司常広
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1992-06-22
Filing date: 1999-06-22
Publication date: 2000-05-30
Anticipated expiration: 2017-09-30
Also published as: JP3328605B2

Abstract

(57)【要約】【課題】読み出しに比較して書き込みが低速なフラッシ
ュメモリを用いた半導体ディスク装置において、高速な
書き込みを提供する。【解決手段】標準バス１、複数個のフラッシュメモリ
４、データを一時保持するためのライトバッファメモリ
５、プロセッサ２を有する。プロセッサ２は、データの
書き込みの制御や、コマンドやステータスの授受や解析
を行う。３１は物理アドレスを発生するアドレス制御
部、６はフラッシュメモリの書き込み電源であるＶｐｐ
発生回路、７１はメモリアドレスバスであり、７２はデ
ータバスである。プロセッサ２は、連続に書き込まれる
１ワードのデータを任意のフラッシュメモリに書き込
み、そのフラッシュメモリに次の１ワードのデータの書
き込みが可能となるまでの待ち時間の間に、アクセス可
能なフラッシュメモリに連続して書き込んでいく。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はフラッシュメモリを用い
た半導体記憶装置に関し、特にフラッシュメモリを用い
た半導体ディスク装置などに連続してデータの書き込み
をすることに関する。

【０００２】

【従来の技術】従来技術に係るコマンド制御方式で書き
込みや消去を行うフラッシュメモリの、データ書き込み
のタイミング波形を図８に示す。図中Ｖｃｃはフラッシ
ュメモリの電源電圧であり、常時＋５Ｖが印加されてい
る。Ｖｐｐは書き込み電源であり、フラッシュメモリへ
データの書き込みを行うとき電源電圧Ｖｃｃより高い電
位を印加する。アドレスはフラッシュメモリのデータの
書き込み領域をバイト単位に指定するものである。ＯＥ
はアウトプットイネーブル信号であり、フラッシュメモ
リからデータの読み出しを行う際にＬｏｗとし、その他
の時はＨｉｇｈとする。ＣＥはチップイネーブル信号で
あり、フラッシュメモリにコマンドやデータの読み出し
書き込みを行うときＬｏｗとする。また、本フラッシュ
メモリのＣＥはライトイネーブル信号も兼ねており、Ｖ
ｐｐが高電位でかつＯＥがＨｉｇｈの時ＯＥの立上りで
データが書き込まれる。Ｉ／Ｏ７およびＩ／Ｏ０〜Ｉ／
Ｏ６はデータ線である。続いて、フラッシュメモリに１
バイトのデータを書き込むときの動作を示す。まず、Ｃ
Ｅの立上りのタイミングでデータ線上のコマンドをフラ
ッシュメモリに書き込む。このコマンドはフラッシュメ
モリに１ワードのデータの書き込みの開始を知らせる、
ライトセットアップコマンドである。このコマンドの書
き込みの後、ＣＥの立上りのタイミングでデータ線上の
データをフラッシュメモリに書き込む。このコマンドと
データの書き込み時のＣＥのＬｏｗ期間は最小５０ナノ
秒である。しかし、実際にはフラッシュメモリ内部では
メモリチップへの書き込みが始まったところであり、内
部での書き込みが終了するまで次のデータは書き込むこ
とはできない。ここでフラッシュメモリの内部での書き
込みが終了するまで、数十マイクロ秒の時間が必要で有
り、コマンドと１ワードのデータの書き込みの時間に比
較してかなりの時間を要する。そして、この数十マイク
ロ秒の時間を経て、フラッシュメモリチップの内部での
書き込みが終了したことを調べる手段としてステータス
ポーリングが有る。これはＣＥとＯＥをＬｏｗにしてＩ
／Ｏ７からステータスを読み出してメモリチップ内部で
の書き込みの終了を判定する。

【０００３】

【発明が解決しようとする課題】上記技術は、複数ワー
ドのデータを連続して書き込む場合かなりの時間を要す
る。コマンドと１ワードのデータの書き込みは数十ナノ
秒から数百ナノ秒程度である。しかし、１ワードのデー
タを書き込んでからフラッシュメモリチップ内部での書
き込みが終了するまでには、数マイクロ秒から数十マイ
クロ秒の時間が必要であり、この間はフラッシュメモリ
にアクセスできない。そのため、１ワードのデータを書
き込むためのトータルの時間が読みだし時間に比較して
かなり遅い。また、複数ワードのデータを連続で書き込
む場合、書き込むワード数に比例して書き込み時間が増
大する。例えばフラッシュメモリを用いて半導体ディス
ク装置を構築した場合、数キロワードから数十キロワー
ド、あるいはそれ以上のデータが連続で書き込まれる。
そうすると、書き込まれるデータに比例して書き込み時
間が増大するため、システム全体として書き込みの転送
が遅くなる。

【０００４】本発明の目的は、データの書き込み時間を
短縮した半導体記憶装置を提供することである。

【０００５】

【課題を解決するための手段】上記問題を解決するため
に本発明は、フラッシュメモリを複数個搭載し、上記フ
ラッシュメモリにデータの記憶を行なう半導体記憶装置
において、書き込み指示を上記フラッシュメモリに送
り、書き込み指示が送られた上記フラッシュメモリが次
の書き込み指示を受付可能となるまでの間に、書き込み
が行なわれている上記フラッシュメモリとは別のフラッ
シュメモリに書き込み指示を送る制御部を有することと
したものである。

【０００６】より具体的に本発明は、例えば、複数ビッ
トを１ワードとして、ワード単位に読み出し書き込み可
能で、チップ単位あるいは複数ワード単位に電気的に消
去可能なフラッシュＥＥＰＲＯＭを複数個搭載し、上記
フラッシュメモリに連続してデータの書き込みを行なう
装置において、１ワードのデータを上記書き込み装置に
搭載された任意の前記フラッシュメモリに書き込み、書
き込みが行なわれた上記フラッシュメモリが次の１ワー
ドのデータを書き込み可能となる一定時間の間に、前記
装置に搭載された書き込みが行なわれている前記フラッ
シュメモリとは別のフラッシュメモリに１ワードのデー
タを書き込むことを特徴とする。

【０００７】

【作用】フラッシュメモリを複数個搭載し、上記フラッ
シュメモリにデータの記憶を行なう半導体記憶装置にお
いて、制御部は、書き込み指示を上記フラッシュメモリ
に送り、書き込み指示が送られた上記フラッシュメモリ
が次の書き込み指示を受付可能となるまでの間に、書き
込みが行なわれている上記フラッシュメモリとは別のフ
ラッシュメモリに書き込み指示を送る。

【０００８】

【実施例】本実施例では、連続したデータの書き込みの
場合、連続して同一のフラッシュメモリに書き込むので
なく、他のフラッシュメモリに書き込むように制御す
る。１ワードのデータをフラッシュメモリに書き込んで
から次のデータを書き込むまでに数マイクロ秒から数十
マイクロ秒の待ち時間が有る。そのため、連続して書き
込みデータが有る場合、この待ち時間の間に連続して他
のフラッシュメモリへ１ワードのデータを書き込み続け
る。そして、最初に書き込んだフラッシュメモリの待ち
時間を過ぎると、最初のフラッシュメモリからステータ
スポーリングを行ない、次の１ワードのデータを書き込
む。この様に、フラッシュメモリの待ち時間の間に他の
フラッシュメモリへの書き込みを行う。

【０００９】複数の連続したデータを書き込む用途にフ
ラッシュメモリを用いた場合、本実施例によればフラッ
シュメモリの低速の書き込みを、装置のトータルで高速
化できる。すなわち、フラッシュメモリを半導体ディス
ク装置に用いた場合、複数の連続したデータが書き込ま
れる。しかし、連続したデータの書き込みの場合、フラ
ッシュメモリへの書き込みが読み出しに比較して遅いた
め、トータルの転送速度が低下する。しかし、本実施例
によればフラッシュメモリの書き込みが低速であって
も、装置全体の書き込みの高速化を実現できる。

【００１０】以下に、本発明の一実施例を図を用いて詳
細に説明する。図１は、フラッシュメモリを用いた半導
体ディスク装置のブロック図である。図中１は、パーソ
ナルコンピュータなどの標準バスであり、このバスを介
してシステムからのコマンドやデータの授受を行う。前
記バスはこの他にもＳＣＳＩインタフェースやシステム
のローカルバスなど、補助記憶装置を必要とするシステ
ムとのプロトコルの取決めが有るものであれば特に限定
はない。４は複数個のフラッシュメモリ。５は標準バス
１から転送されたデータを一時保持するためのライトバ
ッファメモリである。フラッシュメモリは読み出しに比
較して書き込みが遅いため、標準バス１から転送されて
くる書き込みデータを一時保持し、システム側にバス権
を早く開放する。ライトバッファメモリ５は、図中では
スタティックＲＡＭで構成している。しかし、スタティ
ックＲＡＭに限らず、揮発性・不揮発性に関係なくフラ
ッシュメモリ４より高速に書き込みが可能な記憶素子で
あれば良い。また、半導体ディスク装置内に限らずシス
テム側にあるデータ記憶領域の一部を用いても良い。ラ
イトバッファメモリ５は標準的なディスクのセクタ容量
である５１２バイト単位で、複数セクタの容量を有す
る。２はプロセッサである。このプロセッサ２は、ライ
トバッファメモリ５からフラッシュメモリ４へのデータ
の書き込みの制御や、標準バスからのコマンドやステー
タスの授受や解析を行う。１１は、システムが管理する
セクタ番号である論理セクタ番号を、フラッシュメモリ
への書き込む領域のセクタ番号である物理セクタ番号に
変換する変換テーブル（始めてアクセスされる論理セク
タ番号については、プロセッサ２が変換テーブルを作成
する）を記憶しているスタティックラム（ＳＲＡＭ）で
ある。３１はフラッシュメモリ４やライトバッファメモ
リ５の実際のアドレスである物理アドレスを発生するア
ドレス制御部であり、プロセッサ２によって制御され
る。６はフラッシュメモリの書き込み電源であるＶｐｐ
を発生するＶｐｐ発生回路であり、プロセッサ２で電源
発生を制御される。７１はフラッシュメモリ４やライト
バッファメモリ５のメモリアドレスバスであり、アドレ
ス制御部３１より出力される。７２はデータバスであ
る。

【００１１】図１の構成の半導体ディスク装置におい
て、プロセッサ２が制御する書き込み動作を図２のフロ
ーチャートに示す。標準バス１から書き込みの要求かど
うかを判断し（２１）、要求がきたとき、プロセッサ２
はＶｐｐ発生回路６に対して書き込み電源Ｖｐｐの発生
を起動する（２２）。そして、プロセッサ２は標準バス
１から渡された、システムが管理するセクタ番号である
論理セクタ番号を、フラッシュメモリへの書き込む領域
のセクタ番号である物理セクタ番号に変換する（２
３）。この際、標準バス１から転送されてくる複数セク
タのデータを、それぞれセクタ単位で書き込むフラッシ
ュメモリが別チップになる様に物理セクタ番号を決定す
る。例えば、最初に転送されてくる１セクタのデータを
フラッシュメモリのチップ０に、次に転送されてくる１
セクタのデータをフラッシュメモリのチップ１に、とい
う具合にセクタ単位で割り当てる。この決定した物理セ
クタ番号を図３の示す書き込み管理テーブルに保持す
る。この書き込み管理テーブルはアドレス制御部３１に
存在する。図３では、標準バス１から転送されてくる３
セクタ分のデータをライトバッファメモリ５のブロック
１からブロック３に保持し、それぞれのブロックの１セ
クタのデータをそれぞれフラッシュメモリ４のチップ０
のセクタ３、チップ１のセクタ２、チップ２のセクタ７
へ書き込むことを示している。

【００１２】そして、書き込み管理テーブルの設定が終
了したら、標準バス１から転送されてくる３セクタのデ
ータを、書き込み管理テーブルが指定する通りライトバ
ッファメモリ５のブロック１からブロック３の３領域に
受け取る。それにより、標準バス１のアクセス権を開放
し、フラッシュメモリ４への書き込みを半導体ディスク
装置内だけで処理できるようにする（２４）。

【００１３】そして、ライトバッファメモリ５に受け取
ったデータをフラッシュメモリ４に書き込んでいく。ま
ず、プロセッサ２が書き込み管理テーブルのテーブル番
号０を選択することにより、ライトバッファメモリ５や
フラッシュメモリ４の物理アドレスがメモリアドレスバ
ス７１に出力される。よって、ライトバッファメモリ５
のブロック１から１ワードのデータを読み出し（２
６）、フラッシュメモリ４のチップ０にライトコマンド
を書き込み（２７）、ライトバッファメモリ５から読み
出した１ワードのデータをフラッシュメモリ４のチップ
０に書き込む（２８）。これで、フラッシュメモリ４の
チップ０は内部でのデータの書き込みが開始されるが、
内部での書き込みが終了するまでチップ０はデータの読
み書きができない。次のチップに書き込むデータがある
か判断し（２９）、あるときは、この間に別のメモリチ
ップへの書き込みを行なう。物理セクタへの変換の時述
べたように、連続セクタの書き込み時、セクタごとに別
のチップに割り当てられている。プロセッサ２が書き込
み管理テーブルのテーブル番号１を指定して（２５）、
ライトバッファメモリ５のブロック２から読みだした１
ワードのデータをフラッシュメモリ４のチップ１に書き
込む（２６，２７，２８）。続けて、テーブル番号２を
指定して、ライトバッファメモリ５のブロック３から読
みだした１ワードのデータをフラッシュメモリ４のチッ
プ２に書き込む（２６，２７，２８）。

【００１４】フラッシュメモリ４のチップ０、チップ
１、チップ２それぞれに１ワードのデータを書き終えた
ら（２９）、最初に書き込んだフラッシュメモリ４のチ
ップ０のステータスポーリングを行ない（３３）、フラ
ッシュメモリ４のチップ内部での書き込みが終了したか
確認する。この時も書き込みと同様に、プロセッサ２が
書き込み管理テーブルのテーブル番号０を指定すること
によって、フラッシュメモリ４のチップ０のステータス
を読みだす。ここでフラッシュメモリ４のチップ０の内
部で書き込みが終了していなければステータスポーリン
グを繰り返す。書き込みが終了していたら、書き込み管
理テーブルのテーブル０のカウンタ値をインクリメント
する（３４）。同様にして、書き込み管理テーブルに次
のテーブルがあるか判断し（３５）、あるときは、テー
ブル番号１を指定し、フラッシュメモリ４のチップ０の
次にデータの書き込みを行なったチップ１のステータス
ポーリングを行なう。そして、フラッシュメモリ４のチ
ップ１の内部での書き込みが終了していたら、その次に
データを書き込んだフラッシュメモリ４のチップ２のス
テータスポーリングを行なう（３３）。書き込みを行な
ったフラッシュメモリ４のすべてのチップが、内部での
書き込みを終了していたら、書き込みシーケンスの最初
に戻る。

【００１５】ここで、カウンタが５１２バイトに達して
いるか判断し、達していたら、バッファメモリ５からフ
ラッシュメモリ４への全てのデータの書き込みが終了し
たことになる。カウンタがまだ５１２バイト以下の場
合、前記の書き込み方式で続けて５１２バイトの書き込
みが終了するまで繰り返す。そして、ライトバッファメ
モリ５からフラッシュメモリ４への全てのデータの書き
込みが終了したら、プロセッサ２はＶｐｐ発生回路６に
対して書き込み電源Ｖｐｐの発生を停止させる（３
７）。

【００１６】前記実施例でも明らかな様に３セクタのデ
ータをほぼ１セクタの書き込み時間でフラッシュメモリ
への書き込みが行なえる。本実施例では３セクタの書き
込みの例を示したが、これは、３セクタより多くのセク
タのデータの書き込みも同様であることは明らかであ
る。

【００１７】また前記実施例は、セクタ単位で書き込む
フラッシュメモリを別チップに割り当てたが、セクタ内
の５１２バイトを複数のブロックに分割する方法も有
る。その分割したブロック単位で異なるフラッシュメモ
リに書き込みを割り当てる。例えば５１２バイトを３２
バイト単位として１６ブロックに分割する。そして、１
ブロックから１６ブロックを、それぞれフラッシュメモ
リの異なるチップに書き込む。これは３２バイト単位と
したが、１６バイトや６４バイトなど任意のバイト単位
で良い。

【００１８】また、前記実施例はライトコマンドと１ワ
ードのデータを書き込んでから、次の１ワードのデータ
の書き込みまで一定の待ち時間があるフラッシュメモリ
を示した。しかし、ページ書き込みのできるフラッシュ
メモリ、即ちページライトコマンドを書き込んでから、
複数ワードのデータを連続に書き込むことができ、複数
ワードのデータを書き込んでからフラッシュメモリ内部
でメモリチップへの書き込みが終了するまでに一定の待
ち時間があるフラッシュメモリも、前記実施例と同様に
して、ページ単位でデータを書き込んでからステータス
ポーリングまでの時間に、データを書き込んだフラッシ
ュメモリチップとは別のフラッシュメモリチップへのデ
ータの書き込みを行なう。

【００１９】また、フラッシュメモリ４へのデータの書
き込みだけでなく、消去についても同様のことがいえ
る。フラッシュメモリ４はチップ単位あるいは複数ワー
ドを一単位としたブロック単位で消去する。その消去方
法は、フラッシュメモリ４に消去するブロックを示すア
ドレスの指定と同時に消去コマンドを書き込むことで、
フラッシュメモリ４内部での消去処理を起動する。そし
て、フラッシュメモリ４内部での消去が終了するまで一
定時間の待ち時間となる。その間は消去処理を行なって
いるフラッシュメモリ４へはステータスポーリング以外
のアクセスはできない。そして、一定時間が経った後ス
テータスポーリングにより内部での消去の終了が確認さ
れたら、次のフラッシュメモリの消去に移る。この一定
時間の間に、消去を実行しているフラッシュメモリとは
別のフラッシュメモリに消去コマンドを書き込み、複数
のフラッシュメモリの消去を同時に行なうことにより、
半導体ディスク装置全体での消去の高速化を実現する。

【００２０】図１の構成の半導体ディスク装置におい
て、プロセッサ２が制御する消去動作を図４のフローチ
ャートに示す。フラッシュメモリ４の消去時にも書き込
み電源Ｖｐｐを印加する必要が有るため、プロセッサ２
はＶｐｐ発生回路６に対して書き込み電源Ｖｐｐの発生
を起動する（４１）。そして、プロセッサ２は消去する
フラッシュメモリ４の物理セクタ番号を図３の書き込み
管理テーブルに設定する（４２）。この時、消去する領
域が別のメモリチップになるように設定する。本実施例
ではフラッシュメモリ４の消去単位が１セクタである場
合について述べる。書き込み管理テーブルに消去するセ
クタの設定を行なった後、書き込み管理テーブルの指定
を更新しながら（４３）、テーブルの差し示すフラッシ
ュメモリ４のそれぞれのチップに消去コマンドを書き込
む（４４）。次消去領域があるか判断し（４５）、消去
コマンドの書き込みがすべて終了したら、テーブル指定
を更新し（４６）、最初に消去コマンドを書き込んだメ
モリチップからステータスポーリングを行ない（４
７）、フラッシュメモリ４内部での消去処理が終了した
かを確認する。そして次テーブル指定の有無を判断し
（４８）、全てのフラッシュメモリの消去処理が終了し
たら、プロセッサ２はＶｐｐ発生回路６に対して書き込
み電源Ｖｐｐの発生を停止させる（４９）。

【００２１】上記実施例は、１セクタ単位での消去を行
なうフラッシュメモリについて述べた。しかし、フラッ
シュメモリによって、消去単位が違う。よって、フラッ
シュメモリの消去単位の違いにより書き込み管理テーブ
ルの設定方法を違える。フラッシュメモリがチップ単位
での消去の場合、書き込み管理テーブルのフラッシュメ
モリのチップ番号の欄だけの設定で良い。また、複数ワ
ード単位で消去を行なうフラッシュメモリの場合は、書
き込み管理テーブルのフラッシュメモリのチップ番号と
セクタ番号の２つの欄のセットとなる。しかし、複数ワ
ード単位で消去を行なうフラッシュメモリであっても、
１セクタ単位での消去とは限らない。フラッシュメモリ
が複数セクタの容量を１ブロックとして消去する場合、
書き込み管理テーブルのフラッシュメモリのセクタ番号
の欄の設定を行なうことで複数セクタの消去となる。

【００２２】前記実施例では、書き込みや消去時など書
き込み電源Ｖｐｐが必要な場合、全てのフラッシュメモ
リ４に書き込み電源Ｖｐｐを印加している。しかし、書
き込み電源Ｖｐｐを書き込みを行なうフラッシュメモリ
にのみ印加する方法も有る。その実施例である半導体デ
ィスク装置のブロック図を図５に示す。図中６１はＶｐ
ｐ発生回路６からフラッシュメモリ４へ書き込み電源Ｖ
ｐｐの印加をオンオフするスイッチ部であり、プロセッ
サ２で制御され、複数の書き込み電源Ｖｐｐの出力の選
択が可能である。その他は図１と同じ構成である。標準
バス１から書き込みの要求がきたとき、プロセッサ２は
Ｖｐｐ発生回路６に対して書き込み電源Ｖｐｐの発生を
起動する。その後、論理セクタ番号を物理セクタ番号に
変換し、物理セクタ番号を図２の書き込み管理テーブル
に保持する。この時、書き込みを行なう複数あるいは一
つのフラッシュメモリ４への書き込み電源Ｖｐｐを、Ｖ
ｐｐスイッチ部６１の指定によってそれぞれ印加してや
る。この書き込み電源ＶｐｐのＶｐｐスイッチ部６１の
指定による印加は、書き込み時だけでなく、消去などフ
ラッシュメモリ４が書き込み電源Ｖｐｐを必要とする場
合に行なうのは明らかである。

【００２３】また、前記実施例は、書き込みや消去時に
電源電圧とは異なる電圧値の書き込み電源Ｖｐｐが必要
であるフラッシュメモリについて述べた。しかし、単一
電源のフラッシュメモリ、要するに書き込み電源Ｖｐｐ
が必要の無いフラッシュメモリを搭載した半導体ディス
ク装置のブロック図を図６に示す。構成は図１と同じで
あるが、Ｖｐｐ発生回路６を搭載する必要が無い。ま
た、図２の書き込みフローチャートや、図４の消去のフ
ローチャートで書き込み電源のオンオフ処理が必要無く
なるのは明らかである。

【００２４】また、前記実施例では、書き込むフラッシ
ュメモリのチップの選択をチップイネーブル信号ＣＥで
行なっている。しかし、チップイネーブル信号ＣＥでな
くライトイネーブル信号ＷＥで書き込むフラッシュメモ
リの選択を制御する方法が有る。その時の半導体ディス
ク措置のブロック図を図７に示す。図中３２は書き込み
を行なうフラッシュメモリ４へのライトイネーブル信号
ＷＥを選択的にフラッシュメモリ４に与える、ＷＥ選択
部である。その他は図１と同じ構成である。ＷＥ選択部
３２は書き込みが発生したフラッシュメモリに対しての
みライトイネーブル信号を有効にする。プロセッサ２が
行なう書き込みの制御は、図２のフローチャートが示す
動作と同じとなる。

【００２５】また、フラッシュメモリ４にはライトイネ
ーブル信号ＷＥが無いものが有る。このフラッシュメモ
リにデータを書き込む場合には、チップイネーブル信号
ＣＥと、書き込み電源Ｖｐｐの制御により書き込みを制
御する。このようなフラッシュメモリであっても、本発
明を用い、書き込みや消去の高速化が図れる。

【００２６】以上の説明から明らかなように、本発明に
よれば、大量の書き込みデータが有る補助記憶装置等
に、読み出しに比較して書き込みが低速なフラッシュメ
モリを用いても、装置全体での書き込みを高速に行なえ
るという効果が有る。特に、連続した大量のデータの書
き込みが有る場合に効果が大きい。また、複数領域同時
の消去に関しても高速に消去できる。

【００２７】

【発明の効果】本発明は、以上のように構成されている
ために、データの書き込み時間を短縮した半導体記憶装
置を提供できる。

【図面の簡単な説明】

【図１】本発明の動作を行なう一実施例の半導体ディス
ク装置のブロック図。

【図２】本発明の書き込み動作を示すフローチャート。

【図３】本発明の動作で用いる、書き込み管理テーブ
ル。

【図４】本発明の消去動作を示すフローチャート。

【図５】本発明の動作を行なう一実施例の半導体ディス
ク装置のブロック図。

【図６】本発明の動作を行なう一実施例の半導体ディス
ク装置のブロック図。

【図７】本発明の動作を行なう一実施例の半導体ディス
ク装置のブロック図。

【図８】フラッシュメモリの１ワードの書き込みタイミ
ング波形の説明図。

【符号の説明】

１・・・標準バス２・・・プロセッサ３１・・・アドレス制御部３２・・・ＷＥ選択部４・・・フラッシュメモリ５・・・ライトバッファメモリ６・・・Ｖｐｐ発生回路６１・・・Ｖｐｐスイッチ部７１・・・アドレスバス７２・・・データバス

───────────────────────────────────────────────────── フロントページの続き (72)発明者常広隆司神奈川県横浜市戸塚区吉田町292番地株式会社日立製作所マイクロエレクトロニクス機器開発研究所内

Claims

【特許請求の範囲】

【請求項１】システムバスに接続され、該システムバス
から標準ディスクのコマンドおよびセクタデータを受け
付けるバスインターフェースと、前記セクタデータを記憶する複数の不揮発性半導体メモ
リチップと、前記複数の不揮発性半導体メモリチップと接続され、前
記セクタデータを、システム側から前記バスインターフ
ェースを介して転送されてきた前記複数の不揮発性メモ
リチップに書込まれるべき書込みデータとして保持す
る、バッファメモリと、前記バスインターフェース、前記複数の不揮発性半導体
メモリチップ、および前記バッファメモリと接続された
制御部とを有することを特徴とする半導体記憶装置。