JP2000306389A - 不揮発性半導体メモリを用いた記憶装置 - Google Patents
不揮発性半導体メモリを用いた記憶装置Info
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Abstract
(57)【要約】
【課題】フラッシュメモリなどの不揮発性半導体メモリ
を用いた記憶装置において、セクタリード・コマンドに
対し、高速な記憶装置を提供する。 【解決手段】ホストコンピュータ２が読み出さないセク
タデータもデータバッファ１３に格納する。続けて、ホ
ストコンピュータ２がセクタデータの読み出しを行う
と、既にデータバッファ１３にセクタデータが格納され
ているので、フラッシュメモリ１７からのデータ転送時
間を短縮でき、高速なセクタリードを提供できる。
を用いた記憶装置において、セクタリード・コマンドに
対し、高速な記憶装置を提供する。 【解決手段】ホストコンピュータ２が読み出さないセク
タデータもデータバッファ１３に格納する。続けて、ホ
ストコンピュータ２がセクタデータの読み出しを行う
と、既にデータバッファ１３にセクタデータが格納され
ているので、フラッシュメモリ１７からのデータ転送時
間を短縮でき、高速なセクタリードを提供できる。
Description
【０００１】
【発明の属する技術分野】本発明は、不揮発性半導体メ
モリを記憶媒体として用いた記憶装置に係り、特に、セ
クタデータ読み出しの高速化を図った記憶装置に関す
る。
モリを記憶媒体として用いた記憶装置に係り、特に、セ
クタデータ読み出しの高速化を図った記憶装置に関す
る。
【０００２】
【従来の技術】不揮発性半導体メモリを用いた記憶装置
として、フラッシュメモリを用いた記憶装置がある。こ
の従来例として、特開平５−２７９２４号公報に示され
る「半導体メモリを用いた外部記憶システム及びその制
御方法」がある。従来の記憶装置では、ホストコンピュ
ータが書き込んだコマンドおよびこのコマンドと一緒に
ホストコンピュータが書き込むセクタアドレスを基に、
セクタデータの書き込みや読み出し等を行っている。
として、フラッシュメモリを用いた記憶装置がある。こ
の従来例として、特開平５−２７９２４号公報に示され
る「半導体メモリを用いた外部記憶システム及びその制
御方法」がある。従来の記憶装置では、ホストコンピュ
ータが書き込んだコマンドおよびこのコマンドと一緒に
ホストコンピュータが書き込むセクタアドレスを基に、
セクタデータの書き込みや読み出し等を行っている。
【０００３】また、記憶装置にセクタデータを格納する
パーソナルコンピュータなどのホストコンピュータは、
連続したセクタデータを読み出すときに、複数のセクタ
リード・コマンドに分割する。例えば、６４Ｋバイト
（１２８セクタ）単位にセクタデータを読み出すホスト
コンピュータが１２８Ｋバイト（２５６セクタ）のセク
タデータを読み出すとき、ホストコンピュータは１２８
セクタのセクタリード・コマンドを２回発行して、１２
８Ｋバイトのセクタデータを読み出す。
パーソナルコンピュータなどのホストコンピュータは、
連続したセクタデータを読み出すときに、複数のセクタ
リード・コマンドに分割する。例えば、６４Ｋバイト
（１２８セクタ）単位にセクタデータを読み出すホスト
コンピュータが１２８Ｋバイト（２５６セクタ）のセク
タデータを読み出すとき、ホストコンピュータは１２８
セクタのセクタリード・コマンドを２回発行して、１２
８Ｋバイトのセクタデータを読み出す。
【０００４】
【発明が解決しようとする課題】上記従来技術は、ホス
トコンピュータによるセクタデータの読み出しの際に、
連続したホストコンピュータからのセクタリード・コマ
ンドに対して配慮がなされておらず、セクタデータ読み
出しに対する高速化に問題がある。
トコンピュータによるセクタデータの読み出しの際に、
連続したホストコンピュータからのセクタリード・コマ
ンドに対して配慮がなされておらず、セクタデータ読み
出しに対する高速化に問題がある。
【０００５】本発明の目的は、ホストコンピュータが連
続してセクタリード・コマンドを発行した場合に、セク
タデータ読み出しの高速化を図ることである。
続してセクタリード・コマンドを発行した場合に、セク
タデータ読み出しの高速化を図ることである。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に、本発明の記憶装置は、まず、ホストコンピュータが
読み出すセクタデータがデータバッファに格納されてい
るかどうかを判別する。データバッファにホストコンピ
ュータが読み出すセクタデータが格納されている場合に
は、記憶装置は即座に、ホストコンピュータに対してセ
クタデータの読み出しが可能であることを通知し、デー
タバッファに格納されているセクタデータをホストコン
ピュータに読み出させる。
に、本発明の記憶装置は、まず、ホストコンピュータが
読み出すセクタデータがデータバッファに格納されてい
るかどうかを判別する。データバッファにホストコンピ
ュータが読み出すセクタデータが格納されている場合に
は、記憶装置は即座に、ホストコンピュータに対してセ
クタデータの読み出しが可能であることを通知し、デー
タバッファに格納されているセクタデータをホストコン
ピュータに読み出させる。
【０００７】また、ホストコンピュータが一つのセクタ
データを読み出すときには、ホストコンピュータが読み
出すセクタデータが含まれているフラッシュメモリ内の
ブロック全部をデータバッファに読み出す。
データを読み出すときには、ホストコンピュータが読み
出すセクタデータが含まれているフラッシュメモリ内の
ブロック全部をデータバッファに読み出す。
【０００８】さらに、ホストコンピュータが複数のセク
タデータを読み出すとき、ホストコンピュータが最後に
読み出すセクタデータが格納されているフラッシュメモ
リ内のブロック全部をデータバッファに読み出す。
タデータを読み出すとき、ホストコンピュータが最後に
読み出すセクタデータが格納されているフラッシュメモ
リ内のブロック全部をデータバッファに読み出す。
【０００９】そして、ホストコンピュータが最後に読み
出すセクタデータが、フラッシュメモリ内のブロックに
おける最後のセクタデータと一致する場合には、ホスト
コンピュータが読み出すセクタデータの次のセクタアド
レスのセクタデータが格納されているブロックをフラッ
シュメモリからデータバッファに読み出す。
出すセクタデータが、フラッシュメモリ内のブロックに
おける最後のセクタデータと一致する場合には、ホスト
コンピュータが読み出すセクタデータの次のセクタアド
レスのセクタデータが格納されているブロックをフラッ
シュメモリからデータバッファに読み出す。
【００１０】これにより、ホストコンピュータが連続し
たセクタデータを読み出すために、続けてセクタリード
・コマンドを発行した場合、本発明の記憶装置は、ホス
トコンピュータが最初に読み出すセクタデータを準備す
るための時間を大幅に削減できる。
たセクタデータを読み出すために、続けてセクタリード
・コマンドを発行した場合、本発明の記憶装置は、ホス
トコンピュータが最初に読み出すセクタデータを準備す
るための時間を大幅に削減できる。
【００１１】以上のように、ホストコンピュータが読み
出すセクタデータを予め準備することにより、セクタデ
ータの読み出しに対する高速化が可能になる。
出すセクタデータを予め準備することにより、セクタデ
ータの読み出しに対する高速化が可能になる。
【００１２】
【発明の実施の形態】以下、本発明に係る不揮発性半導
体メモリを用いた記憶装置の実施例について説明する。
体メモリを用いた記憶装置の実施例について説明する。
【００１３】図１に、本発明の一実施例である記憶装置
の構成をコンピュータの記憶装置への適用を例にとり示
す。
の構成をコンピュータの記憶装置への適用を例にとり示
す。
【００１４】図１において、１は不揮発性半導体メモリ
を用いた記憶装置であり、ホストコンピュータ２の記憶
装置である。ホストコンピュータ２は、記憶装置１に対
してセクタデータの書き込みや読み出しを行う。ホスト
コンピュータ２の例として、パーソナルコンピュータ
（ＰＣ）や、デジタルスチルカメラなどがある。
を用いた記憶装置であり、ホストコンピュータ２の記憶
装置である。ホストコンピュータ２は、記憶装置１に対
してセクタデータの書き込みや読み出しを行う。ホスト
コンピュータ２の例として、パーソナルコンピュータ
（ＰＣ）や、デジタルスチルカメラなどがある。
【００１５】記憶装置１は、不揮発性半導体メモリとし
てフラッシュメモリを用いていることからフラッシュメ
モリカードと呼ばれる。以下、記憶装置１をフラッシュ
メモリカード１と称する。
てフラッシュメモリを用いていることからフラッシュメ
モリカードと呼ばれる。以下、記憶装置１をフラッシュ
メモリカード１と称する。
【００１６】フラッシュメモリカード１は、ＰＣＭＣＩ
Ａバス２１を介してホストコンピュータ２からのコマン
ドの受け付けやセクタデータの授受を行う。図１では、
ＰＣＭＣＩＡインタフェースに準拠したＰＣＭＣＩＡバ
ス２１を例に説明する。ＰＣＭＣＩＡバスの他に、ＩＤ
Ｅ（ＡＴＡ）インタフェースやＳＣＳＩインタフェース
など様々なインタフェースがあり、外部記憶装置を必要
とするホストコンピュータ２と間のプロトコルの取り決
めを有するものであれば特に限定はない。
Ａバス２１を介してホストコンピュータ２からのコマン
ドの受け付けやセクタデータの授受を行う。図１では、
ＰＣＭＣＩＡインタフェースに準拠したＰＣＭＣＩＡバ
ス２１を例に説明する。ＰＣＭＣＩＡバスの他に、ＩＤ
Ｅ（ＡＴＡ）インタフェースやＳＣＳＩインタフェース
など様々なインタフェースがあり、外部記憶装置を必要
とするホストコンピュータ２と間のプロトコルの取り決
めを有するものであれば特に限定はない。
【００１７】フラッシュメモリカード１において、１１
は、ホストコンピュータ２とのインタフェースを司るホ
ストインタフェース部である。
は、ホストコンピュータ２とのインタフェースを司るホ
ストインタフェース部である。
【００１８】１２は、ホストコンピュータ２とデータバ
ッファ１３間、および、データバッファ１３とフラッシ
ュメモリ１７間におけるセクタデータ転送を制御するデ
ータバッファ制御部である。
ッファ１３間、および、データバッファ１３とフラッシ
ュメモリ１７間におけるセクタデータ転送を制御するデ
ータバッファ制御部である。
【００１９】１３は、フラッシュメモリカード１とホス
トコンピュータ２との間でセクタデータの授受を行うと
き、セクタデータを一時格納するためのデータバッファ
である。
トコンピュータ２との間でセクタデータの授受を行うと
き、セクタデータを一時格納するためのデータバッファ
である。
【００２０】１５は、フラッシュメモリ１７とのインタ
フェースを司るフラッシュインタフェース部である。
フェースを司るフラッシュインタフェース部である。
【００２１】１６は、マイクロコンピュータ（以下、マ
イコンと略す）であり、ホストコンピュータ２が書き込
むコマンドの解析や制御、ホストコンピュータ２が書き
込むセクタデータの管理、そして、フラッシュメモリ１
７の管理を行う。
イコンと略す）であり、ホストコンピュータ２が書き込
むコマンドの解析や制御、ホストコンピュータ２が書き
込むセクタデータの管理、そして、フラッシュメモリ１
７の管理を行う。
【００２２】１７は、ホストコンピュータ２が書き込む
セクタデータを格納するためのフラッシュメモリであ
る。フラッシュメモリ１７は、フラッシュバス１０６に
よって、フラッシュインタフェース部１５に接続されて
いる。図３に、フラッシュメモリ１７の内部構成を示
す。フラッシュメモリ１７は、四つのセクタで一つのブ
ロックを構成している。ここで、一つのブロックは、同
時に一括消去が可能である。
セクタデータを格納するためのフラッシュメモリであ
る。フラッシュメモリ１７は、フラッシュバス１０６に
よって、フラッシュインタフェース部１５に接続されて
いる。図３に、フラッシュメモリ１７の内部構成を示
す。フラッシュメモリ１７は、四つのセクタで一つのブ
ロックを構成している。ここで、一つのブロックは、同
時に一括消去が可能である。
【００２３】図３に示すフラッシュメモリ１７では、ブ
ロックアドレスＢＡ（ｋ）のブロックデータには、セク
タアドレスＳＡ（４ｎ）、ＳＡ（４ｎ＋１），ＳＡ（４
ｎ＋２），ＳＡ（４ｎ＋３）の四つのセクタデータが格
納されている。また、ブロックアドレスＢＡ（ｍ）のブ
ロックデータには、セクタアドレスＳＡ（４ｎ＋４）、
ＳＡ（４ｎ＋５），ＳＡ（４ｎ＋６），ＳＡ（４ｎ＋
７）の四つのセクタデータが格納されている。セクタア
ドレスは、ホストコンピュータ２がアドレッシングする
セクタデータのアドレスである。ブロックアドレスは、
フラッシュメモリ１７に格納されているブロックデータ
をアクセスするためのアドレスである。セクタアドレス
とブロックアドレスの関係は、マイコン１６によって制
御される。
ロックアドレスＢＡ（ｋ）のブロックデータには、セク
タアドレスＳＡ（４ｎ）、ＳＡ（４ｎ＋１），ＳＡ（４
ｎ＋２），ＳＡ（４ｎ＋３）の四つのセクタデータが格
納されている。また、ブロックアドレスＢＡ（ｍ）のブ
ロックデータには、セクタアドレスＳＡ（４ｎ＋４）、
ＳＡ（４ｎ＋５），ＳＡ（４ｎ＋６），ＳＡ（４ｎ＋
７）の四つのセクタデータが格納されている。セクタア
ドレスは、ホストコンピュータ２がアドレッシングする
セクタデータのアドレスである。ブロックアドレスは、
フラッシュメモリ１７に格納されているブロックデータ
をアクセスするためのアドレスである。セクタアドレス
とブロックアドレスの関係は、マイコン１６によって制
御される。
【００２４】図２は、図１に示すフラッシュメモリカー
ド１の動作フローの概略を示している。まず、ステップ
Ｓ２０１において、フラッシュメモリカード１は、ホス
トコンピュータ２によるコマンドの書き込みを待つ。ホ
ストコンピュータ２が書き込むコマンドは、ホストイン
タフェース部１１に書き込まれる。ホストインタフェー
ス部１１は、ホストコンピュータ２がコマンドを書き込
んだ時、マイコンバス１０５を通して、マイコン１６に
通知する。
ド１の動作フローの概略を示している。まず、ステップ
Ｓ２０１において、フラッシュメモリカード１は、ホス
トコンピュータ２によるコマンドの書き込みを待つ。ホ
ストコンピュータ２が書き込むコマンドは、ホストイン
タフェース部１１に書き込まれる。ホストインタフェー
ス部１１は、ホストコンピュータ２がコマンドを書き込
んだ時、マイコンバス１０５を通して、マイコン１６に
通知する。
【００２５】次いで、ステップＳ２０２において、コマ
ンドの種類を判定する。マイコン１６は、マイコンバス
１０５を通して、ホストインタフェース部１１に書き込
まれているコマンドを読み出し、解析する。
ンドの種類を判定する。マイコン１６は、マイコンバス
１０５を通して、ホストインタフェース部１１に書き込
まれているコマンドを読み出し、解析する。
【００２６】ホストコンピュータ２がセクタデータを書
き込むコマンドである「セクタライト・コマンド」を書
き込むと、フラッシュメモリカード１は「セクタライト
処理（ステップＳ２０３）」を実行する。ステップＳ２
０３のセクタライト処理は、ホストコンピュータ２が書
き込んだセクタデータをフラッシュメモリカード１のフ
ラッシュメモリ１７に格納する処理を行う。
き込むコマンドである「セクタライト・コマンド」を書
き込むと、フラッシュメモリカード１は「セクタライト
処理（ステップＳ２０３）」を実行する。ステップＳ２
０３のセクタライト処理は、ホストコンピュータ２が書
き込んだセクタデータをフラッシュメモリカード１のフ
ラッシュメモリ１７に格納する処理を行う。
【００２７】ホストコンピュータ２がセクタデータを読
み出すコマンドである「セクタリード・コマンド」を書
き込むと、フラッシュメモリカード１は「セクタリード
処理（ステップＳ２０４）」を実行する。ステップＳ２
０４のセクタリード処理では、フラッシュメモリ１７に
格納されているセクタデータをホストコンピュータ２に
出力する。
み出すコマンドである「セクタリード・コマンド」を書
き込むと、フラッシュメモリカード１は「セクタリード
処理（ステップＳ２０４）」を実行する。ステップＳ２
０４のセクタリード処理では、フラッシュメモリ１７に
格納されているセクタデータをホストコンピュータ２に
出力する。
【００２８】ホストコンピュータ２がセクタデータの転
送を行わないコマンドである「非データ転送コマンド」
を書き込むと、フラッシュメモリカード１は「非データ
転送処理（ステップＳ２０５）」を実行する。ここで、
セクタデータの転送を行わないコマンドとは、フラッシ
ュメモリカード１の状態を読み出したり、フラッシュメ
モリカード１に対するパワー制御などの指示を行うコマ
ンドである。
送を行わないコマンドである「非データ転送コマンド」
を書き込むと、フラッシュメモリカード１は「非データ
転送処理（ステップＳ２０５）」を実行する。ここで、
セクタデータの転送を行わないコマンドとは、フラッシ
ュメモリカード１の状態を読み出したり、フラッシュメ
モリカード１に対するパワー制御などの指示を行うコマ
ンドである。
【００２９】ここで、図２におけるステップＳ２０２で
は、コマンドの種類の判定となっているが、同時に、ホ
ストコンピュータ２がアクセスするセクタデータの先頭
アドレスやセクタ数も判定する。
は、コマンドの種類の判定となっているが、同時に、ホ
ストコンピュータ２がアクセスするセクタデータの先頭
アドレスやセクタ数も判定する。
【００３０】次に、ステップＳ２０４のセクタリード処
理の詳細を説明する。
理の詳細を説明する。
【００３１】図１３は、図２のセクタリード処理（ステ
ップＳ２０４）の一実施例である。ここで、ホストコン
ピュータ２が読み出すセクタデータをセクタデータＨＲ
と呼ぶ。セクタデータＨＲは常に変化し、同一のセクタ
データを示しているわけではない。例えば、ホストコン
ピュータ２がセクタアドレスＳＡ（ｎ）とセクタアドレ
スＳＡ（４ｎ＋１）の二つのセクタデータを連続（同一
コマンド）で読み出す時には、ホストコンピュータ２が
読み出す一つ目のセクタデータＨＲは、セクタアドレス
ＳＡ（４ｎ）のセクタデータであり、ホストコンピュー
タ２が読み出す二つ目のセクタデータＨＲはセクタアド
レスＳＡ（４ｎ＋１）のセクタデータとなる。
ップＳ２０４）の一実施例である。ここで、ホストコン
ピュータ２が読み出すセクタデータをセクタデータＨＲ
と呼ぶ。セクタデータＨＲは常に変化し、同一のセクタ
データを示しているわけではない。例えば、ホストコン
ピュータ２がセクタアドレスＳＡ（ｎ）とセクタアドレ
スＳＡ（４ｎ＋１）の二つのセクタデータを連続（同一
コマンド）で読み出す時には、ホストコンピュータ２が
読み出す一つ目のセクタデータＨＲは、セクタアドレス
ＳＡ（４ｎ）のセクタデータであり、ホストコンピュー
タ２が読み出す二つ目のセクタデータＨＲはセクタアド
レスＳＡ（４ｎ＋１）のセクタデータとなる。
【００３２】まず、ステップＳ３０１において、データ
バッファ１３に、ホストコンピュータ２が読み出すセク
タデータＨＲが格納されているかどうかを確認する。デ
ータバッファ１３にセクタデータＨＲが格納されていな
い（Ｎｏ）場合には、ステップＳ３０２に進む。データ
バッファ１３にセクタデータＨＲが格納されている（Ｙ
ｅｓ）時には、ステップＳ３０７に進む。
バッファ１３に、ホストコンピュータ２が読み出すセク
タデータＨＲが格納されているかどうかを確認する。デ
ータバッファ１３にセクタデータＨＲが格納されていな
い（Ｎｏ）場合には、ステップＳ３０２に進む。データ
バッファ１３にセクタデータＨＲが格納されている（Ｙ
ｅｓ）時には、ステップＳ３０７に進む。
【００３３】ステップＳ３０２では、フラッシュメモリ
１７からデータバッファ１３へ、セクタデータＨＲを含
むブロックデータの転送が実行中であるかどうかを確認
している。セクタデータＨＲを含むブロックデータの転
送中でない（Ｎｏ）場合には、ステップＳ３０３に進
む。セクタデータＨＲを含むブロックデータのデータ転
送中である（Ｙｅｓ）場合には、ステップＳ３０６に進
む。
１７からデータバッファ１３へ、セクタデータＨＲを含
むブロックデータの転送が実行中であるかどうかを確認
している。セクタデータＨＲを含むブロックデータの転
送中でない（Ｎｏ）場合には、ステップＳ３０３に進
む。セクタデータＨＲを含むブロックデータのデータ転
送中である（Ｙｅｓ）場合には、ステップＳ３０６に進
む。
【００３４】ステップＳ３０３では、セクタデータＨＲ
を含まないブロックデータの転送中であるかどうかを確
認している。セクタデータＨＲを含まないブロックのデ
ータ転送が実行中（Ｙｅｓ）ならば、ブロックデータ転
送を中断（ステップＳ３０４）し、その後、セクタデー
タＨＲを含むブロックのデータ転送を開始させる（ステ
ップＳ３０５）。セクタデータＨＲを含まないブロック
のデータ転送が実行されていない（Ｎｏ）ならば、セク
タデータＨＲを含むブロックのデータ転送を開始させる
（ステップＳ３０５）。
を含まないブロックデータの転送中であるかどうかを確
認している。セクタデータＨＲを含まないブロックのデ
ータ転送が実行中（Ｙｅｓ）ならば、ブロックデータ転
送を中断（ステップＳ３０４）し、その後、セクタデー
タＨＲを含むブロックのデータ転送を開始させる（ステ
ップＳ３０５）。セクタデータＨＲを含まないブロック
のデータ転送が実行されていない（Ｎｏ）ならば、セク
タデータＨＲを含むブロックのデータ転送を開始させる
（ステップＳ３０５）。
【００３５】次いで、ステップＳ３０６では、フラッシ
ュメモリ１７からデータバッファ１３へのセクタデータ
ＨＲのデータ転送が終了したかどうかを確認している。
セクタデータＨＲのデータ転送が終了するとステップＳ
３０７に進む。
ュメモリ１７からデータバッファ１３へのセクタデータ
ＨＲのデータ転送が終了したかどうかを確認している。
セクタデータＨＲのデータ転送が終了するとステップＳ
３０７に進む。
【００３６】ステップＳ３０７では、データバッファ１
３にホストコンピュータ２が読み出すセクタデータＨＲ
が格納されたことをホストコンピュータ２に知らせるた
めに、ホストコンピュータ２に対するデータ・レディを
出力する。
３にホストコンピュータ２が読み出すセクタデータＨＲ
が格納されたことをホストコンピュータ２に知らせるた
めに、ホストコンピュータ２に対するデータ・レディを
出力する。
【００３７】ホストコンピュータ２は、フラッシュメモ
リカード１がデータ・レディを出力すると、セクタデー
タＨＲの読み出しを開始する。
リカード１がデータ・レディを出力すると、セクタデー
タＨＲの読み出しを開始する。
【００３８】次いで、ステップＳ３０８（図１４）にお
いて、フラッシュメモリカード１は、ホストコンピュー
タ２が読み出しているセクタデータがホストコンピュー
タ２が最後に読み出すセクタデータであるかどうかを確
認する。ホストコンピュータ２が最後に読み出すセクタ
データである場合（Ｙｅｓ）には、ステップＳ３１０に
進む。ホストコンピュータ２が最後に読み出すセクタデ
ータでない場合（Ｎｏ）には、ステップＳ３０９に進
む。
いて、フラッシュメモリカード１は、ホストコンピュー
タ２が読み出しているセクタデータがホストコンピュー
タ２が最後に読み出すセクタデータであるかどうかを確
認する。ホストコンピュータ２が最後に読み出すセクタ
データである場合（Ｙｅｓ）には、ステップＳ３１０に
進む。ホストコンピュータ２が最後に読み出すセクタデ
ータでない場合（Ｎｏ）には、ステップＳ３０９に進
む。
【００３９】ステップＳ３１０では、ホストコンピュー
タ２が最後に読み出すセクタデータが、フラッシュメモ
リ１７のブロックにおける最後のデータであるかどうか
を判定している。例えば、図３を例に説明すると、ホス
トコンピュータ２が読み出すセクタデータがセクタアド
レスＳＡ（４ｎ＋３）ならば、Ｙｅｓとなり、ステップ
Ｓ３１１に進む。ホストコンピュータ２が読み出すセク
タデータがセクタアドレスＳＡ（４ｎ）〜ＳＡ（４ｎ＋
２）ならば、Ｎｏとなり、セクタリード処理は終了す
る。
タ２が最後に読み出すセクタデータが、フラッシュメモ
リ１７のブロックにおける最後のデータであるかどうか
を判定している。例えば、図３を例に説明すると、ホス
トコンピュータ２が読み出すセクタデータがセクタアド
レスＳＡ（４ｎ＋３）ならば、Ｙｅｓとなり、ステップ
Ｓ３１１に進む。ホストコンピュータ２が読み出すセク
タデータがセクタアドレスＳＡ（４ｎ）〜ＳＡ（４ｎ＋
２）ならば、Ｎｏとなり、セクタリード処理は終了す
る。
【００４０】ステップＳ３１１では、次のセクタデータ
が格納されているブロックのデータ転送を開始してい
る。例えば、ホストコンピュータ２が読み出すセクタデ
ータが図３におけるセクタアドレスＳＡ（４ｎ＋３）な
らば、ブロックアドレスＢＡ（ｍ）のデータをデータバ
ッファ１３に転送することになる。
が格納されているブロックのデータ転送を開始してい
る。例えば、ホストコンピュータ２が読み出すセクタデ
ータが図３におけるセクタアドレスＳＡ（４ｎ＋３）な
らば、ブロックアドレスＢＡ（ｍ）のデータをデータバ
ッファ１３に転送することになる。
【００４１】また、ステップＳ３０９では、フラッシュ
メモリカード１は、ホストコンピュータ２によるセクタ
データの読み出し終了を待つ。ホストコンピュータ２に
よるセクタデータの読み出しが終了する（Ｙｅｓ）と、
ステップＳ３０１に戻り、同一の処理を繰り返す。
メモリカード１は、ホストコンピュータ２によるセクタ
データの読み出し終了を待つ。ホストコンピュータ２に
よるセクタデータの読み出しが終了する（Ｙｅｓ）と、
ステップＳ３０１に戻り、同一の処理を繰り返す。
【００４２】次に、図１３と図１４で説明したセクタリ
ード処理のフローに関して、具体的な例を用いて、以下
に説明する。
ード処理のフローに関して、具体的な例を用いて、以下
に説明する。
【００４３】図４は、ホストコンピュータ２がセクタア
ドレスＳＡ（４ｎ＋１）とＳＡ（４ｎ＋２）を読み出す
ときのタイミングを示したタイミングチャートである。
ドレスＳＡ（４ｎ＋１）とＳＡ（４ｎ＋２）を読み出す
ときのタイミングを示したタイミングチャートである。
【００４４】時間ｔ００１において、ホストコンピュー
タ２が「セクタリードコマンド１」を書き込むと、マイ
コン１６はこれを検出し、コマンドの種類を解析する。
これは、図２におけるステップＳ２０１およびＳ２０２
に対応している。「セクタリードコマンド１」は、ホス
トコンピュータ２がセクタアドレスＳＡ（４ｎ＋１）と
ＳＡ（４ｎ＋２）を読み出すコマンドである。
タ２が「セクタリードコマンド１」を書き込むと、マイ
コン１６はこれを検出し、コマンドの種類を解析する。
これは、図２におけるステップＳ２０１およびＳ２０２
に対応している。「セクタリードコマンド１」は、ホス
トコンピュータ２がセクタアドレスＳＡ（４ｎ＋１）と
ＳＡ（４ｎ＋２）を読み出すコマンドである。
【００４５】コマンドの種類が確定した後、ホストコン
ピュータ２が読み出すセクタデータがデータバッファ１
３に格納されているかどうかの判定を行う（図１３のス
テップＳ３０１）。
ピュータ２が読み出すセクタデータがデータバッファ１
３に格納されているかどうかの判定を行う（図１３のス
テップＳ３０１）。
【００４６】ここで、図４は、データバッファ１３にホ
ストコンピュータ２が読み出すセクタデータが格納され
ていない時を示している。
ストコンピュータ２が読み出すセクタデータが格納され
ていない時を示している。
【００４７】次に、時間ｔ００２において、マイコン１
６は、コマンドの種類の判定の結果から、フラッシュメ
モリ１７にブロックデータの読み出しを行うために「フ
ラッシュリードコマンド１」を発行する（図１３のステ
ップＳ３０５）。「フラッシュリードコマンド１」は、
フラッシュメモリ１７のブロックアドレスＢＡ（ｋ）の
セクタアドレスＳＡ（４ｎ＋１）以降を読み出すフラッ
シュメモリ１７へのコマンドである。フラッシュメモリ
１７へのコマンドは、フラッシュインタフェース部１５
からフラッシュメモリ１７に発行される。
６は、コマンドの種類の判定の結果から、フラッシュメ
モリ１７にブロックデータの読み出しを行うために「フ
ラッシュリードコマンド１」を発行する（図１３のステ
ップＳ３０５）。「フラッシュリードコマンド１」は、
フラッシュメモリ１７のブロックアドレスＢＡ（ｋ）の
セクタアドレスＳＡ（４ｎ＋１）以降を読み出すフラッ
シュメモリ１７へのコマンドである。フラッシュメモリ
１７へのコマンドは、フラッシュインタフェース部１５
からフラッシュメモリ１７に発行される。
【００４８】時間ｔ００３でフラッシュメモリ１７から
データバッファ１３への実際のデータ転送が開始され
る。セクタアドレスＳＡ（４ｎ＋１）の転送が時間ｔ０
０４において終了すると、ホストコンピュータ２に対し
てデータ・レディを出力する（図１３のステップＳ３０
７）。ホストコンピュータ２は、データ・レディを受け
て、時間ｔ００５において、セクタアドレスＳＡ（４ｎ
＋１）のセクタデータの読み出しを開始する。
データバッファ１３への実際のデータ転送が開始され
る。セクタアドレスＳＡ（４ｎ＋１）の転送が時間ｔ０
０４において終了すると、ホストコンピュータ２に対し
てデータ・レディを出力する（図１３のステップＳ３０
７）。ホストコンピュータ２は、データ・レディを受け
て、時間ｔ００５において、セクタアドレスＳＡ（４ｎ
＋１）のセクタデータの読み出しを開始する。
【００４９】ここで、図６に、時間ｔ００４におけるデ
ータバッファ１３の状態を示す。本実施例におけるデー
タバッファ１３は、１３１〜１３４の四つのセクタデー
タを格納できる容量を持っている。ただし、データバッ
ファの容量はフラッシュメモリ１７のブロックと同一ま
たはより大きい容量であれば良い。時間ｔ００４におけ
るデータバッファ１３は、１３２にセクタアドレスＳＡ
（４ｎ＋１）のセクタデータが格納される。１３１、１
３３そして１３４は空き状態となる。
ータバッファ１３の状態を示す。本実施例におけるデー
タバッファ１３は、１３１〜１３４の四つのセクタデー
タを格納できる容量を持っている。ただし、データバッ
ファの容量はフラッシュメモリ１７のブロックと同一ま
たはより大きい容量であれば良い。時間ｔ００４におけ
るデータバッファ１３は、１３２にセクタアドレスＳＡ
（４ｎ＋１）のセクタデータが格納される。１３１、１
３３そして１３４は空き状態となる。
【００５０】ホストコンピュータ２によるセクタアドレ
スＳＡ（４ｎ＋１）のセクタデータの読み出しは、ホス
トコンピュータ２による最後のセクタデータの読み出し
ではないので、フラッシュメモリカード１は、ホストコ
ンピュータ２によるセクタアドレスＳＡ（４ｎ＋１）の
セクタデータの読み出しが終了するまで待つ（図１４の
ステップＳ３０９）。
スＳＡ（４ｎ＋１）のセクタデータの読み出しは、ホス
トコンピュータ２による最後のセクタデータの読み出し
ではないので、フラッシュメモリカード１は、ホストコ
ンピュータ２によるセクタアドレスＳＡ（４ｎ＋１）の
セクタデータの読み出しが終了するまで待つ（図１４の
ステップＳ３０９）。
【００５１】ホストコンピュータ２によるセクタアドレ
スＳＡ（４ｎ＋１）のセクタデータの読み出しが終了し
た後、セクタアドレスＳＡ（４ｎ＋２）のセクタデータ
がフラッシュメモリ１７からデータバッファ１３に転送
されているので、時間ｔ００７において、ホストコンピ
ュータ２に対してデータ・レディを出力する（図１３の
ステップＳ３０７）。ホストコンピュータ２は、データ
・レディを受けて、時間ｔ００５において、セクタアド
レスＳＡ（４ｎ＋２）のセクタデータの読み出しを開始
する。また、ホストコンピュータ２によるセクタアドレ
スＳＡ（４ｎ＋２）のセクタデータの読み出しは、ホス
トコンピュータ２による最後のセクタデータの読み出し
なので、「セクタリードコマンド１」に対する処理が終
了する。
スＳＡ（４ｎ＋１）のセクタデータの読み出しが終了し
た後、セクタアドレスＳＡ（４ｎ＋２）のセクタデータ
がフラッシュメモリ１７からデータバッファ１３に転送
されているので、時間ｔ００７において、ホストコンピ
ュータ２に対してデータ・レディを出力する（図１３の
ステップＳ３０７）。ホストコンピュータ２は、データ
・レディを受けて、時間ｔ００５において、セクタアド
レスＳＡ（４ｎ＋２）のセクタデータの読み出しを開始
する。また、ホストコンピュータ２によるセクタアドレ
スＳＡ（４ｎ＋２）のセクタデータの読み出しは、ホス
トコンピュータ２による最後のセクタデータの読み出し
なので、「セクタリードコマンド１」に対する処理が終
了する。
【００５２】ここで、図７は、図４の時間ｔ００８にお
けるデータバッファ１３の内容を示している。１３２〜
１３４にセクタアドレスＳＡ（４ｎ＋１）〜ＳＡ（４Ｎ
＋３）のセクタデータが格納されている。
けるデータバッファ１３の内容を示している。１３２〜
１３４にセクタアドレスＳＡ（４ｎ＋１）〜ＳＡ（４Ｎ
＋３）のセクタデータが格納されている。
【００５３】図５は、ホストコンピュータ２がセクタア
ドレスＳＡ（４ｎ＋３）のセクタデータを読み出すとき
のタイミングを示したタイミングチャートである。ま
た、図５のタイミングチャートは、図４に示したホスト
コンピュータ２による「セクタリードコマンド１」に続
いて、セクタアドレスＳＡ（４ｎ＋３）のセクタデータ
を読み出している。
ドレスＳＡ（４ｎ＋３）のセクタデータを読み出すとき
のタイミングを示したタイミングチャートである。ま
た、図５のタイミングチャートは、図４に示したホスト
コンピュータ２による「セクタリードコマンド１」に続
いて、セクタアドレスＳＡ（４ｎ＋３）のセクタデータ
を読み出している。
【００５４】まず、時間ｔ００９において、ホストコン
ピュータ２は「セクタリードコマンド２」を書き込む
と、マイコン１６はこれを検出し、コマンドの種類を解
析する（図２のステップＳ２０１およびＳ２０２）。
「セクタリードコマンド２」は、ホストコンピュータ２
がセクタアドレスＳＡ（４ｎ＋３）を読み出すコマンド
である。
ピュータ２は「セクタリードコマンド２」を書き込む
と、マイコン１６はこれを検出し、コマンドの種類を解
析する（図２のステップＳ２０１およびＳ２０２）。
「セクタリードコマンド２」は、ホストコンピュータ２
がセクタアドレスＳＡ（４ｎ＋３）を読み出すコマンド
である。
【００５５】図５のホストコンピュータ２によるセクタ
データの読み出しは、図４の読み出しに続いての動作で
あるので、セクタアドレスＳＡ（４ｎ＋３）のセクタデ
ータはデータバッファ１３の１３４に格納されている。
したがって、セクタアドレスＳＡ（４ｎ＋３）のセクタ
データは、フラッシュメモリ１７からデータバッファ１
３に転送する必要はない。
データの読み出しは、図４の読み出しに続いての動作で
あるので、セクタアドレスＳＡ（４ｎ＋３）のセクタデ
ータはデータバッファ１３の１３４に格納されている。
したがって、セクタアドレスＳＡ（４ｎ＋３）のセクタ
データは、フラッシュメモリ１７からデータバッファ１
３に転送する必要はない。
【００５６】つまり、コマンドの種類が確定した後、ホ
ストコンピュータ２が読み出すセクタデータがデータバ
ッファ１３に格納されているので、ホストコンピュータ
２に対してデータ・レディを出力する（図１３のステッ
プＳ３０７）。ホストコンピュータ２は、データ・レデ
ィを受けて、時間ｔ０１０において、セクタアドレスＳ
Ａ（４ｎ＋３）のセクタデータの読み出しを開始する。
ストコンピュータ２が読み出すセクタデータがデータバ
ッファ１３に格納されているので、ホストコンピュータ
２に対してデータ・レディを出力する（図１３のステッ
プＳ３０７）。ホストコンピュータ２は、データ・レデ
ィを受けて、時間ｔ０１０において、セクタアドレスＳ
Ａ（４ｎ＋３）のセクタデータの読み出しを開始する。
【００５７】次いで、セクタアドレスＳＡ（４ｎ＋３）
のセクタデータは、ホストコンピュータ２が最後に読み
出すセクタデータであり、ブロックＢＡ（ｋ）内の最後
のセクタデータであるので、図１４のステップＳ３１１
が実行される。時間ｔ０１１が、図１４のステップＳ３
１１であり、ここでは、ホストコンピュータ２が最後に
読み出すセクタデータ（セクタアドレスＳＡ（４ｎ＋
３）のセクタデータ）の次のセクタデータが含まれるブ
ロック（図３では、ブロックアドレスＢＡ（ｍ））を読
み出すための「フラッシュリードコマンド２」をフラッ
シュメモリ１７に発行している。
のセクタデータは、ホストコンピュータ２が最後に読み
出すセクタデータであり、ブロックＢＡ（ｋ）内の最後
のセクタデータであるので、図１４のステップＳ３１１
が実行される。時間ｔ０１１が、図１４のステップＳ３
１１であり、ここでは、ホストコンピュータ２が最後に
読み出すセクタデータ（セクタアドレスＳＡ（４ｎ＋
３）のセクタデータ）の次のセクタデータが含まれるブ
ロック（図３では、ブロックアドレスＢＡ（ｍ））を読
み出すための「フラッシュリードコマンド２」をフラッ
シュメモリ１７に発行している。
【００５８】時間ｔ０１２からｔ０１６の間において、
フラッシュメモリ１７のブロックアドレスＢＡ（ｍ）の
ブロックデータがデータバッファ１３に転送される。
フラッシュメモリ１７のブロックアドレスＢＡ（ｍ）の
ブロックデータがデータバッファ１３に転送される。
【００５９】ここで、図８に時間ｔ０１３におけるデー
タバッファ１３の内容と、図９に時間ｔ０１６における
データバッファ１３の内容を示す。図９に示すように、
図５に示すセクタアドレスＳＡ（４ｎ＋３）のセクタデ
ータの読み出しの後、さらにホストコンピュータ２によ
るセクタアドレスＳＡ（４ｎ＋４）のセクタデータの読
み出しが新たに発生した場合、セクタアドレスＳＡ（４
ｎ＋４）のセクタデータは既にデータバッファ１３に格
納されているので、フラッシュメモリ１７からの読み出
しの時間を見かけ上ゼロとすることができる。
タバッファ１３の内容と、図９に時間ｔ０１６における
データバッファ１３の内容を示す。図９に示すように、
図５に示すセクタアドレスＳＡ（４ｎ＋３）のセクタデ
ータの読み出しの後、さらにホストコンピュータ２によ
るセクタアドレスＳＡ（４ｎ＋４）のセクタデータの読
み出しが新たに発生した場合、セクタアドレスＳＡ（４
ｎ＋４）のセクタデータは既にデータバッファ１３に格
納されているので、フラッシュメモリ１７からの読み出
しの時間を見かけ上ゼロとすることができる。
【００６０】このように、ホストコンピュータ２が読み
出すセクタデータを予めデータバッファ１３に格納して
おくことにより、ホストコンピュータ２が読み出すセク
タデータに対するフラッシュメモリ１７からデータバッ
ファ１３への転送時間を見かけ上ゼロとすることが可能
となり、セクタデータの読み出しの高速化が図られる。
出すセクタデータを予めデータバッファ１３に格納して
おくことにより、ホストコンピュータ２が読み出すセク
タデータに対するフラッシュメモリ１７からデータバッ
ファ１３への転送時間を見かけ上ゼロとすることが可能
となり、セクタデータの読み出しの高速化が図られる。
【００６１】次に、本発明における他の実施例につい
て、図１０を用いて説明する。
て、図１０を用いて説明する。
【００６２】まず、時間ｔ１０１において、ホストコン
ピュータ２は、ＰＣＭＣＩＡバスを使用して、「セクタ
リードコマンド１」をフラッシュメモリカード１に書き
込む。「セクタリードコマンド１」は、図４と同一であ
り、セクタアドレスＳＡ（４ｎ＋１）およびＳＡ（４ｎ
＋２）の二つのセクタデータの読み出しを行うためのコ
マンドである。また、図４での説明と同様に、「セクタ
リードコマンド１」を書き込んだ時、データバッファ１
３には、セクタアドレスＳＡ（４ｎ＋１）およびＳＡ
（４ｎ＋２）の二つのセクタデータは格納されていない
こととして説明する。
ピュータ２は、ＰＣＭＣＩＡバスを使用して、「セクタ
リードコマンド１」をフラッシュメモリカード１に書き
込む。「セクタリードコマンド１」は、図４と同一であ
り、セクタアドレスＳＡ（４ｎ＋１）およびＳＡ（４ｎ
＋２）の二つのセクタデータの読み出しを行うためのコ
マンドである。また、図４での説明と同様に、「セクタ
リードコマンド１」を書き込んだ時、データバッファ１
３には、セクタアドレスＳＡ（４ｎ＋１）およびＳＡ
（４ｎ＋２）の二つのセクタデータは格納されていない
こととして説明する。
【００６３】図１０は、図４に示すタイミングチャート
とほぼ同一である。ただし、ホストコンピュータ２に対
するデータ・レディを出力するタイミングが、図４では
セクタアドレスＳＡ（４ｎ＋１）のセクタデータがデー
タバッファ１３に転送された直後であったが、図１０で
はセクタアドレスＳＡ（４ｎ＋１）からＳＡ（４ｎ＋
３）の三つセクタデータがデータバッファ１３に転送さ
れた直後となっている。つまり、ブロックアドレスＢＡ
（ｋ）のブロックデータが転送された後に、ホストコン
ピュータ２のデータ転送が開始される。
とほぼ同一である。ただし、ホストコンピュータ２に対
するデータ・レディを出力するタイミングが、図４では
セクタアドレスＳＡ（４ｎ＋１）のセクタデータがデー
タバッファ１３に転送された直後であったが、図１０で
はセクタアドレスＳＡ（４ｎ＋１）からＳＡ（４ｎ＋
３）の三つセクタデータがデータバッファ１３に転送さ
れた直後となっている。つまり、ブロックアドレスＢＡ
（ｋ）のブロックデータが転送された後に、ホストコン
ピュータ２のデータ転送が開始される。
【００６４】これにより、フラッシュメモリ１７とデー
タバッファ１３の間のデータ転送と、ホストコンピュー
タ２とデータバッファ１３の間のデータ転送をそれぞれ
別々に実行することができるので、制御を簡単にでき
る。
タバッファ１３の間のデータ転送と、ホストコンピュー
タ２とデータバッファ１３の間のデータ転送をそれぞれ
別々に実行することができるので、制御を簡単にでき
る。
【００６５】また、図１０のタイミングチャートで示す
セクタアドレスＳＡ（４ｎ＋１）およびＳＡ（４ｎ＋
１）のセクタデータの読み出しの後に、セクタアドレス
ＳＡ（４ｎ＋３）のセクタデータの読み出しが発生した
場合、図５と同一のタイミングチャートとなる。したが
って、ホストコンピュータ２が読み出すセクタデータを
予めデータバッファ１３に格納しておくことにより、ホ
ストコンピュータ２が読み出すセクタデータに対するフ
ラッシュメモリ１７からデータバッファ１３への転送時
間を見かけ上ゼロとすることが可能となり、セクタデー
タの読み出しの高速化が図られる。
セクタアドレスＳＡ（４ｎ＋１）およびＳＡ（４ｎ＋
１）のセクタデータの読み出しの後に、セクタアドレス
ＳＡ（４ｎ＋３）のセクタデータの読み出しが発生した
場合、図５と同一のタイミングチャートとなる。したが
って、ホストコンピュータ２が読み出すセクタデータを
予めデータバッファ１３に格納しておくことにより、ホ
ストコンピュータ２が読み出すセクタデータに対するフ
ラッシュメモリ１７からデータバッファ１３への転送時
間を見かけ上ゼロとすることが可能となり、セクタデー
タの読み出しの高速化が図られる。
【００６６】さらに、本発明における他の実施例を図１
１を用いて説明する。
１を用いて説明する。
【００６７】まず、時間ｔ２０１において、ホストコン
ピュータ２は、ＰＣＭＣＩＡバスを使用して、「セクタ
リードコマンド１」をフラッシュメモリカード１に書き
込む。「セクタリードコマンド１」は、図４と同一であ
り、セクタアドレスＳＡ（４ｎ＋１）およびＳＡ（４ｎ
＋２）の二つのセクタデータの読み出しを行うためのコ
マンドである。また、図４での説明と同様に、「セクタ
リードコマンド１」を書き込んだ時、データバッファ１
３には、セクタアドレスＳＡ（４ｎ＋１）およびＳＡ
（４ｎ＋２）の二つのセクタデータは格納されていない
こととして説明する。
ピュータ２は、ＰＣＭＣＩＡバスを使用して、「セクタ
リードコマンド１」をフラッシュメモリカード１に書き
込む。「セクタリードコマンド１」は、図４と同一であ
り、セクタアドレスＳＡ（４ｎ＋１）およびＳＡ（４ｎ
＋２）の二つのセクタデータの読み出しを行うためのコ
マンドである。また、図４での説明と同様に、「セクタ
リードコマンド１」を書き込んだ時、データバッファ１
３には、セクタアドレスＳＡ（４ｎ＋１）およびＳＡ
（４ｎ＋２）の二つのセクタデータは格納されていない
こととして説明する。
【００６８】図１１では、図４での「フラッシュリード
コマンド１」に変わり、「フラッシュリードコマンド
３」をフラッシュメモリ１７に発行している（時間ｔ２
０２）。「フラッシュリードコマンド３」は、フラッシ
ュメモリ１７のブロックアドレスＢＡ（ｋ）のブロック
データを全てデータバッファ１３に転送するコマンドで
ある。
コマンド１」に変わり、「フラッシュリードコマンド
３」をフラッシュメモリ１７に発行している（時間ｔ２
０２）。「フラッシュリードコマンド３」は、フラッシ
ュメモリ１７のブロックアドレスＢＡ（ｋ）のブロック
データを全てデータバッファ１３に転送するコマンドで
ある。
【００６９】時間ｔ２０４において、セクタアドレスＳ
Ａ（４ｎ＋１）のセクタデータがデータバッファ１３に
転送されると、ホストコンピュータ２が時間ｔ２０５か
らセクタアドレスＳＡ（４ｎ＋１）のセクタデータの読
み出しを開始する。以後、図４と同様な動作を行う。
Ａ（４ｎ＋１）のセクタデータがデータバッファ１３に
転送されると、ホストコンピュータ２が時間ｔ２０５か
らセクタアドレスＳＡ（４ｎ＋１）のセクタデータの読
み出しを開始する。以後、図４と同様な動作を行う。
【００７０】また、図１１のタイミングチャートで示す
セクタアドレスＳＡ（４ｎ＋１）およびＳＡ（４ｎ＋
１）のセクタデータの読み出しの後に、セクタアドレス
ＳＡ（４ｎ＋３）のセクタデータの読み出しが発生した
場合、図５と同一のタイミングチャートとなる。したが
って、ホストコンピュータ２が読み出すセクタデータを
予めデータバッファ１３に格納しておくことにより、ホ
ストコンピュータ２が読み出すセクタデータに対するフ
ラッシュメモリ１７からデータバッファ１３への転送時
間を見かけ上ゼロとすることが可能となり、セクタデー
タの読み出しの高速化が図られる。
セクタアドレスＳＡ（４ｎ＋１）およびＳＡ（４ｎ＋
１）のセクタデータの読み出しの後に、セクタアドレス
ＳＡ（４ｎ＋３）のセクタデータの読み出しが発生した
場合、図５と同一のタイミングチャートとなる。したが
って、ホストコンピュータ２が読み出すセクタデータを
予めデータバッファ１３に格納しておくことにより、ホ
ストコンピュータ２が読み出すセクタデータに対するフ
ラッシュメモリ１７からデータバッファ１３への転送時
間を見かけ上ゼロとすることが可能となり、セクタデー
タの読み出しの高速化が図られる。
【００７１】最後に、本発明における他の実施例を図１
２を用いて説明する。
２を用いて説明する。
【００７２】まず、時間ｔ３０１において、ホストコン
ピュータ２は、ＰＣＭＣＩＡバスを使用して、「セクタ
リードコマンド１」をフラッシュメモリカード１に書き
込む。「セクタリードコマンド１」は、図４と同一であ
り、セクタアドレスＳＡ（４ｎ＋１）およびＳＡ（４ｎ
＋２）の二つのセクタデータの読み出しを行うためのコ
マンドである。また、図４での説明と同様に、「セクタ
リードコマンド１」を書き込んだ時、データバッファ１
３には、セクタアドレスＳＡ（４ｎ＋１）およびＳＡ
（４ｎ＋２）の二つのセクタデータは格納されていない
こととして説明する。
ピュータ２は、ＰＣＭＣＩＡバスを使用して、「セクタ
リードコマンド１」をフラッシュメモリカード１に書き
込む。「セクタリードコマンド１」は、図４と同一であ
り、セクタアドレスＳＡ（４ｎ＋１）およびＳＡ（４ｎ
＋２）の二つのセクタデータの読み出しを行うためのコ
マンドである。また、図４での説明と同様に、「セクタ
リードコマンド１」を書き込んだ時、データバッファ１
３には、セクタアドレスＳＡ（４ｎ＋１）およびＳＡ
（４ｎ＋２）の二つのセクタデータは格納されていない
こととして説明する。
【００７３】図１１では、図１０での「フラッシュリー
ドコマンド１」に変わり、「フラッシュリードコマンド
３」をフラッシュメモリ１７に発行している（時間ｔ３
０２）。「フラッシュリードコマンド３」は、フラッシ
ュメモリ１７のブロックアドレスＢＡ（ｋ）のブロック
データを全てデータバッファ１３に転送するコマンドで
ある。
ドコマンド１」に変わり、「フラッシュリードコマンド
３」をフラッシュメモリ１７に発行している（時間ｔ３
０２）。「フラッシュリードコマンド３」は、フラッシ
ュメモリ１７のブロックアドレスＢＡ（ｋ）のブロック
データを全てデータバッファ１３に転送するコマンドで
ある。
【００７４】時間ｔ３０５において、セクタアドレスＳ
Ａ（４ｎ）からＳＡ（４ｎ＋３）のセクタデータがデー
タバッファ１３に転送されると、ホストコンピュータ２
が時間ｔ３０６からセクタアドレスＳＡ（４ｎ＋１）の
セクタデータの読み出しを開始する。以後、図１０と同
様な動作を行う。
Ａ（４ｎ）からＳＡ（４ｎ＋３）のセクタデータがデー
タバッファ１３に転送されると、ホストコンピュータ２
が時間ｔ３０６からセクタアドレスＳＡ（４ｎ＋１）の
セクタデータの読み出しを開始する。以後、図１０と同
様な動作を行う。
【００７５】また、図１２のタイミングチャートで示す
セクタアドレスＳＡ（４ｎ＋１）およびＳＡ（４ｎ＋
１）のセクタデータの読み出しの後に、セクタアドレス
ＳＡ（４ｎ＋３）のセクタデータの読み出しが発生した
場合、図５と同一のタイミングチャートとなる。したが
って、ホストコンピュータ２が読み出すセクタデータを
予めデータバッファ１３に格納しておくことにより、ホ
ストコンピュータ２が読み出すセクタデータに対するフ
ラッシュメモリ１７からデータバッファ１３への転送時
間を見かけ上ゼロとすることが可能となり、セクタデー
タの読み出しの高速化を図ることができる。
セクタアドレスＳＡ（４ｎ＋１）およびＳＡ（４ｎ＋
１）のセクタデータの読み出しの後に、セクタアドレス
ＳＡ（４ｎ＋３）のセクタデータの読み出しが発生した
場合、図５と同一のタイミングチャートとなる。したが
って、ホストコンピュータ２が読み出すセクタデータを
予めデータバッファ１３に格納しておくことにより、ホ
ストコンピュータ２が読み出すセクタデータに対するフ
ラッシュメモリ１７からデータバッファ１３への転送時
間を見かけ上ゼロとすることが可能となり、セクタデー
タの読み出しの高速化を図ることができる。
【００７６】さらに、図１１および図１２では、それぞ
れのホストコンピュータ２によるセクタデータの読み出
しの後に、セクタアドレスＳＡ（４ｎ）のセクタデータ
の読み出しが発生した場合でも、セクタアドレスＳＡ
（４ｎ）のセクタデータに対するフラッシュメモリ１７
からデータバッファ１３への転送時間を見かけ上ゼロと
することが可能となり、セクタデータの読み出しの高速
化を図ることができる。
れのホストコンピュータ２によるセクタデータの読み出
しの後に、セクタアドレスＳＡ（４ｎ）のセクタデータ
の読み出しが発生した場合でも、セクタアドレスＳＡ
（４ｎ）のセクタデータに対するフラッシュメモリ１７
からデータバッファ１３への転送時間を見かけ上ゼロと
することが可能となり、セクタデータの読み出しの高速
化を図ることができる。
【００７７】
【発明の効果】以上説明したように、本発明によれば、
フラッシュメモリなどの不揮発性半導体メモリを用いた
記憶装置において、セクタデータの読み出しの高速化を
実現する記憶装置を提供できる効果がある。
フラッシュメモリなどの不揮発性半導体メモリを用いた
記憶装置において、セクタデータの読み出しの高速化を
実現する記憶装置を提供できる効果がある。
【図１】本発明の一実施例を示す記憶装置の構成を示す
ブロック図である。
ブロック図である。
【図２】本発明の記憶装置の処理手順を示すフローチャ
ートである。
ートである。
【図３】フラッシュメモリ１７の構成例を示す図であ
る。
る。
【図４】記憶装置からのセクタデータの読み出しを示す
タイミングチャートである。
タイミングチャートである。
【図５】記憶装置からのセクタデータの読み出しを示す
タイミングチャートである。
タイミングチャートである。
【図６】ある時間におけるデータバッファ１３の内容の
一例を示す図である。
一例を示す図である。
【図７】ある時間におけるデータバッファ１３の内容の
一例を示す図である。
一例を示す図である。
【図８】ある時間におけるデータバッファ１３の内容の
一例を示す図である。
一例を示す図である。
【図９】ある時間におけるデータバッファ１３の内容の
一例を示す図である。
一例を示す図である。
【図１０】記憶装置からのセクタデータの読み出しを示
すタイミングチャートである。
すタイミングチャートである。
【図１１】記憶装置からのセクタデータの読み出しを示
すタイミングチャートである。
すタイミングチャートである。
【図１２】記憶装置からのセクタデータの読み出しを示
すタイミングチャートである。
すタイミングチャートである。
【図１３】本発明の記憶装置のセクタリード処理手順を
示すフローチャートである。
示すフローチャートである。
【図１４】本発明の記憶装置のセクタリード処理手順を
示すフローチャートである。
示すフローチャートである。
１…フラッシュメモリカード（記憶装置）、２…ホスト
コンピュータ（ＰＣ等）、１１…ホストインタフェース
部、１２…データバッファ制御部、１３…データバッフ
ァ、１５…フラッシュインタフェース部、１６…マイク
ロコンピュータ（マイコン）、１７…フラッシュメモ
リ、２１…ＰＣＭＣＩＡバス、１０５…マイコンバス、
１０６…フラッシュバス。
コンピュータ（ＰＣ等）、１１…ホストインタフェース
部、１２…データバッファ制御部、１３…データバッフ
ァ、１５…フラッシュインタフェース部、１６…マイク
ロコンピュータ（マイコン）、１７…フラッシュメモ
リ、２１…ＰＣＭＣＩＡバス、１０５…マイコンバス、
１０６…フラッシュバス。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 片山 国弘 神奈川県川崎市麻生区王禅寺1099番地 株 式会社日立製作所システム開発研究所内 (72)発明者 井口 慎也 神奈川県川崎市麻生区王禅寺1099番地 株 式会社日立製作所システム開発研究所内 (72)発明者 幡野 富久 神奈川県川崎市麻生区王禅寺1099番地 株 式会社日立製作所システム開発研究所内 Ｆターム(参考） 5B005 JJ12 KK12 MM22 NN01 NN22 UU12 5B025 AD04 AD05 AD08 AE05 5B060 AC20 CA04 CA06
Claims (8)
- 【請求項１】ホストコンピュータに接続可能な記憶装置
であって、該記憶装置は、該ホストコンピュータが書き
込むセクタデータを格納するための不揮発性半導体メモ
リと、該ホストコンピュータとの接続手段と、該不揮発
性半導体メモリの制御手段と、該ホストコンピュータに
よるセクタデータの読み出しおよび書き込みにおいて一
時的に使用されるデータバッファを有し、該不揮発性半
導体メモリは、多数の不揮発性メモリセルから構成さ
れ、該メモリセルの集合によって一つのブロックを構成
し、該ブロックにおいて一括消去可能であり、該ブロッ
クは複数のセクタデータを格納可能であり、該ホストコ
ンピュータによるセクタデータの読み出しにおいて、該
不揮発性半導体メモリの該ブロックに格納されている全
セクタデータを常に一つのコマンドで読み出すことを特
徴とする不揮発性半導体メモリを用いた記憶装置。 - 【請求項２】請求項1に記載の記憶装置において、該デ
ータバッファに、該ホストコンピュータが読み出すセク
タデータが既に格納されている場合には、該セクタデー
タを該ホストコンピュータに読み出させることを特徴と
する不揮発性半導体メモリを用いた記憶装置。 - 【請求項３】請求項1に記載の記憶装置において、該ホ
ストコンピュータが最後に読み出すセクタデータが、該
フラッシュメモリの該ブロックの最後のセクタデータで
ある場合には、該ホストコンピュータが読み出す該最後
のセクタデータの次のセクタアドレスのセクタデータを
含む該フラッシュメモリのブロックの全セクタデータを
該データバッファに読み出すことを特徴とする不揮発性
半導体メモリを用いた記憶装置。 - 【請求項４】ホストコンピュータに接続可能な記憶装置
であって、該記憶装置は、該ホストコンピュータが書き
込むセクタデータを格納するための不揮発性半導体メモ
リと、該ホストコンピュータとの接続手段と、該不揮発
性半導体メモリの制御手段と、該ホストコンピュータに
よるセクタデータの読み出しおよび書き込みにおいて一
時的に使用されるデータバッファを有し、該不揮発性半
導体メモリは、多数の不揮発性メモリセルから構成さ
れ、該メモリセルの集合によって一つのブロックを構成
し、該ブロックにおいて一括消去可能であり、該ブロッ
クは一つ以上のセクタデータを格納可能であり、該ホス
トコンピュータによる一つのセクタデータの読み出しに
おいて、該ホストコンピュータが読み出すセクタデータ
が格納されている該不揮発性半導体メモリのブロックに
格納されている全セクタデータをデータバッファに読み
出すことを特徴とする不揮発性半導体メモリを用いた記
憶装置。 - 【請求項５】請求項４に記載の記憶装置において、該デ
ータバッファに、該ホストコンピュータが読み出すセク
タデータが既に格納されている場合には、該セクタデー
タを該ホストコンピュータに読み出させることを特徴と
する不揮発性半導体メモリを用いた記憶装置。 - 【請求項６】請求項４に記載の不揮発性半導体メモリを
用いた記憶装置において、該ホストコンピュータが最後
に読み出すセクタデータが、該フラッシュメモリの該ブ
ロックの最後のセクタデータである場合には、該ホスト
コンピュータが読み出す該最後のセクタデータの次のセ
クタアドレスのセクタデータを含む該フラッシュメモリ
のブロックの全セクタデータを該データバッファに読み
出すことを特徴とする不揮発性半導体メモリを用いた記
憶装置。 - 【請求項７】ホストコンピュータに接続可能な記憶装置
であって、該記憶装置は、該ホストコンピュータが書き
込むセクタデータを格納するための不揮発性半導体メモ
リと、該ホストコンピュータとの接続手段と、該不揮発
性半導体メモリの制御手段と、該ホストコンピュータに
よるセクタデータの読み出しおよび書き込みにおいて一
時的に使用されるデータバッファを有し、該不揮発性半
導体メモリは、多数の不揮発性メモリセルから構成さ
れ、該メモリセルの集合によって一つのブロックを構成
し、該ブロックにおいて一括消去可能であり、該ブロッ
クは複数のセクタデータを格納可能であり、該ホストコ
ンピュータによるセクタデータの読み出しにおいて、該
不揮発性半導体メモリの該ブロックに格納されている全
セクタデータを常に一つのコマンドで読み出すことを特
徴とする該不揮発半導体メモリからのセクタデータ読み
出し方式であることを特徴とする不揮発性半導体メモリ
を用いた記憶装置。 - 【請求項８】ホストコンピュータに接続可能な記憶装置
であって、該記憶装置は、該ホストコンピュータが書き
込むセクタデータを格納するための不揮発性半導体メモ
リと、該ホストコンピュータとの接続手段と、該不揮発
性半導体メモリの制御手段と、該ホストコンピュータに
よるセクタデータの読み出しおよび書き込みにおいて一
時的に使用されるデータバッファを有し、該不揮発性半
導体メモリは、多数の不揮発性メモリセルから構成さ
れ、該メモリセルの集合によって一つのブロックを構成
し、該ブロックにおいて一括消去可能であり、該ブロッ
クは一つ以上のセクタデータを格納可能であり、該ホス
トコンピュータによる一つのセクタデータの読み出しに
おいて、該ホストコンピュータが読み出すセクタデータ
が格納されている該不揮発性半導体メモリのブロックに
格納されている全セクタデータをデータバッファに読み
出すことを特徴とする該不揮発半導体メモリからのセク
タデータ読み出し方式であることを特徴とする不揮発性
半導体メモリを用いた記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11113197A JP2000306389A (ja) | 1999-04-21 | 1999-04-21 | 不揮発性半導体メモリを用いた記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11113197A JP2000306389A (ja) | 1999-04-21 | 1999-04-21 | 不揮発性半導体メモリを用いた記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000306389A true JP2000306389A (ja) | 2000-11-02 |
Family
ID=14606024
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11113197A Pending JP2000306389A (ja) | 1999-04-21 | 1999-04-21 | 不揮発性半導体メモリを用いた記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000306389A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005524170A (ja) * | 2002-04-30 | 2005-08-11 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 不揮発性メモリを備える集積回路及び前記メモリからのデータをフェッチするための方法 |
| JP2006099600A (ja) * | 2004-09-30 | 2006-04-13 | Casio Comput Co Ltd | フラッシュｒｏｍ制御装置、フラッシュｒｏｍ制御方法及びプログラム |
| US7302517B2 (en) | 2003-01-09 | 2007-11-27 | Samsung Electronics Co., Ltd. | Apparatus and method for controlling execute-in-place (XIP) in serial flash memory, and flash memory chip using the same |
| JP2008033425A (ja) * | 2006-07-26 | 2008-02-14 | Tdk Corp | システムコントローラ、システムコントローラを有するフラッシュメモリシステム、およびフラッシュメモリモジュールの制御方法 |
-
1999
- 1999-04-21 JP JP11113197A patent/JP2000306389A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005524170A (ja) * | 2002-04-30 | 2005-08-11 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 不揮発性メモリを備える集積回路及び前記メモリからのデータをフェッチするための方法 |
| US7302517B2 (en) | 2003-01-09 | 2007-11-27 | Samsung Electronics Co., Ltd. | Apparatus and method for controlling execute-in-place (XIP) in serial flash memory, and flash memory chip using the same |
| JP2006099600A (ja) * | 2004-09-30 | 2006-04-13 | Casio Comput Co Ltd | フラッシュｒｏｍ制御装置、フラッシュｒｏｍ制御方法及びプログラム |
| JP2008033425A (ja) * | 2006-07-26 | 2008-02-14 | Tdk Corp | システムコントローラ、システムコントローラを有するフラッシュメモリシステム、およびフラッシュメモリモジュールの制御方法 |
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Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040401 |
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Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20040401 |
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