JPH1139245A - 半導体デバイス制御装置および半導体デバイス制御方法 - Google Patents

Abstract

(57)【要約】 【課題】簡単なハードウェア構成にてフラッシュＥＥＰ
ＲＯＭなどの半導体デバイスに対するアクセス制御を実
現し、低コストで且つ制御方法の変更に柔軟に対応可能
なコントローラを実現する。 【解決手段】Ｉ／Ｏポート１１１はＣＰＵ１１によって
リード／ライトアクセス可能に構成されており、またそ
のＩ／Ｏポート１１１はＮＡＮＤ型フラッシュＥＥＰＲ
ＯＭ１４の各信号ピンに結合されている。ＣＰＵ１１に
よってＩ／Ｏポート１１１に書き込まれた各２値データ
の値は、ＮＡＮＤ型フラッシュＥＥＰＲＯＭ１４の対応
する信号ピンにその電圧の論理値Ｈ，Ｌとして直接供給
されるので、各種制御信号それぞれのＨ，Ｌ状態をはじ
め、ライトデータ、アドレス、コマンドなどの各ビット
値をソフトウェアによって直接制御することができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明はフラッシュＥＥＰ
ＲＯＭなどの半導体デバイスを制御する半導体デバイス
制御装置および半導体デバイス制御方法に関し、特にパ
ーソナルコンピュータにおいて使用される半導体デバイ
スをアクセス制御するための半導体デバイス制御装置お
よび半導体デバイス制御方法に関する。

【０００２】

【従来の技術】従来のワークステーションやパーソナル
コンピュータ等の情報処理装置の多くは、２次記憶装置
として磁気ディスク装置を用いていた。磁気ディスク装
置は、記録の信頼性が高い、ビット単価が安いなどの利
点がある反面、装置のサイズが大きい、物理的な衝撃に
弱いなどの欠点を持つ。

【０００３】そこで、近年、装置のサイズが小さく物理
的な衝撃にも強い半導体ディスク装置に注目が集まって
いる。半導体ディスク装置とは、電気的に一括消去が可
能な不揮発性の半導体メモリであるフラッシュＥＥＰＲ
ＯＭを、従来の磁気ディスク装置などと同様にパーソナ
ルコンピュータなどの２次記憶装置として用いるもので
ある。この半導体ディスク装置には、磁気ディスク装置
の磁気ヘッドや回転ディスクのような機械的な可動部分
を含まないため、物理的な衝撃による誤動作や故障が発
生しにくい。また、装置としてのサイズも小さくなる等
の利点がある。

【０００４】ところで、最近では、全ての動作モードが
外部からのコマンドによって指定可能ないわゆるコマン
ド制御タイプのフラッシュＥＥＰＲＯＭが種々開発され
ている。

【０００５】この種のフラッシュＥＥＰＲＯＭは、１ペ
ージ分のデータを保持するデータレジスタを備えてお
り、データレジスタからメモリセルアレイへのデータ書
込み動作や、メモリセルアレイからデータレジスタへの
データ読み出し動作を外部からの制御なしで自動実行す
る事ができる。このようなコマンド制御タイプのフラッ
シュＥＥＰＲＯＭを半導体ディスク装置に内蔵して使用
した場合には、その半導体ディスク装置を制御するコン
トローラは、コマンドを発行してフラッシュＥＥＰＲＯ
Ｍの動作モードを一旦指定しさえすればその後はそのフ
ラッシュＥＥＰＲＯＭの制御から解放される。

【０００６】しかし、従来のコントローラは、ホストシ
ステムから要求されたアクセス動作を指定するために必
要なフラッシュＥＥＰＲＯＭに対する一連の信号タイミ
ング制御を全て専用のハードウェアによって生成する構
成であるため、そのハードウェア構成が複雑となるとい
う問題がある。また、アクセス制御方法の変更等に対応
するためにはハードウェア構成を再設計しなければなら
ず、そのための作業に多大な時間、および費用が必要と
なるという問題となる。

【０００７】

【発明が解決しようとする課題】上述のように、従来で
は、フラッシュＥＥＰＲＯＭに対する一連の信号タイミ
ング制御を全て専用のハードウェアによって行う構成で
あるため、ハードウェア構成が複雑となり、その制御動
作の変更等に柔軟に対応することが困難であった。

【０００８】この発明はこのような点に鑑みてなされた
ものであり、簡単なハードウェア構成にてフラッシュＥ
ＥＰＲＯＭなどの半導体デバイスに対するアクセス制御
を実現できるようにし、低コストで且つ制御動作の変更
に柔軟に対応し得る半導体デバイス制御装置および半導
体デバイス制御方法を提供することを目的とする。

【０００９】

【課題を解決するための手段】この発明は、コンピュー
タシステムで使用可能に構成され、そのコンピュータシ
ステムのホストＣＰＵからの要求に応じて半導体デバイ
スを制御する半導体デバイス制御装置において、前記ホ
ストＣＰＵによってアクセス可能に構成され、前記半導
体デバイスの複数の信号ピンそれぞれに結合されるＩ／
Ｏポートを具備し、前記ホストＣＰＵによって前記Ｉ／
Ｏポートに書き込まれた各２値データの値が前記半導体
デバイスの対応する信号ピンにその電圧値として供給さ
れることを特徴とする。

【００１０】この半導体デバイス制御装置においては、
ホストＣＰＵによってアクセス可能なＩ／Ｏポートを有
しており、そのＩ／Ｏポートが半導体デバイスの複数の
信号ピンそれぞれに結合されている。ソフトウェアドラ
イバなどによってＩ／Ｏポートに書き込まれた各２値デ
ータの値は、それに対応する半導体デバイスの信号ピン
にその電圧値として直接供給される。従って、ソフトウ
ェア制御の下に、Ｉ／Ｏポートに信号ピンの論理レベル
に相当するデータを書き込むことにより、半導体デバイ
スのアクセス動作に必要な一連の信号タイミングが生成
される。このように、ソフトウェア制御によって半導体
デバイスのアクセス動作を直接制御する構成を採用する
ことにより、簡単なハードウェア構成にてフラッシュＥ
ＥＰＲＯＭなどの半導体デバイスに対するアクセス制御
を実現でき、低コストで、且つ制御動作の変更に柔軟に
対応することが可能となる。

【００１１】また、Ｉ／Ｏポートは、多ビット幅のレジ
スタから構成することができる。この場合、そのレジス
タの各ビットが半導体デバイスの対応する信号ピンに結
合されることになる。この構成により、半導体デバイス
の信号ピン数相当のビット幅を持つレジスタを用意する
だけで、半導体デバイスの制御が可能となる。

【００１２】

【発明の実施の形態】以下、図面を参照してこの発明の
実施形態を説明する。図１には、この発明の一実施形態
に係るフラッシュメモリコントローラの構成が示されて
いる。このフラッシュメモリコントローラ１３は、パー
ソナルコンピュータなどのコンピュータシステムに適用
されるものであり、ＮＡＮＤ型フラッシュＥＥＰＲＯＭ
１４のアクセス制御を行う。

【００１３】フラッシュメモリコントローラ１３は、図
示のように、コンピュータシステムのシステムバス１０
に接続されており、主メモリ１２に格納されたソフトウ
ェア制御の下にＣＰＵ１１が実行するＩ／Ｏリード・ラ
イトサイクルに従い、ＮＡＮＤ型フラッシュＥＥＰＲＯ
Ｍ１４を制御する。このフラッシュメモリコントローラ
１３には、アドレスデコーダ１１０と、このアドレスデ
コーダ１１０によってアドレス指定されるＩ／Ｏポート
１１１とが設けられている。Ｉ／Ｏポート１１１はＣＰ
Ｕ１１によってリード／ライトアクセス可能に構成され
ており、またそのＩ／Ｏポート１１１はＮＡＮＤ型フラ
ッシュＥＥＰＲＯＭ１４の各信号ピンに結合されてい
る。

【００１４】すなわち、Ｉ／Ｏポート１１１は、図示の
ように、ＮＡＮＤ型フラッシュＥＥＰＲＯＭ１４に対し
て各種制御信号２０１を供給するための複数の制御信号
ポート１１２と、ＮＡＮＤ型フラッシュＥＥＰＲＯＭ１
４のステータス信号２０１をリードするためのステータ
スポート１１３と、ＮＡＮＤ型フラッシュＥＥＰＲＯＭ
１４との間で例えば８ビット幅のＩ／Ｏデータ２０３を
授受するためのデータポート１１４とから構成されてい
る。これら制御信号ポート１１２、ステータスポート１
１３、およびデータポート１１４はそれぞれデータバス
２に接続されており、アドレスバス１上のアドレスをデ
コードするアドレスデコーダ１１０によってこれらポー
トが選択的にイネーブル状態に設定される。

【００１５】制御信号ポート１１２を介してＮＡＮＤ型
フラッシュＥＥＰＲＯＭ１４に供給される制御信号２０
１は、コマンドラッチイネーブル信号ＣＬＥ、アドレス
ラッチイネーブル信号ＡＬＥ、チップイネーブル信号Ｃ
Ｅ￣、ライトイネーブル信号ＷＥ￣、およびリードイネ
ーブル信号ＲＥ￣等である。また、ステータスポート１
１３を介してリードされるステータス信号２０１はレデ
ィービジー信号Ｒ／Ｂであり、さらにＩ／Ｏデータ２０
３として授受されるのは、ライトデータ、リードデー
タ、コマンド、アドレスである。

【００１６】このコントローラ１３によれば、ＣＰＵ１
１によってＩ／Ｏポート１１１に書き込まれた各２値デ
ータの値は、ＮＡＮＤ型フラッシュＥＥＰＲＯＭ１４の
対応する信号ピンにその電圧の論理値Ｈ，Ｌとして直接
供給されるので、各種制御信号それぞれのＨ，Ｌ状態を
はじめ、ライトデータ、アドレス、コマンドなどの各ビ
ット値をソフトウェアによって直接制御することができ
る。また、Ｉ／Ｏポート１１１をＣＰＵ１１がリードア
クセスすることにより、ＮＡＮＤ型フラッシュＥＥＰＲ
ＯＭ１４からの読み出しデータおよびステータスなどを
読みとることができる。

【００１７】図２は図１のコントローラ１３の適用例を
示すものであり、ここでは、図１のコントローラ１３
は、ＩＳＡ拡張ボード３０上のコントローラＬＳＩ（Ｉ
ＳＡアダプタコントローラ）として実装されている。Ｉ
ＳＡ拡張ボード３０はデスクトップ型のパーソナルコン
ピュータにおいてＳＳＦＤＣ（Ｓｏｌｉｄ Ｓｔａｔｅ
Ｆｌｏｐｐｙ Ｄｉｓｋ Ｃａｒｄ）５０を使用できる
ようにするためのものであり、そのＩＳＡ拡張ボード３
０から導出されたケーブルは、ＳＳＦＤＣ５０を装着す
るためのアダプタユニット４０に接続されている。ＳＳ
ＦＤＣ５０は、ＮＡＮＤ型フラッシュＥＥＰＲＯＭを内
蔵した平板状の小型樹脂パッケージから構成されるリム
ーバブル記憶媒体であり、図３に示されているように、
そのパッケージ表面上には、ＮＡＮＤ型フラッシュＥＥ
ＰＲＯＭの各信号ピンに接続された電極群が配置されて
いる。

【００１８】次に、図３を参照して、図２のＩＳＡアダ
プタコントローラに適用する場合を例にとって、図１の
Ｉ／Ｏポート１１１の具体例を説明する。図３において
は、図１のＩ／Ｏポート１１１はそれぞれ８ビット幅を
有する２つのレジスタ、つまりＳＳＦＤＣコントロール
レジスタ１１１ａおよびＳＳＦＤＣデータレジスタ１１
１ｂから構成されている。

【００１９】ＳＳＦＤＣコントロールレジスタ１１１ａ
は、ＳＳＦＤＣ５０を制御するためのレジスタであり、
そのビット０からビット６は図示のようにそれぞれＳＳ
ＦＤＣ５０の対応する制御信号電極に直接接続される。
このＳＳＦＤＣコントロールレジスタ１１１ａは通常の
ようにフリップフロップなどから構成することができ
る。

【００２０】ＳＳＦＤＣデータレジスタ１１１ｂはＳＳ
ＦＤＣ５０の８ビット幅のＩ／Ｏデータ線を制御するた
めのものであり、ビット０からビット７は図示のように
それぞれＳＳＦＤＣ５０の対応するＩ／Ｏ信号電極に直
接接続される。このＳＳＦＤＣデータレジスタ１１１ｂ
については、ラッチ機能を備える必要はないので、双方
向の入出力バッファによって構成することができる。

【００２１】これらＳＳＦＤＣコントロールレジスタ１
１１ａおよびＳＳＦＤＣデータレジスタ１１１ｂをリー
ド・ライトアクセスすることにより、データリード、デ
ータライト、およびブロックイレーズにそれぞれ必要な
一連のアクセス制御シーケンスをソフトウェア制御によ
って実現することができる。

【００２２】図５には、本実施形態で用いられるハード
ウェアとソフトウェアとの対応関係が示されている。図
５において、７０はアプリケーションプログラム、８０
はオペレーティングシステム、９０はＳＳＦＤＣ５０を
制御するＳＳＦＤＣソフトウェアドライバである。ＳＳ
ＦＤＣ５０は、アプリケーションプログラム７０および
オペレーティングシステム８０からはディスクドライブ
装置の１つとして扱われる。ＳＳＦＤＣソフトウェアド
ライバ９０はアプリケーションプログラム７０またはオ
ペレーティングシステム８０から指定されたディスクア
ドレスを例えばセクタ単位毎にＳＳＦＤＣ５０をアクセ
スするためのメモリアドレスに変換する機能と、ＳＳＦ
ＤＣコントロールレジスタ１１１ａおよびＳＳＦＤＣデ
ータレジスタ１１１ｂをアクセスしてＳＳＦＤＣ５０の
データリード、データライト、およびブロックイレーズ
にそれぞれ必要な一連のアクセス制御シーケンスを制御
する機能とを有している。

【００２３】次に、図６および図７を参照して、ＳＳＦ
ＤＣ５０からのデータ読み出し動作について説明する。
図６はデータ読み出し時におけるＮＡＮＤ型フラッシュ
ＥＥＰＲＯＭの信号波形図であり、図７はその時のソフ
トウェアドライバ９０の処理手順を示している。図６に
おいて、（１）はコマンドラッチイネーブル信号ＣＬＥ
であり、ＮＡＮＤ型フラッシュＥＥＰＲＯＭにコマンド
を送る際には、ＳＳＦＤＣコントロールレジスタ１１１
ａのｂｉｔ２にＣＬＥ制御データ“１”が書き込まれ、
これによりコマンドラッチイネーブル信号ＣＬＥはアク
ティブステート“１”に設定される。

【００２４】（２）はチップイネーブル信号ＣＥ￣であ
り、ＮＡＮＤ型フラッシュＥＥＰＲＯＭを動作状態に設
定する際には、ＳＳＦＤＣコントロールレジスタ１１１
ａのｂｉｔ０にＣＥ制御データ“０”が書き込まれ、こ
れによってチップイネーブル信号ＣＥ￣はアクティブス
テート“０”に設定される。

【００２５】（３）はライトイネーブル信号ＷＥ￣であ
り、ＮＡＮＤ型フラッシュＥＥＰＲＯＭにコマンド、ア
ドレス、データを書き込むときには、ＳＳＦＤＣコント
ロールレジスタ１１１ａのｂｉｔ６にＷＥ制御データ
“０”が書き込まれ、これによりライトイネーブル信号
ＷＥ￣はアクティブステート“０”に設定される。

【００２６】（４）はアドレスラッチイネーブル信号Ａ
ＬＥであり、ＮＡＮＤ型フラッシュＥＥＰＲＯＭにアド
レスを送る際には、ＳＳＦＤＣコントロールレジスタ１
１１ａのｂｉｔ１にＡＬＥ制御データ“１”が書き込ま
れ、これによってアドレスラッチイネーブル信号ＡＬＥ
はアクティブステート“１”に設定される。

【００２７】（５）はリードイネーブル信号ＲＥ￣であ
り、ＮＡＮＤ型フラッシュＥＥＰＲＯＭからデータを読
み出す際には、ＳＳＦＤＣコントロールレジスタ１１１
ａのｂｉｔ５にＲＥ制御データ“０”が書き込まれ、こ
れによってリードイネーブル信号ＲＥ￣はアクティブス
テート“０”に設定される。

【００２８】（６）はレディー／ビジー信号Ｒ／Ｂであ
り、ＮＡＮＤ型フラッシュＥＥＰＲＯＭの内部回路が動
作しているときはビジー状態を示す“０”となり、動作
が完了してレディー状態になると“１”となる。この
“０”、“１”の値はＳＳＦＤＣコントロールレジスタ
１１１ａのｂｉｔ４に反映される。

【００２９】（７）はＩ／Ｏ信号線であり、ＳＳＦＤＣ
データレジスタ１１１ｂとＮＡＮＤ型フラッシュＥＥＰ
ＲＯＭとの間のコマンド、アドレス、データのやり取り
のために用いられる。

【００３０】なお、ここでは、ライトイネーブル信号Ｗ
Ｅ￣およびリードイネーブル信号ＲＥ￣にそれぞれＳＳ
ＦＤＣコントロールレジスタ１１１ａのｂｉｔ６，５を
割り当てたが、このような専用ビットを割り当てる代わ
りに、ＣＰＵ１１がＳＳＦＤＣデータレジスタ１１１ｂ
にライトアクセスしたときにライトイネーブル信号ＷＥ
￣がアクティブとなり、リードアクセスしたときにリー
ドイネーブル信号ＲＥ￣がアクティブとなるように構成
することもできる。

【００３１】ＮＡＮＤ型フラッシュＥＥＰＲＯＭからデ
ータを読み出すときには、ソフトウェアドライバ９０
は、図６の信号波形に従ったタイミングを生成するため
に、図７の手順にてＳＳＦＤＣコントロールレジスタ１
１１ａおよびＳＳＦＤＣデータレジスタ１１１ｂのアク
セスを行う。

【００３２】すなわち、ソフトウェアドライバ９０は、
まず、ＳＳＦＤＣコントロールレジスタ１１１ａのｂｉ
ｔ０にＣＥ制御データ“０”を書き込み、ＮＡＮＤ型フ
ラッシュＥＥＰＲＯＭのチップイネーブル信号ＣＥ￣を
“０”にする（ステップＳ１０１）。次いで、ソフトウ
ェアドライバ９０は、ＳＳＦＤＣコントロールレジスタ
１１１ａのｂｉｔ２にＣＬＥ制御データ“１”を書き込
み、コマンドラッチイネーブル信号ＣＬＥを“１”にす
る（ステップＳ１０２）。この後、ソフトウェアドライ
バ９０はＳＳＦＤＣデータレジスタ１１１ｂにリードコ
マンド“００ｈ”を書き込み、そしてＳＳＦＤＣコント
ロールレジスタ１１１ａのｂｉｔ２にＣＬＥ制御データ
“０”を書き込む（ステップＳ１０３，Ｓ１０４）。こ
れにより、ライトイネーブル信号ＷＥ￣が“０”とな
り、ＮＡＮＤ型フラッシュＥＥＰＲＯＭにリードコマン
ド“００ｈ”が書き込まれる。

【００３３】次いで、ソフトウェアドライバ９０はＳＳ
ＦＤＣコントロールレジスタ１１１ａのｂｉｔ１にＡＬ
Ｅ制御データ“１”を書き込み、アドレスラッチイネー
ブル信号ＡＬＥを“１”にする（ステップＳ１０５）。
そして、ＳＳＦＤＣデータレジスタ１１１ｂに２４ビッ
トのメモリリードアドレスを３回に分けて順次書き込む
（ステップＳ１０６）。ライトイネーブル信号ＷＥ￣は
メモリリードアドレスの書き込みに同期して“０”とな
り、これによってＳＳＦＤＣデータレジスタ１１１ｂに
書き込まれたメモリリードアドレスがＮＡＮＤ型フラッ
シュＥＥＰＲＯＭに書き込まれることになる。

【００３４】この後、ソフトウェアドライバ９０はＳＳ
ＦＤＣコントロールレジスタ１１１ａのｂｉｔ１にＡＬ
Ｅ制御データ“０”を書き込んでアドレスラッチイネー
ブル信号ＡＬＥを“０”にした後（ステップＳ１０
７）、ＳＳＦＤＣコントロールレジスタ１１１ａのｂｉ
ｔ４をポーリングして、ＮＡＮＤ型フラッシュＥＥＰＲ
ＯＭのデータレジスタにデータが読み出されてそれがビ
ジー状態からレディー状態に変わるのを待つ（ステップ
Ｓ１０８）。ＮＡＮＤ型フラッシュＥＥＰＲＯＭがレデ
ィー状態になると、ソフトウェアドライバ９０はＳＳＦ
ＤＣデータレジスタ１１１ｂを順次リードする（ステッ
プＳ１０９）。このリードアクセスに同期してＮＡＮＤ
型フラッシュＥＥＰＲＯＭのリードイネーブル信号ＲＥ
￣が順次“０”となり、これにより例えば１ページ分の
データを連続的に読み出すことができる。

【００３５】また、図８および図９はそれぞれデータラ
イト時およびブロックイレーズ時の波形図であり、この
波形図のタイミングに従ってＳＳＦＤＣコントロールレ
ジスタ１１１ａおよびＳＳＦＤＣデータレジスタ１１１
ｂのアクセスを行うことにより、ＮＡＮＤ型フラッシュ
ＥＥＰＲＯＭへのデータ書き込みおよびイレーズ動作を
制御することもできる。

【００３６】以上のように、本実施形態によれば、ソフ
トウェア制御の下に、Ｉ／ＯポートにＮＡＮＤ型フラッ
シュＥＥＰＲＯＭの各信号ピンの論理レベルに相当する
データを書き込むことにより、ＮＡＮＤ型フラッシュＥ
ＥＰＲＯＭのアクセス動作に必要な一連の信号タイミン
グが生成される。このように、ソフトウェア制御によっ
てＮＡＮＤ型フラッシュＥＥＰＲＯＭのアクセス動作を
直接制御することができるため、簡単なハードウェア構
成にてフラッシュＥＥＰＲＯＭに対するアクセス制御を
実現でき、低コストで、且つ制御動作の変更に柔軟に対
応することが可能となる。

【００３７】なお、以上の説明ではフラッシュＥＥＰＲ
ＯＭに対する制御のみを説明したが、本実施形態の制御
は、フラッシュＥＥＰＲＯＭのみならず、他の各種半導
体デバイスに適用することができる。

【００３８】

【発明の効果】以上説明したように、本発明によれば、
ホストＣＰＵがアクセス可能なＩ／Ｏポートに半導体デ
バイスの各信号ピンの論理レベルを決めるデータをソフ
トウェアが直接書き込む構成を採用することにより、ハ
ードウェア構成が簡単化され、低コストで、且つ制御方
法の変更に柔軟に対応することが可能となる。

【図面の簡単な説明】

【図１】本発明の一実施形態に係る半導体デバイス制御
装置の構成を示すブロック図。

【図２】同実施形態の半導体デバイス制御装置をＳＳＦ
ＤＣのコントローラに適用した例を示す図。

【図３】同実施形態で使用されるＳＳＦＤＣの構成を示
す図。

【図４】同実施形態の半導体デバイス制御装置に設けら
れるＩ／Ｏポートの具体的な構成例を示す図。

【図５】同実施形態の半導体デバイス制御装置とそれを
制御するソフトウェアドライバとの対応関係を示す図。

【図６】同実施形態においてＳＳＦＤＣのフラッシュＥ
ＥＰＲＯＭからデータを読み出す時のタイミングを示す
波形図。

【図７】図６のデータ読み出しタイミングに対応するソ
フトウェアドライバの処理手順を示すフローチャート。

【図８】同実施形態においてＳＳＦＤＣのフラッシュＥ
ＥＰＲＯＭにデータを書き込む時のタイミングを示す波
形図。

【図９】同実施形態においてＳＳＦＤＣのフラッシュＥ
ＥＰＲＯＭにブロックイレーズ動作を実行させるときの
タイミングを示す波形図。

【符号の説明】

１…アドレスバス ２…データバス １１…ホストＣＰＵ １２…主メモリ １３…フラッシュメモリコントローラ １４…ＮＡＮＤ型フラッシュＥＥＰＲＯＭ ２０…デスクトップ型パーソナルコンピュータ ３０…ＩＳＡボード ４０…アダプタユニット ５０…ＳＳＦＤＣ １１１…Ｉ／Ｏポート １１２…制御信号ポート １１３…ステータスポート １１４…データポート １１１ａ…ＳＳＦＤＣコントロールレジスタ １１１ｂ…ＳＳＦＤＣデータレジスタ

Claims (7)

【特許請求の範囲】
1. 【請求項１】 コンピュータシステムで使用可能に構成
   され、そのコンピュータシステムのホストＣＰＵからの
   要求に応じて半導体デバイスを制御する半導体デバイス
   制御装置において、 前記ホストＣＰＵによってアクセス可能に構成され、前
   記半導体デバイスの複数の信号ピンそれぞれに結合され
   るＩ／Ｏポートを具備し、 前記ホストＣＰＵによって前記Ｉ／Ｏポートに書き込ま
   れた各２値データの値が、前記半導体デバイスの対応す
   る信号ピンにその電圧値として供給されることを特徴と
   する半導体デバイス制御装置。
2. 【請求項２】 前記Ｉ／Ｏポートは多ビット幅のレジス
   タから構成されており、そのレジスタの各ビットが前記
   半導体デバイスの対応する信号ピンに結合されることを
   特徴とする請求項１記載の半導体デバイス制御装置。
3. 【請求項３】 前記半導体デバイスはフラッシュＥＥＰ
   ＲＯＭを含むことを特徴とする請求項１記載の半導体デ
   バイス制御装置。
4. 【請求項４】 前記半導体デバイスはフラッシュＥＥＰ
   ＲＯＭを含み、 前記Ｉ／Ｏポートは、 前記フラッシュＥＥＰＲＯＭの複数の制御信号ピンそれ
   ぞれに結合される多ビット幅の第１レジスタと、 前記フラッシュＥＥＰＲＯＭの複数のＩ／Ｏ信号ピンそ
   れぞれに結合される多ビット幅の第２レジスタとを含
   み、 この第２レジスタは、前記複数のＩ／Ｏ信号ピンとの間
   でコマンド、アドレス、データを授受する双方向の入出
   力バッファから構成されていることを特徴とする請求項
   １記載の半導体デバイス制御装置。
5. 【請求項５】 半導体デバイスの複数の信号ピンそれぞ
   れに結合されるＩ／Ｏポートを有するコンピュータシス
   テムで使用される半導体デバイス制御方法であって、 上位プログラムからのアクセス要求に応じて、前記ホス
   トコンピュータのホストＣＰＵに、前記半導体デバイス
   の複数の信号ピンそれぞれの論理レベルを決める２値デ
   ータを前記Ｉ／Ｏポートに順次書き込ませ、 上位プログラムから要求されたアクセス動作を実行する
   ために必要な一連の信号タイミングを、ソフトウェア制
   御によって生成できるようにしたことを特徴とする半導
   体デバイス制御方法。
6. 【請求項６】 前記Ｉ／Ｏポートは、各ビットが前記半
   導体デバイスの対応する信号ピンに結合される多ビット
   幅のレジスタから構成されており、 前記レジスタに対するアクセスによって一連の信号タイ
   ミングを生成することを特徴とする請求項５記載の半導
   体デバイス制御方法。
7. 【請求項７】 前記半導体デバイスはフラッシュＥＥＰ
   ＲＯＭを含む半導体ディスク装置であり、 前記上位プログラムからのアクセス要求で指定されるデ
   ィスクアドレスを前記フラッシュＥＥＰＲＯＭをアクセ
   スするためのメモリアドレスに変換し、そのメモリアド
   レス前記Ｉ／Ｏポートに書き込むことを特徴とする請求
   項５記載の半導体デバイス制御方法。