JPH07105072A - フラッシュ・メモリ・デバイス - Google Patents

Abstract

(57)【要約】 【目的】 フラッシュ・アレイ・コントローラー回路と
ユーザの間でページ・バッファー回路を共有し、フラッ
シュメモリ・デバイスへのプログラミング処理能力を高
める。 【構成】ページ・バッファー回路はプレーンＡとプレー
ンＢからなり、そこではプレーンＡとＢは各々スタティ
ック・ランダム・アクセス・メモリ・アレイを搭載して
いる。ページ・バッファー回路は、ユーザ・モードにお
いてホスト・バスでプレーンＡとＢに対するアクセス
と、フラッシュ・アレイ・コントローラー・モードにお
いてフラッシュ・アレイ・コントローラーに依るプレー
ンＡとＢに対するアクセスを可能にする、モード制御回
路を更に有している。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は集積回路メモリ・デバイ
スの分野に関する。特に、本発明はフラッシュ・メモリ
・デバイスのシェア・ページ・バッファー資源に関す
る。

【０００２】

【従来の技術】フラッシュ・メモリ・デバイスは、コン
ピュータ・システムの不揮発性ランダム・アクセス・デ
ータ記憶のためのフラッシュ・セル・アレイを搭載して
いる。従来のフラッシュ・メモリ・デバイスは、フラッ
シュ・セル・アレイのエリアをプログラム設定し且つ消
去する書き込み制御回路を有している。書き込み制御回
路は、予め設定されたシーケンスのプログラム・レベル
電圧をフラッシュ・セルに印加して、フラッシュ・セル
をプログラム設定している。

【０００３】従来のフラッシュ・メモリ・デバイスは、
オンチップ・プログラミング・データ・バッファーを採
用して、フラッシュ・セル・アレイに対するプログラミ
ング処理能力に高めていた。データ・バッファーは、一
組のプログラミング・データをバッファーして、プログ
ラミング速度の向上を可能にしている。データ・バッフ
ァーは、書き込み制御回路を用いて、プログラミング・
データに対する高速アクセスを可能にしている。プログ
ラミング・データに対する高速アクセスは、書き込み制
御回路が、フラッシュ・セル・アレイの複数のバイトに
対するプログラム・レベル電圧のサイクル化を解消して
いる。

【０００４】このような従来のフラッシュ・メモリ・デ
バイスにおいて、ユーザは、一般的にプログラミング・
データ・ブロックをデータ・バッファーにロードする入
力／出力ドライバーを用いている。入力／出力ドライバ
ーはフラッシュ・アレイ・プログラム・コマンドを書き
込み制御回路に送り、その後、書き込み制御回路は、プ
ログラミング・データをデータ・バッファーにアクセス
して、フラッシュ・セル・アレイをプログラム設定す
る。入力／出力ドライバーは、書き込み制御回路が前の
プログラミング・データ・ブロックからのプログラミン
グを終了した後に、次のプログラミング・データ・ブロ
ックをデータ・バッファーにロードする。

【０００５】

【発明が解決しようとする課題】このような従来のフラ
ッシュ・メモリ・デバイスでは、通常、書き込み制御回
路がフラッシュ・セル・アレイをデータ・バッファーか
らプログラム設定している間に、入力／出力ドライバー
がデータ・バッファーにアクセスできない欠陥があっ
た。その結果、入力／出力ドライバーは、プログラム・
オペレーションが終了するまでアイドル状態になる。こ
の入力／出力ドライバーのアイドル時間は、プログラミ
ングの性能をフラッシュ・メモリ・デバイスに対して低
下させる結果になっていた。

【０００６】本発明の１つの目的は、フラッシュ・メモ
リ・デバイスのフラッシュ・アレイ・コントローラーと
ユーザの間にページ・バッファー資源を共有することに
よって、フラッシュ・メモリ・デバイスに対するプログ
ラミング処理能力を改善することにある。

【０００７】本発明の別の目的は、各々ページ・プレー
ンがユーザ・モードまたはフラッシュ・アレイ・コント
ローラー・モードの何れかで機能する、複数のページ・
プレーン・ページ・バッファーをフラッシュ・メモリ・
デバイスのために提供することにある。

【０００８】本発明の別の目的は、プレーンがユーザ・
モードの時に、ユーザがページ・プレーンにアクセスで
きるようにし、なおかつ、プレーンがフラッシュ・アレ
イ・コントローラー・モードの時に、フラッシュ・アレ
イ・コントローラーがページ・プレーンにアクセスでき
るようにすることにある。

【０００９】本発明の更なる目的は、ユーザがデータを
他のページ・プレーンにロードしている間に、フラッシ
ュ・アレイ・コントローラーが或るページ・プレーンか
らのデータによってフラッシュ・アレイをプログラム設
定するようにして、ページ・バッファー・ページ・プレ
ーンのなかでユーザ・モードとフラッシュ・アレイ・コ
ントローラー・モードの割当を調整することにある。

【００１０】

【課題を解決するための手段】発明のこれらと他の目的
は、フラッシュ・セル・アレイを備えたフラッシュ・メ
モリ・デバイスと、フラッシュ・セル・アレイをプログ
ラム設定するフラッシュ・アレイ・コントローラー回路
と、フラッシュ・アレイ・コントローラー回路とユーザ
の間で共有される資源を与えるページ・バッファー回路
によって達成される。ページ・バッファー回路は、ペー
ジ・プレーンが各々スタティック・ランダム・アクセス
・メモリ・アレイからなる一組のページ・プレーンを搭
載している。ページ・バッファー回路は、ユーザ・モー
ドにおいてホスト・バスでページ・プレーンに対するア
クセスと、フラッシュ・アレイ・コントローラー・モー
ドにおいてフラッシュ・アレイ・コントローラーによる
ページ・プレーンに対するアクセスを可能にするモード
制御回路を更に搭載している。各々ページ・プレーンの
ためのユーザ・モードとフラッシュ・アレイ・コントロ
ーラー・モードは、複数の制御信号によって決定され
る。フラッシュ・メモリ・デバイスは、コマンドをホス
ト・バスで処理するインタフェース回路を更に搭載して
いる。インタフェース回路は、制御信号を生成して、ペ
ージ・プレーンをユーザとフラッシュ・アレイ・コント
ローラー・モードに、ユーザからのコマンドの要求に基
づいて割り当てている。

【００１１】本発明の他の目的と特徴と長所は、添付図
面と次に示す詳細な説明から明らかになる。

【００１２】

【実施例】図１は、コンピュータ・システム３００のブ
ロック図である。コンピュータ・システム３００は、中
央処理装置（ＣＰＵ）３０２と主記憶装置サブシステム
３０４と一組のフラッシュ・メモリ・デバイス ３１０
−３１４ から構成している。ＣＰＵ３０２は主記憶装
置サブシステム３０４とフラッシュ・メモリ・デバイス
３１０−３１４とホスト・バス３０６で通信している。

【００１３】フラッシュ・メモリ・デバイス３１０−３
１４はコンピュータ・システム３００のランダム・アク
セス不揮発性大型データ記憶を構成している。ＣＰＵ３
０２は、読取メモリ・サイクルをホスト・バス３０６上
に生成して、フラッシュ・メモリ・デバイス３１０−３
１４の内容を読み取る。ＣＰＵ３０２は、書き込みコマ
ンドと書き込みデータ・ブロックをフラッシュ・デバイ
ス３１０−３１４にホスト・バス３０６で転送して、フ
ラッシュ・メモリ・デバイス３１０−３１４に書き込
む。

【００１４】図２は、フラッシュ・メモリ・デバイス３
１０のブロック図である。フラッシュ・メモリ・デバイ
ス３１０は、フラッシュ・セル・アレイ２０とインタフ
ェース回路４０とフラッシュ・アレイ・コントローラー
５０と一組のページ・バッファー回路７０と一組の制御
レジスター回路８０−８５と一組の読取／書き込みパス
回路３０から構成している。

【００１５】フラッシュ・セル・アレイ２０は、ランダ
ム・アクセス不揮発性大型データ記憶を構成する。或る
実施態様に対して、フラッシュ・セル・アレイ２０は、
一組の３２個のフラッシュ・アレイ・ブロックとして構
成されている。各々フラッシュ・アレイ・ブロックは６
４Ｋバイトのデータを記憶する。

【００１６】フラッシュ・メモリ・デバイス３１０が、
ホスト・バス３０６に結合された状態で図示されてい
る。ホスト・バス３０６は、ユーザ・アドレス・バス１
０２と、ユーザ・データ・バス１０４と、ユーザ・コン
トロール・バス１０６を有している。

【００１７】読取／書き込みパス回路３０は、フラッシ
ュ・アレイ２０にアクセスする読取／書き込み回路を備
えている。例えば、読取／書き込みパス回路３０は、フ
ラッシュ・アレイ２０のための列及び行アドレス・デコ
ード回路を含んでいる。読取／書き込みパス回路３０
は、不具合なフラッシュ・セルがフラッシュ・アレイ２
０で検出される時に、アドレスをオーバーライドする冗
長回路も含んでいる。読取／書き込みパス回路３０は、
参照フラッシュ・ビットを生成するミニ・アレイ回路
と、参照フラッシュ・ビットとフラッシュ・アレイ２０
のビットを比較して、ビットがロジック・ステート１ま
たはロジック・ステート０であるかについて決定するセ
ンスパス回路も含んでいる。

【００１８】読取／書き込みパス回路３０は、フラッシ
ュ・アレイ２０のビットと冗長ビットを選択するマルチ
プレクサー回路と、フラッシュ・アレイ２０のハイとロ
ー・バイトを選択して８ビット・アクセスと１６ビット
・アクセスを決めるマルチプレクサー回路も含んでい
る。読取／書き込みパス回路３０は、フラッシュ・アレ
イ２０からフラッシュ・メモリ・デバイス３１０の出力
パッドに対してデータを与える出力バッファー回路を含
んでいる。

【００１９】読取／書き込みパス回路３０はアドレス変
更検出回路を含んでいる。アドレス変更検出回路は、ア
ドレス変更が検出される時に制御パルスを生成する。制
御パルスは、データが準備される前に、フラッシュ・ア
レイ２０の出力に列をチャージする速度をはやくするた
めに採用されている。

【００２０】読取／書き込みパス回路３０は、フラッシ
ュ・アレイ２０にアクセスするための高電圧回路を含ん
でいる。例えば、読取／書き込みパス回路３０は、フラ
ッシュ・アレイ２０のプログラミング・データのために
ワードライン電圧を設定するＶＰＸスイッチング回路
と、プログラミング・ロード・ラインを設定するＶＰＹ
ゼネレーター回路を含んでいる。読取／書き込みパス回
路３０は、プログラミング中にフラッシュ・アレイ２０
の選択されていないブロックのソース電圧を設定するＶ
ＳＩゼネレーター回路も含んでいる。

【００２１】読取／書き込みパス回路３０は、消去確認
と消去後修復オペレーションだけでなく、プログラム確
認オペレーションのために参照電圧レベルを生成するデ
ジタル／アナログ変換回路も含んでいる。読取／書き込
みパス回路３０は、消去オペレーション中にソース電圧
レベルをＶＰＰに設定するＶＰＳスイッチ回路も含んで
いる。

【００２２】制御レジスター回路８０−８５は、一組の
特殊制御レジスターと、読取／書き込みパス３０を制御
する付随回路を含んでいる。特殊制御レジスターは、中
央制御バス１００を介してプログラム設定されてアクセ
スされる。

【００２３】インタフェース回路４０は、ホスト・バス
３０６のコマンドを受けて処理して、フラッシュ・セル
・アレイ２０へのアクセスをホスト・バス３０６で可能
にする。インタフェース回路４０は、コマンドをユーザ
・データ・バス１０４から受けて、コマンドを確認し、
キュー・バス４１でフラッシュ・アレイ・コントローラ
ー５０にコマンドを登録する。その後、フラッシュ・ア
レイ・コントローラー５０は、フラッシュ・メモリ・デ
バイス３１０の適切な部分を用いて、コマンドを実行す
る。

【００２４】フラッシュ・アレイ・コントローラー５０
は、書き込みオペレーションをフラッシュ・アレイ２０
で実行するために特別に減少された命令セット・プロセ
ッサーである。フラッシュ・アレイ・コントローラー５
０は、演算ロジック・ユニットと汎用レジスターと制御
記憶装置と制御シーケンサーを含んでいる。フラッシュ
・アレイ・コントローラー５０は、キュー・バス４１か
ら受けたコマンドを用いて、制御記憶装置の適切なロケ
ーションに送ってコマンドを実行する。

【００２５】制御アクセス回路６０は、インタフェース
回路４０とフラッシュ・アレイ・コントローラー５０の
両方が中央制御バス１００で制御レジスター回路８０−
８５にアクセスできるようにする。フラッシュ・メモリ
・デバイス３１０のノーマル・モード中に、フラッシュ
・アレイ・コントローラー５０は、制御アクセス回路６
０を制御して、中央制御バス１００で制御レジスター回
路８０−８５にアクセスする。

【００２６】フラッシュ・アレイ・コントローラー５０
は、書き込み制御信号とレジスター・アドレスを対応す
る書き込みデータと共に、制御アクセス回路６０にバス
５２で転送して、特殊制御レジスターに書き込む。制御
アクセス回路６０は、書き込みサイクルを中央制御バス
１００で生成して、アドレス指定された特殊制御レジス
ターのプログラムを作成する。フラッシュ・アレイ・コ
ントローラー５０は、レジスター・アドレスと読取制御
信号を制御アクセス回路６０にバス５２で転送して、特
殊制御レジスターを読み取る。制御アクセス回路６０
は、読取アクセス・サイクルを中央制御バス１００で生
成して、アドレス指定された特殊制御レジスターを読み
取る。

【００２７】制御レジスター回路８０は、特殊制御レジ
スターと、一組の制御信号９０に基づいて読取／書き込
みパス３０の高電圧回路を制御する回路を含んでいる。
高電圧制御レジスターは、ソース・スイッチ・インタフ
ェース・レジスターと、ＶＰＸとＶＰＩＸマルチプレク
サーを制御するインタフェース・レジスターと、ＶＰＰ
／ＶＣＣスイッチ・インタフェース・レジスターと、参
照ゼネレーターとマルチプレクサーとコンパレータを制
御するインタフェース・レジスターと、プログラミング
・データ・パス・インタフェース・レジスターを含んで
いる。

【００２８】制御レジスター回路８１は、一組の制御信
号９１に基づいて読取／書き込みパス３０の特殊カラム
・アクセス回路を制御する制御レジスターと回路を含ん
でいる。特殊カラム・アクセス制御レジスターは、ミニ
アレイ・インタフェース・レジスターと冗長インタフェ
ース・レジスターと転写インタフェース・レジスターと
内容アドレス指定可能メモリ・インタフェース・レジス
ターを含んでいる。

【００２９】制御レジスター回路８２は、読取／書き込
みパス３０から一組のステータス信号９２をセンスして
ラッチする一組の読取専用レジスターを含んでいる。ス
テータス信号９２は、フラッシュ・メモリ・デバイス３
１０の入力パッドに対応するＴＴＬバッファーの出力
と、フラッシュ・セル・アレイ２０の感知増幅器の出力
と、ページ・バッファー・カウンター出力と、読取／書
き込みパス３０とフラッシュ・アレイ・コントローラー
５０プログラム・カウンターの出力とを含んでいる。

【００３０】制御レジスター回路８３は、一組の制御信
号９３に基づいて読取／書き込みパス３０の読み取られ
たパスを制御する制御レジスターと回路を含んでいる。
読取パス制御レジスターは、自動変更検出インタフェー
ス・レジスターと、感知インタフェース・レジスター
ｘ，ｙ，ｚパス・インタフェース・レジスターと、ｃパ
ス・インタフェース・レジスターとを含んでいる。

【００３１】制御レジスター回路８４は、ページ・バッ
ファー回路７０の一組のテスト・モードを制御するレジ
スターを含んでいる。制御レジスター回路８４の制御レ
ジスターは、一組のテスト・モード制御信号９４を生成
する。制御レジスター回路８４の制御レジスターは、フ
ラッシュ・アレイ・コントローラー５０またはインタフ
ェース回路４０によって中央制御バス１００を介してプ
ログラム設定される。

【００３２】制御レジスター回路８５は、一組の制御信
号９５に基づいてフラッシュ・メモリ・デバイス３１０
の特殊なテストの特徴を制御するレジスターを含んでい
る。特殊テスト・レジスターは、テスト・モード・アク
セス・レジスターと、ＶＰＰ捕獲レジスターと、レディ
・ビジィ調整レジスターと、アドレス割当レジスターを
含んでいる。

【００３３】インタフェース回路４０は、入力アドレス
・マルチプレクサー３５を制御して、読取／書き込みパ
ス３０の入力アドレス３６を選択する。選択された入力
アドレス３６は、ユーザ・アドレス・バス１０２でＴＴ
Ｌバッファー（図示されていない）によって選択される
アドレス、またはインタフェース回路４０からラッチさ
れるアドレス３７になる。

【００３４】インタフェース回路４０は、出力データ・
マルチプレクサー４５を制御して、ユーザ・データ・バ
ス１０４への出力データ転送のためのソースを選択す
る。選択された出力データは、読取／書き込みパス３０
からのフラッシュ・アレイ・データ４６、またはページ
・バッファー回路７０からのページ・バッファー・デー
タ４７、またはインタフェース回路４０内に搭載されて
いる一組のブロック・ステータス・レジスターからのブ
ロック・ステータス・レジスター（ＢＳＲ）データ４８
の何れかになる。

【００３５】ＣＰＵ３０２は、ユーザ制御バス１０６で
読取サイクルを送信しながら、ユーザ・アドレス・バス
１０２でアドレスを転送して、フラッシュ・セル・アレ
イ２０を読み取る。インタフェース回路４０は、読取り
サイクルを検出して、入力アドレス・マルチプレクサー
３５にアドレスをユーザ・アドレス・バス１０２から読
取／書き込みパス３０のｘとｙデコード回路に転送させ
る。インタフェース回路４０も、出力データ・マルチプ
レクサー４５に、アドレス指定された読取データを読取
／書き込みパス３０からユーザ・データ・バス１０４で
転送させる。

【００３６】ＣＰＵ３０２は、プログラミング・データ
・ブロックをページ・バッファー回路７０に転送するた
めにＩ／Ｏ書き込みサイクルをホスト・バス３０６で生
成して、データをフラッシュ・セル・アレイ２０に書き
込む。インタフェース回路４０は、書き込みコマンドを
確認して、書き込みコマンドをフラッシュ・アレイ・コ
ントローラー５０に登録する。フラッシュ・アレイ・コ
ントローラー５０は、プログラミング・データをページ
・バッファーからコントローラー・バス５１で読み取
り、なおかつ、フラッシュ・アレイ２０の適切なエリア
をプログラム設定して、書き込みコマンドを実行する。

【００３７】フラッシュ・アレイ・コントローラー５０
は、フラッシュ・セル・アレイ２０のフラッシュ・セル
にチャージを加え且つチャージを取り除くために、読取
／書き込みパス３０の高電圧回路のシーケンスを設定す
るアルゴリズムを実行する。フラッシュ・アレイ・コン
トローラー５０は、制御レジスター回路８０−８５に中
央制御バス１００でアクセスして、高電圧回路を制御し
且つフラッシュ・アレイ２０のアドレスを指定する。

【００３８】読取／書き込みパス３０は、フラッシュ・
セル・アレイ２０に消去機能のために適切な電圧レベル
を印加するソース・スイッチ回路を含んでいる。読取／
書き込みパス３０は、プログラム作成中に、プログラム
・レベル電圧をフラッシュ・セル・アレイ２０のビット
・ラインに加えるプログラム・ロード回路も含んでい
る。

【００３９】インタフェース回路４０は、３２のブロッ
ク・ステータス・レジスターを含んでいる。各々のブロ
ック・ステータス・レジスターは、フラッシュ・セル・
アレイ２０のブロックの１つに対応している。フラッシ
ュ・アレイ・コントローラー５０は、ブロック・ステー
タス・レジスターのステータス・ビットを保持して、フ
ラッシュ・セル・アレイ２０の各々ブロックのステータ
スを示す。ＣＰＵ３０２はブロック・ステータス・レジ
スターの内容をホスト・バス３０６で読み取る。

【００４０】図３はインタフェース回路４０のブロック
図である。インタフェース回路４０は、コマンド・ステ
ート・マシン２１０と、データ／アドレス・キュー２１
２と、オペレーション・キュー２１４と、一組のブロッ
ク・ステータス・レジスター（ＢＳＲ）２１６とから構
成されている。

【００４１】コマンド・ステート・マシン２１０は、コ
マンドをＣＰＵ３０２からホスト・バス３０６で受け取
る。ＣＰＵ３０２からのコマンドは、ページ・バッファ
ー回路７０に記憶されているデータをプログラムし、消
去するコマンドだけでなく、フラッシュ・アレイ２０の
個々のバイトまたはワードをプログラムし、消去するコ
マンドを含んでいる。

【００４２】コマンド・ステート・マシン２１０は、コ
マンドを確認して、コマンドと付随するパラメーターを
フラッシュ・アレイ・コントローラー５０にオペレーシ
ョン・キュー２１４を経由して転送する。コマンド・ス
テート・マシン２１０は、制御信号をコマンド・バス２
２０で転送して、ページ・バッファー回路７０の一組の
モードも制御する。

【００４３】コマンド・ステート・マシン２１０はＢＳ
Ｒ２１６のステータス・レジスターを読み取るコマンド
を処理する。コマンド・ステート・マシン２１０は、ア
ドレスと制御信号をＢＳＲ２１６にコマンド・バス２２
０で転送して、ＢＳＲ ２１６ のステータス・レジス
ターを選択する。ＢＳＲ２１６のステータス・レジスタ
ーは、ページ・バッファー回路７０のステータスを示す
グローバル・ステータス・レジスターを含んでいる。

【００４４】オペレーション・キュー２１４は、ラッチ
されたアドレス３７をデータ／アドレス／キュー２１２
から入力マルチプレクサー３５に転送する。オペレーシ
ョン・キュー２１４は、ラッチされたアレイ・データ３
８もデータ／アドレス・キュー２１２から読取／書き込
みパス３０に転送する。オペレーション・キュー２１４
は、確認されたコマンドと付随するパラメーターをフラ
ッシュ・アレイ・コントローラー５０にキュー・バス４
１で転送する。

【００４５】ＢＳＲ２１６は、フラッシュ・アレイ２０
のフラッシュ・アレイ・ブロックの各々用のブロック・
ステータス・レジスターを含んでいる。ＢＳＲ２１６の
各々のブロック・ステータス・レジスターは、ブロック
指定ステータス・インフォーメーションをユーザに与え
るステータス・ビットを記憶する。

【００４６】フラッシュ・アレイ・コントローラー５０
はＢＳＲ２１６のステータス・レジスターのステータス
・ビットを保持する。フラッシュ・アレイ・コントロー
ラー５０は、ＢＳＲ２１６のステータス・レジスターに
中央制御バス１００でアクセスする。フラッシュ・アレ
イ・コントローラー５０はＢＳＲ２１６に対する読取と
書き込みの両方を中央制御バス１００で実施する。

【００４７】インタフェース回路４０は、ステータス・
レジスターの読み取られたアクセスをホスト・バス３０
６でイネーブルする。ＣＰＵ３０２は、読取ステータス
・レジスター・コマンドをコマンド・ステート・マシン
２１０にホスト・バス３０６で転送して、ＢＳＲ２１６
のステータス・レジスターを読み取る。読取ブロック・
ステータス・レジスター・コマンドは、ＢＳＲ２１６の
３２個のブロック・ステータス・レジスターを選択する
ステータス・レジスター・アドレスを含んでいる。

【００４８】コマンド・ステート・マシン２１０は、ス
テータス・レジスター・アドレスをコマンド・バス２２
０で転送して、ＢＳＲ２１６のステータス・レジスター
を選択する。選択されたステータス・レジスターの内容
はＢＳＲ２１６から出力マルチプレクサー４５にＢＳＲ
データ・バス４８で転送される。コマンド・ステート・
マシン２１０は、出力マルチプレクサー４５に、ユーザ
・データ・バス１０４上の ＢＳＲ データ・バス４８
のステータス・レジスター読取データを転送させる。

【００４９】図４は、ページ・バッファー回路７０を示
すブロック図である。ページ・バッファー回路７０は、
２つの別々の２５６×８ビットスタティック・ランダム
・アクセス・メモリ（ＳＲＡＭ）プレーンを有してい
る。２つのＳＲＡＭプレーンは、プレーンＡ３１０とプ
レーンＢ３２０とからなる。

【００５０】コマンド・バス２２０は、インタフェース
回路（ＩＣ）アドレス・バス２２２と一組のＩＣ制御信
号２２６とＩＣバイト信号３４４と初期化ページ・バッ
ファー信号３３１を有する図示されている。コントロー
ラー・バス５１は、フラッシュ・アレイ・コントローラ
ー（ＦＡＣ）データ・バス２３２とＦＡＣアドレス・バ
ス２３６とＦＡＣプログラム・カウンター・バス２３８
とＦＡＣ命令バス２３０と一組のＦＡＣ制御信号２３４
からなるように図示されている。

【００５１】プレーンＡ３１０とプレーンＢ３２０の列
は、ＩＣアドレス・バス２２２とＦＡＣアドレス・バス
２３６とＦＡＣプログラム・カウンター・バス２３８で
アドレス指定される。コマンド・ステート・マシン２１
０は、プレーンＡ３１０とプレーンＢ３２０のアドレス
をＩＣアドレス・バス２２２で指定する。フラッシュ・
アレイ・コントローラー５０は、プレーンＡ３１０とプ
レーンＢ３２０のアドレスをデータ・アクセス中にＦＡ
Ｃアドレス・バス２３６で指定する。フラッシュ・アレ
イ・コントローラー５０は、プレーンＡ３１０とプレー
ンＢ３２０のアドレスを命令フェッチ中にＦＡＣプログ
ラム・カウンター・バス２３８で指定する。

【００５２】ページ・バッファー回路７０は、モード検
出回路３００とカラム選択回路３０２とペアの入力マル
チプレクサー３０４と３０６と出力データ整列回路３１
５も有している。

【００５３】図５は、プレーンＡ３１０とプレーンＢ３
２０のアーキテクチャーを示している。プレーンＡ３１
０とプレーンＢ３２０は、２つの１２８×８ビット・カ
ラム（カラムＡとカラムＢ）と１つの１２８×３ビット
・カラム（カラムＣ）から各々構成されている。カラム
ＡとＢはバイトまたはワードの値を記憶する。カラムＣ
は、ページ・バッファー回路７０の特殊テスト・モード
の残りのビットを記憶する。

【００５４】図６は、或る実施態様のページ・バッファ
ー回路７０のモードを示している。ページ・バッファー
回路７０のオペレーション・モードは、モード０〜７か
らなる。

【００５５】モード０において、ページ・バッファー回
路７０に対するアクセスは禁止される。ページ・バッフ
ァー回路７０は、ユーザまたはフラッシュ・アレイ・コ
ントローラー５０によってアクセスできない。

【００５６】モード１において、ページ・バッファー回
路７０は、特殊テスト・モードにおけるフラッシュ・ア
レイ・コントローラー５０の制御記憶装置として機能す
る。フラッシュ・アレイ・コントローラー５０は、命令
アドレスをページ・バッファー回路７０にＦＡＣアドレ
ス・バス２３６で転送して、命令をフェッチする。フラ
ッシュ・アレイ・コントローラー５０は、対応する命令
をページ・バッファー回路７０からＦＡＣ命令バス２３
０で受け取る。

【００５７】モード２において、インタフェース回路４
０はページ・バッファー回路７０をユーザ・モードで読
み取る。インタフェース回路４０は、読み取られたペー
ジ・バッファー・コマンドをホスト・バス３０６で受け
取る。読み取られたページ・バッファー・コマンドは、
ページ・バッファー回路７０の読み取たれたアドレスを
指定する。コマンド・ステート・マシン２１０は、読み
取られたアドレスをページ・バッファー回路７０にＩＣ
アドレス・バス２２２で転送する。ページ・バッファー
回路７０は対応する読取りデータをページ・バッファー
・データ・バス４７で転送する。インタフェース回路４
０は、マルチプレクサー４５に、読取りデータをユーザ
・データ・バス１０４で転送させる。

【００５８】モード３において、インタフェース回路４
０はページ・バッファー回路７０にユーザ・モードで書
き込む。ページ・バッファー回路７０に対するユーザ・
モード書き込みは、書き込みバイト／ワード・トランザ
クションまたは書き込みシーケンス・トランザクション
の何れかになる。ページ・バッファー回路７０に対する
書き込みバイト／ワード・トランザクションは、インタ
フェース回路４０が書き込みページ・バッファー・コマ
ンドをホスト・バス３０６で受ける時に始まる。書き込
みページ・バッファー・コマンドは、書き込みデータ値
だけでなく、ページ・バッファー回路７０のための書き
込みアドレスを指定する。コマンド・ステート・マシン
２１０は、書き込みアドレスをページ・バッファー回路
７０にＩＣアドレス・バス２２２で転送する。ページ・
バッファー回路７０は、書き込みデータ値をユーザ・デ
ータ・バス１０４で受け取る。

【００５９】ページ・バッファー回路７０に対する書き
込みシーケンス・トランザクションは、インタフェース
回路４０が書き込みページ・バッファー・シーケンス・
コマンドをホスト・バス３０６で受ける時に始まる。書
き込みページ・バッファー・シーケンス・コマンドは、
バイト・カウントだけでなく、ページ・バッファー回路
７０のためのスタート・アドレスも指定する。インタフ
ェース回路４０は書き込みカウンター回路（図示されて
いない）を搭載している。書き込みカウンター回路に
は、書き込みページ・バッファー・シーケンス・コマン
ドの受信時にバイト・カウントが送られる。その後、書
き込みカウンター回路は、ページ・バッファー回路７０
が書き込みデータ値をユーザ・データ・バス１０４で受
けると、カウント・ダウンする。書き込みデータ値が受
信されている間、コマンド・ステート・マシン２１０
は、書き込みカウンター回路に基づいてＩＣアドレス・
バス２２２でページ・バッファー回路７０のアドレスを
指定する。

【００６０】モード４において、フラッシュ・アレイ・
コントローラー５０はユーザ・モードでページ・バッフ
ァー回路７０から読み取る。例えば、フラッシュ・アレ
イ・コントローラー５０は、プログラミング・データを
ページ・バッファー回路７０からページ・バッファー・
オペレーションによるプログラム中に読み取る。フラッ
シュ・アレイ・コントローラー５０はページ・バッファ
ー回路７０のアドレスをＦＡＣアドレス・バス２３６で
指定する。フラッシュ・アレイ・コントローラー５０
は、対応するプログラミング・データをページ・バッフ
ァー回路７０からＦＡＣデータ・バス２３２で受け取
る。

【００６１】モード５において、フラッシュ・アレイ・
コントローラー５０は、ページ・バッファー回路７０に
ユーザ・モードで書き込む。フラッシュ・アレイ・コン
トローラー５０は、ページ・バッファー回路７０のアド
レスをＦＡＣアドレス・バス２３６で指定し、なおか
つ、対応する書き込みデータをページ・バッファー回路
７０にＦＡＣデータ・バス２３２で転送する。

【００６２】モード６において、インタフェース回路４
０は、拡大されたスペースを備えた特殊テスト・モード
でページ・バッファー回路７０を読み取る。インタフェ
ース回路４０は、ホスト・バス３０６で読み取られるア
ドレスを指定する読取ページ・バッファー・コマンドを
受け取る。コマンド・ステート・マシン２１０は、読み
取られたアドレスをページ・バッファー回路７０にＩＣ
アドレス・バス２２２で転送し、なおかつ、ページ・バ
ッファー回路７０は対応して読取りデータをページ・バ
ッファー・データ・バス４７で転送する。

【００６３】モード７において、インタフェース回路４
０は、拡大されたスペースを備えた特殊テスト・モード
でページ・バッファー回路７０に書き込む。インタフェ
ース回路４０は、ホスト・バス３０６で書き込みアドレ
スと書き込みデータ値を指定する書き込みページ・バッ
ファー・コマンドを受ける。コマンド・ステート・マシ
ン２１０は、書き込みアドレスをページ・バッファー回
路７０にＩＣアドレス・バス２２２で転送する。ページ
・バッファー回路７０は書き込みデータ値をユーザ・デ
ータ・バス１０４で受け取る。

【００６４】図７は、各々モードに相応するページ・バ
ッファー回路７０のアドレス・マッピングを示してい
る。モード１において、プレーンＡ３１０の行Ａ，Ｂ，
ＣとプレーンＢ３２０の行Ａ，Ｂ，Ｃを搭載する全体の
ページ・バッファーは、２５６×１９ビットの制御記憶
装置にマップされる。モード１において、ページ・バッ
ファー回路７０は、フラッシュ・アレイ・コントローラ
ー５０の２５６エントリ制御記憶装置として機能する。

【００６５】モード２〜５において、ページ・バッファ
ー回路７０は、２つの独自のプレーン（ＰＬＡＮＥ Ａ
とＰＬＡＮＥ Ｂ）にマップされる。ＰＬＡＮＥ Ａと
ＰＬＡＮＥ Ｂは各々２５６×８ビットである。ＰＬＡ
ＮＥ ＡとＰＬＡＮＥ Ｂは、インタフェース回路４０
またはフラッシュ・アレイ・コントローラー５０によっ
て８ビット・モードまたは１６ビット・モードでアクセ
スされる。モード２〜５において、インタフェース回路
４０は、ホスト・バス３０６で受信されたコマンドに基
づいてＰＬＡＮＥ ＡとＰＬＡＮＥ Ｂに対するアクセ
スを調整する。インタフェース回路４０は、インタフェ
ース回路４０とフラッシュ・アレイ・コントローラー５
０が共に同じプレーンにアクセスしないことを保証して
いる。

【００６６】モード６と７において、ＰＬＡＮＥ Ａと
ＰＬＡＮＥ Ｂは１つの連続して拡大されたメモリ・ス
ペースにマップされる。拡大されたメモリ・スペースは
プレーンＡ ３１０の行Ａ，Ｂ，Ｃ とプレーンＢ３２
０の行Ａ，Ｂ，Ｃを含んでいる。モード６と７はページ
・バッファー回路７０をテストする特殊テスト・モード
である。

【００６７】図８は、ページ・バッファー回路７０にア
クセスするアドレス・ビット・フィールドを示してい
る。図示されているアドレス・ビットは、モードに応じ
て、ＦＡＣアドレス・バス２３６、ＩＣアドレス・バス
２２２、またはＦＡＣプログラム・カウンター・バス２
３８で転送される。

【００６８】アドレス・ビットＡ９はモード１とモード
６〜７のプレーンＡ３１０とプレーンＢ３２０のカラム
Ｃを選択する残りのデータ選択として機能する。アドレ
ス・ビットＡ８はプレーンＡ３１０またはプレーンＢ３
２０を選択するプレーン選択として機能する。アドレス
・ビットＡ７〜Ａ１は、プレーンＡ３１０とプレーンＢ
３２０の列を選択する。アドレス・ビットＡ０は上位バ
イトまたは下位ビットの列を選択する。

【００６９】モード検出回路３００は、ページ・バッフ
ァー回路７０のためのモードを決定する。モード検出回
路３００はｐｌａｎｅ＿Ａモード３３３とｐｌａｎｅ＿
Ｂモード３３５を生成する。ｐｌａｎｅ＿Ａモード３３
３とｐｌａｎｅ＿Ｂモード３３５は各々３つのビットか
らなる。ｐｌａｎｅ＿Ａモード３３３はプレーンＡ３１
０のモードを決定する。ｐｌａｎｅ＿Ｂモード３３５は
プレーンＢ３２０のモードを決定する。

【００７０】モード検出回路３００は、フラッシュ・ア
レイ・コントローラー５０からのＦＡＣ制御信号２３４
と、コマンド・ステート・マシン２１０からのＩＣ制御
信号２２４、およびテスト・モード制御信号９４に基づ
いて、ｐｌａｎｅ＿Ａモード３３３とｐｌａｎｅ＿Ｂモ
ード３３５を生成する。

【００７１】ＦＡＣ制御信号２３４は、ＦＡＣプログラ
ム・カウンターのビット７と、ＦＡＣアドレス・バス２
３６のビット８と、カレントＦＡＣ命令とからなる。

【００７２】ＩＣ制御信号２２４は、ＩＣアドレス・バ
ス２２２のビット８と、ＩＣプレーン・ステータス信号
と、ＩＣプレーン選択信号からなる。ＩＣ制御信号２２
４も、ＦＡＣプレーン・ステータス信号と、ＦＡＣプレ
ーン選択信号と、シングル・バイト／ワード書き込み信
号と、書き込みシーケンス信号からなる。

【００７３】テスト・モード制御信号９４は、ＦＡＣ制
御記憶作動信号とテスト・モード拡大信号と２ビットＦ
ＡＣオーバーライド信号を含んでいる。ＦＡＣ制御記憶
作動信号は、ページ・バッファー回路７０がフラッシュ
・アレイ・コントローラー５０の制御記憶装置として機
能するかどうかについて決定する。テスト・モード拡大
信号は、ページ・バッファー回路７０が拡大されたモー
ド６−７で機能するかどうかについて決定する。

【００７４】図９は、フラッシュ・アレイ・コントロー
ラー５０に依るアクセスのためのプレーンＡ３１０とプ
レーンＢ３２０の割当構成を示している。ＦＡＣプレー
ン割当構成は、ＦＡＣプレーン選択信号とＦＡＣプレー
ン・ステータス信号とＦＡＣオーバーライド信号によっ
て決定される。

【００７５】ＦＡＣオーバーライド信号のビット０と１
が共にゼロの時に、ＦＡＣプレーン選択信号は、フラッ
シュ・アレイ・コントローラー５０がプレーンＡ３１０
またはプレーンＢ３２０に指定されているかどうかにつ
いて決定する。ＦＡＣプレーン・ステータス信号は、Ｆ
ＡＣプレーン選択信号によって決定されたプレーンが使
用可能であるかどうかについて示す。

【００７６】ＦＡＣオーバーライド信号は、ノーマル・
プレーン指定メカニズムをオーバーライドして、プレー
ンＡ３１０またはプレーンＢ３２０をフラッシュ・アレ
イ・コントローラー５０に指定する。

【００７７】図１０は、インタフェース回路４０に依る
アクセスのためのプレーンＡ３１０とプレーンＢ３２０
の割当構成を示している。インタフェース回路４０のた
めのプレーン割当構成は、ＩＣプレーン・ステータス信
号とＩＣプレーン選択信号とテスト・モード拡大信号に
よって決定される。

【００７８】テスト・モード拡大信号が示される時に、
インタフェース回路４０は、拡大されたメモリ・スペー
スに残っているビットを含めてプレーンＡ３１０とプレ
ーンＢ３２０にアクセスする。

【００７９】テスト・モード拡大信号が示されない時
に、ＩＣプレーン選択信号は、インタフェース回路４０
がプレーンＡ３１０またはプレーンＢ３２０に指定され
ているかどうかについて決定する。ＩＣプレーン・ステ
ータス信号は、ＩＣプレーン選択信号によって選択され
たプレーンが使用可能であるかどうかについて示す。

【００８０】コマンド・ステート・マシン２１０は、Ｉ
Ｃプレーン・ステータス信号とＩＣプレーン選択信号と
ＦＡＣプレーン・ステータス信号とＦＡＣプレーン選択
信号を生成して、プレーンＡ３１０とプレーンＢ３２０
をフラッシュ・アレイ・コントローラー５０とインタフ
ェース回路４０に割り当てる。コマンド・ステート・マ
シン２１０は、ＩＣとＦＡＣプレーン・ステータスとプ
レーン選択信号を生成して、プレーンＡ３１０がフラッ
シュ・アレイ・コントローラー５０とインタフェース回
路４０の両方に同時に割り当てられないことを保証す
る。同様に、コマンド・ステート・マシン２１０は、Ｉ
ＣとＦＡＣプレーン・ステータスとプレーン選択信号を
生成して、プレーンＢ３２０がフラッシュ・アレイ・コ
ントローラー５０とインタフェース回路４０の両方に同
時に割り当てられないことを保証する。

【００８１】モード検出回路３００はＦＡＣバイト信号
３５２も生成する。ＦＡＣバイト信号３５２は、フラッ
シュ・アレイ・コントローラー５０がページ・バッファ
ー回路７０に対するバイトまたはワード・アクセスを実
施しているかどうかについて示す。モード検出回路３０
０は、カレントＦＡＣ命令をデコードして、バイトまた
はワード・アクセスを決定する。

【００８２】カラム選択回路３０２は、ｐｌａｎｅ＿Ａ
モード３３３と、ｐｌａｎｅ＿Ｂモード３３５、および
モード検出回路３００からのＦＡＣバイト信号３５２を
受ける。カラム選択回路３０２はＩＣバイト信号３４４
も受ける。ＩＣバイト信号３４４は、ユーザが、ページ
・バッファー回路７０のバイトまたはワード・アクセス
を実施しているかどうかについて示す。ユーザからのバ
イトまたはワード・アクセスは、ユーザ・コントロール
・バス１０６に結合されている制御信号ピンによって決
定される。

【００８３】カラム選択回路３０２は、ＩＣアドレス・
バス２２２のビット０を信号ライン３４６で、なおか
つ、ＩＣアドレス・バス２２２のビット９を信号ライン
３４８で受ける。カラム選択回路３０２は、ＦＡＣアド
レス・バス２３６のビット０を信号ライン３５０で受け
る。更に、カラム選択回路３０２は初期化ページ・バッ
ファー信号３３１も受ける。

【００８４】カラム選択回路３０２は、３ビットのｐｌ
ａｎｅ＿Ａ選択３３７と３ビットのｐｌａｎｅ＿Ｂ選択
３３９を生成する。ｐｌａｎｅ＿Ａ選択３３７はプレー
ンＡ３１０のカラム選択信号を生成する。ｐｌａｎｅ＿
Ｂ選択３３９はプレーンＢ３２０のカラム選択信号を生
成する。

【００８５】図１１は、カラム選択回路３０２によって
生成されるｐｌａｎｅ＿Ｂ選択３３９のステートを示す
真理値表である。ｐｌａｎｅ＿Ｂ選択３３９は、ｐｌａ
ｎｅ＿Ｂモード３３５、ＦＡＣオーバーライド信号、初
期化ページ・バッファー（ＩＮＩＴ ＰＢ）信号３３
１、ＦＡＣアドレス・ビット０、ＩＣアドレス・ビット
９と０、ＦＡＣバイト信号３５２、ＩＣバイト信号３４
４によって決定される。

【００８６】図１２は、カラム選択回路３０２によって
生成されるｐｌａｎｅ＿Ａ選択３３７のステートを示す
真理値表である。ｐｌａｎｅ＿Ａ選択 ３３７は、ｐｌ
ａｎｅ＿Ａモード３３３、ＦＡＣオーバーライド信号、
初期化ページ・バッファー信号３３１、ＦＡＣアドレス
・ビット０、ＩＣアドレス・ビット９と０、ＦＡＣバイ
ト信号３５２、ＩＣバイト信号３４４から決定される。

【００８７】プレーンＡ３１０は入力データを入力マル
チプレクサー３０４を経由して受ける。入力マルチプレ
クサー３０４は、データを、ＦＡＣデータ・バス２３２
でフラッシュ・アレイ・コントローラー５０から、なお
かつ、ユーザ・データ・バス１０４でユーザから受け
る。入力マルチプレクサー３０４は、ｐｌａｎｅ＿Ａモ
ード３３３と初期化ページ・バッファー信号３３１によ
って制御される。

【００８８】モード２と３と６と７において、ｐｌａｎ
ｅ＿Ａモード３３３は、入力マルチプレクサー３０４
に、入力データをユーザ・データ・バス１０４からプレ
ーンＡ３１０の入力に転送させる。モード４と５におい
て、ｐｌａｎｅ＿Ａモード３３３は、入力マルチプレク
サー３０４に、入力データをＦＡＣデータ・バス２３２
からプレーンＡ３１０の入力に転送させる。

【００８９】プレーンＢ３２０は入力データを入力マル
チプレクサー３０６を経由して受ける。入力マルチプレ
クサー３０６は、データを、ＦＡＣデータ・バス２３２
でフラッシュ・アレイ・コントローラー５０から、なお
かつ、ユーザ・データ・バス１０４でユーザから受け
る。入力マルチプレクサー３０６は、ｐｌａｎｅ＿Ｂモ
ード３３５と初期化ページ・バッファー信号３３１によ
って制御される。

【００９０】モード２と３と６と７において、ｐｌａｎ
ｅ＿Ｂモード３３５は、入力マルチプレクサー３０６
に、入力データをユーザ・データ・バス１０４からプレ
ーンＢ３２０の入力に転送させる。モード４と５におい
て、ｐｌａｎｅ＿Ｂモード３３５は、入力マルチプレク
サー３０６に、入力データをＦＡＣデータ・バス２３２
からプレーンＢ３２０の入力に転送させる。

【００９１】プレーンＡ３１０は、出力データをｐｌａ
ｎｅ＿Ａデータ・バス３４０で転送する。ｐｌａｎｅ＿
Ａデータ・バス３４０はカラムＡの上位バイトと、カラ
ムＢの下位バイトと、カラムＣの３つの残りのビットを
含む１９ビットのデータを送ることができる。

【００９２】プレーンＢ３２０は、出力データをｐｌａ
ｎｅ＿Ｂデータ・バス３４２で転送する。ｐｌａｎｅ＿
Ｂデータ・バス３４２は、カラムＡの上位バイトと、カ
ラムＢの下位バイトと、カラムＣの３つの残りのビット
を含めて、１９ビットのデータを含む。

【００９３】図１３は出力データ整列回路３１５を示
す。出力データ整列回路３１５は、出力データを、プレ
ーンＡ３１０とプレーンＢ３２０からＦＡＣ命令バス２
３０とＦＡＣデータ・バス２３２とページ・バッファー
・データ・バス４７で、ｐｌａｎｅ＿Ａモード３３３と
ｐｌａｎｅ＿Ｂモード３３５とｐｌａｎｅ＿Ａ選択３３
７とｐｌａｎｅ＿Ｂ選択３３９に基づいて転送する。

【００９４】出力データ整列回路３１５は、出力データ
をｐｌａｎｅ＿Ａ データ・バス３４０とｐｌａｎｅ＿
Ｂデータ・バス３４２で受ける。出力データ整列回路３
１５は、マルチプレクサー制御回路３６０とデコード回
路３７２を一組のマルチプレクサー３６２−３７０とか
ら構成されている。

【００９５】マルチプレクサー制御回路３６０は、ｐｌ
ａｎｅ＿Ａ選択３３７とｐｌａｎｅ＿Ｂ選択３３９とｐ
ｌａｎｅ＿Ａモード３３３とｐｌａｎｅ＿Ｂモード３３
５を受ける。マルチプレクサー制御回路３６０はペアの
マルチプレクサー制御信号３８０と３８１を生成する。

【００９６】デコード回路３７２はｐｌａｎｅ＿Ａモー
ド３３３とｐｌａｎｅ＿Ｂモード３３５を受ける。デコ
ード回路３７２は、マルチプレクサー制御信号３８２を
生成する。

【００９７】マルチプレクサー３６２は、ｐｌａｎｅ＿
Ａデータ・バス３４０とｐｌａｎｅ＿Ｂデータ・バス３
４２をマルチプレクサー３６６の入力に選択して結合す
る。ｐｌａｎｅ＿Ａデータ・バス３４０はプレーンＡ３
１０の上位バイトと下位バイトと残りのビットをキャリ
ーする。ｐｌａｎｅ＿Ｂデータ・バス３４２は、プレー
ンＢ３２０の上位バイトと下位バイトと残りのビットを
キャリーする。マルチプレクサー３６２は、ｐｌａｎｅ
＿Ａデータ・バス３４０とｐｌａｎｅ＿Ｂデータ・バス
３４２をマルチプレクサー３６６にマルチプレクサー制
御信号３８０の制御のもとで選択して結合する。

【００９８】マルチプレクサー３６６は、受信された上
位バイトと受信された下位バイトと受信された残りのビ
ットをページ・バッファー・データ・バス４７にマルチ
プレクサー制御信号３８０の制御のもとで結合する。あ
る実施態様の場合、ページ・バッファー・データ・バス
４７は１６ビットを搭載している。

【００９９】マルチプレクサー３６４は、ｐｌａｎｅ＿
Ａ データ・バス３４０とｐｌａｎｅ＿Ｂデータ・バス
３４２をマルチプレクサー３６８の入力に選択して結合
する。マルチプレクサー３６４は、ｐｌａｎｅ＿Ａデー
タ・バス３４０とｐｌａｎｅ＿Ｂデータ・バス３４２を
マルチプレクサー３６８にマルチプレクサー制御信号３
８１の制御のもとで選択して結合する。

【０１００】マルチプレクサー３６８は、受信された上
位バイトと受信された下位バイトと受信された残りのビ
ットをＦＡＣデータ・バス２３２にマルチプレクサー制
御信号３８１の制御のもとで結合する。ある実施態様の
場合、ＦＡＣデータ・バス２３２は１６ビットからな
る。

【０１０１】マルチプレクサー３７０は、プレーンＡ３
１０の出力データをｐｌａｎｅ＿Ａ データ・バス３４
０で、なおかつプレーンＢ３２０の出力データをｐｌａ
ｎｅ＿Ｂ データ・バス３４２で受ける。マルチプレク
サー３７０は、プレーンＡまたはプレーンＢ出力データ
をＦＡＣ命令バス２３０にマルチプレクサー制御信号３
８２の制御のもとで選択して結合する。或る実施態様の
場合、ＦＡＣ命令バス２３０は、カラムＡとＢの上位と
下位のバイトとカラムＣの３つの残りのビットを含めて
１９ビットからなる。

【０１０２】図１４は、ページ・バッファー・データ・
バス４７で転送されるデータを示す出力データ整列回路
３１５の真理値表である。ページ・バッファー・データ
・バス４７で転送されるデータは、ｐｌａｎｅ＿Ａモー
ド３３３とｐｌａｎｅ＿Ａ選択３３７とｐｌａｎｅ＿Ｂ
モード３３５とｐｌａｎｅ＿Ｂ選択３３９によって決定
される。

【０１０３】図１５は、ＦＡＣデータ・バス２３２で転
送されるデータを示す出力データ整列回路３１５の真理
値表である。ＦＡＣデータ・バス２３２で転送されるデ
ータは、ｐｌａｎｅ＿Ａモード３３３とｐｌａｎｅ＿Ａ
選択３３７とｐｌａｎｅ＿Ｂモード３３５とｐｌａｎｅ
＿Ｂ選択３３９によって決定される。

【０１０４】図１６は、ＦＡＣ命令バス２３０で転送さ
れるデータを示す出力データ整列回路３１５の真理値表
である。ＦＡＣ命令バス２３０で転送されるデータは、
ｐｌａｎｅ＿Ａモード３３３とｐｌａｎｅ＿Ｂモード３
３５によって決定される。

【０１０５】図１７ａは、フラッシュ・メモリ・デバイ
ス３１０のグローバル・ステータス・レジスターを示
す。グローバル・ステータス・レジスターは、ページ・
バッファー回路７０のステータスを示すステータス・ビ
ットを有している。グローバル・ステータス・レジスタ
ーはインタフェース回路４０の内部に含まれている。ユ
ーザは、グローバル・ステータス・レジスターをホスト
・バス３０６で読み取って、モード２−５に於けるプレ
ーンＡ３１０とプレーンＢ３２０のステータスを決定す
る。

【０１０６】グローバル・ステータス・レジスターは、
ページ・バッファー使用可能ビット（ＰＢ ＡＶＡＩ
Ｌ）とページ・バッファー選択ビット（ＰＢ ＳＥＬ）
とページ・バッファー・ステータス・ビット（ＰＢ Ｓ
ＴＡＴ）を記憶する。

【０１０７】ページ・バッファー使用可能ビットは、ペ
ージ・バッファー・プレーン（プレーンＡまたはＢ）の
１つがユーザ・アクセスに使用できるかどうかについて
示す。ページ・バッファー・プレーンは、ページ・バッ
ファー・プレーンの１つがフラッシュ・アレイ・コント
ローラー５０に割り当てられていない時に、ユーザ・ア
クセスに使用できる。

【０１０８】ページ・バッファー選択ビットは、どのペ
ージ・バッファー・プレーン（プレーンＡまたはＢ）が
ユーザ・アクセスに割り当てられているかについて示
す。

【０１０９】ページ・バッファー・ステータス・ビット
は、ページ・バッファー選択ビットによって示されたペ
ージ・バッファー・プレーンがユーザ・アクセスに使用
できるかどうかについて示す。

【０１１０】図１７ｂは、ページ・バッファー回路７０
を採用するフラッシュ・アレイ２０のプログラム・シー
ケンスを示している。時間１において、ユーザは、グロ
ーバル・ステータス・レジスターを読み取って、ページ
・バッファー・プレーンがユーザ・アクセスに使用でき
るかどうかについて決定する。図示されている例の場
合、グローバル・ステータス・レジスターは、プレーン
Ａがユーザ・アクセスに使用できることを示している。

【０１１１】その後、ユーザは、ユーザ・データ・バス
３０６で書き込みデータ・ブロックの前に書き込みシー
ケンス・コマンドを転送して、プログラム・データを割
り当てられていたプレーンＡに転送する。ページ・バッ
ファー回路は、書き込みデータ・ブロックをプレーンＡ
３１０に前述のように自動的に送る。

【０１１２】時間２において、ユーザは、プログラムを
ページ・バッファー・コマンドによってフラッシュ・メ
モリ・デバイス３１０に送る。コマンド・ステート・マ
シン２１０は、プログラムをページ・バッファー・コマ
ンドによって受け、プログラムをページ・バッファー・
コマンドによってフラッシュ・アレイ・コントローラー
５０に登録し、ＩＣ制御信号２２４を生成して、プレー
ンＡ３１０をフラッシュ・アレイ・コントローラー５０
に、プレーンＢ３２０をユーザ・アクセスに指定する。
その後、フラッシュ・アレイ・コントローラー５０は、
プレーンＡのデータによってフラッシュ・アレイ２０の
プログラムを設定する。

【０１１３】時間２と３の間で、フラッシュ・アレイ・
コントローラー５０がプレーンＡからプログラム設定し
ている時に、ユーザはプレーンＢをロードする。ユーザ
は、ユーザ・データ・バス３０６で書き込みデータ・ブ
ロックの前に書き込みシーケンス・コマンドを転送し
て、プログラム・データを指定されたプレーンＢに転送
する。ページ・バッファー回路は、書き込みデータ・ブ
ロックをプレーンＢ３２０に自動的に送る。

【０１１４】時間３において、ユーザは、プログラムを
ページ・バッファー・コマンドによってフラッシュ・メ
モリ・デバイス３１０に送る。コマンド・ステート・マ
シン２１０は、プログラムをページ・バッファー・コマ
ンドによって受け、プログラムをページ・バッファー・
コマンドによってフラッシュ・アレイ・コントローラー
５０に登録して、ＩＣ制御信号２２４を生成し、なおか
つ、フラッシュ・アレイ・コントローラー５０がプレー
ンＡからのプログラム・オペレーションを終了した後
に、プレーンＢ３２０をフラッシュ・アレイ・コントロ
ーラー５０に、プレーンＡ３１０をユーザ・アクセスに
指定する。その後、フラッシュ・アレイ・コントローラ
ー５０は、ユーザがプレーンＡに新しいプログラム・デ
ータ・ブロックをロードしている間に、プレーンＢから
のデータによってフラッシュ・アレイ２０のプログラム
を設定する。

【０１１５】ユーザは、スワップ・ページ・バッファー
・コマンドを発行して、ページ・バッファー・プレーン
ＡとＢの指定を交換する。スワップ・ページ・バッファ
ー・コマンドは、コマンド・ステート・マシン２１０
に、プレーンＡとＢの指定をフラッシュ・アレイ・コン
トローラー５０とユーザ・アクセスの間で切り替えさせ
る。

【０１１６】前述の明細な説明において、発明は、その
特定の実施態様を参照して説明されてきた。しかし、種
々の修正と変更は、添付する請求の範囲で指摘される発
明の幅広い範囲と精神を逸脱せずに、そこに加えられる
ことできることが明らかである。明細書と図面は、そこ
で、限定というよりも、むしろ図解するものと見なされ
る。

【図面の簡単な説明】

【図１】 中央処理装置（ＣＰＵ）と主記憶サブシステ
ムと一組のフラッシュ・メモリ・デバイスを含むコンピ
ュータ・システムのブロック図である。

【図２】 フラッシュ・セル・アレイとインタフェース
回路とフラッシュ・アレイ・コントローラーと一組のペ
ージ・バッファーと一組の制御レジスター回路と一組の
読取／書き込みパス回路を含んでいるフラッシュ・メモ
リ・デバイスのブロック図である。

【図３】 コマンド・ステート・マシンとデータ／アク
セス・キューとオペレーション・キューと一組のブロッ
ク・ステータス・レジスター（ＢＳＲ）を搭載するイン
タフェース回路のブロック図である。

【図４】 ２つの別の２５６×８ビットスタティック・
ランダム・アクセス・メモリ（ＳＲＡＭ）プレーンと残
りのビットから構成するページ・バッファー回路を示す
ブロック図である。

【図５】 ２つの１２８×８ビット・カラム（カラムＡ
とＢ）と１つの１２８×３ビット・カラム（カラムＣ）
から各々構成するプレーンＡとプレーンＢのアーキテク
チャーを示す。

【図６】 モードがモード０〜７を搭載しているページ
・バッファー回路のモードを示す。

【図７】 モード１〜７のためのページ・バッファー回
路のアドレス・マッピングを示す。

【図８】 ページ・バッファー回路にアクセスするため
のアドレス・ビット・フィールドを図示していて、そこ
では、図示されているアドレス・ビットはＦＡＣアドレ
ス・バスまたはＩＣアドレス・バスまたはＦＡＣプログ
ラム・カウンターでモードに基づいて転送される。

【図９】 フラッシュ・アレイ・コントローラーに依る
アクセスのためのプレーンＡとプレーンＢのＦＡＣプレ
ーン構成を示す。

【図１０】 インタフェース回路に依るアクセスのため
のプレーンＡとプレーンＢの構成を示す。

【図１１】 カラム選択回路によって生成されるｐｌａ
ｎｅ＿Ｂ選択のステートを示す真理値表である。

【図１２】 カラム選択回路によって生成されるｐｌａ
ｎｅ＿Ａ選択のステートを示す真理値表である。

【図１３】 モードに基づいてＦＡＣ命令バスとＦＡＣ
データ・バスとページ・バッファー・データ・バスでプ
レーンＡとプレーンＢから出力データを転送する出力デ
ータ整列回路を示す。

【図１４】 モードに基づいてＩＣデータ・バスで転送
されるデータを示す出力データ整列回路の真理値表であ
る。

【図１５】 モードに基づいてＦＡＣデータ・バスで転
送されるデータを示す出力データ整列回路の真理値表で
ある。

【図１６】 モードに基づいてＦＡＣ命令バスで転送さ
れるデータを示す出力データ整列回路の真理値表であ
る。

【図１７】 フラッシュ・メモリ・デバイスのためのペ
ージ・バッファー回路のステータスを表すステータス・
ビットを搭載しているグローバル・ステータス・レジス
ターページ・バッファー回路を採用しているフラッシュ
・アレイのプログラム・シーケンスとを示す。

【符号の説明】

２０...フラッシュ・アレイ、３０...読取／書き込みパ
ス、４０...インタフェース回路、５０...フラッシュ・
アレイ・コントローラー、６０...制御アクセス回路、
７０...ページ・バッファー、３０２...ＣＰＵ、３０
４...主記憶装置、３１０...フラッシュ・チップ０、３
１２...フラッシュ・チップ１、３１４...フラッシュ・
チップＮ。

フロントページの続き (72)発明者 ママン・ラシド アメリカ合衆国 94533 カリフォルニア 州・フェアフィールド・ヒルボーン ロー ド・ナンバー140・2550 (72)発明者 リチャード・ジェイ・ドゥラント アメリカ合衆国 95621 カリフォルニア 州・シトラス ハイツ・ローペ レイン・ ナンバー21・7733

Claims (13)

【特許請求の範囲】
1. 【請求項１】 フラッシュ・メモリ・デバイスにおい
   て、 複数のフラッシュ・セルからなるフラッシュ・セル・ア
   レイと、 プログラム設定及び消去オペレーションをフラッシュ・
   セル・アレイ上で実施するフラッシュ・アレイ・コント
   ローラー回路と、 複数のページ・プレーンを搭載するページ・バッファー
   回路であって、各ページ・プレーンが各々スタティック
   ・ランダム・アクセス・メモリ・アレイからなり、ペー
   ジ・バッファー回路はユーザ・モードにおいてのホスト
   ・バスでページ・プレーンに対するアクセスとフラッシ
   ュ・アレイ・コントローラー・モードにおいてのフラッ
   シュ・アレイ・コントローラーに依るページ・プレーン
   に対するアクセスを可能にするモード制御回路を更に有
   して、なおかつ、ユーザ・モードとフラッシュ・アレイ
   ・コントローラー・モードは少なくとも１つの制御信号
   によって決定される、前記のページ・バッファー回路
   と、 コマンドをホスト・バスで受け、そのコマンドによって
   ページ・プレーンをユーザとフラッシュ・アレイ・コン
   トローラー・モードに割り当てる制御信号を生成するイ
   ンタフェース回路とを有しているフラッシュ・メモリ・
   デバイス。
2. 【請求項２】 フラッシュ・メモリ・デバイスのページ
   ・バッファー資源を割り当てる方法において、 書き込みページ・バッファー・シーケンス・コマンドを
   ホスト・バスで受け、なおかつ、ページ・バッファー資
   源の第１のページ・プレーンをユーザ・モードに割り当
   てて、第１のページ・プレーンがユーザ・モードにおい
   てホスト・バスでアクセスできるようにし、 書き込みデータ・ブロックをホスト・バスで受け且つ書
   き込みデータ・ブロックを第１のページ・プレーンに転
   送し、 プログラムをページ・バッファー・コマンドによって受
   け、第１のページ・プレーンをフラッシュ・アレイ・コ
   ントローラー・モードに割り当てて、第１のページ・プ
   レーンがフラッシュ・アレイ・コントローラー・モード
   においてフラッシュ・アレイ・コントローラーによって
   アクセスできるようにしたフラッシュ・メモリ・デバイ
   スのページ・バッファー資源を割り当てる方法。
3. 【請求項３】 ページ・バッファー資源の第２のページ
   ・プレーンをユーザ・モードに、第２のページ・プレー
   ンがフラッシュ・アレイ・コントローラー・モードに割
   り当てられていない時に、割り当てるステップを更に搭
   載していることを特徴にする、請求の範囲第２項に記載
   の方法。
4. 【請求項４】 第２の書き込みページ・バッファー・シ
   ーケンス・コマンドをホスト・バスで受け、第２の書き
   込みデータ・ブロックをホスト・バスで受けてその第２
   の書き込みデータ・ブロックを第２のページ・プレーン
   に転送する過程を更有する請求の範囲第３項に記載の方
   法。
5. 【請求項５】 第２の書き込みページ・バッファー・シ
   ーケンス・コマンドをホスト・バスで受け且つ第２の書
   き込みデータ・ブロックをホスト・バスで受け、その第
   ２の書き込みデータ・ブロックを第２のページ・プレー
   ンに転送し手いる間に、フラッシュ・セル・アレイを書
   き込みデータ・ブロックで第１ページ・プレーンからプ
   ログラム設定する過程を更に搭載していることを特徴に
   する、請求の範囲第３項に記載の方法。
6. 【請求項６】 ページ・バッファー資源が、ページ・プ
   レーンＡとページ・プレーンＢとからなり、なおかつ、
   スワップ・ページ・バッファー・コマンドをホスト・バ
   スで受け且つユーザ・モードとフラッシュ・アレイ・コ
   ントローラー・モードをページ・プレーンＡとページ・
   プレーンＢの間で交換する過程を更にする請求の範囲第
   ２項に記載の方法。
7. 【請求項７】 フラッシュ・メモリ・デバイスのページ
   ・バッファー資源を割り当てる回路において、 書き込みページ・バッファー・シーケンス・コマンドを
   ホスト・バスでで受け、なおかつ、ページ・バッファー
   資源の第１のページ・プレーンをユーザ・モードに割り
   当てて、第１のページ・プレーンがユーザ・モードにお
   いてホスト・バスでアクセスできるようにする回路と、 書き込みデータ・ブロックをホスト・バスで受けてその
   書き込みデータ・ブロックを第１のページ・プレーンに
   転送する回路と、 プログラムをページ・バッファー・コマンドによって受
   け、なおかつ、第１のページ・プレーンをフラッシュ・
   アレイ・コントローラー・モードに割り当てて、第１の
   ページ・プレーンがフラッシュ・アレイ・コントローラ
   ー・モードにおいてフラッシュ・アレイ・コントローラ
   ーによってアクセスできるようにする回路を有するフラ
   ッシュ・メモリ・デバイスのページ・バッファー資源を
   割り当てる回路。
8. 【請求項８】 第２のページ・プレーンがフラッシュ・
   アレイ・コントローラー・モードに割り当てられていな
   い時に、ページ・バッファー資源の第２のページ・プレ
   ーンをユーザ・モードに割り当てる回路を更に有してい
   る請求の範囲第７項に記載の回路。
9. 【請求項９】 第２の書き込みページ・バッファー・シ
   ーケンス・コマンドをホスト・バスで受け、第２の書き
   込みデータ・ブロックをホスト・バスで受けてその第２
   の書き込みデータ・ブロックを第２のページ・プレーン
   に転送する回路を更に有する請求の範囲第８項に記載の
   回路。
10. 【請求項１０】 第２の書き込みページ・バッファー・
    シーケンス・コマンドをホスト・バスで受け且つ第２の
    書き込みデータ・ブロックをホスト・バスで受けけてそ
    の第２の書き込みデータ・ブロックを第２のページ・プ
    レーンに転送している間に、フラッシュ・セル・アレイ
    を書き込みデータ・ブロックと共に第１ページ・プレー
    ンからプログラム設定する回路を更に有している請求の
    範囲第８項に記載の方法。
11. 【請求項１１】 ページ・バッファー資源が、ページ・
    プレーンＡとページ・プレーンＢからなり、なおかつ、
    スワップ・ページ・バッファー・コマンドをホスト・バ
    スで受け且つユーザ・モードとフラッシュ・アレイ・コ
    ントローラー・モードをページ・プレーンＡとページ・
    プレーンＢの間で交換する回路を更に有している請求の
    範囲第７項に記載の方法。
12. 【請求項１２】 プログラム・オペレーションのために
    少なくとも１つの書き込みデータ・ブロックを記憶する
    主記憶手段と、 書き込みデータ・ブロックを主記憶手段から読み取り且
    つコマンドと書き込みデータ・ブロックをホスト・バス
    で転送する中央処理手段と、 コマンドを受け且つページ・バッファー資源をコマンド
    のために割り当てるフラッシュ・メモリ・デバイスであ
    って、書き込みデータ・ブロックをフラッシュ・セル・
    アレイにロードしながら、ページ・バッファー資源の書
    き込みデータ・ブロックを受け且つバッファーする前記
    のフラッシュ・メモリ・デバイスを有するコンピュータ
    ・システム。
13. 【請求項１３】 プログラム・オペレーションのために
    少なくとも１つの書き込みデータ・ブロックを記憶する
    主記憶手段と、 書き込みデータ・ブロックを主記憶手段から読み取り且
    つコマンドと書き込みデータ・ブロックをホスト・バス
    で転送する中央処理手段と、 コマンドを受け、ページ・バッファー資源をコマンドの
    ために割り当て、なおかつ、書き込みデータ・ブロック
    をフラッシュ・セル・アレイにロードしながら、ページ
    ・バッファー資源の書き込みデータ・ブロックを受け且
    つバッファーする回路を有するコンピュータ・システ
    ム。