DE69923174T2

DE69923174T2 - Asynchroner Entscheidungs- A/D Umwandler in Strommodus

Info

Publication number: DE69923174T2
Application number: DE69923174T
Authority: DE
Inventors: Joannes Mathilda Josephus Sevenhans
Original assignee: Alcatel SA
Current assignee: Alcatel Lucent SAS
Priority date: 1999-08-25
Filing date: 1999-08-25
Publication date: 2005-12-29
Anticipated expiration: 2019-08-26
Also published as: EP1079528B1; CA2315990A1; DE69923174D1; IL137039A0; JP2001094423A; EP1079528A1; ATE287145T1; KR20010021082A; SG87899A1; AU4384100A; US6326914B1

Description

Die vorliegende Erfindung bezieht sich auf einen Analog/Digital-Wandler, spezieller auf einen Analog-/Digital-Wandler für den Einsatz in Telekommunikationsanwendungen, wie ADSL/VDSL UMTS/GPRS, bei denen eine sehr hohe Auflösung, eine hohe Geschwindigkeit, ein geringer Leistungsverbrauch, eine kleine Versorgungsspannung, eine kleine Siliziumfläche auf dem elektronischen Chip und vorzugsweise niedrige Kosten erforderlich sind.
Analog-/Digital-Wandler [ADC] sind in der Technik allgemein bekannt, z. B. aus dem Beitrag "An Embedded 240mW 10-b 50-MS/s CMOS ADC in 1-mm²" von K. Bult et al. Darin wird ein "Flash"-Analog-/Digital-Wandler mit Mittelwertbildung offen gelegt. Die Flash-Architektur erlaubt es, eine schnelle Analog-/Digital-[A/D]-Wandlung zu erzielen, die im Spannungs-Modus durchgeführt wird, d. h. durch Aufsummation von Spannungen. Dies erfordert eine relativ hohe Versorgungsspannung, z. B. mehrere Batterien. Zusätzlich wird eine große Anzahl sehr genauer und schneller Komparatoren benötigt. Gemäß dem Beitrag wird das letztgenannte Problem durch "Mittelwertbildung" des Wandlers und durch Verringerung der gesamten Chipfläche durch "Faltung (Folding)" gelöst. Der Zweck der Faltung ist es, die Anzahl von Komparatoren zu verringern, indem jeder Komparator mehr als einmal benutzt wird. Offensichtlich erfordert die Faltung eine relativ hoch entwickelte digitale Steuerung.
In der französischen Patent-Veröffentlichung FR-A-2 496 360 wird ein A/D-Wandler gezeigt, der im Strom-Modus arbeitet und mehrere steuerbare Strom-Zellen in einer Parallelschaltung aufweist, die dazu dienen, einen Eingangsstrom auszugleichen. Im Beitrag Shim, S. H. et al: "A 10-Bit Current-Mode Low-Power CMOS A/D Converter with a Current Predictor and a Modular Current Reference", Midwest Symposium on Circuits and Systems, US, New-York, IEEE 1997, Seite 342–345 wird ein A/D-Wandler mit einem Strom-Prädiktor offen gelegt, der einen Thermometer-Code zur Steuerung von parallelen Stromquellen erzeugt.
Eine Aufgabe der vorliegenden Erfindung ist es, einen Analog-/Digital-Wandler des oben erwähnten bekannten Typs bereitzustellen, der jedoch angepasst ist, mit niedrigen Versorgungsspannungen zu arbeiten.
Gemäß der Erfindung wird dieses Ziel durch die Tatsache erreicht, dass der Wandler der Erfindung einen ersten Satz von Strom-Zellen enthält, die parallel zwischen einer ersten Strom-Leitung und einer zweiten Strom-Leitung eines Differenz-Strom-Busses geschaltet sind, wobei die Leitungen einen symmetrischen differentiellen Eingangsstrom führen, der einem differentiellen analogen Eingangssignal des Wandlers entspricht, wobei jede erste Strom-Zelle des Satzes erste Stromquellen-Mittel enthält, die so angepasst sind, dass sie einen ersten zusätzlichen Strom für die ersten und zweiten Strom-Leitungen liefern, was durch erste Komparator-Mittel gesteuert wird, wobei die ersten Komparator-Mittel der ersten Strom-Zellen des ersten Satzes in Reihe geschaltet sind, und wobei die ersten Komparator-Mittel erste Eingänge aufweisen, die an die erste und zweite Strom-Leitung gekoppelt sind, zweite Eingänge, die an Ausgänge der ersten Komparator-Mittel einer in der Reihenschaltung davor liegenden ersten Strom-Zelle angeschlossen sind, und Ausgänge, die an zweite Eingänge der ersten Komparator-Mittel einer nächsten ersten Strom-Zelle in der Reihenschaltung angeschlossen sind.
Auf diese Weise wird die A/D-Wandlung statt im Spannungs-Modus im Strom-Modus realisiert. Die Stromaufnahme wird dadurch verringert, und das Bauelement ist geeignet, in batteriebetriebenen Geräten eingesetzt zu werden. Die Struktur des Bauelementes wird dadurch auch vereinfacht, da eine Summation von Strömen einfacher ist als eine Summation von Spannungen. In der Tat ist es vom Betrieb im Strom-Modus bekannt, dass eine einfache Summation von Signalen möglich ist, indem die Ströme in einem Summations-Knoten parallel geschaltet werden. Weiterhin benutzt der vorliegende Wandler bei der Wandlung der Abtastwerte einen asynchronen Entscheidungs-Algorithmus. Es ist in der Technik bekannt, dass asynchrone Logik im Vergleich zu synchronen Pipeline-Strukturen eine geringe Leistung benötigt und eine hohe Geschwindigkeit aufweist. Der vorliegende Wandler kann somit als ein A/D-Wandler im Strom-Modus mit asynchroner Entscheidung (Current Mode Asynchronous Decision A/D Converter, CMAD) angesehen werden.
Eine weitere charakteristische Eigenschaft der vorliegenden Erfindung ist, dass der Wandler einen zweiten Satz von zweiten Strom-Zellen enthält, die ebenfalls parallel zwischen der ersten und der zweiten Strom-Leitung des Differenz-Strom-Busses geschaltet sind, wobei jede zweite Zelle des zweiten Satzes zweite Stromquellen-Mittel enthält, die so angepasst sind, dass sie einen zweiten zusätzlichen Strom für die ersten und zweiten Strom-Leitungen liefern, was durch zweite Komparator-Mittel gesteuert wird, wobei die zweiten Komparator-Mittel der zweiten Strom-Zellen des zweiten Satzes in Reihe geschaltet sind, und wobei die zweiten Komparator-Mittel erste Eingänge aufweisen, die über entsprechende Verstärker-Mittel an die erste und zweite Strom-Leitung gekoppelt sind, zweite Eingänge, die an Ausgänge der zweiten Komparator-Mittel einer in der Reihenschaltung davor liegenden zweiten Strom-Zelle angeschlossen sind, und Ausgänge, die an zweite Eingänge von zweiten Komparator-Mitteln einer nächsten zweiten Strom-Zelle in der Reihenschaltung angeschlossen sind, und dass die zweiten Strom-Zellen des zweiten Satzes aktiviert werden, nachdem der Betrieb der ersten Strom-Zellen des ersten Satzes beendet ist.
Auf diese Weise wird das Prinzip der "Bereichsunterteilung (Sub-Ranging)" des Wandlers in zwei Sätze von Strom-Zellen angewendet. Hierdurch verringert sich die Menge an Hardware, wodurch sich durch die kleinere Siliziumfläche auf dem Chip die Kosten ebenfalls verringern. Wenn zum Beispiel ein Digitalwort mit "n" = 12 Bit erhalten werden soll, wird die Menge an Hardware von 2ⁿ = 2¹² auf 2 × 2^n/2 = 2 × 2⁶ verringert. Dies ist eine Verringerung der Hardware um den Faktor 2⁵.
Ein bekanntes Problem des Sub-Ranging ist, dass es schwierig ist, die Verstärkungskurve der 2 Unterbereiche in Gesamt-Dynamikbereich des A/D-Wandlers aneinander anzupassen. Die bekannte Lösung nach dem bisherigen Stand der Technik ist die Überlappung der Unterbereiche und eine anschließende digitale Korrektur. In der vorliegenden Erfindung summieren die 2 Unterbereiche im selben Strom-Knoten, d. h. in der ersten und der zweiten Leitung eines Differenz-Strom-Busses, so dass nur eine Verstärkungskurve für die 2 Unterbereiche vorliegt und weder eine Überlappung, noch eine digitale Korrektur nötig ist. Der untere Unterbereich, d. h. der zweite Satz von zweiten Strom-Zellen, erfordert eine zusätzliche Verstärkung von 2^n/2 = 2^12/2 = 2⁶ = 64. Diese zusätzliche Verstärkung wird durch die Verstärker-Mittel erzielt und wird im digitalen Entscheidungs-Pfad untergebracht und nicht im analogen Signalpfad. Daher ist die Verstärkung von 2⁶ nicht kritisch für die analoge Linearität des A/D-Wandlers, solange die Verstärkungs-Toleranzen innerhalb der Hysterese des Komparators bleiben. Die vorliegende A/D-Architektur ist dadurch robust gegen Toleranzen der Technologie und der analogen Schaltkreise.
Die vorliegende Erfindung wird weiterhin dadurch gekennzeichnet, dass der Betrieb der ersten Strom-Zellen des ersten Satzes nach einem ersten halben Taktzyklus beendet wird, und dadurch, dass zu Beginn der zweiten Hälfte eines Taktzyklus ein Taktsignal an das zweite Komparator-Mittel mindestens der ersten der zweiten Strom-Zelle in der Reihenschaltung angelegt wird, um den Betrieb der zweiten Strom-Zellen des zweiten Satzes zu aktivieren.
Eine weitere charakteristische Eigenschaft der vorliegenden Erfindung ist, dass der Wandler N-1 Sätze von zweiten Strom-Zellen enthält, wobei die zweiten Sätze der Reihe nach arbeiten, und ein zweiter Satz nur aktiviert wird, nachdem der Betrieb der zweiten Strom-Zellen eines anderen zweiten Satzes beendet ist.
Allgemein ausgedrückt, kann das, was oben für 2 Unterbereiche erläutert wird, auf ein N-faches Sub-Ranging erweitert werden. Die Menge an Hardware wird dann von 2ⁿ auf N × 2^n/N verringert, wobei N die Anzahl der Unterbereiche ist, d. h. der erste Satz erster Strom-Zellen und die N-1 zweiten Sätze zweiter Strom-Zellen, und n ist die Anzahl der Bits des Digitalwortes. In diesem Fall arbeiten die N Unterbereiche natürlich in N aufeinander folgenden Phasen des Taktzyklus.
Eine weitere charakteristische Eigenschaft der vorliegenden Erfindung ist, dass die ersten Eingänge der zweiten Komparator-Mittel der zweiten Strom-Zellen des zweiten Satzes an eine erste Spannungs-Leitung und eine zweite Spannungs-Leitung angeschlossen sind, die zusammen einen Spannungs-Bus bilden.
Dies erhöht die Stabilität des A/D-Wandlers und spezieller die Genauigkeit des/der zweiten Satzes/Sätze von dessen zweiten Strom-Zellen.
Noch eine weitere charakteristische Eigenschaft der vorliegenden Erfindung ist, dass das analoge Differenz-Eingangssignal eine Differenzspannung ist, die an Steueranschlüsse aktiver Bauelemente angelegt wird, von denen der Haupt-Pfad Stromquellen mit den ersten und zweiten Strom-Leitungen verbindet, und dass die ersten und zweiten Strom-Leitungen mit Impedanz-Mitteln ausgestattet sind, die so angepasst sind, dass sie den symmetrischen Differenz-Eingangsstrom, der durch die Leitungen fließt, in eine Differenzspannung umwandeln.
Auf diese Weise ist das Bauelement angepasst, sowohl mit einem Eingangsstrom, als auch mit einer Eingangsspannung zu arbeiten.
Ein weiterer Vorteil der vorliegenden Erfindung ist, dass eine genaue A/D-Wandlung in einer gleichen Technologie erzielt wird, z. B. CMOS oder BICMOS.
Weitere charakteristische Eigenschaften des vorliegenden Analog-/Digital-Wandlers [ADC] sind in den angehängten Ansprüchen erwähnt.
Die oben erwähnten und weitere Ziele und Eigenschaften der Erfindung werden deutlicher, und die Erfindung selbst wird am besten verstanden, wenn man auf die folgende Beschreibung einer Ausführung zusammen mit der begleitenden Zeichnung Bezug nimmt, in der die Figur einen Analog-/Digital-Wandler ADC gemäß der Erfindung darstellt.
Der gezeigte Analog-/Digital-Wandler ADC ist so angepasst, dass er einen analogen Differenz-Strom Iin+, Iin– oder eine analoge Differenzspannung Vin+, Vin– in ein n-Bit-Digitalwort umwandelt, wobei im folgenden Beispiel einer Ausführung n = 12 angenommen wird. Der ADC enthält einen ersten Satz oder Unterbereich von 2^n/2 = 2^12/2 = 64 ersten Strom-Zellen, von denen nur die erste Strom-Zelle CC gezeigt wird, und einen zweiten Satz oder Unterbereich von ebenfalls 2^n/2 = 2^12/2 = 64 zweiten Strom-Zellen, von denen nur eine zweite Strom-Zelle FC gezeigt wird. Der erste Satz von ersten Strom-Zellen wird "Grob"-Komparator genannt, während der zweite Satz von zweiten Strom-Zellen "Fein"-Komparator genannt wird.
Es soll darauf hingewiesen werden, dass obwohl sich die folgenden Beschreibung auf einen Analog-/Digital-Wandler bezieht, der 2 Unterbereiche aus Strom-Zellen CC und FC enthält, die vollständige Spezifikation auch für einen Wandler gilt, der mehr als 2, z. B. N Unterbereiche enthält. Die Anzahl von Strom-Zellen, die einen Teil jedes Unterbereichs bilden, ist dann 2^n/N, und jeder Unterbereich arbeitet in einer von N aufeinander folgenden Phasen des Taktzyklus. Genauer gesagt enthält der Wandler dann 1 ersten Satz von ersten Strom-Zellen als CC und N-1 zweite Sätze von zweiten Strom-Zellen, die FC gleich sind.
Die Sätze arbeiten beginnend mit dem ersten Satz der Reihe nach, wobei ein zweiter Satz nur aktiviert wird, nachdem der Betrieb der Strom-Zellen des vorherigen Satzes in der Sequenz beendet ist.
Der vorliegende Analog-/Digital-Wandler ADC ist ein A/D-Wandler im Strom-Modus mit asynchroner Entscheidung (Current Mode Asynchronous Decision A/D Converter, CMAD) für den Einsatz in Telekommunikationsanwendungen, wie z. B. in ADSL/VDSL-UMTS/GPRS-Systemen, wobei ADSL = Asymmetric Digital Subscriber Line, VDSL = Very High Data Digital Subscriber Line, UMTS = Universal Mobile Telephone System und GPRS = General Packet Radio System.
Abhängig von der Anwendung kann der Eingang ein Differenzstrom Iin+, Iin– oder eine Differenzspannung Vin+, Vin– sein. Wenn es sich um eine Spannung handelt, wird eine Spannungs-Strom-Wandlung mit den Transistoren T0+, T0– durchgeführt, an deren Basen die analoge Differenzspannung Vin+, Vin– angelegt wird. Der analoge Differenz-Eingangsstrom Iin+ und Iin– wird dann in einem symmetrischen Differenz-Schaltkreis erhalten, der aus zwei Strom-Leitungen L+ und L– eines Differenz-Strom-Busses gebildet wird. Diese Strom-Leitungen L+ und L– koppeln die Kollektoren der Transistoren T0+ und T0– über Widerstände RA×64 bzw. RB×64 mit einer Versorgungsspannung, wobei die Emitter der Transistoren mit einer mit Masse verbundenen Stromquelle I+, I– verbunden sind. Der Strom Iin+, Iin– verursacht einen differentiellen Spannungsabfall Vdiff+, Vdiff– am jeweiligen Widerstand RA×64, RB×64. Die Emitter der Transistoren T0+ und T0– sind weiterhin über einen Widerstand R×2 miteinander verbunden.
So wird eine Spannungsverstärkung von 2^n/2 = 64 erzielt. Wenn der Spannungsbereich des Eingangssignals 1 Volt betragen würde, würde die Differenzspannung (Vdiff+ – Vdiff–) auf bis zu 64 Volt ansteigen. Bei einer Versorgungsspannung von 2 Volt ist klar, dass Vdiff+ und Vdiff– auf den Pegeln der Versorgungsspannung abgeschnitten werden. In der vorliegenden Erfindung ist dies kein Problem, weil der Grob- (und der Fein) Komparator seine 2^n/2 Strom-Zellen schrittweise, d. h. der Reihe nach aktiviert, bis Vdiff+ und Vdiff– in der Hysterese des Komparators liegen. An diesem Punkt erreicht der Wandler ADC den stabilen Zustand. Für den Grob-Komparator muss diese Bedingung vor dem Ende einer ersten Betriebsphase erreicht sein, die zum Beispiel der ersten Hälfte eines Taktzyklus entspricht. In einer zweiten Betriebsphase, d. h. in der zweiten Hälfte des Taktzyklus muss der Fein-Komparator damit beginnen, den Rest von (Vdiff+ – Vdiff–) in die n/2 LSBs des digitalen Ausgangscodes zu wandeln.
Wie bereits erwähnt, besteht der Grob-Komparator aus 64 ersten Strom-Zellen, die in Reihe geschaltet sind und von denen nur die erste Strom-Zelle CC in der Figur gezeigt wird. Jede erste Strom-Zelle CC enthält ein Paar von Komparator-Schaltkreisen COMP1+, COMP1–, die erste Eingänge IN1+, IN1–, zweite Eingänge DIN1[i-1]+, DIN1[i-1]– und Ausgänge DIN1[i+1]+, DIN1[i+1]– haben. CC enthält weiterhin einen Stromquellen-Schaltkreis, der eine Stromquelle ICC und Transistoren T1+, T1– enthält. Die Strom-Leitungen L+, L– des Differenz-Busses sind jeweils an die ersten Eingänge IN1+, IN1– angeschlossen, während die Ausgänge einer vorherigen ersten Strom-Zelle [i-1] in der Reihenschaltung mit den zweiten Eingängen DIN1[i-1]+, DIN1[i-1]– der Komparator-Schaltkreise verbunden sind. Die Ausgänge DIN1[i+1]+, DIN1[i+1]– dieser Komparator-Schaltkreise sind beide an zweite Eingänge einer nächsten ersten Strom-Zelle [i+1] in der Reihenschaltung und an die Basen der Transistoren T1+, T1– angeschlossen, deren Emitter zusammen mit der Stromquelle ICC verbunden sind. Die Kollektoren dieser Transistoren T1+, T1– sind jeweils über Kreuz mit den Strom-Leitungen L–, L+ verbunden.
Die Stromquelle ICC liefert einen ersten zusätzlichen Strom, der gleich einem Referenzstrom Iref multipliziert mit n/2 ist, d. h. im vorliegenden Beispiel 64×Iref. Dieser Strom 64×Iref fließt über den Emitter-Kollektor-Pfad der Transistoren T1+ bzw. T1– zu den Strom-Leitungen L– und L+. Diese Transistoren werden von den Komparator-Schaltkreisen COMP1+, COMP1– gesteuert, an welche die Differenzspannung Vdiff+, Vdiff– und das Ausgangssignal der vorherigen Zelle in der Reihenschaltung des Grob-Komparators angelegt wird.
Wie der Grob-Komparator besteht der Fein-Komparator aus 64 zweiten Strom-Zellen, die ebenfalls in Reihe geschaltet sind und von denen nur eine zweite Strom-Zelle FC in der Figur gezeigt wird. Jede zweite Strom-Zelle FC enthält ein Paar von Komparator-Schaltkreisen COMP2+, COMP2–, die erste Eingänge IN2+, IN2–, zweite Eingänge DIN2[j-1]+, DIN2[j-1]– und Ausgänge DIN2[j+1]+, DIN2[j+1]– haben. FC enthält weiterhin Verstärker AMP2+, AMP2– und einen Stromquellen-Schaltkreis, der eine Stromquelle IFC und Transistoren T2+, T2– enthält. Die Strom-Leitungen L+, L– des Differenz-Busses sind über die jeweiligen Verstärker AMP2+, AMP2– an die ersten Eingänge IN2+, IN2– angeschlossen, während die Ausgänge einer vorherigen zweiten Strom-Zelle [j-1] in der Reihenschaltung mit den zweiten Eingängen DIN2[j-1]+, DIN2[j-1]– der Komparator-Schaltkreise verbunden sind. Die Ausgänge DIN2[j+1]+, DIN2[j+1]– dieser Komparator-Schaltkreise sind beide an zweite Eingänge einer nächsten zweiten Strom-Zelle [j+1] in der Reihenschaltung und an die Basen der Transistoren T2+, T2– angeschlossen, deren Emitter zusammen mit der Stromquelle IFC verbunden sind. Die Kollektoren dieser Transistoren T2+, T2– sind jeweils über Kreuz mit den Strom-Leitungen L–, L+ verbunden.
Da der Fein-Komparator nur aktiviert wird, nachdem der Betrieb des Grob-Komparators beendet ist, d. h. während der zweiten Hälfte des Taktzyklus, wird ein Taktsignal F2 an den zweiten Eingang der Komparator-Schaltkreise COMP2+, COMP2– der zweiten Strom-Zelle angelegt, welche die erste in der Reihenschaltung ist. Mit anderen Worten ersetzt das Signal F2 für die erste Zelle in der Reihenschaltung das Signal an den zweiten Eingängen DIN2[j-1]+, DIN2[j-1]–.
Die Stromquelle IFC liefert einen zweiten zusätzlichen Strom Iref, der über den Emitter-Kollektor-Pfad der Transistoren T2+ bzw. T2– zu den Strom-Leitungen L– und L+ fließt. Diese Transistoren werden von den Komparator-Schaltkreisen COMP2+, COMP2– gesteuert, die während der zweiten Hälfte des Taktsignals aktiviert werden und an welche die von den Verstärkern AMP2+, AMP2– verstärkte Differenzspannung Vdiff+, Vdiff– sowie das Ausgangssignal der vorherigen Zelle in der Reihenschaltung des Fein-Komparators angelegt wird.
Um die Stabilität des A/D-Wandlers ADC zu erhöhen, werden die ersten Eingänge IN2+, IN2– aller Komparator-Schaltkreise COMP2+, COMP2– der zweiten Strom-Zellen des Fein-Komparators über eine erste und eine zweite Strom-Leitung L++, L–– miteinander verbunden, die zusammen einen Spannungs-Bus bilden.
Im vorliegenden Analog-/Digital-Wandler wird ein "Thermometer"-Code verwendet. Dieser Ausgangscode erscheint am Ausgang der 2 Unterbereiche von 2^n/2 Zellen. Der Grob-Komparator liefert die n/2 MSB, und der Fein-Komparator liefert die n/2 LSB des digitalen Ausgangswortes.
Die Reihenschaltung der Zellen eines Komparators ist eine bedingte Aufwärts-Verbindung, wodurch Nullen oder "Bubbles" in der Mitte des Thermometers vermieden werden.
Im Grob-Komparator zwingt zum Beispiel eine Zelle [i-1] (nicht gezeigt) die Komparator-Schaltkreise COMP1+, COMP1– der nächsten Zelle [i] (CC) in der Reihenschaltung unabhängig von der Bedingung von (Vdiff+ – Vdiff–) auf die Null-Bedingung. Diese Bedingung, die von den Signalen an den Ausgängen der Zelle [i-1] gesteuert wird, die an gleich benannte zweite Eingänge DIN1[i-1]+, DIN1[i-1]– der Zelle [i] angeschlossen sind, wird beibehalten, bis die Zelle [i-1] aktiviert ist. Dann können die Komparator-Schaltkreise COMP1+, COMP1– der nächsten Zelle [i] damit beginnen, die Bedingung (Vdiff+ – Vdiff–) zu bewerten und den ersten zusätzlichen Strom 64×Iref (=Iref × n/2) der Stromquelle ICC in den Bus im Differenzstrom-Modus L+, L– zu liefern, um den bereits vorhandenen Differenzstrom Iin+, Iin– zu kompensieren. Dieser Algorithmus läuft im Grob-Bereich weiter, bis der Rest in (Vdiff+ – Vdiff–) kleiner als die Hysterese der Komparator-Schaltkreise COMP1+, COMP1– ist. Für den Grob-Komparator muss dieser Punkt vor dem Ende des ersten halben Taktzyklus erreicht sein.
Im zweiten halben Taktzyklus wird der Fein-Komparator durch das Taktsignal F2 aktiviert, das an die erste Zelle der Reihenschaltung angelegt wird. An diesem Punkt fährt der Fein-Komparator mit kleineren Strom-Schritten mit der Umwandlung des Restes von (Vdiff+ – Vdiff–) fort. Die Strom-Schritte sind nun gleich dem zweiten zusätzlichen Strom Iref, anstelle des ersten zusätzlichen Stromes 64×Iref (= Iref × n/2) wie im Grobbereich. Der zweite zusätzliche Strom Iref ist somit n/2 = 64 mal kleiner als der erste zusätzliche Strom 64×Iref.
Um diese höhere Genauigkeit zu erreichen, müssen die Komparator-Schaltkreise COMP2+, COMP2– des Fein-Komparators auch kleinere Schritte von (Vdiff+ – Vdiff–) unterscheiden. Eine erste Möglichkeit ist es, die Hysterese der Komparator-Schaltkreise um 64 (= 2^n/2) zu verringern. Dies ist jedoch ziemlich schwierig zu implementieren. In einer bevorzugten Ausführung werden die Verstärker AMP2+, AMP2– mit einer Spannungsverstärkung von 2^n/2 = 64 vor den Komparator-Schaltkreisen COMP2+, COMP2– eingefügt. Es soll darauf hingewiesen werden, dass diese Verstärkung (von 64) nicht kritisch ist, solange die Hysterese der Komparator-Schaltkreise dividiert durch den Wert der Verstärkung, d. h. hier 64, größer ist als dieser Wert der Verstärkung multipliziert mit Iref × R, d. h. 64×Iref×R, und nicht größer ist als das Doppelte dieses Wertes. Es soll darauf hingewiesen werden, dass alle Werte von R, d. h. R, RA, RB, die in dieser Beschreibung erwähnt werden, gleich sind.
Um den Fein-Komparator zu aktivieren, wird der Beginn des zweiten halben Zyklus des Taktsignals an den zweiten Eingang F2 der Komparator-Schaltkreise COMP2+, COMP2– der ersten Zelle der Reihenschaltung angelegt. Dies reicht aus, da solange die erste Zelle der Reihenschaltung deaktiviert ist, die nächste nicht aktiviert wird.
Am Ende der zweiten Hälfte des Taktzyklus muss der Fein-Komparator die stabile Bedingung erreicht haben, bei der 64 × (Vdiff+ – Vdiff–) kleiner ist als die Hysterese des Komparators. Der gesamte Thermometer-Code des Grob- und des Fein-Bereichs steht dann an den 2×64 Komparator-Schaltkreisen zur Verfügung, um in den Ausgang des Analog-/Digital-Wandlers ADC eingespeichert zu werden.
Obwohl die Prinzipien der Erfindung oben in Zusammenhang mit einer speziellen Vorrichtung beschrieben wurden, muss deutlich verstanden werden, dass diese Beschreibung nur als Beispiel und nicht als Einschränkung des Umfangs der Erfindung erfolgt, wie in den beigefügten Ansprüchen definiert.

Claims

Analog-/Digital-Wandler, dadurch gekennzeichnet, dass der Wandler einen ersten Satz von ersten Strom-Zellen (CC) enthält, der parallel zwischen einer ersten Strom-Leitung (L+) und einer zweiten Strom-Leitung (L–) eines Differenz-Strom-Busses gekoppelt ist, wobei die Leitungen einen symmetrischen Differenz-Eingangsstrom (Iin+, Iin–) führen, der einem analogen Differenz-Eingangssignal (Vin+, Vin–) des Wandlers entspricht, wobei jede erste Strom-Zelle des Satzes erste Stromquellen-Mittel (ICC; T1+, T1–) enthält, die so angepasst sind, dass sie gesteuert durch erste Komparator-Mittel (COMP1+, COMP1–) einen ersten zusätzlichen Strom (64×Iref) an die ersten und zweiten Strom-Leitungen liefern, wobei die ersten Komparator-Mittel der ersten Strom-Zellen des ersten Satzes in Reihe gekoppelt sind, wobei die ersten Komparator-Mittel erste Eingänge (IN1+, IN1–) haben, die an die erste und zweite Strom-Leitung gekoppelt sind, zweite Eingänge (DIN1[i-1]+, DIN1[i-1]–) , die an Ausgänge erster Komparator-Mittel einer davor liegenden ersten Strom-Zelle in der Reihenschaltung gekoppelt sind, und Ausgänge (DIN1[i+1]+, DIN1[i+1]–), die an zweite Eingänge erster Komparator-Mittel einer nächsten ersten Strom-Zelle in der Reihenschaltung gekoppelt sind.
Analog-/Digital-Wandler gemäß Anspruch 1, dadurch gekennzeichnet, dass der Wandler einen zweiten Satz von zweiten Strom-Zellen (FC) enthält, der ebenfalls parallel zwischen der ersten und der zweiten Strom-Leitung (L+, L–) des Differenz-Strom-Busses gekoppelt ist, wobei jede zweite Strom-Zelle des zweiten Satzes zweite Stromquellen-Mittel (IFC; T2+, T2–) enthält, die so angepasst sind, dass sie gesteuert durch zweite Komparator-Mittel (COMP2+, COMP2–) einen zweiten zusätzlichen Strom (Iref) an die ersten und zweiten Strom-Leitungen liefern, wobei die zweiten Komparator-Mittel der zweiten Strom-Zellen des zweiten Satzes in Reihe gekoppelt sind, wobei die zweiten Komparator-Mittel erste Eingänge (IN2+, IN2–) haben, die über entsprechende Verstärker-Mittel (AMP2+, AMP2–) an die erste und zweite Strom-Leitung gekoppelt sind, zweite Eingänge (DIN2[j-1]+, DIN2[j-1]–), die an Ausgänge zweiter Komparator-Mittel einer davor liegenden zweiten Strom-Zelle in der Reihenschaltung gekoppelt sind, und Ausgänge (DIN2[j+1]+, DIN2[j+1]–), die an zweite Eingänge zweiter Komparator-Mittel einer nächsten zweiten Strom-Zelle in der Reihenschaltung gekoppelt sind, und dadurch, dass die zweiten Strom-Zellen (FC) des zweiten Satzes aktiviert werden (F2), nachdem der Betrieb der ersten Strom-Zellen (CC) des ersten Satzes beendet ist.
Analog-/Digital-Wandler gemäß Anspruch 2, dadurch gekennzeichnet, dass das Verstärker-Mittel (AMP2+, AMP2–) eine Verstärkung von 2^n/2 hat, wobei n die Anzahl von Bits des zu erhaltenen Digitalwortes ist.
Analog-/Digital-Wandler gemäß Anspruch 2, dadurch gekennzeichnet, dass der Betrieb der ersten Strom-Zellen des ersten Satzes (CC) nach einem ersten halben Taktzyklus beendet ist, und dadurch, dass zu Beginn der zweiten Hälfte eines Taktzyklus ein Taktsignal (F2) von mindestens der ersten zweiten Strom-Zelle in der Reihenschaltung an die zweiten Komparator-Mittel (COMP2+, COMP2–) angelegt wird, um den Betrieb der zweiten Strom-Zellen des zweiten Satzes (FC) zu aktivieren.
Analog-/Digital-Wandler gemäß Anspruch 2, dadurch gekennzeichnet, dass der Wandler N-1 zweite Sätze von zweiten Strom-Zellen enthält, wobei die zweiten Sätze der Reihe nach arbeiten und ein zweiter Satz nur aktiviert wird, nachdem der Betrieb der zweiten Strom-Zellen eines anderen zweiten Satzes beendet ist.
Analog-/Digital-Wandler gemäß Anspruch 2, dadurch gekennzeichnet, dass die ersten Eingänge (IN2+, IN2–) der zweiten Komparator-Mittel der zweiten Strom-Zellen des zweiten Satzes (FC) an eine erste Spannungs-Leitung (L++) und eine zweite Spannungs-Leitung (L––) angeschlossen sind, die zusammen einen Spannungs-Bus bilden.
Analog-/Digital-Wandler gemäß einem beliebigen der Ansprüche 1, 2 oder 4, dadurch gekennzeichnet, dass die Komparator-Mittel eine Hysterese haben.
Analog-/Digital-Wandler gemäß Anspruch 1, dadurch gekennzeichnet, dass die ersten Stromquellen-Mittel (ICC; T1+, T1–) eine erste Stromquelle (ICC) enthalten, die über den Haupt-Pfad erster aktiver Bauelemente (T1+, T1–), von denen ein Steueranschluss an die Ausgänge (DIN1[i+1]+, DIN1[i+1]–) der ersten Komparator-Mittel (COMP1+, COMP1–) angeschlossen ist, an die erste (L+) und die zweite (L–) Strom-Leitung angeschlossen ist.
Analog-/Digital-Wandler gemäß Anspruch 2, dadurch gekennzeichnet, dass die zweiten Stromquellen-Mittel (IFC; T2+, T2–) eine zweite Stromquelle (IFC) enthalten, die über den Haupt-Pfad zweiter aktiver Bauelemente (T2+, T2–), von denen ein Steueranschluss an die Ausgänge (DIN2[j+1]+, DIN2[j+1]–) der zweiten Komparator-Mittel (COMP2+, COMP2–) angeschlossen ist, an die erste (L+) und die zweite (L–) Strom-Leitung angeschlossen ist.
Analog-/Digital-Wandler gemäß den Ansprüchen 3, 8 und 9, dadurch gekennzeichnet, dass der von der ersten Stromquelle (ICC) erzeugte Strom (64×Iref) 2^n/2 mal größer ist als der von der zweiten Stromquelle (IFC) erzeugte Strom (Iref), wobei "n" die Anzahl der Bits des zu erhaltenen Digitalwortes ist, wobei der von der ersten Stromquelle erzeugte Strom der erste zusätzliche Strom (64×Iref) ist, und der von der zweiten Stromquelle erzeugte Strom der zweite zusätzliche Strom (Iref) ist.
Analog-/Digital-Wandler gemäß Anspruch 1, dadurch gekennzeichnet, dass das analoge Differenz-Eingangssignal eine Differenzspannung (Vin+, Vin–) ist, die an Steueranschlüsse aktiver Bauelemente (T0+, T0–) angelegt wird, von denen der Haupt-Pfad Stromquellen (I+, I–) mit ersten (L+) und zweiten (L–) Strom-Leitungen verbindet, und dadurch, dass die ersten und zweiten Strom-Leitungen mit Impedanz-Mitteln (RA×64, RB×64) ausgestattet sind, die so angepasst sind, dass sie den durch die Strom-Leitungen fließenden symmetrischen Differenz-Eingangsstrom (Iin+, Iin–) in eine Differenzspannung (Vdiff+, Vdiff–) umwandeln.
Analog-/Digital-Wandler gemäß einem beliebigen der Ansprüche 8, 9 oder 11, dadurch gekennzeichnet, dass die aktiven Bauelemente Transistoren sind, deren Steueranschluss die Basis-Elektrode und deren Haupt-Pfad der Kollektor-Emitter-Pfad ist.