JP2001094423A - 電流モード非同期デシジョンアナログ／ディジタル変換器 - Google Patents

Abstract

(57)【要約】 【課題】 アナログ／ディジタル変換器ＡＤＣに対し
て、ハードウエアの量を削減し、チップ上のシリコン面
積を小さくし、コスト削減を図ること。 【解決手段】 本変換器は、Ｎ個の第１の電流セルＣＣ
の第１の組を少なくとも１つを備える。各第１の電流セ
ルは、第１の比較器回路ＣＯＭＰ１＋とＣＯＭＰ−の制
御下で、第１の追加電流６４×Ｉｒｅｆを電流バスに供
給する電流源ＩＣＣを備える。第１の比較器回路は、縦
続結合されており、１個ずつ順次起動される。本変換器
は、Ｎ個の第２の電流セルＦＣの第２の組を備える。第
２の電流セルは、利得Ｎの増幅器ＡＭＰ２＋、ＡＭＰ２
−と、第２の比較器回路ＣＯＭＰ２＋、ＣＯＭＰ２−と
を備え、第２の比較器回路の制御下で、第２の追加電流
Ｉｒｅｆを電流バスに供給する第２の電流源ＩＦＣを備
える。第２の電流セルは、第１の組の第１の電流セルの
動作が完了した後、起動される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、アナログ／ディジ
タル変換器に関し、具体的には、極めて高い分解能、高
速、低電力消費、低電源電圧および電子回路チップ上で
のシリコン面積が小さいことが要求され、また低価格で
あることが好ましいＡＤＳＬ／ＶＤＳＬＵＭＴＳ／ＧＰ
ＲＳなど、電気通信用途に使用されるアナログ／ディジ
タル変換器に関する。

【０００２】

【従来の技術】アナログ／ディジタル変換器（ＡＤＣ）
は、例えば、Ｋ．Ｂｕｌｔ他の論文「Ａｎ Ｅｍｂｅｄ
ｄｅｄ ２４０ｍＷ １０−ｂ ５０−ＭＳ／ｓ ＣＭ
ＯＳＡＤＣ ｉｎ １−ｍｍ^２」などにより当技術分野
では一般的に良く知られている。その論文の中に、平均
化「フラッシュ」アナログ／ディジタル変換器（ａｖｅ
ｒａｇｉｎｇ ｆｌａｓｈ ａｎａｌｏｇ−ｄｉｇｉｔ
ａｌ ｃｏｎｖｅｒｔｅｒ）が開示されている。フラッ
シュ構造を用いると、アナログ／ディジタル（Ａ／Ｄ）
変換は、電圧モードで、すなわち電圧を加算すことによ
って実行され、高速のＡ／Ｄを実現することができる。
電圧モードによるＡ／Ｄ変換には、比較的高い電圧供給
が必要であり、例えば複数個のバッテリが必要である。
また、極めて高精度で高速の比較器が大量に必要であ
る。その論文によれば、後者の問題は、変換器を「平均
化すること（ａｖｅｒａｇｉｎｇ）」によって、また
「折りたたみ（ｆｏｌｄｉｎｇ）」技法を用いてチップ
の総面積を縮小することによって解決される。折りたた
みの目的は、各比較器を複数回使用することによって比
較器の数を少なくすることである。当然、折りたたみに
は、かなり複雑な制御が必要である。

【０００３】

【発明が解決しようとする課題】したがって、本発明の
目的は、低電圧電源で動作するように構成された上記の
知られている型式のアナログ／ディジタル変換器を提供
することである。

【０００４】

【課題を解決するための手段】本発明によれば、この目
的は、本発明による変換器が、差動電流バスの第１の電
流線と第２の電流線との間に並列に結合された第１の電
流セルの第１の組を備え、前記電流線が、前記変換器の
差動アナログ入力信号に応じた平衡差動入力電流を運
び、前記第１の組の各々の第１の電流セルが、第１の比
較器手段の制御下で、第１の追加電流を前記第１および
第２の電流線に供給するように構成された第１の電流源
手段を備え、前記第１の組の第１の電流セルの第１の比
較器手段が、縦続結合され、該第１の比較器手段が、前
記第１および第２の電流線に結合された第１の入力と、
縦続結合の前の第１の電流セルの第１の比較器手段の出
力に結合された第２の入力と、縦続結合の次の第１の電
流セルの第１の比較器手段の第２の入力に結合された出
力とを有するということによって実現される。

【０００５】この方法によれば、電圧モードではなく電
流モードで、Ａ／Ｄ変換が実現される。これにより電力
消費が減少し、デバイスはバッテリ駆動式の製品に使用
されるように構成されている。電流加算は、電圧加算よ
り容易であるため、デバイスの構造も単純化されてい
る。実際、電流モードでの動作は、電流を加算ノードに
並列集束させることによって信号の加算が容易になるこ
とが知られている。さらに、本発明による変換器は、サ
ンプル変換中に、非同期デシジョンアルゴリズムを使用
している。当技術分野では、例えば同期パイプライン構
造と比較した場合、非同期ロジックは、低電力かつ高速
であることが知られている。したがって、本発明による
変換器を、電流モード非同期デシジョンＡ／Ｄ変換器
（ＣＭＡＤ）とみなすことができる。

【０００６】本発明による変換器の他の特徴は、前記変
換器が、同じく前記差動電流バスの前記第１および前記
第２の電流線の間に並列に結合された第２の電流セルの
第２の組を備え、前記第２の組の各々の第２の電流セル
が、第２の比較器手段の制御下で、第２の追加電流を前
記第１および第２の電流線に供給するように構成された
第２の電流源手段を備え、前記第２の組の第２の電流セ
ルの第２の比較器手段が、縦続結合されており、該第２
の比較器手段が、それぞれの増幅器手段を介して前記第
１および第２の電流線に結合された第１の入力と、縦続
結合の前の第２の電流セルの第２の比較器手段の出力に
結合された第２の入力と、縦続結合の次の第２の電流セ
ルの第２の比較器手段の第２の入力に結合された出力と
を有し、前記第２の組の第２の電流セルが、前記第１の
組の第１の電流セルの動作が完了した後に起動されるこ
とである。

【０００７】このように、変換器を２つの電流セルの組
に「サブレンジ化（ｓｕｂ−ｒａｎｇｉｎｇ）」する原
理が適用されている。これによりハードウェアの量が減
少し、チップのシリコン面積を小さくできるため、コス
トも削減される。例えば、ｎ＝１２ビットのディジタル
ワードを得る必要がある場合、ハードウェアの量は、２
^ｎ＝２^１２から２×２^ｎ／２＝２×２^６に減少する。こ
れは２^５のハードウェアの削減である。

【０００８】サブレンジ化における知られている問題
は、２つのサブレンジの利得曲線をＡ／Ｄ変換器の総合
ダイナミックレンジに一致させることが困難なことであ
る。この問題に対する従来技術の解決法は、サブレンジ
をオーバーラップさせ、あとでディジタル補正すること
が知られている。本発明による変換器では、２つのサブ
レンジが、同一の電流ノード、すなわち差動電流バスの
第１および第２の電流線において合わせられているた
め、２つのサブレンジに対して１つの利得曲線しかな
く、オーバーラップおよびディジタル補正の必要がな
い。それでも、低い方のサブレンジ、すなわち第２の電
流セルの第２の組には、２^ｎ／２＝２^１２／２＝２^６＝
６４の追加利得が必要である。この追加利得は、増幅器
手段によって実現され、増幅器手段は、アナログ信号経
路中ではなく、ディジタルデシジョン経路中に置かれて
いる。したがって、この利得２^６は、利得の許容差が比
較器のヒステリシスの範囲内に留まっている限り、Ａ／
Ｄ変換器のアナログ線形性にとって重要な問題ではな
い。したがって、本発明によるＡ／Ｄ構造は、適用技術
およびアナログ回路の許容差に対して強い構造を有して
いる。

【０００９】さらに、本発明は、クロックサイクルの前
半の後で、前記第１の組の第１の電流セルの動作が完了
し、クロックサイクルの後半開始時に、前記第２の組の
第２の電流セルの動作を起動させるために、縦続結合の
少なくとも最初の第２の電流セルの第２の比較器手段
に、クロック信号が印加されることを特徴としている。

【００１０】本発明の他の特徴は、前記変換器が、第２
の電流セルの第２の組をＮ−１組備え、前記第２の組
が、連続的に動作し、１つの第２の組が、他の第２の組
の第２の電流セルの動作が完了するまで起動されないこ
とである。

【００１１】２つのサブレンジ化する上記の考察は、さ
らに一般的に、Ｎ個のサブレンジ化に拡張することがで
きる。この場合、ハードウェアの量は、２^ｎからＮ×２
^{ｎ／ Ｎ}に削減される。ここで、Ｎは、サブレンジの数、
すなわち第１の電流セルの第１の組数１と第２の電流セ
ルの第２の組数Ｎ−１を表し、ｎは、ディジタルワード
のビット数を表す。この場合、Ｎ個のサブレンジが、Ｎ
個の連続するクロックサイクルフェーズで動作すること
は明らかである。

【００１２】本発明の他の特徴は、前記第２の組の第２
の電流セルの第２の比較器手段の第１の入力が、電圧バ
スを形成している第１の電圧線と第２の電圧線に接続さ
れていることである。

【００１３】これによりＡ／Ｄ変換器の安定性が増し、
特に第２の電流セルの第２の組（複数）の精度が向上す
る。

【００１４】本発明の他の特徴は、前記差動アナログ入
力信号が、主経路が電流源と前記第１および第２の電流
線を相互接続している能動素子の制御端子に印加される
差動電圧であり、前記第１および第２の電流線が、該電
流線を通って流れる前記平衡差動入力電流を差動電圧に
変換するように構成されたインピーダンス手段を備えて
いることである。

【００１５】これによりデバイスは、入力電流と入力電
圧で動作するように構成される。

【００１６】本発明の他の利点は、高精度のＡ／Ｄ変換
が、同じ技術、例えばＣＭＯＳまたはＢＩＣＭＯＳで得
られることである。

【００１７】本発明によるアナログ／ディジタル変換器
（ＡＤＣ）のさらに他の特徴は、特許請求の範囲に記述
されている。

【００１８】本発明の上記およびその他の目的ならびに
特徴は、本発明によるアナログ／ディジタル変換器ＡＤ
Ｃを表す添付の図面に則して行なった実施形態について
の以下の説明を参照することによってより明らかにな
り、本発明自体が完全に理解されるであろう。

【００１９】

【発明の実施の形態】図に示すアナログ／ディジタル変
換器ＡＤＣは、差動アナログ電流Ｉｉｎ＋、Ｉｉｎ−、
または差動アナログ電圧Ｖｉｎ＋、Ｖｉｎ−を、ｎビッ
トのディジタルワードに変換するように構成されてい
る。実施形態の以下の例では、ｎ＝１２とする。ＡＤＣ
は、第１の組すなわち２^ｎ／２＝２^１２／２＝６４個の
第１の電流セルのサブレンジ（図には第１の電流セルＣ
Ｃが１個だけ示されている）と、第２の組すなわち同じ
く２^ｎ／２＝２^１２／２＝６４個の第２の電流セルのサ
ブレンジ（図には第２の電流セルＦＣが１個だけ示され
ている）とを備えている。第１の電流セルの第１の組を
「粗（ｃｏａｒｓｅ）」比較器と呼び、第２の電流セル
の第２の組を「密（ｆｉｎｅ）」比較器と呼んでいる。

【００２０】以下の説明は、電流セルＣＣおよびＦＣの
２個のサブレンジを含むアナログ／ディジタル変換器に
関するものであるが、３個以上、つまりＮ個のサブレン
ジを含む変換器に対しても、全仕様が有効であることに
言及しておかなければならない。各サブレンジ部分を形
成している電流セルの数は、２^ｎ／Ｎであり、各サブレ
ンジは、クロックサイクルのＮ個の連続するフェーズに
対して１回動作する。より詳細には、変換器は、ＣＣで
示されるような１組の第１の電流セルの第１の組と、Ｆ
Ｃと類似のＮ−１組の第２の電流セルの第２の組を含
む。

【００２１】各組は、第１の組からスタートして順次動
作し、第２の組は、連続する組において、前の組の電流
セルの動作が完了するまで起動されない。

【００２２】本発明によるアナログ／ディジタル変換器
ＡＤＣは、ＡＤＳＬ／ＶＤＳＬ ＵＭＴＳ／ＧＰＲＳシ
ステムなどの電気通信用途に使用することを意図した電
流モード非同期デシジョンＡ／Ｄ変換器（ＣＭＡＤ）で
ある。ここで、ＡＤＳＬは、Ａｓｙｍｍｅｔｒｉｃ Ｄ
ｉｇｉｔａｌ Ｓｕｂｓｃｒｉｂｅｒ Ｌｉｎｅ（非対
称ディジタル加入者回線）、ＶＤＳＬは、Ｖｅｒｙ Ｈ
ｉｇｈ Ｄａｔａ Ｄｉｇｉｔａｌ Ｓｕｂｓｃｒｉｂ
ｅｒ Ｌｉｎｅ（超高速ディジタル加入者回線）、ＵＭ
ＴＳは、Ｕｎｉｖｅｒｓａｌ Ｍｏｂｉｌｅ Ｔｅｌｅ
ｐｈｏｎｅ Ｓｙｓｔｅｍ（ユニバーサル自動車電話シ
ステム）、ＧＰＲＳは、ＧｅｎｅｒａｌＰａｃｋｅｄ
Ｒａｄｉｏ Ｓｙｓｔｅｍ（汎用パケット無線システ
ム）である。

【００２３】用途によっては、入力が、差動電流Ｉｉｎ
＋、Ｉｉｎ−あるいは差動電圧Ｖｉｎ＋、Ｖｉｎ−であ
ってもよい。電圧の場合には、トランジスタＴ０＋、Ｔ
０−によって、そのゲートに印加される差動アナログ入
力電圧Ｖｉｎ＋、Ｖｉｎ−が電圧／電流変換される。こ
のとき差動アナログ入力電流Ｉｉｎ＋およびＩｉｎ−
が、差動電流バスの２本の電流線Ｌ＋およびＬ−で構成
される差動平衡回路で得られる。この電流線Ｌ＋および
Ｌ−は、トランジスタＴ０＋およびＴ０−のコレクタ
を、それぞれ抵抗ＲＡ×６４およびＲＢ×６４を介して
電源電圧に結合している。トランジスタＴ０＋およびＴ
０−のエミッタは、接地された電流源Ｉ＋およびＩ−に
接続されている。電流Ｉｉｎ＋、Ｉｉｎ−は、それぞれ
の抵抗ＲＡ×６４とＲＢ×６４において、差動電圧降下
Ｖｄｉｆｆ＋、Ｖｄｉｆｆ−を生じさせている。さらに
抵抗Ｒ×２が、トランジスタＴ０＋とＴ０−のエミッタ
を相互接続している。

【００２４】電圧利得２^ｎ／２＝６４が、こうして得ら
れている。仮に入力電圧信号のレンジが１Ｖであったと
すると、差動電圧（Ｖｄｉｆｆ＋ − Ｖｄｉｆｆ−）
は、６４Ｖに増幅されることになる。電源電圧２Ｖの場
合、Ｖｄｉｆｆ＋およびＶｄｉｆｆ−が、電源レベルに
クリップされていることは明らかである。粗比較器（お
よび密比較器）が、Ｖｄｉｆｆ＋およびＶｄｉｆｆ−
が、比較器のヒステリシスの範囲内になるまで、順次、
すなわち縦続結合で、その２^ｎ／２の電流セルを起動さ
せるため、本発明においてはこのことは問題ではない。
この時点で、変換器ＡＤＣは、安定状態に達する。粗比
較器については、例えば１クロックサイクルの前半に相
当する第１の動作フェーズが終了する前に、この安定状
態に達していなければならない。実際、第２の動作フェ
ーズ、すなわちそのクロックサイクルの後半では、密比
較器は、（Ｖｄｉｆｆ＋ − Ｖｄｉｆｆ−）の残りの
部分の、ディジタル出力コードのｎ／２個の最下位ビッ
トへの変換を開始しなければならない。

【００２５】既に記述したように、図には、第１の電流
セルＣＣが１個しか示されていないが、粗比較器は、縦
続結合された６４個の第１の電流セルによって構成され
ている。各々の第１の電流セルＣＣは、第１の入力Ｉｎ
１＋およびＩｎ１−と、第２の入力ＤＩＮ１［ｉ−１］
＋およびＤＩＮ１［ｉ−１］−と、出力ＤＩＮ１［ｉ＋
１］＋およびＤＩＮ１［ｉ＋１］−とを有する比較器回
路の対ＣＯＭＰ１＋およびＣＯＭＰ１−を備えている。
第１の電流セルＣＣは、さらに、電流源ＩＣＣおよびト
ランジスタＴ１＋、Ｔ１−を備えた電流源回路を備えて
いる。差動電流バスの電流線Ｌ＋およびＬ−は、第１の
入力Ｉｎ１＋およびＩｎ１−にそれぞれ接続され、縦続
結合の前の第１の電流セル（ｉ−１）の出力が、比較器
回路の第２の入力ＤＩＮ１［ｉ−１］＋およびＤＩＮ１
［ｉ−１］−に接続されている。これらの比較器回路の
出力ＤＩＮ１［ｉ＋１］＋およびＤＩＮ１［ｉ＋１］−
は、縦続結合の次の第１の電流セル（ｉ＋１）の第２の
入力と、トランジスタＴ１＋およびＴ１−のゲートの両
方に接続されており、トランジスタのエミッタは、いず
れも電流源ＩＣＣに接続されている。トランジスタＴ１
＋のコレクタは、交差して電流線Ｌ−に接続され、同様
にトランジスタＴ１−のコレクタも、交差して電流線Ｌ
＋に接続されている。

【００２６】電流源ＩＣＣは、基準電流Ｉｒｅｆにｎ／
２を乗じた値に等しい第１の追加電流、すなわち本発明
の例では６４×Ｉｒｅｆを供給している。この電流６４
×Ｉｒｅｆは、トランジスタＴ１＋およびＴ１−のエミ
ッタ−コレクタ経路を介して、それぞれ電流線Ｌ−およ
びＬ＋へ流れる。これらのトランジスタは、差動電圧Ｖ
ｄｉｆｆ＋、Ｖｄｉｆｆ−および粗比較器の縦続結合の
前の電流セルの出力信号が印加されている比較器回路Ｃ
ＯＭＰ１＋およびＣＯＭＰ１−によって制御されてい
る。

【００２７】図には、第２の電流セルＦＣが１個しか示
されていないが、粗比較器と同様、密比較器も縦続結合
された６４個の第２の電流セルによって構成されてい
る。各々の第２の電流セルＦＣは、第１の入力Ｉｎ２＋
およびＩｎ２−と、第２の入力ＤＩＮ２［ｊ−１］＋お
よびＤＩＮ２［ｊ−１］−と、出力ＤＩＮ２［ｊ＋１］
＋およびＤＩＮ２［ｊ＋１］−とを有する比較器回路の
対ＣＯＭＰ２＋およびＣＯＭＰ２−備えている。電流セ
ルＦＣは、さらに、増幅器ＡＭＰ２＋およびＡＭＰ２−
と、電流源ＩＦＣおよびトランジスタＴ２＋、Ｔ２−を
備えた電流源回路とを備えている。差動電流バスの電流
線Ｌ＋およびＬ−は、それぞれの増幅器ＡＭＰ２＋およ
びＡＭＰ２−を介して第１の入力Ｉｎ２＋およびＩｎ２
−に接続されており、一方、縦続結合の前の第２の電流
セル［ｊ−１］の出力が、比較器回路の第２の入力ＤＩ
Ｎ２［ｊ−１］＋およびＤＩＮ２［ｊ−１］−に接続さ
れている。これらの比較器回路の出力ＤＩＮ２［ｊ＋
１］＋およびＤＩＮ２［ｊ＋１］−は、縦続結合の次の
第２の電流セル［ｊ＋１］の第２の入力とトランジスタ
Ｔ２＋、Ｔ２−のゲートにそれぞれ接続されている。ト
ランジスタのエミッタは、いずれも電流源ＩＦＣに接続
されている。またトランジスタＴ２＋およびＴ２−のコ
レクタは、交差して電流線Ｌ−およびＬ＋にそれぞれ接
続されている。

【００２８】密比較器は、粗比較器の動作が完了した
後、すなわちクロックサイクルの後半部分でのみ起動さ
れるため、クロック信号Ｆ２が、縦続結合の最初の第２
の電流セルの比較器回路ＣＯＭＰ２＋およびＣＯＭＰ２
−の第２の入力に印加されている。つまり、縦続結合の
最初の第２の電流セルに対しては、クロック信号Ｆ２
が、第２の入力ＤＩＮ２［ｊ−１］＋およびＤＩＮ２
［ｊ−１］−の信号に置き換わっている。

【００２９】電流源ＩＦＣは、トランジスタＴ２＋およ
びＴ２−のエミッタ−コレクタ経路を介して、それぞれ
電流線Ｌ−およびＬ＋に流れる第２の追加電流Ｉｒｅｆ
を供給している。これらのトランジスタは、クロック信
号の後半部分で起動される比較器回路ＣＯＭＰ２＋およ
びＣＯＭＰ２−によって制御されている。その比較器回
路には、増幅器ＡＭＰ２＋およびＡＭＰ２−で増幅され
た差動電圧Ｖｄｉｆｆ＋およびＶｄｉｆｆ−と、縦続結
合の前のセルの密比較器の出力信号とが印加されてい
る。

【００３０】Ａ／Ｄ変換器ＡＤＣの安定性を増すため
に、密比較器の第２の電流セルの全ての比較器回路ＣＯ
ＭＰ２＋およびＣＯＭＰ２−の第１の入力Ｉｎ２＋およ
びＩｎ２−は、電圧バスを形成している第１および第２
の電圧線Ｌ＋＋およびＬ−−によって相互接続されてい
る。

【００３１】本発明によるアナログ／ディジタル変換器
ＡＤＣは、「サーモメーター（ｔｈｅｒｍｏｍｅｔｅ
ｒ）」コードを使用している。この出力コードは、２つ
のサブレンジの２^ｎ／２個のセルの出力に現れる。粗比
較器が、ディジタル出力ワードのｎ／２個の最上位ビッ
トを提供し、密比較器が、ｎ／２個の最下位ビットを提
供している。

【００３２】比較器のセル間の縦続結合は、上方向に制
約的なリンクであり、それによってサーモメーターの中
間におけるゼロまたは「バブル」が回避されている。

【００３３】例えば、粗比較器では、セル［ｉ−１］
（図示せず）は、縦続結合の次のセル［ｉ］（ＣＣ）の
比較器回路ＣＯＭＰ１＋およびＣＯＭＰ１−を、（Ｖｄ
ｉｆｆ＋ − Ｖｄｉｆｆ−）の状態に関係なくゼロの
状態に強制している。セル［ｉ］の同一名称の第２の入
力ＤＩＮ１［ｉ−１］＋およびＤＩＮ１［ｉ−１］−に
接続されているセル［ｉ−１］の出力に現れる信号によ
って制御されるこの状態は、セル［ｉ−１］が起動され
るまで維持される。次に、次のセル［ｉ］の比較器回路
ＣＯＭＰ１＋およびＣＯＭＰ１−は、（Ｖｄｉｆｆ＋
− Ｖｄｉｆｆ−）の状態の評価を開始し、既に存在し
ている差動電流Ｉｉｎ＋およびＩｉｎ−を補償するため
に、電流源ＩＣＣの第１の追加電流６４×Ｉｒｅｆ（＝
Ｉｒｅｆ×ｎ／２）を差動電流モードバスＬ＋およびＬ
−に流すことができる。このアルゴリズムは、（Ｖｄｉ
ｆｆ＋ − Ｖｄｉｆｆ−）の残りが、比較器回路ＣＯ
ＭＰ１＋およびＣＯＭＰ１−のヒステリシスより小さく
なるまで、粗レンジの中で繰り返される。粗比較器の場
合、クロックサイクルの前半終了前に、このポイントに
達していなければならない。

【００３４】クロックサイクルの後半では、縦続結合の
最初の第２の電流セルに印加されるクロック信号Ｆ２に
よって密比較器が起動される。この時点で、密比較器
は、細かい電流ステップで（Ｖｄｉｆｆ＋ − Ｖｄｉ
ｆｆ−）の残りを変換しつづける。今度は電流ステップ
は、粗レンジの間の第１の追加電流６４×Ｉｒｅｆ（＝
Ｉｒｅｆ×ｎ／２）に代わって第２の追加電流Ｉｒｅｆ
に等しい。したがって第２の追加電流Ｉｒｅｆは、第１
の追加電流６４×Ｉｒｅｆよりｎ／２＝６４分の１だけ
小さい。

【００３５】この高精度を実現するためには、密比較器
の比較器回路ＣＯＭＰ２＋およびＣＯＭＰ２−は、（Ｖ
ｄｉｆｆ＋ − Ｖｄｉｆｆ−）の細かいステップをも
区別しなければならない。そのために第１に考えられる
可能性は、比較器回路のヒステリスを６４（＝
２^ｎ／２）だけ小さくすることである。しかし、これは
実行がやや困難である。好ましい一実施形態では、電圧
利得２^ｎ／２＝６４の増幅器ＡＭＰ２＋およびＡＭＰ２
−が、比較器回路ＣＯＭＰ２＋およびＣＯＭＰ２−の前
に挿入されている。利得の値、すなわちここでは６４で
割った比較器回路のヒステリシスが、この利得の値をＩ
ｒｅｆ×Ｒ倍した値、すなわち６４×Ｉｒｅｆ×Ｒより
大きく、かつ利得の値の２倍以下である限り、この６４
という利得は、重大ではないことに言及しておかなけれ
ばならない。また、この説明の中で記述されている全て
のＲの値、すなわちＲ、ＲＡおよびＲＢは、等しいこと
に言及しておかなければならない。

【００３６】密比較器を起動するために、サイクルの後
半開始時に、クロック信号が、縦続結合の最初の第２の
電流セルの比較器回路ＣＯＭＰ２＋およびＣＯＭＰ２−
の第２の入力Ｆ２に印加されている。縦続結合の最初の
第２の電流セルが起動されない限り、次の第２の電流セ
ルが起動されることはないため、これで十分である。

【００３７】クロックサイクルの後半終了時には、密比
較器は、安定状態に達していなければならない。安定状
態とは、６４×（Ｖｄｉｆｆ＋ − Ｖｄｉｆｆ−）が
比較器のヒステリシスより小さい状態である。このと
き、粗レンジおよび密レンジの総合サーモメーターコー
ドが、アナログ／ディジタル変換器ＡＤＣの出力に、ラ
ッチされる２×６４個の比較器回路で有効になる。

【００３８】本発明の原理を特定の装置に関連して説明
してきたが、この説明は、単なる例として行なったもの
であり、特許請求の範囲に定義されている本発明の範囲
を制限するものではないことは明確に理解されよう。

【図面の簡単な説明】

【図１】本発明によるアナログ／ディジタル変換器ＡＤ
Ｃを示す図である。

【符号の説明】

ＡＤＣ アナログ／ディジタル変換器 ＡＭＰ２＋、ＡＭＰ２− 増幅器手段 ＣＣ、ＦＣ 電流セル ＣＯＭＰ１＋、ＣＯＭＰ１− ＣＯＭＰ２＋、ＣＯＭＰ
２− 比較器手段 ＤＩＮ１［ｉ−１］＋、ＤＩＮ１［ｉ−１］−、ＤＩＮ
２［ｊ−１］＋、ＤＩＮ２［ｊ−１］− 比較器手段の
第２の入力 ＤＩＮ１［ｉ＋１］＋、ＤＩＮ１［ｉ＋１］−、ＤＩＮ
２［ｊ＋１］＋、ＤＩＮ２［ｊ＋１］− 比較器手段の
出力 Ｆ２ クロック信号 ＩＣＣ、ＩＦＣ 電流源 Ｉｉｎ１＋、Ｉｉｎ１− 平衡差動入力電流 Ｉｉｎ＋、Ｉｉｎ− 差動アナログ電流 ＩＮ１＋、ＩＮ１−、ＩＮ２＋、ＩＮ２− 比較器手段
の第１の入力 Ｉｒｅｆ 追加電流 Ｌ＋、Ｌ− 差動電流バスの電流線 Ｌ＋＋、Ｌ−− 電圧線 Ｒ、ＲＡ、ＲＢ 抵抗 Ｔ１＋、Ｔ１−、Ｔ２＋、Ｔ２− 能動素子 Ｖｄｉｆｆ＋、Ｖｄｉｆｆ− 差動電圧 Ｖｉｎ＋、Ｖｉｎ− 差動アナログ入力信号

Claims (12)

【特許請求の範囲】
1. 【請求項１】 アナログ／ディジタル変換器であって、 前記アナログ／ディジタル変換器が、差動電流バスの第
   １の電流線（Ｌ＋）と第２の電流線（Ｌ−）の間に並列
   に結合された第１の電流セル（ＣＣ）の第１の組を備
   え、 前記第１および第２の電流線（Ｌ＋、Ｌ−）が、前記ア
   ナログ／ディジタル変換器の差動アナログ入力信号（Ｖ
   ｉｎ＋、Ｖｉｎ−）に対応する平衡差動入力電流（Ｉｉ
   ｎ１＋、Ｉｉｎ１−）を運び、 前記第１の組の第１の電流セル（ＣＣ）の各々が、第１
   の比較器手段（ＣＯＭＰ１＋、ＣＯＭＰ１−）の制御下
   で、第１の追加電流（６４×Ｉｒｅｆ）を、前記第１お
   よび第２の電流線（Ｌ＋、Ｌ−）に供給するように構成
   された第１の電流源手段（ＩＣＣ；Ｔ１＋、Ｔ１−）を
   含み、 前記第１の組の第１の電流セル（ＣＣ）の第１の比較器
   手段（ＣＯＭＰ１＋、ＣＯＭＰ１−）が、縦続結合され
   ており、前記第１の比較器手段（ＣＯＭＰ１＋、ＣＯＭ
   Ｐ１−）が、前記第１および第２の電流線（Ｌ＋、Ｌ
   −）に結合された第１の入力（ＩＮ１＋、ＩＮ１−）
   と、縦続結合の前の第１の電流セル（ＣＣ）の第１の比
   較器手段（ＣＯＭＰ１＋、ＣＯＭＰ１−）の出力に結合
   された第２の入力（ＤＩＮ１［ｉ−１］＋、ＤＩＮ１
   ［ｉ−１］−）と、縦続結合の次の第１の電流セル（Ｃ
   Ｃ）の第１の比較器手段（ＣＯＭＰ１＋、ＣＯＭＰ１
   −）の第２の入力に結合された出力（ＤＩＮ１［ｉ＋
   １］＋、ＤＩＮ１［ｉ＋１］−）とを有することを特徴
   とするアナログ／ディジタル変換器。
2. 【請求項２】 前記アナログ／ディジタル変換器が、同
   じく前記差動電流バスの第１および第２の電流線（Ｌ
   ＋、Ｌ−）の間に並列に結合された第２の電流セル（Ｆ
   Ｃ）の第２の組を備え、 前記第２の組の第２の電流セルの各々が、第２の比較器
   手段（ＣＯＭＰ２＋、ＣＯＭＰ２−）の制御下で、第２
   の追加電流（Ｉｒｅｆ）を、前記第１および第２の電流
   線（Ｌ＋、Ｌ−）に供給するように構成された第２の電
   流源手段（ＩＦＣ；Ｔ２＋、Ｔ２−）を備え、 前記第２の組の第２の電流セル（ＦＣ）の第２の比較器
   手段（ＣＯＭＰ２＋、ＣＯＭＰ２−）が、縦続結合され
   ており、前記第２の比較器手段（ＣＯＭＰ２＋、ＣＯＭ
   Ｐ２−）が、それぞれの増幅器手段（ＡＭＰ２＋、ＡＭ
   Ｐ２−）を介して前記第１および第２の電流線（Ｌ＋、
   Ｌ−）に結合された第１の入力（ＩＮ２＋、ＩＮ２−）
   と、縦続結合の前の第２の電流セル（ＦＣ）の第２の比
   較器手段（ＣＯＭＰ２＋、ＣＯＭＰ２−）の出力に結合
   された第２の入力（ＤＩＮ２［ｊ−１］＋、ＤＩＮ２
   ［ｊ−１］−）と、縦続結合の次の第２の電流セル（Ｆ
   Ｃ）の第２の比較器手段（ＣＯＭＰ２＋、ＣＯＭＰ２
   −）の第２の入力に結合された出力（ＤＩＮ２［ｊ＋
   １］＋、ＤＩＮ２［ｊ＋１］−）とを有し、 前記第２の組の第２の電流セル（ＦＣ）が、前記第１の
   組の第１の電流セル（ＣＣ）の動作が完了した後、起動
   （Ｆ２）されることを特徴とする請求項１に記載のアナ
   ログ／ディジタル変換器。
3. 【請求項３】 ｎが、得られるディジタルワードのビッ
   ト数を表すとき、前記増幅器手段（ＡＭＰ２＋、ＡＭＰ
   ２−）の利得が、２^ｎ／２であることを特徴とする請求
   項２に記載のアナログ／ディジタル変換器。
4. 【請求項４】 前記第１の組の第１の電流セル（ＣＣ）
   の動作が、クロックサイクルの前半終了後に完了し、 クロックサイクルの後半開始時に、前記第２の組の第２
   の電流セル（ＦＣ）の動作を起動するために、縦続結合
   の少なくとも最初の第２の電流セルの第２の比較器手段
   （ＣＯＭＰ２＋、ＣＯＭＰ２−）にクロック信号（Ｆ
   ２）が印加されることを特徴とする請求項２に記載のア
   ナログ／ディジタル変換器。
5. 【請求項５】 前記アナログ／ディジタル変換器が、Ｎ
   −１組の第２の電流セル（ＦＣ）の第２の組を備え、前
   記第２の組が、連続して動作し、１つの第２の組が、他
   の第２の組の第２の電流セル（ＦＣ）の動作が完了する
   まで起動されないことを特徴とする請求項２に記載のア
   ナログ／ディジタル変換器。
6. 【請求項６】 前記第２の組の第２の電流セル（ＦＣ）
   の第２の比較器手段の第１の入力（ＩＮ２＋、ＩＮ２
   −）が、電圧バスを形成している第１の電圧線（Ｌ＋
   ＋）と第２の電圧線（Ｌ−−）に接続されていることを
   特徴とする請求項２に記載のアナログ／ディジタル変換
   器。
7. 【請求項７】 前記比較器手段（ＣＯＭＰ１＋、ＣＯＭ
   Ｐ１−、ＣＯＭＰ２＋、ＣＯＭＰ２−）が、ヒステリシ
   スを有することを特徴とする請求項１、２または４のい
   ずれか一項に記載のアナログ／ディジタル変換器。
8. 【請求項８】 前記第１の電流源手段（ＩＣＣ；Ｔ１
   ＋、Ｔ１−）が、制御端子が前記第１の比較器手段（Ｃ
   ＯＭＰ１＋、ＣＯＭＰ１−）の出力（ＤＩＮ１［ｉ＋
   １］＋、ＤＩＮ１［ｉ＋１］−）に接続された第１の能
   動素子（Ｔ１＋、Ｔ１−）の主経路を介して、前記第１
   の電流線（Ｌ＋）および第２の電流線（Ｌ−）に接続さ
   れた第１の電流源（ＩＣＣ）を備えることを特徴とする
   請求項１に記載のアナログ／ディジタル変換器。
9. 【請求項９】 前記第２の電流源手段（ＩＦＣ；Ｔ２
   ＋、Ｔ２−）が、制御端子が前記第２の比較器手段（Ｃ
   ＯＭＰ２＋、ＣＯＭＰ２−）の出力（ＤＩＮ２［ｊ＋
   １］＋、ＤＩＮ２［ｊ＋１］−）に接続された第２の能
   動素子（Ｔ２＋、Ｔ２−）の主経路を介して、前記第１
   の電流線（Ｌ＋）および第２の電流線（Ｌ−）に接続さ
   れた第２の電流源（ＩＦＣ）を備えることを特徴とする
   請求項２に記載のアナログ／ディジタル変換器。
10. 【請求項１０】 ｎが、得られるディジタルワードのビ
    ット数を表すとき、前記第１の電流源（ＩＣＣ）によっ
    て生成される電流（６４×Ｉｒｅｆ）が、前記第２の電
    流源（ＩＦＣ）によって生成される電流（Ｉｒｅｆ）よ
    り２^ｎ／２倍大きく、 前記第１の電流源によって生成される電流が、前記第１
    の追加電流（６４×Ｉｒｅｆ）であり、前記第２の電流
    源によって生成される電流が、前記第２の追加電流（Ｉ
    ｒｅｆ）であることを特徴とする請求項３、８または９
    のいずれか一項に記載のアナログ／ディジタル変換器。
11. 【請求項１１】 前記差動アナログ入力信号が、主経路
    が、電流源（Ｉ＋、Ｉ−）を、前記第１の電流線（Ｌ
    ＋）および第２の電流線（Ｌ−）と相互接続させている
    能動素子（Ｔ０＋、Ｔ０−）の制御端子に印加される差
    動電圧（Ｖｉｎ＋、Ｖｉｎ−）であり、 前記第１および第２の電流線（Ｌ＋、Ｌ−）が、該電流
    線（Ｌ＋、Ｌ−）を通って流れる前記平衡差動入力電流
    （ｌｉｎ１＋、ｌｉｎ１−）を差動電圧（Ｖｄｉｆｆ
    ＋、Ｖｄｉｆｆ−）に変換するように構成されたインピ
    ーダンス手段（ＲＡ×６４、ＲＢ×６４）を備えている
    ことを特徴とする請求項１に記載のアナログ／ディジタ
    ル変換器。
12. 【請求項１２】 前記能動素子（Ｔ０＋、Ｔ０−、Ｔ１
    ＋、Ｔ１−、Ｔ２＋、Ｔ２−）が、トランジスタであ
    り、当該能動素子の制御端子が、ゲート電極であり、当
    該能動素子の主経路が、コレクタとエミッタとの間の経
    路であることを特徴とする請求項８、９または１１のい
    ずれか一項に記載のアナログ／ディジタル変換器。