DE3628532A1 - Analog-digital-wandler - Google Patents
Analog-digital-wandlerInfo
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Description
Die Erfindung betrifft Analog-Digital-Wandler hoher
Geschwindigkeit und hoher Genauigkeit vom Teilbereichtstyp
oder Subrangingtyp und insbesondere Techniken
zur Verbesserung der Genauigkeit der Restsignale
derselben unter Vereinfachung der digitalen Fehlerkorrekturschaltung
und unter Vermeidung eines Übersteuerns
der Restsignalverstärker und unter Verbesserung
der Genauigkeit der Tast- und Halteeingangsstufen.
Analog-Digital-Wandler (ADC) des Teilbereichstyps oder
Subrangingtyps stellen eine von drei allgemein gebräuchlichen
Klassen von Hochgeschwindigkeits-Analog-Digital-
Wandlern dar. Den einfachsten Aufbau findet man bei
Analog-Digital-Wandlern des sukzessiven Approximierungstyps.
Sie arbeiten äußerst genau, jedoch mit sehr langen
Umwandlungszeiten, d. h. sehr langsam aufgrund der
seriellen Art des Wandlerprozesses. Beispielsweise benötigt
man für einen mit sukzessiver Approximierung
arbeitenden ADC für eine 12 Bit-Auflösung Umwandlungszeiten
von etwa 0,6 µsec bis 1 µsec. Am anderen Ende
der Skala findet man ADC vom Blitz-Wandler-Typ mit
äußerst kurzen Wandlerzeiten, welche nur einen Betriebszyklus
erfordern. Die hohe Geschwindigkeit erreicht man
jedoch auf Kosten einer erheblich größeren Schaltungskomplexität.
Die Blitzwandler für eine Auflösung von
8 Bits und für Umwandlungsgeschwindigkeiten von bis zu
100 MHz treffen derzeit an die Grenzen der verfügbaren,
integrierten Schaltungstechnik. ADC des Subrangingtyps
bilden einen Zwischenkompromiß zwischen den Blitzcodiergeräten
und den ADC vom sukzessiven Approximierungstyp.
Der derzeitige Stand der Technik der ADC vom Subrangingtyp
ist z. B. in dem ADC Modell Nr. CAV-1210 (12 Bit,
10 MHz) der Analog Devices Corporation verwirklicht.
ADC vom Subrangingtyp verwenden typischerweise eine
Tast- und Halteschaltung oder eine Folge- und Halteschaltung,
welche eine Tastspannung erzeugt, die in
einer Blitzcodiereinheit für das wichtigste Bit (MSB)
codiert wird. Man erhält dabei ein MSB-Wort. Das MSB-
Wort wird temporär in ein Register gespeichert. Das
getastete Analog-Eingangssignal wird ferner in Vorwärtsrichtung
durch eine Verzögerungsschaltung zu einem
Summierknoten gespeist, welcher auch als Subtraktionsknoten
bezeichnet werden kann. Das MSB-Wort gelangt
sodann in einen Digital-Analog-Wandler hoher Genauigkeit,
welcher eine hochpräzise, analoge Representation
des MSB-Wortes liefert. Letztere wird sodann von dem
vorwärtsgespeisten, analogen Eingang subtrahiert, wobei
ein Restsignal erhalten wird. Das Restsignal wird verstärkt
und sodann einer Blitzcodiereinheit für das am
wenigsten signifikante Bit (LSB) zugeführt. Das LSB-
Wort und das MSB-Wort werden nun durch eine digitale
Fehlerkorrekturschaltung kombiniert unter Erzeugung des
erwünschten digitalen Ausgangsworts.
Die besten, derzeit erhältlichen ADC vom Subrangingtyp
leiden an einer Reihe von Mängeln. Sie sind recht teuer
und kosten typischerweise etwa 2500 Dollar im Falle
eines 12 Bit-10 MHz-Geräts. Sie sind typischerweise
äußerst groß dimensioniert und erfordern eine gedruckte
Schaltung mit einer Größe von 225 cm2. Ihre Genauigkeit
liegt häufig unterhalb ihrer 12 Bit-Auflösung und ihre
Zuverlässigkeit bei Geschwindigkeiten in der Nähe der
10 MHz-Grenze ist unerwünscht niedrig. Ferner ist eine
relativ große Anzahl von externen Potentiometern erforderlich,
welche einzeln eingestellt werden müssen,
um eine hinreichend genaue Signalwandlung zu erzielen.
Dies erhöht ferner die Kosten und den umständlichen Aufwand
beim Einsatz der derzeit verfügbaren ADV vom Subrangingtyp.
Einstellungen der externen Potentiometer
bei einer bestimmten Temperatur zur Erzielung eines befriedigenden
Betriebs bei dieser Temperatur führen
nicht notwendigerweise zu einem befriedigenden Betrieb
bei anderen Temperaturen.
Es besteht daher noch ein erhebliches Bedürfnis zur
Verbesserung der ADC vom Subrangingtyp. Die Richtung,
in der eine solche Verbesserung gefunden werden könnte,
ist jedoch bisher unklar gewesen. Eine Anzahl von Verbesserungen
könnte das Gesamtbetriebsverhalten eines
solchen ADC vom Subrangingtyp verbessern. Dabei sind
Verbesserungen der Tast- und Halteschaltung oder der
Folge- und Halteschaltung inbegriffen und ferner Verbesserungen
der Blitzcodiereinheiten sowie verschiedene
Kombinationen von "Weiten" der Ausgangssignale der
MSB-Blitzcodiereinheiten und der LSB-Blitzcodiereinheiten,
ferner Verbesserungen zur Verhinderung einer
Übersteuerung der Restsignalverstärker und die Bereitstellung
verschiedener Techniken und Verbesserungen der
digitalen Fehlerkorrekturschaltung für die Rekonstruktion
des MSB-Wortes und des LSB-Wortes unter Erzeugung
eines präzisen digitalen Ausgangswortes der gewünschten
Auflösung und Genauigkeit.
Die Tast- und Halteschaltungen für ADC vom Subrangingtyp
müssen äußerst genau sein. Typischerweise umfassen
solche Tast- und Halteschaltungen (oder Folge- und
Halteschaltungen) eine Schaltdioden-Tastbrücke, welche
von dem analogen Eingangssignal isoliert ist durch
eine Eingangspufferschaltung mit offener Schleife und
mit hoher Geschwindigkeit und hoher Genauigkeit. Ein
Tastkondensator ist mit dem Ausgang der Diodentastbrücke
verbunden, welche ansprechend auf einen "Tastbefehl"
betätigt wird, und ist ferner als Eingangsschaltung
einer zweiten Hochgeschwindigkeits-Pufferschaltung
vorgesehen. Typischerweise liegt eine Ausgangsimpedanz
der Tast- und Halteschaltung von etwa
5 Ohm vor, wie diese bei einem ADC typischerweise zur
Anwendung kommt, z. B. bei einer HTS0010-Folge- und Halteschaltung
der Analog Devices Corporation. Der Verstärkungsfaktor
der Folge- und Halteschaltung wird
durch ein externes Potentiometer eingestellt.
Die Verwendung von Rückkopplungsverstärkern zur Erzielung
einer hohen Eingangsimpedanz und einer niedrigen
Ausgangsimpedanz ist ein häufiges Hilfsmittel. Bisher
wurde jedoch kein Operationsverstärker bekannt, welcher
eine sehr niedrige Eingangsverlagerungsspannung aufweist
sowie eine hochgradige Temperaturstabilität und
eine hohe Eingangsimpedanz sowie eine hohe Bandbreite.
Alle diese Eigenschaften sind erforderlich, damit eine
Ausgangsstufe mit geschlossener Schleife für eine Tast-
und Halteschaltung (oder Folge- und Halteschaltung)
verwendet werden kann, die in einem 12 Bit-10 MHz-ADC
vom Subrangingtyp Verwendung finden könnte.
Es ist somit Aufgabe der vorliegenden Erfindung, einen
verbesserten ADC vom Subrangingtyp mit hoher Geschwindigkeit
und hoher Genauigkeit zu schaffen.
Es ist ferner Aufgabe der Erfindung, einen ADC vom Subrangingtyp
mit hoher Geschwindigkeit und hoher Genauigkeit
zu schaffen, welcher verringerte Abmessungen aufweist,
mit geringen Kosten herstellbar ist und eine
wesentlich höhere Genauigkeit aufweist als herkömmliche
ADC dieses Typs bei gleicher Auflösung.
Es ist weiterhin Aufgabe der Erfindung, einen ADC vom
Subrangingtyp mit hoher Geschwindigkeit, hoher Auflösung
und hoher Genauigkeit zu schaffen, welcher keine
externen Potentiometer benötigt.
Es ist ferner Aufgabe der Erfindung, eine verbesserte
Technik zur Vermeidung eines Übersteuerns der Restsignalverstärker
des ADC vom Subrangingtyp mit hoher Geschwindigkeit
und hoher Genauigkeit zu schaffen.
Es ist schließlich Aufgabe der Erfindung, eine verbesserte
Tast- und Halteschaltung oder Folge- und Halteschaltung
hoher Geschwindigkeit und hoher Genauigkeit
zu schaffen.
Schließlich ist es Aufgabe der Erfindung, einen verbesserten
Verstärker mit geschlossener Schleife, d. h.
einen Regelverstärker ausreichend hoher Bandbreite mit
niedriger Eingangsverlagerung und hoher DC-Stabilität,
zu schaffen, welcher für einen ADC vom Subrangingtyp
mit 10 MHz und 12 Bit adäquat ist.
Erfindungsgemäß wird somit ein ADC vom Subrangingtyp
mit hoher Auflösung, hoher Geschwindigkeit und hoher
Genauigkeit geschaffen. Dieser umfaßt eine Blitzcodiereinheit
für ein wichtigstes Bit (MSB), oder ein ADC,
dessen Ausgangssignale auf die Eingänge eines Digital-
Analog-Wandlers gekoppelt werden, mit einer höheren
Genauigkeit als die Auflösung des digitalen Wortes,
in das das analoge Eingangssignal umgewandelt werden
muß. Ferner sind Einrichtungen zur Vorwärtskopplung
des analogen Eingangssignals der MSB-Blitzcodiereinheit,
und zwar im wesentlichen direkt zu einem Summierungsknoten,
welcher mit dem Ausgang des Digital-
Analog-Wandlers verbunden ist, vorgesehen. Ferner ist
eine Isolierschalteinheit vorgesehen, welche auf ein
Steuersignal für einen Verstärker anspricht, so daß
der Summierungsknoten mit dem Eingang eines Differenzsignalverstärkers
gekoppelt wird, und zwar nachdem
die Summierungsknotenspannungsdifferenz stabilisiert
wurde. Schließlich ist eine Blitzcodiereinheit oder
ein Digital-Analog-Wandler für ein am wenigsten wichtiges
Bit (LSB) vorgesehen. Bei der beschriebenen Ausführungsform
erzeugen die MSB-Blitzcodiereinheit und
die LSB-Blitzcodiereinheit jeweils 7 Bit-Ausgangssignale,
welche in eine digitale Fehlerkorrekturschaltung
eingeklinkt werden. Die 7 am wenigsten signifikanten
Bits und die 7 wichtigsten Bits der LSB-Blitzcodiereinheit
und der MSB-Blitzcodiereinheit werden
zusammengefaßt oder addiert unter Erzeugung eines 12
Bit-Ausgangsworts, das den analogen Eingang des ADC
vom Subrangingtyp darstellt. Eine Widerstandsfehlereinstellschaltung
ist ebenfalls vorgesehen und addiert
eine Fehlerspannung. Letztere ist gleich der Summe des
maximalen positiven Fehlers und dessen maximalen negativen
Fehlers durch die MSB-Blitzcodiereinheit mit
Wahrscheinlichkeit sowohl dem positiven als auch dem
negativen Spannungsreferenzeingang der MSB-Blitzcodiereinheit
zugeführt werden, um sicherzustellen, daß
der durch die MSB-Blitzcodiereinheit verursachte Fehler
in einem positiven Spannungsbereich auftritt, so daß
nur positive, binäre Zahlen durch die Digitalfehlerkorrekturschaltung
verarbeitet werden müssen. Der
Isolierungsschalter zwischen den Summierungsknoten und
dem Differenzsignalverstärker verhindert eine Übersteuerung
des Differenzsignalverstärkers und erlaubt
eine direkte Vorwärtskopplung der analogen Eingangsspannung
unter Vermeidung von Ungenauigkeiten, welche
mit der Verzögerungsschaltung der herkömmlichen ADC
vom Sugrangingtyp verknüpft sind.
Bei der beschriebenen Ausführungsform der Erfindung
wird eine Tast- und Halteschaltung hoher Genauigkeit
verwendet. Diese umfaßt einen Ausgangsverstärker mit
geschlossener Schleife, welcher als Pufferschaltung
hoher Eingangsimpedanz wirkt, und zwar zwischen einem
Tastkondensatorund dem Ausgang einer Schaltdiodenbrücke,
deren Eingang von einem zu tastenden, analogen
Eingangssignal durch die Hochgeschwindigkeitspufferschaltung
abgepuffert ist. Als Verstärker mit geschlossener
Schleife kann befriedigenderweise ein Operationsverstärker
hoher Geschwindigkeit, hoher Genauigkeit,
niedriger Verlagerung und niedriger Drift verwendet
werden. Der Verstärker mit geschlossener Schleife
der vorerwähnten Tast- und Halteschaltung umfaßt ein
Paar N-Kanal-JFET-Quellenfolgerschaltungen, deren Gate-
Elektroden mit dem Ausgang der Tast- und Halteschaltung
verbunden sind, wobei ferner ein Rückkopplungswiderstand
mit dem Ausgang des Verstärkers verbunden
ist. Eine ausgewogene Schaltung für die Stromvorspannung,
für die Verschiebung des Pegels der Eingangsspannung
und für die Verstärkung ist zusätzlich vorgesehen.
Diese umfaßt erste und zweite Quellenfolgerschaltungen,
deren jede in Reihenschaltung mit der Quellenelektrode
des jeweiligen N-Kanal-JFETs einen Widerstand umfaßt,
der mit dem Emitter eines PNP-Transistors verbunden
ist, dessen Kollektor wiederum mit einer Konstantstromquelle
verbunden ist. Die Kollektoren der beiden PNP-
Transistoren sind jeweils mit den Basiselektroden des
NPN-Differenzeingangspaars der Transistoren eines
Differentialverstärkers verbunden, dessen Ausgangssignal
wiederum über den Rückkopplungswiderstand mit dem
Gate des einen N-Kanal-JFETs verbunden ist, wobei das
Gate des anderen JFET als nicht invertierender Eingang
des Operationsverstärkers mit geschlossener Schleife
wirkt. Die Quellenelektrode eines jeden der N-Kanal-
JFETs ist durch eine Pufferschaltung mit der Basiselektrode
des PNP-Transistors der entgegengesetzten
Quellenfolgerschaltung verbunden. Bei der beschriebenen
Ausführungsform der Erfindung umfaßt jede Pufferschaltung
einen Widerstand. Dieser ist mit der Quellenelektrode
eines der N-Kanal-JFETs verbunden und ferner
auch mit dem Emitter eines Dioden-geschalteten PNP-
Transistors, dessen Basis mit der Basis des PNP-Transistors
der entgegengesetzten Quellenfolgerschaltung
verbunden ist. Ferner ist die Basis auch mit einer
Konstantstromquelle verbunden. Differenzen zwischen
der Spannung der Gate-Elektroden der beiden JFETs werden
übersetzt in Erhöhungen in den PNP-Transistoren
der Quellenfolgerschaltungen und somit in Erhöhungen
der Differentialeingangsspannung, welche dem NPN-
Differentialverstärker zugeführt wird. Der Gegenwirk-
Leitwert der dualen Quellenfolgereingangsschaltung
mit gepufferter Kreuzkopplung führt zu einem erhöhten
Gegenwirk-Leitwert und somit einer erhöhten Verstärkung
des Operationsverstärkers. Der symmetrische Aufbau
führt zu äußerst niedrigen Eingangsverlagerungsspannungen
und zu einer sehr niedrigen thermischen Drift derselben.
Im folgenden wird die Erfindung anhand von Zeichnungen
näher erläutert; Es zeigen:
Fig. 1 ein Blockschaltbild einer Ausführungsform
des erfindungsgemäßen Analog-Digital-Wandlers
vom Subrangingtyp;
Fig. 2 ein Diagramm verschiedener Wellenformen,
welche beim Betrieb der Schaltung der Fig. 1 auftreten;
Fig. 3 ein Schaltbild eines Teilbereichs des
Analog-Digital-Wandlers der Fig. 1; und
Fig. 4 ein schematisches Detailschaltbild der
Tast- und Halteschaltung im Analog-Digital-Wandler
der Fig. 1.
Im folgenden wird zunächst auf Fig. 1 Bezug genommen.
Das Bezugszeichen 1 bezeichnet einen modularen 12 Bit-
Analog-Digital-Wandler (ADC) vom Subrangingtyp, welcher
zu einem äußerst genauen Betrieb bei 10 MHz befähigt
ist. Der ADC 1 umfaßt eine Tast- und Halteschaltung 3,
welche ein analoges Eingangssignal 2 abtastet und
das getastete, analoge Eingangssignal präzise verarbeitet
unter Bildung einer stabilen "getasteten" Ausgangsspannung
auf dem Leiter 15. Diese getastete Ausgangsspannung
gelangt zum analogen Eingang einer
7 Bit-Blitzcodiereinheit 17, d. h. eines 7 Bit-ADC.
Die Blitzcodiereinheit 17 wird im folgenden als "MSB-
Blitzcodiereinheit" 17 bezeichnet. Sie erzeugt ein
7 Bit digitales Ausgangssignal, ansprechend auf ein
durch eine Zeitgeberschaltung 75 auf einem Leiter 77
erzeugtes MSB-Tastsignal (Strobe-Signal). Das 7 Bit
digitale Ausgangssignal der MSB-Blitzcodiereinheit 17
gelangt zu einem 7 Bit Digital-Analog-Wandler (DAC) 36
mit 14 Bit-Genauigkeit.
Das analoge Signal hoher Genauigkeit, welches am Knoten
38 durch den DAC 36 erzeugt wird, wird von der
getasteten Spannung auf dem Leiter 15 subtrahiert und
das Ergebnis wird durch einen Breitbandoperationsverstärker
43 verstärkt unter Erzeugung eines analogen
Signals 46, welches zu einem analogen Eingang einer
zweiten Blitzcodiereinheit 48 gelangt, welche im folgenden
als "LSB-Blitzcodiereinheit" 48 bezeichnet wird.
Der 7 Bit-Ausgang der MSB-Blitzcodiereinheit 17 und
der 7-Bit-Ausgang der LSB-Blitzcodiereinheit 48 gelangen
zu zweckentsprechenden Eingängen einer digitalen
Fehlerkorrekturschaltung 61, welche die beiden 7 Bit-
Ausgangssignale kombiniert unter Erzeugung eines 12
Bit-Digitalausgangssignals 72, welches präzise
den Wert des getasteten, analogen Eingangssignals wiedergibt.
Die Tast- und Halteschaltung 3 umfaßt eine Eingangspufferschaltung
4, deren Ausgangssignal zu einer herkömmlichen
Diodenbrücken-Schaltereinheit 5 gelangt.
Die Eingangspufferschaltung 14 kann eine beliebige
Hochgeschwindigkeitspufferschaltung mit offenem Kreis
sein, z. B. HA-5033 der Harris Semiconductor, Inc. Die
Diodenbrücken-Schalteinheit 5 umfaßt vier Dioden 5 A,
5 B, 5 C und 5 D hoher Trägerbeweglichkeit (siehe Fig. 4)
zwischen Leitern 6, 9, 7 und 11. Ein Tor-Tastsignal
für die Tast- und Halteschaltung gelangt über einen
Leiter 16 zum Eingang einer Inverter/Puffer-Schaltung
8, deren invertierte und nicht-invertierte Ausgangssignale
zu den Leitern 9 bzw. 11 gelangen.
Der Ausgangsknoten 7 der Diodenbrücken-Schaltereinheit
5 ist mit einem Eingang eines 40pF-Tastkondensators 6
verbunden, dessen anderer Anschluß mit Erde verbunden
ist. Der Leiter 7 der Schaltdioden-Brückeneinheit 5
ist mit dem nicht-invertierenden Eingang eines äußerst
genauen Breitbandoperationsverstärkers 2 mit hohem Verstärkungsgrad
verbunden, dessen Eingang mit dem Leiter
15 verbunden ist. Der Leiter 15 ist über einen
Rückkopplungswiderstand 14 mit dem invertierenden Eingang
des Operationsverstärkers 2 verbunden. Dieser
invertierende Eingang ist ferner über einen Widerstand
13 mit Erde verbunden.
Gemäß einem wichtigen Aspekt der Erfindung umfaßt die
Tast- und Halteschaltung 3 die Kombination eines Verstärkers
2 mit geschlossener Schleife und der herkömmlichen
Dioden-Schaltbrückenstruktur 5. Normalerweise
werden Pufferschaltungen mit offener Schleife und keine
Operationsverstärker mit geschlossener Schleife, um
den Tastkondensator vom Ausgang einer Tast- und Halteschaltung
abzupuffern, vorgesehen, falls eine äußerst
präzise Abtastung eines analogen Eingangssignals erforderlich
ist. Es standen nämlich ausreichend genaue,
stabile Operationsverstärker mit hoher Geschwindigkeit,
hoher Bandbreite und hoher Eingangsimpedanz nicht zur
Verfügung. Der genaue Aufbau der Tast- und Halteschaltung
3 und des Operationsverstärkers 2 ist in Fig. 4
dargestellt und nachfolgend im einzelnen erläutert.
Die MSB-Blitzcodiereinheit 17 umfaßt zwei 6 Bit-Blitzcodierschaltungen
21 und 22, bei denen es sich jeweils
um eine Siemens SDA5200-Blitzcodiereinheit handeln
kann. Die analogen Eingangssignale einer jeden 6 Bit-
Blitzcodiereinheit 21, 22 sind über einen Leiter 20
mit 100 Ohm-Widerständen 18 und 19 verbunden. Der andere
Anschluß des Widerstands 19 ist mit Erde verbunden
und der andere Anschluß des Widerstands 18 ist
mit dem Leiter 15 verbunden.
Der positive Referenzeingang der 6 Bit-Blitzcodiereinheit
21 ist über einen Leiter 24 mit dem Ausgang
eines üblichen Operationsverstärkers 25 verbunden. Der
positive Eingang des Operationsverstärkers 25 ist mit
jeweils einem Anschluß zweier Widerstände 26 und 27
verbunden. Der andere Anschluß des Widerstandes 27 ist
mit Erde verbunden. Der andere Anschluß des Widerstands
26 ist mit einem Leiter 34 verbunden, welcher
eine 10 V-Referenzspannung trägt, die von einer 10 V-
Referenzschaltung 35 erzeugt wird. Der negative Eingang
des Operationsverstärkers 25 ist mit dem Leiter
24 verbunden. Der negative Referenzeingang der 6 Bit-
Blitzcodiereinheit 21 ist durch einen Leiter 30 mit
dem positiven Referenzspannungseingang einer 6 Bit-
Blitzcodiereinheit 22 verbunden. Der negative Referenzeingang
der 6 Bit-Blitzcodiereinheit 22 ist über
einen Leiter 31 A mit dem Ausgang eines normalen Operationsverstärkers
31 verbunden, dessen positiver Eingang
mit Erde verbunden ist. Der negative Eingang des
Operationsverstärkers 31 ist über einen Widerstand 33
mit dem Ausgangsleiter 31 A verbunden. Der Operationsverstärker
25 reduziert die 10 V-Referenzspannung der
10 V-Referenzschaltung 35 auf dem Leiter 34 zu etwa
+0,625 V, welche am positiven Referenzeingang der 6 Bit-
Blitzcodiereinheit 21 anstehen. Der Operationsverstärker
31 invertiert diese +0,625 V-Referenzspannung unter
Erzeugung einer Referenzspannung von etwa -0,625 V,
welche zum negativen Referenzeingang der 6 Bit-Blitzcodiereinheit
22 gelangt. Der negative Eingang des Operationsverstärkers
31 ist ferner durch einen Widerstand
32 mit dem Leiter 24 verbunden.
Erfindungsgemäß ist ein Fehlerkorrekturwiderstand 28
zwischen dem Leiter 24 und dem Leiter 30 vorgesehen.
Ein zweiter Fehlerkorrekturwiderstand 29 ist zwischen
den Leitern 30 und 31 A vorgesehen. Der Zweck der Fehlerkorrekturwiderstände
28 und 29 in Kombination mit
den Widerständen 26, 27, 32 und 33 besteht in der Überlagerung
eines positiven Fehlersignals auf die Ausgangsreferenzspannungspegel
der Operationsverstärker
25 und 31 und auf dem Leiter 30 zur Vermeidung einer
digitalen Fehlerkorrekturschaltung 75 zur Verarbeitung
negativer, digitaler Zahlen. Dieser Sachverhalt wird
weiter unten näher erläutert.
Der Ausgang des 7 Bit-DAC 36, dessen Schaltung in
Fig. 3 gezeigt wird, ist über einen Subtraktionsknoten
38 und einen 200 Ohm-Widerstand 37 mit dem Tast- und
Halteausgangsleiter 15 verbunden. Im folgenden wird
der Ausdruck "Summierungsknoten" oder "Summierungsleiter"
austauschbar mit dem Ausdruck "Subtraktionsknoten"
verwendet. Es wird stets auf eine algebraische
Summierung Bezug genommen, welche auch den Vorgang der
Subtraktion umfaßt. Der Subtraktionsknoten 38 ist ferner
mit der Senke eines MOS-Feldeffekttransistors
(MOSFET) 39 verbunden. Das Tor des MOSFET 39 ist mit
dem Ausgang einer invertierenden Pufferschaltung 41
verbunden, deren Eingang mit dem Gate eines MOS-Feldeffekttransistors
40 verbunden ist. Die Quelle des
MOSFET 40 ist mit Erde verbunden. Die Senke des MOSFET
40 ist mit der Quelle des MOSFET 39 über einen Leiter
42 verbunden. Der Leiter 42 ist mit dem positiven Eingang
eines Breitbandoperationsverstärkers 43 verbunden
und der Ausgang desselben ist mit einem Leiter 46 verbunden.
Der negative Eingang des Operationsverstärkers
43 ist über einen Rückkopplungswiderstand 45 mit dem
Leiter 46 verbunden und ferner über einen Widerstand 44
mit Erde. Der Verstärker 43 hat einen Verstärkungsgrad
32.
Der Eingang der invertierenden Pufferschaltung 41 ist
über einen Leiter 76 mit einer Zeitgeberschaltung 75
verbunden. Auf dem Leiter 76 steht das Verstärker-
Enable-Signal 76 an. Das Verstärker-Enable-Signal 76
ist in Fig. 2 mit Wellenform 76 gezeigt. Das Strobe-
Signal für die Tast- und Halteschaltung auf dem Leiter
16 ist in Fig. 2 mit der Wellenform 16 gezeigt. Das
MSB-Strobe-Signal steht an den Strobe-Eingängen der
6 Bit-Blitzcodiereinheiten 21 und 22 an, und zwar über
einen Leiter 77 der Zeitgeberschaltung 75, ansprechend
auf einen Umwandlungsbefehl 78. Letzterer ist in
Fig. 2 mit der Wellenform 78 dargestellt, während die
Wellenform 77 in Fig. 2 das Signal auf dem Leiter 77
darstellt. Die MSB-Blitzcodiereinheit 17 hat einen
Ausgang mit sieben Leitern 23, wobei das Ausgangssignal
eines typischen dieser Leiter in Fig. 2 mit der
MSB-Datenwellenform 23 dargestellt ist.
Die verstärkten Ausgangssignale 46 des Operationsverstärkers
43 gelangen zu den analogen Eingängen von
6 Bit-Blitzcodierern 51 und 52 der MSB-Blitzcodiereinheit
48 über einen Widerstand 49 und einen Leiter 50.
Die 6 Bit-Blitzcodierer 51 und 52 sind mit den 6 Bit-
Blitzcodierern 21 und 22 identisch und sind auch in
genau der gleichen Weise geschaltet. In ähnlicher Weise
erzeugen die Operationsverstärker 53 und 55 Referenzspannungen
von etwa +0,625 V bzw. etwa -0,625 V auf
dem positiven Referenzeingang des 6 Bit-Blitzcodierers
51 und dem negativen Referenzeingang des Blitzcodierers
52, und zwar im wesentlichen wie bei der MSB-Blitzcodiereinheit
17. Der negative Referenzeingang des
Blitzcodierers 51 ist über einen Leiter 81 mit dem
positiven Referenzeingang des Blitzcodierers 52 verbunden.
Ein Fehlerkorrekturwiderstand 82 liegt zwischen
dem Ausgangsleiter 80 des Operationsverstärkers 53 und
dem Leiter 81. Ein Fehlerkorrekturwiderstand 83 liegt
zwischen dem Leiter 81 und dem Ausgang des Operationsverstärkers
55. Die Korrekturwiderstände 82 und 83 sowie
die Widerstände 57, 58, 59 und 60 sind so bemessen,
daß sie die Spannungen auf den Leitern 80, 81 und 84
präzise einstellen, so daß auf dem 7 Bit-Ausgang 26
jeweils eine logische 1 erscheint, wenn +0,625 V auf
dem Leiter 50 anstehen, während andererseits eine logische
0 erscheint, wenn -0,625 V auf dem Leiter 50 anstehen,
sowie ferner eine zweckentsprechende Zwischenspannung,
wenn 0 Volt auf dem Leiter 50 anstehen, wobei
eines der Bits eine logische 1 ist und der Rest
jeweils eine logische 0.
Das LBS-Strobe-Signal auf dem Leiter 73 wird durch die
Zeitgeberschaltung 75 erzeugt, ansprechend auf einen
Umwandlungsbefehl 78. Es gelangt zu den Strobe-Eingängen
der Blitzcodiereinheiten 51 und 52. Das LSB-Datensignal
56 gemäß Fig. 2 zeigt eine typische Wellenform
auf einem der Leiter des LSB-Datenbusses 56 am Ausgang
der LSB-Blitzcodiereinheit 48, ansprechend auf das
LSB-Strobe-Signal auf dem Leiter 73.
Gemäß Fig. 1 umfaßt die digitale Fehlerkorrekturschaltung
61 ein 7 Bit-Latch 62, dessen Eingänge mit den
7 entsprechenden MSB-Leitern 23 verbunden sind und dessen
Ausgänge über sieben Leiter 63 mit den sieben wichtigsten
Bits einer 14 Bit-Latchschaltung 65 verbunden
sind. Die Leiter 56 an den Ausgängen der LSB-Blitzcodiereinheit
48 sind mit den sieben am wenigsten
signifikanten Bits der 14 Bit-Latchschaltung 65 verbunden.
Die entsprechenden sieben am wenigsten signifikanten
Ausgangsbits 59 der 14 Bit-Latchschaltung 65 sind
mit den sieben am wenigsten signifikanten Biteingängen
einer 12 Bit-binären Addiereinheit verbunden. Die sieben
signifikantesten Bits 70 der 14 Bit-Latchschaltung
65 sind jeweils mit einem Bit einer jeden der sieben
signifikantesten Bitpaare der Eingänge der 12 Bit-
Addiereinheit 71 verbunden. Die zwei signifikantesten
Bits des Datenbusses 69 und die zwei am wenigsten signifikanten
Bits des Datenbusses 70 überlappen somit, d. h.
sie sind mit den Eingängen der gleichen zwei Bits
(d. h. der Bits 6 und 7) der 12 Bit-Addierschaltung 71
verbunden.
Das LSB-Strobe-Signal auf dem Leiter 73 ist um 30 nsec
durch ein Verzögerungselement 64 verzögert unter Bildung
eines verzögerten Register-Strobe-Signals auf dem
Leiter 67, welches zu dem Strobe-Eingang der 14 Bit-
Latchschaltung 65 gelangt. Das Register-Strobe-Signal
auf dem Leiter 67 wird ferner durch eine Verzögerungsschaltung
68 um 44 nsec verzögert zur Erzeugung des
Daten-Gültigkeitssignals auf dem Leiter 74, dessen Wellenform
74 in Fig. 2 gezeigt ist. Das Register-Strobe-
Signal ist durch die Wellenform 74 in Fig. 2 dargestellt
und dient der Speicherung von Daten in dem
14 Bit-Latch 65. Die auf einem typischen Leiter des
12 Bit-digitalen Ausgangsbusses 72 erzeugten Daten
werden durch die Ausgangsdaten-Wellenform 72 in
Fig. 2 wiedergegeben. Das in Ansprechung auf den
Umwandlungsbefehl 78 erzeugte Verstärker-Enable 76
ist durch die Wellenform 76 in Fig. 2 dargestellt.
Im folgenden soll die Arbeitsweise kurz erläutert werden.
Der Umwandlungsbefehl 78 veranlaßt die Zeitgeberschaltung
75, einen Tast- und Halte-Strobe-Impuls 16
zu erzeugen, wie dies in Fig. 2 mit den Wellenformen
78 und 16 dargestellt ist. Der Wert der analogen Eingangsspannung
2, welche umgewandelt werden soll, wird
auf dem Leiter 15 äußerst präzise gehalten, wie dies
durch die Tast- und Halte-Ausgangswellenform 15 in
Fig. 2 dargestellt ist. Nach einer Verzögerung um etwa
38 nsec werden Impulse, wie z. B. 84, der Wellenform 23
auf den verschiedenen Leitern des MSB-Datenbusses 23
durch die MSB-Blitzcodiereinheit 17 gebildet. Die
7 Bits 23, welche durch die 7 Bit-MSB-Blitzcodiereinheit
gebildet werden, werden schließlich dazu verwendet,
die sieben signifikantesten Bits des 12 Bit-binären
Ausgangssignals auf dem Ausgangsdatenbus 72 zu
bilden. Gleichzeitig wird der getastete Analog-Signalpegel
auf dem Leiter 15 über einen 200 Ohm-Widerstand
37 zum Subtraktionsknoten 38 vorwärtsgekoppelt. Die
7 MSB-Wortbits 23 werden zwischenzeitlich in die 7 Bit-Latchschaltung
62 der digitalen Fehlerkorrekturschaltung
61 geladen und gelangen ferner zu den Eingängen
des 7 Bit-DAC 36, welcher, wie bereits erwähnt, eine
14 Bit-Genauigkeit hat. Der 7 Bit-DAC 36 hat eine große
Ähnlichkeit mit einem Burr-Brown-Modell DAC 63. Seine
Konfiguration ist im einzelnen in Fig. 3 gezeigt, die
nachfolgend beschrieben wird. Das analoge Ausgangssignal
des 7 Bit-DAC 36 ist in Fig. 2 mit der DAC-Wellenform
38 gezeigt.
Man erkennt, daß zwei analoge Signal einschließlich
der Ausgangswellenform 38 des 7 Bit-DAC 36, welches ein
analoges Signal ist, das äußerst präzise das 7 Bit-
Ausgangssignal des MSB-Blitzcodiergeräts 17 wiedergibt,
sowie ein extrem präzises Replikat der ursprünglichen,
getasteten Spannung auf dem Leiter 15 zum Subtraktionsknoten
38 gelangen. Gewöhnlich besteht eine Spannungsdifferenz
zwischen diesen beiden Signalen. Diese Spannungsdifferenz
wird im folgenden als "Differenzsignal"
oder "Restsignal" bezeichnet.
Erfindungsgemäß ist das Rest- oder Differenzsignal
äußerst präzise, da der DAC 36 eine 14 Bit-Genauigkeit
hat und die getastete Spannung 15, welche zum
Subtraktionsleiter 38 vorwärtsgekoppelt wird, äußerst
präzise ist. Somit erkennt man, daß das Restsignal eine
sehr genaue Analogdarstellung niedriger Amplitude der
fünf am wenigsten signifikanten Bits der gewünschten
12 Bit-Digitalausgangsdarstellung des ursprünglichen
analogen Eingangssignals 2 ist.
Gemäß einem wichtigen Aspekt der Erfindung führen die
N-Kanal-MOSFETs 39 und 40 zu einer Isolierung des
Eingangs des Breitbandverstärkers 43 vom Subtraktionsknoten
38, und zwar durch das Ausschalten des MOSFET
39 und durch das Einschalten des MOSFET 40 und die
hierdurch bewirkte Verbindung des positiven Eingangs
des Verstärkers 43 mit Erde, bis die vorerwähnte Umwandlung
durch den 7 Bit-DAC 36 beendet ist. Dies
hindert eine etwaige Differenz auf dem Subtraktionsknoten
38 während des Tast- und Halteprozesses an einer
Übersteuerung und möglicherweise einer Sättigung des
Breitbandoperationsverstärkers 43.
Es ist in hohem Maße erwünscht, eine Sättigung des Breitbandoperationsverstärkers
43 zu vermeiden. Dies gilt,
da die Einstellzeit des Operationsverstärkers 43 zur
gesamten Analog-Digital-Umwandlungszeit des ADC 1 hinzugefügt
würde.
Ferner hat erfindungsgemäß die Elminierung der Vorwärtskoppel-
Verzögerungsschaltung des herkömmlichen
CAV-1210 A/D-Wandlers der Analog Devices Corporation
den Vorteil einer wesentlich erhöhten Genauigkeit und
Gesamtzuverlässigkeit des 12 Bit-10 MHz-ADC der Erfindung,
und ferner werden hierdurch die Kosten erheblich
gesenkt. Dies gelingt durch (1) eine Verhinderung jeglicher
Verzerrung im Wert der getasteten, analogen
Spannung auf dem Leiter 15, wenn die getastete, analoge
Spannung vorwärts zum Subtraktionsknoten 38 übertragen
wird, und (2) durch Vermeidung hoher Kosten der Vorwärts-
Koppelverzögerungsschaltung. Wie bereits erwähnt,
verwenden die meisten herkömmlichen ADC vom Subrangingtyp,
welche mit hoher Geschwindigkeit und hoher
Genauigkeit arbeiten, eine Vorwärtskoppelverzögerungsleitung
zwischen dem Ausgang der Tast- und Halteschaltung
und dem Subtraktionsknoten zur Vermeidung eines
Übersteuerns des Restsignalverstärkers.
Das Verstärker-Enable-Signal 76 schaltet den MOSFET 39
ein und den MOSFET 40 aus, und zwar nach Beendigung des
Umwandlungsvorgangs des 7 Bit-DAC 36. Hierdurch gelangt
das Restsignal zum nicht-invertierenden Eingang des
Breitbandverstärkers 43. Der Breitbandverstärker 43
verstärkt sodann das Restsignal oder Differenzsignal
mit einem Verstärkungsfaktor 16. Das erhaltene Ausgangssignal
46 ist in Fig. 2 mit Wellenform 46 dargestellt.
Das Verstärker-Enable-Signal 76 ist ebenfalls
in Fig. 2 mit Wellenform 76 dargestellt.
Nach 30 nsec, welche für die Einstellung des Breitbandverstärker-
Ausgangssignals 46 zur Verfügung stehen,
wird das LSB-Strobe-Signal 73 von der Zeitgeberschaltung
75 erzeugt und veranlaßt den LSB-Blitzcodierer 48
dazu, das äußerst genaue verstärkte Restsignal in ein
7 Bit-LSB-Wort auf dem Datenbus 56 umzuwandeln. Dieses
7 Bit-LSB-Wort wird sodann in die am wenigsten signifikanten
Bits der 14 Bit-Latchschaltung 65 geladen. Das
7 Bit-MSB-Wort, welches in der Latch-Schaltung 62 gespeichert
ist, wird ebenfalls in die 7 wichtigsten Bits
der 14 Bit-Latchschaltung 65 geladen.
Eine 12 Bit-Addierschaltung 71 addiert sodann einfach
das 7 Bit-MSB-Wort und das 7 Bit-LSB-Wort, welche "überlappt"
sind, unter Erzeugung eines präzisen 12 Bit-
Ausgangsworts auf dem Bus 72.
Erfindungsgemäß werden die Widerstände 26, 27, 28, 29,
32 und 33 derart bemessen, daß +39 mV zu den Ausgangssignalen
der Operationsverstärker 25 und 31 des MSB-
Blitzcodiergeräts 17 addiert werden. Anderenfalls würden
die +0,625 V zum positiven Referenzeingang der
Blitzcodiereinheit 21 gelangen und die -0,625 V würden
zum negativen Referenzeingang der Blitzcodiereinheit
22 gelangen. Diese Fehlerspannungsaddition wird
durchgeführt unter Lasereinstellung der vorgenannten
Widerstände 28 und 29 zur Sicherstellung, daß ein etwaiger
durch den MSB-Blitzcodierer 17 eingeführter Fehler
in den positiven Bereich fällt und nicht in den negativen
Spannungsbereich, so daß der positive Fehler durch
eine Additionsoperation eliminiert werden kann, welche
durch den 12 Bit-Addierer 71 durchgeführt wird. Die
Widerstände 26 und 27 werden ebenfalls mit einem Laser
getrimmt unter Erzeugung einer Spannung, welche gleich
ist der Summe der +0,625 V und +0,039 V am positiven
Referenzspannungseingang des 6 Bit-Blitzcodierers 21.
Die Widerstände 32 und 33 werden ebenfalls mit einem Laser
getrimmt, so daß der Operationsverstärker 31 eine
Spannung erzeugt, die gleich ist der Summe von -0,625 V
und +0,039 V am negativen Referenzspannungseingang des
6 Bit-Blitzcodierers 27. Die Widerstände 28 und 29 werden
mit einem Laser getrimmt unter Erzeugung der Spannung,
welche auf dem Leiter 30 benötigt wird, so daß die
digitalen Ausgänge des 6 Bit-Blitzcodierers 21 und des
6 Bit-Blitzcodierers 22 die zweckentsprechenden digitalen
Ausgangssignale führen einschließlich eines +0,039 V-
Fehlers, wenn +0,625 V, -0,625 V und 0 V am Eingang 20
desselben anstehen.
Die Widerstände 57, 58, 59, 60, 82 und 83 der LSB-Blitzcodiereinheit
48 werden so eingestellt, daß die korrekten,
digitalen Ausgangssignale der LSB-Blitzcodiereinheit
erhalten werden, wenn +0,625 V, 0 V und -0,625 V
am Leiter 46 anstehen. Dies führt dazu, daß der Operationsverstärker
53 etwa +0,625 V an den positiven Referenzeingang
der Blitzcodiereinheit 51 anlegt und daß
der Operationsverstärker 55 etwa -0,625 V an den Minus-
Referenzeingang der Blitzcodiereinheit 52 anlegt. Der
Grund für diese Einstellungen wird später näher
erläutert.
Vorstehend wurde der grundsätzliche Aufbau gemäß Fig. 1
erläutert und die wichtigsten Wellenformen der Schaltung
wurden in Fig. 2 gezeigt. Nun soll die Gesamtfunktionsweise
des ADC 1 beschrieben werden. Das analoge Eingangssignal
2 gelangt anfänglich als Eingangssignal zur
Tast- und Halteschaltung 3, welche das getastete Signal
am Leiter 15 innerhalb 33 nsec erzeugt. Die Verwendung
der Tast- und Halteschaltung anstelle einer direkten
Zufuhr des analogen Eingangssignals zum Leiter 15 verringert
das Blendenzittern des ADC 1 auf etwa 25 psec.
Die Diodenbrückenschaltung 5 dient zur Verwirklichung
des benötigten Tastschalters. Diese Schaltung stellt die
beste Lösung für die entgegengesetzten Anforderungen der
extrem hohen Genauigkeit und der extrem hohen Geschwindigkeit
dar, welche bei einer 10 MHz-Umwandlungsgeschwindigkeit
eines ADC 1 bestehen. Mit dem zuvor beschriebenen
Operationsverstärker 3 extrem hoher Genauigkeit,
hoher Geschwindigkeit und hoher Stabilität, durch
das Trimmen der Widerstände 13 und 14 zur Erzeugung eines
Verstärkungsfaktors mit dem präzisen Wert 1 erreicht
man eine sehr niedrige Ausgangsimpedanz von etwa
0,25 Ohm am Operationsverstärker 2. Hierdurch wird dieser
dazu befähigt, dem Vorwärtskoppelwiderstand 37 mit
200 Ohm und dem Eingangswiderstandsnetzwerk 18, 19 der
MSB-Blitzcodiereinheiten mit einem niedrigen kombinierten
Widerstand von etwa 100 Ohm zu treiben, und zwar
mit einer vernachlässigbaren Ungenauigkeit aufgrund der
Beladung eines Operationsverstärkers 2.
Aufgrund der Tatsache, daß der Tastkondensator 6 nicht
im Verstärkerrückkopplungspfad liegt, muß der Ausgangsverstärker
2 mit geschlossener Schleife nur innerhalb
einer 7 Bit-Genauigkeit eingestellt sein, bevor der
MSB-Blitzcodierer das Strobe-Signal empfängt. Solange
der Ausgangsverstärker 2 mit geschlossener Schleife auf
eine 12 Bit-Genauigkeit gelangt, bis zum Zeitpunkt der
Beaufschlagung des LSB-Blitzcodiergeräts mit dem Strobe-
Signal, ist die Digital-Korrektorschaltung 61 dazu befähigt,
den ausgedehnten Einstellungsfehler zu korrigieren.
Somit können zusätzliche 60 nsec toleriert werden,
so daß der Verstärker 2 mit geschlossener Schleife sich
innerhalb der 12 Bit-Genauigkeit einstellt. In ähnlicher
Weise erzeugen die Wirkungen des Leckstroms des
Tastkondensators 6 nur einen Verlagerungsfehler, welcher
durch die digitale Fehlerkorrekturschaltung 61 korrigierbar
ist, während ein Linearitätsfehler nicht eingeführt
wird.
Nach der anfänglichen "Akquisitionszeit" oder der Analogeingangstastzeit
von 33 nsec vergehen zusätzliche 18 nsec,
ehe der MSB-Blitzcodierer 17 das MSB-Strobe-Signal 77
empfängt. Der MSB-Blitzcodierer 17 erzeugt die sieben
signifikantesten Bits für den Eingang des 12 Bit-Addierers
71. Somit bestimmt, mit anderen Worten, der MSB-Blitzcodierer
17 die anfängliche "Grob"-Approximierung
des Eingangssignals. Die beschriebenen beiden 6 Bit-Blitzcodierer
21 und 22 dienen dazu, die erforderliche
Auflösung, die erforderliche Genauigkeit und den erforderlichen
Bereich herzustellen zur Bewirkung der befriedigenden
Kombination des endgültigen 12 Bit-digitalen
Eingangswortes.
Wie zuvor erläutert, wird die anfängliche "Grob"-
Approximierung an das getastete Analogeingangssignal 15
zu einem sehr genauen Analogsignal zurückverwandelt, das
vom vorwärtsgekoppelten, getasteten, digitalen Analogeingangssignal
subtrahiert wird. Wie die Fig. 3 zeigt,
ist der 7 Bit-DAC ECL (Emitter-gekoppelte Logik)-kompatibel
und erzeugt eine 14 Bit-Genauigkeit mit einer
Einstellzeit von 25 nsec. Die Umschaltung der MOSFET-
Torschalteranordnung 39, 40 ansprechend auf das Verstärker-
Enable-Signal 76 dient dazu, den Breitbandverstärker
43 an einer Überladung zu hindern während der Zeitspanne
der Verarbeitung eines neuen Analogsignals in
der Tast- und Halteschaltung 3 und während der Aufrechterhaltung
der Daten der vorhergehenden Abtastung im MSB-
Blitzcodierer 17. Erfindungsgemäß erzielt man zwei wesentliche
Vorteile mit der Isolierung des Eingangs des
Breitbandverstärkers 43 von dem Subtraktionsknoten 38
bis (1) die Umwandlung durch den DAC 36 beendet ist und
(2) die Datenakquisition der Tast- und Halteschaltung 3
beendet ist. Der erste Vorteil besteht darin, daß die
getastete Spannung auf dem Leiter 15 direkt und ohne jegliche
Verzerrung oder Verzögerung zum Subtraktionsknoten
38 vorwärtsgekoppelt wird und daher die präzise Genauigkeit
des getasteten Analogsignals 15 selbst hat. Der
zweite Vorteil besteht darin, daß nur die Restspannung
je an den Eingang des Breitbandverstärkers 43 angelegt
wird, so daß der Breitbandverstärker 43 niemals übersteuert
wird und deshalb auch nie in den gesättigten Zustand
gelangt. Hierdurch wird die Notwendigkeit einer
zusätzlichen Einstellzeit zusätzlich zur Zeit des Umwandlungsprozesses
vermieden. Dies wäre anderenfalls erforderlich,
um dem Breitbandverstärker 43 zu gestatten,
sich von dem im schlimmsten Fall auftretenden Übersteuerungszustand
zu erholen.
Das Restsignal gelangt nach der Multiplikation mit dem
Verstärkungsfaktor 16 des Breitbandverstärkers 43 zum
analogen Eingangsanschluß des LSB-Blitzcodierers 48,
welcher identisch ist mit dem MSB-Blitzcodierer 17 (zur
Verbesserung der Herstellung des Geräts), jedoch mit
Ausnahme des Widerstandseingangsnetzwerks 18, 19 des
Blitzcodierers 17, welches beim LSB-Codierer nicht verwendet
wird. Dies geschieht, damit die gleiche Referenzspannung
verwendet werden kann, ohne daß der Verstärkungsfaktor
des Verstärkers 43 verdoppelt werden muß.
Der Operationsverstärker 43 mit dem niedrigeren Verstärkungsfaktor,
welcher sodann zulässig ist, erlaubt eine
größere Bandbreite für den Verstärker 43 und gestattet
diesem somit eine niedrige Beruhigungs- oder Einstellzeit
von 25 nsec. Dies ist wichtig zur Erzielung der
niedrigen Gesamtumwandlungszeit des ADC. Nachdem die
Daten eines jeden MSB- und LSB-Codierers in das 14 Bit-
Latch 65 der digitalen Fehlerkorrekturschaltung 61 eingegeben wurden,
wird mit den beiden 7 Bit-MSB- und LSB-
Worten, wobei die beiden mittleren Bits einander "überlappen"
das endgültige 12 Bit-Wort zusammengesetzt.
Die Zeitgeberschaltung 75 erzeugt Zeitsignale mit den
Wellenformen der Fig. 2. Genauer gesprochen wird der Umwandlungsprozeß
dadurch initiiert, daß man den Umwandlungsbefehl
78 auf einen hohen Pegel bringt. Gleichzeitig
wird das Tast- und Halte-Strobe-Signal 16 auf einen
hohen Pegel gebracht, wobei die Tast- und Halteschaltung
3 in den "Halte"-Betriebszustand gebracht wird.
Nach einer Verzögerung um 18 nsec zur Wiederherstellung
des Zustands der Tast- und Halteschaltung wird ein
8 nsec-Impuls 85 auf der MSB-Strobe-Impulsleitung 77
erzeugt, um die getastete Spannung 15 in den MSB-Blitzcodierer
17 einzugeben. Eine Verzögerung von 22 nsec
wird bis zur Verfügbarkeit der in der Latch-Schaltung
enthaltenen Daten für das Treiben des 7 Bit-DAC 36 zugestanden.
Etwa zur gleichen Zeit, zu der die neuen
digitalen Daten an den Eingängen des DAC 36 anstehen,
erlaubt das Verstärker-Enable-Signal 76 die Umschaltung
des Breitbandverstärkers 43 in seinen aktiven Betriebszustand.
Wenn das Ausgangssignal des Verstärkers 43 sich
eingestellt hat, so wird ein weiterer 8 nsec-Strobe-
Impuls 86 auf dem Leiter 73 erzeugt zur Eingabe des Ausgangssignals
des LSB-Blitzcodierers 48 und zur Überführung
des LSB-Worts auf dem Leiter 56 in die 14 Bit-Latch-
Schaltung 65. Sobald sowohl die MSB-Daten 23 als auch
die LSB-Daten 56 in digitaler Form in der 14 Bit-Latch-
Schaltung 65 gespeichert wurden, wird die Tast- und Halteschaltung
3 in den Tast-Betriebszustand zurückversetzt.
Der Impuls auf dem Leiter 67 wird vom LSB-Codier-Strobe-
Impuls 73 abgeleitet und um 30 nsec verzögert, um die
14 Bit-Latch-Schaltung 65 zu laden. Der endgültige Daten-
Gültigkeits-Impuls 74 wird sodann erzeugt, was anzeigt,
daß die Daten auf dem Datenbus 72, welche das 12 Bit-
Digitalausgangswort bilden, das für das getastete Analog-
Eingangssignal representativ ist, stabil sind.
Wie bereits erwähnt, besteht erfindungsgemäß eines der
besonderen Merkmale der Tast- und Halteschaltung in der
Verwendung eines Feldeffekttransistor-Operationsverstärkers
mit geschlossener Schleife und hoher Eingangsimpedanz
zur Pufferung des Tast-Kondensators 6. Es stellen
sich verschiedene Vorteile als Ergebnis der Verwendung
eines Rückkopplungsverstärkers mit geschlossener Schleife
ein im Vergleich zur herkömmlichen Verwendung einer
Pufferschaltung mit offener Schleife.
Es sollte jedoch bemerkt werden, daß diese Vorteile bisher
nicht erzielt werden konnten, da ein Hochgeschwindigkeits-
Operationsverstärker ausreichend hoher Genauigkeit
und hoher Stabilität nicht verfügbar war. Ein besonderer
Vorteil der Verwendung eines Operationsverstärkers
mit geschlossener Schleife besteht darin, daß die
Ausgangsimpedanz nur etwa 0,25 Ohm beträgt im Vergleich
zu der typischerweise vorhandenen 5 Ohm-Ausgangsimpedanz
einer Pufferschaltung mit offener Schleife. Diese niedrige
Ausgangsimpedanz vereinfacht das Interface zwischen
der Tast- und Halteschaltung und dem Leiter 15, welcher
durch das Vorwärtskoppel-Widerstandsnetzwerk und das
den Verstärkungsfaktor verringernde Widerstandsnetzwerk
am Eingang des MSB-Blitzcodierers 17 beladen ist. Die
Tatsache, daß die Tast- und Halteschaltung sodann die
niedrigen Impedanzen treiben kann, ohne daß ein signifikanter
Fehler eingeführt wird, führt zu verringerten
Einstellzeiten und somit zu wesentlich kürzeren Gesamtumwandlungszeiten.
Ein weiterer Vorteil der Verwendung
eines Verstärkers mit geschlossener Schleife besteht
darin, daß der Verstärkungsfaktor des Operationsverstärkers
2 leicht mit einem Laser getrimmt werden kann unter
Bildung eines Verstärkungsfaktors, welcher präzise
den Wert 1 hat. Dieser Verstärkungsfaktor ist über einen
weiten Temperaturbereich stabil. Hierdurch wird das
Erfordernis von Potentiometern zur Einstellung des Verstärkungsfaktors
der Tast- und Halteschaltung vermieden,
während diese bei herkömmlichen Tast- und Halteschaltungen
erforderlich sind, z. B. bei der HTS-0010 Folge-
und Halteschaltung der Analog Devices Corporation. Herkömmliche
Methoden der Einstellung des Verstärkungsfaktors
einer Pufferschaltung mit offener Schleife erfordern
häufig Widerstände im Signalpfad. Dies verringert
die Bandbreite und führt darüber hinaus dazu, daß Einstellungen
des Verstärkungsfaktors zwar bei einer bestimmten
Temperatur präzise sind, jedoch bei anderen
Temperaturen unpräzise sind. Bei dem neuen Operationsverstärker,
welcher hier beschrieben wird, wird jedoch
nur eine einzige Einstellung des Verstärkungsfaktors
durch Trimmen mit einem Laser während des Herstellungsprozesses
vorgenommen, und hierdurch erzielt man einen
präzisen Verstärkungsfaktor, welcher über den gesamten,
normalerweise auftretenden Temperaturbereich stabil
ist.
Wie bereits erwähnt, werden die Widerstände 26, 27, 28,
29, 32 und 33 während der Herstellung mit einem Laser getrimmt,
so daß 39 mV zu den Ausgängen eines jeden der
Operationsverstärker 25 und 31 und auf dem Leiter 30
addiert werden. Der 39 mV-Betrag wird gewählt auf Basis
der Bestimmung des maximal möglichen, positiven Fehlers,
welcher mit einer gewissen Wahrscheinlichkeit im MSB-
Blitzcodierer 17 erzeugt wird, und des maximalen, negativen
Fehlers, welcher mit einer gewissen Wahrscheinlichkeit
im MSB-Blitzcodierer 17 erzeugt wird. Diese beiden
werden addiert. Die Addition dieser Gesamtfehlerspannung
an den beiden positiven und negativen Referenzeingängen
des MSB-Blitzcodierers 17 zwingt einen etwaigen Fehler,
welcher durch den MSB-Blitzcodierer 17 erzeugt werden
kann, in den positiven Fehlerspannungsbereich, welcher
durch einen positiven Digitalwert dargestellt wird. Dieser
kann sodann durch eine digitale Fehlerkorrekturschaltung
61 korrigiert werden, ohne daß negative digitale
Zahlen verarbeitet werden müssen. Letzteres würde
die Komplexität der digitalen Fehlerkorrektorschaltung
61 erheblich erhöhen.
Das Problem der Bewältigung einer digitalen Fehlerkorrektur
von Fehlern, welche entweder in einen positiven
Spannungsbereich oder einen negativen Spannungsbereich
fallen können, ist ein allgemeines Problem, welches bei
der Herstellung bei ADC vom Subrangingtyp allgemein
auftritt. Dieses Problem ist bisher nie in dieser Weise
gelöst worden.
Die Erläuterung des ADC 1 vom Subrangingtyp gemäß Fig. 1
zeigt, daß das digitale Ausgangswort 72 nur zwei Fehlerterme
enthält, nämlich den Fehler, welcher durch den
DAC 36 eingeführt wird, und den Fehler, welcher durch
den LSB-Codierer 48 eingeführt wird. Fehler, welche durch
den MSB-Blitzcodierer 17 eingeführt werden, erscheinen
nicht im endgültigen Ausgangssignal und auch kleine
Tastfehler oder Fehler aufgrund eines Lecks des Tastkondensators
6 erscheinen nicht, solange nur der Verstärker
mit geschlossener Schleife der Tast- und Halteschaltung
sich innerhalb der Zeit bis zur Erzeugung des
LSB-Strobe-Impulses auf dem Leiter 73 auf 12 Bit-Genauigkeit
einstellt. Dies ist ein überraschendes Ergebnis,
welches zu einer beträchtlichen Vereinfachung der digitalen
Fehlerkorrektorschaltung führt, und zwar durch die
absichtliche Einführung eines Fehlers in den MSB-Blitzcodierer
17, was wiederum die digitale Fehlerkorrekturschaltung
vereinfacht, ohne daß irgendwelche zusätzliche
Ungenauigkeit in das endgültige 12 Bit-Digitalwort
des ADC 1 eingeführt wird.
Zum Verständnis der Kombination oder des Zusammensetzens
des 7 Bit-MSB-Worts und des überlappenden LSB-7-Bit-
Wortes unter Erzeugung eines präzisen 12 Bit-Digitalausgangs
72 sollte man sich vor Augen halten, daß der
MSB-Blitzcodierer jede gewünschte Genauigkeit und Auflösung
haben kann. Bei der vorstehend beschriebenen
Ausführungsform der Erfindung kann das 7 Bit-MSB-Wort
die sieben signifikantesten Bits des 12 Bit-Worts darstellen,
wobei die fünf am wenigsten signifikanten Bits
alle auf 0 stehen oder auf "impliziertem Nullwert". In
ähnlicher Weise kann der LSB-Blitzcodierer jede gewünschte
Auflösung haben. Im vorliegenden Beispiel wird
die 7 Bit-Umwandlung des genauen verstärkten Restes oder
der Differenzspannung ausgewählt, so daß 7 Bits vorliegen,
und diese werden als die sieben am wenigsten signifikanten
Bits des 12 Bit-Worts angesehen, wobei wiederum
die fünf signifikantesten Bits allesamt auf 0 stehen oder
einen "implizierten Nullwert" haben. Das einzige, was
sodann der Addierer 71 der digitalen Fehlerkorrekturschaltung
61 tun muß, besteht einfach in der Addition
dieser beiden 12 Bit-Worte unter Bildung des endgültigen,
genauen, korrigierten 12 Bit-Digitalwortes 72.
Falls die digitale Korrektur nicht vorgenommen würde,
wäre die Gesamtgenauigkeit nicht besser als diejenige
des MSB-Blitzcodierers, da keine Möglichkeit zur Korrektur
von Fehlern bestehen würde. Mit der digitalen Fehlerkorrekturschaltung
wird der durch den MSB-Codierer erzeugte
Fehler durch den LSB-Codierer unter Phaseninversion
codiert, da das Signal durch den 7 Bit-DAC 36 verarbeitet
wird. Der Addierer 71 löscht den Fehler, da
das gleiche Fehlersignal sowohl mit invertierten als
auch mit nicht-invertierten Phasen summiert wird.
Wie oben erwähnt, hat der 7 Bit-DAC 36 eine 14 Bit-Genauigkeit.
Normalerweise haben die meisten im handel erhältlichen
DAC etwa eine der Auflösung entsprechende Genauigkeit.
Bei den in ADC vom Subrangingtyp verwendeten
DAC muß jedoch die Genauigkeit wesentlich größer sein
als die Auflösung. Ein im Handel erhältlicher DAC, der
hierzu brauchbar wäre, ist das bereits erwähnte Gerät
DAC 63 der Burr-Brown Corporation. Ein 7 Bit-DAC 36, wie
es bei vorliegender Ausführungsform verwendet wird, unterscheidet
sich etwas von dem Gerät Burr-Brown DAC 63.
Daher wird dieses Gerät im einzelnen in Fig. 3A gezeigt.
Gemäß Fig. 3 ist das DAC/Verstärkermodul mit dem Bezugszeichen
47 versehen. Es umfaßt eine 10 V-Referenzspannungsschaltung
35, welche einen Operationsverstärker umfaßt,
eine Zenerdiode und ein Paar Emitter-Folger-Ausgänge,
deren einer einen 1,5 mA-Referenzstrom zu einem
Steuerverstärker 88 eines 7 Bit-DAC 36 führt. Der Verstärker-
Enable-Inverter ist eine Emitter-gekoppelte
Logikstufe, die mit einem Eingang mit dem Verstärker-
Enable-Leiter 76 verbunden ist, während eine -1,3 V-
Referenzspannung am anderen Eingang liegt. Die beiden
invertierenden und nicht-invertierenden Ausgänge sind
mit den Gate-Elektroden der MOSFETs 39 bzw. 40 verbunden.
Die Konfiguration des Breitbandverstärkers 43 ist
der Vollständigkeit halber dargestellt. Diese Schaltung
kann jedoch leicht auch auf verschiedenste andere Weise
verwirklicht werden, so daß eine ins einzelne gehende
Beschreibung nicht erforderlich ist. In ähnlicher Weise
kann auch das 7 Bit-DAC mit 14 Bit-Genauigkeit eine
übliche Konfiguration aufweisen und muß nicht im einzelnen
beschrieben werden. Die 14 Bit-Genauigkeit wird einfach
dadurch erreicht, daß man bei den Widerständen
die erforderliche Präzision herbeiführt und die verschiedenen
Transistoren präzise aneinander anpaßt und
abstuft.
Im folgenden soll auf Fig. 4 Bezug genommen werden. Diese
zeigt die Tast- und Halteschaltung 3 mit einem Operationsverstärker
2 mit hohem Verstärkungsfaktor, hoher
Bandbreite und hoher Stabilität. Die Verwendung dieses
Verstärkers ermöglicht die zuvor erwähnte, in hohem
Maße erwünschte Verwendung eines Operationsverstärkers
mit geschlossener Schleife zur Abpufferung des Tastkondensators
6 der Tast- und Halteschaltung 3.
Bei der Eingangspufferschaltung 4 kann es sich um eine
HA5033-Pufferschaltung der Harris Semiconductor Co.
handeln. Der Ausgang der Eingangspufferschaltung 4 ist
über einen Leiter 6 mit einem Knoten der Diodenschaltbrücke
5 verbunden, welche Dioden 5 A und 5 B mit schnellen
Ladungsträgern umfaßt, deren Kathode bzw. Anode mit
dem Leiter 6 verbunden ist. Die Brücke 5 umfaßt einen
Leiter 11, welcher mit der Anode der Diode 5 A mit schnellen
Ladungsträgern verbunden ist sowie mit der Anode
der Diode 5 C mit schnellen Ladungsträgern. Das Ausgangssignal
der Diodenschaltbrücke 5 erscheint auf dem Leiter
7, welcher mit dem Tastkondensator 6 verbunden ist
sowie mit der Kathode der Diode 5 C und der Anode der
Diode 5 D mit schnellen Ladungsträgern. Der Leiter 9 ist
mit den Kathoden der Dioden 5 B und 5 D verbunden.
Der Tast- und Haltebefehl 16 gelangt zum Eingang einer
Pufferschaltung 8, welche einen invertierten Ausgang
auf dem Leiter 9 A und einen nicht-invertierten Ausgang
auf dem Leiter 11 A erzeugt. Das Signal auf dem Leiter
11 A wird mittels eines Netzwerks verschoben, das eine
Zenerdiode 210 und Widerstände 211 und 212 an der Basis
eines PNP-Transistors 217 umfaßt. Das Signal auf dem
Leiter 9 A wird in ähnlicher Weise durch eine Zenerdiode
213 und Widerstände 214 und 215 zur Basis des PNP-Transistors
216 verschoben, welcher in einer üblichen Emitteranordnung
mit dem Transistor 217 zum Stromquellentransistor
223 steht. Die Kollektoren der Transistoren 216
und 217 sind mit den Leitern 9 bzw. 11 der Schaltdiodenbrücke
5 verbunden. Der Leiter 11 ist auch über eine
Diode 218 und einen Widerstand 219 mit dem Tast- und
Halteausgangsleiter 15 verbunden. Der Leiter 9 ist über
eine Diode 221 und einen Widerstand 220 mit dem Tast-
und Halteausgangsleiter 15 verbunden.
Das Signal auf dem Leiter 11 A wird durch die Zenerdiode
204 und die Widerstände 205 und 206 abwärts zur Basis
des NPN-Transistors 201 verschoben, deren Emitter mit
dem Emitter des NPN-Transistors 202 verbunden ist sowie
mit einer Konstantstromquelle 203. In ähnlicher Weise
wird eine Pegelverschiebung des Signals auf dem Leiter
9 A abwärts über eine Zenerdiode 207 und Widerstände 208
und 209 zur Basis des NPN-Transistors 202 vorgenommen.
Die grundsätzliche Wirkungsweise der Diodenschaltbrücke
5 und der oben erwähnten Beschaltung derselben, ansprechend
auf einen Tast- und Haltebefehl 16, ist für einen
Durchschnittsfachmann leicht ersichtlich und wird nicht
im einzelnen erläutert.
Im folgenden soll der Operationsverstärker 2 beschrieben
werden. Gemäß einem wichtigen Aspekt der Erfindung
umfaßt dieser Operationsverstärker 2 einen N-Kanal-
Sperrschicht-Feldeffekttransistor (JFET) 225, dessen
Senke mit dem +15 V-Leiter 277 verbunden ist und dessen
Tor oder Gate mit dem Leiter 7 verbunden ist, auf dem
das Ausgangssignal der Schaltdiodenbrücke 5 erscheint.
Die Quelle des JFET 225 ist über einen Leiter 228 mit
Widerständen 229 und 231 verbunden. In ähnlicher Weise
ist die Senke des N-Kanal-JFET 236 mit dem +15 V-Leiter
227 verbunden, während seine Quelle über einen Leiter
227 mit Widerständen 230 und 232 verbunden ist.
Die anderen Anschlüsse der Widerstände 229, 230, 231 und
232 sind jeweils mit den Emittern der PNP-Transistoren
233, 234, 235 und 236 verbunden. Die Basen der PNP-Transistoren
233 und 234 sind beide mit dem Kollektor des
PNP-Transistors 234 verbunden. Der Kollektor des PNP-
Transistors 233 ist über einen Leiter 251 mit dem Kollektor
des NPN-Transistors 237 verbunden sowie mit der
Basis des NPN-Transistors 259 des Differentialverstärkers.
Der Kollektor des PNP-Transistors 234 ist mit dem Kollektor
des NPN-Transistors 238 verbunden.
Die Basen der PNP-Transistoren 235 und 236 sind beide
mit dem Kollektor des PNP-Transistors 235 verbunden und
mit dem Kollektor des NPN-Transistors 240. Der Kollektor
des PNP-Transistors 236 ist mit dem Kollektor des
NPN-Transistors 241 verbunden. Die Basen der NPN-Transistoren
237 und 241 sind mit dem Kollektor des NPN-
Transistors 242 und mit den Emittern der NPN-Transistoren
259 und 260 des Differentialverstärkers über einen
Leiter 261 und einen Leiter 279 verbunden.
Die Basen der NPN-Transistoren 238, 240 und 242 sind
über einen Leiter 239 mit dem Kollektor und der Basis
des NPN-Transistors 257 verbunden und mit einem Anschluß
eines Widerstands 253. Der andere Anschluß des Widerstandes
253 ist über einen Leiter 254 mit der Kathode
einer Zenerdiode 256 verbunden und mit einem Anschluß
eines Widerstandes 252, wobei der andere Anschluß desselben
mit einem +5 V-Leiter 275 verbunden ist. Die
Anode der Zenerdiode 256 ist mit dem -5 V-Leiter 276
verbunden. Die Emitter der NPN-Transistoren 257, 237,
238, 240, 241 und 242 sind jeweils mit dem -5 V-Leiter
276 durch Widerstände 258, 243, 244, 245, 246 bzw.
247 verbunden.
Der Kollektor des Transistors 259 des Differentialverstärkers
ist mit dem Kollektor des PNP-Transistors 262
verbunden und mit den Basen der PNP-Transistoren 262
und 263. Die Emitter der PNP-Transistoren 262 und 263
sind durch Widerstände 264 und 265 mit dem +5 V-Leiter
278 verbunden. Der Kollektor des Differentialverstärker-
Transistors 260 ist über einen Leiter 267 mit dem Emitter
des NPN-Transistors 266 verbunden sowie mit der Basis
des PNP-Transistors 273, dessen Kollektor mit dem
-5 V-Leiter 276 verbunden ist. Die Basis des NPN-
Transistors 266 ist mit der Verbindungsstelle zwischen
den Widerständen 268 und 269 verbunden. Der andere Anschluß
des Widerstands 268 ist mit dem Leiter 267 verbunden.
Der andere Anschluß des Widerstands 269 ist mit
dem Kollektor des NPN-Transistors 266 und mit der Basis
des NPN-Transistors 270 verbunden. Der Kollektor des
NPN-Transistors 266 ist auch mit dem Kollektor des PNP-
Transistors 263 verbunden. Der Kollektor des NPN-Transistors
270 ist mit dem +5 V-Leiter 278 verbunden. Der
Emitter des NPN-Transistors 270 ist über einen Widerstand
271 mit dem Tast- und Halteausgangsleiter 15 verbunden.
Der Emitter des PNP-Transistors 273 ist durch
einen Widerstand 272 mit dem Ausgang 15 der Tast- und
Halteschaltung verbunden.
Eine beispielhafte Bemessung der Widerstände des Operationsverstärkers
2 ist in der folgenden Tabelle 1 angegeben.
Im folgenden soll die Arbeitsweise des Verstärkers 2 erläutert
werden. Anfänglich erzeugt die Vorspannschaltung
mit der Zenerdiode 256, dem Transistor 257 und
den Widerständen 252, 253 und 258 eine Vorspannung auf
den NPN-Transistoren 238, 240 und 242 und zwingt diese
zur Erzeugung von Strömen I 1, I 2 und I 3. Die Transistoren
und Emitterwiderstände sind angepaßt, so daß I 1 und
I 2 gleich sind. I 3 ist zweckentsprechend in bezug auf
I 1 und I 2 abgestuft zur erforderlichen Vorspannung des
Differentialverstärkers mit den NPN-Transistoren 259
und 260. Der Durchschnittsfachmann erkennt, daß diese
Schaltung mit den Transistoren 238, 240 und 242 den
durch den NPN-Transistor 257 fließenden Strom "spiegelt".
Der Strom I 1 im NPN-Transistor 238 fließt durch den
als Diode geschalteten PNP-Transistor 234. Unter der
Annahme, daß die N-Kanal-JFETs 225 und 226 angepaßt
sind, und unter der Annehme, daß die Spannung der Tast-
und Halteausgangsleitung 7 gleich der Spannung auf dem
Rückkopplungsleiter 274 ist und daß die PNP-Transistoren
233 und 234 sowie die Widerstände 229 und 230 angepaßt
sind, bilden die PNP-Transistoren 233 und 234 und
ihre zugeordneten Emitterwiderstände eine PNP-Stromspiegelschaltung,
so daß I 4 ansprechend auf I 1 erzeugt
wird und den gleichen Wert wie I 1 hat. In ähnlicher
Weise wird I 2 durch die PNP-Transistoren 235 und 236
gespiegelt unter Erzeugung von I 5, welcher gleich I 2
ist. Die Kombination von I 3 im Differentialverstärker
259, 260, der Gleichtakt-Rückkopplung vom Leiter 261 zu
den Basen der NPN-Transistoren 237 und 241 und der
Rückkopplung des Tast- und Halteausgangsleiters 15
zur Steuerelektrode des JFET 226 führt zu "Operationspunkten"
für die Leiter 261 und 279, so daß das Eingangssignal
7 und das Rückkopplungssignal 14 an den
Steuerelektroden der JFETs 225 bzw. 226 in die Basiselektroden
der NPN-Transistoren 259 bzw. 260 übersetzt
werden.
Der vorerwähnte Operationsverstärker 2 führt zu einer
Kombination einer Hochleistungscharakteristik für einen
Verstärker mit geschlossener Schleife in der Tast- und
Halteschaltung 3 mit einer Abpufferung der Schaltdiodenbrücke
5 und des Tastkondensators 6 von der Tast- und
Halteschaltung 15. Man erkennt, daß eine extrem hohe
Genauigkeit für einen Operationsverstärker mit geschlossener
Schleife erforderlich ist, welcher bei dieser
Tast- und Halteschaltung Anwendung findet und dessen
Ausgang ein Eingangssignal für einen ADC mit 12 Bit-
Genauigkeit liefert. Die hohe Eingangsimpedanz wird erreicht
durch Verwendung der JFETs 225 und 226 als Eingangsbeschaltungen.
Die Kreuzkopplung von den jeweiligen
Quellen der JFETs 225 und 226, deren jede als Quellenfolger
wirkt, zu den PNP-Stromspiegelschaltungen,
welche die Vorspannströme in den entgegengesetzten JFET-
Quellenfolgerschaltungen bilden, mit Hilfe der Widerstände
231 und 230 führt zu einer effektiven Verdoppelung
des Verstärkungsfaktors des Operationsverstärkers
2 über den Wert, welcher vorliegen würde, falls die
Kreuzkopplungswiderstände 230, 231 weggelassen würden.
Man erkennt leicht, daß die Vorspann- und Pegelverschiebeschaltung
zwischen dem JFET-Quellenfolger und der
Basis des NPN-Differentialverstärker-Eingangstransistors
vollständig symmetrisch ist, so daß eine äußerst
niedrige DC-Verlagerung erreicht wird, und zwar über
einen weiten Temperaturbereich. Eine effektive Pegelverschiebung
zwischen den N-Kanal-JFETs 225 und 226
und den Basen der NPN-Differentialverstärker-Transistoren
259 und 260 wird erreicht. Eine sehr hohe Verstärkung
und eine hohe Bandbreite werden erreicht durch Verwendung
der NPN-Transistoren 259 und 260 in der Differentialverstärkerstufe.
Die Tatsache, daß nur eine NPN-
Differentialverstärkerstufe erforderlich ist zur Erzielung
der gewünschten Verstärkung, wenn man die Kombination
mit der Verstärkung der JFET-Eingangsstufe vorsieht,
führt zu der erforderlichen hohen Bandbreite bei niedrigen
Kosten.
Zum besseren Verständnis der vorstehenden allgemeinen
Erläuterungen der Betriebsweise und der Vorteile soll
im folgenden die Arbeitsweise des Verstärkers im einzelnen
beschrieben werden.
Ein "intuitiver" Weg zum Verständnis der Betriebsweise
des Operationsverstärkers 2 besteht in der Betrachtung
der Schaltung aus dem JFET 225, dem Widerstand 229,
dem PNP-Transistor 233 und dem Konstantstrom-Quellentransistor
237, welche eine erste Quellen-Folger-Schaltung
bilden, und in der Betrachtung der Schaltung aus
dem JFET 226, dem Widerstand 232, dem PNP-Transistor
236 und dem Konstantstromquellentransistor 246, welche
eine zweite Quellen-Folger-Schaltung bilden. Es sollte
bemerkt werden, daß für kleine Spannungsschwankungen
der Spannungsabfall zwischen dem Gate des JFET 225 und
dem Emitter des PNP-Transistors 233 konstant ist und
daß der Spannungsabfall zwischen dem Gate des JFET 226
und der Basis des PNP-Transistors 233 konstant ist, da
die Ströme I 4 und I 5 konstant sind. In ähnlicher Weise
ist der Spannungsabfall zwischen dem Gate des JFET 226
und dem Emitter des PNP-Transistors 236 konstant, wie
auch der Spannungsabfall zwischen dem Gate des JFET
225 und der Basis des PNP-Transistors 236.
Weiterhin sollte bemerkt werden, daß ein "Ziel" des Operationsverstärkers
2 darin besteht, die Ausgangsspannung
auf dem Leiter 15, welche durch den Widerstand 14
zum Gate des JFET 226 zurückgekoppelt wird, gleich der
Spannung am Gate des JFET 225 zu machen. Wenn jedoch
die Spannung an den Gates des JFET 225 geringfügig
größer ist als am Gate des JFET 276, so erscheint die
Spannungsdifferenz als Steigerung der Emitter-Basis-
Spannung des PNP-Transistors 233, was zu einer Erhöhung
von I 4 führt, wodurch wiederum die Spannung am Leiter
261 erhöht wird. Dies steigert die Basisspannung und
den Strom durch den NPN-Transistor 259 und führt zu einer
Verringerung des Stroms und der Spannung am Kollektor
des NPN-Transistors 260 und zu einer Verringerung
der Ausgangsspannung am Leiter 15 und am Gate des JFET
226, wodurch die vorerwähnte Spannungsdifferenz verringert
wird.
Gleichzeitig und in völlig ähnlicher Weise erscheint
die gleiche vorerwähnte Spannungsdifferenz zwischen dem
Gate der JFETs 225 und 226 als Abnahme und nicht als Zunahme
der Emitter-Basis-Spannung des PNP-Transistors
236. Dies führt zu einer Verringerung von I 5 gleichzeitig
mit der Erhöhung von I 4 und somit zu einer Verringerung
der Spannung am Leiter 279 und an der Basis des
NPN-Transistors 260 gleichzeitig mit der Erhöhung an
der Basis des NPN-Transistors 259.
Es kann gezeigt werden, daß die Isolierung zwischen den
Quellen der JFETs 225 und 226 durch die vorerwähnte
Kreuz-koppelnde Quellen-Folger-Anordnung zu einem effektiven
Gegenwirk-Leitwert gm führt und somit zu einer
Verstärkung, welche etwa zweimal so groß ist wie der
Verstärkungsfaktor, welcher mit einer herkömmlichen
Differentialverstärkerschaltung zur Übersetzung der
Gate-Spannung der JFETs 225 und 226 in die Basen der
NPN-Transistoren 259 und 260 erzielt würde. Die insgesamt
ausgewogene Struktur hat ferner den Vorteil einer
äußerst niedrigen Eingangsverlagerungsspannung und
sehr niedriger thermischer Drift.
Der vorerwähnte ADC 1 vom Subrangingtyp bietet den Vorteil,
daß Ungenauigkeiten aufgrund von Verzögerungsschaltungen
vermieden werden, welche die getasteten
Analogsignale vorwärtskoppeln zum Subtraktionsknoten
bei herkömmlichen ADC vom Subrangingtyp. Hierdurch wird
die Gesamtgenauigkeit und die Linearität des vorliegenden
ADC vom Subrangingtyp verbessert. Die Verwendung
der MOSFET-Isolationsschalter macht die direkte Vorwärtskopplung
des getasteten Analogsignals zum Subtraktionsknoten
möglich und ermöglicht die Eliminierung eines
Fehlers aufgrund der Vorwärtskoppel-Verzögerungselemente.
Die Überlagerung der gewünschten (39 mv) Fehlerspannung
auf die Referenzspannungseingänge des MSB-Blitzcodierers
beeinträchtigt nicht die Genauigkeit oder Linearität
des ADC vom Subrangingtyp, bietet jedoch den Vorteil
einer Vereinfachung der Fehlerkorrekturschaltung
unter Vermeidung der Arbeit mit negativen, binären
Zahlen.
Die Verwendung eines Verstärkers mit geschlossener
Schleife in der Tast- und Halteschaltung führt zu einer
sehr hohen Genauigkeit der Tast- und Halteschaltung
ohne das Erfordernis eines externen Potentiometers.
Schließlich erzieltz man mit dem neuartigen Aufbau des
Operationsverstärkers in der Tast- und Halteschaltung
eine bisher unerreichbare Kombination von Vorteilen,
nämlich einer hohen Bandbreite und einer niedrigen Verlagerung
über den normalen Betriebstemperaturbereich.
Hierdurch wird es möglich, einen Verstärker mit geschlossener
Schleife in der Tast- und Halteschaltung zu verwenden,
und es ergibt sich der zusätzliche Vorteil sehr
niedriger Ausgangsimpedanzen, die den MSB-Blitzcodierer
und den Subtraktionsknoten ohne Einführung eines signifikanten
Fehlers treiben können.
Vorstehend wurde die Erfindung in Verbindung mit einer
speziellen Ausführungsform beschrieben. Die Erfindung
betrifft jedoch auch alle Ausführungsformen, die insofern
äquivalent sind, als bestimmte Elemente im wesentlichen
die gleiche Funktion ausführen oder ein im wesentlichen
gleiches Ergebnis in im wesentlichen gleicher Weise
erreichen. Andere Verfahren zur ausgewogenen Pegelverschiebung
und zur Kreuzkopplung als das gemäß Fig. 4
können ebenfalls zu dem gewünschten, ausgewogenen Interface
zwischen den N-Kanal-JFETs und dem Emitter-gekoppelten
NPN-Transistorpaar der Differentialverstärkerstufe
des Operationsverstärkers gemäß Fig. 4 führen. Die
in Fig. 1 gezeigte Technik zur Erweiterung der Auflösung
der Blitzcodierer durch Parallelschaltung ihrer Ausgänge
und durch Kaskadieren ihrer Spannungsreferenzeingänge
und Einstellung der verschiedenen Referenzspannungseingänge
durch Lasertrimmen von Widerständen, wie 26,
27, 28, 29, 32 und 33, können auch sinnvollerweise bei
anderen ADC vom Subrangingtyp eingesetzt werden.
Claims (10)
1. X-Bit-Analog-Digital-Wandler vom Subrangingtyp,
wobei X eine ganze Zahl ist, gekennzeichnet durch folgende
Merkmale:
(a) eine Einrichtung zur Erzeugung eines ersten Analogsignals;
(b) erste Analog-Digital-Wandler-Einrichtungen zur Erzeugung eines ersten, binären Y-Bit-Wortes, das für das erste Analogsignal steht, wobei Y eine ganze Zahl kleiner als X bedeutet;
(c) eine Einrichtung zur Einspeisung des ersten Analogsignals in einen Summenleiter mit im wesentlichen keiner Verzögerung oder Dämpfung;
(d) eine Digital-Analog-Wandler-Einrichtung, die auf das erste binäre Y-Bit-Wort anspricht zur Erzeugung eines zweiten Analogsignals und Einspeisung des letzteren in den Summenleiter, wobei die Digital-Analog-Wandler- Einrichtung eine Genauigkeit von mindestens X Bits aufweist und wobei die Beaufschlagung des Summenleiters mit dem ersten Analogsignal und dem zweiten Analogsignal unter Erzeugung eines Differenzsignals auf dem Summenleiter erzeugt, welches präzise die X-Y am wenigsten signifikanten Bits des binäre X-Bit-Äquivalents des ersten Analogsignals wiedergibt;
(e) eine Einrichtung zur Verstärkung des Differenzsignals um einen vorbestimmten Faktor unter Erzeugung eines verstärkten Differenzsignals, wobei die Verstärkungseinrichtung einen Eingang umfaßt;
(f) eine Einrichtung zur selektiven Kopplung und Entkopplung des Eingangs der Verstärkungseinrichtung und des Summenleiters, um zu verhindern, daß die Spannung auf dem Summenleiter der Verstärkungseinrichtung übersteuert, bis das Differenzsignal stabilisiert ist;
(g) eine zweite Analog-Digital-Wandler-Einrichtung zur Erzeugung eines ersten binären Z-Bit-Worts, welches für das verstärkte Differenzsignal steht und wobei Z eine ganze Zahl kleiner als X bedeutet; und
(h) eine Einrichtung zur Kombinierung des binären Y-Bit-Worts und des binären Z-Bit-Worts unter Erzeugung eines binären X-Bit-Worts, welches präzise das erste Analogsignal wiedergibt.
(a) eine Einrichtung zur Erzeugung eines ersten Analogsignals;
(b) erste Analog-Digital-Wandler-Einrichtungen zur Erzeugung eines ersten, binären Y-Bit-Wortes, das für das erste Analogsignal steht, wobei Y eine ganze Zahl kleiner als X bedeutet;
(c) eine Einrichtung zur Einspeisung des ersten Analogsignals in einen Summenleiter mit im wesentlichen keiner Verzögerung oder Dämpfung;
(d) eine Digital-Analog-Wandler-Einrichtung, die auf das erste binäre Y-Bit-Wort anspricht zur Erzeugung eines zweiten Analogsignals und Einspeisung des letzteren in den Summenleiter, wobei die Digital-Analog-Wandler- Einrichtung eine Genauigkeit von mindestens X Bits aufweist und wobei die Beaufschlagung des Summenleiters mit dem ersten Analogsignal und dem zweiten Analogsignal unter Erzeugung eines Differenzsignals auf dem Summenleiter erzeugt, welches präzise die X-Y am wenigsten signifikanten Bits des binäre X-Bit-Äquivalents des ersten Analogsignals wiedergibt;
(e) eine Einrichtung zur Verstärkung des Differenzsignals um einen vorbestimmten Faktor unter Erzeugung eines verstärkten Differenzsignals, wobei die Verstärkungseinrichtung einen Eingang umfaßt;
(f) eine Einrichtung zur selektiven Kopplung und Entkopplung des Eingangs der Verstärkungseinrichtung und des Summenleiters, um zu verhindern, daß die Spannung auf dem Summenleiter der Verstärkungseinrichtung übersteuert, bis das Differenzsignal stabilisiert ist;
(g) eine zweite Analog-Digital-Wandler-Einrichtung zur Erzeugung eines ersten binären Z-Bit-Worts, welches für das verstärkte Differenzsignal steht und wobei Z eine ganze Zahl kleiner als X bedeutet; und
(h) eine Einrichtung zur Kombinierung des binären Y-Bit-Worts und des binären Z-Bit-Worts unter Erzeugung eines binären X-Bit-Worts, welches präzise das erste Analogsignal wiedergibt.
2. Analog-Digital-Wandler nach Anspruch 1, dadurch
gekennzeichnet, daß die Einrichtung zur selektiven Kopplung
und Entkopplung einen ersten Transistor umfaßt, der
zwischen dem Summenleiter und dem Eingang der Verstärkereinrichtung
liegt, sowie einen zweiten Transistor,
welcher zwischen dem Eingang der Verstärkereinrichtung
und einem ersten Referenzspannungsleiter liegt, und ferner
eine Schaltungseinrichtung zur Zufuhr komplementärer
Steuersignale zu den Steuerelektroden des ersten und
zweiten Transistors zur Ausschaltung des ersten Transistors,
während der zweite Transistor eingeschaltet wird,
und zur Einschaltung des ersten Transistors, während der
zweite Transistor ausgeschaltet wird, zum Zwecke der
Einkopplung des Differenzsignals zum Eingang der Verstärkereinrichtung,
nachdem das Differenzsignal stabilisiert
ist, und zum Zwecke der Kopplung des Eingangs der
Verstärkereinrichtung mit der Referenzspannung vor der
Stabilisierung des Differenzsignals.
3. Analog-Digital-Wandler nach Anspruch 2, dadurch
gekennzeichnet, daß die ersten und zweiten Transistoren
MOS-Feldeffekt-Transistoren sind.
4. Analog-Digital-Wandler nach Anspruch 2, dadurch
gekennzeichnet, daß die Einrichtungen zum Leiten des
ersten Analogsignals einen Leiter umfassen sowie einen
Widerstand zwischen diesem Leiter und dem Summierungsleiter.
5. Analog-Digital-Wandler nach Anspruch 3, dadurch
gekennzeichnet, daß die erste Analog-Digital-Wandler-
Einrichtung einen ersten Blitzcodierer mit Y-Bits umfaßt
und daß die zweite Analog-Digital-Wandler-Einrichtung
einen zweiten Blitzcodierer mit Z-Bits umfaßt.
6. Analog-Digital-Wandler nach Anspruch 2, dadurch
gekennzeichnet, daß die Einrichtung zur Erzeugung des
ersten Analogsignals eine Einrichtung zur Tastung und
Speicherung des Analog-Eingangssignals umfaßt, welche
das analoge Eingangssignal ansprechend auf ein Taststeuersignal
tastet und den getasteten Pegel des Analogeingangssignals
speichert, welcher gleich dem ersten
Analogsignal ist.
7. Analog-Digital-Wandler nach Anspruch 6, dadurch
gekennzeichnet, daß die Tast- und Speicherschaltung
eine Hochgeschwindigkeits-Eingangspuffereinrichtung umfaßt
mit einem Eingang zum Empfang des analogen Eingangssignals
sowie eine Dioden-Tastbrücke, deren Eingang
mit einem Ausgang der Eingangspuffereinrichtung
verbunden ist, sowie einen Tastkondensator, der mit dem
Ausgang der Schaltdioden-Tastbrücke verbunden ist, sowie
einen Operationsverstärker mit geschlossener Schleife,
dessen Eingang mit dem Ausgang der Schaltdioden-
Tastbrücke verbunden ist und dessen Ausgang mit dem
Eingang der ersten Analog-Digital-Wandler-Einrichtung
und der Einrichtung zum Leiten des ersten Analogsignals
verbunden ist.
8. Analog-Digital-Wandler nach Anspruch 5, dadurch
gekennzeichnet, daß die ersten und zweiten Blitzcodierer
jeweils positive und negative Referenzspannungseingänge
umfassen, wobei der Analog-Digital-Wandler ferner eine
erster Fehlerkorrektureinrichtung umfaßt, welche mit den
positiven und negativen Referenzspannungseingängen des
ersten Blitzcodierers verbunden ist zur Überlagerung
einer vorbestimmten Fehlerspannung sowohl auf das positive
als auch das negative Referenzspannungseingangssignal
des ersten Blitzcodierers, und ferner eine zweite
Fehlerkorrektureinrichtung, welche mit dem positiven
und negativen Referenzspannungseingang des zweiten
Blitzcodierers verbunden ist zur präzisen Einstellung
der daran anliegenden Referenzspannungen.
9. Analog-Digital-Wandler nach Anspruch 8, dadurch
gekennzeichnet, daß die erste Fehlerkorrektureinrichtung
einen ersten Widerstand umfaßt, welcher mit dem
positiven Spannungsreferenzeingang des ersten Blitzcodierers
verbunden ist sowie einen zweiten Leiter,
welcher mit dem negativen Referenzspannungseingang des
ersten Blitzcodierers verbunden ist und mit dem zweiten
Referenzspannungsleiter.
10. Analog-Digital-Wandler mit einem MSB-Blitzcodierer
zur Umwandlung eines ersten Analogsignals in ein
erstes binäres Wort, mit einem Digital-Analog-Wandler
hoher Genauigkeit zur Umwandlung des ersten binären
Wortes in ein sehr präzises zweites Analogsignal, mit
einem Verstärker zur Verstärkung der Differenz zwischen
dem ersten Analogsignal und dem zweiten Analogsignal;
mit einer Einrichtung zur Vorwärtskopplung des ersten
Analogsignals in den Eingang des Verstärkers, mit einem
LSB-Blitzcodierer zur Umwandlung des verstärkten Differenzsignals
in ein zweites binäres Wort und mit einer
Fehlerkorrekturschaltung, welche auf die ersten und
zweiten binären Worte einwirkt, zur Erzeugung eines
dritten binären Worts, dessen Auflösung höher ist als
diejenigen des ersten oder zweiten binären Worts,
dadurch gekennzeichnet, daß eine erste Fehlerkorrektureinrichtung
vorgesehen ist zur Addition einer vorbestimmten
Fehlerspannung zu den positiven und negativen
Referenzspannungseingangssignalen des MSB-Blitzcodierers
derart, daß ein etwaiger in das erste binäre Wort
des MSB-Blitzcodierers eingeführter Fehler in einen
positiven Spannungsbereich fällt, so daß die Fehlerkorrekturschaltung
nicht mit negativen binären Zahlen
arbeiten muß.
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