DE69008360T2 - Paralleler ad-wandler mit 2n-1-vergleichern. - Google Patents

Description

• Die vorliegende Erfindung betrifft parallele Analog/Digitalwandler, die gewöhnlich als Blitzwandler bekannt sind. Insbesondere betrifft die Erfindung hochauflösende Blitzwandler, die nur 2n/2 Vergleicher haben, wobei n die für die Auflösung maßgebliche Bitzahl des Wandlers angibt.
• Blitzwandler stellen einen besonderen Typ der Analog/Digitalwandler dar, die mit extrem hoher Geschwindigkeit arbeiten können.
• Eine bekannte Art der Analog/Digitalwandler vergleicht einen Analogeingang aufeinanderfolgend mit einer Reihe Referenzspannungen bis die der analogen Eingangsspannung nächstkommende Referenzspannung (innerhalb eines niedrigstwertigen Bits) gefunden ist. Zum Beispiel wird in einem typischen Analog/Digitalwandler mit sukzessiver Annäherung die Analogeingangsspannung mit einer ersten Bezugsspannung verglichen, die die Hälfte des vollen Skalenbereichs des Wandlers beträgt. Wenn die analoge Eingangsspannung größer als die erste Bezugsspannung ist, wird die Hälfte der ersten Bezugsspannung zur ersten Bezugsspannung addiert, um eine zweite Bezugsspannung zu erzeugen. Wenn der Analogeingang kleiner als die erste Bezugsspannung ist, wird die Hälfte der ersten Bezugsspannung von der Bezugsspannung abgezogen, um die zweite Bezugsspannung zu erzeugen. Die zweite Bezugsspannung wird dann mit dem Analogeingang verglichen. Der Wandler fährt fort nach Bedarf immer kleinere potentiale zu oder von der Bezugsspannung zu addieren oder zu subtrahieren bis die Bezugsspannung mit der Analogeingangsspannung innerhalb einer niedrigstwertigen Bitstelle (LSB) übereinstimmt.
• Blitzwandler können mit wesentlich höherer Geschwindigkeit arbeiten als die Wandler mit sukzessiver Annäherung oder dergleichen, weil sie die analoge Eingangsspannung gleichzeitig mit jeder möglichen Bezugsspannung vergleichen und weil alle Vergleiche parallel ausgeführt werden. Auf diese Weise wird die der analogen Eingangsspannung nächstkommende Bezugs spannung in der ersten und einzigen Vergleichsperiode bestimmt.
• Fig. 1 stellt die Schaltung eines typischen Parallel- oder Blitzwandlers dar. Ein typischer n-Bit Blitzwandler weist 2n-1 Eingangskomparatoren 14-1 bis 14-m auf, wobei m=2n-1 ist. Ein Eingang jedes Komparators ist mit dem analogen Eingangssignal 12 gekoppelt. Der Eingang jedes Komparators ist mit einer unterschiedlichen Bezugsspannung verbunden. Die Bezugsspannungen sind um ein LSB vom vollen Skalenbereich des Wandlers versetzt. Das Analogeingangssignal 12 wird gleichzeitig durch die 2n-1 Komparator mit jedem möglichen digitalisierten Wert des vollen Skalenbereichs des n-Bit Komparators verglichen. Typischerweise werden die 2n-1 Bezugsspannungen von einer festen Bezugsspannung 16 geliefert, die gleich dem vollen Skalenbereich des Wandlers ist, und den Eingängen der Komparatoren 14-1 bis 14-m durch ein Bezugswiderstandsnetzwerk, wie es allgemein mit der Ziffer 18 bezeichnet ist, zugeführt. Die Widerstandswerte des Bezugswiderstandsnetzwerks werden so gewählt, daß der Spannungsabfall über jedem Widerstand ein LSB des vollen Skalenbereichs des Wandlers ist. Auf diese Weise vergleicht jeder Komparator die Analogeingangsspannung mit einer Bezugsspannung für jeden möglichen Digitalwert im vollen Skalenbereich des Wandlers. In Übereinstimmung mit einer typischen Vergleichsoperation geben die Komparatoren einen ersten logischen Pegel ab, wenn der Bezugseingang größer als der Analogeingang ist und einen zweiten logischen Wert ab, wenn der Bezugseingang kleiner als der Analogeingang ist. Zum Beispiel haben in einem 10-Bit Blitzwandler mit 1023 Komparatoren, wenn die Analogeingangsspannung 5 Volt und der volle Skalenbereich des Wandlers 10 Volt beträgt, die Ausgänge der Komparatoren 14-1 bis 14-512 einen ersten logischen Wert und die Ausgänge der Komparatoren 14-513 bis 14-1023 einen zweiten logischen Wert. Der Wert des Analogeingangs 12 wird vom obersten Vergleicher, der den ersten logischen Wert ausgibt oder alternativ durch die Anzahl von Vergleichern, die den ersten logischen Wert ausgeben, angegeben. Der Blitzwandler enthält eine Kodierlogik 20, die die Ausgänge der Vergleicher 14 als ihre Eingänge empfängt und die davon empfangenen Daten in einen 10-Bit Code kodiert, der digital den Wert des Analogeingangs angibt. Gewöhnlich wird ein Gray- Code verwendet, jedoch ist jeder digitale Code annehmbar.
• Ein Blitzwandler im Stand der Technik, der der vorliegenden Erfindung am nächsten kommt, ist in "6-BIT 25 MHz NMOS Parallel A/D converter", von H.L. Fielder und G. Zimmer in Electronics Letters, 28. April 1983, Band 19, Nr. 9, auf den Seiten 348-349 beschrieben. Der beschriebene Blitzwandler verwendet, um eine n-Bit Auflösung zu erreichen, mindestens 2n-1 Eingangskomparatoren. Die Komparatoren haben zwei zueinander invertierte Ausgänge. Zwischenspeicher empfangen diese Ausgänge und stellen mit kombinatorischer Logik 2n-1 einer Dekodierschaltung 2n-1 Ausgangssignale zur Verfügung.
• Das uns für einen parallelen Analog/Digitalwandler zugeteilte US-Patent 4 924 227 und auch die WO 90/07234, die am 28.06.1990 veröffentlicht wurde und deren Prioritätstag der 13. Dezember 1988 ist, beschreiben eine Blitzwandlerarchitektur, die eine wesentlich verringerte Anzahl von Eingangskomparatoren benötigt. Die Offenbarung dieser Anmeldung ist hier als Referenz einbezogen. Die Anmeldung beschreibt eine Blitzwandlerarchitektur, die die doppelte Auflösung als die herkömmlichen Blitzwandlerarchitekturen durch Interpolation der Referenzspannungen zwischen den Ausgängen der Eingangskomparatoren erzielt (die Eingangskomparatoren weisen Differentialpaare auf). Die hier beschriebene Architektur ist ähnlich derjenigen der bekannten parallelen Blitzwandler, wie sie im US-Patent 4 924 227 beschrieben sind mit der Ausnahme, daß ein zusätzlicher Zwischenspeicher zwischen jeweils zwei benachbarten Zwischenspeichern vorgesehen ist. Diese zusätzlichen Zwischenspeicher vergleichen den Ausgang jedes Eingangskomparators (oder Differentialpaars) mit dem invertierten Ausgang des benachbarten Eingangskomparators. Wie dies im US-Patent 4 924 227 erklärt ist, tritt die analoge Eingangsspannung, bei der das Ausgangssignal eines Eingangskomparators das invertierte Ausgangssignal eines benachbarten Eingangskomparators schneidet, um dadurch einen Zustandswechsel im Zwischenspeicher zu erzielen, dem diese beiden Signale zugeführt sind, genau zwischen den den beiden benachbarten Eingangskomparatoren zugeführten Referenzspannungen des Widerstandsnetzwerks auf. Auf diese Weise wird ein extra Schwellwert genau halbwegs zwischen jeweils zwei benachbarten Bezugsspannungen auf dem Bezugswiderstandsnetzwerk erzielt, ohne daß zusätzliche Eingangskomparatoren oder Anzapfungen am Bezugswiderstandsnetzwerk nötig wären.
• Hochauflösende Blitzwandler, sogar solche, die die im US- Patent 4 924 227 offenbarte Architektur verwenden, benötigen sehr viele Komparatoren und zugehörige Logik im Vergleich mit anderen Analog/Digitalwandlertypen. Beispielsweise ist in hochauflösenden Blitzwandlerarchitekturen, wie in 10-Bit Wandlern, die 1023 Komparatoreingänge jeweils vom Analogeingang und vom Bezugsnetzwerk brauchen, die Eingangskapazität sehr hoch und überschreitet häufig 100 pF. Wegen dieser hohen Eingangskapazität läßt sich das analoge Eingangsknotensignal mit vorliegenden Puffern nur schwer bei hohen Frequenzen treiben. Das Hinzufügen der Reihenwiderstände des Bezugswiderstandsnetzwerks zwischen den Analogeingang und den Puffer kann den Puffer häufig befähigen, die stark kapazitive Last zu treiben; jedoch verursacht dieser Widerstand andere Schwierigkeiten, wie die über dem Reihenwiderstand durch die von der Analogeingangsspannung abhängige Kapazität erzeugte harmonische Verzerrung.
• Außerdem erzeugen die statischen und dynamischen Basisstromfehler von 1023 Komparatoren harmonische Verzerrungen, die durch den "Bogen" des Bezugswiderstandsnetzwerks erzeugt werden.
• Bei Blitzwandlern ist auch die differentielle Nichtlinearität ein häufiges Problem. Hochauflösende Blitzwandlerchips sind wegen der hohen Bauteilezahl sehr dicht gepackt. Häufig wird der Chip mit geringer Bauteileanpassung verarbeitet, was zu einer schlechten differentiellen Linearität führt.
• Es ist eine allgemeine Aufgabe der vorliegenden Erfindung, einen verbesserten Blitzwandler zu ermöglichen.
• Erfindungsgemäß wird ein Blitzwandler, wie er im Anspruch 1 beansprucht ist, ermöglicht.
• Ein die vorliegende Erfindung verkörpernder n-Bit Analog/Digitalblitzwandler benötigt nur 2n/2 Eingangskomparatoren. Der Wandler weist 2n/2 aufeinanderfolgende Eingangskomparatoren auf, die jeweils einen ersten, mit dem in digitale Form umzusetzenden Analogeingangssignal gekoppelten Eingang und einen zweiten Eingang haben, der zum Empfang einer Bezugsspannung gekoppelt ist. Die von jedem Komparator gelieferten Bezugsspannungen sind um zwei niedrigstwertige Bitstellen (LSBs) des Vollausschlags des Wandlers versetzt. Die Referenzspannungen können von einer festen Spannung erzeugt werden, die dem zweiten Eingang jedes Komparators durch ein Bezugswiderstandsnetzwerk zugeführt werden. Jeder Komparator hat zwei Ausgänge OUT und . OUT ist der inverse OUT.
• Jeder Komparator liefert durch den OUT-Anschluß den ersten Spannungspegel, wenn sein erster Eingang (das Analogeingangssignal) größer als sein zweiter Eingang ist (die zugehörige Bezugsspannung) und einen zweiten Spannungspegel, wenn sein erster Eingang kleiner als sein zweiter Eingang ist; der erste Ausgang ändert sich allmählich vom ersten Spannungspegel zum zweiten Spannungspegel, wenn die beiden Eingänge sich angleichen. Das -Signal verhält sich ähnlich wie das OUT-Signal, jedoch mit invertierten Spannungspegeln.
• Die Signale OUT und der Komparatoren werden 2n-1 Zwischenspeichern in der unmittelbar nachstehend beschriebenen Weise eingespeist. 2n/2 Zwischenspeicher empfangen an ihren Eingängen die Signale OUT und eines einzelnen zugehörigen Eingangskomparators. Die verbleibenden 2n/2(-1) Komparatoren empfangen das OUT-Signal eines Komparators und das OUT-Signal eines unmittelbar benachbarten Komparators. Bei diesem Schaltungsaufbau erzeugen 2n-1 Zwischenspeicher 2n-1 parallele Vergleichsausgangssignale und brauchen nur 2n/2 Eingangskomparatoren. Jeder zwischengespeicherte Komparatorausgang wechselt von einem ersten Zustand zu einem zweiten Zustand, wenn seine Eingänge den Punkt schneiden, wo sie gleich sind. Somit wechseln diejenigen Zwischenspeicher, deren Eingänge mit dem OUT und -Signal eines einzelnen Eingangskomparators gekoppelt sind, ihre Ausgangszustände, wenn der Analogeingang den Bezugsspannungseingang zum zugehörigen Komparator schneidet. Die verbleibenden Zwischenspeicher, d.h. diejenigen, die das OUT-Signal von einem Komparator und das -Signal vom benachbarten Komparator empfangen, wechseln ihre Ausgangszustände, wenn die Analogspannung den Punkt halbwegs zwischen den Bezugs spannungen der zwei benachbarten Komparatoren schneidet. Auf diese Weise werden in einem n-Bit Blitzwandler, der erfindungsgemäß aufgebaut ist, nur 2n/2 Eingangskomparatoren, 2n/2 Spannungsanzapfungen am Widerstandsnetzwerk, 2n/2 Anzapfungen vom Analogeingang und 2n-1 Zwischenspeicher benötigt.
• Die die Erfindung verkörpernde Blitzwandlerarchitektur hat die Analogeingangskapazität reduziert; sie hat auch die spannungsabhängige Kapazität am Analogeingang verringert. Die Blitzwandlerarchitektur hat die Fähigkeit, mit hoher Geschwindigkeit und mit geringen Verzerrungen zu arbeiten; sie hat den Basisstromfehler in dem Bezugswiderstandsnetzwerk verringert, und sie hat die differentielle Linearität verbessert.
• Die Erfindung wird noch verständlicher aus der nachstehenden detaillierten Beschreibung, die als Beispiel dargestellt ist und in Verbindung mit den beiliegenden Zeichnungen gelesen werden sollte. Die Zeichnungsfiguren zeigen:
• Fig. 1 ein teilweise blockhaftes, teilweise schematisches Diagramm eines bekannten Parallel-Analog/Digital- Blitzwandlers;
• Fig. 2 ein Blockschaltbild einer die vorliegende Erfindung verkörpernden Blitzwandlerarchitektur;
• Fig. 3 eine graphische Darstellung der Beziehung der Signale OUT und eines Eingangskomparators eines die vorliegende Erfindung verkörpernden Wandlers;
• Fig. 4 eine graphische Darstellung der Beziehung der OUT und -Ausgangssignale zweier benachbarter Eingangskomparatoren eines die vorliegende Erfindung verkörpernden Wandlers;
• die Fig. 5A, 5B, 5C und 5D graphische Darstellungen, die die Verringerung des differentiellen Linearitätsfehlers eines die vorliegende Erfindung verkörpernden Wandlers gegenüber dem Stand der Technik darstellen; und
• Fig. 6 ein Schaltschema eines bevorzugten Ausführungsbeispiels der Vorverstärkerzelle des Eingangskomparators eines die vorliegende Erfindung verkörpernden Wandlers.
• Fig. 2 zeigt die Schaltungsarchitektur des Blitzwandlers der vorliegenden Erfindung. In einem n-Bit Blitzwandler sind 2n/2 Eingangskomparatoren 30-1 bis 30-2n/2 vorgesehen, von denen 30-1 bis 30-5 und 30-2n/2 in Fig. 2 gezeigt sind. Jeder der genannten 2n/2 Eingangskomparatoren empfängt an einem ersten seiner Eingänge das analoge Eingangssignal Vin 32, das in digitale Form umzusetzen ist. Der andere Eingang jedes Eingangskomparators 30 ist mit je einer unterschiedlichen Bezugsspannung 34-1 bis 34-2n/2 verbunden, von denen lediglich 34-1 bis 34-5 und 34-2n/2 in Fig. 2 gezeigt sind. Die Bezugsspannungen benachbarter Eingangskomparatoren sind gegenseitig um zwei LSBs des Wandlers versetzt. Die Bezugsspannungen können durch eine feste Spannung oder einen den Eingängen der Eingangskomparatoren 30 durch ein (nicht gezeiges) Widerstandsnetzwerk eingespeisten Strom zur Verfügung gestellt werden.
• Jeder Eingangskomparator hat zwei Ausgänge OUT und , die sich verhalten, wie Fig. 3 zeigt. Fig. 3 stellt Ausgänge der Komparatoren in der TTL-Norm dar; es sollte jedoch selbstverständlich sein, daß andere Pegel möglich sind. Wenn der Analogeingang kleiner als der Bezugseingang irgendeines gegebenen Eingangskomparators ist, liegt dieses Komparatorsignal OUT bei 0 V und dessen Signal bei 5 V. Wenn das Analogeingangssignal größer als der Bezugseingang ist, sind die logischen Ausgangspegel so invertiert, daß das OUT-Signal bei 5 V und das -Signal bei 0 V liegt. Wie Fig. 3 darstellt, tritt der Übergang jedes Ausgangssignals von 0 nach 5 V oder umgekehrt jedoch nicht momentan, sondern allmählich ein, wenn der Analogeingang in der unmittelbaren Nachbarschaft des Bezugssignals ist (d.h. ein oder zwei LSBs). Aus Fig. 3 kann man ersehen, daß sich die Signale OUT und an dem Punkt schneiden, wo der Analogeingang und der Bezugseingang gleich sind. Fig. 3 zeigt außerdem, daß die Komparatorausgänge jeweils ein LSB auf jeder Seite des Bitpunktes innerhalb des Übergangsbereichs der Kurven liegen.
• Wieder in bezug auf Fig. 2 weist die Blitzwandlerarchitektur der vorliegenden Erfindung weiterhin 2n-1 Zwischenspeicher 36-1 bis 36m auf, wobei m=2n-1 ist, von denen in Fig. 2 36-1 bis 36-5 und 36-m gezeigt sind. Jedem Eingangskomparator 30 ist ein Zwischenspeicher 36 zugeordnet, z.B. 36-1, 36-3 und 36-5, und außerdem befindet sich ein Zwischenspeicher, z.B. 36-2 und 36-4 zwischen jeweils zwei benachbarten Eingangskomparatoren. Jeder Zwischenspeicher 36, der zum Empfang der OUT und -Signale eines einzelnen Komparators gekoppelt ist, arbeitet wie folgt. Dort, wo sich die OUT- und -Signale des zugehörigen Eingangskomparators 30 schneiden, ändert der Ausgang des zugehörigen Zwischenspeichers 36 seinen Zustand. Die OUT- und - Signale der zugehörigen Eingangskomparatoren schneiden sich, wenn der Analogeingang gleich dem Bezugsspannungspegel ist, der dem Eingangskomparator 30 anliegt. Deshalb erzeugen die Zwischenspeicher, die die OUT- und - Signale eines einzelnen Komparators 30 empfangen, mit den um zwei LSBs beabstandeten Bezugsspannungen jedes Komparators 30 ein Vergleichsausgangssignal 38 für jeweils zwei LSBs des Wandlers.
• Die verbleibenden Umsetzpunkte, d.h. jedes andere LSB, werden durch die Ausgangssignale der Zwischenspeicher geliefert, die Eingänge von benachbarten Eingangskomparatoren empfangen. Diese Zwischenspeicher, die das OUT-Signal von einem Komparator und das -Signal von einem benachbarten Komparator annehmen (diese werden nachstehend Mittelzwischenspeicher genannt), arbeiten im wesentlichen genauso wie die oben beschriebenen Zwischenspeicher. Allerdings liegt der Punkt, bei dem sich das OUT-Signal eines Eingangskomparators mit dem -Signal eines benachbarten Eingangskomparators schneidet, zwischen den Bezugsspannungseingängen zu den benachbarten Komparatoren. Wie in Fig. 4 dargestellt und nachstehend beschrieben wird, liegt der Punkt, bei dem das OUT-Signal eines Eingangskomparators, der einen ersten Bezugseingang hat und das - Signal eines benachbarten Komparators, der einen zweiten Bezugseingang hat, genau halbwegs zwischen dem ersten und zweiten Bezugseingang. Deshalb erzeugt ein Mittelzwischenspeicher 36-x mit den um zwei LSBs voneinander beabstandeten Bezugseingängen benachbarter Komparatoren 30 einen Vergleichsausgang, der seinen Zustand ein LSB oberhalb des Referenzeingangs des vorangehenden Komparators 30-x-1 und ein LSB unterhalb des Referenzeingangs des nachfolgenden Komparators 30-x+1 ändert.
• Der obere Teil von Fig. 4 zeigt die über den Bezugsspannungen der beiden benachbarten Eingangskomparatoren 30-1 und 30-2 aufgetragene Analogeingangsspannung. Der untere Teil von Fig. 4 zeigt eine Aufzeichnung der Signale OUT und zweier benachbarter Komparatoren 30-1 und 30-2. Die Aufzeichnung ist im wesentlichen ähnlich der in Fig. 3 mit der Ausnahme, daß der Ausgang zweier nebeneinanderliegender Komparatoren auf einer Einzelkurve dargestellt ist. Man kann sehen, daß sich das Signal OUT 30-1 mit dem Signal 30-1 an einem Spannungspegel kreuzt, der gleich der Bezugsspannung 34-1 ist, die dem zugehörigen Komparator 30-1 zugeführt wird. Gleichermaßen schneiden sich OUT 30-2 und 30-2 bei einer Spannung, die der Bezugsspannung 34-2 äquivalent ist, die diesem Komparator 30-2 eingegeben wird. Fig. 4 veranschaulicht ferner, daß sich OUT 30-1 und 30-2 genau halbwegs zwischen den Referenzspannungen 34-1 und 34-2 schneiden. Außerdem zeigt Fig. 4, daß OUT 30-2 mit 30-1 verglichen werden könnte, um genau dasselbe Ergebnis zu erzielen. Auf diese Weise wird durch den Vergleich des OUT-Signals von einem Eingangskomparator mit dem -Signal eines danebenliegenden Eingangskomparators ein Extravergleichsausgang genau halbwegs zwischen den Bezugseingängen zu den benachbarten Komparatoren erzeugt. Deshalb erzielt die erfindungsgemäße Blitzwandlerarchitektur einen Vergleichsausgang für jedes LSB im vollen Skalenbereich des n-Bit Wandlers, benötigt jedoch nur 2n/2 Eingangskomparatoren und 2n-1 Zwischenspeicher im Gegensatz zu den bekannten Schaltungsanordnungen, die 2n-1 Eingangskomparatoren und 2n-1 Zwischenspeicher brauchen.
• Wieder in bezug auf die Fig. 2, werden die Ausgänge 38 der Zwischenspeicher 36-1 bis 36-n-1 einer Dekodierschaltung 40 zugeführt, die mit der im Stand der Technik verwendeten Dekodierschaltung identisch sein kann, da die Ausgänge 38 der Zwischenspeicher im wesentlichen identisch mit den Vergleichsausgängen bekannter Blitzwandler sind.
• Zusätzlich zu den obengenannten Vorteilen, die sich auf die Einsparung bei der Bauteileanzahl und auf die Herstellungskosten des Blitzwandlers bezogen, gibt es bei der erfindungsgemäßen Blitzwandler-Schaltungsanordnung viele Vorteile. Einer der hervorragenden Vorteile der vorliegenden Architektur betrifft die Realisierung der beschriebenen Schaltungsanordnungen in hochauflösenden Blitzwandlern, d.h. über 8 Bits. Da die vorliegende Architektur halb soviel Eingangskomparatoren wie bekannte Blitzwandler benötigt, ist die durch das Analogeingangssignal zu treibende Eingangskapazität halbiert und verringert dadurch stark die Last an der Analogeingangssignalquelle. Außerdem ist, da die Komparatoren eine spannungsabhängige Kapazität am Analogeingang erzeugen, diese kapazitive Last ebenfalls halbiert. Die spannungsabhängige Kapazität ist ein Resultat der Basis-Kollektor-Sperrschichtkapazität der Eingangsvorrichtungen. Da die Architektur der vorliegenden Erfindung eine halbe Anzahl von Eingangskomparatoren im Vergleich mit dem Schaltungsaufbau des Standes der Technik braucht, wird die spannungsabhängige Kapazität entsprechend verringert. Der sich ergebende reduzierte Analogeingang und spannungsabhängige Kapazitäten ermöglichen monolithische Puffer, die höherfrequente Signale mit geringerer Verzerrung präsentieren als sie bislang mit herkömmlichen Blitzwandlerarchitekten möglich waren.
• Ein weiterer Vorteil der beschriebenen Architektur betrifft den Basisstromfehler im Bezugsspannungsnetzwerk. Statische und dynamische Basisstromfehler werden ebenfalls durch die Architektur der vorliegenden Erfindung halbiert. Wie zuvor beschrieben, werden die Bezugsspannungen typischerweise durch eine vorgegebene Spannung oder einen vorgegebenen Strom zur Verfügung gestellt, die den Eingangskomparatoren durch ein Bezugswiderstandsnetzwerk zugeführt werden. Die Widerstände in diesem Bezugswiderstandsnetzwerk haben alle äquivalente Werte, so daß der Spannungsabfall bei jedem Widerstand äquivalent sein sollte (d.h. gleich zwei LSBs des Wandlers). Jedoch fließt ein kleiner Basisstrom in den Eingang jedes Komparators (in den Basisübergang eines der Transistoren eines Differentialpaars), wodurch der Strom durch jeden Widerstand in dem Bezugswiderstandsnetzwerk von der idealen Gleichheit abweicht. Somit ist wegen des Basisstromfehlers der durch jeden Widerstand gezogene Strom nicht gleich, und jede Bezugsspannung nicht genau um zwei LSBs versetzt. Die Nichtlinearität der durch das Widerstandsnetzwerk erzeugten Bezugsspannung manifestiert sich (wegen dem Basisstromfehler) als Bogen im Ausgangssignal des Wandlers. Die vorliegende Erfindung verringert den Basisstromfehler aufgrund der Tatsache, daß nur halb soviele Eingangskomparatoren als im Stand der Technik vorhanden sind. Deshalb ist auch der Basisstromfehler im Widerstandsnetzwerk im wesentlichen halbiert.
• Ein weiterer Vorteil wird mit der vorliegenden Schaltungsarchitektur hinsichtlich der differentiellen Linearitätseigenschaft erreicht. Bei Blitzwandlern ist eine Bauteilefehlanpassung nicht ungewöhnlich, die dadurch zu differentiellen Linearitätsfehlern im Ausgang des Wandlers führt. Ein im Stand der Technik bekanntes Verfahren zur Verringerung der Bauteilefehlanpassung besteht im Gebrauch großer Bauteile in den Komparatoreingängen. Diese Lösung erhöht jedoch die analoge Eingangskapazität weiter und verringert dadurch in der oben beschriebenen Weise die Leistungsfähigkeit des Systems.
• Die Fig. 5A, 5B, 5C und 5D zeigen einen Vergleich differentieller Linearitätsfehler in einer herkömmlichen Blitzwandlerarchitektur mit denjenigen der Schaltungsarchitektur der vorliegenden Erfindung und erläutern die Verbesserung der vorliegenden Erfindung. Die Fig. 5A, 5B, 5C und 5D zeigen jeweils eine Darstellung der Analogspannung über dem Bezugsspannungseingang von fünf aufeinanderfolgenden Eingangskomparatoren 30-n-2 bis 30-n+2. Fig. 5A zeigt die Kurve für einen idealen Wandler des Standes der Technik, bei dem kein differentieller Linearitätsfehler vorliegt. Es ist ersichtlich, daß die Analogspannung jede aufeinanderfolgende Bezugsspannung genau in Intervallen eines LSBs schneidet. Fig. 5B veranschaulicht einen idealen, in Übereinstimmung mit der vorliegenden Erfindung angeordneten Wandler, in dem ein differentieller Linearitätsfehler vorliegt. Die Schwellwerte sind wie in Fig. 5A um ein LSB voneinander versetzt, mit der Ausnahme, daß jeder andere Schwellwert nicht durch eine tatsächliche physikalische Bezugsspannung, sondern durch einen Punkt in der Mitte zwischen den benachbarten Bezugsspannung dargestellt ist.
• Fig. 5C stellt einen herkömmlichen Blitzwandler mit differentiellem Linearitätsfehler dar. Bei dem in Fig. 5C gezeigten Beispiel ist die Bezugsspannung n um genau ein LSB nach oben versetzt, so daß die Bezugsspannungen n und n+1 gleich groß sind. Auf diese Weise kann, weil die Analogspannung gleichzeitig zwei Bezugsspannungen schneidet, niemals ein Code der 2n möglichen Codes niemals erzeugt werden, während der vorangehende Code, d.h. für n-1 zwei LSBs breit wird. Fig. 5D veranschaulicht, wie dieselbe Fehlanpassung von ein LSB die Linearität eines erfindungsgemäß angeordneten Blitzwandlers beeinflußt. Zunächst muß bemerkt werden, daß die Bezugspegel n-1 und n+1 in Fig. 5D interpolierte Pegel sind und nicht tatsächliche Bezugsspannungen darstellen. Wenn die Bezugsspannung n um ein Bit nach oben versetzt ist, sind die unmittelbar auf beiden Seiten daneben liegenden Pegel n-1 und n+1 um die Hälfte dieses Betrages, d.h. um ein 1/2 LSB, versetzt. Somit ist in der vorliegenden Blitzwandlerarchitektur jeweils der Bezugspegel n-1 um ein halbes Bit, die Bezugsspannung n+1 um ein halbes Bit und der Bezugspegel n um ein Bit nach oben versetzt. Bei der vorliegenden Schaltungsarchitektur läßt sich noch jeder Code erzeugen, und die benachbarten Spannungen sind um ein halbes Bit versetzt. Auf diese Weise gleicht die vorliegende Erfindung den differentiellen Linearitätsfehler zwischen drei LSBs aus, und es gehen, anders als im Stand der Technik, keine Codes verloren.
• Fig. 6 ist ein vereinfachtes Schaltbild einer bevorzugten Ausführungsart der Vorverstärkerzelle des Eingangskomparators. Sie weist ein Paar differentiell gekoppelter Transistoren 50 und 52 auf, deren Emitter miteinander und deren Basen jeweils mit dem Analog- und dem Referenzeingang verbunden sind. Eine Kaskodestufe 54 ist über den Eingangstransistoren 50 und 52 plaziert, um die Auswirkungen der Miller-Vervielfachung zu reduzieren. Mit der Annahme, daß der Wandler normalerweise mit einem Vollausschlagseingangsbereich von 3,5 V zentriert gegenüber Erde arbeitet, gestattet die Vorspannung der Kaskodestufe nicht weniger als 0,45 V der Basis-Kollektor-Spannung der Eingangsbauteile und vermeidet dadurch den am stärksten nichtlinearen Bereich der Basis-Kollektor-Kapazität.

Claims (7)

1. Schneller Analog/Digitalwandler zur Umsetzung eines Analogsignales in ein n Bitstellen umfassendes Digitalsignal, mit einem Eingangskomparator, der einen ersten, zum Empfang eines Analogsignals geschalteten Eingang aufweist,

mit einer Einrichtung zur Erzeugung einer Bezugsspannung, wobei der Eingangskomparator einen zweiten Eingang aufweist, der zum Empfang der Bezugsspannung verbunden ist, wobei der Eingangskomparator einen ersten und zweiten Ausgang aufweist, von denen der erste Ausgang im wesentlichen einen ersten Spannungspegel annimmt, wenn das Analogsignal größer als die Bezugsspannung ist, und einen zweiten Spannungspegel annimmt, wenn das Analogsignal kleiner als die Bezugsspannung ist, wobei der zweite Ausgang invers zum ersten Ausgang ist, und mit Zwischenspeichergliedern, die dem Eingangskomparator zugeordnet sind und die erste und zweite Eingänge aufweisen, die Signale vom ersten und zweiten Ausgang des zugeordneten Eingangskomparators empfangen, und wobei die Zwischenspeicherglieder einen Ausgang haben,

gekennzeichnet durch

2n/2 der Eingangskomparatoren, Bezugsspannungen und Zwischenspeicherglieder, wobei benachbarten Eingangskomparatoren zugehörige Bezugsspannungen um zwei niedrigstwertige Bitstellen des Wandlers beabstandet sind;

der erste Ausgang jedes Eingangskomparators schrittweise vom ersten Ausgangsspannungspegel zum zweiten Ausgangsspannungspegel übergeht, wo das Analogsignal und das zugehörige Bezugssignal annähernd gleich sind;

(2n/2)-1 zusätzliche Zwischenspeicherglieder, von denen jedes zusätzliche Zwischenspeicherglied einen ersten Eingang, der zum Empfang des ersten Ausgangssignals eines der Eingangskomparatoren geschaltet ist und einen zweiten Eingang aufweist, der zum Empfang des zweiten Ausgangssignals eines dem genannten Eingangskomparator benachbarten Eingangskomparators verbunden ist, und

die Zwischenspeicherglieder und die zusätzlichen Zwischenspeicherglieder jeweils einen Ausgang haben, der eine erste Zwischenspeicher-Ausgangsspannung annimmt, wenn ein Signal an ihrem ersten Eingang kleiner als ein Signal an ihrem zweiten Eingang ist und der eine zweite Zwischenspeicher-Ausgangsspannung annimmt, wenn ein Signal an ihrem ersten Eingang größer als eines an ihrem zweiten Eingang ist.

2. Schneller Analog/Digitalwandler nach Anspruch 1, der weiterhin eine Dekodierlogikanordnung aufweist, die zum Empfang der Ausgangssignale der Zwischenspeicher und der zusätzlichen Zwischenspeicher geschaltet ist und die die Ausgangssignale der Zwischenspeicherglieder und der zusätzlichen Zwischenspeicherglieder zur Erzeugung eines digital kodierten, n Bitstellen umfassenden Ausgangssignals verarbeiten, das den Wert des Analogsignals darstellt.

3. Schneller Analog/Digitalwandler nach Anspruch 2, wobei die digitale Kodierung im Gray-Code vorliegt.

4. Schneller Analog/Digitalwandler nach Anspruch 1, wobei die Einrichtung zur Erzeugung der Bezugsspannung ein Bezugswiderstandsnetzwerk aufweist.

5. Schneller Analog/Digitalwandler nach Anspruch 1, wobei die Komparatoren Komparatorverstärker aufweisen.

6. Schneller Analog/Digitalwandler nach Anspruch 1, weiterhin umfassend eine Einrichtung, die einen Zwischenspeicherimpuls gleichzeitig an alle Zwischenspeicherglieder und zusätzlichen Zwischenspeicherglieder anlegt, wobei die Zwischenspeicherglieder und die zusätzlichen Zwischenspeicherglieder die ihnen anliegenden Eingangssignale ansprechend auf den Zwischenspeicherimpuls zwischenspeichern.

7. Schneller Analog/Digitalwandler nach Anspruch 1, wobei nur 2n/2 Eingangskomparatoren, Zwischenspeicherglieder und Bezugsspannungseinrichtungen vorgesehen sind.