DE69616909T2

DE69616909T2 - Analog-Digital-Wandler, Dezimierung und Speichersystem

Info

Publication number: DE69616909T2
Application number: DE69616909T
Authority: DE
Inventors: Jon R. Tani
Original assignee: Hewlett Packard Co
Current assignee: Agilent Technologies Inc
Priority date: 1995-08-31
Filing date: 1996-08-22
Publication date: 2002-04-11
Anticipated expiration: 2016-08-23
Also published as: EP0760514B1; DE69616909D1; JP3710069B2; EP0760514A2; EP0760514A3; US5745394A; JPH09130246A

Description

Die Erfindung bezieht sich auf eine verschachtelte Hochgeschwindigkeits-Analog/Digital-Umwandlung und -Speicherung. Spezifischer bezieht sich dieselbe auf ein systematisches Verzögern und Verschieben digitaler Abtastwerte zum Minimieren von Speicherschreibvorgängen und zum Maximieren der Anzahl von gespeicherten digitalen Abtastwerten.
Es besteht ein konstanter Bedarf danach, die operationale Rate von Analog/Digital-Umwandlungen von elektronischen Signalen zu erhöhen. Eine Analog/Digital-Umwandlung bei hohen Abtastraten ist für eine Messung der Charakteristika von sich schnell verändernden analogen Signale erforderlich. Analog/Digital-Wandler (ADCs; ADC = Analog to digital converters) werden gebräuchlich bei Testmeßgeräteausrüstungen, wie beispielsweise Oszilloskopen, verwendet, um analoge Signale digital abzutasten. Die digitalisierten Signalabtastwerte werden allgemein in digitalen Speichern gespeichert.
Ein Verfahren zum Erreichen einer höheren Abtastrate besteht darin, daß eine Mehrzahl von Analog/Digital-Wandler mit langsamerer Geschwindigkeit, die alle das gleiche analoge Eingangssignal empfangen, verschachtelt wird. Dies wird durch ein Verzögern des Abtasttaktsignals zwischen den Takteingangsignalen der Mehrzahl von Analog/Digital- Wandlern erreicht. Fig. 1 zeigt, wie die verschachtelten Analog/Digital-Wandler 102, 104, 106, 108 konfiguriert sind, um eine viel größere Abtastrate wirksam zu erreichen als diejenige, die bei einzelnen Analog/Digital-Wandlern möglich ist. Jeder einzelne Analog/Digital-Wandler weist eine Spitzen- oder Maximum-Abtastrate auf. Durch ein Verschachteln einer Anzahl X von Analog/Digital-Wandlern beträgt die maximale Abtastrate der Mehrzahl von Analog/Digital-Wandlern X mal die einzelne maximale Abtastrate des Analog/Digital-Wandlers.
Wenn die Anzahl X von Analog/Digital-Wandlern groß ist und die Abtastrate Fc des Abtasttaktsignals 110 der Analog/Digital-Wandler 102, 104, 106, 108 schnell ist, werden die in den Speicherzellen 109 zu speichernden abgetasteten Daten zu schnell für eine Steuerung erzeugt, um spezifische Speicheradressen für jeden einzelnen Abtastwert zu erzeugen. Ein Abtasten und Speichern der Abtastwerte in einem Speicher mit schnellen Raten erfordert, daß die Analog/Digital-Wandler 102, 104, 106, 108 direkt mit den Speicherzellen 109 fest verdrahtet sind. Die Speicherzellen 109, die in Fig. 1 dargestellt sind, weisen eine Tiefe X und eine Breite m auf. Um ein Abtasten und Speichern mit den schnellsten Raten zu ermöglichen, sollten sich die Analog/Digital-Wandler 102, 104, 106, 108 und der Speicher 109 physisch auf der gleichen integrierten Schaltung befinden. Ein Anordnen der Analog/Digital-Wandler und des Speicher physisch auf der gleichen integrierten Schaltung erniedrigt ferner die Gesamtsystemkosten und einen Leistungsverbrauch.
Wenn die abgetasteten Daten aus dem Speicher ausgelesen werden, wird der sich ergebende Datenstrom so erscheinen, daß er durch einen einzelnen Analog/Digital-Wandler mit einer Abtastrate von Fs digitalisiert wurde. Die Abtastrate Fs ist durch X*Fc gegeben, wobei X die Anzahl von verschachtelten Analog/Digital-Wandlern und Fc die Abtastrate von jedem einzelnen Analog/Digital-Wandler 102, 104, 106, 108 ist.
Wenn die Anzahl von verschachtelten Analog/Digital-Wandlern klein und die Abtastrate Fs niedrig ist, kann das Abtasttaktsignal durch ein digitales Schieberegister oder einen Demultiplexer zu den einzelnen Analog/Digital-Wandlern verteilt werden. Wenn eine große Anzahl von Analog/Digital- Wandlern existiert und die Abtastrate Fs hoch ist, führt diese Lösung zu einem übermäßigen Leistungsverbrauch. Ein besser geeignetes Taktsystem, das in der Vergangenheit verwendet wurde, basiert auf einer Kette von Verzögerungselementen 114, 116, 118, wie es in Fig. 1 gezeigt ist. Die Zeitgebungsdiagramme für das System sind durch Spuren 2A, 2B, 2C, 2D von Fig. 2 gezeigt. Jeder Analog/Digital-Wandler 102, 104, 106, 108 wird durch das Abtasttaktsignal 110 bei der Abtastrate Fc getaktet. Die Verzögerungselemente 114, 116, 118 bewirken, daß jeder nachfolgende Analog/Digital- Wandler das Eingangssignal T (T = 1/Fs) Sekunden später als der vorhergehende Analog/Digital-Wandler digitalisiert. Ein Kurvenverlauf 2A zeigt das Taktsignal (in diesem Fall Fc) für den ersten Analog/Digital-Wandler 102. Ein Kurvenverlauf 2B zeigt das Taktsignal des zweiten Analog/Digital- Wandlers 104, das zeitlich durch T verzögert ist. Ein Kurvenverlauf 2C zeigt das Taktsignal des dritten Analog/Digital-Wandlers 106, das zeitlich durch ein weiteres T verzögert ist. Ein Kurvenverlauf 2D zeigt das Taktsignal des X-ten Analog/Digital-Wandlers 108, das das Taktsignal des ersten Analog/Digital-Wandlers ist, das zeitlich um (X- 1)*T verzögert ist. Wenn die Frequenz Fs bei mehreren GHz liegt, ist T ein Bruchteil einer Nanosekunde. Die Verzögerung T kann lediglich durch sehr einfache Strukturen, wie beispielsweise Digitalumwandler oder logische Gatter, implementiert sein. Sobald die T-Verzögerungen eingestellt sind, ist es schwierig, die Verzögerungen um mehr als einige wenige Prozent zu verändern.
Fig. 3 zeigt, daß das Analogsignal typischerweise bei der ansteigenden Flanke des Taktsignals abgetastet wird und bei der abfallenden Flanke des Taktsignals in einen Speicher geschrieben wird. Ein Kurvenverlauf 3A zeigt das Taktsignal während ein Kurvenverlauf 3B die Daten für einen der X Analog/Digital-Wandler zeigt. Der Analog/Digital-Wandler erzeugt bei der positiven Flanke des Taktsignals einen digitalen Abtastwert. Bei der folgenden negativen Taktflanke wird der Abtastwert in einen Speicher geschrieben.
Es gibt Begrenzungen der existierenden verschachtelten Abtastsysteme. Die Systemabtastrate Fs kann nicht durch ein Reduzieren des Signals Fc 110, das die jeweiligen Ana10 g/Digital-Wandler 102, 104, 106, 108 taktet, reduziert werden. Das Signal Fc kann bezüglich einer Frequenz nicht reduziert werden, da die Zeitverzögerungen 114, 116, 118 auf T eingestellt sind und nicht ohne weiteres verändert werden können. Ein Erniedrigen der Frequenz des Signals Fc führt zu einer niedrigeren mittleren Abtastrate, wobei jedoch das Abtasten in Bursts von Abtastwerten bei der maximalen Abtastrate Fs = 1/T stattfindet, da die Verzögerung T konstant bleibt. Der einzige Weg, um die Abtastrate des in Fig. 1 gezeigten Systems zu reduzieren, besteht darin, die Abtastwerte von ausgewählten Analog/Digital-Wandlern zu ignorieren. Um beispielsweise die Abtastrate um einen Faktor zwei zu reduzieren, würde der Abtastwert von jedem zweiten Analog/Digital-Wandler ignoriert. Ein Ignorieren der Abtastwerte von Analog/Digital-Wandlern reduziert jedoch die Anzahl von gespeicherten Abtastwerten. Dies ergibt sich, da der Inhalt der Speicherzellen, die durch die ignorierten Analog/Digital-Wandler gefüllt sind, nutzlos sind. Folglich wird ein Speicher auf dem Chip nicht voll verwendet.
Die EP-A-0293773, auf der die Präambel von Anspruch 1 basiert, offenbart einen Hochgeschwindigkeits-Analog/Digital- Wandler-Dezimierungs-Und-Speicher-System mit folgenden Merkmalen: einer Mehrzahl von X Analog/Digital-Wandlern, die ein analoges Signal empfangen, wobei ein j-ter der Analog/Digital-Wandler ansprechend auf ein Abtasttaktsignal, das eine Periodendauer T aufweist und zeitlich durch (j*(T/X) verzögert ist, einen digitalen Abtastwert des analogen Signals erzeugt, und
einer Einrichtung zum Empfangen eines Benutzer-definierten Dezimierungsfaktors N.
Es besteht ein Bedarf nach einer Weise, die Abtastrate von verschachtelten Abtast- und Speichersystemen durch ein Ausschalten von Analog/Digital-Wandlern zu dezimieren, bei dem die Anzahl von Schreibvorgängen auf einen Speicher minimiert ist und die Signalabtastwerte auf eine solche Weise gespeichert werden, daß eine Verwendung des Systemspeichers optimiert ist.
Die gemäß den Ansprüchen 1 und 7 spezifizierte vorliegende Erfindung liefert ein einzigartiges Verfahren und eine Vorrichtung zum Speichern dezimierter abgetasteter Daten von einem verschachtelten Abtastsystem. Die Speichertechnik optimiert die Zuordnung der abgetasteten Daten, die in dem Systemspeicher gespeichert sind. Die Speichertechnik spart ferner Leistung ein, indem eine Auswahl der Abtast- Analog/Digital-Wandler des verschachtelten Abtastsystems ausgeschaltet wird, wodurch ein Leistungsverbrauch eines Analog/Digital-Wandlers eingespart wird, und indem weniger Schreibvorgänge auf einen Speicher durchgeführt werden.
Ein Ausführungsbeispiel dieser Erfindung verwendet eine Speichertechnik, bei der X Speicherelemente (Flip-Flops oder Latches) mit den Ausgängen von X Analog/Digital- Wandlern verbunden sind. Das j-te Speicherelement entspricht oder ist der Ausgang des vorhergehenden oder (j-1)- ten Speicherelements. Wenn ausgewählte Analog/Digital- Wandler ausgeschaltet sind, um die abgetasteten Daten zu dezimieren, wird der Eingang des Speicherelements, das dem nicht-ausgewählten Analog/Digital-Wandler entspricht, geschaltet, um das Ausgangssignal des vorhergehenden Speicherelements zu empfangen. Im Betrieb werden die abgetasteten Daten eines aktiven j-ten Analog/Digital-Wandlers in einem entsprechenden j-ten Speicherelement gespeichert. Bei dem nächsten Takt-Abtastwert, werden die abgetasteten Daten in diesem j-ten Speicherelement in das (j + 1)-ten Speicherelement verschoben und der neue Abtastwert in dem j-ten Speicherelement gespeichert. Wenn der Dezimierungsfaktor N beträgt, wird dieser Prozeß N mal wiederholt. Nach dem Nten Takt-Abtastwert wird in allen der Speicherelemente ein Datenabtastwert gespeichert sein. Dadurch, daß alle der Speicherelemente mit abgetasteten Daten geladen sind, wird eine Systemsteuerung alle der Abtastwerte, die in den Speicherelementen gespeichert sind, in Systemspeicherzellen schreiben. Durch das Hinzufügen der Speicherelemente ist es möglich, die abgetasteten Daten in einem Systemspeicher optimal zu speichern und die Anzahl von Schreibvorgängen in Systemspeicherzellen durch den Dezimierungsfaktor N zu reduzieren.
Ein weiteres Ausführungsbeispiel dieser Erfindung umfaßt ein Plazieren eines voreinstellbaren Teilers vor die Takteingänge der Speicherelemente. Das Hinzufügen der voreinstellbaren Teiler ermöglicht, daß der Dezimierungsfaktor N größer als der Verschachtelungsfaktor X ist. Ein erster Pegel einer Dezimierung wird durch ein Ausschalten einer Auswahl der Analog/Digital-Wandler erreicht. Ein zweiter Pegel einer Dezimierung wird durch ein Ignorieren einer Auswahl der Datenabtastwerte, die von den aktiven (nicht ausgeschalteten) Analog/Digital-Wandlern ausgegeben werden, erreicht. Die Auswahl von Analog/Digital-Wandler- Datenabtastwerten wird durch ein Reduzieren der Anzahl von Abtastwerten, die in die Speicherelementen getaktet werden, ignoriert. Welche Abtastwerte ignoriert werden ist durch die Verwendung der voreinstellbaren Teiler bestimmt. Zum ordnungsgemäßen Arbeiten müssen die voreinstellbaren Zähler für ein gegebenes Teilungsverhältnis R auf einen bestimmten Anfangszustand S voreingestellt oder initialisiert sein. Der Dezimierungsfaktor wird durch ein Erhöhen des Teilungsverhältnisses R erhöht.
Bevorzugte Ausführungsbeispiele der vorliegenden Erfindung werden nun lediglich auf eine beispielhafte Weise unter Bezugnahme auf die beiliegenden Zeichnungen beschrieben. Es zeigen:
Fig. 1 ein Blockdiagramm eines bekannten Signal-Abtast- Verschachtelungs-Und-Speicher-Systems;
Fig. 2 ein Zeitverlaufsdiagramm der Signalverläufe des in Fig. 1 gezeigten Signal-Abtast-Verschachtelungs-Und-Speicher-Systems;
Fig. 3 ein Zeitverlaufsdiagramm der Takt- und Daten-Signalverläufe des Systems von Fig. 1;
Fig. 4 ein Blockdiagramm eines Ausführungsbeispiels der Erfindung, das die Anzahl von Schreibvorgängen in einen Speicher minimiert und die Speicherung der digitalen Abtastwerte in einem Speicher optimiert;
Fig. 5 ein Zeitverlaufsdiagramm der Ausgangssignale des in Fig. 4 dargestellten Speicherelements;
Fig. 6 ein Blockdiagramm eines weiteren Ausführungsbeispiels der Erfindung;
Fig. 7 ein Zeitverlaufsdiagramm der allgemeinen Signalverläufe des Blockdiagramms von Fig. 6;
Fig. 8 ein Zeitverlaufsdiagramm der verzögerten Taktsignale und die Teilersignalverläufe des in Fig. 6 gezeigten Ausführungsbeispiels der Erfindung.
Wie es in den Zeichnungen für Darstellungszwecke gezeigt ist, ist die Erfindung in einer Datenabtastspeichertechnik bei einem verschachtelten Abtastsystem ausgeführt. Vorhergehende Begrenzungen von verschachtelten Abtastsystemspeicher-Speicherzuordnungen und eines übermäßigen Leistungsverbrauchs wurden überwunden. Gemäß der Erfindung wird eine Dezimierung der abgetasteten Daten durch ein Ausschalten einer Auswahl der Abtast-Analog/Digital-Wandler des Verschachtelungsabtastsystems erreicht. Durch ein Aufnehmen einer Bank- bzw. Reihe von Schaltern und Speicherelementen an den Ausgängen der Analog/Digital-Wandler ist es möglich, die Zuordnung eines Speichers auf einem Verschachtelungsabtastsystemchip zu optimieren. Es ist ferner möglich, die Anzahl von Schreibvorgängen in einen Speicher zu reduzieren, wodurch sich ein geringerer Leistungsverbrauch ergibt.
Diese Erfindung legt ein neues Überspringungs-Und-Verschiebungs-Dezimierungs-Schema (SSD-Schema; SSD = skip-andshift) vor, das ermöglicht, daß die Abtastrate eines zeitverschachtelten Analog/Digital-Wandler-Systems gemäß Fig. 1 ohne ein Ändern der Taktfrequenz Fc oder ein Verändern der Taktstufenverzögerungen T erniedrigt werden kann. Die Anzahl von verwendbaren gespeicherten Abtastwerten bleibt für alle Abtastraten gleich. Ein SSD-Schema weist die Eigenschaft eines Reduzierens des Gesamtleistungsverbrauchs eines Analog/Digital-Wandlers proportional zu der Reduzierung der Abtastrate auf. Zusätzlich wird die in dem Speicher verbrauchte Leistung, die einem Schreiben der Abtastwerte zugeordnet ist, auch um den gleichen Faktor verringert.
Chips von integrierten Schaltungen, die die SSD-Zeitverschachtelte Fähigkeit verwenden, können in einem breiten Bereich von Anwendungen verwendet werden. Die Reduzierung eines Leistungsverbrauchs während die maximale Anzahl von gespeicherten verwendbaren Abtastwerten beibehalten wird, ermöglicht einen großen Betrag einer Flexibilität. Die integrierte Schaltung kann sowohl bei Produkten mit hohem Verhalten mit Abtastraten in dem Bereich von Fs als auch bei Produkten mit niedrigem Verhalten und niedrigen Kosten mit einer niedrigeren Abtastrate und einem niedrigeren Leistungsverbrauch verwendet werden. Ein tragbares Meßgerät ist ein Beispiel einer Anwendung mit niedriger Leistung, die aus der Verwendung dieser Erfindung einen Vorteil ziehen könnte.
Fig. 4 zeigt ein Basisblockdiagramm eines Ausführungsbeispiels der Erfindung. Eine Mehrzahl von Analog/Digital- Wandlern 402, 404, 406, 408, 410 empfangen das gleiche Analogeingangssignal (AIN) 412. Jeder Analog/Digital-Wandler 402, 404, 406, 408, 410 erzeugt eine Mehrzahl von Z Bits, die das abgetastete Analogsignal darstellen. Das System 400 empfängt ein Taktsignal (CK1) 414. Die System-Abtastrate Fs ist durch ein Multiplizieren der Frequenz des Taktsignals (CK1) 414 mit der Anzahl von Analog/Digital-Wandlern (X) des Abtastsystems 400 bestimmt. Zeitverzögerungselemente 416, 420, 424, 428, 432 führen eine Verzögerung des Taktsignals 414 zwischen den Takteingängen jedes der Analog/Digital-Wandler 402, 404, 406, 408, 410 durch. Das Zeitverzögerungselement T ist auf die Periodendauer der System-Abtastrate Fs eingestellt. Der erste Analog/Digital- Wandler 402 empfängt direkt das Taktsignal 414. Der zweite Analog/Digital-Wandler 404 empfängt das Taktsignal 414 um T verspätet. Der dritte Analog/Digital-Wandler 406 empfängt das Taktsignal 414 um 2*T verspätet. Der vierte Analog/Digital-Wandler 408 empfängt das Taktsignal um 3*T verspätet. Der fünfte Analog/Digital-Wandler 410 empfängt das Taktsignal 414 um 4*T verspätet.
Die Ausgangssignale der Analog/Digital-Wandler 402, 404, 406, 408, 410 werden jeweils von einem ersten Eingang eines Satzes von Analog/Digital-Wandler-Schaltern 434, 436, 438, 440, 442 empfangen. Das heißt, daß das Ausgangssignal des ersten Analog/Digital-Wandlers 402 von dem ersten Eingang des ersten Analog/Digital-Wandler-Schalters 434 empfangen wird, das Ausgangssignal des zweiten Analog/Digital- Wandlers 404 von dem ersten Eingang des zweiten Analog/Digital-Wandler-Schalters 436 empfangen wird, und das Ausgangssignal des dritten Analog/Digital-Wandlers 406 von dem ersten Eingang des dritten Analog/Digital-Wandler- Schalters 438 empfangen wird. Diese systematische Verbindungskonfiguration setzt sich für den Rest der Analog/Digital-Wandler 408, 410 fort.
Die Ausgangssignale der Analog/Digital-Wandler-Schalter 434, 436, 438, 440, 442 werden jeweils von einem Satz von D-Flip-Flop-Einheiten 444, 446, 448, 450, 452 empfangen. Jede D-Flip-Flop-Einheit 444, 446, 448, 450, 452 weist Z D- Flip-Flops auf und speichert Z Bits. Die D-Flip-Flop- Einheiten 444, 446, 448, 450, 452 können durch Latch- Einheiten ersetzt werden, wobei jede Latch-Einheit Z Latches aufweist und Z-Bits speichert. Das Ausgangssignal des ersten Analog/Digital-Wandler-Schalters 434 wird von der ersten D-Flip-Flop-Einheit 444 empfangen, das Ausgangssignal des zweiten Analog/Digital-Wandler-Schalters 436 wird von der zweiten D-Flip-Flop-Einheit 446 empfangen, und das Ausgangssignal des dritten Analog/Digital-Wandler- Schalters 438 wird von der dritten D-Flip-Flop-Einheit 448 empfangen. Diese systematische Verbindungskonfiguration ist für den Rest der Analog/Digital-Wandler 408, 410 gleich.
Die Ausgänge der D-Flip-Flop-Einheiten 444, 446, 448, 450, 452 sind sowohl mit dem Abtastsystemspeicher 455 als auch einem zweiten Eingang der Analog/Digital-Wandler-Schalter 436, 438, 440, 442 verbunden. Präziser ist der Ausgang der ersten D-Flip-Flop-Einheit 444 mit dem ersten Systemspeicher und dem zweiten Eingang des zweiten Analog/Digital- Wandler-Schalters 436 verbunden, der Ausgang der zweiten D- Flip-Flop-Einheit 446 ist mit dem Systemspeicher und dem zweiten Eingang des dritten Analog/Digital-Wandler- Schalters 438 verbunden, usw.
Ein Satz von Taktschaltern 454, 456, 458, 460, 462 sind konfiguriert, um das Signal zu bestimmen, das einen Takteingang der D-Flip-Flop-Einheiten 444, 446, 448, 460, 452 treibt. Die Taktschalter 454, 456, 458, 450, 462 empfangen das verzögerte Taktsignal, das dem Analog/Digital- Wandler entspricht, der jedem einzelnen Taktschalter zugeordnet ist, wobei die Taktschalter 454, 456, 458, 460, 462 das Signal empfangen, das den Takt der vorhergehenden D- Flip-Flop-Einheit treibt. Spezifischer empfängt der erste Taktschalter 454 das Taktsignal 414. Der zweite Taktschalter 456 empfängt das verzögerte Taktsignal 418, das den Takteingang des zweiten Analog/Digital-Wandlers 404 treibt, und der zweite Taktschalter 456 empfängt das Signal, das den Takteingang der ersten D-Flip-Flop-Einheit 444 treibt.
Der dritte Taktschalter 458 empfängt das verzögerte Taktsignal 422, das den Takteingang des dritten Analog/Digital- Wandlers 406 treibt, und der dritte Taktschalter 458 empfängt das Signal, das den Takteingang der zweiten D-Flip- Flop-Einheit 446 treibt. Diese systematische Verbindungskonfiguration ist für den Rest der Taktschalter 460, 462 gleich.
Die effektive System-Abtastrate wird auf Fs/N reduziert, indem lediglich jeder N-te Analog/Digital-Wandler aktiviert ist. Eine Steuerung 463 bestimmt, welche Analog/Digital- Wandler aktiviert sind. Die Abtastwerte der aktiven Analog/Digital-Wandler werden anfänglich in den Speicherelementen (die als D-Flip-Flops in Fig. 4 gezeigt sind), die an den aktiven Analog/Digital-Wandlern angebracht sind, gespeichert und nacheinander in die D-Flip-Flop-Einheiten von inaktiven Analog/Digital-Wandlern verschoben. Dies ermöglicht, daß die Anzahl von verwendbaren Speicherzellen in dem Systemspeicher 455 auf einem maximalen Wert bleibt und die Speicherfähigkeiten optimiert sind. Das Verschieben der Abtastwerte wird durch den Satz von D-Flip-Flop-Einheiten (DFF-Einheiten; DFF = D-flip-flop-units) 444, 446, 448, 450, 452 erreicht, die zwischen die Analog/Digital-Wandler 402, 404, 406, 408, 410 und dem Systemspeicher 455 plaziert sind. Einer der Analog/Digital-Wandler-Schalter ist mit dem D-Eingang von jeder DFF-Einheit 444, 446, 448, 450, 452 verbunden. Einer der Taktschalter ist mit dem Takteingang von jeder DFF-Einheit 444, 446, 448, 450, 452 verbunden. Wenn sich alle der Analog/Digital-Wandler-Schalter 434, 436, 438, 440, 442 und die Taktschalter 454, 456, 458, 460, 462 in der Position "A" befinden, arbeitet das Analog/Digital-Wandler-System 400 mit der maximalen Abtastrate. Für niedrigere Abtastraten werden die Analog/Digital- Wandler ausgeschaltet und die Schalter, die den inaktiven Analog/Digital-Wandlern zugeordnet sind, auf eine Position "B" eingestellt. Diese Konfiguration der DFF-Einheiten erzeugt ein Verschieberegister, bei dem die abgetasteten Daten der aktiven Analog/Digital-Wandler durch die DFF- Einheiten der inaktiven Analog/Digital-Wandler verschoben werden. Jede DFF-Einheit, die das Schieberegister bildet, nimmt Datenabtastwerte von der DFF-Einheit darunter an und übergibt den Abtastwert daraufhin der DFF-Einheit darüber. Bevor der letzte Abtastwert in dem Schieberegister herausgeschoben wird, wird der Inhalt aller der Schieberegisterausgaben parallel in einen Systemspeicher 455 geschrieben. Im Grunde genommen werden die Abtastwerte von den aktiven Analog/Digital-Wandlern temporär in den DFF-Einheiten der inaktiven Analog/Digital-Wandler gespeichert, was zu einer vollen Verwendung des Systemspeichers 455 führt, wenn die Systemabtastrate erniedrigt ist.
Ein Beispiel einer Überspringungs-Und-Verschiebungs- Dezimierung eines Faktors 4 ist durch die in Fig. 4 gezeigte Schaltereinstellung dargestellt. Für diese Konfiguration wird die System-Abtastrate Fs der Verschachtelungsfaktor (I) multipliziert mit der Frequenz eines Analog/Digital- Wandler-Takt-Signals (CK1) 414 geteilt durch den Dezimierungsfaktor N von 4 sein. Für jede Gruppe von vier Analog/Digital-Wandlern ist lediglich ein Analog/Digital- Wandler aktiv. Die anderen drei Analog/Digital-Wandler sind ausgeschaltet. Für dieses Beispiel ist der erste Analog/Digital-Wandler 402 aktiv, während die nächsten drei Analog/Digital-Wandler 404, 406, 408 ausgeschaltet sind. Der Analog/Digital-Wandler-Schalter 434, der dem aktiven ersten Analog/Digital-Wandler 402 zugeordnet ist, ist in einer Position A eingestellt. Die anderen drei Analog/Digital-Wandler-Schalter 436, 438, 440, die den nichtaktiven Analog/Digital-Wandlern 404, 406, 408 zugeordnet sind, sind in einer Position B eingestellt. Der Taktschalter 454, der dem aktiven ersten Analog/Digital-Wandler 402 zugeordnet ist, ist auch in einer Position A eingestellt. Die anderen drei Taktschalter 456, 458, 460, die den inaktiven Analog/Digital-Wandlern zugeordnet sind, sind in einer Position B eingestellt. Bei jeder positiven Flanke des Taktsignals 414 erzeugt der aktive Analog/Digital-Wandler 402 einen neuen Abtastwert. Jede nachfolgende positive Flanke des Taktsignals 414 bewirkt, daß die DFF-Einheiten den Abtastwert, der durch den einen der DFF-Einheiten gehalten wird, zu der nächsten DFF-Einheit verschieben. Bei jeder vierten Flanke des Taktsignals 414 werden die Daten in dem wirksamen Schieberegister, das die DFF-Einheiten aufweist, in einen Speicher geschrieben. Diese gleiche Konfiguration und Prozeß tritt bei allen anderen Gruppen von vier Analog/Digital-Wandlern auf.
Fig. 5 zeigt ein Zeitverlaufsdiagramm der Zustände (Ausgangssignale) der DFF-Einheiten, die der ersten Gruppe von vier Analog/Digital-Wandlern zugeordnet sind. Ein Signalverlauf 5a zeigt das Speichertaktsignal, bei dem Schreibvorgänge in den Systemspeicher bei der ansteigenden Flanke des Speichertaktsignals durchgeführt werden. Ein Signalverlauf 5b zeigt das Systemtaktsignal. Ein Signalverlauf 5c zeigt, daß bei dem Start einer Abtastperiodendauer der erste Analog/Digital-Wandler 402 bei der ansteigenden Flanke des Systemtaktsignals einen Abtastwert ausgibt. Der erste Abtastwert ist bei dem Zeitverlaufsdiagramm als S1 gekennzeichnet. Ein Kurvenverlauf 5D zeigt, daß bei der nächsten Systemtaktflanke der Abtastwert S1 in die erste DFF-Einheit 444 geladen wird. Gleichzeitig wird der zweite Abtastwert S2 durch den ersten Analog/Digital-Wandler 402 erzeugt. Ein Kurvenverlauf 5E zeigt, daß bei der nächsten Systemtaktflanke der Abtastwert S1 in die zweite DFF- Einheit 446 getaktet wird. Gleichzeitig wird der Abtastwert S2 in die erste DFF-Einheit 444 geladen und der dritte Abtastwert S3 durch den ersten Analog/Digital-Wandler 402 erzeugt. Ein Kurvenverlauf 5F zeigt, daß bei dem nächsten Taktzyklus der Abtastwert S1 in die dritte DFF-Einheit 448 geladen wird. Gleichzeitig wird der Abtastwert S2 in die zweite DFF-Einheit 446 geladen, der Abtastwert S3 in die erste DFF-Einheit 444 geladen, und der Abtastwert S4 durch den ersten Analog/Digital-Wandler 402 erzeugt. Ein Kurvenverlauf 5 G zeigt, daß bei dem nächsten Taktzyklus der Abtastwert S1 in die vierte DFF-Einheit 450 geladen wird. Gleichzeitig wird der Abtastwert S2 in die dritte DFF- Einheit 448 geladen, der Abtastwert S3 in die zweite DFF- Einheit 446 geladen, und der Abtastwert S4 in die erste DFF-Einheit 444 geladen, und der Abtastwert S5 durch den ersten Analog/Digital-Wandler 402 erzeugt. Zu diesem Zeitpunkt sind alle vier DFF-Einheiten der Gruppe mit gültigen Abtastdaten geladen. Die gültigen Abtastdaten, die in die DFF-Einheiten geladen sind, werden bei der aufsteigenden Flanke des Speichertaktsignals in den Systemspeicher geschrieben.
Bekannte Verschachtelungssysteme führen bei jedem Taktzyklus einen Speicherschreibvorgang durch. Bei dem vorliegenden System ist jedoch die Anzahl von Speicherschreibvorgängen proportional zu dem Betrag einer gewünschten Dezimierung reduziert. Bei diesem Beispiel ist die Dezimierung auf 4 eingestellt. Folglich treten die Schreibvorgänge in einen Speicher bei jedem vierten Taktzyklus auf, wobei die Anzahl von Schreibvorgängen durch einen Faktor 4 reduziert ist.
Das Ergebnis ist derart, daß der Leistungsverbrauch aufgrund von Speicherschreibvorgängen um 75% reduziert ist. In dem allgemeinen Fall wird eine SSD für alle Pegel einer Dezimierung N funktionieren, die geringer als der Verschachtelungsfaktor X sind, wenn X/N eine ganze Zahl ist. Wenn N geringer oder gleich X ist und X/N eine ganze Zahl ist, sind für einen Satz von X Analog/Digital-Wandlern die aktiven Analog/Digital-Wandler des Satzes durch die folgenden Formeln gegeben:
Aj = [(j-1)*N]+1 wobei j = 1...(X/N) und Aj die aktiven Analog/Digital-Wandler kennzeichnet. Alle anderen Analog/Digital-Wandler des Satzes werden inaktiv sein. Wenn beispielsweise der Verschachtelungsfaktor · 32 beträgt (es existieren 32 Analog/Digital-Wandler in dem System) und der Dezimierungsfaktor N 4 beträgt (es sind lediglich i der Datenabtastwerte erwünscht), werden die aktiven Analog/Digital-Wandler folglich:
Aj = 1, 5, 9, 13, 17, 21, 25, 29 sein.
Diese stellen die aktiven Analog/Digital-Wandler dar, während der Rest des Satzes von 32 Analog/Digital-Wandlern inaktiv sein wird.
Bei einem weiteren Ausführungsbeispiel dieser Erfindung kann der Dezimierungsfaktor N größer als der Verschachtelungsfaktor X sein. Wie es in Fig. 6 gezeigt ist, muß für N größer als X ein voreinstellbarer Teiler 610 vor den Taktschalter 611 eingebracht werden, der den Takteingang 612 der DFF-Einheit 614 steuert, der dem aktiven Analog/Digital-Wandler 616 entspricht. Jeder Analog/Digital- Wandler des Zeit-verschachtelten Analog/Digital-Wandler- Systems gemäß diesem Ausführungsbeispiel wird im allgemeinen einen zugeordneten voreinstellbaren Teiler aufweisen.
Jeder voreinstellbare Teiler 610 des Abtastsystems muß sowohl mit einem vorbestimmten Anfangszustand (S) als auch einem Teilungsverhältnis (R) voreingestellt sein. Beide dieser Variablen werden für einen gegebenen Dezimierungsfaktor und Verschachtelungsfaktor lediglich einmal eingestellt, und können durch einen externen Mikroprozessor programmiert werden. S und R sind feste ganze Zahlen für einen gegebenen Dezimierungsfaktor N.
Die SSD wird für N > X funktionieren, wenn die folgenden zwei Gleichungen erfüllt werden können, wobei alle der Variablen ganze Zahlen sind:
X = Q*E
N = Q*R
wobei X der Verschachtelungsfaktor, N der Dezimierungsfaktor, Q eine ganze Zahl, R das Teilungsverhältnis des voreinstellbaren Teilers, der den aktiven Analog/Digital- Wandlern zugeordnet ist, und E die Anzahl der X Analog/Digital-Wandler ist, die aktiv sind.
Die aktiven Analog/Digital-Wandler (Aj) und die Anfangszustände (Sj) der Teiler, die den aktiven Analog/Digital- Wandlern zugeordnet sind, sind durch folgenden Gleichungen gegeben:
Aj = [(j-1)*N mod X]+l, wobei j = 1....E
Sj = (R-1) - [(j-1)*N div X], wobei j-1....E.
Für diese Gleichungen ist 'x mod y' als der Ganze-Zahl-Rest des Ergebnisses definiert, wenn x durch y geteilt wird, und 'x div y' der Ganze-Zahl-Quotient des Ergebnisses, wenn x durch y geteilt wird.
Gleichartig zu dem Fall, bei dem N < = X ist, befinden sich die Schalter, die den aktiven Analog/Digital-Wandlern zugeordnet sind, in der Position A, während die Schalter, die den inaktiven Analog/Digital-Wandlern zugeordnet sind, in der Position B eingestellt sind.
Jeder Teiler weist R Zustände (S = O...R-1) auf. Bei jeder positiven Taktflanke inkrementiert der Teilerzustand (S) um 1. Der Teilerausgang liegt für S < R div 2 auf einem hohen Wert, und für alle anderen Zustände auf einem niedrigen Wert. Bei dem Beginn einer Signalerfassung sind alle aktiven Teiler auf ihre jeweiligen Zustände Sj eingestellt, während das Taktsignal auf einem niedrigen Wert liegt (bevor die erste positive Taktflanke auftritt). Fig. 7 zeigt das Zeitverlaufsdiagramm eines Taktsignals und den Ausgabesignalverlauf eines voreinstellbaren Teilers.
Als ein Beispiel sei ein Verschachtelungs-Analog/Digital- Wandler-System mit einem Verschachtelungsfaktor X von 24 angenommen, bei dem es erwünscht ist, das Abtasten um 160 zu dezimieren. Die vorhergehend gegebenen Gleichungen für eine Dezimierung mit N größer als X müssen zuerst erfüllt sein.
24 = Q*E
160 = Q*R
wobei Q eine ganze Zahl, R das Teilungsverhältnis der voreinstellbaren Teiler, die den aktiven Analog/Digital- Wandlern zugeordnet sind, und E die Anzahl von 24 Analog/Digital-Wandlern ist, die aktiv sind. Ein Auswählen von Q = 8 ergibt das Ergebnis von E = 3 und R = 20. Mit diesen Zahlen können die zu aktivierenden Analog/Digital-Wandler und die voreingestellten Zustände der voreinstellbaren Teiler bestimmt werden. Die vorhergehend gegebenen Gleichungen:
Aj = [(j-1)*N mod X]+1, wobei j = 1....E
Sj = (R-1) - [(j-1)*N div X], wobei j-1....E.
ergeben aktivierte Analog/Digital-Wandler von A1 = 1, A2 = 17, A3 = 9 und Teiler-Voreinstell-Werte von S1 = 19, S2 = 13, S3 = 6. Diese Ergebnisse zeigen an, daß lediglich die Analog/Digital-Wandler 1, 17 und 9 aktiviert werden sollten, um bei einem Verschachtelungssystem von 24 Analog/Digital- Wandlern eine ordnungsgemäße Dezimierung um 160 durchzuführen. Diese Ergebnisse zeigen ferner an, daß die Taktsignale der DFF-Einheiten, die diesen aktivierten Analog/Digital- Wandlern zugeordnet sind, durch das entsprechend verzögerte Analog/Digital-Wandler-Abtast-Taktsignal geteilt durch 20 getrieben werden sollte. Ferner sollte der Teiler, der der DFF-Einheit mit der Zahl 1 zugeordnet ist, auf 19 voreingestellt sein, während der Teiler, der der DFF-Einheit mit der Zahl 17 zugeordnet ist auf 13 voreingestellt sein sollte, und der Teiler, der der DFF-Einheit mit der Zahl 9 zugeordnet ist, auf 6 voreingestellt sein sollte. Die voreingestellten Bestimmungen müssen für einen gegebenen Wert einer Dezimierung lediglich einmal eingestellt werden. Die Fig. 8 zeigen die Analog/Digital-Wandler-Abtast-Taktsignale und die Teiler-Ausgangs-Signalverläufe für dieses Beispiel.
Obwohl spezifische Ausführungsbeispiele der Erfindung beschrieben und dargestellt wurden, ist die Erfindung nicht auf die spezifischen Ausführungen oder Anordnungen von Teilen, die derart beschrieben und dargestellt sind, begrenzt. Die Erfindung ist lediglich gemäß der Ansprüche begrenzt.

Claims

1. Ein Hochgeschwindigkeits-Analog/Digital-Wandler-Dezimierungs-Und-Speicher-System mit folgenden Merkmalen:

einer Mehrzahl von X Analog/Digital-Wandlern [402, 404, 406, 408, 410], die ein analoges Signal [412] empfangen, wobei ein j-ter der Analog/Digital-Wandler [402, 404, 406, 408, 410] ansprechend auf ein Abtasttaktsignal [414], das eine Periodendauer T aufweist und zeitlich um (j*(T/X)) verzögert ist, einen digitalen Abtastwert des analogen Signals [412] erzeugt; und

einer Einrichtung zum Empfangen eines benutzerdefinierten Dezimierungsfaktors N;

dadurch gekennzeichnet, daß der Wandler ferner folgende Merkmale aufweist:

eine Einrichtung zum Aktivieren von zumindest einem der X Analog/Digital-Wandler [402, 404, 406, 408, 410] als eine Funktion des Dezimierungsfaktors N;

eine Mehrzahl von X Speicherelementen, die Ausgangssignale aufweisen, wobei das j-te Speicherelement den digitalen Abtastwert von dem j-ten Analog/Digital-Wandler empfängt, wenn der j-te Analog/Digital-Wandler aktiv ist, und das Ausgangssignal von dem (j-1)-ten Speicherelement empfängt, wenn der j-te Analog/Digital-Wandler nicht aktiv ist;

ein Array von Speicherzellen [455], die die Ausgangssignale von den Speicherelementen empfangen; und

eine Einrichtung zum Schreiben der Ausgangssignale der Speicherelemente in das Array von Speicherzellen [455], wenn alle Speicherelemente nach beliebigen vorhergehenden Speicherschreibvorgängen mit digitalen Abtastwerten geladen wurden, wobei die Datenabtastwerte, die in die Speicherzellen geschrieben sind, das analoge Signal darstellen, das mit einer Rate von (1/N)*(X/T) abgetastet wird.

2. Das Hochgeschwindigkeits-Analog/Digital-wandler-Dezimierungs-Und-Speicher-System gemäß Anspruch 1, bei dem, wenn der Dezimierungsfaktor N < = X ist, und X/N eine ganze Zahl ist;

die Einrichtung zum Aktivieren von zumindest einem der X Analog/Digital-Wandlern [402, 404, 406, 408, 410] den j-ten Analog/Digital-Wandler aktiviert, wenn j = [(k-1)*N]+1 ist, wobei k eine ganze Zahl ist, die von 1 bis X/N variiert; und

der digitale Abtastwert von dem j-ten Analog/Digital- Wandler ansprechend auf das Abtasttaktsignal [414], das zeitlich um (j*(T/X)) verzögert ist, in das j-te Speicherelement geladen wird, wenn der j-te Analog/Digital-Wandler aktiviert ist, und der digitale Abtastwert von dem (j-1)-ten Speicherelement ansprechend auf ein Taktsignal von dem (j-1)-ten Speicherelement in das j-te Speicherelement geladen wird, wenn der j-te Analog/Digital-Wandler nicht aktiviert ist.

3. Das Hochgeschwindigkeits-Analog/Digital-Wandler-Dezimierungs-Und-Speicher-System gemäß Anspruch 1, bei dem jedes Speicherelement eine Mehrzahl von D-Flip-Flop- Einheiten [444, 446, 448, 450, 452] aufweist.

4. Das Hochgeschwindigkeits-Analog/Digital-Wandler-Dezimierungs-Und-Speicher-System gemäß Anspruch 1 bei dem jedes Speicherelement eine Mehrzahl von Latch- Einheiten aufweist.

5. Das Hochgeschwindigkeits-Analog/Digital-Wandler-Dezimierungs-Und-Speicher-System gemäß Anspruch 1, das ferner eine Mehrzahl von voreinstellbaren Teilern, die Ausgangssignale aufweisen, aufweist, wobei der j-te voreinstellbare Teiler auf eine Einstellung von S initialisiert ist und das Abtasttaktsignal, das zeitlich um (J*(T/X)) verzögert ist, empfängt und um einen Faktor R teilt, wobei:

wenn N < = X ist, R = 1 ist, und wenn N > X ist, R so ausgewählt ist, daß

(R*X)/N eine ganze Zahl ist,

die Einrichtung zum Aktivieren von zumindest einem der X Analog/Digital-Wandler [402, 404, 406, 408, 410] eine Einrichtung zum Aktivieren des jten Analog/Digital-Wandlers aufweist, wenn j = [(k- 1)*N mod X]+1 ist, wobei k = 1 bis ((R*X)/N) ist, und

der digitale Abtastwert von dem j-ten Analog/Digital-Wandler ansprechend auf das Ausgangssignal des j-ten voreinstellbaren Teilers in das j-te Speicherelement getaktet wird, wenn der j-te Analog/Digital-Wandler aktiviert ist, und der digitale Abtastwert von dem (j-1)-ten Speicherelement ansprechend auf ein Taktsignal des (j-1)-ten Speicherelements in das j-te Speicherelement getaktet wird, wenn der j-te Analog/Digital-Wandler nicht aktiv ist.

6. Das Hochgeschwindigkeits-Analog/Digital-Wandler-Dezimierungs-Und-Speicher-System gemäß Anspruch 5, das ferner eine Einrichtung aufweist, die lediglich wirksam ist, wenn N > X ist, um den j-ten voreingestellten Teiler auf eine Einstellung S = (R-1)-[k-1]*N div X] zu initialisieren, wenn j = [(k-1)*N mod X]+1 ist, wobei k = 1 bis ((R*X)/N) ist.

7. Ein Verfahren zum Digitalisieren, Dezimieren um einen Benutzer-definierten Dezimierungsfaktor N und Speichern digitaler Abtastwerte eines analogen Signals, wobei das Verfahren folgende Schritte aufweist:

a. Erzeugen digitaler Abtastwerte durch ein Abtasten des analogen Signals mit einer Mehrzahl von X Analog/Digital-Wandlern [402, 404, 406, 408, 410], bei dem zumindest einer der Analog/Digital- Wandler [402, 404, 406, 408, 410] abhängig von einer Funktion von N aktiv eingestellt ist, und bei dem der j-te Analog/Digital-Wandler durch ein Abtastsignal einer Periodendauer T, das zeitlich durch (j*(T/X)) verzögert ist, getaktet wird;

b. Takten der digitalen Abtastwerte in eine Mehrzahl von X Speicherelementen, wobei ein j-tes Speicherelement dem j-ten Analog/Digital-Wandler entspricht, und das j-te Speicherelement den digitalen Abtastwert, der durch den j-ten Analog/Digital-Wandler erzeugt wird, empfängt, wenn der j-te Analog/Digital-Wandler aktiv ist, und das j-te Speicherelement ein Ausgangssignal von dem (j-1)-ten Speicherelement empfängt, wenn der j-te Analog/Digital-Wandler nicht aktiv ist; und

c. Schreiben der in den X Speicherelementen gespeicherten digitalen Abtastwerte in einen Systemspeicher, wenn ein digitaler Abtastwert in alle der Speicherelemente nach beliebigen vorhergehenden Speicherschreibvorgängen getaktet wurde, wobei die in die Speicherzellen geschriebenen Datenabtastwerte das analoge Signal, das bei einer Rate von (1/N)*(X/T) abgetastet wird, darstellen.

8. Das Verfahren zum Digitalisieren, Dezimieren und Speichern von digitalen Abtastwerten eines analogen Hochgeschwindigkeits-Signalverlaufs gemäß Anspruch 7, bei dem N < = X ist, X/N eine ganze Zahl ist, und zumindest einer der Analog/Digital-Wandler [402, 404, 406, 408, 410] in dem Schritt a durch ein Einschalten des j-ten Analog/Digital-Wandlers aktiv eingestellt wird, wenn j = [(k-1)*N]+1 ist, wobei k eine ganze Zahl ist, die von 1 bis X/N variiert.

9. Das Verfahren zum Digitalisieren, Dezimieren und Speichern von digitalen Abtastwerten eines analogen Hochgeschwindigkeits-Signalverlaufs gemäß Anspruch 7, bei dem

die digitalen Abtastwerte von den aktiven j-ten Analog/Digital-Wandlern [402, 404, 406, 408, 410] durch einen j-ten voreinstellbaren Teiler, der eine voreinstellbare Anfangseinstellung von S und ein Teilungsverhältnis von R aufweist, in das j-te Speicherelement getaktet werden, und der voreinstellbare Teiler das Abtastsignal, das zeitlich um (j*(T/X)) verzögert ist, empfängt; und wobei

wenn N < = X ist, R gleich 1 ist und

wenn N > X ist, R so ausgewählt ist, daß ((R*X)/N) eine ganze Zahl ist und zumindest einer der Analog/Digital-Wandler [402, 404, 406, 408, 410] in dem Schritt a durch ein Einschalten des j-ten Analog/Digital-Wandlers aktiv eingestellt wird, wenn j = [(K-1)*N mod X]+1 ist, wobei k = 1 bis ((R*X)/N) ist.

10. Das Verfahren zum Digitalisieren, Dezimieren und Speichern von digitalen Abtastwerten eines analogen Hochgeschwindigkeits-Signalverlaufs gemäß Anspruch 9, bei dem die Anfangseinstellung S des j-ten voreinstellbaren Zählers (R-1)-[(k-1)*N div X] ist, wenn j = [(k-1)*N mod X]+1 ist, wobei k = 1 bis ((R*X)/N) ist.