DE19917320C2

DE19917320C2 - Taktgenerator für ein Halbleiter-Prüfsystem

Info

Publication number: DE19917320C2
Application number: DE19917320A
Authority: DE
Inventors: Katsumi Ochiai; Toshiaki Misono
Original assignee: Advantest Corp
Current assignee: Advantest Corp
Priority date: 1998-04-17
Filing date: 1999-04-16
Publication date: 2003-03-20
Anticipated expiration: 2019-04-17
Also published as: KR100326131B1; DE19917320A1; JPH11304888A; US6058057A; TW429322B; KR19990083175A

Description

Diese Erfindung betrifft einen Taktgenerator, der in ei nem Halbleiter-Prüfsystem zu verwenden ist, und insbesondere einen Taktgenerator für ein Halbleiter-Prüfsystem, der eine Verschachtelungsarchitektur aufweist, wodurch die Genauigkeit der Zeitsteuerung beim Erzeugen von Impulssignalen mit vorgegebenen Verzögerungszeiten unter Verwendung einer sich darin befindenden veränderlichen Verzögerungsschaltung ver bessert werden kann.

Beim Prüfen von Halbleitervorrichtungen, wie ICs und LSIs durch ein Halbleiter-Prüfsystem, wie eine IC-Prüfvorrichtung, werden einer zu prüfenden Halbleiter-IC-Vorrichtung Prüf signale zugeführt, die zu vorgegebenen Prüfzeitpunkten von einem Halbleiter-Prüfsystem an seinen geeigneten Anschluß stiften erzeugt werden. Das Prüfsystem empfängt in Reaktion auf die Prüfsignale erzeugte Ausgangssignale von der geprüf ten IC-Vorrichtung. Die Ausgangssignale werden durch Markie rungs- bzw. Freigabesignale mit vorgegebenen Zeitsteuerungen markiert bzw. freigegeben, d. h. abgetastet, und mit erwarte ten Daten verglichen, um zu bestimmen, ob die IC-Vorrichtung richtig arbeitet.

Die Zeitsteuerungen der Prüfsignale und der Freigabe signale sind beispielsweise bezüglich einer Prüfrate oder ei nes Prüfzyklus des Halbleiter-Prüfsystems festgelegt. Bei ei nem solchen Halbleiter-Prüfsystem wird die geprüfte Halblei tervorrichtung (DUT) geprüft, indem zyklische Anschlußstift- Mustervektoren mit einer programmierten Datenrate (einem pro grammierten Prüfzyklus) mit Zeitsteuerungsflanken einem For matierer zugeführt werden, um die gewünschten Wellenformen der Prüfsignale und der Markierungssignale zu erzeugen.

Im allgemeinen werden die verschiedenen Zeitsteuerungen der Prüfzyklen, Prüfsignale und Markierungssignale auf der Grundlage eines Taktsignals, wie eines Bezugstakts oder eines Systemtakts, erzeugt. Der Bezugstakt wird durch einen Oszil lator hoher Stabilität, beispielsweise einen in der IC-Prüf vorrichtung bereitgestellten Kristalloszillator, erzeugt. Wenn die erforderliche zeitliche Auflösung in einem Prüf system der höchsten Taktrate (dem kürzesten Taktzyklus) des Bezugstaktoszillators gleicht oder ein ganzzahliges Vielfa ches davon ist, können verschiedene Zeitsignale durch ein faches Teilen des Bezugstakts mit einem Zähler oder einem Teiler erzeugt werden.

Halbleiter-Prüfsysteme müssen jedoch gewöhnlich eine zeitliche Auflösung haben, die höher ist als die höchste Taktrate, also die kürzeste Zeitperiode, des Bezugstakts (Systemtakts). Wenn ein bei einer IC-Prüfvorrichtung verwen deter Bezugstakt beispielsweise 10 ns (Nanosekunden) beträgt, wenn die IC-Prüfvorrichtung jedoch eine zeitliche Auflösung von 0,3 ns oder darüber benötigt, ist es nicht möglich, diese zeitliche Auflösung durch einfaches Anwenden oder Teilen des Bezugstakts zu erreichen. Demgemäß weist ein Taktgenerator zum Erzeugen hochaufgelöster Zeitsignale eine feine veränder liche Verzögerungsschaltung auf, die in Reaktion auf diese zugeführten Zeitdaten in der Lage ist, eine Verzögerungszeit zu erzeugen, die kürzer ist als eine Zeitdauer eines Takt zyklus.

Um überdies Zeitsignale mit einer hochfrequenten Wieder holungsrate zu erzeugen, ohne sehr schnelle Schaltungsbe standteile zu verwenden, kann ein Taktgenerator eine Ver schachtelungsarchitektur aufweisen. Bei einem auf einer Ver schachtelung beruhenden Taktgenerator sind mehrere Takter zeugungsschaltungen parallel angeordnet. Die Ausgangssignale dieser Takterzeugungsschaltungen werden kombiniert, um Si gnale seriell zu erzeugen, so daß die sich ergebenden Zeitsi gnale eine hohe Wiederholungsrate aufweisen, wenngleich ein Zeitsignal in jeder der Parallelschaltungen eine relativ ge ringe Frequenz aufweist.

Das herkömmliche Halbleiter-Prüfsystem mit einem solchen auf einer Verschachtelung beruhenden Taktgenerator mit fein veränderlichen Verzögerungsschaltungen wird mit Bezug auf die Fig. 5-7 beschrieben. Fig. 5a ist ein schematisches Dia gramm zur Darstellung einer Grundanordnung des herkömmlichen Halbleiter-Prüfsystems, und in Fig. 5b sind Wellenformen zum Erzeugen eines einer geprüften Vorrichtung (DUT) zuzuführen den Prüfsignals dargestellt.

Bei dem Beispiel aus Fig. 5a umfaßt das Halbleiter-Prüf system einen Mustergenerator 12, einen Setzimpulsgenerator 14 mit einem Zeitdatengenerator TGD_S und einer veränderlichen Verzögerungsschaltung 29, einen Rücksetzimpulsgenerator 15 mit einem Zeitdatengenerator TGD_R und einer veränderlichen Verzögerungsschaltung 39, einen Flipflop 70, der typischer weise ein Setz-Rücksetz-Flipflop ist, sowie einen Treiber 18. Bei der vorhergehenden Einrichtung führt der Ausgang des Treibers 18 einem Anschlußstift einer zu prüfenden Vorrich tung (DUT) 20 ein Prüfsignal zu (siehe hierzu auch DE-A-195 34 735).

Wie auf dem Fachgebiet bekannt ist, weist ein hochent wickeltes Halbleiter-Prüfsystem eine anschlußstiftweise Ar chitektur auf, bei der Prüfsignale mit den gewünschten Zeitsteuerungen von jedem Prüfstift (Prüfkanal) unabhängig von den anderen Prüfstiften erzeugt werden können. Mit ande ren Worten weist jeder der Prüfstifte den Mustergenerator 12, den Setzimpulsgenerator 14, den Rücksetzimpulsgenerator 15, den Flipflop 70 und den Treiber 18 auf. Die Anzahl der Prüf stifte muß für die Anzahl der Anschlußstifte der voraussicht lich zu prüfenden Vorrichtungen, die einige Hundert bis eini ge Tausend betragen kann, ausreichen. Für eine einfache Er klärung wird bei der vorliegenden Erfindung nur einer dieser Prüfstifte beschrieben, wenngleich es beim wirklichen Prüf system viele Prüfstifte gibt.

Beim Beispiel aus Fig. 5a erzeugt der Mustergenerator 12 Prüfmustersignale mit einer Wellenform, die dem Setzimpulsgenerator 14 und dem Rücksetzimpulsgenerator 15 zugeführt werden. Der Mustergenerator 12 liefert auch dem Setzimpuls generator 14 und dem Rücksetzimpulsgenerator 15 Zeitinforma tionen, wie mit Bezug auf Fig. 6 beschrieben wird. Der Setz impulsgenerator 14 und der Rücksetzimpulsgenerator 15 weisen einen identischen Aufbau auf. Wie in Fig. 5b dargestellt ist, gibt der Setzimpulsgenerator 14 ein Setzimpulssignal SP10 mit einer vorgegebenen Verzögerungszeit aus, wenn er das Prüf mustersignal vom Mustergenerator 12 empfängt. In ähnlicher Weise gibt der Rücksetzimpulsgenerator 15 ein Rücksetzimpuls signal RP11 mit einer vorgegebenen Verzögerungszeit aus. Nach dem Empfang des Setzimpulses und des Rücksetzimpulses, die oben erwähnt wurden, erzeugt der Flipflop 70 eine Prüfwelle W1, die über den Treiber 18 an die DUT 20 anzulegen ist.

Die genauere Konfiguration des Setzimpulsgenerators 14 wird mit Bezug auf Fig. 6 erklärt. Wie oben erwähnt wurde, weist der Rücksetzimpulsgenerator 15 im wesentlichen die gleiche Konfiguration auf wie der Setzimpulsgenerator 14. Hierbei beträgt die Anzahl der Phasen L in der Verschachte lungsarchitektur vier, was bedeutet, daß vier Zeitsignale parallel verarbeitet und miteinander kombiniert werden, um ein serielles Zeitsignal zu bilden. Abhängig von der ge wünschten Prüfgeschwindigkeit kann die Verschachtelungsarchi tektur so konfiguriert sein, daß sie eine andere Anzahl von Phasen, wie zwei, acht oder mehr, aufweist (s. a. DE-A-44 36 494).

Weil die Anzahl der Phasen bei dem Beispiel aus Fig. 6 L = 4 ist, können schnelle Prüfsignale mit einer Frequenz, die viermal so hoch ist wie diejenige der in jeder der Paral lelschaltungen verarbeiteten Signale, erzeugt werden. Wenn die maximale Prüffrequenz (Prüfrate) beispielsweise 500 MHz ist, kann die Frequenz 125 MHz, also ein Viertel der maxima len Frequenz, von den Parallelschaltungen behandelt werden. Demgemäß können Niederfrequenzschaltungen ein Hochfrequenz signal erzeugen, wenngleich die Anzahl der Schaltungsbestand teile erhöht sein muß.

In Fig. 6 weist der Setzimpulsgenerator 14 Zeitimpuls generatoren (1)-(4) auf. Die Ausgänge der Zeitimpulsgenera toren (1)-(4) sind an eine ODER-Schaltung 27 angeschlossen, wo sie kombiniert werden, um ein serielles Signal (einen Setzimpuls SP10) zu erzeugen, der dem Setzanschluß des Flipflops 70 zugeführt wird. Jeder der Zeitimpulsgeneratoren (1)-(4) weist einen Zeitdatengenerator TGD, einen Impuls geber 28 und eine veränderliche Verzögerungsschaltung 29 auf. Der Mustergenerator PG1-PG4 erzeugt u. a. Zeitinformationen auf der Grundlage eines Prüfprogramms, um der geprüften Vor richtung zuzuführende Prüfwellen zu erzeugen. Die Mustergene ratoren PG1-PG4 können auch eine Verschachtelungsanordnung aufweisen, so daß jeder Mustergenerator PG dem entsprechenden Zeitdatengenerator TGD in Reaktion auf einen Prüftakt T_clk1 die Setzimpuls-Zeitinformationen zuführt.

Der Zeitdatengenerator TGD1 erzeugt im Zeitimpulsgenera tor (1) nach Empfang der Setzimpuls-Zeitinformationen vom Mu stergenerator PG1 ein Grob-Setzsignal G1, das um ein ganz zahliges Vielfaches des Prüftakts T_clk1 gegenüber dem vorher gehenden Setzsignal verzögert sein kann. Die Wiederholungs rate des Grob-Setzsignals G1 legt eine Prüfrate des aktuellen Prüfzyklus im Prüfsystem fest. Der Zeitdatengenerator TGD er zeugt auch hochaufgelöste Verzögerungsdaten HR1 mit einer Bitbreite von M. Die Größe der Bitbreite von M hängt von der Verzögerungsgenauigkeit des Prüfsystems ab und ist beispiels weise für 10 Bits konfiguriert.

Nach dem Empfang des Grob-Setzsignals G1 vom Zeitdaten generator TGD1 gibt der Impulsgeber 28 ein Impulssignal P1 synchron mit dem Signal G1 mit einer vorgegebenen Impuls breite aus. Das Impulssignal P1 wird der veränderlichen Ver zögerungsschaltung 29 ₁ zugeführt, worin eine hochaufgelöste Verzögerungszeit, die kürzer ist als der Prüftaktzyklus, hin zugefügt wird.

Wie in Fig. 7a dargestellt ist, ist eine Grundform der veränderlichen Verzögerungsschaltung 29 eine fein veränderli che Verzögerungsschaltung 38 vom analogen Typ. Die maximale Verzögerungszeit von dieser ist beispielsweise eine Zyklus länge des Prüftakts T_clk1, wie beispielsweise 8 ns (Nanosekun den). Eine solche veränderliche Verzögerungsschaltung besteht typischerweise aus einer großen Anzahl von in Reihe ge schalteten Halbleiterbauteilen, wie CMOS-Gattern, deren Signalausbreitungsverzögerungen durch Ändern der zugeführten Spannungen geregelt werden. Eine solche veränderliche Verzö gerungsschaltung ist auf dem Fachgebiet wohlbekannt und wird häufig in einem Halbleiter-Prüfsystem verwendet, um Zeitsi gnale mit hoher Auflösung zu erzeugen.

Nach dem Empfang der hochaufgelösten Verzögerungsdaten HR1 vom Zeitdatengenerator TGD1 fügt die veränderliche Verzö gerungsschaltung 29 ₁ dem Impulssignal P1 eine durch die Daten HR1 festgelegte hochaufgelöste Verzögerungszeit hinzu. Die zeitliche Auflösung der veränderlichen Verzögerungsschaltung 29 ₁ liegt beispielsweise im Bereich von einigen zehn Pikose kunden. Demgemäß wird von der veränderlichen Verzögerungs schaltung 29 ₁ ein Setzimpulssignal SP1 mit einer hochaufgelö sten Verzögerungszeit erzeugt und dem Eingang der ODER-Schal tung 27 zugeführt. Dieses Setzimpulssignal SP1 legt eine an steigende Flanke des Prüfsignals W1 für die DUT 20 fest.

In ähnlicher Weise führen die Zeitimpulsgeneratoren (2), (3) und (4) der ODER-Schaltung 27 jeweils Setzimpulssignale SP2, SP3 und SP4 zu. Demgemäß empfängt das ODER-Gatter 27 vier Impulssignale parallel und gibt das Setzimpulssignal SP10 aus, das eine logische Summe der vier Impulssignale ist. Mit anderen Worten arbeitet der Setzimpulsgenerator 14 paral lel zu einem seriellen Wandler.

Der Flipflop 70 ist ein Setz-Rücksetz-Flipflop in der Art eines RS-Flipflops. Der Flipflop 70 empfängt das Setzimpuls signal SP10 vom Setzimpulsgenerator 14 am Setzanschluß, wo durch der Ausgang auf einen hohen Pegel gesetzt wird. In ähn licher Weise empfängt der Flipflop 70 das Rücksetzimpuls signal RP11 am Rücksetzanschluß vom Rücksetzimpulsgenerator 15, wodurch der Ausgang auf einen niedrigen Pegel gelegt wird. Dementsprechend erzeugt der Flipflop 70 die Prüfwelle W1 mit einer durch das Setzimpulssignal festgelegten anstei genden Flanke und einer durch das Rücksetzimpulssignal fest gelegten abfallenden Flanke. Die Prüfwelle W1 wird der DUT 20 durch den Treiber 18 zugeführt.

Bei der herkömmlichen Technik weist der oben beschriebene Taktgenerator einen Nachteil hinsichtlich der Genauigkeit der Zeitsteuerung auf, wenn die Prüfwelle W1 erzeugt wird. Das Problem der Genauigkeit der Zeitsteuerung tritt bei der pa rallelen Anordnung der veränderlichen Verzögerungsschaltungen 29 ₁-29 ₄ auf. Wie zuvor ist die veränderliche Verzöge rungsschaltung 29 in jeder der vier Phasen der Verschachte lungskonfiguration vorgesehen und wird abwechselnd ausge wählt, um ein serielles Signal zu erzeugen. Demgemäß erzeugt die veränderliche Verzögerungsschaltung 29 die Setzimpuls signale SP1-SP4 (oder Rücksetzimpulse RP1-RP4) mit den vorgegebenen Zeitsteuerungen.

Wie oben erwähnt wurde, sind die veränderlichen Verzöge rungsschaltungen 29 typischerweise durch in Reihe geschaltete Verzögerungselemente, typischerweise CMOS-Gatter, konfigu riert, deren Verzögerungszeiten gewöhnlich voneinander ver schieden sind. Weiterhin weisen die Verzögerungszeiten der CMOS-Gatter bei Änderungen der Umgebungstemperatur unter schiedliche Eigenschaften auf. Wegen solcher Unterschiede bei den Verzögerungselementen ist jede der veränderlichen Verzö gerungsschaltungen 29 für jede Phase nicht genau mit einer anderen identisch. Folglich ändert sich jedes der Setzimpuls signale SP1-SP4 von der veränderlichen Verzögerungsschal tung anders als ein anderes.

Daher ergeben sich bei der zeitlichen Beziehung A aus Fig. 7b die in Fig. 7b mit einem Bezugszeichen B dargestell ten Setzimpulssignale, die relative Zeitfluktuationen, also Verschachtelungsschwankungen (Phasenschwankungen) bzw. Jitter aufweisen. Typischerweise ist die maximale Schwankung in ei ner solchen Situation zum zweifachen der maximalen zeitlichen Auflösung äquivalent. Falls die maximale zeitliche Auflösung des vorgesehenen Taktgenerators daher 50 Pikosekunden beträgt, kann die maximale Schwankung von 100 Pikosekunden den Setzimpulssignalen anhaften. Ähnliche Schwankungen werden in ähnlicher Weise im Rücksetzimpulssignal hervorgerufen. Weil die veränderlichen Verzögerungsschaltungen weiterhin, wie oben erwähnt wurde, unterschiedliche Temperatureigenschaften aufweisen, ändern sich die relativen Verzögerungszeiten zwi schen den Setzimpulsen und zwischen den Rücksetzimpulsen mit Temperaturänderungen, wenn sie verschachtelt werden.

Demgemäß ist der herkömmliche Taktgenerator unerwünscht, weil bei der an die DUT anzulegenden Prüfwelle Verschachte lungsschwankungen und relative zeitliche Fluktuationen auf treten. Weil die Genauigkeit der Zeitsteuerung beim Halblei ter-Prüfsystem einer der wichtigsten Faktoren ist, sind die Verschachtelungsschwankungen und relativen zeitlichen Fluk tuationen ernste Nachteile beim Prüfen von Halbleitern. Wei terhin erhöht das Bereitstellen der veränderlichen Verzöge rungsschaltung bei jeder Phase der Verschachtelungsarchitek tur die Größe des Halbleiter-Prüfsystems und die Anzahl sei ner Bestandteile.

Eine Aufgabe der vorliegenden Erfindung besteht daher darin, ein Halbleiter-Prüfsystem bereitzustellen, das die Ge nauigkeit der Zeitsteuerung des Verzögerungsimpulssignals weiter verbessern kann, wobei das Verzögerungsimpulssignal in der Verschachtelungskonfiguration erzeugt wird.

Eine andere Aufgabe der vorliegenden Erfindung besteht darin, ein Halbleiter-Prüfsystem bereitzustellen, das einen Taktgenerator mit einer Verschachtelungsarchitektur aufweist, der keine zeitlichen Fluktuationen oder Schwankungen im Ver zögerungsimpulssignal erzeugt.

Eine weitere Aufgabe der vorliegenden Erfindung besteht darin, ein Halbleiter-Prüfsystem bereitzustellen, das einen Taktgenerator mit einer Verschachtelungsarchitektur aufweist, bei der die Genauigkeit der Zeitsteuerung weniger empfindlich gegenüber Änderungen der Umgebungstemperatur ist.

Eine weitere Aufgabe der vorliegenden Erfindung besteht darin, ein Halbleiter-Prüfsystem bereitzustellen, das einen Taktgenerator mit einer Verschachtelungsarchitektur aufweist, wobei die Anzahl der Schaltungsbestandteile und die Kosten verringert werden können.

Beim Halbleiter-Prüfsystem gemäß der vorliegenden Erfin dung wird der Verschachtelungsvorgang durch eine logische Schaltung vorgenommen, wobei die sich darin befindenden Si gnale mit dem schnellen Takt synchronisiert sind und eine veränderliche Verzögerungsschaltung die Signale von der logi schen Schaltung mit einer hochaufgelösten Verzögerungszeit versieht. Es gibt demnach keinen Verschachtelungsvorgang in der veränderliche Verzögerungsschaltung, was dazu führt, daß es keine Verschachtelungsschwankungen gibt.

Gemäß einer Ausführungsform der vorliegenden Erfindung umfaßt der Taktgenerator für ein Halbleiter-Prüfsystem meh rere Zeitdatengeneratoren, die parallel angeordnet sind und denen ein erstes Taktsignal zugeführt wird, wobei jeder der Zeitdatengeneratoren ein Grob-Zeitsignal und Verzögerungs zeitdaten auf der Grundlage von durch ein Prüfprogramm zuge führten Zeitdaten erzeugt, eine mit einem zweiten Taktsignal versehene Multiplexiereinrichtung mit einer Frequenz, die hö her ist als diejenige des ersten Taktsignals, zum parallelen Empfangen der Grob-Zeitsignale und der Verzögerungsdaten, die ein ausgewähltes der Grob-Zeitsignale und eine ausgewählte Einheit der Verzögerungsdaten seriell erzeugt, und eine ver änderliche Verzögerungsschaltung, die das Grob-Zeitsignal und die Verzögerungsdaten von der Multiplexiereinrichtung empfängt, um das Grob-Zeitsignal mit einer durch die Verzöge rungsdaten festgelegten Verzögerungszeit zu versehen.

Gemäß der zweiten Ausführungsform der vorliegenden Erfin dung umfaßt ein Halbleiter-Prüfsystem zum Prüfen einer Halb leitervorrichtung durch Zuführen von Prüfsignalen mit vorge gebenen Zeitsteuerungen zu einer geprüften Halbleitervor richtung (DUT): einen Mustergenerator zum Erzeugen eines Prüfmustersignals und von Zeitinformationen des Prüfmuster signals auf der Grundlage eines Prüfprogramms, einen Setz impulsgenerator zum Erzeugen eines Setzimpulses, der eine ansteigende Flanke des der DUT zuzuführenden Prüfmustersignals festlegt, einen Rücksetzimpulsgenerator zum Erzeugen eines Rücksetzimpulses, der eine abfallende Flanke des der DUT zu zuführenden Prüfmustersignals festlegt, eine Flipflop-Schal tung zum Erzeugen des Prüfmustersignals, wobei die anstei gende Flanke durch den Setzimpuls vom Setzimpulsgenerator festgelegt ist und wobei die abfallende Flanke durch den Rücksetzimpuls vom Rücksetzimpulsgenerator festgelegt ist, wobei der Setzimpulsgenerator und der Rücksetzimpulsgenerator jeweils aufweisen: mehrere Zeitdatengeneratoren, die parallel angeordnet sind und denen ein erstes Taktsignal zugeführt wird, wobei jeder der Zeitdatengeneratoren ein Grob- Zeitsignal und Verzögerungszeitdaten auf der Grundlage von durch das Prüfprogramm zugeführten Zeitdaten erzeugt, eine mit einem zweiten Taktsignal versehene Multiplexiereinrich tung mit einer Frequenz, die höher ist als diejenige des er sten Taktsignals, zum parallelen Empfangen der Grob-Zeitsi gnale und der Verzögerungsdaten, die ein ausgewähltes der Grob-Zeitsignale und eine ausgewählte Einheit der Verzöge rungsdaten seriell erzeugt, und eine veränderliche Verzöge rungsschaltung, die das Grob-Zeitsignal und die Verzöge rungsdaten von der Multiplexiereinrichtung empfängt, um das Grob-Zeitsignal mit einer durch die Verzögerungsdaten festge legten Verzögerungszeit zu versehen.

Weiterhin besteht die veränderliche Verzögerungs schaltung bei der vorliegenden Erfindung aus einer logischen Verzögerungsschaltung zum Verzögern des Grob-Zeitsignals um ein ganzzahliges Vielfaches einer Zykluslänge des zweiten Taktsignals und einer in Reihe mit der logischen Verzöge rungsschaltung geschalteten analogen Verzögerungsschaltung zum Verzögern des Grob-Zeitsignals um eine Zeitdauer, die ein Bruchteil einer Zykluslänge des zweiten Taktsignals ist, auf der Grundlage der von der Multiplexiereinrichtung empfangenen Verzögerungsdaten.

Die logische Verzögerungsschaltung ist mit in Reihe ge schalteten Flipflop-Schaltungen und einem Multiplexer versehen, der Ausgaben der Flipflop-Schaltungen empfängt und eine der Ausgaben auswählt, wobei die analoge Verzögerungs schaltung mit mehreren in Reihe geschalteten CMOS-Gattern versehen ist.

Weil es bei der vorliegenden Erfindung bei den veränder lichen Verzögerungsschaltungen keinen Verschachtelungsvorgang gibt, treten die bei der herkömmlichen Technik vorhandenen Verschachtelungsschwankungen beim Verschachteln von Impuls signalen in den veränderlichen Verzögerungsschaltungen nicht mehr auf. Weil weiterhin nur eine veränderliche Verzögerungs schaltung verwendet wird, können die Schaltungsbestandteile und die Schaltungsgröße erheblich verringert sein. Weil der veränderlichen Verzögerungsschaltung weiterhin die hochaufge löste Verzögerungszeit zugewiesen ist, die kleiner ist als diejenige beim herkömmlichen Beispiel, sind auch die Verzöge rungszeitfluktuationen infolge der Temperaturänderung erheb lich verringert.

Die Ausführungsformen der vorliegenden Erfindung werden mit Bezug auf die Zeichnung erklärt.

Fig. 1 ist ein Blockdiagramm zur Darstellung eines Bei spiels einer Konfiguration eines Taktgenerators beim Halblei ter-Prüfsystem gemäß der vorliegenden Erfindung mit einer Vierphasen-Verschachtelungsarchitektur.

Fig. 2a ist ein Blockdiagramm zur Darstellung eines Bei spiels einer veränderlichen Verzögerungsschaltung für den Taktgenerator gemäß der vorliegenden Erfindung, und Fig. 2b ist ein Zeitablaufdiagramm zur Darstellung einer Arbeitsweise der veränderlichen Verzögerungsschaltung von Fig. 2a.

Fig. 3 ist ein Zeitablaufdiagramm zur Darstellung einer Arbeitsweise des Halbleiter-Prüfsystems aus Fig. 1 und der veränderlichen Verzögerungsschaltung aus Fig. 2a.

Die Fig. 4a und 4b sind schematische Diagramme zur Darstellung von Beispielen einer Konfiguration zum Erzeugen der bei den Ausführungsformen aus den Fig. 1 und 8 zu ver wendenden Prüftakte.

Fig. 5 ist ein schematisches Diagramm zur Darstellung ei ner Grundanordnung eines Halbleiter-Prüfsystems mit einer Verschachtelungsarchitektur bei der herkömmlichen Technik.

Fig. 6 ist ein Blockdiagramm zur Darstellung einer Konfi guration des herkömmlichen Taktgenerators beim Beispiel aus Fig. 5 mit der Verschachtelungsanordnung.

Fig. 7a ist ein schematisches Diagramm zur Darstellung einer Grundanordnung einer veränderlichen Verzögerungsschal tung für den herkömmlichen Taktgenerator, und Fig. 7b ist ein Zeitablaufdiagramm zur Darstellung einer Arbeitsweise der veränderlichen Verzögerungsschaltung aus Fig. 7a.

Fig. 8 ist ein Blockdiagramm zur Darstellung einer weite ren Ausführungsform der vorliegenden Erfindung, die in einem Verzögerungszeitgenerator mit einer Vierphasen-Verschachte lungsarchitektur aufgenommen ist.

Die erste Ausführungsform der vorliegenden Erfindung wird mit Bezug auf die Fig. 1-4 erklärt.

Das Blockdiagramm aus Fig. 1 zeigt eine Konfiguration des Taktgenerators gemäß der vorliegenden Erfindung entsprechend einem Prüfkanal (Prüfvorrichtungs-Anschlußstift) zum Erzeugen einer Prüfwelle für einen entsprechenden Anschlußstift einer zu prüfenden Vorrichtung. Beim Beispiel aus Fig. 1 ist nur ein Setzimpulsgenerator detailliert dargestellt, weil ein Rücksetzimpulsgenerator die gleiche Konfiguration wie der Setzimpulsgenerator aufweist. Weiterhin weist der Taktgenera tor beim Beispiel aus Fig. 1 eine Vierphasen-Verschachte lungskonfiguration auf, wenngleich auch eine andere Anzahl von Phasen möglich ist. Die Funktionsblöcke, die mit denen aus dem herkömmlichen Beispiel aus den Fig. 5 und 6 iden tisch sind, sind mit den gleichen Bezugszahlen bezeichnet.

Die Ausführungsform aus Fig. 1 weist einen Mustererzeu gungsblock 500, einen Setzimpulsgenerator 310, einen Rück setzimpulsgenerator 320 und einen Flipflop 70 auf. Der Mu stererzeugungsblock 500 weist vier Mustergeneratoren PG1- PG4 auf. Der Setzimpulsgenerator 310 weist einen Zeitsteuer daten-Erzeugungsblock 100, einen Zeitsteuerungswähler 200, einen Impulsgeber 28 sowie eine veränderliche Verzögerungs schaltung 30b auf. Der Zeitdaten-Erzeugungsblock 100 weist vier Zeitdatengeneratoren TGD1-TGD4 auf. Der Mustergenera tor PG1-PG4 erzeugt u. a. Zeitinformationen auf der Grund lage eines Prüfprogramms zum Erzeugen von Prüfwellen, die der geprüften Vorrichtung zuzuführen sind. Die Mustergenerator PG1-PG4 und die Zeitdatengeneratoren TGD1-TGD4 weisen im wesentlichen den gleichen Aufbau auf wie das herkömmliche Beispiel aus Fig. 6, und ihnen wird ein erster Prüftakt T_clk1 zugeführt.

Der Zeitdatenwähler 200 weist Multiplexer (MUX) 21 und 22, einen Zähler 23 und einen Flipflop 25 auf. Dem Zeitdaten wähler 200 wird ein zweiter Prüftakt T_clk2 zugeführt, dessen Frequenz viermal höher ist als diejenige des ersten Prüftakts T_clk1. Insbesondere weist der zweite Prüftakt T_clk2 eine Fre quenz auf, die L mal höher ist als diejenige des ersten Prüf takts T_clk1, wobei L die Anzahl der Verschachtelungsphasen ist.

Beim Setzimpulsgenerator 310 ist anders als beim herkömm lichen Beispiel, bei dem vier veränderliche Verzögerungs schaltungen 29 vorgesehen sind, nur eine veränderliche Verzö gerungsschaltung 30b vorgesehen, um die hochaufgelösten Zeit steuerungen des Setzimpulssignals zu erzeugen. Dem Impuls geber 28 und der veränderlichen Verzögerungsschaltung 30b wird der zweite Prüftakt T_clk2 zugeführt.

Jeder der Taktgeneratoren PG1-PG4 liefert dem entspre chenden der Zeitdatengeneratoren TGD1-TGD4 synchron mit dem ersten Prüftakt T_clk1 Setzimpuls-Zeitinformationen. Nach dem Empfang der Setzimpuls-Zeitinformationen vom Mustergenerator PG1 erzeugt der Zeitdatengenerator TGD1 ein Grob-Setzsignal G1, das durch ein ganzzahliges Vielfaches des ersten Prüf takts T_clk1 definiert ist. Die Wiederholungsrate des Grob- Setzsignals G1 definiert eine Prüfrate des aktuellen Prüf zyklus im Prüfsystem. Der Zeitdatengenerator TGD1 erzeugt auch hochaufgelöste Verzögerungsdaten HR1 mit einer Bitbreite von M.

In ähnlicher Weise erzeugen die anderen Zeitdatengenera toren TGD2, TGD3 und TGD4 jeweils auf der Grundlage der Zeit informationen vom Mustergenerator PG Setzsignale G2, G3 bzw. G4 und hochaufgelöste Verzögerungsdaten HR2, HR3 und HR4, wie in Fig. 1 dargestellt ist. Die Grob-Setzsignale G1-G4 wer den dem Multiplexer 21 zugeführt, und die hochaufgelösten Verzögerungsdaten HR1-HR4 werden dem Multiplexer 22 zuge führt. Jeder der Multiplexer 21 und 22 wirkt als ein Wähler, bei dem eine der gewählten Eingaben am Ausgang erzeugt wird.

In Fig. 1 ist der Multiplexer 21 ein Wähler mit 4 Eingän gen und einem Ausgang. Nach dem Empfang des Auswahlsignals 23a vom Zähler 23 wählt der Multiplexer 21 eines der vom Aus wahlsignal 23a angegebenen Setzsignale G1-G4 aus und gibt dieses aus. Der Flipflop 25 empfängt das ausgewählte Setz signal und gibt ein Setzsignal G6 aus, das mit dem zweiten Prüftakt T_clk2 synchronisiert (mit einer neuen Zeitsteuerung versehen) ist, wobei der zweite Prüftakt T_clk2 eine Frequenz hat, die viermal höher ist als diejenige des ersten Prüftakts T_clk1. Demgemäß werden die Setzsignale beim Ausgangsanschluß des Flipflops 25 durch den Prüftakt T_clk2 hinsichtlich ihrer Zeitsteuerung angepaßt.

Der Multiplexer 22 weist M Kanäle der Multiplexer mit 4 Eingängen und einem Ausgang auf, um die hochaufgelösten Ver zögerungsdaten HR1-HR4 zu empfangen. Jede der Einheiten der hochaufgelösten Daten besteht aus M Bits. Ähnlich wie bei der oben gegebenen Beschreibung bezüglich des Multiplexers 21 wird das Auswahlsignal 23a vom Zähler 23 zugeführt. Nach dem Empfang des Auswahlsignals 23a wählt der Multiplexer 22 eine der Einheiten der hochaufgelösten Verzögerungsdaten HR1-HR4 am Ausgang aus. Die gewählte Einheit HR5 der hochaufgelösten Verzögerungsdaten wird der veränderlichen Verzögerungsschal tung 30b zugeführt, um darin die Feinverzögerungszeit fest zulegen.

Der Zähler 23 ist beispielsweise ein 2-Bit-Binärzähler, der ausreicht, jede beliebige der vier Phasen in der Ver schachtelungsarchitektur zu spezifizieren. Der Zähler 23 empfängt an seinem Eingangsanschluß ein Setzimpulssignal SP1 vom Ausgangsanschluß der veränderlichen Verzögerungsschaltung 30b, um die Anzahl der Impulse zu zählen. Wie zuvor werden die Setzsignale G1-G4 und die hochaufgelösten Verzögerungs daten HR1-HR4 von den Zeitdatengeneratoren TGD1-TGD4 nachfolgend durch die Arbeitsweise der Multiplexer 21 und 22 ausgewählt.

Nach dem Empfang des Setzsignals G6 wandelt der Impuls geber 28 das Setzsignal in ein Impulssignal P1 um, das eine vorgegebene Impulsbreite aufweist, und wird mit dem zweiten Prüftakt T_clk2 synchronisiert. Dadurch werden Impulse mit der Zeitsteuerung des zweiten Prüftakts T_clk2 sequentiell durch den Impulsgeber 28 erzeugt. Die hochaufgelöste Verzögerungs zeit wird, wie weiter unten beschrieben wird, durch die ver änderliche Verzögerungsschaltung 30b zu den Impulsen addiert.

Die veränderliche Verzögerungsschaltung 30b gemäß der vorliegenden Erfindung ist anders konfiguriert als die ver änderliche Verzögerungsschaltung 29 gemäß der herkömmlichen Technik nach Fig. 7a. Wie in Fig. 2a dargestellt ist, besteht die veränderliche Verzögerungsschaltung 30b aus Flipflops 32, 33 und 34, einem Multiplexer (MUX) 35, einer Gatterschaltung 37 und einer veränderlichen Feinverzögerungsschaltung 38b.

Die Flipflops 32, 33 und 34 und der Multiplexer 35 spie len eine Rolle beim Erzeugen einer Verzögerungszeit, die ein ganzzahliges Vielfaches des zweiten Prüftakts T_clk2, bei spielsweise Inkremente von 2 ns (Nanosekunden) ist. Wie in Fig. 2b dargestellt ist, wird den in Reihe geschalteten Flipflops 32-34 der zweite Takt T_clk2 zugeführt, so daß die Impulssignale P1-P4, die nacheinander durch den zweiten Prüftakt T_clk2 verschoben werden, den jeweiligen Eingangsan schlüssen des Multiplexers 35 zugeführt werden. Bei diesem Beispiel werden die oberen 2 Bits der hochaufgelösten Verzö gerungsdaten HR5 dem Auswahlsteuer-Eingangsanschluß des Mul tiplexers 35 zugeführt. Wenn die Frequenz der Prüfrate die maximale Frequenz ist, die der Frequenz des zweiten Prüftakts T_clk2 gleicht, werden die hochaufgelösten Verzögerungsdaten HR5 mit einer Breite von M Bits bei jedem Zyklus des Prüf takts T_clk2 fortlaufend zugeführt. Demgemäß wird das Impuls signal P5 aus Fig. 2b fortlaufend durch den Multiplexer 35 zugeführt.

Nach dem Empfang des Impulssignals P5 vom Multiplexer 35 liefert die Gatterschaltung 37 ein Impulssignal P6, das mit dem Bezugstakt REFCLK für die veränderliche Feinverzögerungs schaltung 38b synchronisiert ist. Wenngleich die Verwendung des Bezugstakts REFCLK bei der vorliegenden Erfindung nicht wesentlich ist, besteht ein praktischer Vorteil darin, die Zeitsteuerung der Signale durch den hochgenauen Bezugstakt zu vereinheitlichen.

Weil der größere Teil der veränderlichen Verzögerungszeit durch die Flipflops 32-34 erreicht wird, muß die veränder liche Feinverzögerungsschaltung 38b eine kurze Verzögerungs zeit haben, die geringer ist als ein Zyklus des zweiten Prüf takts T_clk2, der beim vorhergehenden Beispiel 2 ns (Nanose kunden) beträgt. Nach dem Empfang des Impulssignals P6 von der Gatterschaltung 37 und der unteren Bits (M - 2) der hoch aufgelösten veränderlichen Verzögerungsdaten HR5 gibt die veränderliche Verzögerungsschaltung 38b das Setzimpulssignal SP1 aus, das um die Verzögerungszeit verzögert ist, die durch die Zeitsteuerungsdaten vom Mustergenerator festgelegt ist.

Wie zuvor beschrieben wird bei der vorliegenden Erfindung im Taktgenerator der Vierphasen-Verschachtelungsarchitektur nur eine veränderliche Verzögerungsschaltung verwendet. Es gibt daher keine durch die Fluktuationen zwischen den mehre ren veränderlichen Verzögerungsschaltungen hervorgerufenen Verschachtelungsschwankungen, die bei der herkömmlichen Technik auftreten. Weiterhin wird ein Gesamt-Taktgenerator bei geringen Kosten und mit geringer Größe verwirklicht, weil die zahlreichen Verzögerungselemente, wie CMOS-Gatter, für die veränderliche Verzögerungsschaltung fortgelassen werden können.

Weiterhin beträgt die maximale Verzögerungszeit, die von der veränderlichen Feinverzögerungsschaltung 38b erzeugt werden muß, beim vorhergehenden Beispiel ein Viertel derjenigen des Beispiels jeder der veränderlichen Verzögerungsschaltun gen 29 beim herkömmlichen Beispiel aus Fig. 6. Weil die Ver zögerungszeiten von den veränderlichen Verzögerungselementen, wie CMOS-Gattern, von der Temperatur abhängen, ist die Verzögerungszeitänderung bei der vorliegenden Erfindung auch auf ein Viertel derjenigen des herkömmlichen Beispiels ver ringert. Aus dem gleichen Grund können auch Phasenschwankun gen infolge von anderen Ursachen, wie ein Übersprechen zwi schen Impulssignalen in den benachbarten Schaltungsbestand teilen, um einen Faktor vier verringert sein.

Wie in Fig. 4a dargestellt ist, kann der zweite Prüftakt T_clk2 durch Multiplizieren des ersten Prüftakts T_clk1 mit vier durch einem Multiplizierer 80 erzeugt werden. Umgekehrt kann der erste Prüftakt T_clk1 durch Dividieren des zweiten Prüf takts T_clk2 durch einen Teiler 82 erzeugt werden, wie in Fig. 4b dargestellt ist.

Der Verschachtelungsvorgang gemäß der vorliegenden Erfin dung wird weiter mit Bezug auf das Zeitablaufdiagramm aus Fig. 3 erklärt. Es wird bei diesem Beispiel angenommen, daß die vier Phasen (Parallelschaltung der Zeitdatengeneratoren TGD1-TGD4) in der Verschachtelungsstruktur in der Reihen folge von A, B, C und D in Fig. 3 ausgewählt werden. Eine Zy kluszeitlänge des ersten Prüftakts T_clk1 beträgt 8 ns (Nanose kunden), und eine Zykluszeitlänge des zweiten Prüftakts T_clk2 beträgt 2 ns.

Bei diesem Beispiel weisen die hochaufgelösten Verzöge rungsdaten HR1-HR4 sowohl das ganzzahlige Vielfache des Prüftakts T_clk1 als auch den Bruchteil des Prüftakts T_clk1 auf. Die hochaufgelöste Verzögerungszeit HR1 in Fig. 3A ist "8 ns × 0 + 2 ns × 1 + 1 ns", die hochaufgelösten Verzögerungsdaten HR2 in Fig. 3B sind "8 ns × 3 + 2 ns × 0 + 0,5 ns", die hoch aufgelösten Verzögerungsdaten HR3 in Fig. 3C sind "8 ns × 2 + 2 ns × 1 + 0,5 ns", und die hochaufgelösten Verzögerungsdaten HR4 in Fig. 3D sind "8 ns × 1 + 2 ns × 3 + 0 ns". Weiterhin ist der zweite Zyklus der hochaufgelösten Verzögerungsdaten HR1 "8 ns × 1 + 2 ns × 0 + 0 ns", wie in Fig. 3A dargestellt ist.

Bei den hochaufgelösten Verzögerungsdaten HR1-HR4 ist der Teil, der das Vielfache von 8 ns aufweist, die Verzöge rungszeit der Grob-Setzsignale G1-G4 in der Einheit des Zy klus des Prüftakts T_clk1. Diese Grob-Verzögerungen werden durch den jeweiligen der Zeitdatengeneratoren TGD1-TGD4 er reicht. Demgemäß werden die Grob-Setzsignale G1-G4 mit der in Fig. 3 durch #1-#5 dargestellten Zeitsteuerung erzeugt. Bei den hochaufgelösten Verzögerungsdaten HR1-HR4 ist der zweite Teil, der das Vielfache von 2 ns aufweist, die durch die oberen 2 Bits der Verzögerungsdaten von Fig. 2a ausge drückte Verzögerungszeit, und sie wird durch die Flipflops 32 -34 in der Einheit des Zyklus des Prüftakts T_clk2 erreicht. Der letzte Teil der Verzögerungsdaten, der kleiner ist als 2 ns, ist eine durch die M - 2 Bits aus Fig. 2a ausgedrückte Verzögerungszeit, die durch die veränderliche Feinverzöge rungsschaltung 38b zu erreichen ist.

Wie in Fig. 3E dargestellt ist, wählt das Auswahlsi gnal 23a des Zählers 23 die hochaufgelösten Verzögerungsdaten in der Reihenfolge HR1, HR2, HR3, HR4 und HR1 aus. Der Impulsgeber 28 liefert der veränderlichen Verzögerungs schaltung 30b den Setzimpuls P1 aus Fig. 3F auf der Grundlage des ausgewählten Grob-Setzimpulses. Die Flipflops 32-34 und der Multiplexer 35 liefern die Verzögerungszeiten in der Einheit von 2 ns, um den Setzimpuls P6 aus Fig. 3G zu erzeu gen. Der abschließende Setzimpuls SP1 aus Fig. 3H wird durch die Feinverzögerungsschaltung 38b durch Addieren einer Fein verzögerungszeit erzeugt, die kleiner ist als der zweite Zy klus des Prüftakts T_clk2.

Wie zuvor gezeigt wurde, wird der Taktgenerator mit einer hochaufgelösten Zeitsteuerung unter Verwendung nur einer ver änderlichen Verzögerungsschaltung 30b erreicht. Bei der vor liegenden Erfindung werden die parallel erzeugten hochaufge lösten Verzögerungsdaten HR1-HR4 durch den zweiten Takt, der schneller ist als der erste Takt, der bei den Parallelschaltungen verwendet wird, seriell kombiniert. Die kombi nierten Verzögerungsdaten werden von der veränderlichen Ver zögerungsschaltung 30b empfangen, worin der größere Teil der Feinverzögerungszeit durch die Logikschaltungen und den zwei ten Takt erzeugt wird. Der kleinere Teil der Feinverzöge rungszeit wird durch die Feinverzögerungsschaltung 38b er zeugt.

Weil es bei den veränderlichen Verzögerungsschaltungen keinen Verschachtelungsvorgang gibt, treten bei der vorlie genden Erfindung die bei der herkömmlichen Technik vorhande nen Verschachtelungsschwankungen beim Verschachteln der ver änderlichen Verzögerungsschaltungen nicht mehr auf. Weil nur eine veränderliche Verzögerungsschaltung verwendet wird, kön nen die Schaltungsbestandteile und die Schaltungsgröße über dies erheblich verringert sein.

Die Konfiguration der vorliegenden Erfindung ist nicht auf die oben beschriebene Ausführungsform begrenzt. Bei spielsweise kann die Anzahl der Verschachtelungsphasen (L) auf eine gewünschte Zahl gelegt werden, die größer als 2 ist, während die zugeordneten Schaltungen so eingerichtet werden, daß die Anzahl der Phasen, wie die Frequenzbeziehung zwischen den Takten, erfüllt werden. Die veränderliche Verzögerungs schaltung 38b kann durch die Verzögerungsschaltung aus Fig. 7a ersetzt werden. Die Flipflops in Fig. 2a können durch Schieberegister ersetzt werden.

Die vorliegende Erfindung kann auf einen anderen Teil des Halbleiter-Prüfsystems angewendet werden. In Fig. 8 ist ein Verzögerungsimpulsgenerator 300 dargestellt, der bei einem Halbleiter-Prüfsystem oder anderen Anwendungen verwendet wer den kann. Der Verzögerungsimpulsgenerator 300 erzeugt durch den Verschachtelungsvorgang Impulssignale mit den durch Ver zögerungsdaten festgelegten hochaufgelösten Verzögerungszei ten. Diese Verzögerungsdaten enthalten einen ganzzahligen Teil, der eine Verzögerungszeit aufweist, die ein ganzzahli ges Vielfaches des Taktsignals ist, sowie einen Bruchteil, der eine Verzögerungszeit aufweist, die kürzer ist als eine Zykluszeit des Taktsignals.

Wie zuvor beschrieben wurde, treten die bei der herkömm lichen Technik vorhandenen Verschachtelungsschwankungen beim Verschachteln von Impulssignalen in den veränderlichen Verzö gerungsschaltungen bei der vorliegenden Erfindung nicht mehr auf, weil es in den veränderlichen Verzögerungsschaltungen keinen Verschachtelungsvorgang gibt. Weil nur eine veränder liche Verzögerungsschaltung verwendet wird, können die Schal tungsbestandteile und die Schaltungsgröße weiterhin erheblich verringert sein. Weil der veränderlichen Verzögerungsschal tung weiterhin die hochaufgelöste Verzögerungszeit zugeordnet ist, die geringer ist als beim herkömmlichen Beispiel, ist auch die Verzögerungszeitfluktuation infolge der Temperatur änderung erheblich verringert.

Beispielsweise braucht der Taktgenerator in der Vierpha sen-Verschachtelungsanordnung beim oben angegebenen Beispiel hinsichtlich der Schaltungsbestandteile nur ein Viertel der herkömmlichen veränderlichen Verzögerungsschaltungen. Weil der veränderlichen Verzögerungsschaltung weiterhin die hoch aufgelöste Verzögerungszeit zugeordnet ist, die geringer ist als beim herkömmlichen Beispiel, können auch die Schaltungs bestandteile in der veränderlichen Verzögerungsschaltung ver ringert sein. Demgemäß kann die Gesamtgröße der veränderli chen Verzögerungsschaltung 30b gemäß der vorliegenden Erfin dung auf 1/16 derjenigen des herkömmlichen Beispiels verrin gert sein.

Claims

1. Taktgenerator, der in einem Halbleiter-Prüfsystem zum Prüfen einer Halbleiter vorrichtung zu verwenden ist, aufweisend:
mehrere Zeitdatengeneratoren, die parallel angeordnet sind und denen ein erstes Taktsignal zugeführt wird, wobei jeder der Zeitdatengeneratoren ein Grob-Zeitsignal und ein Verzögerungszeitdatum auf der Grundlage von durch ein Prüfprogramm zugeführten Zeitdaten erzeugt,
eine Multiplexiereinrichtung, die mit einem zweiten Taktsignal versehen ist, dessen Frequenz höher ist als diejenige des ersten Taktsignals, wobei die Multiplexiereinrichtung die Grob-Zeitsignale und die Verzögerungsdaten von den mehreren Zeitdatengeneratoren parallel empfängt und nacheinander ein ausgewähltes Grob-Zeitsignal und ein ausgewähltes Verzögerungsdatum abgibt, und
eine veränderliche Verzögerungsschaltung, die das Grob-Zeitsignal und das Verzögerungsdatum von der Multiplexiereinrichtung empfängt, um das Grob-Zeitsignal mit einer durch das Verzögerungsdatum festgelegten Verzögerungszeit zu versehen.

2. Taktgenerator nach Anspruch 1, welcher weiter einen Auswahlsignalgenerator zum Zuführen eines Auswahlsignals zur Multiplexiereinrichtung, um deren Auswahlvorgang zu steuern, aufweist.

3. Taktgenerator nach Anspruch 1 oder 2, welcher weiter einen Impulsgeber zum Erzeugen eines Impulssignals mit einer vorgegebenen Impulsbreite nach Empfang des Grob-Zeitsignals von der Multiplexiereinrichtung aufweist.

4. Taktgenerator nach einem der Ansprüche 1-3, wobei die Multiplexiereinrichtung aus einem ersten Multiplexer zum Auswählen von einem der von den mehreren Zeitdatengeneratoren empfangenen Grob-Zeitsignale und einem zweiten Multiplexer zum Auswählen von einer der von den mehreren Zeitdatengenera toren empfangenen Verzögerungsdaten besteht.

5. Taktgenerator nach Anspruch 4, welcher weiter eine Flipflop-Schaltung aufweist, die das ausgewählte Grob-Zeit signal vom ersten Multiplexer empfängt und das Grob-Zeitsi gnal synchron mit dem zweiten Taktsignal zwischenspeichert.

6. Taktgenerator nach einem der Ansprüche 1-5, wobei das zweite Taktsignal eine Frequenz aufweist, die um die An zahl der parallel angeordneten Zeitdatengeneratoren höher ist als die Frequenz des ersten Taktsignals.

7. Taktgenerator nach einem der Ansprüche 1 bis 6, wobei die veränderliche Verzögerungsschaltung aus folgendem be steht:
einer logischen Verzögerungsschaltung zum Verzögern des Grob-Zeitsignals um ein ganzzahliges Vielfaches einer Zyklus länge des zweiten Taktsignals und
einer in Reihe mit der logischen Verzögerungsschaltung geschalteten analogen Verzögerungsschaltung zum Verzögern des Grob-Zeitsignals um eine Zeitdauer, die ein Bruchteil einer Zykluslänge des zweiten Taktsignals ist, auf der Grundlage der von der Multiplexiereinrichtung empfangenen Verzögerungs daten.

8. Taktgenerator nach Anspruch 7, wobei die logische Ver zögerungsschaltung mit in Reihe geschalteten Flipflop-Schal tungen und einem Multiplexer versehen ist, der Ausgaben der Flipflop-Schaltungen empfängt und eine der Ausgaben auswählt, und wobei die analoge Verzögerungsschaltung mit mehreren in Reihe geschalteten CMOS-Gattern versehen ist.

9. Taktgenerator nach einem der Ansprüche 2 bis 8, wobei der Auswahlsignalgenerator ein Zähler ist, der inkrementiert, nachdem er von der veränderlichen Verzögerungsschaltung einen Ausgangsimpuls mit einer festgelegten Verzögerungszeit empfangen hat.

10. Halbleiter-Prüfsystem zum Prüfen einer Halbleitervorrichtung durch Zuführen von Prüfsignalen mit vorgegebenen Zeitsteuerungen zu einer geprüften Halbleitervorrichtung (DUT), aufweisend:
einen Mustergenerator zum Erzeugen eines Prüfmustersignals und von Zeit informationen des Prüfmustersignals auf der Grundlage eines Prüfprogramms,
einen Setzimpulsgenerator zum Erzeugen eines Setzimpulses, der eine ansteigende Flanke des der DUT zuzuführenden Prüfmustersignals festlegt,
einen Rücksetzimpulsgenerator zum Erzeugen eines Rücksetzimpulses, der eine abfallende Flanke des der DUT zuzuführenden Prüfmustersignals festlegt,
eine Flipflop-Schaltung zum Erzeugen des Prüfmustersignals, wobei die ansteigende Flanke durch den Setzimpuls vom Setzimpulsgenerator festgelegt ist und wobei die abfallende Flanke durch den Rücksetzimpuls vom Rücksetzimpulsgenerator festgelegt ist,
wobei der Setzimpulsgenerator und der Rücksetzimpulsgenerator jeweils aufweisen:
mehrere Zeitdatengeneratoren, die parallel angeordnet sind und denen ein erstes Taktsignal zugeführt wird, wobei jeder der Zeitdatengeneratoren ein Grob-Zeitsignal und ein Verzögerungszeitdatum auf der Grundlage von durch das Prüfprogramm zugeführten Zeitdaten erzeugt,
eine Multiplexiereinrichtung, die mit einem zweiten Taktsignal versehen ist, dessen Frequenz höher ist als diejenige des ersten Taktsignals, wobei die Multiplexiereinrichtung die Grob-Zeitsignale und die Verzögerungsdaten von den mehreren Zeitdatengeneratoren parallel empfängt und nacheinander ein ausgewähltes Grob-Zeitsignal und ein ausgewähltes Verzögerungsdatum abgibt, und
eine veränderliche Verzögerungsschaltung, die das Grob-Zeitsignal und das Verzögerungsdatum von der Multiplexiereinrichtung empfängt, um das Grob-Zeitsignal mit einer durch das Verzögerungsdatum festgelegten Verzögerungszeit zu versehen.

11. Halbleiter-Prüfsystem nach Anspruch 10, welches wei ter einen Treiber zum Empfangen des Prüfmustersignals von der Flipflop-Schaltung und zum Zuführen des Prüfmustersignals mit einer vorgegebenen Amplitude und Wellenform zur DUT aufweist.

12. Halbleiter-Prüfsystem nach Anspruch 10 oder 11, wobei der Setzimpulsgenerator und der Rücksetzimpulsgenerator je weils weiter einen Auswahlsignalgenerator zum Zuführen eines Auswahlsignals zur Multiplexiereinrichtung, um deren Auswahl vorgang zu steuern, aufweisen.

13. Halbleiter-Prüfsystem nach einem der Ansprüche 10 bis 12, wobei die Multiplexiereinrichtung aus einem ersten Multi plexer zum Auswählen von einem der von den mehreren Zeitda tengeneratoren empfangenen Grob-Zeitsignale und einem zweiten Multiplexer zum Auswählen von einer der von den mehreren Zeitdatengeneratoren empfangenen Verzögerungsdaten besteht.

14. Halbleiter-Prüfsystem nach einem der Ansprüche 10 bis 13, wobei der Setzimpulsgenerator und der Rücksetzimpulsge nerator jeweils weiter eine Flipflop-Schaltung aufweisen, die das ausgewählte Grob-Zeitsignal vom ersten Multiplexer emp fängt und dieses synchron mit dem zweiten Taktsignal zwi schenspeichert.

15. Halbleiter-Prüfsystem nach einem der Ansprüche 10 bis 14, wobei das zweite Taktsignal eine Frequenz aufweist, die um die Anzahl der parallel angeordneten Zeitdatengeneratoren höher ist als die Frequenz des ersten Taktsignals.

16. Halbleiter-Prüfsystem nach einem der Ansprüche 10 bis 15, wobei die veränderliche Verzögerungsschaltung im Setz impulsgenerator und im Rücksetzimpulsgenerator aus folgendem besteht:
einer logischen Verzögerungsschaltung zum Verzögern des Grob-Zeitsignals um ein ganzzahliges Vielfaches einer Zyklus länge des zweiten Taktsignals und
einer in Reihe mit der logischen Verzögerungsschaltung geschalteten analogen Verzögerungsschaltung zum Verzögern des Grob-Zeitsignals um eine Zeitdauer, die ein Bruchteil einer Zykluslänge des zweiten Taktsignals ist, auf der Grundlage der von der Multiplexiereinrichtung empfangenen Verzögerungs daten.

17. Halbleiter-Prüfsystem nach Anspruch 16, wobei die lo gische Verzögerungsschaltung mit in Reihe geschalteten Flipflop-Schaltungen und einem Multiplexer versehen ist, der Ausgaben der Flipflop-Schaltungen empfängt und eine der Aus gaben auswählt, und wobei die analoge Verzögerungsschaltung mit mehreren in Reihe geschalteten CMOS-Gattern versehen ist.

18. Halbleiter-Prüfsystem nach einem der Ansprüche 12 bis 17, wobei der Auswahlsignalgenerator ein Zähler ist, der inkrementiert, nachdem er von der veränderlichen Verzögerungs- Schaltung einen Ausgangsimpuls mit einer festgelegten Verzögerungs- Zeit empfangen hat.

19. Halbleiter-Prüfsystem nach einem der Ansprüche 10 bis 18, wobei der Mustergenerator mit mehreren Mustergenerator blöcken versehen ist, von denen jeder dem Zeitdatengenerator im Setzimpulsgenerator und dem Rücksetzimpulsgenerator ent spricht, um diesen die Zeitinformationen zuzuführen.

20. Halbleiter-Prüfsystem nach einem der Ansprüche 10 bis 19, wobei die Anzahl der jeweils im Setzimpulsgenerator und im Rücksetzimpulsgenerator angeordneten Zeitdatengeneratoren vier beträgt und wobei die Frequenz des zweiten Taktsignals viermal höher ist als diejenige des ersten Taktsignals.