DE2804915C2 - - Google Patents
Info
- Publication number
- DE2804915C2 DE2804915C2 DE2804915A DE2804915A DE2804915C2 DE 2804915 C2 DE2804915 C2 DE 2804915C2 DE 2804915 A DE2804915 A DE 2804915A DE 2804915 A DE2804915 A DE 2804915A DE 2804915 C2 DE2804915 C2 DE 2804915C2
- Authority
- DE
- Germany
- Prior art keywords
- bit
- counter
- accumulator
- converter
- delta
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M3/00—Conversion of analogue values to or from differential modulation
- H03M3/30—Delta-sigma modulation
- H03M3/50—Digital/analogue converters using delta-sigma modulation as an intermediate step
- H03M3/502—Details of the final digital/analogue conversion following the digital delta-sigma modulation
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
- Transmission Systems Not Characterized By The Medium Used For Transmission (AREA)
Description
Die Erfindung betrifft einen Umsetzer zum Umsetzen
eines Delta-Sigma-Modulationssignales (auch als Pulsdichte-
Modulationssignal bezeichnet) in ein Pulscode-Modulations
signal (PCM-Signal).
Ein Delta-Sigma-Modulationsignal ist ein Ein-Bit-
Größe-Code und besteht aus einem Strom von Impulsen fester
Frequenz, die entweder eine binäre 1 oder 0 darstellen.
Der Wert des Ausgangssignales des Stromes ist das mittlere
Verhältnis der "1"-Werte zu den "0"-Werten im Strom, d. h.
der Mittelwert des Stromes.
Ein Delta-Sigma-Modulator kann als Anfangsstufe in
einem Analog-PCM-Codierer verwendet werden. Der Delta-Sigma-Modulator
wird mit einem zu digitalisierenden
Analog-Signal versorgt und erzeugt ein einzelnes Bit je
Abtastung, wobei der Delta-Sigma-Modulationscode das Analog-
Signal darstellt. Der Delta-Sigma-Modulationscode hat eine
relativ hohe Abtastgeschwindigkeit und wird in ein Pulscode-
Modulationssignal mit beträchtlich geringerer Abtastgeschwindigkeit
und einigen Bits je Abtastung umgewandelt.
Aus IEEE Transactions on Communications, Vol. COM 24, 1976,
No. 11, November, Seiten 1268-1275 ist eine dreiecksförmig gewichtete
Interpolation, um von einem Sigma-Delta-Modulator ein
13 Bit PCM-Signal zu erzeugen, bekannt. Bei der Umsetzung von
Sigma-Delta-Modulation in absolute Pulscode-Modulation gemäß der
genannten Druckschrift liegt ein Integrator in direktem Pfad.
Die in Fig. 1 der genannten Druckschrift dargestellte Schaltung
eines interpolierenden A/D-Wandlers zeigt einen Zähler, der abwechselnd
aufwärts und abwärts zählt, um die dreiecksförmige Gewichtung
der einzelnen zu zählenden Inkremente zu erzielen.
Es ist die Aufgabe der Erfindung, einen Umsetzer zum Umsetzen eines
Delta-Sigma-Modulationssignales in ein PCM-Signal anzugeben.
Die obige Aufgabe wird anspruchsgemäß gelöst.
Erfindungsgemäß ist ein Umsetzer zum Umsetzen eines Delta-Sigma-Modulations
signales in ein Pulscode-Modulationssignal gekennzeichnet
durch einen n-Bit-Zähler, der immer in einer Richtung
zählt, durch einen m-Bit-Akkumulator und durch ein Komplementierungs
element, das abhängig vom jeweiligen Inhalt der höchstwertigen
Zählerstufe die Inhalte der übrigen n-1-Zählerstufen wahlweise
in komplementierter oder in nicht-komplementierter Form
parallel dem Akkumulator zuführt.
Die Unteransprüche 2-7 kennzeichnen jeweils vorteilhafte Ausbildungen
davon.
Anhand der Zeichnung wird die Erfindung nachfolgend näher
erläutert. Es zeigen:
Fig. 1 ein Blockschaltbild eines erfindungsgemäßen
Delta-Sigma-Modulation/PCM-Umsetzers,
Fig. 2(a) bis 2(c) Signale zur Erläuterung des Betriebs
des in Fig. 1 dargestellten Umsetzers,
Fig. 3 ein Blockschaltbild einer Abwandlung des
in Fig. 1 gezeigten Umsetzers,
Fig. 4 ein Schaltbild eines mit handelsüblichen
Bauelementen bestückten Umsetzers,
Fig. 5 ein Blockschaltbild eines anderen Ausführungsbeispiels
des erfindungsgemäßen Umsetzers,
und
Fig. 6(a) bis 6(c) und Fig. 7 Signale zur Erläuterung
des Betriebs des in Fig. 5 gezeigten Umsetzers,
wobei Fig. 7 noch ein spezielles Schaltungsdetail zeigt.
Der erfindungsgemäße Delta-Sigma-Modulation/PCM-Umsetzer
kann zum Umsetzen des Ausgangssignales eines herkömmlichen
Delta-Sigma-Modulators (vgl. "Electronics Letters",
22. Juli 1967, Vol. 12, Nr. 15, Seiten 379 und 380) verwendet
werden. Der Umsetzer zusammen mit einem derartigen Delta-Sigma-Modulator
ist insbesondere in der Fernsprechtechnik
vorteilhaft, z. B. für einen Codierer in einer Digital-
Schalteinheit (vgl. GB-Patentanmeldung 38 689/76, veröffentlicht
in Form der GB-PS 15 88 218).
Fig. 1 zeigt schematisch ein erstes Ausführungsbeispiel
eines Umsetzers. Dieser hat einen n-Bit-Zähler 10, der Taktsignale
auf einer Leitung 11 empfängt, ein 7-Bit-Komple
mentierungselement 12
zum Einwirken auf n-1 Bits des Zählers, wobei das Logik-Glied
das Ausgangssignal eines Delta-Sigma-Modulators auf einer Leitung
14 empfängt, einen m-Bit-Akkumulator 15 und ein Ausgangs-
Halteglied 16. Die zum Takten des Zählers 10 verwendeten Taktsignale
sind die gleichen wie die zum Ansteuern des Delta-
Sigma-Modulators vorgesehenen Signale. Dies gewährleistet einen
synchronen Betrieb des Umsetzers bezüglich des Eingangs-
Delta-Sigma-Modulator-Digit-Stromes auf der Leitung 11. Ein
Taktimpulsgenerator 18 liegt zwischen dem Zähler 10 und dem
Ausgangs-Halteglied 16 und dem Akkumulator 15.
Das obengenannte Komplementierungselement 12 kann beispielsweise
durch ein Glied vom Typ SN 7487 realisiert werden, das vier
Dateneingänge A 1-A 4, zwei Steuereingänge B und C und vier
Datenausgänge Y 1-Y 4 aufweist. Dessen Funktion besteht darin, daß
das Dateneingangssignal A 1-A 4 je nach logischer Kombination der
Ansteuersignale B und C unverändert oder komplementiert als
Ausgangssignal Y 1-Y 4 abgegeben wird oder daß ebenfalls je nach
logischer Kombination der Ansteuersignale B und C an den Ausgängen
Y 1-Y 4 lauter Einsen oder lauter Nullen abgegeben werden.
Auch die nachfolgend beschriebenen Komplementierungselemente
können mit solchen Logikgliedern realisiert werden.
Der m-Bit-Akkumulator 15 besitzt einen m-Bit-Binär-Addierer
20 und ein m-Bit-Halteglied 21. Der Ausgang des Haltegliedes
21 ist mit dem B-Eingang des Addierers 20 verbunden. Der
"Summen"-Ausgang 22 des Addierers 20 ist mit dem Eingang des
Haltegliedes verbunden.
Im Betrieb werden die Delta-Sigma-Modulationsabtastwerte,
insbesondere 2048 K Abtastwerte/s, vom Delta-Sigma-Modulator-
Ausgang auf der Leitung 11 zum Komplementierungselement 12 synchron zum Aus
gangssignal des Zählers 10 gespeist, der mit der gleichen Geschwindigkeit
wie der Modulator getaktet ist. Der Zähler 10
und das Komplementierungselement 12 multiplizieren
die ankommenden Delta-Sigma-Abtastwerte mit einer Gewichtsfolge,
die einen Dreieck-Verlauf beziehungsweise ein Dreieck-Profil
besitzt. Dies wird dadurch erreicht, daß das Komplementierungselement
12 durch das höchstwertige Bit des Zählers 10 gesteuert ist.
Der Zähler 10 zählt nacheinander von 0 bis zu seinem größten Wert,
und wenn sich das höchstwertige Bit n des Zählers von 0 nach
1 ändert, wird das Komplementierungselement 12 von seinem Echt-Zustand in
seinen Komplement-Zustand geändert. Obwohl der Zähler 10
tatsächlich immer aufwärts zählt, führt dies dazu, daß der
Zähler scheinbar während der ersten Hälfte des Zählzyklus
aufwärts und dann während der zweiten Hälfte abwärts zählt,
um so ein Dreieck-Profil zu erzielen. Die gewichteten Abtastwerte
vom Komplementierungselement 12 werden im Akkumulator 15 bei der
Delta-Sigma-Modulator-Taktgeschwindigkeit gesammelt. Periodisch
am Ende jeder Zählperiode werden die Inhalte des Akkumulators
15 in das Halteglied 16 getaktet, und zwar gesteuert durch Taktsignale
vom Generator 18 und bei gelöschtem Akkumulator für
den nächsten Zyklus. Die Folge der Zahlen im Halteglied bildet
die erforderlichen Linear-PCM-Codeworte in versetzter Binärform.
Diese können z. B. in einen Linear/A-Gesetz-Umsetzer
vor einer weiteren Verarbeitung eingespeist werden. Eine A-Gesetz-
Kompandierungs-PCM wird gewöhnlich in der Fernsprechtechnik
verwendet.
Der Betrieb des in Fig. 1 gezeigten Umsetzers wird im
folgenden anhand der Fig. 2 näher erläutert. Wenn der Inhalt
des Haltegliedes 21 auf der i-ten Addition S i ist und wenn
die dem "A"-Eingang des Addierers 160 zugeführte Zahl X i ist,
dann gilt:
ε i = S i + X i.
Wenn das Halteglied 21 getaktet ist, tritt das Signal
ε i in das Halteglied ein und wird zu S i+1. Auf diese Weise
werden durch das Takten des Haltegliedes wirksam alle dem
"A"-Eingang des Addierers 20 zugeführten Zahlen gesammelt,
da zuletzt das Halteglied gelöscht war.
In Fig. 2(a) wird der n-Bit-Zähler 10 mit der
Delta-Sigma-Modulator-Abtastgeschwindigkeit getaktet, wobei die
ersten (n-1) Bits Zahlen 0 bis 2 n-1-1 erzeugen. Das n-te
Bit des Zählers 10 teilt die erzeugte Anzahl von Sägezähnen in un
gerade und gerade Phasen, wie dies in Fig. 2(b) gezeigt ist.
Das Bit n bewirkt zusammen mit dem Ausgangssignal des
Delta-Sigma-Modulators, daß das Element 12 auf der Zahlfolge betrieben
wird, um Zahlen zu erzeugen, die im Akkumulator mittels
des folgenden Algorithmuns addiert werden (mit ΔΣ = Aus
gangssignal des Modulators):
Wenn ΔΣ = 0, dann ist X i = 0, unabhängig vom Zähler
zustand.
Wenn ΔΣ = 1 und Zähler-Bit n = 0 (ungerade Phasen),
dann ist X i gleich dem Zahlenwert C i.
Wenn ΔΣ = 1 und Zähler-Bit n = 1 (gerade Phasen),
dann gilt X i = i, das eine Komplement des Zahlenwertes
C i.
Die Zahl entsprechend i = [2 n-1-1]-C i. Durch die
Operation wird so eine Zahlenfolge mit Dreieck-Profil erzeugt,
wie dies in Fig. 2(c) gezeigt ist, das bei jedem Taktzyklus
im Akkumulator addiert wird, wenn ΔΣ = 1 vorliegt.
Es erfolgt keine Addition, wenn ΔΣ = 0 vorliegt. Das Umkehren
oder Invertieren des Ausgangssignales des Delta-Sigma-Modulators
hat das Umkehren oder Invertieren der Ausgangs-
PCM-Abtastwerte zur Folge.
Am Ende jeder geraden Periode werden die Inhalte des
Akkumulators in das Halteglied 16 getaktet, und der Akkumulator
15 wird gelöscht, um den nächsten Akkumulationszyklus
einzuleiten. Die Folge der Zahlen im Ausgangs-Halteglied 16
sind Linear-PCM-Codeworte in versetzter Binärform.
Wenn die Abtastgeschwindigkeit oder -frequenz des Delta-Sigma-Modulators
f₁ beträgt und der Zähler 10 n Bits lang ist,
werden Linear-PCM-Codeworte mit der Frequenz oder Geschwindigkeit
f₂ = f₁/2 n erzeugt. Das größte Ausgangssignal wird abgegeben,
wenn ΔΣ = 1 über der vollen Akkumulationsperiode vorliegt.
Dann gibt es 2 n Additionen, und der Mittelwert von X i
beträgt (2 n-1-1)/2. Auf diese Weise ist die größte gesammelte
Zahl gegeben durch:
Damit muß die Länge des Akkumulators 15 den Wert m = 2(n-1)
Bits betragen.
Wenn z. B. f₁ = 2048 K Abtastungen/s vorliegt und f₂
8 K Abtastungen/s betragen muß, dann gilt n = 8, und die
erforderliche Akkumulatorlänge beträgt 2(8-1) = 14 Bits.
Die Taktimpulse zum Löschen des Akkumulators 15 und
zum Takten des Ausgangs-Haltegliedes 16 werden von den
n-Bit-Zähler-Zuständen erzeugt. Um die Erzeugung der PCM-
Abtastwerte mit den zeitlichen Anforderungen des Codierersystems
auszurichten, in dem der Umsetzer arbeitet, wird der
Zähler 10 periodisch mit dem Wert belastet, den er im Zeitpunkt
der Belastung aufweisen sollte, wenn er Abtastwerte
in richtiger Zeit erzeugen würde. Auf diese Weise führt der
erste Lastimpuls zur Erzeugung von Abtastwerten in zeitlicher
Ausrichtung, jedoch folgende Impulse versuchen lediglich,
den Zähler mit dem Wert zu belasten, den der Zähler bereits
besitzt. Sie sind jedoch erforderlich, um die Einflüsse von
Rauschen zu verringern, das eine Fehloperation der Schaltung
hervorruft.
In Fig. 3 ist eine Abwandlung des Umsetzers der Fig. 1
gezeigt, bei der der Akkumulator 15 gelöscht werden kann,
während noch eine volle Taktperiode zum Lesen des Akkumulatorinhaltes
in das Ausgangs-Halteglied 16 und auch für die erste
Addition der nächsten Akkumulationsperiode möglich ist. Dies
wird durch ein Logik-Glied 30 mit einer Steuerleitung 31 zwischen
dem Ausgang des Akkumulator-Haltegliedes 21 und dem B-Eingang
des Addierers 20 erzielt. Wenn die Steuerleitung 31
im "Akkumulier"-Zustand ist, werden die Zahlen vom Halteglied
21 in den "B"-Eingang des Addierers 20 unbeeinflußt geschickt.
Am Ende jeder vollen Akkumulationsperiode ändert sich der Zustand
der Leitung 31 für eine Taktperiode. Das Logik-Glied 30
führt alle Null-Werte zum "B"-Eingang des Addierers 20. Als
Ergebnis ist die in das Halteglied 21 am Ende dieser Taktperiode
getaktete Zahl eine Null zusätzlich dem beliebigen
Wert, der am A-Eingang vorliegt, was genau das gleiche ist,
wie wenn der Akkumulator plötzlich gelöscht und die erste
Zahl einaddiert wurde.
Zusätzlich kann ein weiteres Halteglied zwischen dem
Komplementierungselement 12 und dem Akkumulator 15 vorgesehen sein. Dieses
Halteglied wird mit der Modulatorfrequenz
getaktet, um die durch die Zähler-Logik erzeugten
Zahlen an der aktiven Flanke des Taktimpulses zu regenerieren.
Dies ermöglicht die Verwendung einer vollen Taktperiode für
die Addition, was erforderlich sein kann, wenn die Operationsgeschwindigkeit
in der Nähe der Grenzen der verwendeten Technologie
liegt. Die Impulse zum Ausgangs-Halteglied 16 und
zum Löschen des Akkumulators 15 müssen durch eine weitere
Taktperiode verzögert sein, wenn diese eingeschlossen ist.
Fig. 4 zeigt ein Schaltbild des durch Fig. 3 abgewandelten
Umsetzers der Fig. 1 mit handelsüblichen Bauelementen. Der
Zähler 10 hat zwei integrierte Schaltungen 40, 41, z. B. vom Typ
74193, und das Element 12 weist zwei 4-Bit-Komplementierungs
elemente 43, 44, z. B. vom Typ 74H87, auf. Der m-Bit-Addierer 20
hat vier 4-Bit-Binär-Voll-Addierer 45 bis 48, z. B. vom Typ SN
74283, und das Halteglied 21 hat vier D-Flipflops 50-53, z. B.
vom Typ 74175. Das Ausgangs-Halteglied 16 hat drei D-Flipflops
55-57, z. B. vom Typ 74175, und das Logik-Glied 30 weist vier
4-Bit-Komplementierungselemente 58-51, z. B. vom Typ 74H87, auf.
Der Taktimpulsgenerator 18 hat zwei D-Flipflops 63, 64, z. B. vom
Typ 7474, die mit den Ausgangs-Bits des Zählers 10 beaufschlagt
sind, wie dies schematisch durch a bis h angedeutet ist. Die
Impulse auf einer Leitung 66 bilden Taktsignale für das Ausgangs-
Halteglied 16, und die Impulse auf einer Leitung 67 bilden
Taktsignale für das Logik-Glied 30.
Fig. 5 zeigt eine andere Schaltung zum Erzeugen gesammelter
Zahlen. Die Schaltung hat einen n-Bit-Aufwärts-Zähler 80,
der abhängig von Taktimpulsen vom Delta-Sigma-Modulator
zählt, ein p-Bit-Komplementierungselement 82
und ein 2 p -Bit-Schieberegister 84, das den Pulsdichte-Strom
empfängt. In dieser Anordnung wirkt das Element 82 auf die
p Bits des Zählers 80 entsprechend dem Ausgangssignal des
Schieberegisters 84 und dem Delta-Sigma-Modulationsstrom
ein. Das Element 82 ist mit einem Akkumulator auf ähnliche
Weise verbunden, wie dies in Fig. 1 für das Element 12 gezeigt
ist.
Der Betrieb der in Fig. 5 gezeigten Schaltung wird im
folgenden anhand der Fig. 6(a) bis 6(c) erläutert. Zwischen-
Ausgangs-Abtastwerte werden durch Gewichten der vorhergehenden
2 p+1 Impulse vom Modulator durch ein Dreieck-Koeffizient-
Profil gebildet (Fig. 6(b)). Die 2 p Taktperioden zwischen den
Zwischen-Ausgangs-Abtastwerten I werden in der Auswertung
verwendet. Die Summe der Produkte der beiden Eingangs-Abtastwerte
und deren entsprechenden Koeffizienten werden
gleichzeitig ausgewertet. Wenn der gerade ankommende
Delta-Sigma-Modulator-Abtastwert Δε i beträgt und mit W i zu multiplizieren
ist, und wenn der 2 p Taktperioden zuvor ankommende
Wert Δε i-2 p (was das Schieberegister-Ausgangssignal ist)
beträgt und mit W i-2 p zu multiplizieren ist, dann ergibt sich:
X i = Δε i Wi + Δε i-2 p · W i-2 p.
Das Ausgangssignal des Zählers 80 ist in Fig. 6(c) gezeigt.
Wenn die Zahl bei der i-ten Periode C i beträgt, dann gel
ten:
N i-2 p = C i W i = (2 p -1)-C i = i
X i = Δε i i + Δε i-2 p C i.
Tabelle 2 zeigt die möglichen Werte von X i, die die im Akkumulator
zu sammelnden Abtastwerte sind.
Der Ausgang des Zählers 80 wird durch ein p-Bit
betrieben, das entsprechend der
Tabelle 3 angesteuert ist.
Die X i-Werte werden in der oben erläuterten Weise gesammelt,
um Zwischen-Abtastwerte nach allen 2 p Taktperiode zu erzeugen. Wenn der Akkumulator jede 2 n Taktperiode gelesen
und rückgesetzt wird, wenn der Zähler alle Null-Werte
enthält, ist der PCM-Abtastwert die Summe der vorhergehenden
2 n-p Zwischen-Ausgangs-Abtastwerte.
Wenn die Taktgeschwindigkeit bzw. -frequenz des
Delta-Sigma-Modulators f₁ beträgt, ist die Ausgangs-Abtast
geschwindigkeit bzw. -frequenz gegeben durch f₂ = f₁/2 n .
Das maximale Ausgangssignal wird erzeugt, wenn X i = 2 p -1
über den vollen 2 n Taktperioden vorliegt. Dies bedeutet, daß
die größte gesammelte Zahl 2 n (2 p -1) = 2 n+p -2 n beträgt,
und daß die erforderliche Akkumulatorlänge m = n + p Bits
ist.
Fig. 7 erläutert die Situation, wenn das Element 82 ein
7-Bit-Komplementierungselement ist, wenn der Zähler
80 ein 8-Bit-Zähler ist, und wenn das Register 84 ein 128-Bit-
Schieberegister ist. Es gibt zwei Zwischenabtastungen, die
128 Abtastungen getrennt sind. Dies ist durch Pfeile
86 und 87 angedeutet.
Claims (7)
1. Umsetzer zum Umsetzen eines Delta-Sigma-Modulationssignales
in ein Pulscodemodulationssignal,
gekennzeichnet durch
einen n-Bit-Zähler (10), der immer in einer Richtung zählt,
durch einen m-Bit-Akkumulator (15), und durch ein Komplementierungs
element (12), das abhängig vom jeweiligen Inhalt der
höchstwertigen Zählerstufe die Inhalte der übrigen (n-1)-Zählerstufen
wahlweise in komplementierter oder in nicht-komplementierter
Form parallel dem Akkumulator (15) zuführt.
2. Umsetzer nach Anspruch 1, dadurch gekennzeichnet, daß der
Akkumulator (15) einen m-Bit-Addierer (20) und ein m-Bit-Ver
riegelungsglied (21) hat.
3. Umsetzer nach Anspruch 1 oder 2, gekennzeichnet durch ein
Ausgangs-Verriegelungsglied (16) zur Aufnahme der gesammelten
Abtastwerte vom Akkumulator (15).
4. Umsetzer nach Anspruch 2 oder 3, gekennzeichnet durch ein aus
vier 4-Bit-Komplementierungselementen bestehendes Logik-Glied
(30) zwischen dem m-Bit-Addierer (20) und dem m-Bit-Verriege
lungsglied (21).
5. Umsetzer nach Anspruch 1, gekennzeichnet durch ein p-Bit-
Komplementierungselement (82), das auf p-Bits des Zählers (80)
einwirkt und zwei Steuereingänge aufweist, von denen einer mit
dem Pulsdichte-Modulationsstrom beaufschlagt und der andere mit
einem 2 p -Bit-Schieberegister (84) verbunden ist, in das der
Pulsdichte-Modulationsstrom einspeisbar ist.
6. Umsetzer nach einem der Ansprüche 1-5, dadurch gekennzeichnet,
daß Taktsignale für die Umsetzer-Elemente vom Ausgang
des Zählers (10) abgegeben werden.
7. Analog/Digital-Umsetzer mit einem Delta-Sigma-Modulator,
gekennzeichnet durch einen Umsetzer nach einem der Ansprüche
1-6.
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
GB5014/77A GB1588219A (en) | 1977-02-07 | 1977-02-07 | Conversion of analogue signals to digital signals |
Publications (2)
Publication Number | Publication Date |
---|---|
DE2804915A1 DE2804915A1 (de) | 1978-08-17 |
DE2804915C2 true DE2804915C2 (de) | 1989-06-01 |
Family
ID=9788126
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE19782804915 Granted DE2804915A1 (de) | 1977-02-07 | 1978-02-06 | Umsetzer |
Country Status (8)
Country | Link |
---|---|
US (1) | US4243977A (de) |
JP (1) | JPS53121451A (de) |
CA (1) | CA1132264A (de) |
DE (1) | DE2804915A1 (de) |
FR (1) | FR2379943A1 (de) |
GB (1) | GB1588219A (de) |
NL (1) | NL186837C (de) |
SE (1) | SE426200B (de) |
Families Citing this family (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
ZA786107B (en) * | 1977-11-07 | 1979-10-31 | Post Office | Improvements in or relating to the switching of digital signals |
EP0054024B1 (de) * | 1980-06-18 | 1985-04-03 | Telefonaktiebolaget L M Ericsson | Schaltungsanordnung zur tonfrequenzverarbeitung in einer teilnehmerleitung |
JPH0430832Y2 (de) * | 1986-12-19 | 1992-07-24 | ||
US4884037A (en) * | 1987-07-28 | 1989-11-28 | Yamaha Corporation | FM demodulation circuit |
JPH07105724B2 (ja) * | 1989-07-14 | 1995-11-13 | ヤマハ株式会社 | ディジタル・アナログ変換回路 |
GB9711374D0 (en) * | 1997-06-02 | 1997-07-30 | H Vin Mats E | Signal processing |
JP2003059182A (ja) * | 2001-08-10 | 2003-02-28 | Teac Corp | 1ビット形式ディジタル信号の記録方法及び記録装置及び付加装置 |
US6606044B2 (en) | 2002-01-02 | 2003-08-12 | Motorola, Inc. | Method and apparatus for generating a pulse width modulated signal |
US6982662B2 (en) * | 2003-03-06 | 2006-01-03 | Texas Instruments Incorporated | Method and apparatus for efficient conversion of signals using look-up table |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3716849A (en) * | 1970-06-08 | 1973-02-13 | Solarton Electronic | Integrating measurements with noise reduction |
US3707712A (en) * | 1970-06-10 | 1972-12-26 | Univ Sherbrooke | Converter from delta modulation to pulse code modulation |
JPS513468B1 (de) * | 1970-10-28 | 1976-02-03 | ||
US3820111A (en) * | 1972-11-13 | 1974-06-25 | Bell Telephone Labor Inc | Analog-to-digital converter |
US3815124A (en) * | 1973-01-16 | 1974-06-04 | Westinghouse Electric Corp | Analog to digital converter |
NL7400764A (nl) * | 1974-01-21 | 1975-07-23 | Philips Nv | Digitale inrichting voor het omzetten van ge- comprimeerde delta gemoduleerde signalen in pcm-signalen. |
US4035724A (en) * | 1974-05-08 | 1977-07-12 | Universite De Sherbrooke | Digital converter from continuous variable slope delta modulation to pulse code modulation |
CA1068822A (en) * | 1974-06-24 | 1979-12-25 | Ching-Long Song | Digital to analog converter for a communication system |
US3949299A (en) * | 1974-11-05 | 1976-04-06 | North Electric Company | Signal coding for telephone communication system |
US3971891A (en) * | 1975-03-14 | 1976-07-27 | Martin Marietta Corporation | Adaptable time division switch |
US4032914A (en) * | 1976-04-23 | 1977-06-28 | Bell Telephone Laboratories, Incorporated | Analog to digital converter with noise suppression |
-
1977
- 1977-02-07 GB GB5014/77A patent/GB1588219A/en not_active Expired
-
1978
- 1978-01-31 US US05/873,972 patent/US4243977A/en not_active Expired - Lifetime
- 1978-02-02 NL NLAANVRAGE7801175,A patent/NL186837C/xx not_active IP Right Cessation
- 1978-02-03 SE SE7801301A patent/SE426200B/sv not_active IP Right Cessation
- 1978-02-06 DE DE19782804915 patent/DE2804915A1/de active Granted
- 1978-02-06 JP JP1223278A patent/JPS53121451A/ja active Granted
- 1978-02-06 CA CA296,341A patent/CA1132264A/en not_active Expired
- 1978-02-07 FR FR7803441A patent/FR2379943A1/fr active Granted
Also Published As
Publication number | Publication date |
---|---|
GB1588219A (en) | 1981-04-15 |
FR2379943A1 (fr) | 1978-09-01 |
SE7801301L (sv) | 1978-08-08 |
DE2804915A1 (de) | 1978-08-17 |
NL186837C (nl) | 1991-03-01 |
US4243977A (en) | 1981-01-06 |
SE426200B (sv) | 1982-12-13 |
JPS6222289B2 (de) | 1987-05-18 |
CA1132264A (en) | 1982-09-21 |
FR2379943B1 (de) | 1983-07-01 |
NL186837B (nl) | 1990-10-01 |
NL7801175A (nl) | 1978-08-09 |
JPS53121451A (en) | 1978-10-23 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE69129821T2 (de) | Mehrstufiger Sigma-deltaanalog/digitalumsetzer | |
DE3686697T2 (de) | Fehlertoleranter kodierer zur umwandlung eines thermometerkodes in einen binaeren kode. | |
DE68926722T2 (de) | SIGMA-DELTA-Modulator für Digital-Analogwandler | |
DE3486102T2 (de) | Gerät und Verfahren zur AD- und DA-Umwandlung. | |
DE4237875C2 (de) | Delta-Sigma-Konverter n-ter Ordnung und Verfahren zur Delta-Sigma-Konvertierung | |
DE68926734T2 (de) | Mit schrittweiser Annäherung arbeitendes Analog-Digitalwandlungsgerät | |
DE69422650T2 (de) | Als dreistufiges transversales Filter anwendbare digitale Filterschaltung | |
DE2753616C2 (de) | Verfahren und Einrichtung zum Umsetzen von impulskodemodulierter Information in einen Impulsdichtekode | |
DE19521609B4 (de) | Dezimationsfilter mit wählbarem Dezimationsverhältnis und Verfahren zur Dezimationsfilterung | |
DE4311966C2 (de) | Delta-Sigma-Modulator | |
DE2804915C2 (de) | ||
DE69223508T2 (de) | Dezimationsfilter für einen Sigma-Delta-Wandler und A/D-Wandler mit einem solchen Filter | |
DE19521610B4 (de) | Dezimationsfilter unter Verwendung einer Nullfüllschaltung zur Lieferung eines wählbaren Dezimationsverhältnisses sowie Verfahren zur Dezimationsfilterung | |
EP1138120B1 (de) | Analog-digital-umsetzer | |
EP0421395B2 (de) | Anordnung zur Umwandlung einer elektrischen Eingangsgrösse in ein dazu proportionales elektrisches Gleichsignal | |
DE3685836T2 (de) | Interpolativer da-wandler. | |
DE3917020C2 (de) | ||
DE69124238T2 (de) | Digitaler Sigma-Delta-Modulator | |
DE2501531A1 (de) | Digitale anordnung zum umwandeln komprimierter deltamodulierter signale in pcm-signale | |
DE68913967T2 (de) | Sigma-Delta-Konverter mit einer Dämpfungsfunktion sowie einer Übertragungsfunktion, die unempfindlich gegenüber Fehlanpassungen der Anstiegs- und Abfallzeiten der Schaltelemente ist. | |
DE69320218T2 (de) | Digitales Filter | |
EP1184783B1 (de) | Verlustleistungsarme Addierer- und Saturierungsschaltung | |
DE69303183T2 (de) | Dezimationsfilter mit zwei in Reihe geschalteten Filtern | |
DE2845635A1 (de) | Analog-digital-wandler | |
DE2718229A1 (de) | Digitale nachrichtenuebertragungsanlage |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
8110 | Request for examination paragraph 44 | ||
8127 | New person/name/address of the applicant |
Owner name: BRITISH TELECOMMUNICATIONS P.L.C., LONDON, GB |
|
8128 | New person/name/address of the agent |
Representative=s name: BEETZ SEN., R., DIPL.-ING. BEETZ JUN., R., DIPL.-I |
|
D2 | Grant after examination | ||
8364 | No opposition during term of opposition | ||
8339 | Ceased/non-payment of the annual fee |