DE69007688T2 - Signalgenerator. - Google Patents

Description

• Die vorliegende Erfindung bezieht sich allgemein auf einen Signalgenerator, insbesondere auf einen Signalgenerator, der in einem Datenmultiplexer oder Datendemultiplexer verwendet wird.
• Als Beispiel ist dazu ein herkömmlicher 4-Bit-Daten- Demultiplexer 1 in Fig. 11 gezeigt. Der Demultiplexer 1 ist mit einer Seriell-Parallel-Umwandlungsschaltung 2 versehen, die vier Flipflops FF100 bis FF103 aufweist, die seriell miteinander verbunden sind, und einen Datenspeicher 3, der vier Flipflops FF200 bis FF203 aufweist. Die Q-Ausgänge der Flipflops FF100 bis FF103 der Seriell-Parallel-Umwandlungsschaltung 2 sind jeweils mit den D-Eingängen der Flipflops FF200 bis FF203 des Speichers 3 verbunden. Der Demultiplexer 1 ist weiter mit einem Signalgenerator 6 versehen, der eine Verzögerungsschaltung 4 und einen Johnsonzähler 5 aufweist. Die Verzögerungsschaltung 4 hat mehrere Gates G1 bis G3, die in Serie miteinander verbunden sind, und sie erzeugt ein verzögertes Taktsignal DCLK, das um eine vorbestimmte Verzögerungszeit (td') verzögert wird, die proportional zur Anzahl der Gatestufen ist. Der Johnsonzähler 5 hat mehrere Flipflops (in diesem Beispiel zwei Flipflops FF1 und FF2), und der - Ausgang der letzten Stufe der Flipflops ist mit dem D-Eingang der ersten Stufe verbunden. Der Johnsonzähler 5 erzeugt ein Datenladeimpulssignal DLP mit einem geeigneten Takt, nachdem Daten in allen Flipflops FF100 bis FF103 der Seriell-Parallel-Umwandlungsschaltung 2 gespeichert wurden. Das heißt, die Seriell-Parallel-Umwandlungsschaltung 2 lädt darin serielle Daten entsprechend dem verzögerten Taktsignal DCLK, das durch die Verzögerungsschaltung 4 erzeugt wird, und nachdem die Daten in allen Flipflops der Schaltung 2 gespeichert sind, hält der Datenspeicher 3 die Daten der Seriell-Parallel-Umwandlungsschaltung 2 und gibt Ausgangsdaten OUT1 bis OUT4 entsprechend dem Datenladeimpulssignal DLP aus.
• Der oben beschriebene herkömmliche Datendemultiplexer 1 ist so aufgebaut, daß der Q-Ausgang der ersten Stufe (FF1) des Johnsonzählers 5 an der ansteigenden Flanke des Taktsignals CLK hoch wird, nachdem der -Ausgang der letzten Stufe (FF2) hoch geworden ist. Dieser Tief-Hoch-Übergang des Q- Ausgangs des Flipflops FF1 wird als Datenladeimpuls DLP verwendet. Während der Zeit von der ansteigenden Flanke des Taktsignals CLK bis zur ansteigenden Flanke des Q-Ausgangssignals, d.h. in der Zeit, bis der Datenladeimpuls DLP erhalten wird, gibt es daher eine Zeitverzögerung (danach als td' bezeichnet), die der Eingangs-Ausgangs-Signalverzögerungszeit (ungefähr 200 ps) des Flipflops FF1 entspricht. Demzufolge ist es notwendig, daß das verzögerte Taktsignal DCLK um td' verzögert ist. Die Verzögerungszeit td'-Signal des verzögerten Taktsignals DCLK ist immer notwendig, damit der Ladetakt der seriellen Daten zur Seriell-Parallel-Umwandlungsschaltung 2 mit dem Speichertakt mit dem Datenspeicher 3 zusammenpaßt. Wenn das Taktsignal CLK anstelle des verzögerten Taktsignals DCLK verwendet werden wurde, würde der Speichertakt des Datenspeichers 3 um td' gegenüber dem Ladetakt der seriellen Daten zur Seriell-Parallel-Umwandlungsschaltung 2 verzögert werden. Als Folge davon würde die Seriell-Parallel-Umwandlungsschaltung 2 in unerwünschter Weise während der Verzögerung td' aktualisiert werden.
• Das Verzögern des verzögerten Taktsignals durch td' verursacht jedoch, daß das serielle Datenladen um td' verzögert wird. Dies stellt ein Problem dar, das darin besteht, daß die Ausgangsdaten vom Multiplexer um td' verzögert werden. Die Flipflops des Johnsonzählers 5 sind vom Master- Slave-Typ, wie in Fig. 12 gezeigt ist. Das Flipflop dieser Art weist einen Masterflipflopteil (SECM), einen Slaveflipflopteil (SECS) und einen Takteingangsteil (SECC) auf. Nachdem der D-Eingang im Masterflipflop (SECM) geladen wurde, werden die Daten im SECM an den Slaveflipflopteil (SECS) gemäß dem Taktsignal von dem Takteingangssignalteil (SECC) ausgegeben. Die Verzögerungszeit zwischen Eingangs- und Ausgangssignal des Master-Slave-Flipflops ist hauptsächlich durch die Fortpflanzungsgeschwindigkeit des Taktsignals bestimmt, d.h. durch die Fortpflanzungsgeschwindigkeit von SECC-Teil zum SECM-Teil und zum SECS-Teil, und ist ungefähr gleich einer Verzögerung von drei Gatestufen (td' 200 ps).
• Fig. 13 zeigt einen konventionellen Multiplexer 10, der mit einem Datenspeicher 11 versehen ist, eine Parallel- Serielle-Umwandlungsschaltung 12 und einen Datenspeicher 13. Der Multiplexer 10 weist weiter einen Signalgenerator 16 mit einer Verzögerungsschaltung 14 und einem Johnsonzähler 15 auf. Die Verzögerungsschaltung 14 hat mehrere Gates G1 bis G3, die seriell miteinander verbunden sind, und sie erzeugt ein verzögertes Taktsignal DCLK, das um eine vorbestimmte Verzögerungszeit (td') verzögert ist, die proportional zur Anzahl der Gatestufen ist. Der Johnsonzähler 15 erzeugt ein Datenladeimpulssignal DLP, das in den Datenspeicher 11 eingegeben wird. Wie im Fall des Demultiplexers von Fig. 11 weist der konventionelle Multiplexer 10 die gleiche Schwierigkeit auf, nämlich, daß das Multiplexerausgangssignal verzögert ist, da das Signal DLP durch das Flipflop FF6 des Johnsonzählers 15 erzeugt wird. Die Verzögerungszeit zwischen Eingangs- und Ausgangssignal des Flipflops (FF6) des Johnsonzählers 15 beträgt ungefähr 200 ps.
• Es ist deshalb eine Hauptaufgabe der vorliegenden Erfindung, einen verbesserten Signalgenerator vorzusehen, der ein erstes Signal (DLP) und ein zweites Signal (DCLK) erzeugen kann, deren Verzögerungszeit klein ist.
• Eine andere Aufgabe der vorliegende Erfindung besteht darin, einen verbesserten Datenmultiplexer und Demultiplexer vorzusehen, der mit hoher Geschwindigkeit unter Zuhilfenahme der Signale DLP und DCLK betrieben werden kann.
• Gemäß dem einen wichtigen Gesichtspunkt der vorliegenden Erfindung ist ein Signalgenerator vorgesehen, der aufweist:
• Mittel zum Erzeugen eines Taktsignals;
• einen Johnsonzähler mit einer Anzahl von Flipflops, die Taktsignaleingänge haben, an die das Taktsignal angelegt wird,
• gekennzeichnet durch ein logisches Gate, an welches das Taktsignal und die Q-Ausgangssignale der Flipflops angelegt werden, wobei das logische Gate so aufgebaut ist, daß das Taktsignal es jedesmal durchläuft, wenn 2n Taktimpulse des Taktsignals vorkommen, und daß das logische Gate ein erstes Signal ausgibt, wobei n die Anzahl der Flipflops des Johnsonzählers darstellt; und
• Verzögerungsmittel zum Verzögern des Taktsignals um eine Zeit, die einer verzögerten Zeit zwischen Eingangs-und Ausgangssignal des logischen Gates entspricht, und zum Ausgeben des verzögerten Taktsignals als zweites Signal.
• Nach einem anderen wichtigen Gesichtspunkt der vorliegenden Erfindung ist ein Datendemultiplexer vorgesehen, der aufweist:
• Mittel zum Ausgeben serieller Daten;
• Mittel zum Erzeugen eines Taktsignals;
• einen Johnsonzähler mit einer Anzahl von Flipflops die Taktsignaleingänge haben, an die das Taktsignal angelegt wird;
• gekennzeichnet durch
• ein logisches Gate, an welches das Taktsignal und die Q-Ausgangssignale der Flipflops angelegt werden, wobei das logische Gate so aufgebaut ist, daß das Taktsignal es jedesmal durchläuft, wenn 2n Taktimpulse des Taktsignals vorkommen, und daß das logische Gate ein erstes Signal ausgibt, wobei n die Anzahl der Flipflops des Johnsonzählers darstellt;
• Verzögerungsmittel zum Verzögern des Taktsignals um eine Zeit, die einer verzögerten Zeit zwischen Eingangs-und Ausgangssignal des logischen Gates entspricht, um zum Ausgeben des verzögerten Taktsignals als zweites Signal;
• Umwandlungsmittel zum Umwandeln der seriellen Daten in parallele Daten gemäß dem zweiten Signal der Verzögerungsmittel; und
• Speichermittel zum Halten und Ausgeben der parallelen Daten gemäß dem ersten Signal des logischen Gates.
• Nach einem noch anderen Gesichtspunkt der vorliegenden Erfindung ist ein Datenmultiplexer vorgesehen, der aufweist:
• Mittel zum Ausgeben paralleler Daten,
• Mittel zum Erzeugen eines Taktsignals;
• einen Johnsonzähler mit einer Anzahl von Flipflops, die Taktsignaleingänge haben, an die das Taktsignal angelegt wird,
• gekennzeichnet durch
• ein logisches Gate, an welches das Taktsignal und die Q-Ausgangssignale der Flipflops angelegt werden, wobei das logische Gate so aufgebaut ist, daß das Taktsignal es jedesmal durchläuft, wenn 2n Taktimpulse des Taktsignals vorkommen, und daß das logische Gate ein erstes Signal ausgibt, wobei n die Anzahl der Flipflops des Johnsonzählers darstellt;
• Verzögerungsmittel zum Verzögern des Taktsignals um eine Zeit, die einer verzögerten Zeit zwischen Eingangs-und Ausgangssignal des logischen Gates entspricht, und zum Ausgeben des verzögerten Taktsignals als zweites Signal;
• Umwandlungsmittel zum Umwandeln der parallelen Daten in serielle Daten gemäß dem ersten Signal der logischen Mittel; und
• Speichermittel zum Halten und Ausgeben der seriellen Daten gemäß dem zweiten Signal des Verzögerungsgates.
• Die obigen und anderen Aufgaben und Vorteile werden aus der folgenden ausführlichen Beschreibung deutlich, wenn diese in Verbindung mit den Zeichnungen gelesen wird.
• Es zeigen:
• Fig. 1 eine Ansicht, die den Aufbau eines Demultiplexers zeigt, bei dem ein Signalgenerator nach der vorliegenden Erfindung verwendet wird;
• Fig. 2 ein Zeitdiagramm, das zeigt, wie der Demultiplexer arbeitet;
• Fig. 3A eine schematische Ansicht, die den Aufbau eines Multiplexers zeigt, bei dem ein Signalgenerator nach der vorliegenden Erfindung verwendet wird;
• Fig. 3 3B ein Zeitdiagramm, das zeigt, wie der Multiplexer von Fig. 3A arbeitet;
• Fig. 4 eine schematische Ansicht, die den Aufbau einer ersten Ausführungsform des Signalgenerators nach der vorliegenden Erfindung zeigt;
• Fig. 5 ein Zeitdiagramm, das zeigt, wie der Signalgenerator von Fig. 4 arbeitet;
• Fig. 6 eine schematische Ansicht, die den Aufbau einer zweiten Ausführungsform des Signalgenerators nach der vorliegenden Erfindung zeigt;
• Fig. 7 ein Zeitdiagramm, das zeigt, wie der Signalgenerator von Fig. 6 arbeitet;
• Fig. 8 eine schematische Ansicht, die den Aufbau einer dritten Ausführungsform des Signalgenerators nach der vorliegenden Erfindung zeigt;
• Fig. 9 schematisch den Aufbau des logischen Gates von Fig. 8;
• Fig. 10 ein Zeitdiagramm, das zeigt, wie der Signalgenerator von Fig. 8 arbeitet;
• Fig. 11 eine schematische Ansicht, die einen konventionellen Demultiplexer zeigt;
• Fig. 12 schematisch den Aufbau des Flipflops des Johnsonzählers von Fig. 11; und
• Fig. 13 eine schematische Ansicht, die einen konventionellen Multiplexer zeigt.
• In Fig. 1 ist ein 4-Bit-Daten-Demultiplexer gezeigt, bei dem ein Signalgenerator nach der vorliegenden Erfindung verwendet wird. Die Teile, die mit dem entsprechenden Teilen des konventionellen Demultiplexers von Fig. 12 identisch sind, sind mit den gleichen Bezugszeichen und Buchstaben bezeichnet. Der Demultiplexer weist eine Seriell-Parallel- Umwandlungsschaltung 2 auf, die aus vier Flipflops FF100 bis FF103 besteht, die in Reihe miteinander verbunden sind, sowie einen Datenspeicher 3, der aus vier Flipflops FF200 bis FF203 besteht. Die Q-Ausgänge der Flipflops FF100 bis FF103 der Seriell-Parallel-Umwandlungsschaltung 2 sind jeweils mit den D-Eingängen der Flipflops FF200 bis FF203 des Speichers 3 verbunden. Das Bezugszeichen 20 bezeichnet einen Johnsonzähler, der zwei Flipflops FF1 und FF2 aufweist. Der Johnsonzähler 20 weist ein ODER-Gate 21 auf, an das die Q-Ausgangssignale der Flipflops FF1 und FF2 sowie ein Taktsignal CLK angelegt werden. Die Flipflops FF1 und FF2 des Johnsonzählers 20 sind im Aufbau mit den Flipflops FF100 bis FF103 der Seriell-Parallel-Umwandlungsschaltung 2 identisch. Das Bezugszeichen 22 bezeichnet eine Verzögerungsschaltung mit einem einzelnen Gatte. Die Verzögerungsschaltung 22 erzeugt ein verzögertes Taktsignal DCLK, das gegenüber dem Taktsignal CLK um eine Verzögerungszeit verzögert ist, die der Verzögerungszeit (td) zwischen Ein- und Ausgangssignal des ODER-Gates 21 entspricht. Die Verzögerungszeit zwischen Ein- und Ausgangssignal des ODER-Gates 21 beträgt ungefähr 100 ps, die demnach halb so groß ist wie die Verzögerungszeit zwischen Ein- und Ausgangssignal (ungefähr 200 ps) des Flipflops FF1 des Johnsonzählers.
• Die Arbeitsweise des Datendemultiplexers von Fig. 1 ist im Zeitdiagramm von Fig. 2 gezeigt. Bei der ersten ansteigenden Flanke des verzögerten Taktsignals DCLK sind Daten D01 am Punkt a von Fig. 1 vorhanden. Bei der zweiten ansteigenden Flanke des Taktsignals DCLK sind Daten D02 am Punkt a vorhanden, und die Daten D01 sind am Punkt b vorhanden. Bei der dritten ansteigenden Flanke des Taktsignals DCLK sind Daten D03 am Punkt a vorhanden, die Daten D02 sind am Punkt b vorhanden, und die Daten D01 sind am Punkt c vorhanden. Bei der vierten ansteigenden Flanke des Taktsignals DCLK erscheinen Daten D04 am Punkt a, die Daten D03 sind am Punkt b vorhanden, die Daten D02 sind am Punkt c vorhanden, und die Daten D01 sind am Punkt d vorhanden. Wie in Fig. 2 gezeigt ist, macht, wenn das Taktsignal CLK bei dem fünften Taktsignal ansteigt, und die Q-Ausgänge der Flipflops FF1 und FF2 des Johnsonzählers 20 beide niedrig (low) sind, das Datenladeimpulssignal DLP, das vom ODER-Gate 21 ausgegeben wird, einen tief-hoch (low-high) Übergang in einem Zeitpunkt, der von der ansteigenden Flanke des fünften Taktimpulses des Taktsignals CLK um td verzögert ist. Als Folge davon werden die Daten D04, D03, D02 und D01 an den D-Eingängen der Flipflops FF200, FF201, FF202 und FF203 zu den Q-Ausgängen der Flipflops FF200, FF201, FF202 und FF203 übertragen.
• Da bei der Ausführungsform von Fig. 1 das ODER-Gate 21 vorgesehen ist, damit es das Datenladeimpulssignal DLP erzeugt, kann die Verzögerungszeit (ungefähr 100 ps) des Signals LP um den Betrag von zwei Gatestufen verglichen mit der Verzögerungszeit (ungefähr 200 ps) des Signals DLP reduziert werden, das durch das Flipflop FF1 des konventionellen Johnsonzählers 5 von Fig. 11 erzeugt wird. Weiter kann diese Reduzierung der Verzögerungszeit des Signals DPL die Verzögerungszeit des Signals DCLK reduzieren. Folglich kann der Multiplexer, der die Signale DCLK und DPL verwendet, mit einer hohen Geschwindigkeit arbeiten.
• Fig. 3A zeigt schematisch einen Multiplexer, bei dem ein Signalgenerator nach der vorliegenden Erfindung verwendet wird. Die Teile, die mit entsprechenden Teilen des konventionellen Multiplexers von Fig. 13 identisch sind, sind mit den gleichen Bezugszeichen und Buchstaben bezeichnet. Der Multiplexer weist einen Datenspeicher 11 auf, eine Parallel-Seriell-Umwandlungsschaltung 12, einen Datenspeicher 13, einen Johnsonzähler 30 und eine Verzögerungsschaltung 32 zur Erzeugung eines verzögerten Taktsignals DCLK. Der Johnsonzähler 30 weist zwei Flipflops FF6 und FF7 sowie ein ODER-Gate 31 auf. An das ODER-Gate 31 werden ein Taktsignal CLK und die Q-Ausgangssignale der Flipflops FF6 und FF7 angelegt. Die Ausführungsform von Fig. 3 unterscheidet sich gegenüber dem konventionellen Multiplexer von Fig. 13 dadurch, daß das ODER-Gate 31 vorgesehen ist, um ein Datenladeimpulssignal DLP zu erzeugen. Die Verzögerungszeit (ungefähr 100 ps) des Signals DLP kann um den Betrag der beiden Gatestufen verglichen mit der Verzögerungszeit (ungefähr 200 ps) des Signals DLP reduziert werden, das durch das Flipflop FF6 des konventionellen Johnsonzählers 15 von Fig. 13 erzeugt wird. Aus diesem Grund kann der Multiplexer nach der vorliegenden Erfindung mit hoher Geschwindigkeit arbeiten, so wie im Fall von Fig. 1. Wie in Fig. 3B gezeigt ist, sind bei der ersten ansteigenden Flanke des Datenladeimpulssignals DLP parallele Daten D01, D02, D03 und D04 jeweils an den Punkten c, d, e und f vorhanden. Bei den ansteigenden und fallenden Flanken der Taktsignale (Punkt g und h von Fig. 3A), die an die Datenauswahleingänge S1 und S2 der Parallel-Seriell-Umwandlungsschaltung 12 angelegt werden, werden die parallelen Daten D01, D02, D03 und D04 bei den Punkten c, d, e und f in serielle Daten D01, D02, D03 und D04 umgewandelt, die am Punkt i vorhanden sind. Die in Fig. 3B gezeigte Verzögerung der Schaltung 12 wird durch Bauelemente veranlaßt, die die Schaltung 12 bilden. Das Taktsignal DCLK am Punkt j macht low-high-Übergänge an Zwischenpunkten zwischen Datenflanken, wie bei den i- und j-Punkten von Fig. 3B gezeigt ist, so daß das Rauschen, das vom Schalten der Schaltung 12 herkommt, eliminiert werden kann. Das Taktsignal DCLK wird an den C-Eingang des Flipflops FF5 des Datenspeichers 13 angelegt, der serielle Daten D01, D02, D03 und D04 am Punkt i bei den ansteigenden Flanken des Taktsignals DCLK ausgibt. Das heißt, daß das Flipflop FF5 dazu vorgesehen ist, das oben beschriebene Rauschen zu eliminieren.
• Fig. 4 zeigt eine erste Ausführungsform des Signalgenerators nach der vorliegenden Erfindung. Der Signalgenerator weist einen Johnsonzähler 40 und ein ODER-Gate 41 auf. Der Johnsonzähler 40 hat vier Flipflops FF1 bis FF4. Der Q-Ausgang eines Flipflops ist einfach mit dem D-Eingang des nächsten Flipflops verbunden, und der Q-Ausgang der äußersten rechten Stufe des Johnsonzählers 40 ist mit dem D-Eingang der äußersten linken Stufe verbunden. Ein Eingangstaktsignal CLK ist parallel mit allen C-Eingängen der Flipflops verbunden. Weiter ist ein Resetsignal (Rücksetzsignal) RST parallel an alle R-Eingänge der Flipflops geschaltet. Das Taktsignal CLK und die Q-Ausgangssignale der Flipflops sind an ein logisches Gate 41 angelegt, dessen Ausgangssignal (OR) als Datenladeimpulssignal DLP (erstes Signal) verwendet wird.
• Fig. 5 zeigt das Zeitdiagramm der Ausführungsform von Fig. 4, das zeigt, wie das Datenladeimpulssignal DLP (erstes Signal) erhalten wird. Beim achten Taktimpuls C8 des Taktsignals CLK wechselt das Q-Ausgangssignal des Flipflops FF4 der letzten Stufe von einem hohen Pegel (high) zu einem niedrigen Pegel (low), und alle Ausgangssignale Q1 bis Q4 gehen auf low. Daher steigt das Ausgangssignal OR des logischen Gates 41 in dem Zeitpunkt an, der von der ansteigenden Flanke des neunten Taktimpulses C9 um td verzögert ist (Verzögerungszeit einer Gatestufe). Diese OR-Anderung wird als Flanke des Datenladeimpulssignals DLP verwendet. Somit kann bei der Ausführungsform von Fig. 4 das Datenladeimpulssignal in einem Zeitpunkt erhalten werden, der von der ansteigenden Flanke des neunten Taktimpulses C9 um td verzögert ist. Da td gegenüber td' beim Stand der Technik von Fig. 13 um den Betrag von zwei Gatestufen kürzer ist, kann die Verzögerungszeit des Datenladeimpulssignals DLP reduziert werden.
• Fig. 6 und 7 zeigen eine zweite Ausführungsform des Signalgenerators nach der vorliegenden Erfindung. Bei dieser Ausführungsform ist der -Ausgang von FF1 mit dem D-Eingang des FF2 verbunden, der Q-Ausgang des FF2 ist mit dem D-Eingang des FF3 verbunden, der -Ausgang von FF3 ist mit dem D- Eingang von FF4 verbunden, und der Q-Ausgang von FF4 ist mit dem D-Eingang von FF1 verbunden. Das heißt, daß der invertierte Ausgang (Q) eines ungeradzahligen Flipflops mit dem D- Eingang des nächsten Flipflops verbunden ist. Wie im Zeitdiagramm von Fig. 7 gezeigt ist, geht das Ausgangssignal OR des Gates von low nach high in einem Zeitpunkt, der von der ansteigenden Flanke des neunten Taktimpulses C9 um td verzögert ist, nachdem alle Q-Ausgangssignale der Flipflops FF1 bis FF4 low geworden sind. Dieser low-high-Übergang wird als Datenladeimpulsflanke verwendet. Daher wird die gleiche Wirkung wie bei der Ausführungsform von Fig. 5 erhalten.
• Fig. 8 zeigt eine dritte Ausführungsform eines Signalgenerators nach der vorliegenden Erfindung. In Fig. 8 bezeichnet das Bezugszeichen einen Johnsonzähler, der n Flipflops FF1 bis FFn aufweist. Der Q-Ausgang des einen Flipflops ist einfach mit dem D-Eingang des nächsten verbunden, und der Q-Ausgang der äußersten rechten Stufe des Johnsonzählers 50 ist mit dem D-Eingang der äußersten linken Stufe verbunden. Ein Eingangstaktsignal CLK ist parallel an alle C-Eingänge der Flipflops angelegt. Weiter ist ein Resetsignal RST parallel an alle R-Eingänge der Flipflops geschaltet. Das Taktsignal CLK und die Q-Ausgangssignale der Flipflops sind an ein logisches Gate 51 geführt, dessen Ausgangssignal (OR, NOR) als Datenladeimpulssignal DLP (erstes Signal) verwendet wird.
• Fig. 9 zeigt schematisch den Schaltungsaufbau des logischen Gates 51 von Fig. 8. Das logische Gate 51 weist einen Differenzteil 51a sowie einen Ausgangsteil 51b auf, der einen OR-seitigen Ausgangstransistor TOR und einen NOR-seitigen Ausgangstransistor TNOR hat. Der Differenzteil 51a hat Eingangstransistoren T1 bis Tn+1, die der Anzahl der Eingänge D1 bis Dn+1 entsprechen, einen Referenztransistor TR und einen Konstantstromtransistor Tc. Das Taktsignal CLK ist an den Eingang D1 des Eingangstransistors T1 angelegt, und die Ausgangssignale Q1 bis Qn des Johnsonzählers 50 von Fig. 8 sind an die Eingänge D2 bis Dn+1 angelegt. Das ODER-Gate 51 hat eine Verzögerungszeit td zwischen Ein- und Ausgang (allgemein entspricht td einer Gatestufe).
• Fig. 10 zeigt das Zeitdiagramm der Ausführungsform von Fig. 8, das zeigt, wie die Ausgangssignale Q1 bis Qn mit dem Taktsignal CLK sich ändern. Beim zweiten Taktimpuls C2n des Taktsignals CLK wechselt das Qn-Ausgangssignal des Flipflops FFn der letzten Stufe von einem High- zu einem Low- Pegel, und alle Ausgangssignale Q1 bis Qn werden low. Daher steigt oder fällt das OR- oder NOR-Ausgangssignal des logischen Gates 51 zu einem Zeitpunkt, der von der ansteigenden Flanke des (2n+1) Taktimpulses C2n+1 um td verzögert ist (Verzögerungszeit einer Stufe). Diese OR- oder NOR-Änderung wird als Flanke des Datenladeimpulssignals DLP verwendet. Folglich kann bei der Ausführungsform von Fig. 8 das Datenladeimpulssignal zu einem Zeitpunkt erhalten werden, der von der ansteigenden Flanke des (2n+1)ten Taktimpuls C2n+1 um td verzögert ist. Da td gegenüber td' nach dem Stand der Technik von Fig. 13 um den Betrag von zwei Gatestufen kürzer ist, kann die Verzögerung des Datenladeimpulssignals DLP reduziert werden.

Claims (12)

1. Signalgenerator, der aufweist:

Mittel zum Erzeugen eines Taktsignals (CLK);

einen Johnsonzähler (20) mit einer Anzahl von Flipflops (FF1, FF2), die Taktsignaleingänge haben, an die das Taktsignal angelegt wird,

gekennzeichnet durch

ein logisches Gate (21), an welches das Taktsignal und die Q-Ausgangssignale der Flipflops angelegt werden, wobei das logische Gate (21) so aufgebaut ist, daß das Taktsignal es jedesmal durchläuft, wenn 2n Taktimpulse des Taktsignals vorkommen, und daß das logische Gate (21) ein erstes Signal (DLP) ausgibt, wobei n die Anzahl der Flipflops des Johnsonzählers darstellt; und

Verzögerungsmittel (22) zum Verzögern des Taktsignals um eine Zeit, die einer verzögerten Zeit zwischen Eingangs- und Ausgangssignal des logischen Gates entspricht, und zum Ausgeben des verzögerten Taktsignals (DCLK) als zweites Signal.

2. Signalgenerator nach Anspruch 1, wobei das logische Gate (21) ein ODER-Gate (OR-Gate) aufweist.

3. Signalgenerator nach Anspruch 1 oder 2, wobei das erste Signal (DLP) ausgegeben wird, wenn das Taktsignal einen hohen Pegel aufweist und alle Q-Ausgangssignale der Flipflops einen niedrigen Pegel aufweisen.

4. Datendemultiplexer, der aufweist:

Mittel zum Ausgeben serieller Daten;

Mittel zum Erzeugen eines Taktsignals;

einen Johnsonzähler (20) mit einer Anzahl von Flipflops (FF1, FF2), die Taktsignaleingänge haben, an die das Taktsignal angelegt wird;

gekennzeichnet durch

ein logisches Gate (21), an welches das Taktsignal und die Q-Ausgangssignale der Flipflops angelegt werden, wobei das logische Gate so aufgebaut ist, daß das Taktsignal es jedesmal durchläuft, wenn 2n Taktimpulse des Taktsignals vorkommen, und daß das logische Gate ein erstes Signal (DLP) ausgibt, wobei n die Anzahl der Flipflops des Johnsonzählers darstellt;

Verzögerungsmittel (22) zum Verzögern des Taktsignals um eine Zeit, die einer verzögerten Zeit zwischen Eingangs- und Ausgangssignal des logischen Gates entspricht, um zum Ausgeben des verzögerten Taktsignals (DCLK) als zweites Signal;

Umwandlungsmittel (2) zum Umwandeln der seriellen Daten in parallele Daten gemäß dem zweiten Signal (DCLK) der Verzögerungsmittel; und

Speichermittel (3) zum Halten und Ausgeben der parallelen Daten gemäß dem ersten Signal (DLP) des logischen Gates.

5. Datendemultiplexer nach Anspruch 4, wobei das logische Gate (21) ein OR-Gate aufweist.

6. Datendemultiplexer nach Anspruch 4 oder 5, wobei das erste Signal (DLP) ausgegeben wird, wenn das Taktsignal hoch ist und alle Q-Ausgangssignale der Flipflops niedrig sind.

7. Datendemultiplexer nach einem der Ansprüche 4 bis 6, wobei die Umwandlungsmittel (2) eine Anzahl von Flipflops (F100, FF101,...) aufweisen, die seriell miteinander verbunden sind, um nacheinander die seriellen Daten zu empfangen, und wobei die Speichermittel (Latchmittel) (3) eine Anzahl von Flipflops (FF200, FF201,...) aufweisen, die betreffs ihrer Anzahl der Flipflops den Umwandlungsmitteln (2) entsprechen, wobei die Q-Ausgänge der Flipflops der Umwandlungsmittel (2) jeweils mit den D-Eingängen der Flipflops der Speichermittel (3) verbunden sind.

8. Datendemultiplexer nach Anspruch 7, wobei die Anzahl der Flipflops der Umwandlungsmittel (2) im Aufbau mit der Anzahl der Flipflops des Johnsonzählers identisch ist.

9. Datenmultiplexer, der aufweist:

Mittel zum Ausgeben paralleler Daten,

Mittel zum Erzeugen eines Taktsignals (CLK);

einen Johnsonzähler (30) mit einer Anzahl von Flipflops (FF6, FF7), die Taktsignaleingänge haben, an die das Taktsignal angelegt wird,

gekennzeichnet durch

ein logisches Gate (31), an welches das Taktsignal und die Q-Ausgangssignale der Flipflops angelegt werden, wobei das logische Gate (31) so aufgebaut ist, daß das Taktsignal es jedesmal durchläuft, wenn 2n Taktimpulse des Taktsignals vorkommen, und daß das logische Gate ein erstes Signal (DLP) ausgibt, wobei n die Anzahl der Flipflops des Johnsonzählers (30) darstellt;

Verzögerungsmittel (32) zum Verzögern des Taktsignals um eine Zeit, die einer verzögerten Zeit zwischen Eingangs- und Ausgangssignal des logischen Gates entspricht, und zum Ausgeben des verzögerten Taktsignals (DCLK) als zweites Signal;

Umwandlungsmittel (11, 12) zum Umwandeln der parallelen Daten in serielle Daten gemäß dem ersten Signal (DLP) der logischen Mittel (31); und

Speichermittel (13) zum Halten und Ausgeben der seriellen Daten gemäß dem zweiten Signal (DCLK) des Verzögerungsgates (22).

10. Datenmultiplex nach Anspruch 9, wobei das logische Gate ein OR-Gate aufweist.

11. Datenmultiplexer nach Anspruch 9 oder 10, wobei das erste Signal (DLP) ausgegeben wird, wenn das Taktsignal hoch ist und alle Q-Ausgangssignale der Flipflops niedrig sind.

12. Datenmultiplexer nach einem der Ansprüche 9 bis 11, wobei die Umwandlungsmittel einen Multiplexer (12) aufweisen, der einen Q-Ausgang hat, und wobei die Speichermittel (13) ein Flipflop (FF5) aufweisen, dessen D-Eingang mit den Q-Ausgang des Multiplexers (12) verbunden ist.