DE69610970T2 - Halbleiterbauelement mit Bipolarstruktur und dessen Herstellungsverfahren - Google Patents

Halbleiterbauelement mit Bipolarstruktur und dessen Herstellungsverfahren

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Description

    HINTERGRUND DER ERFINDUNG Gebiet der Erfindung
  • Die vorliegende Erfindung betrifft eine Halbleitervorrichtung, die eine Bipolarstruktur aufweist, und insbesondere betrifft sie eine Verbesserung zum verträglichen Verringern einer Sättigungsspannung und einer Abklingzeit.
    • Beschreibung des Standes der Technik
  • Allgemein ist eine Halbleitervorrichtung bekannt, die einen Halbleiterkörper, ein Paar von Hauptelektroden, die mit einem Paar von Hauptoberflächen des Halbleiterkörpers verbunden sind, und eine in dem Halbleiterkörper ausgebildete Bipolarstruktur aufweist, die aus Halbleiterschichten eines p-Typs und eines n-Typs besteht, welche abwechselnd in drei Schichten entlang den Hauptoberflächen gestapelt sind. Ein IGBT, ein EST (emittergeschalteter Tyristor), ein MCT (MOS-gesteuerter Tyristor) ein SIT und ein GTO sind typische Beispiele von dieser.
  • Fig. 36 zeigt eine Querschnittsansicht, die die Struktur eines herkömmlichen n-Kanal-IGBT darstellt. In einem allgemeinen IGBT sind eine Anzahl von IGBT-Elementen (hier im weiteren Verlauf als Einheitszellen bezeichnet) parallel zueinander gestaltet. Fig. 36 zeigt eine Schnittansicht, die eine einzige Einheitszelle darstellt. In diesem IGBT 151 sind eine Pufferschicht 2 des n-Typs und eine Halbleiterschicht 3 des n-Typs, welche auf einer Hauptoberfläche eines Halbleiterkörpers 12 freiliegt, aufeinanderfolgend auf eine obere Hauptoberfläche einer Halbleiterschicht 1 des p-Typs gestapelt, welche auf einer unteren Hauptoberfläche des Halbleiterkörpers 12 freiliegt. Wenn die Nennspannung 600 v beträgt, weist die Halbleiterschicht 3 des n-Typs eine Störstellenkonzentration des n-Typs von ungefähr 2 · 10¹&sup4; cm&supmin;³ auf, während die Pufferschicht 2 auf eine Störstellenkonzentration des n-Typs von ungefähr 1 · 10¹&sup7; cm&supmin;³ festgelegt ist, welche höher als die der Halbleiterschicht 3 des n-Typs ist.
  • Weiterhin ist eine Basisschicht 4 des p-Typs selektiv auf einem oberen Hauptoberflächenabschnitt der Halbleiterschicht 3 des n-Typs ausgebildet. Eine pnp-Bipolarstruktur ist durch die Halbleiterschicht 1 des p-Typs, die Halbleiterschichten 2 und 3 des n-Typs und die Basisschicht 4 des p-Typs ausgebildet. Weiterhin ist ein Emitterbereich 5 des n-Typs selektiv auf einem oberen Hauptoberflächenabschnitt der Basisschicht 4 des p-Typs ausgebildet. Auf einem Kanalbereich 6, welcher ein oberer Hauptoberflächenabschnitt der Basisschicht 4 des p-Typs ist, der von der Halbleiterschicht 3 des n-Typs und dem Emitterbereich 5 des n-Typs gehalten wird, ist eine Gate- Elektrode 8 diesem über einen Gateisolationsfilm 7 gegenüberliegend vorgesehen.
  • Weiterhin ist eine Emitter-Elektrode 9, welche eine erste Hauptelektrode ist, auf der oberen Hauptoberfläche des Halbleiterkörpers 12 ausgebildet, um elektrisch mit sowohl der Basisschicht 4 des p-Typs als auch dem Emitterbereich 5 des n-Typs zu verbunden zu sein. Andererseits ist eine Kollektor-Elektrode 10, welche eine zweite Hauptelektrode ist, elektrisch mit der unteren Hauptoberfläche des Halbleiterkörpers 12, d. h. der Halbleiterschicht 1 des p-Typs verbunden.
  • Eine Funktionsweise dieser herkömmlichen Vorrichtung 151 wird nun beschrieben. Zuerst wird eine vorgeschriebene Kollektorspannung VCE über die Emitter-Elektrode 9 und die Kollektroelektrode 10 angelegt. Eine Gatespannung VGE, die einen Schwellwert überschreitet, welche für die Vorrichtung spezifisch ist, wird zu diesem Zeitpunkt über die Emitter-Elektrode 9 und die Gate-Elektrode 8 angelegt, wodurch der Kanalbereich 6 der Basisschicht 4 des p-Typs, welcher sich in der Nähe der Gate-Elektrode 8 befindet, zu einem n-Typ umgekehrt wird und ein Kanal des n-Typs in dem Kanalbereich 6 ausgebildet wird.
  • Über diesen Kanal werden Elektronen, die als Ladungsträger dienen, von der Emitter-Elektrode 9 in die Halbleiterschicht 3 des n-Typs injiziert. Die Halbleiterschicht 1 des p-Typs und die Halbleiterschicht 3 des n- Typs werden durch die injizierten Elektronen vorwärts vorgespannt, wodurch Löcher, die als Ladungsträger dienen, von der Halbleiterschicht 1 des p-Typs in die Halbleiterschicht 3 des n-Typs injiziert werden. Folglich wird der Widerstand der Halbleiterschicht 3 des n-Typs beträchtlich verringert und erreicht ein Hauptstrom, der von der Kollektor-Elektrode 10 zu der Emitter-Elektrode 9 fließt, d. h. ein Kollektorstrom IC, einen hohen Wert. Das heißt, die Vorrichtung erreicht einen leitenden Zustand (wird eingeschaltet). Daher wird der Widerstand der Halbleiterschicht 3 des n-Typs durch das Injizieren der Löcher von der Halbleiterschicht 1 des p-Typs in den IGBT verringert.
  • Der Widerstand über der Emitter-Elektrode 9 und der Kollektor-Elektrode 10 in dem Durchlaßzustand der Vorrichtung wird als Durchlaßwiderstand bezeichnet. Im allgemeinen wird ein derartiger Durchlaßwiderstand durch die Kollektorspannung VCE (als eine Sättigungskollektorspannung VTCE(sat) bezeichnet) bestimmt, welche auftritt, wenn sich der Kollektorstrom IC an einem Nennstromwert befindet. Im allgemeinen beträgt der Nennstrom des IGBT typischerweise ungefähr 50 bis 200 A/cm². Die Sättigungsspannung VCE(sat), welche einen Leistungsverlust bei einer Durchlaßzeit verursacht, ist bevorzugt minimiert.
  • In einem Zustand eines Anlegens der Gatespannung VGE einer konstanten Amplitude wird eine Beschränkung einer konstanten Höhe, die der Gatespannung VGE entspricht, zu der Flußrate von Elektronen hinzugefügt, die in den Kanalbereich 6 fließen, wenn die Kollektorspannung VCE erhöht wird. Deshalb ist der Kollektorstrom IC, der durch die Vorrichtung fließt, an einem konstanten Wert (als ein Sättigungskollektorstrom Ic(sat) bezeichnet) gesättigt, der der Gatespannung VGE entspricht.
  • Die Pufferschicht 2, welche sich in Kontakt mit der Halbleiterschicht 1 des p-Typs befindet, ist dazu ausgelegt, die Menge der Löcher zu steuern, die von der Halbleiterschicht 1 des p-Typs injiziert werden. Da die Pufferschicht 2 eine hohe Störstellenkonzentration des n- Typs aufweist, rekombinieren die Löcher, die von der Halbleiterschicht 1 des p-Typs injiziert werden, leicht mit den Elektronen der Pufferschicht 2. Daher wird der Sättigungskollektorstrom Ic(sat) aufgrund des Vorsehens der Pufferschicht 2 verringert. Wenn der Sättigungskollektorstrom Ic(sat) verringert wird, wird die Vorrichtung nach einem Kurzschließen einer Last kaum beschädigt. Andererseits wird der Durchlaßwiderstand aufgrund des Vorsehens der Pufferschicht 2 erhöht. Daher werden der Sättigungskollektorstrom IC(sat) und der Durchlaßwiderstand durch geeignetes Einstellen der Dicke und der Störstellenkonzentration der Pufferschicht 2 konkurrierend optimiert.
  • Wenn die Gatespannung VGE von dem Wert, der den Schwellwert überschreitet, auf 0 oder eine rückwärts gerichtete Vorspannung (einen negativen Wert) verringert wird, während die Kollektorspannung VCE der vorgeschriebenen Amplitude angelegt wird, kehrt der Kanalbereich 6, welcher zu dem n-Typ umgekehrt worden ist, zu dem ursprünglichen p-Typ zurück. Folglich wird das Injizieren der Elektronen von der Emitter-Elektrode 9 gestoppt. Daher wird ebenso das Injizieren der Löcher von der Halbleiterschicht 1 des p-Typs gestoppt.
  • Danach werden die Elektronen und die Löcher, welche in der Halbleiterschicht 3 des n-Typs (und der Pufferschicht 2) gespeichert worden sind, in der Kollektor- Elektrode 10 bzw. der Emitter-Elektrode 9 gesammelt oder durch ein Rekombinieren miteinander verringert, um letztlich zu verschwinden. Zu diesem Zeitpunkt werden die Löcher mit einer niedrigeren Rate als die Elektronen verringert, wodurch ein Löcherstrom, der in die Emitter- Elektrode 9 geht, hauptsächlich den sogenannten Schwanzstrom bewirkt, welcher in dem Kollektorstrom I~ auftritt. Eine Zeit, die für das Abschwächen des Kollektorstroms I~ erforderlich ist (im allgemeinen durch eine Zeit definiert, die zum Abschwächen des Kollektorstroms I~ von 90 % von IC in einem Durchlaßzustand auf 10% erforderlich ist) wird als eine Abklingzeit tf bezeichnet. Die Abklingzeit tf ist selbstverständlich vorzugsweise minimiert.
  • Die Pufferschicht 2 ist ebenso dazu ausgelegt, zu verhindern, daß eine Verarmungsschicht, die sich von der Basisschicht 4 des p-Typs ausdehnt, zu der Halbleiterschicht 1 des p-Typs reicht und ein Leiten zwischen der Halbleiterschicht 1 des p-Typs und der Basisschicht 4 des p-Typs (einen sogenannten "Durchschlag") zuläßt, wenn die Kollektorspannung VCE bis zu einem Wert an den IGBT 151 angelegt wird, welche nahe einer Durchbruchspannung ist, um dadurch die Spannungsfestigkeit der Vorrichtung zu verbessern.
  • Bei einem allgemeinen IGBT, der die Vorrichtung 151 beinhaltet, die in Fig. 36 gezeigt ist, ist eine Kompromißbeziehung zwischen einem Erfordernis zum Verringern der Sättigungsspannung VCE(sat) und dem zum Verringern der Abklingzeit tf vorhanden. In den letzten Jahren sind deshalb Versuche zum verträglichen Verbessern von beiden dieser Erfordernisse massiv vorangetrieben worden. Eine derartige Verbesserung ist hauptsächlich durch Verfeinern einer MOS-Struktur, welche entlang der oberen Hauptoberfläche des Halbleiterkörpers 12 in dem IGBT 151 ausgebildet ist, d. h. der Struktur, die durch die Halbleiterschicht 3 des n-Typs 3, die Basisschicht 4 des p-Typs und den Emitterbereich 5 des n-Typs ausgebildet ist, durchgeführt worden.
  • Der Erfinder hat bei einem Treffen einer wissenschaftlichen Gesellschaft, die 1994 abgehalten wurde, einen IGBT vorgestellt, der ein Grabengate aufweist, das in einer vorderen Schnittansicht in Fig. 37 gezeigt ist. Dieser IGBT 152 ist mit einer Rille 31 versehen, welche eine obere Hauptoberfläche eines Halbleiterkörpers 12 öffnet und durch eine Basisschicht 4 eines p-Typs und einen Emitterbereich 5 eines n-Typs geht, um eine Halbleiterschicht 3 des n-Typs zu erreichen. Weiterhin ist eine Gate-Elektrode 33, die aus Polysilizium besteht, über einen Gateisolationsfilm 32 in der Rille 31 vergraben. In dieser Vorrichtung 152 dient ein Bereich 35 der Basisschicht 4 des p-Typs, welcher der Gate-Elektrode 33 gegenüberliegt, als ein Kanalbereich.
  • In der Vorrichtung 152 ist eine Verfeinerung der MOS- Struktur aufgrund des Grabengatetyps der MOS-Struktur beträchtlich vorangetrieben worden. Folglich ist eine Verbesserung der Sättigungsspannung VCE(sat) und der Abklingzeit tf vorangetrieben worden. Daher ist eine verträgliche Verbesserung der Sättigungsspannung VCE(sat) und der Abklingzeit tf in dem IGBT hauptsächlich durch Verbessern der MOS-Struktur unterstützt worden. Jedoch wird die Verbesserung der MOS-Struktur durch die Verwendung der Grabengatestruktur als eine Grenze erreichend betrachtet.
  • Andererseits hat der Erfinder einen IGBT, welcher die Sättigungsspannung VCE(sat) und einen SOA (sicheren Betriebsbereich) durch Verbessern eines Abschnitts, der von der MOS-Struktur verschieden ist, wie es in einer vorderen Schnittansicht in Fig. 38 gezeigt ist, in der Japanischen Patentoffenlegungsschrift Nr. 6-204481 (1994) offenbart, die dem Oberbegriff des Anspruchs 1 entspricht. In dieser Vorrichtung 153 ist ein Halbleiterbereich 21 eines n-Typs mit einer hohen Konzentration, der eine hohe Störstellenkonzentration des n-Typs von ungefähr 1 · 10¹&sup8; bis 1 · 10²¹ cm&supmin;³ aufweist, selektiv in einer Pufferschicht 2 ausgebildet. Die Störstellenkonzentration des n-Typs der Pufferschicht 2 ist auf einen niedrigeren Wert von ungefähr 5 · 10¹&sup4; bis 1 · 10¹&sup7; cm&supmin;³ festgelegt.
  • In dieser Vorrichtung 153 wird es erwartet, daß nicht nur die Sättigungsspannung VCE(sat) und der SOA verglichen mit einer Vorrichtung, die die gleiche MOS-Struktur aufweist, verträglich verbessert werden, sondern ebenso die Sättigungsspannung VCE(sat) und die Abklingzeit tf verträglich verbessert werden. Das heißt, es wird erwartet, daß die Vorrichtung 153 einen Durchbruch um die Grenze bei einer Verbesserung der MOS-Struktur erzielt und einen Weg zum weiteren Verbessern der Sättigungsspannung VCE(sat) und der Abklingzeit tf vorbereitet. In der Vorrichtung 153 ist jedoch die Form des Halbleiterbereichs 21 des n-Typs einer hohen Konzentration im Hinblick auf eine verträgliche Verbesserung der Sättigungsspannung VCE(sat) und der Abklingzeit tf nicht optimiert und daher ist eine verborgene Fähigkeit der Vorrichtung 153 nicht ausreichend hervorgebracht worden.
    • KURZFASSUNG DER ERFINDUNG
  • Gemäß einem ersten Aspekt der vorliegenden Erfindung gemäß Anspruch 1 weist eine Halbleitervorrichtung einen Halbleiterkörper mit einem Paar von Hauptoberflächen und einem Paar von Hauptelektroden, die jeweils mit dem Paar von Hauptoberflächen verbunden sind, und beinhaltet der Halbleiterkörper eine Bipolarstruktur, während die Bipolarstruktur eine erste Halbleiterschicht eines ersten Leitfähigkeitstyps, zweite und dritte Halbleiterschichten eines zweiten Leitfähigkeitstyps und eine vierte Halbleiterschicht des ersten Leitfähigkeitstyps aufweist, die aufeinanderfolgend von ersten zu zweiten des Paars von Hauptoberflächen gestapelt sind, wobei die Konzentration von Störstellen des zweiten Leitfähigkeitstyps in der zweiten Halbleiterschicht höher als die in der dritten Halbleiterschicht ist, wobei die Bipolarstruktur weiterhin einen Halbleiterbereich mit einer kürzeren Ladungsträgerlebensdauer als der in der zweiten Halbleiterschicht aufweist, dadurch gekennzeichnet, daß der zweite Halbleiterbereich derart selektiv ausgebildet ist, daß er einen Abstand D und eine Breite W entlang des Paars von Hauptoberflächen aufweist, und mindestens teilweise die zweite Halbleiterschicht überlappt oder an diese angrenzt, und eine Kombination (D/L, W/L) von relativen Werten des Abstands D und der Breite W bezüglich einer Dicke L der dritten Halbleiterschicht auf Werte innerhalb eines Bereichs festgelegt ist, der zwischen einem Segment, das (0, 0,12) mit (0,22, 0,44) verbindet, und einem Segment gehalten wird, das (0, 0) mit (0,22, 0) verbindet, während diese Segmente ausgeschlossen sind.
  • Gemäß einem zweiten Aspekt der vorliegenden Erfindung ist die Kombination (D/L, W/L) der relativen Werte auf Werte innerhalb eines Bereichs festgelegt, der durch ein Segment, das (0, 0,04) mit (0,22, 0,42) verbindet, und einem Segment gehalten wird, daß (0, 0) mit (0,22, 0,22) verbindet.
  • Gemäß einem dritten Aspekt der vorliegenden Erfindung ist die vierte Halbleiterschicht selektiv in der Form eines Streifens ausgebildet, der parallel zu der zweiten Hauptoberfläche ist, und ist der Halbleiterbereich in der Form einer Mehrzahl von Streifen ausgebildet, die parallel zueinander angeordnet sind, um die streifenförmige vierte Halbleiterschicht zu schneiden (auf zwei Niveaus zu kreuzen).
  • Gemäß einem vierten Aspekt der vorliegenden Erfindung ist die vierte Halbleiterschicht selektiv in der Form eines Streifens ausgebildet, der parallel zu der zweiten Hauptoberfläche verläuft, und ist der Halbleiterbereich in der Form von Inselbereichen ausgebildet, die voneinander isoliert sind und in einer Matrixausgestaltung angeordnet sind.
  • Gemäß einem fünften Aspekt der vorliegenden Erfindung ist die vierte Halbleiterschicht selektiv in der Form eines Streifens ausgebildet, der parallel zu der zweiten Hauptoberfläche verläuft, und ist der Halbleiterbereich in der Form eines Querstreifens ausgebildet.
  • Gemäß einem sechsten Aspekt der vorliegenden Erfindung weist der Halbleiterkörper weiterhin eine fünfte Halbleiterschicht des zweiten Leitfähigkeitstyps auf, die selektiv in der vierten Halbleiterschicht ausgebildet ist, und weist die Halbleitervorrichtung weiterhin eine Gate-Elektrode auf, die einem Kanalbereich über einem Isolationsfilm gegenüberliegt, welcher ein Oberflächenteil der vierten Halbleiterschicht ist, die zwischen den dritten und fünften Halbleiterschichten gehalten wird.
  • Gemäß einem siebten Aspekt der vorliegenden Erfindung ist der Halbleiterbereich ein Bereich des zweiten Leitfähigkeitstyps, der eine höhere Störstellenkonzentration als die in der zweiten Halbleiterschicht aufweist.
  • Gemäß einem achten der vorliegenden Erfindung ist der Halbleiterbereich ein Bereich, in welchem durch Bestrahlung mit Partikeln ein Kristalldeffekt eingebracht ist.
  • Gemäß einem neunten Aspekt der vorliegenden Erfindung weist ein Verfahren zum Herstellen einer Halbleitervorrichtung, die einen Halbleiterkörper mit einem Paar von Hauptoberflächen und einem Paar von Hauptelektroden aufweist, die jeweils mit dem Paar von Hauptoberflächen verbunden sind, so daß der Halbleiterkörper eine Bipolarstruktur beinhaltet, die Schritte eines (a) Vorbereitens eines Halbleitersubstrats eines ersten Leitfähigkeitstyps, das erste und zweite Hauptoberflächen aufweist, (b) Ausbildens einer Abschirmung, die selektiv eine Öffnung aufweist, auf der ersten Hauptoberfläche des Halbleitersubstrats, (c) selektiven Einbringens von Störstellen eines zweiten Leitfähigkeitstyps in die erste Hauptoberfläche durch die Öffnung, (d) Entfernens der Abschirmung nach dem Schritt (c), (e) Erachtens des Halbleitersubstrats als die erste Halbleiterschicht und Abscheidens der zweiten Halbleiterschicht des zweiten Leitfähigkeitstyps auf der ersten Hauptoberfläche durch Epitaxie nach dem Schritt (d), (f) Abscheidens der dritten Halbleiterschicht des zweiten Leitfähigkeitstyps, die eine niedrigere Störstellenkonzentration als die zweite Halbleiterschicht aufweist, auf der zweiten Halbleiterschicht durch Epitaxie, und (g) Diffundierens der Störstellen, die in dem Schritt (c) eingebracht werden, gleichzeitig mit den Schritten (e) (f), um dadurch selektiv einen Halbleiterbereich des zweiten Leitfähigkeitstyps auszubilden, der die Störstellen in einer höheren Konzentration als die zweite Halbleiterschicht enthält, auf, während die Form der Öffnung derart bestimmt wird, daß der Halbleiterbereich einen Abstand D und eine Breite W entlang des Paars von Hauptoberflächen des Halbleiterkörpers in einer endgültig vervollständigten Stufe der Halbleitervorrichtung aufweist und eine Kombination (D/L, W/L) von relativen Werten des Abstands D und der Breite W bezüglich einer Dicke L der dritten Halbleiterschicht bei Werten innerhalb eines Bereichs ist, der zwischen einem Segment, das (0, 0,12) mit (0,22, 0,44) verbindet, und einem Segment gehalten wird, das (0, 0) mit (0,22, 0) verbindet, während diese Segmente ausgeschlossen sind.
  • Gemäß einem zehnten Aspekt der vorliegenden Erfindung weist ein Verfahren zum Herstellen einer Halbleitervorrichtung, die einen Halbleiterkörper mit einem Paar von Hauptoberflächen und einem Paar von Hauptelektroden aufweist, die jeweils mit dem Paar von Hauptoberflächen verbunden sind, so daß der Halbleiterkörper eine Bipolarstruktur beinhaltet, die Schritte eines (a) Ausbildens eines Halbleitersubstrats, das eine erste Halbleiterschicht eines ersten Leitfähigkeitstyps, welche auf einer ersten Hauptoberfläche von diesen freigelegt ist, und eine zweite Halbleiterschicht eines zweiten Leitfähigkeitstyps aufweist, die auf der ersten Halbleiterschicht ausgebildet ist und auf einer zweiten Hauptoberfläche von diesem freiliegt, (b) Ausbildens einer Abschirmung, die selektiv eine Öffnung auf der zweiten Hauptoberfläche des Halbleitersubstrats aufweist, (c) selektiven Einbringens von Störstellen des zweiten Leitfähigkeitstyps in die zweite Hauptoberfläche durch die Öffnung, (d) Entfernens der Abschirmung nach dem Schritt (c), (e) Abscheidens einer dritten Halbleiterschicht des zweiten Leitfähigkeitstyps, der in der Störstellenkonzentration niedriger als die zweite Halbleiterschicht ist, auf der zweiten Hauptoberfläche durch Epitaxie nach dem Schritt (d), und (f) Diffundierens der Störstellen, die in dem Schritt (c) eingebracht werden, gleichzeitig mit dem Schritt (e), um dadurch selektiv einen Halbleiterbereich des zweiten Leitfähigkeitstyps auszubilden, der die Störstellen einer höheren Konzentration als die zweite Halbleiterschicht enthält, auf, während die Form der Öffnung derart bestimmt wird, daß der Halbleiterbereich einen Abstand D und eine Breite W entlang des Paars von Hauptoberflächen des Halbleiterkörpers in einer endgültigen vervollständigten Stufe der Halbleitervorrichtung aufweist, und eine Kombination (D/L, W/L) von relativen Werten des Abstands D und der Breite W bezüglich einer Dicke L der dritten Halbleiterschicht bei Werten innerhalb eines Bereichs ist, der zwischen einem Segment, das (0, 0,12) mit (0,22, 044) verbindet und einem Segment gehalten wird, das (0, 0) mit (0,22, 0) verbindet, während die Segmente ausgeschlossen sind.
  • Gemäß einem elften Aspekt der vorliegenden Erfindung weist ein Verfahren zum Herstellen einer Halbleitervorrichtung, die einen Halbleiterkörper mit einem Paar von Hauptoberflächen und einem Paar von Hauptelektroden aufweist, die jeweils mit dem Paar von Hauptoberflächen verbunden sind, so daß der Halbleiterkörper eine Bipolarstruktur beinhaltet, die Schritte eines (a) Ausbildens eines Halbleitersubstrats, das eine erste Halbleiterschicht des ersten Halbleiterschicht aufweist, die auf einer ersten Hauptoberfläche von diesem freiliegt, und eine zweite Halbleiterschicht des ersten Leitfähigkeitstyps aufweist, die auf der ersten Halbleiterschicht ausgebildet ist, auf einer zweiten Hauptoberfläche von diesem freiliegt und eine höhere Störstellenkonzentration als die erste Halbleiterschicht aufweist, (b) Ausbildens einer Abschirmung, die selektiv eine Öffnung auf der zweiten Hauptoberfläche aufweist, (c) selektiven Einbringens von Störstellen des ersten Leitfähigkeitstyps in die zweite Hauptoberfläche durch die Öffnung, (d) Entfernens der Abschirmung nach dem Schritt (c), (e) Abscheidens einer dritten Halbleiterschicht eines zweiten Leitfähigkeitstyps auf der zweiten Hauptoberfläche durch Epitaxie nach dem Schritt (d), und (f) Diffundierens der Störstellen, die in dem Schritt (c) eingebracht worden sind, gleichzeitig mit dem Schritt (e), um dadurch selektiv einen Halbleiterbereich des ersten Leitfähigkeitstyps auszubilden, der die Störstellen in einer höheren Konzentration als die zweite Halbleiterschicht enthält, auf, während die Form der Öffnung derart bestimmt wird, daß der Halbleiterbereich einen Abstand D und eine Breite Wentlang des Paars von Hauptoberflächen des Halbleiterkörpers in einer endgültig vervollständigten Stufe der Halbleitervorrichtung aufweist und eine Kombination (D/L, w/L) von relativen Werten des Abstands D und der Breite W bezüglich einer Dicke L der ersten Halbleiterschicht bei Werten innerhalb eines Bereichs ist, der zwischen einem Segment, das (0, 0,12) mit (0,22, 0,44) verbindet, und einem Segment gehalten wird, das (0, 0) mit (0,22, 0) verbindet, während die Segmente ausgeschlossen sind.
  • Gemäß einem zwölften Aspekt der vorliegenden Erfindung weist ein Verfahren zum Herstellen einer Halbleitervorrichtung, die einen Halbleiterkörper mit einem Paar von Hauptoberflächen und einem Paar von Hauptelektroden aufweist, die jeweils mit einem Paar von Hauptoberflächen verbunden sind, so daß der Halbleiterkörper eine Bipolarstruktur beinhaltet, die Schritte eines (a) Vorbereiten eines Halbleitersubstrats eines ersten Leitfähigkeitstyps, das erste und zweite Hauptoberflächen aufweist, (b) Ausbildens einer Abschirmung, die selektiv eine Öffnung auf der ersten Hauptoberfläche des Halbleitersubstrats aufweist, (c) selektiven Einbringens von Störstellen eines zweiten Leitfähigkeitstyps in die erste Hauptoberfläche durch die Öffnung, (d) Entfernens der Abschirmung nach dem Schritt (c), (e) Erachtens des Halbleitersubstrats als eine erste Halbleiterschicht und Abscheidens einer zweiten Halbleiterschicht des ersten Leitfähigkeitstyps, die in einer Störstellenkonzentration höher als die erste Halbleiterschicht ist, auf der ersten Hauptoberfläche durch Epitaxie nach dem Schritt (d), (f) Abscheidens einer dritten Halbleiterschicht des zweiten Leitfähigkeitstyps auf der zweiten Halbleiterschicht durch Epitaxie, und (g) Diffundierens der Störstellen, die in dem Schritt (c) eingebracht werden, gleichzeitig mit den Schritten (e) und (f), um dadurch selektiv einen Halbleiterbereich eines ersten Leitfähigkeitstyps auszubilden, der die Störstellen in einer höheren Konzentration als die zweite Halbleiterschicht enthält, auf, während die Form einer Öffnung derart bestimmt wird, daß der Halbleiterbereich einen Abstand D und ein Breite W entlang des Paars von Hauptoberflächen des Halbleiterkörpers in einer endgültig vervollständigten Stufe der Halbleitervorrichtung aufweist und eine Kombination (D/L, W/L) von relativen Werten des Abstands B und der Breite W bezüglich einer Dicke L der ersten Halbleiterschicht bei Werten innerhalb eines Bereichs ist, der zwischen einem Segment, das (, 0,12) mit (0,22, 0,44) verbindet, und einem Segment gehalten wird, das (0, 0) mit (0,22, 0) verbindet, während die Segmente ausgeschlossen sind.
  • Gemäß einem dreizehnten Aspekt der vorliegenden Erfindung weist ein Verfahren zum Herstellen einer Halbleitervorrichtung, die einen Halbleiterkörper mit einem Paar von Hauptoberflächen und einem Paar von Hauptelektroden aufweist, die jeweils mit dem Paar von Hauptoberflächen verbunden sind, so daß der Halbleiterkörper eine Bipolarstruktur aufweist, die Schritte eines (a) derartigen Ausbildens einer ersten Halbleiterschicht eines ersten Leitfähigkeitstyps, einer zweiten Halbleiterschicht eines zweiten Leitfähigkeitstyps, einer dritten Halbleiterschicht des zweiten Leitfähigkeitstyps, die in der Störstellenkonzentration niedriger als die zweite Halbleiterschicht ist, und einer vierten Halbleiterschicht des ersten Leitfähigkeitstyps auf, daß diese aufeinanderfolgend von ersten zu zweiten des Paars von Hauptoberflächen gestapelt werden, (b) Vorbereitens einer Abschirmung, die selektiv eine Öffnung aufweist, und (c) selektiven Auftragens von Partikeln durch die Öffnung der Abschirmung, um dadurch selektiv einen Halbleiterbereich, der einen Kristalldefekt enthält, derart auszubilden, daß er mindestens teilweise mit der zweiten Halbleiterschicht überlappt oder an diese angrenzt, auf, während die Form der Öffnung derart bestimmt wird, daß der Halbleiterbereich einen Abstand D und eine Breite W entlang des Paars von Hauptoberflächen des Halbleiterkörpers aufweist und eine Kombination (D/L, W/L) von relativen Werten des Abstands D und der Breite B bezüglich einer Dicke L der dritten Halbleiterschicht bei Werten innerhalb eines Bereichs ist, der zwischen einem Segment, das (0, 0,12) mit (0,22, 044) verbindet, und einem Segment gehalten wird, das (0, 0) mit (0,22, 0) verbindet, während die Segmente ausgeschlossen sind.
  • Gemäß einem vierzehnten Aspekt der vorliegenden Erfindung weist ein Verfahren zum Herstellen einer Halbleitervorrichtung, die einen Halbleiterkörper mit einem Paar von Hauptoberflächen und einem Paar von Hauptelektroden aufweist, die jeweils mit dem Paar von Hauptoberflächen verbunden sind, so daß der Halbleiterkörper eine Bipolarstruktur beinhaltet, die Schritte eines (a) Ausbildens eines ersten Halbleitersubstrats, das eine erste Halbleiterschicht eines ersten Leitfähigkeitstyps aufweist, die auf einer ersten Hauptoberfläche von diesem freiliegt, und einer zweiten Halbleiterschicht des ersten Leitfähigkeitstyps aufweist, die auf der ersten Halbleiterschicht ausgebildet ist, auf einer zweiten Hauptoberfläche von diesem freiliegt und eine höhere Störstellenkonzentration als die erste Halbleiterschicht aufweist, (b) Ausbildens einer Abschirmung, die selektiv eine Öfnung auf der zweiten Hauptoberfläche aufweist, (c) selektivem Einbringens von Störstellen des ersten Leitfähigkeitstyps in die zweite Hauptoberfläche durch die Öffnung, (d) Entfernens der Abschirmung nach dem Schritt (c), (e) Vorbereiten eines zweiten Halbleitersubstrats eines zweiten Halbleitertyps, das ein Paar von Hauptoberflächen aufweist, als eine dritte Halbleiterschicht, (f) Verbindens der zweiten Hauptoberfläche des ersten Halbleitersubstrats und eines Paars von Hauptoberflächen des zweiten Halbleitersubstrats miteinander durch direktes Verbinden, das eine Wärmebehandlung beinhaltet, nach dem Schritt (d), und (g) Diffundierens von Störstellen, die in dem Schritt (c) eingebracht werden, gleichzeitig mit dem Schritt (f), um dadurch selektiv einen Halbleitbereich des ersten Leitfähigkeitstyps auszubilden, der die Störstellen in einer höheren Konzentration als die zweite Halbleiterschicht enthält, auf, während die Form der Öffnung derart bestimmt wird, daß der Halbleiterbereich einen Abstand D und eine Breite W entlang des Paars von Hauptoberflächen des Halbleiterkörpers in einer endgültig vervollständigten Form der Halbleitervorrichtung aufweist und eine Kombination (D/L, W/L) von relativen Werten des Abstands D und der Breite B bezüglich einer Dicke L der ersten Halbleiterschicht bei Werten innerhalb eines Bereichs ist, der zwischen einem Segment, das (0, 0,12) mit (0,22, 0,44) verbindet, und einem Segment gehalten wird, das (0, 0) mit (0,22, 0) verbindet, während die Segmente ausgeschlossen sind.
  • Gemäß einem fünfzehnten Aspekt der vorliegenden Erfindung weist ein Verfahren zum Herstellen einer Halbleitervorrichtung, das einen Halbleiterkörper mit einem Paar von Hauptoberflächen und einem Paar von Hauptelektroden aufweist, die jeweils mit dem Paar von Hauptoberflächen verbunden sind, so daß die Halbleiterkörper eine Bipolarstruktur beinhaltet, die Schritte eines (a) Vorbereitens eines ersten Halbleitersubstrats eines ersten Leitfähigkeitstyps, das erste und zweite Hauptoberflächen aufweist, (b) Ausbildens einer Abschirmung, die selektiv eine Öffnung auf der ersten Hauptoberfläche des ersten Halbleitersubstrats aufweist, (c) selektiven Einbringens von Störstellen eines zweiten Leitfähigkeitstyps in die erste Hauptoberfläche durch die Öffnung, (d) Entfernens der Abschirmung nach dem Schritt (c), (e) Erachtens des ersten Halbleitersubstrats als eine erste Halbleiterschicht und Abscheidens einer zweiten Halbleiterschicht eines ersten Leitfähigkeitstyps, die in einer Störstellenkonzentration höher als die erste Halbleiterschicht ist, auf der ersten Hauptoberfläche nach dem Schritt (d), (f) Vorbereitens eines zweiten Halbleitersubstrats des zweiten Leitfähigkeitstyps, das ein Paar von Hauptoberflächen aufweist, als eine dritte Halbleiterschicht, (g) Verbinden einer Hauptoberfläche der zweiten Halbleiterschicht, die der ersten Halbleiterschicht gegenüberliegt, mit einer des Paars von Hauptoberflächen des zweiten Halbleitersubstrats durch direktes Verbinden, das eine Wärmebehandlung beinhaltet, nach dem Schritt (e), und (h) Diffundierens der Störstellen, die in dem Schritt (c) eingebracht werden, gleichzeitig mit den Schritten (e) und (g), um dadurch selektiv einen Halbleiterbereich des ersten Leitfähigkeitstyps auszubilden, der die Störstellen in einer höheren Konzentration als die zweite Halbleiterschicht enthält, auf, während die Form der Öffnung derart bestimmt wird, daß der Halbleiterbereich einen Abstand D und eine Breite W entlang des Paars von Hauptelektroden des Halbleiterkörpers in einer endgültig vervollständigten Stufe der Halbleitervorrichtung aufweist und eine Kombination D/L, W/L von relativen Werten des Abstands D und der Breite W bezüglich einer Dicke L der ersten Halbleiterschicht bei Werten innerhalb eines Bereichs ist, der zwischen einem Segment, das (0, 0,12) mit (0,22, 0,44) verbindet, und einem Segment gehalten wird, das (0, 0) mit (0,22, 0) verbindet, während die Segmente ausgeschlossen sind.
  • Gemäß einem sechzehnten Aspekt der vorliegenden Erfindung weist ein Verfahren zum Herstellen einer Halbleitervorrichtung, die einen Halbleiterkörper mit einem Paar von Hauptoberflächen und einem Paar von Hauptelektroden aufweist, die jeweils mit dem Paar von Hauptelektroden verbunden sind, so daß der Halbleiterkörper eine Bipolarstruktur beinhaltet, die Schritte eines (a) Vorbereitens eines ersten Halbleitersubstrats eines ersten Leitfähigkeitstyps, das erste und zweite Hauptoberflächen aufweist, (b) Ausbildens einer Abschirmung, die selektiv eine Öffnung aufweist, auf der ersten Hauptoberfläche des ersten Halbleitersubstrats, (c) selektiven Einbringens von Störstellen eines zweiten Leitfähigkeitstyps in die erste Hauptoberfläche durch die Öffnung (d), Entfernens der Abschirmung nach dem Schritt (c), (e) Erachtens des Halbleitersubstrats als eine erste Halbleiterschicht und Abscheidens einer zweiten Halbleiterschicht des zweiten Leitfähigkeitstyps auf der ersten Hauptoberfläche durch Epitaxie nach dem Schritt (d), (f) Vorbereitens eines zweiten Halbleitersubstrats des zweiten Leitfähigkeitstyps, das ein Paar von Hauptoberflächen aufweist und in einer Störstellenkonzentration niedriger als die zweite Halbleiterschicht ist, als eine dritte Halbleiterschicht, (g) Verbindens einer Hauptoberfläche der zweiten Halbleiterschicht, die der ersten Halbleiterschicht gegenüberliegt, mit einer des Paars von Hauptoberflächen des zweiten Halbleitersubstrats durch direktes Verbinden, das eine Wärmebehandlung beinhaltet, nach dem Schritt (e), und (h) einen Schritt eines Diffundierens der Störstellen, die in dem Schritt (c) eingebracht werden, gleichzeitig mit den Schritten (e) und (h), um dadurch selektiv einen Halbleiterbereich des zweiten Leitfähigkeitstyps auszubilden, der die Störstellen in einer höheren Konzentration als die zweite Halbleiterschicht enthält, auf, während die Form der Öffnung derart bestimmt wird, daß der Halbleiterbereich einen Abstand D und eine Breite W entlang des Paars von Hauptoberflächen des Halbleiterkörpers in einer endgültig vervollständigten Stufe der Halbleitervorrichtung aufweist und eine Kombination (D/L, W/L) von relativen Werten des Abstands D und der Breite W bezüglich einer Dicke L der dritten Halbleiterschicht bei Werten innerhalb eines Bereichs ist, der zwischen einem Segment, das (0, 0,12) mit (0,22, 0,44) verbindet, und einem Segment gehalten wird, daß (0, 0) mit (0,22, 0) verbindet, während die Segmente ausgeschlossen sind.
  • Gemäß einem siebzehnten Aspekt der vorliegenden Erfindung weist ein Verfahren zum Herstellen einer Halbleitervorrichtung, die einen Halbleiterkörper mit einem Paar von Hauptoberflächen und einem Paar von Hauptelektroden aufweist, die jeweils mit dem Paar von Hauptelektroden verbunden sind, so daß der Halbleiterkörper eine Bipolarstruktur beinhaltet, die Schritte eines (a) Ausbildens eines ersten Halbleitersubstrats, das eine erste Halbleiterschicht eines ersten Leitfähigkeitstyps, die auf einer ersten Hauptoberfläche von diesem freigelegt ist, und eine zweite Halbleiterschicht eines zweiten Leitfähigkeitstyps aufweist, die auf der ersten Halbleiterschicht ausgebildet ist und auf einer zweiten Hauptoberfläche von diesem freiliegt, (b) Ausbildens einer Abschirmung, die selektiv eine Öffnung auf der zweiten Hauptoberfläche aufweist, (c), selektivem Einbringens von Störstellen eines zweiten Leitfähigkeitstyps in die zweite Hauptoberfläche durch die Öffnung, (d) Entfernens der Abschirmung nach dem Schritt (c), (e) Vorbereitens eines zweiten Halbleitersubstrats des zweiten Leitfähigkeitstyps, das ein Paar von Hauptelektroden aufweist und in einer Störstellenkonzentration niedriger als die zweite Halbleiterschicht ist, als eine dritte Halbleiterschicht, (f) Verbindens der zweiten Hauptoberfläche der zweiten Halbleiterschicht mit der einen des Paars von Hauptoberflächen des zweiten Halbleitersubstrats durch direktes Verbinden, das eine Wärmebehandlung beinhaltet, nach dem Schritt (d), und (g) Diffundierens der Störstellen, die in dem Schritt (c) eingebracht werden, gleichzeitig mit dem Schritt (f), um dadurch selektiv einen Halbleiterbereich des zweiten Leitfähigkeitstyps auszubilden, der die Störstellen in einer höheren Konzentration als die zweite Halbleiterschicht enthält, auf, während die Form der Öffnung derart bestimmt wird, daß der Halbleiterbereich einen Abstand D und eine Breite W entlang des Paars von Hauptoberflächen des Halbleiterkörpers in einer endgültig vervollständigten Stufe der Halbleitervorrichtung aufweist und eine Kombination (D/L, W/L) von relativen Werten des Abstands D und der Breite W bezüglich einer Dicke L der dritten Halbleiterschicht bei Werten innerhalb eines Bereichs ist, der zwischen einem Segment, das (0, 0,12) mit (0,22, 0,44) verbindet, und einem Segment gehalten wird, das (0, 0) mit (0,22,0) verbindet, während die Segmente ausgeschlossen sind.
  • Gemäß einem achtzehnten Aspekt der vorliegenden Erfindung weist ein Verfahren zum Herstellen einer Halbleitervorrichtung, die einen Halbleiterkörper mit einem Paar von Hauptoberflächen und einem Paar von Hauptelektroden aufweist, die jeweils mit dem Paar von Hauptoberflächen verbunden sind, so daß der Halbleiterkörper eine Bipolarstruktur beinhaltet, die Schritte eines (a) Vorbereitens eines ersten Halbleitersubstrats eines ersten Leitfähigkeitstyps, das erste und zweite Hauptoberflächen aufweist, als eine erste Halbleiterschicht, (b) Ausbildens einer Abschirmung, die selektiv eine Öffnung aufweist, auf der ersten Hauptoberfläche des ersten Halbleitersubstrats, (c) selektiven Enbringens von Störstellen eine zweiten Leitfähigkeitstyps in die erste Hauptoberfläche durch die Öffnung, (d) Entfernens der Abschirmung nach dem Schritt (c), (e) Ausbildens eines zweiten Halbleitersubstrats, das eine erste Halbleiterschicht des zweiten Leitfähigkeitstyps, die auf einer ersten Hauptoberfläche von diesem freiliegt, und eine dritte Halbleiterschicht des zweiten Leitfähigkeitstyps aufweist, die auf der zweiten Halbleiterschicht ausgebildet ist, auf einer zweiten Hauptoberfläche von diesem freiliegt und eine niedrigere Störstellenkonzentration als die zweite Halbleiterschicht aufweist, (f) Verbindens der ersten Hauptoberfläche des zweiten Halbleitersubstrats mit der ersten Hauptoberfläche des ersten Halbleitersubstrats durch direktes Verbinden, das eine Wärmebehandlung beinhaltet, nach dem Schritt (d), und (g) Diffundierens der Störstellen, die in dem Schritt (c) eingebracht werden, gleichzeitig mit dem Schritt (f), um dadurch selektiv einen Halbleiterbereich des zweiten Leitfähigkeitstyps auszubilden, der die Störstellen in einer höheren Konzentration als die dritte Halbleiterschicht enthält, auf, während die Form der Öffnung derart bestimmt wird, daß der Halbleiterbereich einen Abstand D und eine Breite W entlang des Paars von Hauptoberflächen des Halbleiterkörpers in einer endgültig vervollständigten Stufe der Halbleitervorrichtung aufweist und eine Kombination (D/L, W/L) von relativen Werten des Abstands D und der Breite W bezüglich einer Dicke L der zweiten Halbleiterschicht bei Werten innerhalb eines Bereichs ist, der zwischen einem Segment, das (0, 0,12) mit (0,22, 0,44) verbindet, und einem Segment gehalten wird, das (0, 0) mit (0,22, 0) verbindet, während die Segmente ausgeschlossen sind.
  • Gemäß einem neunzehnten Aspekt der vorliegenden Erfindung wird die Form der Öffnung derart bestimmt, daß sie in einer endgültig vervollständigten Stufe der Halbleitervorrichtung bei einem Wert innerhalb eines Bereichs ist, der zwischen einem Segment, das (0, 0,04) mit (0,22, 0,42) verbindet, und einem Segment gehalten wird, das (0, 0) mit (0,22,0,22) verbindet.
  • In der Vorrichtung gemäß dem ersten Aspekt der vorliegenden Erfindung wird der Halbleiterbereich, der eine kurze Lebensdauer aufweist, selektiv derart ausgebildet, daß er mit der zweiten Halbleiterschicht überlappt oder an diese angrenzt. Deshalb sind zwei Arten von Pfaden, die einen Pfad, in welchem sich der Halbleiterbereich, der eine kurze Lebensdauer aufweist, dazwischen befindet, und den; in welchem sich lediglich die zweite Halbleiterschicht dazwischen befindet, ohne, daß sich der Halbleiterbereich, der eine kurze Lebensdauer aufweist, dazwischen befindet, auf eine parallele Weise in den Pfaden von Ladungsträgern vorhanden, die über die ersten und dritten Halbleiterschichten fließen. Weiterhin wird eine Bedingung auf der Grundlage einer Simulation und eines Experiments zu der Form des Halbleiterbereichs, d. h. die Schnittform von jedem der zwei Typen von Pfaden, hinzugefügt, wodurch die Sättigungsspannung VCE(sat) und die Abklingzeit tf verglichen mit dem Stand der Technik, der keinen Halbleiterbereich aufweist, verträglich verbessert werden.
  • In der Vorrichtung gemäß dem zweiten Aspekt der vorliegenden Erfindung wird eine optimale Bedingung auf der Grundlage einer Simulation zu der Form des Halbleiterbereichs hinzugefügt, wodurch eine verträgliche Verbesserung der Sättigungsspannung VCE(sat) und der Abklingzeit tf mit dem besten Grad erzielt wird. Weiterhin treten keine beträchtlichen Einflüsse in der Sättigungsspannung VCE(sat) und der Abklingzeit tf auf, auch wenn ein Fehler bezüglich des Herstellungsschritts in der Form des Halbleiterbereichs verursacht wird. Als Ergebnis werden die Charakteristiken der Vorrichtung, die als ein Produkt dient, stabilisiert.
  • In der Vorrichtung gemäß dem dritten Aspekt der vorliegenden Erfindung ist die vierte Halbleiterschicht in der Form eines Streifens ausgebildet, welcher parallel zu den Hauptoberflächen des Halbleiterkörpers verläuft, wodurch der gleiche für eine Vorrichtung geeignet ist, die eine Anzahl von Einheitszellen aufweist, welche parallel zueinander angeordnet sind. Weiterhin sind die vierte Halbleiterschicht und der streifenförmige Halbleiterbereich auf zwei Niveaus miteinander kreuzend ausgebildet, wodurch keine Ausrichtung zwischen Maskenmustern erforderlich ist, die zum Ausbilden der vierten Halbleiterschicht bzw. des Halbleiterbereichs verwendet werden. Daher sind die Herstellungsschritte vereinfacht.
  • In der Vorrichtung gemäß dem vierten Aspekt der vorliegenden Erfindung ist die vierte Halbleiterschicht in der Form eines Streifens ausgebildet, der parallel zu den Hauptoberflächen des Halbleiterkörpers verläuft, wodurch der gleiche für eine Vorrichtung geeignet ist, die eine Anzahl von Einheitszellen aufweist, die parallel zueinander angeordnet sind. Weiterhin ist der Halbleiterbereich in der Form von Inselbereichen ausgebildet, die voneinander isoliert sind und in einer Matrixausgestaltung angeordnet sind, wodurch keine Ausrichtung zwischen Maskenmustern erforderlich ist, welche zum Ausbilden der vierten Halbleiterschicht bzw. des Halbleiterbereichs verwendet werden. Daher werden die Herstellungsschritte vereinfacht.
  • In der Vorrichtung gemäß dem fünften Aspekt der vorliegenden Erfindung ist die vierte Halbleiterschicht in der Form eines Streifens ausgebildet, welcher parallel zu den Hauptoberflächen des Halbleiterkörpers verläuft, wodurch der gleiche für eine Vorrichtung geeignet ist, die eine Anzahl von Einheitszellen aufweist, die parallel zueinander angeordnet sind. Weiterhin ist der Halbleiterbereich in der Form eines Querstreifens ausgebildet, wodurch keine Ausrichtung zwischen Maskenmustern erforderlich ist, welche zum Ausbilden der vierten Halbleiterschicht bzw. des Halbleiterbereichs verwendet werden. Daher sind die Herstellungsschritte vereinfacht.
  • Die Vorrichtung gemäß dem sechsten Aspekt der vorliegenden Erfindung weist die MOS-Struktur auf, die einen Kanalbereich aufweist, die durch einen Oberflächenteil der vierten Halbleiterschicht definiert ist, wodurch die Sättigungsspannung VCE(sat) und die Abklingzeit tf verträglich in einer Halbleitervorrichtung verbessert werden können, die sowohl eine Bipolarstruktur als auch eine MOS-Struktur aufweist, wie zum Beispiel ein IGBT oder ein MCT.
  • In der Vorrichtung gemäß dem siebten Aspekt der vorliegenden Erfindung ist der Halbleiterbereich ein Bereich eines zweiten Leitfähigkeitstyps, der eine höhere Störstellenkonzentration als die in der zweiten Halbleiterschicht aufweist, wodurch seine Lebensdauer kürzer als die der zweiten Halbleiterschicht ist. Daher kann ein Halbleiterbereich, der eine kurze Lebensdauer aufweist, durch einen einfachen Schritt eines Einbringens der Störstellen in einer hohen Konzentration ausgebildet werden. Das heißt, die Herstellungsschritte werden effektiv vereinfacht.
  • In der Vorrichtung gemäß dem achten Aspekt der vorliegenden Erfindung ist der Halbleiterbereich ein Bereich, in welchen ein Kristalldefekt durch Auftragen von Partikeln eingebracht ist, wodurch eine Rekombination von Ladungsträgern erleichtert ist und die Lebensdauer verringert ist. Der Halbleiterbereich kann durch einen einfachen Schritt eines Auftragens von Partikeln ausgebildet werden, wodurch die Herstellungsschritte effektiv vereinfacht werden.
  • Bei dem Herstellungsverfahren gemäß dem neunten Aspekt der vorliegenden Erfindung wird die Abschirmung auf einer Hauptoberfläche der ersten Halbleiterschicht ausgebildet und werden die Störstellen selektiv in einem vorgeschriebenen Bereich durch die Abschirmung eingebracht. Eine Diffusion der Störstellen schreitet gleichzeitig während des nachfolgenden Verfahrens eines Abscheidens der zweiten und dritten Halbleiterschichten fort, wodurch der Halbleiterbereich, der eine höhere Störstellenkonzentration als die zweite Halbleiterschicht aufweist, derart selektiv ausgebildet wird, daß er mit der zweiten Halbleiterschicht überlappt oder an diese angrenzt. Die Form der Öffnung, die in der Abschirmung vorgesehen wird, wird derart eingestellt, daß der Halbleiterbereich in einer Form entlang einer vorgeschriebenen Bedingung ausgebildet wird. Deshalb ist es möglich, einfach eine Vorrichtung herzustellen, die verglichen mit dem Stand der Technik verträglich die Sättigunsspannung VCE(sat) und die Abklingzeit tf verbessert.
  • Das Herstellungsverfahren gemäß dem zehnten Aspekt der vorliegenden Erfindung ist dazu ausgelegt, das Herstellungsverfahren gemäß dem neunten Aspekt auszuführen, während die Reihenfolge der Schritte eines Abscheidens der zweiten Halbleiterschicht und eines Einbringens der Störstellen ausgetauscht wird, und ist ähnlich dem Verfahren gemäß dem neunten Aspekt einfach ausführbar.
  • Das Herstellungsverfahren gemäß dem elften Aspekt der vorliegenden Erfindung ist derart ausgelegt, daß es das Herstellungsverfahren gemäß dem zehnten Aspekt ausführt, während die Reihenfolge eines Ausbildens der ersten Halbleiterschicht und der der dritten Halbleiterschicht ausgetauscht wird, und ist ähnlich dem Verfahren gemäß dem zehnten Aspekt einfach ausführbar.
  • Das Herstellungsverfahren gemäß dem zwölften Aspekt der vorliegenden Erfindung ist derart ausgelegt, daß es das Herstellungsverfahren gemäß dem neunten Aspekt ausführt, während die Reihenfolge eines Ausbildens der ersten Halbleiterschicht und des der dritten Halbleiterschicht ausgetauscht wird, und ist ähnlich dem Verfahren gemäß dem neunten Aspekt einfach ausführbar.
  • Bei dem Herstellungsverfahren gemäß dem dreizehnten Aspekt der vorliegenden Erfindung werden Partikel durch die Abschirmung, die selektiv die Öffnung aufweist, nach einem Ausbilden der Bipolarstruktur, die die ersten bis vierten Halbleiterschichten aufweist, zum Einbringen eines Kristalldefekts aufgetragen, um dadurch selektiv den Halbleiterbereich, der eine kürzere Lebensdauer als die zweite Halbleiterschicht aufweist derart auszubilden, daß er mit der zweiten Halbleiterschicht überlappt oder an diese angrenzt. Weiterhin wird die Form der Öffnung, die in der Abschirmung vorgesehen ist, derart eingestellt, daß der Halbleiterbereich in einer Form ausgebildet wird, die mit einer vorgeschriebenen Bedingung übereinstimmt. Deshalb ist es möglich, eine Vorrichtung verglichen mit dem Stand der Technik einfach herzustellen, die die Sättigungsspannung VCE(sat) und die Abklingzeit tf verträglich verbessert.
  • Die Herstellung gemäß dem vierzehnten Aspekt der vorliegenden Erfindung ist derart ausgelegt, daß sie anstelle eines Ausbildens der dritten Halbleiterschicht durch Epitaxie in dem Herstellungsverfahren gemäß dem elften Aspekt ein getrennt vorbereitetes Halbleitersubstrat, das der dritten Halbleiterschicht entspricht, direkt mit der zweiten Halbleiterschicht verbindet, und ist ähnlich dem Verfahren gemäß dem elften Aspekt einfach ausführbar.
  • Das Herstellungsverfahren gemäß dem fünfzehnten Aspekt der vorliegenden Erfindung ist derart ausgelegt, daß es anstelle eines Ausbildens der dritten Halbleiterschicht durch Epitaxie in dem Herstellungsverfahren gemäß dem zwölften Aspekt ein getrennt vorbereitetes Halbleitersubstrat, das der dritten Halbleiterschicht entspricht, direkt mit der zweiten Halbleiterschicht verbindet, und ist ähnlich dem Verfahren gemäß dem zwölften Aspekt einfach ausführbar.
  • Das Herstellungsverfahren gemäß dem sechzehnten Aspekt der vorliegenden Erfindung ist derart ausgelegt, daß es anstelle eines Ausbildens der dritten Halbleiterschicht durch Epitaxie in dem Herstellungsverfahren gemäß dem neunten Aspekt ein getrennt vorbereitetes Halbleitersubstrat, das der dritten Halbleiterschicht entspricht, direkt mit der zweiten Halbleiterschicht verbindet, und ist ähnlich dem Verfahren gemäß dem neunten Aspekt einfach ausführbar.
  • Das Herstellungsverfahren gemäß dem siebzehnten Aspekt der vorliegenden Erfindung ist derart ausgelegt, daß es anstelle eines Ausbildens der dritten Halbleiterschicht durch Epitaxie in dem Herstellungsverfahren gemäß dem zehnten Aspekt ein getrennt vorbereitetes Halbleitersubstrat, das der dritten Halbleiterschicht entspricht direkt mit der zweiten Halbleiterschicht verbindet, und ist ähnlich dem Verfahren gemäß dem zehnten Aspekt einfach ausführbar.
  • Das Herstellungsverfahren gemäß dem achtzehnten Aspekt der vorliegenden Erfindung ist derart ausgelegt, daß es anstelle eines aufeinanderfolgenden Ausbildens der zweiten und dritten Halbleiterschichten durch Epitaxie in dem Herstellungsverfahren gemäß dem neunten Aspekt ein Halbleitersubstrat, das durch Stapeln von zweiten und dritten Halbleiterschichten ausgebildet ist, direkt mit der ersten Halbleiterschicht verbindet, und ist ähnlich dem Verfahren gemäß dem neunten Aspekt einfach ausführbar.
  • Bei dem Herstellungsverfahren gemäß dem neunzehnten Aspekt der vorliegenden Erfindung wird die Form der Öffnung der Abschirmung derart bestimmt, daß der Halbleiterbereich unter einer optimalen Bedingung auf der Grundlage einer Simulation geformt wird, wodurch es möglich ist, eine Vorrichtung einfach herzustellen, die verglichen mit dem Stand der Technik verträglich die Sättigungsspannung VCE(sat) und die Abklingzeit tf verbessert.
  • Eine Aufgabe der vorliegenden Erfindung besteht darin, eine Halbleitervorrichtung zu schaffen, die eine Pufferschicht in einer Bipolarstruktur aufweist, welche eine Sättigungsspannung und eine Abklingzeit verbessert.
  • Eine weitere Aufgabe der vorliegenden Erfindung besteht darin, ein Verfahren zu schaffen, welches zum Herstellen der zuvor erwähnten Halbleitervorrichtung geeignet ist.
  • Die vorhergehenden und andere Aufgaben, Merkmale, Aspekte und Vorteile der vorliegenden Erfindung werden aus der folgenden detaillierten Beschreibung der vorliegenden Erfindung deutlicher ersichtlich, wenn diese in Verbindung mit der beiliegenden Zeichnung durchgeführt wird.
    • KURZE BESCHREIBUNG DER ZEICHNUNG
  • Fig. 1 zeigt eine vordere Schnittansicht einer Vorrichtung gemäß einem Ausführungsbeispiel 1;
  • Fig. 2 zeigt einen Graph von Simulationsergebnissen;
  • Fig. 3 zeigt einen Graph eines Simulationsergebnisses;
  • Fig. 4 zeigt einen Graph von Simulationsergebnissen;
  • Fig. 5 zeigt einen Graph der Simulationsergebnisse auf eine normalisierte Weise;
  • Fig. 6 zeigt einen Graph von Ergebnissen eines Nachweistests;
  • Fig. 7 zeigt einen Graph von Ergebnissen eines Nachweistests;
  • Fig. 8 zeigt einen Graph von Ergebnissen eines Nachweistests;
  • Fig. 9 zeigt eine perspektivische Teilansicht einer Vorrichtung gemäß einem Ausführungsbeispiel 2;
  • Fig. 10 zeigt eine geschnittene Draufsicht einer Vorrichtung gemäß einem Ausführungsbeispiel 3;
  • Fig. 11 zeigt eine geschnittene Draufsicht einer Vorrichtung gemäß einem Ausführungsbeispiel 4;
  • Fig. 12 zeigt eine vordere Schnittansicht einer Vorrichtung gemäß einem Ausführungsbeispiel 5;
  • Fig. 13 zeigt eine vordere Schnittansicht einer Vorrichtung gemäß einem Ausführungsbeispiel 6;
  • Fig. 14 zeigt eine vordere Schnittansicht einer Vorrichtung gemäß einem Ausführungsbeispiel 7;
  • Fig. 15 zeigt eine vordere Schnittansicht einer Vorrichtung gemäß einem Ausführungsbeispiel 8;
  • Fig. 16 zeigt eine Schrittdarstellung eines Herstellungsverfahrens gemäß einem Ausführungsbeispiel 9;
  • Fig. 17 zeigt eine Schrittdarstellung des Herstellungsverfahrens gemäß dem Ausführungsbeispiel 9;
  • Fig. 18 zeigt eine Schrittdarstellung des Herstellungsverfahrens gemäß dem Ausführungsbeispiel 9;
  • Fig. 19 zeigt eine Schrittdarstellung des Herstellungsverfahrens gemäß dem Ausführungsbeispiel 9;
  • Fig. 20 zeigt eine Schrittdarstellung eines Herstellungsverfahrens gemäß einem Ausführungsbeispiel 10;
  • Fig. 21 zeigt eine Schrittdarstellung des Herstellungsverfahrens gemäß dem Ausführungsbeispiel 10;
  • Fig. 22 zeigt eine Schrittdarstellung des Herstellungsverfahrens gemäß dem Ausführungsbeispiel 10;
  • Fig. 23 zeigt eine Schrittdarstellung eines Herstellungsverfahrens gemäß einem Ausführungsbeispiel 11;
  • Fig. 24 zeigt eine Schrittdarstellung des Herstellungsverfahrens gemäß dem Ausführungsbeispiel 11;
  • Fig. 25 zeigt eine Schrittdarstellung des Herstellungsverfahrens gemäß dem Ausführungsbeispiel 11;
  • Fig. 26 zeigt eine Schrittdarstellung des Herstellungsverfahrens gemäß dem Ausführungsbeispiel 11;
  • Fig. 27 zeigt eine Schrittdarstellung eines Herstellungsverfahrens gemäß einem Ausführungsbeispiel 12;
  • Fig. 28 zeigt eine Schrittdarstellung des Herstellungsverfahrens gemäß dem Ausführungsbeispiel 12;
  • Fig. 29 zeigt eine Schrittdarstellung des Herstellungsverfahrens gemäß dem Ausführungsbeispiel 12;
  • Fig. 30 zeigt eine Schrittdarstellung eines Herstellungsverfahrens gemäß einem Ausführungsbeispiel 13;
  • Fig. 31 zeigt eine Schrittdarstellung eines Herstellungsverfahrens gemäß einem Ausführungsbeispiel 14;
  • Fig. 32 zeigt eine Schrittdarstellung eines Herstellungsverfahrens gemäß einem Ausführungsbeispiel 15;
  • Fig. 33 zeigt eine Schrittdarstellung eines Herstellungsverfahrens gemäß einem Ausführungsbeispiel 16;
  • Fig. 34 zeigt eine Schrittdarstellung eines Herstellungsverfahrens gemäß einem Ausführungsbeispiel 17;
  • Fig. 35 zeigt eine Schrittdarstellung eines Herstellungsverfahrens gemäß einem Ausführungsbeispiel 18;
  • Fig. 36 zeigt eine vordere Schnittansicht einer Vorrichtung im Stand der Technik;
  • Fig. 37 zeigt eine vordere Schnittansicht einer anderen Vorrichtung im Stand der Technik; und
  • Fig. 38 zeigt eine vordere Schnittansicht noch einer anderen Vorrichtung im Stand der Technik.
    • BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSBEISPIELE < 1. Ausführungsbeispiel 1>
  • Als erstes wird eine Halbleitervorrichtung gemäß einem Ausführungsbeispiel 1 beschrieben.
    • < 1-1. Grundstruktur der Vorrichtung>
  • Fig. 1 zeigt eine vordere Schnittansicht der Struktur der Halbleitervorrichtung gemäß diesem Ausführungsbeispiel. Diese Struktur 101, welche ein n-Kanal-IGBT ist, ist in der Grundstruktur zu dem IGBT 153 im Stand der Technik identisch, der in Fig. 38 gezeigt ist. Die Vorrichtung 101 weist eine derartige Struktur auf, daß eine Anzahl von Einheitszellen UC parallel zueinander geschaltet sind, und Fig. 1 zeigt eine einzelne Einheitszelle UC. In den folgenden Figuren sind Teile, die zu denjenigen der Vorrichtungen im Stand der Technik, die in den Fig. 36 bis 38 gezeigt sind, identisch sind oder ihnen entsprechen, mit den gleichen Bezugszeichen bezeichnet.
  • In dem IGBT 101 liegt eine Halbleiterschicht 1 eines p-Typs auf einer unteren Hauptoberfläche eines Siliziumhalbleiterkörpers 12 frei, der eine obere Hauptoberfläche und die untere Hauptoberfläche aufweist, und eine Halbleiterschicht 11 eines n-Typs ist auf eine obere Hauptoberfläche der Halbleiterschicht 1 des p-Typs gestapelt. Diese Halbleiterschicht 11 des n-Typs weist eine Pufferschicht, welche sich in Kontakt mit der Halbleiterschicht 1 des p-Typs befindet, und eine Halbleiterschicht 3 des n-Typs auf, welche auf der Pufferschicht 2 ausgebildet ist und auf der oberen Hauptoberfläche des Halbleiterkörpers 12 freiliegt. Wenn die Nennspannung 600 V beträgt, weist die Halbleiterschicht 3 des n-Typs eine Störstellenkonzentration des n-Typs von ungefähr 2 · 10¹&sup4; cm&supmin;³ auf, während die Pufferschicht 2 auf eine Störstellenkonzentration von ungefähr 5 · 10¹&sup4; bis 1 · 10¹&sup7; cm&supmin;³ festgelegt ist, welche höher als die in der Halbleiterschicht 3 des n-Typs ist.
  • Weiterhin ist eine Basisschicht 4 des p-Typs selektiv auf einem oberen Hauptoberflächenteil der Halbleiterschicht 3 des n-Typs ausgebildet. Diese Basisschicht 4 des p-Typs ist durch selektives Diffundieren von Störstellen des p-Typs in die obere Hauptoberfläche der Halbleiterschicht 11 des n-Typs in der Form eines Streifens ausgebildet, der sich senkrecht zu der Ebene in Fig. 1 ausdehnt. Eine Bipolarstruktur ist durch die Halbleiterschicht 1 des p-Typs, die Halbleiterschicht 11 des n-Typs und die Basisschicht 4 des p-Typs ausgebildet, welche zu Dreifachschichten gestapelt sind.
  • Den Bereich einer einzelnen Einheitszelle UC definierend, wie er in Fig. 1 gezeigt ist, erscheint die Basisschicht 4 des p-Typs, als wie wenn die gleiche in erste und zweite Abschnitte 4a und 4b geteilt ist. Jedoch sind diese ersten und zweiten Abschnitte 4a und 4b mit zweiten bzw. ersten Abschnitten 4b und 4a von benachbarten Einheitszellen UC zum Ausbilden einer einzigen Basisschicht 4 des p-Typs verbunden.
  • Weiterhin ist ein Emitterbereich 5 des n-Typs selektiv auf einem oberen Hauptoberflächenteil der Basisschicht 4 des p-Typs ausgebildet. Dieser Emitterbereich 5 des n-Typs ist durch selektives Diffundieren von Störstellen des n-Typs in die obere Hauptoberfläche der Basisschicht 4 des p-Typs ausgebildet. Wie es in Fig. 1 gezeigt ist, weist der Emitterbereich 5 des n-Typs erste und zweite Abschnitte 5a und 5b auf. Das heißt, der Emitterbereich 5 des n-Typs ist in zwei streifenförmige Bereiche geteilt, die sich senkrecht zu der Ebene in Fig. 1 ausdehnen, um einen Mittenbereich 13 der oberen Hauptoberfläche der Basisschicht 4 des p-Typs zu halten.
  • Auf der oberen Hauptoberfläche des Halbleiterkörpers 12 ist die Halbleiterschicht 3 des n-Typs von den ersten und zweiten Abschnitten 5a und 5b durch streifenförmige freiliegende Oberflächenabschnitte der Basisschicht 4 des p-Typs getrennt, die sich senkrecht zu der Ebene in Fig. 1 ausdehnen. Die streifenförmigen oberen Hauptoberflächenabschnitte der Basisschicht 4 des p-Typs definieren einen Kanalbereich 6. Das heißt, der Kanalbereich 6, der erste Abschnitt 4a, der Mittenbereich 13, der zweite Abschnitt 4b und der Kanalbereich 6 liegen auf der oberen Hauptoberfläche der Basisschicht des p-Typs in dieser Reihenfolge jeweils in der Form von Streifen frei.
  • Eine Gate-Elektrode 8 ist auf dem Kanalbereich 6 vorgesehen um diesem über einen Gateisolationsfilm 7 gegenüberzuliegen. Die Gate-Elektrode 8 besteht zum Beispiel aus polykristallinem Silizium (hier im weiteren Verlauf als Polysilizium bezeichnet).
  • Auf der oberen Hauptoberfläche des Halbleiterkörpers 12 ist weiterhin eine Emitter-Elektrode 9, welche eine erste Hauptelektrode ist, derart ausgebildet, daß sie sowohl mit dem Mittenbereich 13 der Basisschicht 4 des p- Typs als auch mit dem Emitterbereich 5 des n-Typs elektrisch verbunden ist. Die Emitter-Elektrode besteht zum Beispiel aus Aluminium und ist elektrisch von der Gate- Elektrode 8 isoliert. Derartige Emitter-Elektroden 9 sind zwischen allen Einheitszellen UC elektrisch miteinander verbunden, während derartige Gate-Elektroden 8 ebenso zwischen allen Einheitszellen UC miteinander verbunden sind.
  • Eine Kollektor-Elektrode 10, welche eine zweite Hauptelektrode ist, ist elektrisch mit der unteren Oberfläche des Halbleiterkörpers 12, d. h. der der Halbleiterschicht 1 des p-Typs, verbunden. Die Kollektor-Elektrode 10 besteht aus Metall, wie zum Beispiel Aluminium, und ist einstückig durch alle Einheitszellen ausgebildet.
  • In der Vorrichtung 101 ist weiterhin ein Halbleiterbereich 21 des n-Typs mit einer hohen Konzentration, der eine Störstellenkonzentration des n-Typs von ungefähr 1 · 10¹&sup8; bis 1 · 10²¹ cm³ aufweist, welche höher als die in der Pufferschicht 2 ist, selektiv über der Grenze (Sperrschichtebene) zwischen der Pufferschicht 2 und der Halbleiterschicht 1 des p-Typs ausgebildet. Dieser Halbleiterbereich 21 des n-Typs mit einer hohen Konzentration ist in der Form eines Streifens ausgebildet, der sich senkrecht zu der Ebene in Fig. 1 ausdehnt. Aufgrund des Ausbildens des Halbleiterbereichs 21 des n-Typs mit einer hohen Konzentration kann die Störstellenkonzentration des n-Typs in der Pufferschicht 2 in einem breiteren Bereich als dem in der Vorrichtung 151 im Stand der Technik, die in Fig. 36 gezeigt ist, auf ungefähr 5 · 10¹&sup4; bis 1 · 101 cm&supmin;³ festgelegt werden, wie es zuvor beschrieben ist.
    • < 1-2. Funktionsweise der Vorrichtung>
  • Eine Grundfunktionsweise der Vorrichtung 101 ist zu der der Vorrichtung 151 im Stand der Technik ähnlich. Das heißt, wenn eine Gatespannung VGE, die einen Schwellwert überschreitet, welcher für die Vorrichtung spezifisch ist, über die Gate-Elektrode 8 und die Emitter-Elektrode 9 angelegt wird, während eine vorgeschriebene Kollektorspannung VCE über die Emitter-Elektrode 8 und die Kollektor-Elektrode 10 angelegt wird, schaltet die Vorrichtung zu einem Durchlaßzustand und fließt ein Kollektorstrom IC von der Kollektor-Elektrode 10 zu der Emitter-Elektrode 9. Wenn die Gatespannung VGE von dem Wert, der den Schwellwert überschreitet, zu null oder einer rückwärts gerichteten Vorspanung (einem negativen Wert) verringert wird, während die Kollektorspannung VCE eines vorgeschriebenen Werts angelegt wird, schaltet die Vorrichtung andererseits zu einem Sperrzustand und wird der Kollektorstrom IC zu null abgeschwächt.
  • Eine charakteristische Funktionsweise der Vorrichtung 101 in einem Durchlaßzustand wird nun beschrieben. Die Gatespannung VGE, die den Schwellwert überschreitet, wird über die Gate-Elektrode 8 und die Emitter-Elektrode 9 angelegt, während die vorgeschriebene Kollektorspannung VCE über die Emitter-Elektrode 9 und die Kollektor-Elektrode 10 angelegt wird, wodurch ein Kanal des n-Typs in dem Kanalbereich 6 ähnlich der Vorrichtung 151 im Stand der Technik ausgebildet wird. Folglich werden Elektronen von der Emitter-Elektrode 9 in die Halbleiterschicht 3 des n- Typs injiziert, wodurch die Halbleiterschicht 1 des p- Typs und die Halbleiterschicht 3 des n-Typs vorwärts vorgespannt werden und Löcher von der Halbleiterschicht 1 des p-Typs in die Halbleiterschicht 3 des n-Typs injiziert werden.
  • In der Vorrichtung 101 sind die Pufferschicht 2, die eine verhältnismäßig hohe Störstellenkonzentration des n- Typs aufweist, und der Halbleiterbereich 21 des n-Typs, der eine höhere Konzentration aufweist, parallel zueinander in einem Pfad zum Leiten der Löcher von der Halbleiterschicht 1 des p-Typs in die Halbleiterschicht 3 des n- Typs angeordnet. Andererseits befindet sich der Pfad für die Löcher in einer Struktur, als wie wenn ein Pfad, der keinen Halbleiterbereich 21 eines n-Typs mit einer hohen Konzentration beinhaltet, zum einfachen Injizieren der Löcher in die Halbleiterschicht 3 des n-Typs und ein Pfad, der den Halbleiterbereich 21 des n-Typs mit einer hohen Konzentration beinhaltet, zum kaum Injizieren der Löcher parallel zueinander angeordnet sind.
  • Wenn der Kollektorstrom I~ klein ist, d. h. wenn die Dichte der Löcher, die von der Halbleiterschicht 1 des p- Typs zu der Halbleiterschicht 3 des n-Typs geleitet werden, klein ist, werden die Löcher selektiv durch den einfach injizierenden Pfad injiziert. Andererseits ist der Durchlaßwiderstand oder eine Sättigungsspannung VCE(sat) der Vorrichtung durch einen Widerstandswert oder die Kollektorspannung VCE definiert, die dem Nennwert des Kollektorstroms ft, d. h. dem Nennstrom, entspricht, wie es zuvor beschrieben worden ist. Die Amplitude des Nennstroms ist auf einen Bereich festgelegt, in dem der Kollektorstrom IC klein ist. Deshalb wird der Durchlaßwiderstand oder die Sättigungsspannung VCE(sat) der Vorrichtung 101 verglichen mit dem Fall verringert, in dem kein Halbleiterbereich 21 des n-Typs mit einer hohen Konzentration vorgesehen ist.
  • Wenn der Kollektorstrom IC andererseits hoch ist, weist die Tatsache, daß der Pfad zum Leiten des Kollektorsstroms IC auf den Abschnitt beschränkt ist, der mit keinem Halbleiterbereich 21 des n-Typs mit einer hohen Konzentration versehen ist, vorherrschend einen Einfluß auf, um den Kollektorstrom IC zu unterdrücken. Das heißt, der Kollektorstrom IC ist verglichen mit dem Fall niedriger, in dem kein Halbleiterbereich 21 des n-Typs mit einer hohen Konzentration vorgesehen ist, wenn der Kollektorstrom IC hoch ist. Deshalb wird der Sättigungskollektorstrom IC(sat) verringert, wodurch eine Kurzschlußspannungsfestigkeit verbessert wird. In der Vorrichtung 101 werden daher die Sättigungsspannung VCE(sat) und der SOA aufgrund des selektiven Ausbildens des Halbleiterbereichs 21 des n-Typs mit einer hohen Konzentration verträglich verbessert.
  • Eine charakteristische Funktionsweise der Vorrichtung 101, welche von einem Durchlaßzustand zu einem Sperrzustand schaltet, d. h. welche ausgeschaltet wird, wird nun beschrieben. Wenn die Gatespannung VGE von dem Wert, der den Schwellwert überschreitet, zu null oder einer rückwärts gerichteten Vorspannung (einem negativen Wert) verringert wird, während die Kollektorspannung VCE des vorgeschriebenen Werts angelegt wird, kehrt der Kanalbereich 6, welcher zu einem n-Typ umgekehrt worden ist, zu seinem ursprünglichen p-Typ zurück. Folglich wird das Injizieren der Elektronen von der Emitter-Elektrode 9 gestoppt.
  • Nachfolgend wird das Injizieren der Löcher von der Halbleiterschicht 1 des p-Typs gestoppt und dehnt sich eine Verarmungsschicht von der Basisschicht 4 des p-Typs zu einem tiefen Teil der Halbleiterschicht 3 des n-Typs aus. Aufgrund der Wirkung der Verarmungsschicht werden die Elektronen und die Löcher, welche in der Halbleiterschicht 3 des n-Typs gespeichert worden sind, zu der Kollektor-Elektrode 10 bzw. der Emitter-Elektrode 9 geleitet. Andererseits verbleiben die Elektronen und die Löcher, welche in der Pufferschicht 2 gespeichert worden sind, über eine gewisse Zeitdauer nach einem Verschwinden der Ladungsträger der Halbleiterschicht 3 des n-Typs, da die Verarmungsschicht die Pufferschicht 2 nicht erreichen wird.
  • Jedoch ist die Lebensdauer der Löcher, welche Minoritätsladungsträger sind, in dem Halbleiterbereich 21 des n-Typs mit einer hohen Konzentration kurz und daher sind die Löcher, die von der Halbleiterschicht 1 des p-Typs injiziert werden, kaum in dem Halbleiterbereich 21 des n- Typs mit einer hohen Konzentration vorhanden. In der Vorrichtung 101, die den Halbleiterbereich 21 des n-Typs mit einer hohen Konzentration aufweist, wird daher ein Abschwächen eines Schwanzstroms zu einer Ausschaltzeit verglichen mit der Vorrichtung 151 im Stand der Technik verbessert, die mit keinem Halbleiterbereich 21 des n-Typs mit einer hohen Konzentration versehen ist. In der Vorrichtung 101 wird es deshalb erwartet, daß die Abklingzeit tf verglichen mit der Vorrichtung 151 im Stand der Technik verringert ist.
    • < 1-3. Optimierung der Form des Halbleiterbereichs 21 des n-Typs mit einer hohen Konzentration>
  • Notwendige und optimale Bedingungen bezüglich der Form des Halbleiterbereichs 21 des n-Typs mit einer hohen Konzentration zum verträglichen Verbessern der Sättigungsspannung VCE(sat) und der Abklingzeit tf werden nun beschrieben. Das heißt, notwendige und optimale Beziehungen zwischen der Breite W und dem Abstand D des Halbleiterbereichs 21 des n-Typs mit einer hohen Konzentration und der Dicke L der Halbleiterschicht des n-Typs (des Abstands von der Grenze zwischen der Halbleiterschicht 3 des n-Typs und der Pufferschicht 2 zu der Grenze zwischen der Halbleiterschicht 3 des n-Typs und der Basisschicht 4 des p-Typs), die in Fig. 1 gezeigt ist, werden nun betrachtet.
  • Fig. 2 zeigt einen Graph einer Simulation, die bezüglich eines IGBT ausgeführt worden ist, bei welchem die Breite W und der Abstand D geändert werden, während die Dicke L auf einen konstanten Wert festgelegt ist und das Verhältnis der Dicke W zu dem Abstand D bei dem Doppelten (W/D = 2) aufrechterhalten wird. Fig. 2 zeigt ebenso ein Simulationsergebnis der Vorrichtung 151 im Stand der Technik, die mit keinem Bereich 21 des n-Typs mit einer hohen Konzentration versehen ist, zu Vergleichszwecken.
  • Um die Sättigungsspannung VCE(sat) und die Abklingzeit tf, welche sich in einer Kompromißbeziehung zueinander befinden, umfassend zu beurteilen, ist die Abklingzeit tf durchgängig durch alle Simulationsobjekte, die die Vorrichtung im Stand der Technik beinhalten, auf einen konstanten Wert von 100 ns festgelegt. Deshalb kann die Qualität der verträglichen Verbesserung der Sättigungsspannung VCE(sat) und der Abklingzeit tf durch Vergleichen der Sättigungsspannung VCE(sat) beurteilt werden. Die Abklingzeit tf wird durch Einstellen der Störstellenkonzentration der Pufferschicht 2 usw. eingestellt. Die Nennspannung wird durchgängig durch alle als Objekte dienende IGBTs auf 600 V festgelegt.
  • Der Graph in Fig. 2 zeigt die Beziehungen zwischen den Abständen D und den Sättigungsspannungen VCE(sat), die durch die Simulation erzielt werden, die unter den zuvor erwähnten. Bedingungen ausgeführt wird. Es versteht sich aus diesem Graph, daß die Sättigungsspannung VCE(sat) erhöht wird, wenn der Abstand D des Halbleiterbereichs 21 des n-Typs mit einer hohen Konzentration erhöht wird. Es versteht sich ebenso, daß die Sättigungsspannung VCE(sat) äquvalent zu der der Vorrichtung im Stand der Technik ist, wenn der Abstand D 11 um beträgt, und die Sättigungsspannung VCE(sat) schlechter als die der Vorrichtung im Stand der Technik ist, wenn der Abstand D ein größerer Wert ist, während die erstere verglichen mit der Vorrichtung im Stand der Technik verbessert ist, wenn sich die letztere an einem kleineren Wert befindet.
  • Daher kann darauf geschlossen werden, daß der notwendige Bereich des Abstands D zum verträglichen Verbessern der Sättigungsspannung VCE(sat) und der Abklingzeit tf unter einer derartigen Bedingung, daß die Breite W bei dem Doppelten des Abstands D festgelegt ist, der Bereich von weniger als 11 um ist (der Bereich, der in Fig. 2 mit einem Symbol C1A bezeichnet ist). Insbesondere dann, wenn sich der Abstand D in dem Bereich von nicht mehr als 7 um befindet (der Bereich, der in Fig. 2 mit einem Symbol C1B bezeichnet ist, ist die Sättigungsspannung VCE(sat) im wesentlichen gleich dem Minimalwert, während auch dann kaum eine Änderung der Sättigungsspannung VCE(sat) auftritt, wenn der Abstand D geändert wird. Das heißt, die besten Charakteristiken werden in dem Bereich des Abstands D von nicht mehr als 7 um erzielt. Auch dann, wenn der Abstand D bezüglich des Herstellungsschritts einen Fehler beinhaltet, können weiterhin stabile Charakteristiken ohne Einfluß des Fehlers erzielt werden, der bezüglich des Produkts auftritt. Daher kann darauf geschlossen werden, daß der Abstand D insbesondere vorzugsweise in dem Bereich von nicht mehr als 7 um unter der Bedingung festgelegt werden sollte, daß die Breite W bei dem Doppelten des Abstands D fest ist.
  • Fig. 3 zeigt eine Schnittansicht zum Darstellen des Grunds für einen Einfluß, der von dem Abstand D auf die Sättigungsspannung VCE(sat) ausgeübt wird. Der Halbleiterbereich 21 des n-Typs mit einer hohen Konzentration unterdrückt ein Injizieren von Löchern von der Halbleiterschicht 1 des p-Typs in die Halbleiterschicht des n- Typs und daher fließt kein Löcherstrom in einem Bereich 52, der einen dreieckigen Bereich, der in Fig. 3 auf eine straffierte Weise gezeigt ist, d. h. einen Bereich aufweist, der von der Halbleiterschicht 1 des p-Typs aus betrachtet durch den Halbleiterbereich 21 des n-Typs mit einer hohen Konzentration schattiert wird.
  • In der Simulation, deren Ergebnis in Fig. 2 gezeigt ist, wird der Abstand D geändert, während die Breite W und der Abstand D an einem konstanten Verhältnis gehalten werden. Wenn der Abstand D erhöht wird, wird deshalb die Breite W ebenso erhöht. Der Bereich 52, der in Fig. 3 gezeigt ist, wird vergrößert, wenn die Breite W erhöht wird, wodurch ein Bereich, dem ein Strom zugeführt wird, in der Halbleiterschicht 3 des n-Typs verringert wird. Wenn der Bereich, dem der Strom zugeführt wird, in der Halbleiterschicht 3 des n-Typs verringert wird, wird die Sättigungsspannung VCE(sat) erhöht. Dies ist der Grund dafür, warum die Sättigungsspannung VCE(sat) mit dem Abstand D erhöht wird.
  • Wenn der Bereich bei einer konstanten Höhe bleibt, wird der Einfluß des Bereichs 52 verringert, wenn die Dicke L der Halbleiterschicht 3 des n-Typs erhöht wird. Die Bedeutsamkeit des Einflusses durch den Bereich 52 wird im wesentlichen durch die Verhältnisse der Dicke L zu der Breite W und das der Dicke L zu dem Abstand D bestimmt. In dem IGBT, der der Simulation unterzogen worden ist, betrug die Dicke L 50 um. Deshalb kann darauf geschlossen werden, daß der erforderliche Bereich des Abstands D weniger als 11/50 der Dicke L beträgt und der optimale Bereich nicht mehr als 7/50 beträgt, wenn die Breite W bei dem Doppelten des Abstands D fest ist.
  • Ergebnisse einer Simulation, die unter anderen Bedingungen ausgeführt worden ist, werden nun beschrieben. Die Ergebnisse sind in einem Graph in Fig. 4 gezeigt. In dieser Simulation werden Sättigungsspannungen VCE(sat) berechnet, während der Abstand D des Halbleiterbereichs 21 des n-Typs mit einer hohen Konzentration auf 3 um festgelegt ist und die Breite W geändert wird. Die verbleibenden Bedingungen sind identisch zu denjenigen der Simulation, deren Ergebnisse in Fig. 2 gezeigt sind.
  • Wie es in dem Graph in Fig. 4 gezeigt ist, ist der Wert der Sättigungsspannung VCE(sat) selbstverständlich identisch zu der der Vorrichtung im Stand der Technik, wenn die Breite W null ist. Die Sättigungsspannung VCE(sat) wird vorübergehend verringert, wenn die Breite W von null erhöht wird, und minimiert, wenn die Breite W im wesentlichen gleich 5 um ist. Die Sättigungsspannung VCE(sat) wechselt von einem Verringern zu einem Verhöhen, wenn die Breite W über den Minimumpunkt erhöht wird. Wenn die Breite W gleich 10 um ist, ist die Sättigungsspannung VCE(sat) erneut identisch zu der im Stand der Technik.
  • Das heißt, die Sättigungsspannung VCE(sat) ist in dem Bereich, in dem die Breite W größer als 10 um ist, höher als die der Vorrichtung im Stand der Technik, während die erstere in dem Bereich, in dem die Breite W größer als null und kleiner als 10 um ist, kleiner als die letztere ist. Deshalb kann darauf geschlossen werden, daß der erforderliche Bereich der Breite W zum verträglichen Verbessern der Sättigungsspannung VCE(sat) und der Abklingzeit tf unter der Bedingung, daß der Abstand D auf den Wert von 3 um festgelegt ist, der Bereich von größer 0 um und kleiner als 10 um (der Bereich, der in Fig. 4 mit einem Symbol C2A bezeichnet ist) ist.
  • Insbesondere in dem Bereich der Breite W von 3 um bis 7 um (der Bereich, der in Fig. 4 mit einem Symbol C2B bezeichnet ist) ist die Sättigungsspannung VCE(sat) im wesentlichen gleich dem Minimalwert und tritt im wesentlichen auch dann keine Änderung der Sättigungsspannung VCE(sat) auf, wenn die Breite W geändert wird. Das heißt, die besten Charakteristiken werden erzielt, wenn sich die Breite W innerhalb des Bereichs C2B befindet, während stabile Charakteristiken ohne Einfluß des Fehlers, der in dem Produkt auftritt, auch erzielt werden können, wenn die Breite W einen Fehler bezüglich der Herstellungsschritte beinhaltet. Daher kann darauf geschlossen werden, daß die Breite W unter der Bedingung, daß die Breite D auf 3 um festgelegt ist, insbesondere vorzugsweise in dem Bereich von 3 um bis 7 um festgelegt werden sollte.
  • Die zuvor erwähnte Bedingung, die sich auf die Breite W der Halbleiterschicht 3 des n-Typs bezieht, kann durch relative Werte bezüglich der Dicke L der Halbleiterschicht 3 des n-Typs allgemeiner ausgedrückt werden. Das heißt, es kann aus den Simulationsergebnissen in Fig. 4 darauf geschlossen werden, daß der erforderliche Bereich der Breite W unter der Bedingung, daß die Dicke D auf 3 um festgelegt ist, der Bereich von kleiner als 1/5 (= 10/50) der Dicke L und größer als null ist und der optimale Bereich der Bereich von 3/50 bis 7/50 ist.
  • Fig. 5 zeigt einen Graph der Ergebnisse der zwei Simulationen, die erste und zweite Simulationen, deren Ergebnisse in den Fig. 2 bzw. 4 gezeigt sind, auf eine normalisierte Weise beinhalten. In dem Graph, der in Fig. 5 gezeigt ist, zeigt die Ordinatenachse die Breite W oder das Verhältnis W/L und zeigt die Abszissenachse den Abstand D oder das Verhältnis D/L. Weiße und schwarze Kreise zeigen Simulationspunkte und insbesondere die schwarzen Kreise zeigen Punkte, wo Charakteristiken erzielt werden, die besser als diejenigen der Vorrichtung im Stand der Technik sind.
  • In der ersten Simulation werden der Abstand D und die Breite W entlang einer geraden Linie, die durch den Ursprung in Fig. 5 und einen Punkt von (D, W) = (11, 22) geht, geändert, und ein Segment (durch eine dünne durchgezogene Linie dargestellt), das den Ursprung mit dem Punkt (11, 22) verbindet, entspricht dem Bereich CIA, der der erforderlichen Bedingung entspricht. Weiterhin entspricht der Bereich C1B, der der optimalen Bedingung entspricht, einem Segment (durch eine dicke durchgezogene Linie dargestellt), das den Ursprung mit einem Punkt (7, 14) verbindet.
  • In der zweiten Simulation wird andererseits die Breite W entlang einer geraden Linie, die durch einen Punkt von (D, W) = (3, 0) in Fig. 5 geht, die parallel zu der Ordinatenachse verläuft, geändert, und entspricht ein Segment (durch eine dünne durchgezogene Linie dargestellt), das den Punkt (3, 0) mit einem Punkt (3, 10) verbindet, dem Bereich C2A, der der erforderlichen Bedingung entspricht. Weiterhin entspricht der Bereich C2B, der der optimalen Bedingung entspricht, einem Segment (durch eine dicke durchgezogene Linie dargestellt), das einen Punkt (3, 3) mit einem Punkt (3, 7) verbindet.
  • Deshalb kann darauf geschlossen werden, daß ein Bereich A, welcher unter der durchgezogenen Linie ist, die durch die Punkte (3, 10) und (11, 22) geht, der den Abstand D von nicht mehr als 11 aufweist, der Bereich ist, der für die Breite W und den Abstand D zum verträglichen Verbessern der Sättigungsspannung VCE(sat) und der Abklingzeit tf erforderlich ist. Dieser Bereich A kann ebenso als ein Bereich unmittelbar unter einem Segment ausgedrückt werden, das einen Punkt (0, 6) mit dem Punkt (11, 22) verbindet. Ein Punkt auf der Abszissenachse, der mit der Vorrichtung im Stand der Technik übereinstimmt, d. h. der Bereich der Breite W = 0, ist aus diesem Bereich A ausgeschlossen. Andererseits kann der Bereich A als ein Bereich ausgedrückt werden, welcher zwischen dem Segment, das den Punkt (0, 6) mit dem Punkt (11, 22) verbindet, und dem Segment gehalten wird, das den Ursprung (0, 0) mit dem Punkt (11, 0) verbindet, während diese Segmente ausgeschlossen sind.
  • Weiterhin kann darauf geschlossen werden, daß ein Bereich B, welcher zwischen einer geraden Linie, die durch den Ursprung (0, 0) und den Punkt (3, 3) geht, und einer geraden Linie, die durch die Punkte (3, 7) und (7, 14) geht, mit dem Abstand D von nicht mehr als 11 gehalten wird, der optimale Bereich für die Breite W und den Abstand D ist. Dieser Bereich kann ebenso als ein Bereich ausgedrückt werden, der zwischen einem Segment, das einen Punkt (0, 2) mit dem Punkt (11, 21) verbindet, und einem Segment gehalten wird, das den Ursprung (0, 0) mit einem Punkt (11, 11) verbindet.
  • Weiterhin können die Bereiche A und B als die Bereiche der Breite W und des Abstands D verallgemeinert werden, welche bezüglich der Dicke L der Halbleiterschicht 3 des n-Typs relativ sind. Das heißt, der Bereich A kann allgemein als ein Bereich ausgedrückt werden, welcher zwischen einem Segment in dem Bereich von (D/L, W/L) = (0, 0, 12) bis (0, 22, 0, 44) und einem Segment in dem Bereich von (0, 0) bis (0,22, 0) gehalten wird, während diese Segmente ausgeschlossen sind, wie es in Fig. 5 gezeigt ist. Auf ähnliche Weise kann der Bereich B allgemein als ein Bereich ausgedrückt werden, welcher zwischen einem Segment in dem Bereich von (D/L, W/L) = (0, 0,04) bis (0,22, 0,42) und einem Segment in dem Bereich von (0, 0) bis (0,22, 0,22) gehalten wird, während diese Segmente ausgeschlossen sind.
    • < 1-4. Nachweistest>
  • Ein Nachweistest für die zuvor erwähnten Bedingungen wird nun beschrieben. Eine Vorrichtung, die versuchsweise zum Nachweis hergestellt worden ist, wies den gleichen Aufbau wie die Vorrichtung auf, die der Simulation unterzogen wurde, während die Breite W des Halbleiterbereichs 21 des n-Typs mit einer hohen Konzentration dieser Vorrichtung auf 2,5 um festgelegt wurde und der Abstand D auf 5 um festgelegt wurde. Diese Werte sind in dem Bereich A in Fig. 5 enthalten. Zum Zwecke des Vergleichs wurde ebenso eine Probe der Vorrichtung 151 im Stand der Technik, die keinen Halbleiterbereich 21 des n-Typs mit einer hohen Konzentration aufweist, versuchsweise hergestellt. Diese Vorrichtungen wiesen Nennspannungen von 600 V und Nennströme von 100 A auf.
  • Die Fig. 6 und 7 sind Graphen von Ergebnissen von Ausgangscharakteristiken der Vorrichtung gemäß dem Ausführungsbeispiel, die den Halbleiterbereich 21 des n-Typs mit einer hohen Konzentration einer zweckmäßigen Form aufweist, bzw. der Vorrichtung im Stand der Technik, die keinen derartigen Bereich aufweist. Die Sättigungsspannung VCE(sat) von jeder dieser Vorrichtungen ist durch die Kollektorspannung VCE definiert, die 100 A entspricht, was der Nennwert des Kollektorstroms IC ist. Wie es aus Fig. 6 zu sehen ist, beträgt deshalb die Sättigungsspannung VCE(sat) in der Vorrichtung gemäß dem Ausführungsbeispiel bei einer Sperrschichttemperatur Tj = 25ºC 2,0 V.
  • In der Vorrichtung im Stand der Technik beträgt andererseits die Sättigungsspannung VCE(sat) bei der gleichen Temperatur 2,3 V, wie es aus Fig. 7 zu sehen ist. Das heißt, die Sättigungsspannung VCE(sat) ist verglichen mit der Vorrichtung im Stand der Technik bei der Sperrschichttemperatur Tj = 25ºC, um ungefähr 0,3 V verbessert. Ebenso kann bei einem Vergleich bei einer Sperrschichttemperatur Tj = 125ºC eine Verbesserung von ungefähr 0,3 V auf ähnliche Weise bestätigt werden.
  • Fig. 8 zeigt einen Graph von Ergebnissen einer Untersuchung von Wellenformen der Kollektorströme IC während eines Ausschaltens hinsichtlich dieser Vorrichtungen. In einer Anfangsstufe des Ausschaltvorgangs ist ein Abschwächen des Kollektorstroms IC in der Vorrichtung im Stand der Technik schneller als in der Vorrichtung gemäß diesem Ausführungsbeispiel. In einem Schwanzbereich, welcher die letzte Hälfte des Ausschaltvorgangs ist, d. h. in einem Bereich, in dem der Kollektorstrom IC in der Form eines Schwanzstroms verbleibt, wird der Kollektorstrom IC in der Vorrichtung gemäß dem Ausführungsbeispiel verglichen mit der Vorrichtung im Stand der Technik mit einer höheren Geschwindigkeit abgeschwächt.
  • Die Abklingzeit tf ist durch eine Zeit definiert, die zum Abschwächen des Kollektorstroms IC von 90% des Stromwerts in einem Durchlaßzustand auf 10% erforderlich ist. Deshalb beträgt die Abklingzeit tf in der Vorrichtung gemäß dem Ausführungsbeispiel ungefähr 200 ns und in der Vorrichtung im Stand der Technik. Das heißt, die Abklingzeit tf ist in der Vorrichtung gemäß dem Ausführungsbeispiel verglichen mit der Vorrichtung im Stand der Technik um ungefähr 20 ns verbessert.
  • In der Vorrichtung gemäß dem Ausführungsbeispiel, welche in dem Bereich A in Fig. 5 festgelegt ist, wie es zuvor beschrieben worden ist, werden sowohl die Sättigungsspannung VCE(sat) als auch die Abklingzeit tf verglichen mit der Vorrichtung im Stand der Technik verbessert. Dies bestätigt eine Zweckmäßigkeit der Bedingungen, die auf der Grundlage der Simulationen bezüglich der Breite W und des Abstands D abgeleitet wurden.
    • < 2. Ausführungsbeispiel 2>
  • Fig. 9 zeigt eine perspektivische Teilansicht der Struktur eines IGBT gemäß einem Ausführungsbeispiel 2. In einer Vorrichtung 102 gemäß diesem Ausführungsbeispiel ist ein streifenförmiger Halbleiterbereich 21 eines n-Typs mit einer hohen Konzentration in einer Richtung angeordnet, welche zu der der Vorrichtung 101 gemäß dem Ausführungsbeispiel 1 verschieden ist. In der Vorrichtung gemäß diesem Ausführungsbeispiel ist der streifenförmige Halbleiterbereich 21 des n-Typs mit einer hohen Konzentration, der sich über die Grenze zwischen einer Pufferschicht 2 und einer Halbleiterschicht 1 eines p-Typs ausdehnt, derart angeordnet, daß er senkrecht in der Luft (auf zwei Niveaus) eine streifenförmige Basisschicht 4 des p-Typs schneidet. Anders ausgedrückt schneidet der Halbleiterbereich 21 des n-Typs mit einer hohen Konzentration einen Kanalbereich 6 in der Luft (auf zwei Niveaus), welcher derart ausgebildet ist, daß er sich in einer Richtung entlang einer oberen Hauptoberfläche eines Halbleiterkörpers 12 ausdehnt.
  • Deshalb ist keine Beschränkung der relativen Positionen der Basisschicht 4 des p-Typs und des Halbleiterbereichs 21 des n-Typs mit einer hohen Konzentration vorhanden, wodurch es nicht notwendig ist, ein Maskenmuster zum Ausbilden des Halbleiterbereichs 21 des n-Typs mit einer hohen Konzentration in Herstellungsschritten der Vorrichtung auszurichten. Das heißt, die Herstellungsschritte werden vorteilhaft vereinfacht. Gleichzeitig wird eine Homogenität der Charakteristiken der Vorrichtung bei jedem Produkt vorteilhaft verbessert. Während sich die Basisschicht 4 des p-Typs und der Halbleiterbereich 21 des n-Typs mit einer hohen Konzentration in Fig. 9 zueinander senkrecht schneiden, wird ein ähnlicher Effekt erzielt, wenn die gleichen einander mit einem bestimmten Grad eines Winkels schneiden. <
    • 3. Ausführungsbeispiel 3>
  • Fig. 10 zeigt eine geschnittene Draufsicht der Form eines Halbleiterbereichs 21 eines n-Typs mit einer hohen Konzentration eines IGBT gemäß einem Ausführungsbeispiel 3. In dieser Vorrichtung ist der Halbleiterbereich 21 des n-Typs mit einer hohen Konzentration durch Anordnen einer Anzahl von Inselbereichen, welche voneinander isoliert sind, in der Form einer Matrix ausgebildet. Ähnlich der Vorrichtung 102 gemäß dem Ausführungsbeispiel 2 ist es deshalb nicht notwendig, den Halbleiterbereich 21 des n-Typs mit einer hohen Konzentration zu einer Basisschicht 4 eines p-Typs auszurichten, wodurch ein Herstellen einfach ist.
  • Wie es in Fig. 10 gezeigt ist, ist der Abstand D des Halbleiterbereichs des n-Typs mit einer hohen Konzentration als ein Raum zwischen den Inselbereichen definiert, welche einander benachbart sind, während die Breite W als die jedes Inselbereichs definiert ist. Daher sind die Bedingungen, die sich auf die Breite W und den Abstand D beziehen, die in Fig. 5 gezeigt sind, als solche an der Vorrichtung 103 anwendbar. Während in Fig. 10 jeder Inselbereich eine quadratische Ebenenkontur aufweist, kann der gleiche alternativ im allgemeinen eine rechteckige Form oder noch eine andere Form aufweisen.
    • < 4. Ausführungsbeispiel 4>
  • Fig. 11 zeigt eine geschnittene Draufsicht der Form eines Halbleiterbereichs 21 eines n-Typs mit einer hohen Konzentration eines IGBT gemäß einem Ausführungsbeispiel 4. In dieser Vorrichtung 104 ist der Halbleiterbereich 21 des n-Typs mit einer hohen Konzentration in der Form eines Querstreifens angeordnet, der rechteckige Zwischenräume definiert. Das heißt, Muster des Halbleiterbereichs 21 des n-Typs mit einer hohen Konzentration und Pufferschichten 2 dieser Vorrichtung befinden sich in Formen, wie wenn Muster des Halbleiterbereichs 21 des n-Typs mit einer hohen Konzentration und eine Pufferschicht 2 der Vorrichtung 103 miteinander vertauscht werden.
  • Bei dieser Vorrichtung 104 ist es ebenso nicht notwendig, eine Basisschicht 4 eines p-Typs und den Halbleiterbereich 21 des n-Typs mit einer hohen Konzentration ähnlich den Vorrichtungen 102 und 103 zueinander auszurichten, wodurch ein Herstellen vorteilhaft einfach ist. Wie es in Fig. 11 gezeigt ist, ist weiterhin die Breite W als die eines Streifens definiert und ist der Abstand D als ein Raum zwischen benachbarten Streifen, d. h. die Breite des Zwischenraums, definiert. Daher sind die Bedingungen, die sich auf die Breite W und den Abstand D beziehen, die in Fig. 5 gezeigt sind, ebenso als solche an der Vorrichtung 104 anwendbar.
  • Während die Zwischenräume, die durch den Halbleiterbereich 21 des n-Typs mit einer hohen Konzentration definiert werden, in Fig. 11 quadratische Ebenenstrukturen aufweisen, können die gleichen alternativ im allgemeinen rechteckig oder andere Formen anders als Quadrate sein.
    • < 5. Ausführungsbeispiel 5>
  • Fig. 12 zeigt eine vordere Schnittansicht der Struktur eines IGBT gemäß einem Ausführungsbeispiel 5. Diese Vorrichtung 105 ist in einem Punkt charakteristisch von der Vorrichtung 101 des Ausführungsbeispiels 1 verschieden, daß ein Halbleiterbereich 21 eines n-Typs mit einer hohen Konzentration derart angeordnet ist, daß er sich über die Grenze zwischen einer Pufferschicht 2 und einer Halbleiterschicht 3 des n-Typs ausdehnt. Ein Effekt, welcher zu dem der Vorrichtung 101 identisch ist, kann ebenso durch Anordnen des Halbleiterbereichs 21 des n-Typs mit einer hohen Konzentration auf diese Weise erzielt werden.
    • < 6. Ausführungsbeispiel 6>
  • Fig. 13 zeigt eine vordere Schnittansicht der Struktur eines IGBT gemäß einem Ausführungsbeispiel 6. Diese Vorrichtung 106 ist in einem Punkt charakteristisch von der Vorrichtung 101 des Ausführungsbeispiels 1 verschieden, daß ein Halbleiterbereich 21 eines n-Typs mit einer hohen Konzentration derart angeordnet ist, daß er von ihrer oberen Hauptoberfläche zu ihrer unteren Hauptoberfläche durch eine Pufferschicht 2 geht. Ein Effekt, welcher zu dem der Vorrichtung 101 identisch ist, kann ebenso durch Anordnen des Halbleiterbereichs 21 des n-Typs mit einer hohen Konzentration auf diese Weise erzielt werden.
  • Im allgemeinen verhalten sich Löcher identisch, wenn ein Pfad, in welchem sich lediglich die Pufferschicht 2 dazwischen befindet, und der, in welchem sich der Halbleiterbereich 21 des n-Typs mit einer hohen Konzentration dazwischen befindet, in dem Pfad der Löcher, die von der Halbleiterschicht 1 eines p-Typs zu einer Halbleiterschicht 3 des n-Typs fließen, parallel zueinander angeordnet sind. Deshalb kann der Halbleiterbereich 21 des n-Typs mit einer hohen Konzentration derart angeordnet werden, daß er mindestens teilweise die Pufferschicht 2 überlappt oder an diese angrenzt.
    • < 7. Ausführungsbeispiel 7>
  • Fig. 7 zeigt eine vordere Schnittansicht der Struktur eines IGBT gemäß einem Ausführungsbeispiel 7. In dieser Vorrichtung ist der Halbleiterbereich 21 des n-Typs mit einer hohen Konzentration in der Vorrichtung 106 des Ausführungsbeispiels 6 durch einen Beschädigungsbereich 22 ersetzt, der eine Anzahl von Kristalldefekten enthält. Dieser Beschädigungsbereich 22 ist in der Form eines Streifens ähnlich dem Halbleiterbereich 21 des n-Typs mit einer hohen Konzentration der Vorrichtung 106 ausgebildet.
  • Der Beschädigungsbereich 22 wird durch Einbringen der Kristalldefekte in die Pufferschicht 2 mit einer hohen Dichte durch selektives Auftragen von geladenen Partikeln von Protonen oder dergleichen ausgebildet. Eine Rekombination von Ladungsträgern wird in dem Beschädigungsbereich 22 erleichtert, da der gleiche die Kristalldefekte in einer großen Menge enthält. Deshalb werden die Lebensdauern der Löcher in dem Beschädigungsbereich 22 verringert. Das heißt, der Beschädigungsbereich 22 ist derart ausgelegt, daß er die Lebensdauern der Löcher ähnlich dem Halbleiterbereich 21 des n-Typs mit einer hohen Konzentration verringert.
  • Deshalb bringt der Beschädigungsbereich 22 Effekte hervor, welche bezüglich Charakteristiken wie zum Beispiel der Sättigungsspannung VCE(sat), der Abklingzeit tf und dergleichen ähnlich zu denjenigen des Halbleiterbereichs 21 des n-Typs mit einer hohen Konzentration sind. Deshalb sind die Bedingungen, die in Fig. 5 gezeigt sind, ebenso als solche an dem Beschädigungsbereich 22 der Vorrichtung 107 anwendbar. Während der Beschädigungsbereich 22 in der Vorrichtung 107 in dem Inneren der Pufferschicht 2 ausgebildet ist, kann der Beschädigungsbereich 22 im allgemeinen ähnlich dem Halbleiterbereich 21 des n-Typs mit einer hohen Konzentration derart angeordnet sein, daß er die Pufferschicht 2 teilweise überlappt oder an diese angrenzt.
    • < 8. Ausführungsbeispiel 8>
  • Fig. 15 zeigt eine vordere Schnittansicht der Struktur eines IGBT gemäß einem Ausführungsbeispiel 8. In dieser Vorrichtung 108 ist die MOS-Struktur, welche in der Vorrichtung 101 des Ausführungsbeispiels 1 in der Nähe der oberen Hauptoberfläche des Halbleiterkörpers 12 ausgebildet ist (Fig. 1), durch eine MOS-Struktur eines Grabengatetyps ersetzt, welche ähnlich zu der der Vorrichtung 152 (Fig. 37) im Stand der Technik ist.
  • Wenn die MOS-Struktur ein Grabengate aufweist, werden ebenso die Sättigungsspannung VCE(sat) und die Abklingzeit tf verglichen mit der Vorrichtung im Stand der Technik, die die gleiche MOS-Struktur des Grabengatetyps aufweist, verträglich verbessert, wenn die Bedingungen, die in Fig. 5 gezeigt sind, bezüglich der Form des Halbleiterbereichs 21 des n-Typs mit einer hohen Konzentration angewendet werden.
  • Bei dem IGBT, der ein Grabengate aufweist, kann ebenso der Halbleiterbereich 21 des n-Typs mit einer hohen Konzentration derart ausgebildet werden, daß er in der Luft (auf zwei Niveaus) einen Kanalbereich 35 schneidet, welcher derart ausgebildet ist, daß er sich ähnlich der Vorrichtung 102 des Ausführungsbeispiels 2 in einer Richtung parallel zu einer oberen Hauptoberfläche eines Halbleiterkörpers 12 ausdehnt, obgleich der gleiche nicht gezeigt ist. Daher ist kein Ausrichten zwischen dem Halbleiterbereich 21 des n-Typs mit einer hohen Konzentration und dem Kanalbereich 35 erforderlich, wodurch die Verfahrensschritte vereinfacht werden können. Der Halbleiterbereich 21 des n-Typs mit einer hohen Konzentration kann ebenso in der Form ausgebildet werden, die in den Fig. 10 oder 11 gezeigt ist.
    • < 9. Ausführungsbeispiel 9>
  • Eine bevorzugte Weise eines Herstellungsverfahrens der Vorrichtung von jedem der zuvor erwähnten Ausführungsbeispiele wird nun beschrieben. Die Fig. 16 bis 19 sind Herstellungsschrittdiagramme, die jeweilige Stufen eines Verfahrens zeigen, welches zum Herstellen der Vorrichtung gemäß jedem der Ausführungsbeispiele 1 bis 4 und 8, d. h. einer derartigen Vorrichtung, daß der Halbleiterbereich 21 des n-Typs mit einer hohen Konzentration auf der Grenze (Sperrschichtebene) zwischen der Pufferschicht 2 und der Halbleiterschicht 1 des p-Typs ausgebildet ist, geeignet ist.
  • Um eine derartige Vorrichtung herzustellen, wird zuerst ein Halbleitersubstrat eines p-Typs, das der Halbleiterschicht 1 des p-Typs entspricht, vorbereitet, wie es Fig. 16 gezeigt ist. Das vorbereitete Halbleitersubstrat ist zum Beispiel ein Siliziumsubstrat.
  • Dann wird eine Resistschicht auf der gesamten oberen Hauptoberfläche des Halbleitersubstrats vorgesehen und wird eine Photolithographie der Resistschicht durch eine Maske 61 durchgeführt, die eine vorgeschriebene Musterungsform aufweist, um dadurch ein Resistmuster 51 (eine Abschirmung) zu erzielen, die selektiv eine Öffnung aufweist, wie es in Fig. 17 gezeigt ist. Danach wird das Resistmuster 51 als eine Maske zum selektiven Injizieren von Störstellen des n-Typs, wie zum Beispiel Arsen, durch die Maske verwendet, um dadurch selektiv einen Halbleiterbereich 41 des n-Typs auf der oberen Hauptoberfläche des Halbleitersubstrats auszubilden.
  • Dann wird das Resistmuster 51 entfernt und danach wird eine Pufferschicht 2 durch Epitaxie auf dem Halbleitersubstrat, d. h. der Halbleiterschicht 1 des p-Typs, abgeschieden, wie es in Fig. 18 gezeigt ist. Dann wird eine Halbleiterschicht 3 des n-Typs durch Epitaxie auf der Pufferschicht 2 abgeschieden, wie es in Fig. 19 gezeigt ist. In dem Epitaxieverfahren werden die Störstellen des n-Typs des Halbleiterbereichs 41 des n-Typs in den Umfang diffundiert, wodurch der Halbleiterbereich 21 des n-Typs mit einer hohen Konzentration über der Grenze zwischen der Pufferschicht 2 und der Halbleiterschicht 1 des p-Typs ausgebildet wird.
  • Danach wird eine MOS-Struktur auf einem oberen Hauptoberflächenteil der Halbleiterschicht 3 des n-Typs ausgebildet und werden ein Gateisolationsfilm 7, eine Gate-Elektrode 8, eine Emitter-Elektrode 9 und eine Kollektor-Elektrode 10 ausgebildet. Die bekannten Schritte, die zum Herstellen der Vorrichtung im Stand der Technik verwendet werden, die in den Fig. 36 oder 27 gezeigt sind, werden als solche bei diesen Schritten angewendet.
  • In den zuvor erwähnten Schritten wird die Form der Maske 61 im voraus bestimmt, so daß die Form des Halbleiterbereichs 21 des n-Typs mit einer hohen Konzentration, welche endgültig durch die Störstellen des n-Typs, die durch ein übertragenes Resistmuster 51 eingebracht und diffundiert werden, mit der des Halbleiterbereichs 21 des n-Typs mit einer hohen Konzentration gemäß jedem der Ausführungsbeispiele 1 bis 4 und 8 übereinstimmt.
  • Die Menge der Störstellen des n-Typs, welche durch das Resistmuster 51 eingebracht werden, wird derart eingestellt, daß die Konzentration des Halbleiterbereichs 21 des n-Typs mit einer hohen Konzentration, der endgültig durch den Diffusionsschritt ausgebildet wird, ungefähr 1 · 10¹&sup8; bis 1 · 10²¹ cm&supmin;³ beträgt. Weiterhin werden die Schritte eines epitaktischen Aufwachsens der Pufferschicht 2 und der Halbleiterschicht 3 des n-Typs derart ausgeführt, daß die Konzentrationen der Störstellen des n-Typs, die in diesen Schichten enthalten sind, ungefähr 5 · 10¹&sup4; bis 1 · 10¹&sup7; cm&supmin;³ bzw. ungefähr 2 · 10¹&sup4; cm&supmin;³ betragen, wenn die Nennspannung 600 V beträgt.
  • Die Vorrichtung 106 des Ausführungsbeispiels 6 kann durch dünnes Abscheiden der Pufferschicht 2 hergestellt werden, so daß der Halbleiterbereich 21 des n-Typs mit einer hohen Konzentration zu der oberen Hauptoberfläche der endgültig ausgebildeten Pufferschicht 2 diffundiert wird.
    • < 10. Ausführungsbeispiel 10>
  • Die Fig. 20 bis 22 sind Herstellungsschrittdiagramme, die jeweilige Stufen eines Verfahrens zeigen, welches zum Herstellen der Vorrichtung des Ausführungsbeispiels 5, d. h. einer derartigen Vorrichtung, daß der Halbleiterbereich 21 des n-Typs mit einer hohen Konzentration auf der Grenze zwischen der Pufferschicht 2 und der Halbleiterschicht des n-Typs ausgebildet ist, geeignet ist. Um diese Vorrichtung herzustellen, können die Schritte eines Ausbildens des Halbleiterbereichs 41 des n-Typs und eines Abscheidens der Pufferschicht 2 in dem Herstellungsverfahren des Ausführungsbeispiels 9 in vertauschter Reihenfolge ausgeführt werden.
  • Das heißt, eine Pufferschicht 2 wird durch Epitaxie auf einem vorbereiteten Halbleitersubstrat des p-Typs (entspricht der Halbleiterschicht 1 des p-Typs) ausgebildet, wie es in Fig. 20 gezeigt ist. Alternativ werden Störstellen des n-Typs eingebracht und in eine Hauptoberfläche des vorbereiteten Halbleitersubstrats des p-Typs diffundiert, um dadurch eine Struktur (Fig. 20) auszubilden, in welcher die Pufferschicht 2 auf die Halbleiterschicht 1 des p-Typs gestapelt ist.
  • Danach werden Störstellen des n-Typs selektiv durch ein Resistmuster 51 injiziert, auf welches eine Maske 61 übertragen ist, um dadurch einen Halbleiterbereich 41 des n-Typs auf der Pufferschicht 2 auszubilden, wie es in Fig. 21 gezeigt ist.
  • Dann wird das Resistmuster 51 entfernt und danach wird eine Halbleiterschicht 3 eines n-Typs durch Epitaxie auf der Pufferschicht 2 abgeschieden, wie es in Fig. 22 gezeigt ist. In diesem Verfahren werden Störstellen des n-Typs des Halbleiterbereichs 41 des n-Typs in den Umfang diffundiert, wodurch ein Halbleiterbereich 21 des n-Typs mit einer hohen Konzentration über der Grenze zwischen der Pufferschicht 2 und der Halbleiterschicht 3 des n-Typs ausgebildet wird.
  • Nachfolgende Schritte sind zu denjenigen des Ausführungsbeispiels 9 ähnlich. Weiterhin sind die Bedingung, die sich auf die Form der Maske 61 bezieht, die vorzubereiten ist, die Konzentration der eingebrachten Störstellen des n-Typs und dergleichen ebenso ähnlich zu denjenigen des Ausführungsbeispiels 9. Weiterhin kann die Vorrichtung 106 des Ausführungsbeispiels 6 durch dünnes Abscheiden der Pufferschicht 2 hergestellt werden, so daß der Halbleiterbereich 21 des n-Typs mit einer hohen Konzentration bis zu der unteren Hauptoberfläche der Pufferschicht 2 diffundiert wird.
    • < 11. Ausführungsbeispiel 11>
  • Die Vorrichtung gemäß jedem der Ausführungsbeispiele 1 bis 4 und 8, d. h. eine derartige Vorrichtung, daß der Halbleiterbereich 21 des n-Typs mit einer hohen Konzentration auf der Grenze (Sperrschichtebene) zwischen der Pufferschicht 2 und der Halbleiterschicht 1 des p-Typs ausgebildet ist, kann ebenso durch erstes Vorbereiten eines Halbleitersubstrats, das der Halbleiterschicht 3 des n-Typs entspricht, anstelle des Halbleitersubstrats, das der Halbleiterschicht 1 des p-Typs entspricht, hergestellt werden. Die Fig. 23 bis 26 zeigen Schrittdiagramme, die ein Beispiel dieses Herstellungsverfahrens zeigen. In diesen Figuren sind Oberseite und Unterseite bezüglich den Richtungen in normalen Herstellungsschritten umgedreht, wobei ein Vorrang bezüglich einer Ausrichtung in Fig. 1 usw. genommen wird, die die Schnittstruktur der endgültigen Vorrichtung nach einer Vervollständigung zeigt.
  • Gemäß diesem Verfahren wird zuerst ein Halbleitersubstrat des n-Typs, das der Halbleiterschicht 3 des n-Typs entspricht, vorbereitet, wie es in Fig. 23 gezeigt ist. Dann wird eine Pufferschicht 2 auf einer Hauptoberfläche des Halbleitersubstrats durch Epitaxie abgeschieden, wie es in Fig. 24 gezeigt ist. Alternativ werden Störstellen des n-Typs nach einem Vorbereiten des Halbleitersubstrats des n-Typs in einer hohen Konzentration eingebracht und in die Hauptoberfläche des Halbleitersubstrats diffundiert, um dadurch eine derartige Struktur auszubilden, daß die Halbleiterschicht 3 des n-Typs und die Pufferschicht 2 aufeinandergestapelt sind (Fig. 24).
  • Dann wird eine Resistschicht auf der gesamten Hauptoberfläche der Pufferschicht 2 vorgesehen und wird eine Photolithographie der Resistschicht 2 durch eine Maske 61 durchgeführt, um dadurch ein Resistmuster 51 (eine Abschirmung) zu erzielen, wie es in Fig. 25 gezeigt ist. Dann werden Störstellen des n-Typs, wie zum Beispiel Arsen, selektiv durch das Resistmuster 51, das als eine Maske dient, injiziert, um dadurch selektiv einen Halbleiterbereich 41 des n-Typs auf einer Hauptoberfläche der Pufferschicht 2 auszubilden.
  • Dann wird das Resistmuster 51 entfernt und wird eine Halbleiterschicht 1 des p-Typs auf der Hauptoberfläche der Pufferschicht 2 durch Epitaxie ausgebildet, wie es in Fig. 26 gezeigt ist. In diesem Verfahren werden die Störstellen des n-Typs des Halbleiterbereichs 41 des n-Typs in den Umfang diffundiert, wodurch ein Halbleiterbereich 21 eines n-Typs mit einer hohen Konzentration derart ausgebildet wird, daß er sich über die Halbleiterschicht 1 des p-Typs und die Pufferschicht 2 ausdehnt.
  • Nachfolgende Schritte sind zu denjenigen des Ausführungsbeispiels 9 ähnlich. Weiterhin sind die Bedingung, die sich auf der Form der Maske 61 bezieht, die vorzubereiten ist, die Konzentration der eingebrachten Störstellen des n-Typs und dergleichen ebenso zu denjenigen des Ausführungsbeispiels 9 ähnlich. Weiterhin kann die Vorrichtung 106 des Ausführungsbeispiels 6 durch dünnes Abscheiden der Pufferschicht 2 hergestellt werden, so daß der Halbleiterbereich 21 des n-Typs mit einer hohen Konzentration bis zu der Grenze zwischen der Pufferschicht 2 und der Halbleiterschicht 3 des n-Typs diffundiert wird.
  • Während die Störstellenkonzentration des n-Typs in der Halbleiterschicht 3 des n-Typs genau eingestellt werden muß, kann die Störstellenkonzentration des p-Typs in der Halbleiterschicht 1 des p-Typs verhältnismäßig grob eingestellt werden. Gemäß diesem Ausführungsbeispiel wird die Halbleiterschicht 3 des n-Typs, die ein genaues Einstellen der Störstellenkonzentration erfordert, zuvor als das Substrat vorbereitet, während die Halbleiterschicht 1 des p-Typs, die verhältnismäßig kein genaues Einstellen erfordert, durch Epitaxie ausgebildet wird, wodurch die Störstellenkonzentration des n-Typs in der Halbleiterschicht 3 des n-Typs genau eingestellt werden kann, während ein Herstellen der Halbleiterschicht 1 des p-Typs einfach ist. <
    • 12. Ausführungsbeispiel 12>
  • Die Vorrichtung des Ausführungsbeispiels 5, d. h. eine derartige Vorrichtung, daß der Halbleiterbereich 21 des n-Typs mit einer hohen Konzentration auf der Grenze zwischen der Pufferschicht 2 und der Halbleiterschicht 3 des n-Typs ausgebildet ist, kann ebenso durch zuerst Vorbereiten eines Halbleitersubstrats, das der Halbleiterschicht 3 des n-Typs entspricht, anstelle des Halbleitersubstrats, das der Halbleiterschicht 1 des p-Typs entspricht, hergestellt werden. In diesem Fall können die Schritte eines Ausbildens des Halbleiterbereichs 41 des n-Typs und eines Abscheidens der Pufferschicht 2 in dem Verfahren des Ausführungsbeispiels 11 in vertauschter Reihenfolge ausgeführt werden.
  • Die Fig. 27 bis 29 zeigen Schrittdiagramme, die ein Beispiel dieses Herstellungsverfahrens zeigen. In diesen Figuren sind ebenso die Oberseite und Unterseite bezüglich den Richtungen in normalen Herstellungsschritten umgekehrt, wobei ein Vorrang über eine Ausrichtung in Fig. 12 genommen wird, die die Schnittstruktur der endgültigen Vorrichtung nach einer Vervollständigung zeigt usw.
  • In diesem Herstellungsverfahren wird zuerst ein Halbleitersubstrat des n-Typs, das der Halbleiterschicht 3 des n-Typs entspricht, vorbereitet, wie es in Fig. 27 gezeigt ist. Danach werden Störstellen des n-Typs selektiv durch ein Resistmuster 51, zu welchem eine Maske 61 übertragen ist, injiziert, um dadurch einen Halbleiterbereich 41 des n-Typs auf einer Hauptoberfläche des Halbleitersubstrats auszubilden, wie es in Fig. 28 gezeigt ist.
  • Dann wird das Resistmuster 51 entfernt und danach wird eine Pufferschicht 2 auf der Hauptoberfläche des Halbleitersubstrats durch Epitaxie abgeschieden, wie es in Fig. 29 gezeigt ist. Danach wird eine Halbleiterschicht 1 des p-Typs durch Epitaxie auf der Pufferschicht 2 abgeschieden. In dem Epitaxieverfahren werden die Störstellen des n-Typs des Halbleiterbereichs 41 des n-Typs in den Umfang diffundiert, wodurch ein Halbleiterbereich 21 des n-Typs mit einer hohen Konzentration derart ausgebildet wird, daß er sich über die Grenze zwischen der Pufferschicht 2 und der Halbleiterschicht 3 des n-Typs ausdehnt.
  • Nachfolgende Schritte sind zu denjenigen des Ausführungsbeispiels 9 ähnlich. Weiterhin sind die Bedingung, die sich auf die Form der Maske 61 bezieht, die vorzubereiten ist, die Konzentration der eingebrachten Störstellen des n-Typs und dergleichen ebenso ähnlich zu denjenigen des Ausführungsbeispiels 9. Weiterhin kann die Vorrichtung 106 des Ausführungsbeispiels 6 durch dünnes Abscheiden der Pufferschicht 2 hergestellt werden, so daß der Halbleiterbereich 21 des n-Typs mit einer hohen Konzentration bis zu der Oberfläche der endgültig ausgebildeten Pufferschicht 2 diffundiert wird.
  • In diesem Ausführungsbeispiel wird ebenso die Halbleiterschicht 3 des n-Typs, die ein genaues Einstellen der Störstellenkonzentration erfordert, vorhergehend als das Substrat vorbereitet, während die Halbleiterschicht 1 des p-Typs, die verhältnismäßig kein genaues Einstellen erfordert, durch Epitaxie ausgebildet wird, wodurch die Störstellenkonzentration des n-Typs in der Halbleiterschicht 3 des n-Typs genau eingestellt werden kann, während ein Herstellen der Halbleiterschicht 1 des p-Typs einfach ist.
    • < 13. Ausführungsbeispiel 13>
  • Ein Verfahren, welches zum Herstellen der Vorrichtung des Ausführungsbeispiels 7 geeignet ist, wird beschrieben. Fig. 30 zeigt ein Herstellungsschrittdiagramm zum Darstellen dieses Verfahrens. Um die Vorrichtung des Ausführungsbeispiels 7 herzustellen, wird zuerst die Vorrichtung 151 (Fig. 36) im Stand der Technik hergestellt. Ihr Halbleiterkörper 12 beinhaltet eine pnp-Bipolarstruktur, welche durch aufeinanderfolgendes Stapeln einer Halbleiterschicht 1 eines p-Typs, einer Pufferschicht 2, einer Halbleiterschicht 3 eines n-Typs und einer Basisschicht 4 des p-Typs ausgebildet ist.
  • Danach wird eine Maske 42, die eine vorgeschriebene Musterform aufweist, zum Beispiel durch Aluminium oder rostfreien Stahl ausgebildet, wie es in Fig. 30 gezeigt ist. Diese Maske wird als eine Abschirmung zum selektiven Bestrahlen der Vorrichtung mit geladenen Partikeln von zum Beispiel Protonen oder dergleichen verwendet. Wie es in Fig. 30 gezeigt ist, wird die Vorrichtung vorzugsweise von der Seite einer Kollektor-Elektrode 10 bestrahlt.
  • Die Energie der geladenen Partikel wird derart eingestellt, daß die geladenen Partikel in dem Inneren der Pufferschicht 2 oder einem Bereich gestoppt werden, der an die Pufferschicht 2 angrenzt. Folglich bilden die geladenen Partikel, die das Innere der Vorrichtung durch eine Öffnung 43 der Maske 42 erreichen, selektiv Kristalldefekte in dem Inneren der Pufferschicht 2 oder dem daran angrenzenden Bereich aus. Fig. 30 zeigt ein derartiges Beispiel, daß dieser Beschädigungsbereich 44 in dem Inneren der Pufferschicht 2 ausgebildet ist.
  • Danach wird die Temperatur der Vorrichtung auf ungefähr 350ºC erhöht und wird der Beschädigungsbereich 44 diffundiert, um dadurch den Beschädigungsbereich 22 auszubilden, der in Fig. 14 gezeigt ist. Die Musterform der Maske 42, d. h. die Form der Öffnung 43, wird im voraus derart festgelegt, daß der Beschädigungsbereich 22, der durch den Diffusionsschritt ausgebildet wird, eine erwünschte Form aufweist, die die Bedingungen erfüllt, die in Fig. 5 gezeigt sind.
  • Der Diffusionsschritt kann alternativ weggelassen werden, so daß der Beschädigungsbereich 44 nicht diffundiert wird, sondern als solches den Beschädigungsbereich 22 definiert. In diesem Fall ist ein Mustern der Maske 42 einfach, da eine Diffusion des Beschädigungsbereichs 44 nicht berücksichtigt werden muß.
    • < 14. Ausführungsbeispiel 14>
  • In den folgenden Ausführungsbeispielen 14 bis 17 werden weitere bevorzugte Weisen von Herstellungsverfahren der Vorrichtungen gemäß den Ausführungsbeispielen 1 bis 6 und 8 beschrieben. In jeder dieser Weisen wird ein Direktverbindungsverfahren zum miteinander Verbinden von zwei Typen von Halbleitersubstraten verwendet. Fig. 31 zeigt ein Herstellungsschrittdiagramm, das einen Schritt eines Verfahrens zeigt, welches zum Herstellen der Vorrichtung gemäß jedem der Ausführungsbeispiele 1 bis 4 und 8, d. h. einer derartigen Vorrichtung, daß der Halbleiterbereich 21 des n-Typs mit einer hohen Konzentration auf der Grenze (Sperrschichtebene) zwischen der Pufferschicht 2 und der Halbleiterschicht 1 des p-Typs ausgebildet ist, geeignet ist.
  • Um diese Vorrichtung herzustellen, werden zuerst die Schritte der Fig. 23 bis 25 ausgeführt, um dadurch ein Halbleitersubstrat, das in Fig. 31 gezeigt ist, d. h. ein Halbleitersubstrat auszubilden, das eine Halbleiterschicht 3 des n-Typs, eine Pufferschicht 2 und einen Halbleiterbereich 41 des n-Typs aufweist. Parallel zu diesen Schritten oder um diese Schritte herum wird der Schritt, der in Fig. 16 gezeigt ist, d. h. ein Schritt eines Vorbereitens eines anderen Halbleitersubstrats, das der Halbleiterschicht 1 des p-Typs entspricht, ausgeführt.
  • Dann werden die Halbleitersubstrate durch das Direktverbindungsverfahren miteinander verbunden, wie es in Fig. 31 gezeigt ist. Folglich ist die Struktur vervollständigt, die in Fig. 26 gezeigt ist. In dem Direktverbindungsverfahren werden Oberflächen der Halbleitersubstrate, die miteinander zu verbinden sind, gereinigt und danach in befeuchteten Zuständen in festen Kontakt zueinander gebracht. Dann wird eine Wärmebehandlung von zum Beispiel ungefähr 900ºC bis 1100ºC durchgeführt, während der feste Kontaktzustand aufrechterhalten wird, um dadurch ein Verbinden der Substrate durchzuführen. Aufgrund der Wärmebehandlung, die dem Direktverbinden folgt, werden Störstellen des n-Typs des Halbleiterbereichs 41 des n-Typs in den Umfang diffundiert, wodurch ein Halbleiterbereich 21 des n-Typs mit einer hohen Konzentration derart ausgebildet wird, daß er sich über die Grenze zwischen einer Pufferschicht 2 und einer Halbleiterschicht 1 des p-Typs ausdehnt, wie es in Fig. 26 gezeigt ist.
  • Nachfolgende Schritte sind zu denjenigen des Ausführungsbeispiels 9 ähnlich. Weiterhin sind ebenso die Bedingung, die sich auf die Form der Maske 61 bezieht, die vorzubereiten ist, die Konzentration der eingebrachten Störstellen des n-Typs und dergleichen ebenso zu denjenigen des Ausführungsbeispiels 9 ähnlich. Weiterhin kann die Vorrichtung 106 des Ausführungsbeispiels 6 ebenso ähnlich dem Ausführungsbeispiel 9 durch dünnes Abscheiden der Pufferschicht 2 hergestellt werden, so daß der Halbleiterbereich des n-Typs mit einer hohen Konzentration bis zu der oberen Hauptoberfläche der endgültig ausgebildeten Pufferschicht 2 diffundiert wird.
    • < 15. Ausführungsbeispiel 15>
  • Fig. 32 ist ein Herstellungsschrittdiagramm, das einen Schritt eines Verfahrens zeigt, welches zum Herstellen der Vorrichtung des Ausführungsbeispiels 5, d. h. einer derartigen Vorrichtung, daß der Halbleiterbereich 21 des n-Typs mit einer hohen Konzentration auf der Grenze zwischen der Pufferschicht 2 und der Halbleiterschicht 3 des n-Typs ausgebildet ist, geeignet ist.
  • Um diese Vorrichtung herzustellen, werden zuerst die Schritte der Fig. 27 und 28 ausgeführt. Danach wird das Resistmuster 51 entfernt und wird eine Pufferschicht 2 durch Epitaxie auf eine Hauptoberfläche eines Halbleitersubstrats abgeschieden, das die Halbleiterschicht 3 des n-Typs ausbildet. In dem Epitaxieverfahren werden die Störstellen des n-Typs des Halbleiterbereichs 41 des n-Typs in den Umfang diffundiert, wodurch ein Halbleiterbereich 21 des n-Typs mit einer hohen Konzentration derart ausgebildet wird, daß er sich über die Grenze zwischen der Pufferschicht 2 und der Halbleiterschicht 3 des n-Typs ausdehnt. Aufgrund dieser Schritte wird ein Halbleitersubstrat, das in Fig. 32 gezeigt ist, d. h. ein Substrat, das eine Halbleiterschicht 3 des n-Typs, eine Pufferschicht 2 und einen Halbleiterbereich 21 des n = Typs mit einer hohen Konzentration aufweist, erzielt.
  • Parallel zu diesen Schritten oder um diese Schritte herum wird der Schritt, der in Fig. 16 gezeigt ist, d. h. ein Schritt eines Vorbereitens eines anderen Halbleitersubstrats, das der Halbleiterschicht 1 des p-Typs entspricht, ausgeführt. Dann werden die Halbleitersubstrate durch das Direktverbindungsverfahren miteinander verbunden, wie es in Fig. 32 gezeigt ist. Folglich ist die Struktur, die in Fig. 29 gezeigt ist, vervollständigt. Aufgrund einer Wärmebehandlung, die dem Direktverbinden folgt, werden die Störstellen weiter in den Halbleiterbereich 21 des n-Typs mit einer hohen Konzentration diffundiert.
  • Nachfolgende Schritte sind zu denjenigen des Ausführungsbeispiels 9 ähnlich. Weiterhin sind die Bedingung, die sich auf die Form der Maske 61 bezieht, die vorzubereiten ist, die Konzentration der eingebrachten Störstellen des n-Typs und dergleichen ebenso zu denjenigen des Ausführungsbeispiels 9 ähnlich. Weiterhin kann die Vorrichtung 106 des Ausführungsbeispiels 6 durch dünnes Abscheiden der Pufferschicht 2 hergestellt werden, so daß der Halbleiterbereich 21 des n-Typs mit einer hohen Konzentration bis zu der unteren Hauptoberfläche der Pufferschicht 2 diffundiert wird.
    • < 16. Ausführungsbeispiel 16>
  • Fig. 33 ist ein Herstellungsschrittdiagramm, das einen Schritt eines weiteren Verfahrens zeigt, welches zum Herstellen der Vorrichtung gemäß jedem der Ausführungsbeispiele 1 bis 4 und 8, d. h. einer derartigen Vorrichtung, daß der Halbleiterbereich 21 des n-Typs mit einer hohen Konzentration auf der Grenze (Sperrschichtebene) zwischen der Pufferschicht 2 und der Halbleiterschicht 1 des p-Typs ausgebildet ist, geeignet ist.
  • Um diese Vorrichtung herzustellen, werden zuerst die Schritte der Fig. 16 bis 18 zum Ausbilden eines Halbleitersubstrats, das in Fig. 33 gezeigt ist, d. h. eines Substrats, das eine Halbleiterschicht 1 des p-Typs, eine Pufferschicht 2 und einen Halbleiterbereich 21 des n-Typs mit einer hohen Konzentration aufweist, ausgeführt. Parallel zu diesen Schritten oder um diese Schritte herum wird der Schritt, der in Fig. 23 gezeigt ist, d. h. ein Schritt eines Vorbereitens eines anderen Halbleitersubstrats, das der Halbleiterschicht 3 des n-Typs entspricht, ausgeführt.
  • Danach werden die Halbleitersubstrate durch das Direktverbindungsverfahren miteinander verbunden, wie es in Fig. 33 gezeigt ist. Folglich ist die Struktur, die in Fig. 19 gezeigt ist, vervollständigt. Aufgrund einer Wärmebehandlung, die dem Direktverbinden folgt, werden die Störstellen weiter in den Halbleiterbereich 21 des n-Typs mit einer hohen Konzentration diffundiert.
  • Nachfolgende Schritte sind zu denjenigen des Ausführungsbeispiels 9 ähnlich. Weiterhin sind die Bedingung, die sich auf die Form der Maske 61 bezieht, die vorzubereiten ist, die Konzentration der eingebrachten Störstellen des n-Typs und dergleichen ebenso zu denjenigen des Ausführungsbeispiels 9 ähnlich. Weiterhin kann die Vorrichtung 106 des Ausführungsbeispiels 6 durch dünnes Abscheiden der Pufferschicht 2 hergestellt werden, so daß der Halbleiterbereich 21 des n-Typs mit einer hohen Konzentration bis zu der oberen Hauptoberfläche der endgültig ausgebildeten Pufferschicht 2 diffundiert wird.
    • < 17. Ausführungsbeispiel 17>
  • Fig. 34 ist ein Herstellungsschrittdiagramm, das einen Schritt eines weiteren Ausführungsbeispiels zeigt, welches zum Herstellen der Vorrichtung des Ausführungsbeispiels 5, d. h. einer derartigen Vorrichtung, daß der Halbleiterbereich 21 des n-Typs mit einer hohen Konzentration auf der Grenze zwischen der Pufferschicht 2 und der Halbleiterschicht 3 des n-Typs ausgebildet ist, geeignet ist.
  • Um diese Vorrichtung herzustellen, werden zuerst die Schritte der Fig. 20 und 21 zum Ausbilden eines Halbleitersubstrats, das in Fig. 34 gezeigt ist, d. h. eines Substrats, das eine Halbleiterschicht 1 eines p-Typs, eine Pufferschicht 2 und einen Halbleiterbereich 41 eines n-Typs aufweist, ausgeführt. Parallel zu diesen Schritten oder um diese Schritte herum wird der Schritt, der in Fig. 23 gezeigt ist, d. h. ein Schritt eines Vorbereitens eines anderen Halbleitersubstrats, das der Halbleiterschicht 3 des n-Typs entspricht, ausgeführt.
  • Dann werden die Halbleitersubstrate durch das Direktverbindungsverfahren miteinander verbunden, wie es in Fig. 34 gezeigt ist. Folglich ist die Struktur, die in Fig. 22 gezeigt ist, vervollständigt. Aufgrund einer Wärmebehandlung, die dem Direktverbinden folgt, werden die Störstellen des n-Typs in dem Halbleiterbereich 41 des n-Typs in den Umfang diffundiert, wodurch ein Halbleiterbereich 21 des n-Typs mit einer hohen Konzentration derart ausgebildet wird, daß er sich entlang der Grenze zwischen der Pufferschicht 2 und der Halbleiterschicht 3 des n-Typs ausdehnt, wie es in Fig. 22 gezeigt ist.
  • Nachfolgende Schritte sind zu denjenigen des Ausführungsbeispiels 9 ähnlich. Weiterhin sind die Bedingung, die sich auf die Form der Maske 61 bezieht, die vorzubereiten ist, die Konzentration der eingebrachten Störstellen des n-Typs und dergleichen ebenso zu denjenigen des Ausführungsbeispiels 9 ähnlich. Weiterhin kann die Vorrichtung 106 des Ausführungsbeispiels 6 durch dünnes Abscheiden der Pufferschicht 2 hergestellt werden, so daß der Halbleiterbereich 21 des n-Typs mit einer hohen Konzentration bis zu der unteren Hauptoberfläche der endgültig ausgebildeten Pufferschicht 2 diffundiert wird. <
    • 18. Ausführungsbeispiel 18>
  • Fig. 35 ist ein Herstellungsschrittdiagramm, das einen Schritt eines weiteren Ausführungsbeispiels zeigt, welches zum Herstellen der Vorrichtung der Ausführungsbeispiele 1 bis 4 und 8, d. h. einer derartigen Vorrichtung, daß der Halbleiterbereich 21 des n-Typs mit einer hohen Konzentration auf der Grenze (Sperrschichtebene) zwischen der Pufferschicht 2 und der Halbleiterschicht 1 des p-Typs ausgebildet ist, geeignet ist. Um diese Vorrichtung herzustellen, werden zuerst die Schritte der Fig. 16 und 17 zum Ausbilden eines Halbleitersubstrats, das in Fig. 35 gezeigt ist, d. h. eines Substrats, das eine Halbleiterschicht 1 des p-Typs und einen Halbleiterbereich 41 des n-Typs aufweist, ausgeführt.
  • Parallel zu diesen Schritten oder um diese Schritte herum werden die Schritte ausgeführt, die in den Fig. 23 und 24 gezeigt sind, um dadurch ein anderes Halbleitersubstrat, das in Fig. 35 gezeigt ist, d. h. ein Substrat, das eine Pufferschicht 2 und eine Halbleiterschicht 3 des n-Typs aufweist, auszubilden.
  • Dann werden die Halbleitersubstrate durch das Direktverbindungsverfahren miteinander verbunden, wie es in Fig. 35 gezeigt ist. Folglich ist die Struktur, die in Fig. 19 gezeigt ist, vervollständigt. Aufgrund einer Wärmebehandlung, die dem Direktverbinden folgt, werden die Störstellen des n-Typs in dem Halbleiterbereich 41 des n-Typs in den Umfang diffundiert, wodurch ein Halbleiterbereich 21 des n-Typs mit einer hohen Konzentration derart ausgebildet wird, daß er sich über die Grenze zwischen der Pufferschicht 2 und der Halbleiterschicht 1 des p-Typs ausdehnt, wie es in Fig. 19 gezeigt ist.
  • Nachfolgende Schritte sind zu denjenigen des Ausführungsbeispiels 9 ähnlich. Weiterhin sind die Bedingung, die sich auf die Form der Maske 61 bezieht, die vorzubereiten ist, die Konzentration der eingebrachten Störstellen des n-Typs und dergleichen ebenso zu denjenigen des Ausführungsbeispiels 9 ähnlich. Weiterhin kann die Vorrichtung 106 des Ausführungsbeispiels 6 durch dünnes Abscheiden der Pufferschicht 2 hergestellt werden, so daß der Halbleiterbereich 21 des n-Typs mit einer hohen Konzentration bis zu der oberen Hauptoberfläche der Pufferschicht 2 diffundiert wird.
    • < 19. Ausgestaltung>
  • Jedes der vorhergehenden Ausführungsbeispiele ist unter Bezugnahme auf einen derartigen IGBT beschrieben worden, daß eine MOS-Struktur auf einem Hauptoberflächenabschnitt eines Halbleiterkörpers 12 ausgebildet ist. Im allgemeinen werden jedoch die Effekte, die sich auf die Sättigungsspannung VCE(sat) und die Abklingzeit tf beziehen, auch dann ähnlich erwartet, wenn der Halbleiterkörper 12 keine MOS-Struktur aufweist. Das heißt, die Sättigungsspannung VCE(sat) und die Abklingzeit tf können durch neues Vorsehen eines Halbleiterbereichs 21 des n-Typs mit einer hohen Konzentration oder eines Beschädigungsbereichs 2, die die Bedingungen erfüllen, die in Fig. 5 gezeigt sind, verträglich verbessert werden, solange die Halbleitervorrichtung eine Bipolarstruktur aufweist, welche durch eine Halbleiterschicht 1 des p-Typs, eine Pufferschicht 2, eine Halbleiterschicht 3 des n-Typs und eine Basisschicht 4 des p-Typs ausgebildet ist.
  • Daher ist die vorliegende Erfindung ebenso zum Beispiel an einem SIT oder einem GTO zusätzlich zu einer Vorrichtung, die eine MOS-Struktur aufweist, wie zum Beispiel einem IGBT, einem MCT oder einem EST, anwendbar weiterhin ist die Bipolarstruktur, die in einer derartigen Halbleitervorrichtung vorgesehen ist, nicht auf den pnp-Typ beschränkt, der in jedem Ausführungsbeispiel gezeigt ist, sondern kann ein npn-Typ sein. Zum Beispiel ist die vorliegende Erfindung ebenso an einem p-Kanal- IGBT anwendbar, welcher durch Umkehren der Leitfähigkeitstypen der jeweiligen Halbleiterschichten in dem n-Kanal-IGBT ausgebildet ist, der in jedem Ausführungsbeispiel gezeigt ist.

Claims (20)

1. Halbleitervorrichtung, die einen Halbleiterkörper (12) mit einem Paar von Hauptoberflächen und einem Paar von Hauptelektroden (9, 10) aufweist, die jeweils mit dem Paar von Hauptoberflächen verbunden sind, wobei der Halbleiterkörper (12) eine Bipolarstruktur beinhaltet, wobei
die Bipolarstruktur eine erste Halbleiterschicht (1) eines ersten Leitfähigkeitstyps, zweite und dritte Halbleiterschichten (2, 3) eines zweiten Leitfähigkeitstyps und eine vierte Halbleiterschicht (4) des ersten Leitfähigkeitstyps aufweist, die aufeinanderfolgenden von ersten zu zweiten des Paars von Hauptoberflächen gestapelt sind,
die Konzentration von Störstellen des zweiten Leitfähigkeitstyps in der zweiten Halbleiterschicht (2) höher als die in der dritten Halbleiterschicht (3) ist,
die Bipolarstruktur weiterhin einen Halbleiterbereich (21; 22) mit einer kürzeren Ladungsträgerlebensdauer als der in der zweiten Halbleiterschicht (2) aufweist,
dadurch gekennzeichnet, daß
der Halbleiterbereich (21; 22) derart selektiv ausgebildet ist, daß er einen Abstand D zwischen jeweiligen Abschnitten des Halbleiterbereichs (21; 22) und eine Breite W jedes jeweiligen Abschnitts des Halbleiterbereichs (21; 22) entlang des Paars von Hauptoberflächen aufweist und mindestens teilweise die zweite Halbleiterschicht (2) überlappt oder an diese angrenzt, und
eine Kombination (D/L, W/L) von relativen Werten des Abstands D und der Breite W bezüglich einer Dicke L der dritten Halbleiterschicht (3) in einer Richtung, die senkrecht zu den Hauptoberflächen verläuft, in einem Graph, in welchem W/L gegenüber D/L aufgetragen ist, auf Werte innerhalb eines Bereichs festgelegt ist, der zwischen einem Liniensegment, das (0, 0,12) mit (0,22, 0,44) verbindet, und einem Liniensegment gehalten wird, das (0, 0) mit (0,22, 0) verbindet, während diese Liniensegmente ausgeschlossen sind.
2. Halbleitervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Kombination (D/L, W/L) der relativen Werte auf Werte innerhalb eines Bereichs festgelegt ist, der durch ein Liniensegment, das (0, 0,04) mit (0,22, 0,42) verbindet, und einem Liniensegment gehalten wird, das (0, 0) mit (0,22, 0,22) verbindet.
3. Halbleitervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß
die vierte Halbleiterschicht (4) selektiv in der Form eines Streifens ausgebildet ist, der parallel zu der zweiten Hauptoberfläche ist, und
der Halbleiterbereich (21; 22) in der Form einer Mehrzahl von Streifen ausgebildet ist, die parallel zueinander an einem ersten Niveau angeordnet sind, um die in streifenförmige vierte Halbleiterschicht (4) zu kreuzen, welche an einem zweiten Niveau vorgesehen ist, wobei das erste und zweite Niveau voneinander getrennt sind.
4. Halbleitervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die vierte Halbleiterschicht (4) selektiv in der Form eines Streifens ausgebildet ist, der parallel zu der zweiten Hauptoberfläche verläuft, und der Halbleiterbereich (21; 22) in der Form von Inselbereichen ausgebildet ist, die voneinander isoliert sind und in einer Matrixausgestaltung angeordnet sind.
5. Halbleitervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß
die vierte Halbleiterschicht (4) selektiv in der Form eines Streifens ausgebildet ist, der parallel zu der zweiten Hauptoberfläche verläuft, und
der Halbleiterbereich (21; 22) in der Form eines Querstreifens ausgebildet ist.
6. Halbleitervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß
der Halbleiterkörper (12) weiterhin eine fünfte Halbleiterschicht (5) des zweiten Leitfähigkeitstyps aufweist, die selektiv in der vierten Halbleiterschicht (4) ausgebildet ist, und
die Halbleitervorrichtung weiterhin eine Gate-Elektrode (8) aufweist, die einem Kanalbereich (6) über einen Isolationsfilm (7) gegenüberliegt, wobei der Kanalbereich (6) ein Oberflächenteil der vierten Halbleiterschicht (4) ist, die zwischen den dritten und fünften Halbleiterschichten (3, 5) gehalten wird.
7. Halbleitervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß der Halbleiterbereich (21) ein Bereich des zweiten Leitfähigkeitstyps ist, der eine höhere Störstellenkonzentration als die in der zweiten Halbleiterschicht (2) aufweist.
8. Halbleitervorrichtung nach Anspruch 7, dadurch gekennzeichnet, daß
sich eine Störstellenkonzentration in der zweiten Halbleiterschicht (2) in dem Bereich von ungefähr 5 · 10¹&sup4; cm&supmin;³ bis ungefähr 1 · 10¹&sup7; cm&supmin;³ befindet,
sich eine Störstellenkonzentration in der dritten Halbleiterschicht (3) unter ungefähr 1 · 10¹&sup4; cm&supmin;³ befindet und
sich eine Störstellenkonzentration in dem Halbleiterbereich (21) in dem Bereich von ungefähr 1 · 10¹&sup8; cm&supmin;³ bis ungefähr 1 · 10²¹ cm&supmin;³ befindet.
9. Halbleitervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß der Halbleiterbereich (22) ein Bereich ist, der Kristalldefekte enthält.
10. Verfahren zum Herstellen einer Halbleitervorrichtung nach Anspruch 1, wobei das Verfahren die folgenden Schritte aufweist:
(a) Vorbereiten eines Halbleitersubstrats eines ersten Leitfähigkeitstyps, das erste und zweite Hauptoberflächen aufweist;
(b) Ausbilden einer Abschirmung (51), die selektiv eine Öffnung aufweist, auf der ersten Hauptoberfläche des Halbleitersubstrats;
(C) selektives Einbringen von Störstellen eines zweiten Leitfähigkeitstyps in die erste Hauptoberfläche durch die Öffnung;
(d) Entfernen der Abschirmung (51) nach dem Schritt (c) ;
(e) Erachten des Halbleitersubstrats als die erste Halbleiterschicht (1) und Abscheiden der zweiten Halbleiterschicht (2) des zweiten Leitfähigkeitstyps auf der ersten Hauptoberfläche durch Epitaxie nach dem Schritt (d);
(f) Abscheiden der dritten Halbleiterschicht (3) des zweiten Leitfähigkeitstyps, die eine niedrigere Störstellenkonzentration als die zweite Halbleiterschicht (2) aufweist, auf der zweiten Halbleiterschicht (2) durch Epitaxie; und
(g) Diffundieren der Störstellen, die in dem Schritt (C) eingebracht werden, gleichzeitig mit den Schritten (e) und (f), um dadurch selektiv den Halbleiterbereich (21) des zweiten Leitfähigkeitstyps auszubilden, der die Störstellen in einer höheren Konzentration als die zweite Halbleiterschicht (2) enthält,
wobei die Form der Öffnung derart bestimmt wird, daß der Halbleiterbereich (21) einen Abstand D zwischen jeweiligen Abschnitten des Halbleiterbereichs (21) und eine Breite W von jedem jeweiligen Abschnitt des Halbleiterbereichs (21) entlang des Paars von Hauptoberflächen des Halbleiterkörpers (12) in einer endgültig vervollständigten Stufe der Halbleitervorrichtung aufweist, während eine Kombination (D/L, W/L) von relativen Werten des Abstands D und der Breite W bezüglich einer Dicke L der dritten Halbleiterschicht (3) in einer Richtung, die senkrecht zu den Hauptoberflächen verläuft, in einem Graph, in welchem W/L gegenüber D/L aufgetragen ist, bei Werten innerhalb eines Bereichs ist, der zwischen einem Liniensegment, das (0, 0,12) mit (0,22, 0,44) verbindet, und einem Liniensegment gehalten wird, das (0, 0) mit (0,22, 0) verbindet, während diese Liniensegmente ausgeschlossen sind.
11. Verfahren zum Herstellen einer Halbleitervorrichtung nach Anspruch 1, wobei das Verfahren die folgenden Schritte aufweist:
(a) Ausbilden eines Halbleitersubstrats, das die erste Halbleiterschicht (1) des ersten Leitfähigkeitstyps, die auf einer ersten Hauptoberfläche von diesem freigelegt ist, und die zweite Halbleiterschicht (2) des zweiten Leitfähigkeitstyps aufweist, die auf der ersten Halbleiterschicht (1) ausgebildet ist und auf einer zweiten Hauptoberfläche von diesem freiliegt;
(b) Ausbilden einer Abschirmung (51), die selektiv eine Öffnung auf der zweiten Hauptoberfläche des Halbleitersubstrats aufweist;
(C) selektives Einbringen von Störstellen des zweiten Leitfähigkeitstyps in die zweite Hauptoberfläche durch die Öffnung;
(d) Entfernen der Abschirmung (51) nach dem Schritt (C) ;
(e) Abscheiden der dritten Halbleiterschicht (3) des zweiten Leitfähigkeitstyps, der in der Störstellenkonzentration niedriger als die zweite Halbleiterschicht (2) ist, auf der zweiten Hauptoberfläche durch Epitaxie nach dem Schritt (d); und
(f) Diffundieren der Störstellen, die in dem Schritt (C) eingebracht werden, gleichzeitig mit dem Schritt (e), um dadurch selektiv den Halbleiterbereich (21) des zweiten Leitfähigkeitstyps auszubilden, der die Störstellen in einer höheren Konzentration als die zweite Halbleiterschicht (2) enthält, wobei
wobei die Form der Öffnung derart bestimmt wird, daß der Halbleiterbereich (21) einen Abstand D zwischen jeweiligen Abschnitten des Halbleiterbereichs (21) und eine Breite W von jedem jeweiligen Abschnitt des Halbleiterbereichs (21) entlang des Paars von Hauptoberflächen des Halbleiterkörpers (12) in einer endgültig vervollständigten Stufe der Halbleitervorrichtung aufweist, während eine Kombination (D/L, W/L) von relativen Werten des Abstands D und der Breite W bezüglich einer Dicke L der dritten Halbleiterschicht (3) in einer Richtung, die senkrecht zu den Hauptoberflächen verläuft, in einem Graph, in welchem W/L gegenüber D/L aufgetragen ist, bei Werten innerhalb eines Bereichs ist, der zwischen einem Liniensegment, das (0, 0,12) mit (0,22, 0,44) verbindet, und einem Liniensegment gehalten wird, das (0, 0) mit (0,22, 0) verbindet, während diese Liniensegmente ausgeschlossen sind.
12. Verfahren zum Herstellen einer Halbleitervorrichtung nach Anspruch 1, wobei das Verfahren die folgenden Schritte aufweist:
(a) Ausbilden eines Halbleitersubstrats, das die dritte Halbleiterschicht (3) des zweiten Leitfähigkeitstyps, die auf einer ersten Hauptoberfläche von diesem freiliegt, und die zweite Halbleiterschicht (2) des zweiten Leitfähigkeitstyps aufweist, die auf der dritten Halbleiterschicht (3) ausgebildet ist, auf einer zweiten Hauptoberfläche von diesem freiliegt und eine höhere Störstellenkonzentration als die dritte Halbleiterschicht (3) aufweist;
(b) Ausbilden einer Abschirmung (51), die selektiv eine Öffnung auf der zweiten Hauptoberfläche aufweist;
(C) selektives Einbringen von Störstellen des zweiten Leitfähigkeitstyps in die zweite Hauptoberfläche durch die Öffnung;
(d) Entfernen der Abschirmung (51) nach dem Schritt (C) ;
(e) Abscheiden der ersten Halbleiterschicht (1) des ersten Leitfähigkeitstyps auf der zweiten Hauptoberfläche durch Epitaxie nach dem Schritt (d) ; und
(f) Diffundieren der Störstellen, die in dem Schritt (c) eingebracht worden sind, gleichzeitig mit dem Schritt (e), um dadurch selektiv den Halbleiterbereich (21) des zweiten Leitfähigkeitstyps auszubilden, der die Störstellen in einer höheren Konzentration als die zweite Halbleiterschicht enthält, wobei
wobei die Form der Öffnung derart bestimmt wird, daß der Halbleiterbereich (21) einen Abstand D zwischen jeweiligen Abschnitten des Halbleiterbereichs (21) und eine Breite W von jedem jeweiligen Abschnitt des Halbleiterbereichs (21) entlang des Paars von Hauptoberflächen des Halbleiterkörpers (12) in einer endgültig vervollständigten Stufe der Halbleitervorrichtung aufweist, während eine Kombination (D/L, w/L) von relativen Werten des Abstands D und der Breite W bezüglich einer Dicke L der dritten Halbleiterschicht (3) in einer Richtung, die senkrecht zu den Hauptoberflächen verläuft, in einem Graph, in welchem W/L gegenüber D/L aufgetragen ist, bei Werten innerhalb eines Bereichs ist, der zwischen einem Liniensegment, das (0, 0,12) mit (0,22, 0,44) verbindet, und einem Liniensegment gehalten wird, das (0, 0) mit (0,22, 0) verbindet, während diese Liniensegmente ausgeschlossen sind.
13. Verfahren zum Herstellen einer Halbleitervorrichtung nach Anspruch 1, wobei das Verfahren die folgenden Schritte aufweist:
(a) Vorbereiten eines Halbleitersubstrats des zweiten Leitfähigkeitstyps, das erste und zweite Hauptoberflächen aufweist;
(b) Ausbilden einer Abschirmung (51), die selektiv eine Öffnung auf der ersten Hauptoberfläche des Halbleitersubstrats aufweist;
(C) selektives Einbringen von Störstellen des zweiten Leitfähigkeitstyps in die erste Hauptoberfläche durch die Öffnung;
(d) Entfernen der Abschirmung (51) nach dem Schritt (C) ;
(e) Erachten des Halbleitersubstrats als die dritte Halbleiterschicht (3) und Abscheiden der zweiten Halbleiterschicht (2) des zweiten Leitfähigkeitstyps, die in einer Störstellenkonzentration höher als die dritte Halbleiterschicht (3) ist, auf der ersten Hauptoberfläche durch Epitaxie nach dem Schritt (d);
(f) Abscheiden der ersten Halbleiterschicht (1) des ersten Leitfähigkeitstyps auf der zweiten Halbleiterschicht (2) durch Epitaxie; und
(g) Diffundieren der Störstellen, die in dem Schritt (C) eingebracht werden, gleichzeitig mit den Schritten (e) und (f), um dadurch selektiv den Halbleiterbereich (21) des zweiten Leitfähigkeitstyps auszubilden, der die Störstellen in einer höheren Konzentration als die zweite Halbleiterschicht (2) enthält wobei,
wobei die Form der Öffnung derart bestimmt wird, daß der Halbleiterbereich (21) einen Abstand D zwischen jeweiligen Abschnitten des Halbleiterbereichs (21) und eine Breite W von jedem jeweiligen Abschnitt des Halbleiterbereichs (21) entlang des Paars von Hauptoberflächen des Halbleiterkörpers (12) in einer endgültig vervollständigten Stufe der Halbleitervorrichtung aufweist, während eine Kombination (D/L, W/L) von relativen Werten des Abstands D und der Breite W bezüglich einer Dicke L der dritten Halbleiterschicht (3) in einer Richtung, die senkrecht zu den Hauptoberflächen verläuft, in einem Graph, in welchem W/L gegenüber D/L aufgetragen ist, bei Werten innerhalb eines Bereichs ist, der zwischen einem Liniensegment, das (0, 0,12) mit (0,22, 0,44) verbindet, und einem Liniensegment gehalten wird, das (0, 0) mit (0,22, 0) verbindet, während diese Liniensegmente ausgeschlossen sind.
14. Verfahren zum Herstellen einer Halbleitervorrichtung nach Anspruch 1, wobei das Verfahren die folgenden Schritte aufweist:
(a) derartiges Ausbilden der ersten Halbleiterschicht (1) des ersten Leitfähigkeitstyps, der zweiten Halbleiterschicht (2) des zweiten Leitfähigkeitstyps, der dritten Halbleiterschicht (3) des zweiten Leitfähigkeitstyps, die in der Störstellenkonzentration niedriger als die zweite Halbleiterschicht (2) ist, und der vierten Halbleiterschicht (4) des ersten Leitfähigkeitstyps, daß diese aufeinanderfolgend von ersten zu zweiten des Paars von Hauptoberflächen gestapelt werden;
(b) Vorbereiten einer Abschirmung (42), die selektiv eine Öffnung aufweist; und
(C) selektives Auftragen von Partikeln durch die Öffnung der Abschirmung (42), um dadurch selektiv den Halbleiterbereich (22), der Kristalldefekte enthält, derart auszubilden, daß er mindestens teilweise mit der zweiten Halbleiterschicht (2) überlappt oder an diese angrenzt, wobei
wobei die Form der Öffnung derart bestimmt wird, daß der Halbleiterbereich (21) einen Abstand D zwischen jeweiligen Abschnitten des Halbleiterbereichs (21) und eine Breite W von jedem jeweiligen Abschnitt des Halbleiterbereichs (21) entlang des Paars von Hauptoberflächen des Halbleiterkörpers (12) in einer endgültig vervollständigten Stufe der Halbleitervorrichtung aufweist, während eine Kombination (D/L, W/L) von relativen Werten des Abstands D und der Breite W bezüglich einer Dicke L der dritten Halbleiterschicht (3) in einer Richtung, die senkrecht zu den Hauptoberflächen verläuft, in einem Graph, in welchem W/L gegenüber D/L aufgetragen ist, bei Werten innerhalb eines Bereichs ist, der zwischen einem Liniensegment, das (0, 0,12) mit (0,22, 0,44) verbindet, und einem Liniensegment gehalten wird, das (0, 0) mit (0,22, 0) verbindet, während diese Liniensegmente ausgeschlossen sind.
15. Verfahren zum Herstellen einer Halbleitervorrichtung nach Anspruch 12, dadurch gekennzeichnet, daß die Schritte (e) und (f) durch die folgenden Schritte ersetzt sind:
(e) Vorbereiten eines zweiten Halbleitersubstrats des ersten Leitfähigkeitstyps, das ein Paar von Hauptoberflächen aufweist, als die erste Halbleiterschicht (1);
(f) Verbinden der zweiten Hauptoberfläche des Halbleitersubstrats und einer des Paars von Hauptoberflächen des zweiten Halbleitersubstrats miteinander durch direktes Verbinden, das eine Wärmebehandlung beinhaltet, nach dem Schritt (d) ; und
(g) Diffundieren der Störstellen, die in dem Schritt (C) eingebracht werden, gleichzeitig mit dem Schritt (f), um dadurch selektiv den Halbleiterbereich des zweiten Leitfähigkeitstyps auszubilden, der die Störstellen in einer höheren Konzentration als die zweite Halbleiterschicht (2) enthält.
16. Verfahren zum Herstellen einer Halbleitervorrichtung nach Anspruch 13, dadurch gekennzeichnet, daß die Schritte (f) und (g) durch die folgenden Schritte ersetzt sind:
(f) Vorbereiten eines zweiten Halbleitersubstrats des ersten Leitfähigkeitstyps, das ein Paar von Hauptoberflächen aufweist, als die erste Halbleiterschicht (1);
(g) Verbinden einer Hauptoberfläche der zweiten Halbleiterschicht (2), die der dritten Halbleiterschicht (3) gegenüberliegt, mit einer des Paars von Hauptoberflächen des zweiten Halbleitersubstrats durch direktes Verbinden, das eine Wärmebehandlung beinhaltet, nach dem Schritt (e) ; und
(h) Diffundieren der Störstellen, die in dem Schritt (C) eingebracht werden, gleichzeitig mit den Schritten (e) und (g), um dadurch selektiv den Halbleiterbereich (21) des zweiten Leitfähigkeitstyps auszubilden, der die Störstellen in einer höheren Konzentration als die zweite Halbleiterschicht enthält.
17. Verfahren zum Herstellen einer Halbleitervorrichtung nach Anspruch 10, dadurch gekennzeichnet, daß die Schritte (f) und (g) durch die folgenden Schritte ersetzt sind:
(f) Vorbereiten eines zweiten Halbleitersubstrats des zweiten Leitfähigkeitstyps, das ein Paar von Hauptoberflächen aufweist und in einer Störstellenkonzentration niedriger als die zweite Halbleiterschicht (2) ist, als die dritte Halbleiterschicht (3);
(g) Verbinden einer Hauptoberfläche der zweiten Halbleiterschicht (2), die der ersten Halbleiterschicht (1) gegenüberliegt, mit einer des Paars von Hauptoberflächen des zweiten Halbleitersubstrats durch direktes Verbinden, das eine Wärmebehandlung beinhaltet, nach dem Schritt (e) ; und
(h) Diffundieren der Störstellen, die in dem Schritt (C) eingebracht werden, gleichzeitig mit den Schritten (e) und (g), um dadurch selektiv den Halbleiterbereich (21) des zweiten Leitfähigkeitstyps auszubilden, der die Störstellen in einer höheren Konzentration als die zweite Halbleiterschicht (2) enthält.
18. Verfahren zum Herstellen einer Halbleitervorrichtung nach Anspruch 11, dadurch gekennzeichnet, daß die Schritte (e) und (f) durch die folgenden Schritte ersetzt sind:
(e) Vorbereiten eines zweiten Halbleitersubstrats des zweiten Leitfähigkeitstyps, das ein Paar von Hauptoberflächen aufweist und in einer Störstellenkonzentration niedriger als die zweite Halbleiterschicht (2) ist, als die dritte Halbleiterschicht;
(f) Verbinden der zweiten Hauptoberfläche der zweiten Halbleiterschicht (2) mit einer des Paars von Hauptoberflächen des zweiten Halbleitersubstrats durch direktes Verbinden, das eine Wärmebehandlung beinhaltet, nach dem Schritt (d) ; und
(g) Diffundieren der Störstellen, die in dem Schritt (C) eingebracht werden, gleichzeitig mit dem Schritt (f), um dadurch selektiv den Halbleiterbereich des zweiten Leitfähigkeitstyps auszubilden, der die Störstellen in einer höheren Konzentration als die zweite Halbleiterschicht (2) enthält.
19. Verfahren zum Herstellen einer Halbleitervorrichtung nach Anspruch 10, dadurch gekennzeichnet, daß die Schritte (e) bis (g) durch die folgenden Schritte ersetzt sind:
(e) Ausbilden eines zweiten Halbleitersubstrats, das die zweite Halbleiterschicht (2) des zweiten Leitfähigkeitstyps, die auf einer ersten Hauptoberfläche von diesem freiliegt, und die dritte Halbleiterschicht (3) des zweiten Leitfähigkeitstyps aufweist, die auf der zweiten Halbleiterschicht (2) ausgebildet ist, auf einer zweiten Hauptoberfläche von diesem freiliegt und eine niedrigere Störstellenkonzentration als die zweite Halbleiterschicht (2) aufweist;
(f) Verbinden der ersten Hauptoberfläche des zweiten Halbleitersubstrats mit der ersten Hauptoberfläche des ersten Halbleitersubstrats als die erste Halbleiterschicht durch direktes Verbinden, das eine Wärmebehandlung beinhaltet, nach dem Schritt (d); und
(g) Diffundieren der Störstellen, die in dem Schritt (C) eingebracht werden, gleichzeitig mit dem Schritt (f), um dadurch selektiv den Halbleiterbereich des zweiten Leitfähigkeitstyps auszubilden, der die Störstellen in einer höheren Konzentration als die dritte Halbleiterschicht (3) enthält.
20. Verfahren zum Herstellen einer Halbleitervorrichtung nach einem der Ansprüche 10 bis 19, dadurch gekennzeichnet, daß die Form der Öffnung derart bestimmt wird, daß sie in einer endgültig vervollständigten Stufe der Halbleitervorrichtung an einem Wert innerhalb eines Bereichs ist, der zwischen einem Liniensegment, das (0, 0,04) mit (0,22, 0,42) verbindet, und einem Liniensegment gehalten wird, das (0, 0) mit (0,22, 0,22) verbindet.
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