JPH09162398A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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Abstract
(57)【要約】
【課題】 飽和電圧ＶCE(sat)とフォール時間ｔfとを両
立的に低減する。 【解決手段】 バッファ層２に重複ないし隣接するよう
に、一定の範囲の幅Ｗおよび間隔Ｄを有する高濃度ｎ型
半導体領域２１が選択的に形成されている。例えば、ｎ
型半導体層３の厚さＬが５０μｍであって、間隔Ｄが３
μｍであるときには、幅Ｗは３μｍ〜７μｍの範囲に設
定される。このとき、高濃度ｎ型半導体領域２１が存在
しない従来装置に比べて、飽和電圧ＶCE(sat)とフォー
ル時間ｔfとが最良に改善される。
立的に低減する。 【解決手段】 バッファ層２に重複ないし隣接するよう
に、一定の範囲の幅Ｗおよび間隔Ｄを有する高濃度ｎ型
半導体領域２１が選択的に形成されている。例えば、ｎ
型半導体層３の厚さＬが５０μｍであって、間隔Ｄが３
μｍであるときには、幅Ｗは３μｍ〜７μｍの範囲に設
定される。このとき、高濃度ｎ型半導体領域２１が存在
しない従来装置に比べて、飽和電圧ＶCE(sat)とフォー
ル時間ｔfとが最良に改善される。
Description
【０００１】
【発明の属する技術分野】この発明は、バイポーラ構造
を有する半導体装置に関し、特に、飽和電圧とフォール
時間とを両立的に低減するための改良に関する。
を有する半導体装置に関し、特に、飽和電圧とフォール
時間とを両立的に低減するための改良に関する。
【０００２】
【従来の技術】半導体基体の一対の主面に一対の主電極
がそれぞれ接続され、主面に沿ったｐ型半導体層とｎ型
半導体層とが交互に３層に積層されて成るバイポーラ構
造が、半導体基体の中に形成された半導体装置が従来よ
り知られている。ＩＧＢＴ、ＥＳＴ（Emitter Switched
Thyristor）、ＭＣＴ（MOS Controled Thyristor）、
ＳＩＴ、およびＧＴＯなどは、その代表例である。
がそれぞれ接続され、主面に沿ったｐ型半導体層とｎ型
半導体層とが交互に３層に積層されて成るバイポーラ構
造が、半導体基体の中に形成された半導体装置が従来よ
り知られている。ＩＧＢＴ、ＥＳＴ（Emitter Switched
Thyristor）、ＭＣＴ（MOS Controled Thyristor）、
ＳＩＴ、およびＧＴＯなどは、その代表例である。
【０００３】図３６は従来のｎチャネル型ＩＧＢＴの構
造を示す正面断面図である。一般にＩＧＢＴでは、多数
のＩＧＢＴ素子（以下、ユニットセルと記述する）が並
列に接続されている。図３６は、１個のユニットセルの
断面図である。このＩＧＢＴ１５１では、半導体基体１
２の下主面に露出するｐ型半導体層１の上主面の上に、
ｎ型のバッファ層２と、半導体基体１２の上主面に露出
するｎ型半導体層３とが順次積層されている。ｎ型不純
物の濃度は、一方のｎ型半導体層３では、定格電圧が６
００Ｖ系である場合に、２ｘ１０14ｃｍ-3程度であり、
他方のバッファ層２では１ｘ１０17ｃｍ-3程度とｎ型半
導体層３よりも高く設定されている。
造を示す正面断面図である。一般にＩＧＢＴでは、多数
のＩＧＢＴ素子（以下、ユニットセルと記述する）が並
列に接続されている。図３６は、１個のユニットセルの
断面図である。このＩＧＢＴ１５１では、半導体基体１
２の下主面に露出するｐ型半導体層１の上主面の上に、
ｎ型のバッファ層２と、半導体基体１２の上主面に露出
するｎ型半導体層３とが順次積層されている。ｎ型不純
物の濃度は、一方のｎ型半導体層３では、定格電圧が６
００Ｖ系である場合に、２ｘ１０14ｃｍ-3程度であり、
他方のバッファ層２では１ｘ１０17ｃｍ-3程度とｎ型半
導体層３よりも高く設定されている。
【０００４】さらに、ｎ型半導体層３の上主面部分に
は、ｐ型ベース層４が選択的に形成されている。これら
のｐ型半導体層１、ｎ型半導体層２，３、およびｐ型ベ
ース層４によって、ｐｎｐ型のバイポーラ構造が形成さ
れている。また、ｐ型ベース層４の上主面部分には、ｎ
型エミッタ領域５が選択的に形成されている。そして、
ｎ型半導体層３とｎ型エミッタ領域５とによって挟まれ
たｐ型ベース層４の上主面部分であるチャネル領域６の
上には、ゲート絶縁膜７を介して対向するようにゲート
電極８が設けられている。
は、ｐ型ベース層４が選択的に形成されている。これら
のｐ型半導体層１、ｎ型半導体層２，３、およびｐ型ベ
ース層４によって、ｐｎｐ型のバイポーラ構造が形成さ
れている。また、ｐ型ベース層４の上主面部分には、ｎ
型エミッタ領域５が選択的に形成されている。そして、
ｎ型半導体層３とｎ型エミッタ領域５とによって挟まれ
たｐ型ベース層４の上主面部分であるチャネル領域６の
上には、ゲート絶縁膜７を介して対向するようにゲート
電極８が設けられている。
【０００５】半導体基体１２の上主面には、さらに、一
方の主電極であるエミッタ電極９が、ｐ型ベース層４と
ｎ型エミッタ領域５の両方に電気的に接続するように形
成されている。一方、半導体基体１２の下主面すなわち
ｐ型半導体層１の下主面には、他方の主電極であるコレ
クタ電極１０が電気的に接続されている。
方の主電極であるエミッタ電極９が、ｐ型ベース層４と
ｎ型エミッタ領域５の両方に電気的に接続するように形
成されている。一方、半導体基体１２の下主面すなわち
ｐ型半導体層１の下主面には、他方の主電極であるコレ
クタ電極１０が電気的に接続されている。
【０００６】つぎに、この従来装置１５１の動作につい
て説明する。まず、エミッタ電極９とコレクタ電極１０
の間に所定のコレクタ電圧ＶCEを印加する。このとき、
エミッタ電極９とゲート電極８の間に、装置に固有の閾
値を超えるゲート電圧ＶGEを印加すると、ｐ型ベース層
４のゲート電極８に近接するチャネル領域６がｎ型に反
転し、チャネル領域６にｎ型チャネルが形成される。
て説明する。まず、エミッタ電極９とコレクタ電極１０
の間に所定のコレクタ電圧ＶCEを印加する。このとき、
エミッタ電極９とゲート電極８の間に、装置に固有の閾
値を超えるゲート電圧ＶGEを印加すると、ｐ型ベース層
４のゲート電極８に近接するチャネル領域６がｎ型に反
転し、チャネル領域６にｎ型チャネルが形成される。
【０００７】このチャネルを通じて、エミッタ電極９よ
りキャリアとしての電子がｎ型半導体層３へ注入され
る。注入された電子により、ｐ型半導体層１とｎ型半導
体層３の間が順バイアスされるので、ｐ型半導体層１か
らｎ型半導体層３へと、キャリアとしてのホールが注入
される。その結果、ｎ型半導体層３の抵抗が大幅に下が
り、コレクタ電極１０からエミッタ電極９へ流れる主電
流すなわちコレクタ電流ＩCは高い値に達する。すなわ
ち、装置が導通状態となる（オンする）。このように、
ＩＧＢＴでは、ｐ型半導体層１からのホールの注入によ
って、ｎ型半導体層３の抵抗が引き下げられている。
りキャリアとしての電子がｎ型半導体層３へ注入され
る。注入された電子により、ｐ型半導体層１とｎ型半導
体層３の間が順バイアスされるので、ｐ型半導体層１か
らｎ型半導体層３へと、キャリアとしてのホールが注入
される。その結果、ｎ型半導体層３の抵抗が大幅に下が
り、コレクタ電極１０からエミッタ電極９へ流れる主電
流すなわちコレクタ電流ＩCは高い値に達する。すなわ
ち、装置が導通状態となる（オンする）。このように、
ＩＧＢＴでは、ｐ型半導体層１からのホールの注入によ
って、ｎ型半導体層３の抵抗が引き下げられている。
【０００８】装置がオンしたときのエミッタ電極９とコ
レクタ電極１０の間の抵抗は、オン抵抗と呼ばれる。通
常においてオン抵抗は、コレクタ電流ＩCが定格電流値
であるときのコレクタ電圧ＶCE（飽和コレクタ電圧ＶCE
(sat)と称される）で評価される。一般に、ＩＧＢＴの
定格電流は、代表的には５０〜２００Ａ／ｃｍ2 程度で
ある。飽和電圧ＶCE(sat)は、オン時の電力損失の原因
となるため、低いほど望ましい。
レクタ電極１０の間の抵抗は、オン抵抗と呼ばれる。通
常においてオン抵抗は、コレクタ電流ＩCが定格電流値
であるときのコレクタ電圧ＶCE（飽和コレクタ電圧ＶCE
(sat)と称される）で評価される。一般に、ＩＧＢＴの
定格電流は、代表的には５０〜２００Ａ／ｃｍ2 程度で
ある。飽和電圧ＶCE(sat)は、オン時の電力損失の原因
となるため、低いほど望ましい。
【０００９】一定の大きさのゲート電圧ＶGEを印加した
状態の下では、コレクタ電圧ＶCEを上昇させたときにチ
ャネル領域６を流れる電子の流量に、ゲート電圧ＶGEに
対応した一定量の制限が加わる。このため、装置を流れ
るコレクタ電流ＩCは、ゲート電圧ＶGEに対応した一定
値（飽和コレクタ電流ＩC(sat)と称される）で飽和す
る。
状態の下では、コレクタ電圧ＶCEを上昇させたときにチ
ャネル領域６を流れる電子の流量に、ゲート電圧ＶGEに
対応した一定量の制限が加わる。このため、装置を流れ
るコレクタ電流ＩCは、ゲート電圧ＶGEに対応した一定
値（飽和コレクタ電流ＩC(sat)と称される）で飽和す
る。
【００１０】ｐ型半導体層１に接するバッファ層２は、
ｐ型半導体層１からのホールの注入量を制御する働きを
なす。すなわち、バッファ層２ではｎ型不純物の濃度が
高いために、ｐ型半導体層１から注入されたホールが、
バッファ層２の電子と再結合し易い。このため、バッフ
ァ層２が設けられることにより、飽和コレクタ電流Ｉ
C(sat)が低減される。飽和コレクタ電流ＩC(sat)が低い
ほど、負荷が短絡したときの装置の破壊は起こり難い。
一方、バッファ層２が設けられると、オン抵抗は高くな
る。したがって、バッファ層２の厚みおよび不純物濃度
を適宜加減することにより、飽和コレクタ電流ＩC(sat)
とオン抵抗とが総合的に最適化される。
ｐ型半導体層１からのホールの注入量を制御する働きを
なす。すなわち、バッファ層２ではｎ型不純物の濃度が
高いために、ｐ型半導体層１から注入されたホールが、
バッファ層２の電子と再結合し易い。このため、バッフ
ァ層２が設けられることにより、飽和コレクタ電流Ｉ
C(sat)が低減される。飽和コレクタ電流ＩC(sat)が低い
ほど、負荷が短絡したときの装置の破壊は起こり難い。
一方、バッファ層２が設けられると、オン抵抗は高くな
る。したがって、バッファ層２の厚みおよび不純物濃度
を適宜加減することにより、飽和コレクタ電流ＩC(sat)
とオン抵抗とが総合的に最適化される。
【００１１】所定の大きさのコレクタ電圧ＶCEを印加し
たまま、ゲート電圧ＶGEを閾値以上の値からゼロまたは
逆バイアス（負の値）へと引き下げると、ｎ型に反転し
ていたチャネル領域６が本来のｐ型に復帰する。その結
果、エミッタ電極９からの電子の注入が停止する。それ
にともなって、ｐ型半導体層１からのホールの注入も停
止する。
たまま、ゲート電圧ＶGEを閾値以上の値からゼロまたは
逆バイアス（負の値）へと引き下げると、ｎ型に反転し
ていたチャネル領域６が本来のｐ型に復帰する。その結
果、エミッタ電極９からの電子の注入が停止する。それ
にともなって、ｐ型半導体層１からのホールの注入も停
止する。
【００１２】その後、ｎ型半導体層３（およびバッファ
層２）に蓄積されていた電子とホールは、それぞれコレ
クタ電極１０とエミッタ電極９へ回収されるか、または
互いに再結合することによって、減少してゆき、最終的
には消滅する。このとき、これらのキャリアが減少する
早さ（レート）は、電子よりもホールの方が低いので、
エミッタ電極９へと抜けてゆくホール電流が、コレクタ
電流ＩCに現れるいわゆるテール電流の主要因となる。
コレクタ電流ＩCが減衰するまでの時間（通常、コレク
タ電流ＩCがオン時の９０％から１０％まで減衰するの
に要する時間で規定される）は、フォール時間ｔfと称
される。当然ながら、フォール時間ｔfは短いほど望ま
しい。
層２）に蓄積されていた電子とホールは、それぞれコレ
クタ電極１０とエミッタ電極９へ回収されるか、または
互いに再結合することによって、減少してゆき、最終的
には消滅する。このとき、これらのキャリアが減少する
早さ（レート）は、電子よりもホールの方が低いので、
エミッタ電極９へと抜けてゆくホール電流が、コレクタ
電流ＩCに現れるいわゆるテール電流の主要因となる。
コレクタ電流ＩCが減衰するまでの時間（通常、コレク
タ電流ＩCがオン時の９０％から１０％まで減衰するの
に要する時間で規定される）は、フォール時間ｔfと称
される。当然ながら、フォール時間ｔfは短いほど望ま
しい。
【００１３】なお、バッファ層２は、降伏電圧に近い値
までコレクタ電圧ＶCEがＩＧＢＴ１５１に印加されたと
きに、ｐ型ベース層４から伸びる空乏層が、ｐ型半導体
層１にまで達して、ｐ型半導体層１とｐ型ベース層４の
間を導通させる（「パンチスルー」と称される）ことを
防止し、そのことによって装置の耐圧を高めるという役
割をも担っている。
までコレクタ電圧ＶCEがＩＧＢＴ１５１に印加されたと
きに、ｐ型ベース層４から伸びる空乏層が、ｐ型半導体
層１にまで達して、ｐ型半導体層１とｐ型ベース層４の
間を導通させる（「パンチスルー」と称される）ことを
防止し、そのことによって装置の耐圧を高めるという役
割をも担っている。
【００１４】
【発明が解決しようとする課題】ところで、図３６の装
置１５１を含めて、一般にＩＧＢＴにおいては、飽和電
圧ＶCE(sat)を低減させるという要請と、フォール時間
ｔfを低減させるという要請との間に、トレードオフの
関係が存在する。このため、近年において、双方を両立
的に改善する試みが精力的に進められてきた。主として
この改善は、ＩＧＢＴ１５１において、半導体基体１２
の上主面に沿って形成されるＭＯＳ構造、すなわちｎ型
半導体層３、ｐ型ベース層４、およびｎ型エミッタ領域
５で構成される構造を、微細化することによって行われ
てきた。
置１５１を含めて、一般にＩＧＢＴにおいては、飽和電
圧ＶCE(sat)を低減させるという要請と、フォール時間
ｔfを低減させるという要請との間に、トレードオフの
関係が存在する。このため、近年において、双方を両立
的に改善する試みが精力的に進められてきた。主として
この改善は、ＩＧＢＴ１５１において、半導体基体１２
の上主面に沿って形成されるＭＯＳ構造、すなわちｎ型
半導体層３、ｐ型ベース層４、およびｎ型エミッタ領域
５で構成される構造を、微細化することによって行われ
てきた。
【００１５】さらに、本願発明者は、図３７の正面断面
図に示すようなトレンチゲートを有するＩＧＢＴを、学
会において1994年に発表した。このＩＧＢＴ１５２で
は、半導体基体１２の上主面に開口し、ｐ型ベース層４
およびｎ型エミッタ領域５を貫通し、しかも、ｎ型半導
体層３にまで達する溝３１が設けられている。そして、
溝３１には、ゲート絶縁膜３２を介して、ポリシリコン
から成るゲート電極３３が埋設されている。この装置１
５２では、ｐ型ベース層４のゲート電極３３に対向する
領域３５が、チャネル領域として機能する。
図に示すようなトレンチゲートを有するＩＧＢＴを、学
会において1994年に発表した。このＩＧＢＴ１５２で
は、半導体基体１２の上主面に開口し、ｐ型ベース層４
およびｎ型エミッタ領域５を貫通し、しかも、ｎ型半導
体層３にまで達する溝３１が設けられている。そして、
溝３１には、ゲート絶縁膜３２を介して、ポリシリコン
から成るゲート電極３３が埋設されている。この装置１
５２では、ｐ型ベース層４のゲート電極３３に対向する
領域３５が、チャネル領域として機能する。
【００１６】装置１５２では、ＭＯＳ構造がトレンチゲ
ート型であるために、ＭＯＳ構造の微細化が大きく進展
した。それにともなって、飽和電圧ＶCE(sat)とフォー
ル時間ｔfの改善が前進した。以上のように、ＩＧＢＴ
における飽和電圧ＶCE(sat)とフォール時間ｔfとの両立
的な改善は、主としてＭＯＳ構造を改良することによっ
て押し進められてきた。しかしながら、ＭＯＳ構造の改
良は、トレンチゲート構造を採用することによって、限
界に達したと考えられている。
ート型であるために、ＭＯＳ構造の微細化が大きく進展
した。それにともなって、飽和電圧ＶCE(sat)とフォー
ル時間ｔfの改善が前進した。以上のように、ＩＧＢＴ
における飽和電圧ＶCE(sat)とフォール時間ｔfとの両立
的な改善は、主としてＭＯＳ構造を改良することによっ
て押し進められてきた。しかしながら、ＭＯＳ構造の改
良は、トレンチゲート構造を採用することによって、限
界に達したと考えられている。
【００１７】一方、本願発明者は、図３８の正面断面図
に示すような、ＭＯＳ構造とは異なる部分を改良するこ
とによって、飽和電圧ＶCE(sat)と破壊耐性とを両立的
に改善し得るＩＧＢＴを、特開平6-204481号公報で開示
した。この装置１５３では、ｎ型不純物濃度が１ｘ１０
18〜１ｘ１０21ｃｍ-3程度と高い高濃度ｎ型半導体領域
２１が、バッファ層２内に選択的に形成されている。そ
して、バッファ層２のｎ型不純物濃度は、それよりも低
い５ｘ１０14〜１ｘ１０17ｃｍ-3程度に設定されてい
る。
に示すような、ＭＯＳ構造とは異なる部分を改良するこ
とによって、飽和電圧ＶCE(sat)と破壊耐性とを両立的
に改善し得るＩＧＢＴを、特開平6-204481号公報で開示
した。この装置１５３では、ｎ型不純物濃度が１ｘ１０
18〜１ｘ１０21ｃｍ-3程度と高い高濃度ｎ型半導体領域
２１が、バッファ層２内に選択的に形成されている。そ
して、バッファ層２のｎ型不純物濃度は、それよりも低
い５ｘ１０14〜１ｘ１０17ｃｍ-3程度に設定されてい
る。
【００１８】この装置１５３では、同一のＭＯＳ構造を
有する装置に比べて、飽和電圧ＶCE(sat)と破壊耐性と
が両立的に改善されるだけでなく、さらに、飽和電圧Ｖ
CE(sat)とフォール時間ｔfも両立的に改善し得ることが
期待される。すなわち、装置１５３は、ＭＯＳ構造の改
良における限界を打開して、飽和電圧ＶCE(sat)とフォ
ール時間ｔfとをさらに改善する道を開くものと期待さ
れる。しかしながら、装置１５３において、飽和電圧Ｖ
CE(sat)とフォール時間ｔfとを両立的に改善する観点か
らの、高濃度ｎ型半導体領域２１の形状に関する最適化
がなされておらず、このため、装置１５３が持つ潜在的
な能力が、十分に引き出されてはいなかった。
有する装置に比べて、飽和電圧ＶCE(sat)と破壊耐性と
が両立的に改善されるだけでなく、さらに、飽和電圧Ｖ
CE(sat)とフォール時間ｔfも両立的に改善し得ることが
期待される。すなわち、装置１５３は、ＭＯＳ構造の改
良における限界を打開して、飽和電圧ＶCE(sat)とフォ
ール時間ｔfとをさらに改善する道を開くものと期待さ
れる。しかしながら、装置１５３において、飽和電圧Ｖ
CE(sat)とフォール時間ｔfとを両立的に改善する観点か
らの、高濃度ｎ型半導体領域２１の形状に関する最適化
がなされておらず、このため、装置１５３が持つ潜在的
な能力が、十分に引き出されてはいなかった。
【００１９】この発明は、従来の装置における上記した
問題点を解消するためになされたもので、バイポーラ構
造内にバッファ層を有する半導体装置において、飽和電
圧とフォール時間とが両立的に改善された装置を提供す
ることを目的とする。さらに、この半導体装置の製造に
適した方法を提供することを目的とする。
問題点を解消するためになされたもので、バイポーラ構
造内にバッファ層を有する半導体装置において、飽和電
圧とフォール時間とが両立的に改善された装置を提供す
ることを目的とする。さらに、この半導体装置の製造に
適した方法を提供することを目的とする。
【００２０】
【課題を解決するための手段】第１の発明の装置は、一
対の主面を有する半導体基体と、前記一対の主面にそれ
ぞれ接続された一対の主電極とを備え、前記半導体基体
がバイポーラ構造を含む半導体装置において、前記バイ
ポーラ構造が、前記一対の主面の中の一方主面から他方
主面へと向かって順次積層された第１導電形式の第１半
導体層、第２導電形式の第２および第３半導体層、並び
に、第１導電形式の第４半導体層を有しており、前記第
２半導体層における第２導電形式の不純物の濃度は、前
記第３半導体層におけるよりも高く、前記バイポーラ構
造は、前記第２半導体層におけるよりもキャリアのライ
フタイムが短い半導体領域をさらに備えており、当該半
導体領域は、前記一対の主面に沿った間隔と幅とを有す
るように選択的に形成され、しかも、前記第２半導体層
に少なくともその一部が重複するか、または前記第２半
導体層に隣接するように形成されており、前記間隔Ｄと
前記幅Ｗの前記第３半導体層の厚さＬに対する相対値の
組（Ｄ／Ｌ，Ｗ／Ｌ）が、（０，０．１２）と（０．２
２，０．４４）とを結ぶ線分と、（０，０）と（０，
０．２２）とを結ぶ線分とに、挟まれた領域内の値で、
しかも、これらの線分を除く値に設定されていることを
特徴とする。
対の主面を有する半導体基体と、前記一対の主面にそれ
ぞれ接続された一対の主電極とを備え、前記半導体基体
がバイポーラ構造を含む半導体装置において、前記バイ
ポーラ構造が、前記一対の主面の中の一方主面から他方
主面へと向かって順次積層された第１導電形式の第１半
導体層、第２導電形式の第２および第３半導体層、並び
に、第１導電形式の第４半導体層を有しており、前記第
２半導体層における第２導電形式の不純物の濃度は、前
記第３半導体層におけるよりも高く、前記バイポーラ構
造は、前記第２半導体層におけるよりもキャリアのライ
フタイムが短い半導体領域をさらに備えており、当該半
導体領域は、前記一対の主面に沿った間隔と幅とを有す
るように選択的に形成され、しかも、前記第２半導体層
に少なくともその一部が重複するか、または前記第２半
導体層に隣接するように形成されており、前記間隔Ｄと
前記幅Ｗの前記第３半導体層の厚さＬに対する相対値の
組（Ｄ／Ｌ，Ｗ／Ｌ）が、（０，０．１２）と（０．２
２，０．４４）とを結ぶ線分と、（０，０）と（０，
０．２２）とを結ぶ線分とに、挟まれた領域内の値で、
しかも、これらの線分を除く値に設定されていることを
特徴とする。
【００２１】第２の発明の装置は、第１の発明の半導体
装置において、前記相対値の組（Ｄ／Ｌ，Ｗ／Ｌ）が、
（０，０．０４）と（０．２２，０．４２）とを結ぶ線
分と、（０，０）と（０．２２，０．２２）とを結ぶ線
分とに、挟まれた領域内の値に設定されていることを特
徴とする。
装置において、前記相対値の組（Ｄ／Ｌ，Ｗ／Ｌ）が、
（０，０．０４）と（０．２２，０．４２）とを結ぶ線
分と、（０，０）と（０．２２，０．２２）とを結ぶ線
分とに、挟まれた領域内の値に設定されていることを特
徴とする。
【００２２】第３の発明の装置は、第１または第２の発
明の半導体装置において、前記第４半導体層は、前記他
方主面に平行な帯状に選択的に形成されており、前記半
導体領域は、互いに平行に配列された複数の帯状に形成
されており、しかも、帯状の前記第４半導体層とは空中
交差していることを特徴とする。
明の半導体装置において、前記第４半導体層は、前記他
方主面に平行な帯状に選択的に形成されており、前記半
導体領域は、互いに平行に配列された複数の帯状に形成
されており、しかも、帯状の前記第４半導体層とは空中
交差していることを特徴とする。
【００２３】第４の発明の装置は、第１または第２の発
明の半導体装置において、前記第４半導体層は、前記他
方主面に平行な帯状に選択的に形成されており、前記半
導体領域は、互いに孤立した島状の領域がマトリクス状
に配列されて成ることを特徴とする。
明の半導体装置において、前記第４半導体層は、前記他
方主面に平行な帯状に選択的に形成されており、前記半
導体領域は、互いに孤立した島状の領域がマトリクス状
に配列されて成ることを特徴とする。
【００２４】第５の発明の装置は、第１または第２の発
明の半導体装置において、前記第４半導体層は、前記他
方主面に平行な帯状に選択的に形成されており、前記半
導体領域は、クロスストライプ状に形成されていること
を特徴とする。
明の半導体装置において、前記第４半導体層は、前記他
方主面に平行な帯状に選択的に形成されており、前記半
導体領域は、クロスストライプ状に形成されていること
を特徴とする。
【００２５】第６の発明の装置は、第１ないし第５のい
ずれかの発明の半導体装置において、前記半導体基体
は、前記第４半導体層内に選択的に形成された第２導電
形式の第５半導体層を、さらに備え、前記半導体装置
は、前記第２半導体層と前記第５半導体層とに挟まれた
前記第４半導体層の表面部分であるチャネル領域に絶縁
膜を介して対向するゲート電極を、さらに備えることを
特徴とする。
ずれかの発明の半導体装置において、前記半導体基体
は、前記第４半導体層内に選択的に形成された第２導電
形式の第５半導体層を、さらに備え、前記半導体装置
は、前記第２半導体層と前記第５半導体層とに挟まれた
前記第４半導体層の表面部分であるチャネル領域に絶縁
膜を介して対向するゲート電極を、さらに備えることを
特徴とする。
【００２６】第７の発明の装置は、第１ないし第６のい
ずれかの発明の半導体装置において、前記半導体領域
は、前記第２半導体層におけるよりも不純物濃度の高い
第２導電形式の領域であることを特徴とする。
ずれかの発明の半導体装置において、前記半導体領域
は、前記第２半導体層におけるよりも不純物濃度の高い
第２導電形式の領域であることを特徴とする。
【００２７】第８の発明の装置は、第１ないし第６のい
ずれかの発明の半導体装置において、前記半導体領域
は、粒子の照射によって結晶欠陥が導入された領域であ
ることを特徴とする。
ずれかの発明の半導体装置において、前記半導体領域
は、粒子の照射によって結晶欠陥が導入された領域であ
ることを特徴とする。
【００２８】第９の発明の製造方法は、一対の主面を有
する半導体基体と、前記一対の主面にそれぞれ接続され
た一対の主電極とを備え、前記半導体基体がバイポーラ
構造を含む半導体装置を製造するための方法において、
(a)一対の主面を有する第１導電形式の半導体基板を準
備する工程と、(b)開口部を選択的に有する遮蔽体を、
前記半導体基板の一方主面の上に形成する工程と、(c)
第２導電形式の不純物を、前記開口部を介して、前記一
方主面に選択的に導入する工程と、(d)前記工程(c)の後
に、前記遮蔽体を除去する工程と、(e)前記半導体基板
を第１半導体層とし、前記工程(d)の後に、前記一方主
面の上に、第２導電形式の第２半導体層を、エピタキシ
ャル成長によって堆積する工程と、(f)前記第２半導体
層の上に、当該第２半導体層よりも不純物濃度の低い第
２導電形式の第３半導体層を、エピタキシャル成長によ
って堆積する工程と、(g)前記工程(e)および(f)と同時
に、前記工程(c)で導入された前記不純物を拡散させる
ことによって、前記第２半導体層よりも高い濃度で前記
不純物を含有する第２導電形式の半導体領域を選択的に
形成する工程と、を備え、前記半導体装置が最終的に完
成した段階において、前記半導体領域が、前記半導体基
体の前記一対の主面に沿った間隔と幅とを有し、しか
も、これらの間隔Ｄと幅Ｗの前記第３半導体層の厚さＬ
に対する相対値の組（Ｄ／Ｌ，Ｗ／Ｌ）が、（０，０．
１２）と（０．２２，０．４４）とを結ぶ線分と、
（０，０）と（０，０．２２）とを結ぶ線分とに挟まれ
た領域内の値で、しかも、これらの線分を除く値となる
ように、前記開口部の形状が決定されることを特徴とす
る。
する半導体基体と、前記一対の主面にそれぞれ接続され
た一対の主電極とを備え、前記半導体基体がバイポーラ
構造を含む半導体装置を製造するための方法において、
(a)一対の主面を有する第１導電形式の半導体基板を準
備する工程と、(b)開口部を選択的に有する遮蔽体を、
前記半導体基板の一方主面の上に形成する工程と、(c)
第２導電形式の不純物を、前記開口部を介して、前記一
方主面に選択的に導入する工程と、(d)前記工程(c)の後
に、前記遮蔽体を除去する工程と、(e)前記半導体基板
を第１半導体層とし、前記工程(d)の後に、前記一方主
面の上に、第２導電形式の第２半導体層を、エピタキシ
ャル成長によって堆積する工程と、(f)前記第２半導体
層の上に、当該第２半導体層よりも不純物濃度の低い第
２導電形式の第３半導体層を、エピタキシャル成長によ
って堆積する工程と、(g)前記工程(e)および(f)と同時
に、前記工程(c)で導入された前記不純物を拡散させる
ことによって、前記第２半導体層よりも高い濃度で前記
不純物を含有する第２導電形式の半導体領域を選択的に
形成する工程と、を備え、前記半導体装置が最終的に完
成した段階において、前記半導体領域が、前記半導体基
体の前記一対の主面に沿った間隔と幅とを有し、しか
も、これらの間隔Ｄと幅Ｗの前記第３半導体層の厚さＬ
に対する相対値の組（Ｄ／Ｌ，Ｗ／Ｌ）が、（０，０．
１２）と（０．２２，０．４４）とを結ぶ線分と、
（０，０）と（０，０．２２）とを結ぶ線分とに挟まれ
た領域内の値で、しかも、これらの線分を除く値となる
ように、前記開口部の形状が決定されることを特徴とす
る。
【００２９】第１０の発明の製造方法は、一対の主面を
有する半導体基体と、前記一対の主面にそれぞれ接続さ
れた一対の主電極とを備え、前記半導体基体がバイポー
ラ構造を含む半導体装置を製造するための方法におい
て、(a)一方主面に露出する第１導電形式の第１半導体
層と、当該第１半導体層の上に形成され、他方主面に露
出する第２導電形式の第２半導体層とを、有する半導体
基板を形成する工程と、(b)開口部を選択的に有する遮
蔽体を、前記半導体基板の前記他方主面の上に形成する
工程と、(c)第２導電形式の不純物を、前記開口部を介
して、前記他方主面に選択的に導入する工程と、(d)前
記工程(c)の後に、前記遮蔽体を除去する工程と、(e)前
記工程(d)の後に、前記他方主面の上に、前記第２半導
体層よりも不純物濃度の低い第２導電形式の第３半導体
層を、エピタキシャル成長によって堆積する工程と、
(f)前記工程(e)と同時に、前記工程(c)で導入された前
記不純物を拡散させることによって、前記第２半導体層
よりも高い濃度で前記不純物を含有する第２導電形式の
半導体領域を選択的に形成する工程と、を備え、前記半
導体装置が最終的に完成した段階において、前記半導体
領域が、前記半導体基体の前記一対の主面に沿った間隔
と幅とを有し、しかも、これらの間隔Ｄと幅Ｗの前記第
３半導体層の厚さＬに対する相対値の組（Ｄ／Ｌ，Ｗ／
Ｌ）が、（０，０．１２）と（０．２２，０．４４）と
を結ぶ線分と、（０，０）と（０，０．２２）とを結ぶ
線分とに、挟まれた領域内の値で、しかも、これらの線
分を除く値となるように、前記開口部の形状が決定され
ることを特徴とする。
有する半導体基体と、前記一対の主面にそれぞれ接続さ
れた一対の主電極とを備え、前記半導体基体がバイポー
ラ構造を含む半導体装置を製造するための方法におい
て、(a)一方主面に露出する第１導電形式の第１半導体
層と、当該第１半導体層の上に形成され、他方主面に露
出する第２導電形式の第２半導体層とを、有する半導体
基板を形成する工程と、(b)開口部を選択的に有する遮
蔽体を、前記半導体基板の前記他方主面の上に形成する
工程と、(c)第２導電形式の不純物を、前記開口部を介
して、前記他方主面に選択的に導入する工程と、(d)前
記工程(c)の後に、前記遮蔽体を除去する工程と、(e)前
記工程(d)の後に、前記他方主面の上に、前記第２半導
体層よりも不純物濃度の低い第２導電形式の第３半導体
層を、エピタキシャル成長によって堆積する工程と、
(f)前記工程(e)と同時に、前記工程(c)で導入された前
記不純物を拡散させることによって、前記第２半導体層
よりも高い濃度で前記不純物を含有する第２導電形式の
半導体領域を選択的に形成する工程と、を備え、前記半
導体装置が最終的に完成した段階において、前記半導体
領域が、前記半導体基体の前記一対の主面に沿った間隔
と幅とを有し、しかも、これらの間隔Ｄと幅Ｗの前記第
３半導体層の厚さＬに対する相対値の組（Ｄ／Ｌ，Ｗ／
Ｌ）が、（０，０．１２）と（０．２２，０．４４）と
を結ぶ線分と、（０，０）と（０，０．２２）とを結ぶ
線分とに、挟まれた領域内の値で、しかも、これらの線
分を除く値となるように、前記開口部の形状が決定され
ることを特徴とする。
【００３０】第１１の発明の製造方法は、一対の主面を
有する半導体基体と、前記一対の主面にそれぞれ接続さ
れた一対の主電極とを備え、前記半導体基体がバイポー
ラ構造を含む半導体装置を製造するための方法におい
て、(a)一方主面に露出する第１導電形式の第１半導体
層と、当該第１半導体層の上に形成されるとともに他方
主面に露出し、前記第１半導体層よりも不純物濃度の高
い第１導電形式の第２半導体層とを、有する半導体基板
を形成する工程と、(b)開口部を選択的に有する遮蔽体
を、前記他方主面の上に形成する工程と、(c)第１導電
形式の不純物を、前記開口部を介して、前記他方主面に
選択的に導入する工程と、(d)前記工程(c)の後に、前記
遮蔽体を除去する工程と、(e)前記工程(d)の後に、前記
他方主面の上に、第２導電形式の第３半導体層を、エピ
タキシャル成長によって堆積する工程と、(f)前記工程
(e)と同時に、前記工程(c)で導入された前記不純物を拡
散させることによって、前記第２半導体層よりも高い濃
度で前記不純物を含有する第１導電形式の半導体領域を
選択的に形成する工程と、を備え、前記半導体装置が最
終的に完成した段階において、前記半導体領域が、前記
半導体基体の前記一対の主面に沿った間隔と幅とを有
し、しかも、これらの間隔Ｄと幅Ｗの前記第１半導体層
の厚さＬに対する相対値の組（Ｄ／Ｌ，Ｗ／Ｌ）が、
（０，０．１２）と（０．２２，０．４４）とを結ぶ線
分と、（０，０）と（０，０．２２）とを結ぶ線分と
に、挟まれた領域内の値で、しかも、これらの線分を除
く値となるように、前記開口部の形状が決定されること
を特徴とする。
有する半導体基体と、前記一対の主面にそれぞれ接続さ
れた一対の主電極とを備え、前記半導体基体がバイポー
ラ構造を含む半導体装置を製造するための方法におい
て、(a)一方主面に露出する第１導電形式の第１半導体
層と、当該第１半導体層の上に形成されるとともに他方
主面に露出し、前記第１半導体層よりも不純物濃度の高
い第１導電形式の第２半導体層とを、有する半導体基板
を形成する工程と、(b)開口部を選択的に有する遮蔽体
を、前記他方主面の上に形成する工程と、(c)第１導電
形式の不純物を、前記開口部を介して、前記他方主面に
選択的に導入する工程と、(d)前記工程(c)の後に、前記
遮蔽体を除去する工程と、(e)前記工程(d)の後に、前記
他方主面の上に、第２導電形式の第３半導体層を、エピ
タキシャル成長によって堆積する工程と、(f)前記工程
(e)と同時に、前記工程(c)で導入された前記不純物を拡
散させることによって、前記第２半導体層よりも高い濃
度で前記不純物を含有する第１導電形式の半導体領域を
選択的に形成する工程と、を備え、前記半導体装置が最
終的に完成した段階において、前記半導体領域が、前記
半導体基体の前記一対の主面に沿った間隔と幅とを有
し、しかも、これらの間隔Ｄと幅Ｗの前記第１半導体層
の厚さＬに対する相対値の組（Ｄ／Ｌ，Ｗ／Ｌ）が、
（０，０．１２）と（０．２２，０．４４）とを結ぶ線
分と、（０，０）と（０，０．２２）とを結ぶ線分と
に、挟まれた領域内の値で、しかも、これらの線分を除
く値となるように、前記開口部の形状が決定されること
を特徴とする。
【００３１】第１２の発明の製造方法は、一対の主面を
有する半導体基体と、前記一対の主面にそれぞれ接続さ
れた一対の主電極とを備え、前記半導体基体がバイポー
ラ構造を含む半導体装置を製造するための方法におい
て、(a)一対の主面を有する第１導電形式の半導体基板
を準備する工程と、(b)開口部を選択的に有する遮蔽体
を、前記半導体基板の一方主面の上に形成する工程と、
(c)第２導電形式の不純物を、前記開口部を介して、前
記一方主面に選択的に導入する工程と、(d)前記工程(c)
の後に、前記遮蔽体を除去する工程と、(e)前記半導体
基板を第１半導体層とし、前記工程(d)の後に、前記一
方主面の上に、前記第１半導体層よりも不純物濃度の高
い第１導電形式の第２半導体層を、エピタキシャル成長
によって堆積する工程と、(f)前記第２半導体層の上
に、第２導電形式の第３半導体層を、エピタキシャル成
長によって堆積する工程と、(g)前記工程(e)および(f)
と同時に、前記工程(c)で導入された前記不純物を拡散
させることによって、前記第２半導体層よりも高い濃度
で前記不純物を含有する第１導電形式の半導体領域を選
択的に形成する工程と、を備え、前記半導体装置が最終
的に完成した段階において、前記半導体領域が、前記半
導体基体の前記一対の主面に沿った間隔と幅とを有し、
しかも、これらの間隔Ｄと幅Ｗの前記第１半導体層の厚
さＬに対する相対値の組（Ｄ／Ｌ，Ｗ／Ｌ）が、（０，
０．１２）と（０．２２，０．４４）とを結ぶ線分と、
（０，０）と（０，０．２２）とを結ぶ線分とに、挟ま
れた領域内の値で、しかも、これらの線分を除く値とな
るように、前記開口部の形状が決定されることを特徴と
する。
有する半導体基体と、前記一対の主面にそれぞれ接続さ
れた一対の主電極とを備え、前記半導体基体がバイポー
ラ構造を含む半導体装置を製造するための方法におい
て、(a)一対の主面を有する第１導電形式の半導体基板
を準備する工程と、(b)開口部を選択的に有する遮蔽体
を、前記半導体基板の一方主面の上に形成する工程と、
(c)第２導電形式の不純物を、前記開口部を介して、前
記一方主面に選択的に導入する工程と、(d)前記工程(c)
の後に、前記遮蔽体を除去する工程と、(e)前記半導体
基板を第１半導体層とし、前記工程(d)の後に、前記一
方主面の上に、前記第１半導体層よりも不純物濃度の高
い第１導電形式の第２半導体層を、エピタキシャル成長
によって堆積する工程と、(f)前記第２半導体層の上
に、第２導電形式の第３半導体層を、エピタキシャル成
長によって堆積する工程と、(g)前記工程(e)および(f)
と同時に、前記工程(c)で導入された前記不純物を拡散
させることによって、前記第２半導体層よりも高い濃度
で前記不純物を含有する第１導電形式の半導体領域を選
択的に形成する工程と、を備え、前記半導体装置が最終
的に完成した段階において、前記半導体領域が、前記半
導体基体の前記一対の主面に沿った間隔と幅とを有し、
しかも、これらの間隔Ｄと幅Ｗの前記第１半導体層の厚
さＬに対する相対値の組（Ｄ／Ｌ，Ｗ／Ｌ）が、（０，
０．１２）と（０．２２，０．４４）とを結ぶ線分と、
（０，０）と（０，０．２２）とを結ぶ線分とに、挟ま
れた領域内の値で、しかも、これらの線分を除く値とな
るように、前記開口部の形状が決定されることを特徴と
する。
【００３２】第１３の発明の製造方法は、一対の主面を
有する半導体基体と、前記一対の主面にそれぞれ接続さ
れた一対の主電極とを備え、前記半導体基体がバイポー
ラ構造を含む半導体装置を製造するための方法におい
て、(a)第１導電形式の第１半導体層、第２導電形式の
第２半導体層、当該第２半導体層よりも不純物濃度の低
い第２導電形式の第３半導体層、および、第１導電形式
の第４半導体層を、前記一対の主面の一方から他方へと
向かって順次積層するように形成する工程と、(b)開口
部を選択的に有する遮蔽体を準備する工程と、(c)前記
遮蔽体を用いて、前記開口部を介して粒子を選択的に照
射することによって、結晶欠陥を含む半導体領域を、前
記第２半導体層に少なくともその一部が重複するか、あ
るいは前記第２半導体層に隣接するように、選択的に形
成する工程と、を備え、前記半導体領域が、前記半導体
基体の前記一対の主面に沿った間隔と幅とを有し、しか
も、これらの間隔Ｄと幅Ｗの前記第３半導体層の厚さＬ
に対する相対値の組（Ｄ／Ｌ，Ｗ／Ｌ）が、（０，０．
１２）と（０．２２，０．４４）とを結ぶ線分と、
（０，０）と（０，０．２２）とを結ぶ線分とに、挟ま
れた領域内の値で、しかも、これらの線分を除く値とな
るように、前記開口部の形状が決定されることを特徴と
する。
有する半導体基体と、前記一対の主面にそれぞれ接続さ
れた一対の主電極とを備え、前記半導体基体がバイポー
ラ構造を含む半導体装置を製造するための方法におい
て、(a)第１導電形式の第１半導体層、第２導電形式の
第２半導体層、当該第２半導体層よりも不純物濃度の低
い第２導電形式の第３半導体層、および、第１導電形式
の第４半導体層を、前記一対の主面の一方から他方へと
向かって順次積層するように形成する工程と、(b)開口
部を選択的に有する遮蔽体を準備する工程と、(c)前記
遮蔽体を用いて、前記開口部を介して粒子を選択的に照
射することによって、結晶欠陥を含む半導体領域を、前
記第２半導体層に少なくともその一部が重複するか、あ
るいは前記第２半導体層に隣接するように、選択的に形
成する工程と、を備え、前記半導体領域が、前記半導体
基体の前記一対の主面に沿った間隔と幅とを有し、しか
も、これらの間隔Ｄと幅Ｗの前記第３半導体層の厚さＬ
に対する相対値の組（Ｄ／Ｌ，Ｗ／Ｌ）が、（０，０．
１２）と（０．２２，０．４４）とを結ぶ線分と、
（０，０）と（０，０．２２）とを結ぶ線分とに、挟ま
れた領域内の値で、しかも、これらの線分を除く値とな
るように、前記開口部の形状が決定されることを特徴と
する。
【００３３】第１４の発明の製造方法は、一対の主面を
有する半導体基体と、前記一対の主面にそれぞれ接続さ
れた一対の主電極とを備え、前記半導体基体がバイポー
ラ構造を含む半導体装置を製造するための方法におい
て、(a)一方主面に露出する第１導電形式の第１半導体
層と、当該第１半導体層の上に形成されるとともに他方
主面に露出し、前記第１半導体層よりも不純物濃度の高
い第１導電形式の第２半導体層とを、有する第１半導体
基板を形成する工程と、(b)開口部を選択的に有する遮
蔽体を、前記他方主面の上に形成する工程と、(c)第１
導電形式の不純物を、前記開口部を介して、前記他方主
面に選択的に導入する工程と、(d)前記工程(c)の後に、
前記遮蔽体を除去する工程と、(e)一対の主面を有する
第２導電形式の第２半導体基板を、第３半導体層として
準備する工程と、(f)前記工程(d)の後に、前記第１半導
体基板の前記他方主面と、前記第２半導体基板の一方主
面とを、熱処理をともなう貼り合わせによって接合する
工程と、(g)前記工程(f)と同時に、前記工程(c)で導入
された前記不純物を拡散させることによって、前記第２
半導体層よりも高い濃度で前記不純物を含有する第１導
電形式の半導体領域を選択的に形成する工程と、を備
え、前記半導体装置が最終的に完成した段階において、
前記半導体領域が、前記半導体基体の前記一対の主面に
沿った間隔と幅とを有し、しかも、これらの間隔Ｄと幅
Ｗの前記第１半導体層の厚さＬに対する相対値の組（Ｄ
／Ｌ，Ｗ／Ｌ）が、（０，０．１２）と（０．２２，
０．４４）とを結ぶ線分と、（０，０）と（０，０．２
２）とを結ぶ線分とに、挟まれた領域内の値で、しか
も、これらの線分を除く値となるように、前記開口部の
形状が決定されることを特徴とする。
有する半導体基体と、前記一対の主面にそれぞれ接続さ
れた一対の主電極とを備え、前記半導体基体がバイポー
ラ構造を含む半導体装置を製造するための方法におい
て、(a)一方主面に露出する第１導電形式の第１半導体
層と、当該第１半導体層の上に形成されるとともに他方
主面に露出し、前記第１半導体層よりも不純物濃度の高
い第１導電形式の第２半導体層とを、有する第１半導体
基板を形成する工程と、(b)開口部を選択的に有する遮
蔽体を、前記他方主面の上に形成する工程と、(c)第１
導電形式の不純物を、前記開口部を介して、前記他方主
面に選択的に導入する工程と、(d)前記工程(c)の後に、
前記遮蔽体を除去する工程と、(e)一対の主面を有する
第２導電形式の第２半導体基板を、第３半導体層として
準備する工程と、(f)前記工程(d)の後に、前記第１半導
体基板の前記他方主面と、前記第２半導体基板の一方主
面とを、熱処理をともなう貼り合わせによって接合する
工程と、(g)前記工程(f)と同時に、前記工程(c)で導入
された前記不純物を拡散させることによって、前記第２
半導体層よりも高い濃度で前記不純物を含有する第１導
電形式の半導体領域を選択的に形成する工程と、を備
え、前記半導体装置が最終的に完成した段階において、
前記半導体領域が、前記半導体基体の前記一対の主面に
沿った間隔と幅とを有し、しかも、これらの間隔Ｄと幅
Ｗの前記第１半導体層の厚さＬに対する相対値の組（Ｄ
／Ｌ，Ｗ／Ｌ）が、（０，０．１２）と（０．２２，
０．４４）とを結ぶ線分と、（０，０）と（０，０．２
２）とを結ぶ線分とに、挟まれた領域内の値で、しか
も、これらの線分を除く値となるように、前記開口部の
形状が決定されることを特徴とする。
【００３４】第１５の発明の製造方法は、一対の主面を
有する半導体基体と、前記一対の主面にそれぞれ接続さ
れた一対の主電極とを備え、前記半導体基体がバイポー
ラ構造を含む半導体装置を製造するための方法におい
て、(a)一対の主面を有する第１導電形式の第１半導体
基板を準備する工程と、(b)開口部を選択的に有する遮
蔽体を、前記第１半導体基板の一方主面の上に形成する
工程と、(c) 第２導電形式の不純物を、前記開口部を介
して、前記一方主面に選択的に導入する工程と、(d)前
記工程(c)の後に、前記遮蔽体を除去する工程と、(e)前
記第１半導体基板を第１半導体層とし、前記工程(d)の
後に、前記一方主面の上に、前記第１半導体層よりも不
純物濃度の高い第１導電形式の第２半導体層を、エピタ
キシャル成長によって堆積する工程と、(f)一対の主面
を有する第２導電形式の第２半導体基板を、第３半導体
層として準備する工程と、(g)前記工程(e)の後に、前記
第１半導体層とは反対側の前記第２半導体層の主面と、
前記第２半導体基板の一方主面とを、熱処理をともなう
貼り合わせによって接合する工程と、(h)前記工程(e)お
よび(g)と同時に、前記工程(c)で導入された前記不純物
を拡散させることによって、前記第２半導体層よりも高
い濃度で前記不純物を含有する第１導電形式の半導体領
域を選択的に形成する工程と、を備え、前記半導体装置
が最終的に完成した段階において、前記半導体領域が、
前記半導体基体の前記一対の主面に沿った間隔と幅とを
有し、しかも、これらの間隔Ｄと幅Ｗの前記第１半導体
層の厚さＬに対する相対値の組（Ｄ／Ｌ，Ｗ／Ｌ）が、
（０，０．１２）と（０．２２，０．４４）とを結ぶ線
分と、（０，０）と（０，０．２２）とを結ぶ線分と
に、挟まれた領域内の値で、しかも、これらの線分を除
く値となるように、前記開口部の形状が決定されること
を特徴とする。
有する半導体基体と、前記一対の主面にそれぞれ接続さ
れた一対の主電極とを備え、前記半導体基体がバイポー
ラ構造を含む半導体装置を製造するための方法におい
て、(a)一対の主面を有する第１導電形式の第１半導体
基板を準備する工程と、(b)開口部を選択的に有する遮
蔽体を、前記第１半導体基板の一方主面の上に形成する
工程と、(c) 第２導電形式の不純物を、前記開口部を介
して、前記一方主面に選択的に導入する工程と、(d)前
記工程(c)の後に、前記遮蔽体を除去する工程と、(e)前
記第１半導体基板を第１半導体層とし、前記工程(d)の
後に、前記一方主面の上に、前記第１半導体層よりも不
純物濃度の高い第１導電形式の第２半導体層を、エピタ
キシャル成長によって堆積する工程と、(f)一対の主面
を有する第２導電形式の第２半導体基板を、第３半導体
層として準備する工程と、(g)前記工程(e)の後に、前記
第１半導体層とは反対側の前記第２半導体層の主面と、
前記第２半導体基板の一方主面とを、熱処理をともなう
貼り合わせによって接合する工程と、(h)前記工程(e)お
よび(g)と同時に、前記工程(c)で導入された前記不純物
を拡散させることによって、前記第２半導体層よりも高
い濃度で前記不純物を含有する第１導電形式の半導体領
域を選択的に形成する工程と、を備え、前記半導体装置
が最終的に完成した段階において、前記半導体領域が、
前記半導体基体の前記一対の主面に沿った間隔と幅とを
有し、しかも、これらの間隔Ｄと幅Ｗの前記第１半導体
層の厚さＬに対する相対値の組（Ｄ／Ｌ，Ｗ／Ｌ）が、
（０，０．１２）と（０．２２，０．４４）とを結ぶ線
分と、（０，０）と（０，０．２２）とを結ぶ線分と
に、挟まれた領域内の値で、しかも、これらの線分を除
く値となるように、前記開口部の形状が決定されること
を特徴とする。
【００３５】第１６の発明の製造方法は、一対の主面を
有する半導体基体と、前記一対の主面にそれぞれ接続さ
れた一対の主電極とを備え、前記半導体基体がバイポー
ラ構造を含む半導体装置を製造するための方法におい
て、(a)一対の主面を有する第１導電形式の第１半導体
基板を準備する工程と、(b)開口部を選択的に有する遮
蔽体を、前記第１半導体基板の一方主面の上に形成する
工程と、(c)第２導電形式の不純物を、前記開口部を介
して、前記一方主面に選択的に導入する工程と、(d)前
記工程(c)の後に、前記遮蔽体を除去する工程と、(e)前
記第１半導体基板を第１半導体層とし、前記工程(d)の
後に、前記一方主面の上に、第２導電形式の第２半導体
層を、エピタキシャル成長によって堆積する工程と、
(f)一対の主面を有し、前記第２半導体層よりも不純物
濃度が低い第２導電形式の第２半導体基板を、第３半導
体層として準備する工程と、(g)前記工程(e)の後に、前
記第１半導体層とは反対側の前記第２半導体層の主面
と、前記第２半導体基板の一方主面とを、熱処理をとも
なう貼り合わせによって接合する工程と、(h)前記工程
(e)および(g)と同時に、前記工程(c)で導入された前記
不純物を拡散させることによって、前記第２半導体層よ
りも高い濃度で前記不純物を含有する第２導電形式の半
導体領域を選択的に形成する工程と、を備え、前記半導
体装置が最終的に完成した段階において、前記半導体領
域が、前記半導体基体の前記一対の主面に沿った間隔と
幅とを有し、しかも、これらの間隔Ｄと幅Ｗの前記第３
半導体層の厚さＬに対する相対値の組（Ｄ／Ｌ，Ｗ／
Ｌ）が、（０，０．１２）と（０．２２，０．４４）と
を結ぶ線分と、（０，０）と（０，０．２２）とを結ぶ
線分とに挟まれた領域内の値で、しかも、これらの線分
を除く値となるように、前記開口部の形状が決定される
ことを特徴とする。
有する半導体基体と、前記一対の主面にそれぞれ接続さ
れた一対の主電極とを備え、前記半導体基体がバイポー
ラ構造を含む半導体装置を製造するための方法におい
て、(a)一対の主面を有する第１導電形式の第１半導体
基板を準備する工程と、(b)開口部を選択的に有する遮
蔽体を、前記第１半導体基板の一方主面の上に形成する
工程と、(c)第２導電形式の不純物を、前記開口部を介
して、前記一方主面に選択的に導入する工程と、(d)前
記工程(c)の後に、前記遮蔽体を除去する工程と、(e)前
記第１半導体基板を第１半導体層とし、前記工程(d)の
後に、前記一方主面の上に、第２導電形式の第２半導体
層を、エピタキシャル成長によって堆積する工程と、
(f)一対の主面を有し、前記第２半導体層よりも不純物
濃度が低い第２導電形式の第２半導体基板を、第３半導
体層として準備する工程と、(g)前記工程(e)の後に、前
記第１半導体層とは反対側の前記第２半導体層の主面
と、前記第２半導体基板の一方主面とを、熱処理をとも
なう貼り合わせによって接合する工程と、(h)前記工程
(e)および(g)と同時に、前記工程(c)で導入された前記
不純物を拡散させることによって、前記第２半導体層よ
りも高い濃度で前記不純物を含有する第２導電形式の半
導体領域を選択的に形成する工程と、を備え、前記半導
体装置が最終的に完成した段階において、前記半導体領
域が、前記半導体基体の前記一対の主面に沿った間隔と
幅とを有し、しかも、これらの間隔Ｄと幅Ｗの前記第３
半導体層の厚さＬに対する相対値の組（Ｄ／Ｌ，Ｗ／
Ｌ）が、（０，０．１２）と（０．２２，０．４４）と
を結ぶ線分と、（０，０）と（０，０．２２）とを結ぶ
線分とに挟まれた領域内の値で、しかも、これらの線分
を除く値となるように、前記開口部の形状が決定される
ことを特徴とする。
【００３６】第１７の発明の製造方法は、一対の主面を
有する半導体基体と、前記一対の主面にそれぞれ接続さ
れた一対の主電極とを備え、前記半導体基体がバイポー
ラ構造を含む半導体装置を製造するための方法におい
て、(a)一方主面に露出する第１導電形式の第１半導体
層と、当該第１半導体層の上に形成され、他方主面に露
出する第２導電形式の第２半導体層とを、有する第１半
導体基板を形成する工程と、(b)開口部を選択的に有す
る遮蔽体を、前記他方主面の上に形成する工程と、(c)
第２導電形式の不純物を、前記開口部を介して、前記他
方主面に選択的に導入する工程と、(d)前記工程(c)の後
に、前記遮蔽体を除去する工程と、(e)一対の主面を有
し、前記第２半導体層よりも不純物濃度が低い第２導電
形式の第２半導体基板を、第３半導体層として準備する
工程と、(f)前記工程(d)の後に、前記第１半導体基板の
前記他方主面と、前記第２半導体基板の一方主面とを、
熱処理をともなう貼り合わせによって接合する工程と、
(g)前記工程(f)と同時に、前記工程(c)で導入された前
記不純物を拡散させることによって、前記第２半導体層
よりも高い濃度で前記不純物を含有する第２導電形式の
半導体領域を選択的に形成する工程と、を備え、前記半
導体装置が最終的に完成した段階において、前記半導体
領域が、前記半導体基体の前記一対の主面に沿った間隔
と幅とを有し、しかも、これらの間隔Ｄと幅Ｗの前記第
３半導体層の厚さＬに対する相対値の組（Ｄ／Ｌ，Ｗ／
Ｌ）が、（０，０．１２）と（０．２２，０．４４）と
を結ぶ線分と、（０，０）と（０，０．２２）とを結ぶ
線分とに、挟まれた領域内の値で、しかも、これらの線
分を除く値となるように、前記開口部の形状が決定され
ることを特徴とする。
有する半導体基体と、前記一対の主面にそれぞれ接続さ
れた一対の主電極とを備え、前記半導体基体がバイポー
ラ構造を含む半導体装置を製造するための方法におい
て、(a)一方主面に露出する第１導電形式の第１半導体
層と、当該第１半導体層の上に形成され、他方主面に露
出する第２導電形式の第２半導体層とを、有する第１半
導体基板を形成する工程と、(b)開口部を選択的に有す
る遮蔽体を、前記他方主面の上に形成する工程と、(c)
第２導電形式の不純物を、前記開口部を介して、前記他
方主面に選択的に導入する工程と、(d)前記工程(c)の後
に、前記遮蔽体を除去する工程と、(e)一対の主面を有
し、前記第２半導体層よりも不純物濃度が低い第２導電
形式の第２半導体基板を、第３半導体層として準備する
工程と、(f)前記工程(d)の後に、前記第１半導体基板の
前記他方主面と、前記第２半導体基板の一方主面とを、
熱処理をともなう貼り合わせによって接合する工程と、
(g)前記工程(f)と同時に、前記工程(c)で導入された前
記不純物を拡散させることによって、前記第２半導体層
よりも高い濃度で前記不純物を含有する第２導電形式の
半導体領域を選択的に形成する工程と、を備え、前記半
導体装置が最終的に完成した段階において、前記半導体
領域が、前記半導体基体の前記一対の主面に沿った間隔
と幅とを有し、しかも、これらの間隔Ｄと幅Ｗの前記第
３半導体層の厚さＬに対する相対値の組（Ｄ／Ｌ，Ｗ／
Ｌ）が、（０，０．１２）と（０．２２，０．４４）と
を結ぶ線分と、（０，０）と（０，０．２２）とを結ぶ
線分とに、挟まれた領域内の値で、しかも、これらの線
分を除く値となるように、前記開口部の形状が決定され
ることを特徴とする。
【００３７】第１８の発明の製造方法は、一対の主面を
有する半導体基体と、前記一対の主面にそれぞれ接続さ
れた一対の主電極とを備え、前記半導体基体がバイポー
ラ構造を含む半導体装置を製造するための方法におい
て、(a)一対の主面を有する第１導電形式の第１半導体
基板を、第１半導体層として準備する工程と、(b)開口
部を選択的に有する遮蔽体を、前記第１半導体基板の一
方主面の上に形成する工程と、(c)第２導電形式の不純
物を、前記開口部を介して、前記一方主面に選択的に導
入する工程と、(d)前記工程(c)の後に、前記遮蔽体を除
去する工程と、(e)一方主面に露出する第２導電形式の
第２半導体層と、当該第２半導体層の上に形成されると
ともに他方主面に露出し、前記第２半導体層よりも不純
物濃度の高い第２導電形式の第３半導体層とを、有する
第２半導体基板を形成する工程と、(f)前記工程(d)の後
に、前記第２半導体基板の前記他方主面と、前記第１半
導体基板の前記一方主面とを、熱処理をともなう貼り合
わせによって接合する工程と、(g)前記工程(f)と同時
に、前記工程(c)で導入された前記不純物を拡散させる
ことによって、前記第３半導体層よりも高い濃度で前記
不純物を含有する第２導電形式の半導体領域を選択的に
形成する工程と、を備え、前記半導体装置が最終的に完
成した段階において、前記半導体領域が、前記半導体基
体の前記一対の主面に沿った間隔と幅とを有し、しか
も、これらの間隔Ｄと幅Ｗの前記第２半導体層の厚さＬ
に対する相対値の組（Ｄ／Ｌ，Ｗ／Ｌ）が、（０，０．
１２）と（０．２２，０．４４）とを結ぶ線分と、
（０，０）と（０，０．２２）とを結ぶ線分とに挟まれ
た領域内の値で、しかも、これらの線分を除く値となる
ように、前記開口部の形状が決定されることを特徴とす
る。
有する半導体基体と、前記一対の主面にそれぞれ接続さ
れた一対の主電極とを備え、前記半導体基体がバイポー
ラ構造を含む半導体装置を製造するための方法におい
て、(a)一対の主面を有する第１導電形式の第１半導体
基板を、第１半導体層として準備する工程と、(b)開口
部を選択的に有する遮蔽体を、前記第１半導体基板の一
方主面の上に形成する工程と、(c)第２導電形式の不純
物を、前記開口部を介して、前記一方主面に選択的に導
入する工程と、(d)前記工程(c)の後に、前記遮蔽体を除
去する工程と、(e)一方主面に露出する第２導電形式の
第２半導体層と、当該第２半導体層の上に形成されると
ともに他方主面に露出し、前記第２半導体層よりも不純
物濃度の高い第２導電形式の第３半導体層とを、有する
第２半導体基板を形成する工程と、(f)前記工程(d)の後
に、前記第２半導体基板の前記他方主面と、前記第１半
導体基板の前記一方主面とを、熱処理をともなう貼り合
わせによって接合する工程と、(g)前記工程(f)と同時
に、前記工程(c)で導入された前記不純物を拡散させる
ことによって、前記第３半導体層よりも高い濃度で前記
不純物を含有する第２導電形式の半導体領域を選択的に
形成する工程と、を備え、前記半導体装置が最終的に完
成した段階において、前記半導体領域が、前記半導体基
体の前記一対の主面に沿った間隔と幅とを有し、しか
も、これらの間隔Ｄと幅Ｗの前記第２半導体層の厚さＬ
に対する相対値の組（Ｄ／Ｌ，Ｗ／Ｌ）が、（０，０．
１２）と（０．２２，０．４４）とを結ぶ線分と、
（０，０）と（０，０．２２）とを結ぶ線分とに挟まれ
た領域内の値で、しかも、これらの線分を除く値となる
ように、前記開口部の形状が決定されることを特徴とす
る。
【００３８】第１９の発明の製造方法は、第９ないし第
１８のいずれかの発明の半導体装置の製造方法におい
て、前記半導体装置が最終的に完成した段階で、前記相
対値の組（Ｄ／Ｌ，Ｗ／Ｌ）が、（０，０．０４）と
（０．２２，０．４２）とを結ぶ線分と、（０，０）と
（０．２２，０．２２）とを結ぶ線分とに、挟まれた領
域内の値となるように、前記開口部の形状が決定される
ことを特徴とする。
１８のいずれかの発明の半導体装置の製造方法におい
て、前記半導体装置が最終的に完成した段階で、前記相
対値の組（Ｄ／Ｌ，Ｗ／Ｌ）が、（０，０．０４）と
（０．２２，０．４２）とを結ぶ線分と、（０，０）と
（０．２２，０．２２）とを結ぶ線分とに、挟まれた領
域内の値となるように、前記開口部の形状が決定される
ことを特徴とする。
【００３９】
＜１．実施の形態１＞はじめに実施の形態１の半導体装
置について説明する。
置について説明する。
【００４０】＜1-1.装置の基本構成＞図１は、この実施
の形態の半導体装置の構造を示す正面断面図である。こ
の装置１０１は、ｎチャネル型のＩＧＢＴであり、図３
８に示した従来のＩＧＢＴ１５３とは基本構成において
同一である。装置１０１は、多数のユニットセルＵＣが
並列に接続された構造を有しており、図１には１個のユ
ニットセルＵＣが描かれている。なお以下の図におい
て、図３６〜図３８に示す従来装置と同一部分ないし相
当部分に対しては、同一符号を付する。
の形態の半導体装置の構造を示す正面断面図である。こ
の装置１０１は、ｎチャネル型のＩＧＢＴであり、図３
８に示した従来のＩＧＢＴ１５３とは基本構成において
同一である。装置１０１は、多数のユニットセルＵＣが
並列に接続された構造を有しており、図１には１個のユ
ニットセルＵＣが描かれている。なお以下の図におい
て、図３６〜図３８に示す従来装置と同一部分ないし相
当部分に対しては、同一符号を付する。
【００４１】ＩＧＢＴ１０１では、上主面と下主面を有
するシリコン半導体基体１２の下主面にｐ型半導体層１
が露出しており、このｐ型半導体層１の上主面の上に、
ｎ型半導体層１１が積層されている。このｎ型半導体層
１１は、ｐ型半導体層１に接するバッファ層２と、バッ
ファ層２の上に形成され半導体基体１２の上主面に露出
するｎ型半導体層３とを有している。ｎ型不純物の濃度
は、一方のｎ型半導体層３では、定格電圧が６００Ｖ系
である場合に、２ｘ１０14ｃｍ-3程度であり、他方のバ
ッファ層２では、５ｘ１０14〜１ｘ１０17ｃｍ-3程度
と、ｎ型半導体層３におけるよりも高く設定されてい
る。
するシリコン半導体基体１２の下主面にｐ型半導体層１
が露出しており、このｐ型半導体層１の上主面の上に、
ｎ型半導体層１１が積層されている。このｎ型半導体層
１１は、ｐ型半導体層１に接するバッファ層２と、バッ
ファ層２の上に形成され半導体基体１２の上主面に露出
するｎ型半導体層３とを有している。ｎ型不純物の濃度
は、一方のｎ型半導体層３では、定格電圧が６００Ｖ系
である場合に、２ｘ１０14ｃｍ-3程度であり、他方のバ
ッファ層２では、５ｘ１０14〜１ｘ１０17ｃｍ-3程度
と、ｎ型半導体層３におけるよりも高く設定されてい
る。
【００４２】さらに、ｎ型半導体層３の上主面部分に
は、ｐ型ベース層４が選択的に形成されている。このｐ
型ベース層４は、ｐ型不純物をｎ型半導体層１１の上主
面に選択的に拡散することによって、図１の紙面に垂直
な方向に延びた帯状に形成される。これらの３重に積層
されたｐ型半導体層１、ｎ型半導体層１１、およびｐ型
ベース層４によって、バイポーラ構造が形成されてい
る。
は、ｐ型ベース層４が選択的に形成されている。このｐ
型ベース層４は、ｐ型不純物をｎ型半導体層１１の上主
面に選択的に拡散することによって、図１の紙面に垂直
な方向に延びた帯状に形成される。これらの３重に積層
されたｐ型半導体層１、ｎ型半導体層１１、およびｐ型
ベース層４によって、バイポーラ構造が形成されてい
る。
【００４３】なお、１個のユニットセルＵＣの範囲を図
１に示されるように規定するならば、ｐ型ベース層４
は、あたかも第１部分４ａおよび第２部分４ｂに分離し
て形成されているように見える。しかしながら、これら
の第１部分４ａおよび第２部分４ｂは、隣接するユニッ
トセルＵＣの第２部分４ｂおよび第１部分４ａにそれぞ
れ連結して、それぞれが一つのｐ型ベース層４を形作っ
ている。
１に示されるように規定するならば、ｐ型ベース層４
は、あたかも第１部分４ａおよび第２部分４ｂに分離し
て形成されているように見える。しかしながら、これら
の第１部分４ａおよび第２部分４ｂは、隣接するユニッ
トセルＵＣの第２部分４ｂおよび第１部分４ａにそれぞ
れ連結して、それぞれが一つのｐ型ベース層４を形作っ
ている。
【００４４】また、ｐ型ベース層４の上主面部分には、
ｎ型エミッタ領域５が選択的に形成されている。このｎ
型エミッタ領域５は、ｐ型ベース層４の上主面の内側
に、ｎ型不純物を選択的に拡散することによって形成さ
れる。ｎ型エミッタ領域５は、図１に示されるように第
１部分５ａと第２部分５ｂとを有している。すなわち、
ｎ型エミッタ領域５は、ｐ型ベース層４の上主面の中央
領域１３を挟むように、図１の紙面に垂直な方向に延び
た帯状の２つの領域に分割されている。
ｎ型エミッタ領域５が選択的に形成されている。このｎ
型エミッタ領域５は、ｐ型ベース層４の上主面の内側
に、ｎ型不純物を選択的に拡散することによって形成さ
れる。ｎ型エミッタ領域５は、図１に示されるように第
１部分５ａと第２部分５ｂとを有している。すなわち、
ｎ型エミッタ領域５は、ｐ型ベース層４の上主面の中央
領域１３を挟むように、図１の紙面に垂直な方向に延び
た帯状の２つの領域に分割されている。
【００４５】半導体基体１２の上主面において、ｎ型半
導体層３と第１部分５ａの間、およびｎ型半導体層３と
第２部分５ｂの間は、図１の紙面に垂直な方向に延びた
帯状のｐ型ベース層４の露出面によって隔てられてい
る。ｐ型ベース層４のこの帯状の上主面部分は、チャネ
ル領域６を規定する。すなわち、ｐ型ベース層４の上主
面には、チャネル領域６、第１部分４ａ、中央領域１
３、第２部分４ｂ、および、チャネル領域６が、この順
序でいずれも帯状に露出する。
導体層３と第１部分５ａの間、およびｎ型半導体層３と
第２部分５ｂの間は、図１の紙面に垂直な方向に延びた
帯状のｐ型ベース層４の露出面によって隔てられてい
る。ｐ型ベース層４のこの帯状の上主面部分は、チャネ
ル領域６を規定する。すなわち、ｐ型ベース層４の上主
面には、チャネル領域６、第１部分４ａ、中央領域１
３、第２部分４ｂ、および、チャネル領域６が、この順
序でいずれも帯状に露出する。
【００４６】チャネル領域６の上には、ゲート絶縁膜７
を介して対向するようにゲート電極８が設けられてい
る。このゲート電極８は、例えば多結晶シリコン（以
下、ポリシリコンと記述する）から成っている。
を介して対向するようにゲート電極８が設けられてい
る。このゲート電極８は、例えば多結晶シリコン（以
下、ポリシリコンと記述する）から成っている。
【００４７】半導体基体１２の上主面には、さらに、一
方の主電極であるエミッタ電極９が、ｐ型ベース層４の
中央領域１３とｎ型エミッタ領域５の両方に電気的に接
続するように形成されている。エミッタ電極９は、例え
ばアルミニウムから成っており、ゲート電極８とは電気
的に絶縁されている。また、エミッタ電極９はすべての
ユニットセルＵＣの間で互いに電気的に接続されてお
り、同様にゲート電極８もすべてのユニットセルＵＣの
間で互いに接続されている。
方の主電極であるエミッタ電極９が、ｐ型ベース層４の
中央領域１３とｎ型エミッタ領域５の両方に電気的に接
続するように形成されている。エミッタ電極９は、例え
ばアルミニウムから成っており、ゲート電極８とは電気
的に絶縁されている。また、エミッタ電極９はすべての
ユニットセルＵＣの間で互いに電気的に接続されてお
り、同様にゲート電極８もすべてのユニットセルＵＣの
間で互いに接続されている。
【００４８】半導体基体１２の下主面すなわちｐ型半導
体層１の下主面には、他方の主電極であるコレクタ電極
１０が電気的に接続されている。コレクタ電極１０は、
例えばアルミニウム等の金属から成っており、全てのユ
ニットセルを通して一体に形成されている。
体層１の下主面には、他方の主電極であるコレクタ電極
１０が電気的に接続されている。コレクタ電極１０は、
例えばアルミニウム等の金属から成っており、全てのユ
ニットセルを通して一体に形成されている。
【００４９】装置１０１ではさらに、バッファ層２とｐ
型半導体層１との境界（接合面）に跨るように、ｎ型不
純物濃度が１ｘ１０18〜１ｘ１０21ｃｍ-3程度と、バッ
ファ層２におけるよりも高い高濃度ｎ型半導体領域２１
が、選択的に形成されている。この高濃度ｎ型半導体領
域２１は、図１の紙面に垂直な方向に延びた帯状に形成
されている。また、高濃度ｎ型半導体領域２１が形成さ
れるために、バッファ層２におけるｎ型不純物濃度は、
上述したように５ｘ１０14〜１ｘ１０17ｃｍ-3程度と、
図３６に示した従来装置１５１におけるよりも、広い範
囲に設定可能である。
型半導体層１との境界（接合面）に跨るように、ｎ型不
純物濃度が１ｘ１０18〜１ｘ１０21ｃｍ-3程度と、バッ
ファ層２におけるよりも高い高濃度ｎ型半導体領域２１
が、選択的に形成されている。この高濃度ｎ型半導体領
域２１は、図１の紙面に垂直な方向に延びた帯状に形成
されている。また、高濃度ｎ型半導体領域２１が形成さ
れるために、バッファ層２におけるｎ型不純物濃度は、
上述したように５ｘ１０14〜１ｘ１０17ｃｍ-3程度と、
図３６に示した従来装置１５１におけるよりも、広い範
囲に設定可能である。
【００５０】＜1-2.装置の動作＞装置１０１の基本動作
は、従来装置１５１の動作と同様である。すなわち、エ
ミッタ電極９とコレクタ電極１０の間に所定のコレクタ
電圧ＶCEを印加した状態で、エミッタ電極９とゲート電
極８の間に、装置に固有の閾値を超えるゲート電圧ＶGE
を印加すると、装置は導通状態へ移行し、コレクタ電極
１０からエミッタ電極９へとコレクタ電流ＩCが流れ
る。また、所定の大きさのコレクタ電圧ＶCEを印加した
まま、ゲート電圧ＶGEを閾値以上の値からゼロまたは逆
バイアス（負の値）へと引き下げると、装置は遮断状態
へと移行し、コレクタ電流ＩCはゼロへと減衰する。
は、従来装置１５１の動作と同様である。すなわち、エ
ミッタ電極９とコレクタ電極１０の間に所定のコレクタ
電圧ＶCEを印加した状態で、エミッタ電極９とゲート電
極８の間に、装置に固有の閾値を超えるゲート電圧ＶGE
を印加すると、装置は導通状態へ移行し、コレクタ電極
１０からエミッタ電極９へとコレクタ電流ＩCが流れ
る。また、所定の大きさのコレクタ電圧ＶCEを印加した
まま、ゲート電圧ＶGEを閾値以上の値からゼロまたは逆
バイアス（負の値）へと引き下げると、装置は遮断状態
へと移行し、コレクタ電流ＩCはゼロへと減衰する。
【００５１】つぎに、装置１０１のオン状態における特
徴的な動作について説明する。エミッタ電極９とコレク
タ電極１０の間に所定のコレクタ電圧ＶCEを印加した状
態で、エミッタ電極９とゲート電極８の間に、閾値を超
えるゲート電圧ＶGEを印加すると、従来装置１５１と同
様に、チャネル領域６にｎ型チャネルが形成される。そ
の結果、エミッタ電極９から電子がｎ型半導体層３へと
注入されるので、ｐ型半導体層１とｎ型半導体層３の間
が順バイアスされ、ｐ型半導体層１からｎ型半導体層３
へとホールが注入される。
徴的な動作について説明する。エミッタ電極９とコレク
タ電極１０の間に所定のコレクタ電圧ＶCEを印加した状
態で、エミッタ電極９とゲート電極８の間に、閾値を超
えるゲート電圧ＶGEを印加すると、従来装置１５１と同
様に、チャネル領域６にｎ型チャネルが形成される。そ
の結果、エミッタ電極９から電子がｎ型半導体層３へと
注入されるので、ｐ型半導体層１とｎ型半導体層３の間
が順バイアスされ、ｐ型半導体層１からｎ型半導体層３
へとホールが注入される。
【００５２】ところで、装置１０１では、ｐ型半導体層
１からｎ型半導体層３へとホールが通過する経路には、
ｎ型不純物濃度が比較的高いバッファ層２と、さらに高
い高濃度ｎ型半導体領域２１とが、並列に配置されてい
る。言い替えると、ホールの経路は、高濃度ｎ型半導体
領域２１を含まない経路すなわちホールがｎ型半導体層
３へと注入し易い経路と、高濃度ｎ型半導体領域２１を
含む経路すなわちホールが注入し難い経路とが、あたか
も並列に配列した構造をなしている。
１からｎ型半導体層３へとホールが通過する経路には、
ｎ型不純物濃度が比較的高いバッファ層２と、さらに高
い高濃度ｎ型半導体領域２１とが、並列に配置されてい
る。言い替えると、ホールの経路は、高濃度ｎ型半導体
領域２１を含まない経路すなわちホールがｎ型半導体層
３へと注入し易い経路と、高濃度ｎ型半導体領域２１を
含む経路すなわちホールが注入し難い経路とが、あたか
も並列に配列した構造をなしている。
【００５３】このため、コレクタ電流ＩCが小さいと
き、すなわちｐ型半導体層１からｎ型半導体層３へと向
かうホールの密度が小さいときには、ホールの注入は、
注入し易い経路で選択的に行われる。ところで、装置の
オン抵抗あるいは飽和電圧ＶCE(sat)は、既述のよう
に、コレクタ電流ＩCの定格値すなわち定格電流に対応
する抵抗値あるいはコレクタ電圧ＶCEで定義される。そ
して、定格電流の大きさは、このコレクタ電流ＩCが小
さい範囲内に設定される。したがって、装置１０１のオ
ン抵抗あるいは飽和電圧ＶCE(sat)は、高濃度ｎ型半導
体領域２１が設けられない場合に比べて低くなる。
き、すなわちｐ型半導体層１からｎ型半導体層３へと向
かうホールの密度が小さいときには、ホールの注入は、
注入し易い経路で選択的に行われる。ところで、装置の
オン抵抗あるいは飽和電圧ＶCE(sat)は、既述のよう
に、コレクタ電流ＩCの定格値すなわち定格電流に対応
する抵抗値あるいはコレクタ電圧ＶCEで定義される。そ
して、定格電流の大きさは、このコレクタ電流ＩCが小
さい範囲内に設定される。したがって、装置１０１のオ
ン抵抗あるいは飽和電圧ＶCE(sat)は、高濃度ｎ型半導
体領域２１が設けられない場合に比べて低くなる。
【００５４】一方、コレクタ電流ＩCが高いときには、
コレクタ電流ＩCが通過する経路が高濃度ｎ型半導体領
域２１の存在しない部分に制限されることが支配的に影
響し、コレクタ電流ＩCが抑制される。すなわち、コレ
クタ電流ＩCが高いときには、コレクタ電流ＩCは高濃度
ｎ型半導体領域２１が設けられない場合に比べて低くな
る。したがって、飽和コレクタ電流ＩC(sat)が低くな
り、その結果、短絡時の破壊に対する耐性が向上する。
このように、装置１０１では、高濃度ｎ型半導体領域２
１が選択的に形成されているために、飽和電圧ＶCE(sa
t)と破壊耐性とが両立的に向上する。
コレクタ電流ＩCが通過する経路が高濃度ｎ型半導体領
域２１の存在しない部分に制限されることが支配的に影
響し、コレクタ電流ＩCが抑制される。すなわち、コレ
クタ電流ＩCが高いときには、コレクタ電流ＩCは高濃度
ｎ型半導体領域２１が設けられない場合に比べて低くな
る。したがって、飽和コレクタ電流ＩC(sat)が低くな
り、その結果、短絡時の破壊に対する耐性が向上する。
このように、装置１０１では、高濃度ｎ型半導体領域２
１が選択的に形成されているために、飽和電圧ＶCE(sa
t)と破壊耐性とが両立的に向上する。
【００５５】つぎに、オン状態からオフ状態へ移行する
とき、すなわちターンオフの際の装置１０１の特徴的な
動作について説明する。所定の大きさのコレクタ電圧Ｖ
CEを印加したまま、ゲート電圧ＶGEを閾値以上の値から
ゼロまたは逆バイアス（負の値）へと引き下げると、ｎ
型に反転していたチャネル領域６が本来のｐ型に復帰す
る。その結果、エミッタ電極９からの電子の注入が停止
する。それにともなって、ｐ型半導体層１からのホール
の注入が停止し、ｐ型ベース層４からｎ型半導体層３の
深部へと空乏層が伸びる。
とき、すなわちターンオフの際の装置１０１の特徴的な
動作について説明する。所定の大きさのコレクタ電圧Ｖ
CEを印加したまま、ゲート電圧ＶGEを閾値以上の値から
ゼロまたは逆バイアス（負の値）へと引き下げると、ｎ
型に反転していたチャネル領域６が本来のｐ型に復帰す
る。その結果、エミッタ電極９からの電子の注入が停止
する。それにともなって、ｐ型半導体層１からのホール
の注入が停止し、ｐ型ベース層４からｎ型半導体層３の
深部へと空乏層が伸びる。
【００５６】ｎ型半導体層３に蓄積されていた電子とホ
ールは、この空乏層の働きによって、それぞれコレクタ
電極１０とエミッタ電極９へ抜けて行く。一方、バッフ
ァ層２に蓄積されていた電子とホールは、空乏層がバッ
ファ層２には侵入しないために、ｎ型半導体層３のキャ
リアが消滅した後も一定期間にわたって残留する。
ールは、この空乏層の働きによって、それぞれコレクタ
電極１０とエミッタ電極９へ抜けて行く。一方、バッフ
ァ層２に蓄積されていた電子とホールは、空乏層がバッ
ファ層２には侵入しないために、ｎ型半導体層３のキャ
リアが消滅した後も一定期間にわたって残留する。
【００５７】しかしながら、高濃度ｎ型半導体領域２１
では少数キャリアであるホールの寿命が短いために、ｐ
型半導体層１から注入されたホールは高濃度ｎ型半導体
領域２１にはほとんど存在しない。このため、高濃度ｎ
型半導体領域２１を有する装置１０１では、高濃度ｎ型
半導体領域２１が設けられない従来装置１５１に比べ
て、ターンオフの際のテール電流の減衰が速まる。した
がって、装置１０１では、従来装置１５１に比べて、フ
ォール時間ｔfが短縮されることが期待される。
では少数キャリアであるホールの寿命が短いために、ｐ
型半導体層１から注入されたホールは高濃度ｎ型半導体
領域２１にはほとんど存在しない。このため、高濃度ｎ
型半導体領域２１を有する装置１０１では、高濃度ｎ型
半導体領域２１が設けられない従来装置１５１に比べ
て、ターンオフの際のテール電流の減衰が速まる。した
がって、装置１０１では、従来装置１５１に比べて、フ
ォール時間ｔfが短縮されることが期待される。
【００５８】＜1-3.高濃度ｎ型半導体領域２１の形状の
最適化＞つぎに、飽和電圧ＶCE(sat)とフォール時間ｔf
とを両立的に改善する上での、高濃度ｎ型半導体領域２
１の形状に関する必要な条件および最適条件について説
明する。すなわち、図１に示す高濃度ｎ型半導体領域２
１の幅Ｗ、間隔Ｄ、およびｎ型半導体層３の厚さＬ（ｎ
型半導体層３とバッファ層２との境界面からｎ型半導体
層３とｐ型ベース層４との境界面までの距離）の間の必
要あるいは最適な関係について考察する。
最適化＞つぎに、飽和電圧ＶCE(sat)とフォール時間ｔf
とを両立的に改善する上での、高濃度ｎ型半導体領域２
１の形状に関する必要な条件および最適条件について説
明する。すなわち、図１に示す高濃度ｎ型半導体領域２
１の幅Ｗ、間隔Ｄ、およびｎ型半導体層３の厚さＬ（ｎ
型半導体層３とバッファ層２との境界面からｎ型半導体
層３とｐ型ベース層４との境界面までの距離）の間の必
要あるいは最適な関係について考察する。
【００５９】図２は、厚さＬを一定とし、幅Ｗと間隔Ｄ
との比率を２倍（Ｗ／Ｄ＝２）に保ったままで、幅Ｗお
よび間隔Ｄを様々に変化させたＩＧＢＴについて、シミ
ュレーションを実行した結果を示すグラフである。図２
には、比較のために、高濃度ｎ型半導体領域２１が設け
られない従来装置１５１に対するシミュレーション結果
も同時に示されている。
との比率を２倍（Ｗ／Ｄ＝２）に保ったままで、幅Ｗお
よび間隔Ｄを様々に変化させたＩＧＢＴについて、シミ
ュレーションを実行した結果を示すグラフである。図２
には、比較のために、高濃度ｎ型半導体領域２１が設け
られない従来装置１５１に対するシミュレーション結果
も同時に示されている。
【００６０】互いにトレードオフの関係にある飽和電圧
ＶCE(sat)とフォール時間ｔfとを総合的に評価するため
に、従来装置を含むすべてのシミュレーション対象を通
じて、フォール時間ｔfは１００ｎｓｅｃの一定値に固
定されている。このため、飽和電圧ＶCE(sat)を比較す
ることによって、飽和電圧ＶCE(sat)とフォール時間ｔf
の両立的な改善の良否を評価することが可能である。フ
ォール時間ｔfの調整は、バッファ層２の不純物濃度等
を調整することによって行われる。また、定格電圧は、
対象とされたすべてのＩＧＢＴを通じて６００Ｖに設定
されている。
ＶCE(sat)とフォール時間ｔfとを総合的に評価するため
に、従来装置を含むすべてのシミュレーション対象を通
じて、フォール時間ｔfは１００ｎｓｅｃの一定値に固
定されている。このため、飽和電圧ＶCE(sat)を比較す
ることによって、飽和電圧ＶCE(sat)とフォール時間ｔf
の両立的な改善の良否を評価することが可能である。フ
ォール時間ｔfの調整は、バッファ層２の不純物濃度等
を調整することによって行われる。また、定格電圧は、
対象とされたすべてのＩＧＢＴを通じて６００Ｖに設定
されている。
【００６１】図２のグラフは、以上の条件の下で実行さ
れたシミュレーションによって得られた間隔Ｄと飽和電
圧ＶCE(sat)の関係を示している。このグラフから、高
濃度ｎ型半導体領域２１の間隔Ｄが大きくなるのにとも
なって、飽和電圧ＶCE(sat)は高くなることが解る。そ
して、間隔Ｄが１１μｍであるときに、飽和電圧ＶCE(s
at)は従来装置と同等であり、間隔Ｄがそれよりも大き
ければ飽和電圧ＶCE(sat)は従来装置よりも悪くなり、
小さければ従来装置よりも改善されることが理解され
る。
れたシミュレーションによって得られた間隔Ｄと飽和電
圧ＶCE(sat)の関係を示している。このグラフから、高
濃度ｎ型半導体領域２１の間隔Ｄが大きくなるのにとも
なって、飽和電圧ＶCE(sat)は高くなることが解る。そ
して、間隔Ｄが１１μｍであるときに、飽和電圧ＶCE(s
at)は従来装置と同等であり、間隔Ｄがそれよりも大き
ければ飽和電圧ＶCE(sat)は従来装置よりも悪くなり、
小さければ従来装置よりも改善されることが理解され
る。
【００６２】したがって、飽和電圧ＶCE(sat)とフォー
ル時間ｔfとを両立的に改善する上で、幅Ｗが間隔Ｄの
２倍に固定された条件下での間隔Ｄの必要な範囲は１１
μｍ未満の範囲（図２における符号Ｃ1Aが付された範
囲）であると結論づけることができる。特に、間隔Ｄが
７μｍ以下の範囲（図２における符号Ｃ1Bが付された範
囲）では、飽和電圧ＶCE(sat)が略最小値に等しく、し
かも、間隔Ｄが変化しても飽和電圧ＶCE(sat)にはほと
んど変化が現れない。すなわち、間隔Ｄが７μｍ以下の
範囲では、最良の特性が得られるとともに、しかも、間
隔Ｄに製造工程上の誤差が存在しても、製品には誤差の
影響が現れず安定した特性が得られる。したがって、幅
Ｗが間隔Ｄの２倍に固定された条件下では、間隔Ｄは７
μｍ以下の範囲に設定することが特に望ましいと結論づ
けることができる。
ル時間ｔfとを両立的に改善する上で、幅Ｗが間隔Ｄの
２倍に固定された条件下での間隔Ｄの必要な範囲は１１
μｍ未満の範囲（図２における符号Ｃ1Aが付された範
囲）であると結論づけることができる。特に、間隔Ｄが
７μｍ以下の範囲（図２における符号Ｃ1Bが付された範
囲）では、飽和電圧ＶCE(sat)が略最小値に等しく、し
かも、間隔Ｄが変化しても飽和電圧ＶCE(sat)にはほと
んど変化が現れない。すなわち、間隔Ｄが７μｍ以下の
範囲では、最良の特性が得られるとともに、しかも、間
隔Ｄに製造工程上の誤差が存在しても、製品には誤差の
影響が現れず安定した特性が得られる。したがって、幅
Ｗが間隔Ｄの２倍に固定された条件下では、間隔Ｄは７
μｍ以下の範囲に設定することが特に望ましいと結論づ
けることができる。
【００６３】図３は飽和電圧ＶCE(sat)への間隔Ｄの影
響の要因を説明するための断面図である。高濃度ｎ型半
導体領域２１によってｐ型半導体層１からｎ型半導体層
３へのホールの注入が妨げられるので、図３の中のハッ
チングを付した断面三角状の領域５２、すなわちｐ型半
導体層１から見て高濃度ｎ型半導体領域２１の陰となる
領域では、ホール電流が流れない。
響の要因を説明するための断面図である。高濃度ｎ型半
導体領域２１によってｐ型半導体層１からｎ型半導体層
３へのホールの注入が妨げられるので、図３の中のハッ
チングを付した断面三角状の領域５２、すなわちｐ型半
導体層１から見て高濃度ｎ型半導体領域２１の陰となる
領域では、ホール電流が流れない。
【００６４】図２に結果を示したシミュレーションで
は、幅Ｗと間隔Ｄとの比率を一定に保ったままで、間隔
Ｄを様々に変化させている。このため、間隔Ｄが大きく
なると、それにともなって幅Ｗも大きくなる。そして、
幅Ｗが大きくなるほど、図３の領域５２が拡大すること
となり、それにともなって、ｎ型半導体層３の中で電流
が流れる領域が減少する。ｎ型半導体層３の中で電流が
流れる領域が減少すると、飽和電圧ＶCE(sat)が高くな
る。以上が、間隔Ｄとともに飽和電圧ＶCE(sat)が高く
なる理由である。
は、幅Ｗと間隔Ｄとの比率を一定に保ったままで、間隔
Ｄを様々に変化させている。このため、間隔Ｄが大きく
なると、それにともなって幅Ｗも大きくなる。そして、
幅Ｗが大きくなるほど、図３の領域５２が拡大すること
となり、それにともなって、ｎ型半導体層３の中で電流
が流れる領域が減少する。ｎ型半導体層３の中で電流が
流れる領域が減少すると、飽和電圧ＶCE(sat)が高くな
る。以上が、間隔Ｄとともに飽和電圧ＶCE(sat)が高く
なる理由である。
【００６５】領域５２の大きさが同一であれば、ｎ型半
導体層３の厚さＬが大きいほど、領域５２の影響は小さ
くなる。領域５２の影響の大きさは、厚さＬと幅Ｗとの
比率および厚さＬと間隔Ｄとの比率によっておおよそ決
定づけられる。シミュレーションの対象とされたＩＧＢ
Ｔでは、厚さＬは５０μｍであった。したがって、幅Ｗ
が間隔Ｄの２倍に固定された条件下での、間隔Ｄの必要
な範囲は厚さＬの１１／５０未満であり、最適な範囲は
７／５０以下であると結論づけることができる。
導体層３の厚さＬが大きいほど、領域５２の影響は小さ
くなる。領域５２の影響の大きさは、厚さＬと幅Ｗとの
比率および厚さＬと間隔Ｄとの比率によっておおよそ決
定づけられる。シミュレーションの対象とされたＩＧＢ
Ｔでは、厚さＬは５０μｍであった。したがって、幅Ｗ
が間隔Ｄの２倍に固定された条件下での、間隔Ｄの必要
な範囲は厚さＬの１１／５０未満であり、最適な範囲は
７／５０以下であると結論づけることができる。
【００６６】つぎに、別の条件下で行ったシミュレーシ
ョンの結果について説明する。図４のグラフにその結果
を示す。このシミュレーションでは、高濃度ｎ型半導体
領域２１の間隔Ｄを３μｍに固定した条件下で、幅Ｗを
様々に変化させたときの飽和電圧ＶCE(sat)を算出して
いる。その他の条件は、図２に結果を示したシミュレー
ションと同一である。
ョンの結果について説明する。図４のグラフにその結果
を示す。このシミュレーションでは、高濃度ｎ型半導体
領域２１の間隔Ｄを３μｍに固定した条件下で、幅Ｗを
様々に変化させたときの飽和電圧ＶCE(sat)を算出して
いる。その他の条件は、図２に結果を示したシミュレー
ションと同一である。
【００６７】図４のグラフに示すように、幅Ｗがゼロで
あるときには、当然ながら飽和電圧ＶCE(sat)の値は従
来装置の値と同一となる。そして、幅Ｗがゼロから増加
するのにともなって、飽和電圧ＶCE(sat)は一旦減少
し、幅Ｗが略５μｍに等しいときに最小となる。最小点
を超えて幅Ｗが増加するのにともなって、飽和電圧ＶCE
(sat)は減少から増加へと転じる。そして、幅Ｗが１０
μｍに等しいときに、飽和電圧ＶCE(sat)は再び従来装
置における値と同一となる。
あるときには、当然ながら飽和電圧ＶCE(sat)の値は従
来装置の値と同一となる。そして、幅Ｗがゼロから増加
するのにともなって、飽和電圧ＶCE(sat)は一旦減少
し、幅Ｗが略５μｍに等しいときに最小となる。最小点
を超えて幅Ｗが増加するのにともなって、飽和電圧ＶCE
(sat)は減少から増加へと転じる。そして、幅Ｗが１０
μｍに等しいときに、飽和電圧ＶCE(sat)は再び従来装
置における値と同一となる。
【００６８】すなわち、幅Ｗが１０μｍよりも大きい領
域では、飽和電圧ＶCE(sat)は従来装置よりも高く、０
よりも大きく１０μｍよりも小さい領域では従来装置よ
りも低くなる。したがって、飽和電圧ＶCE(sat)とフォ
ール時間ｔfとを両立的に改善する上で、間隔Ｄが３μ
ｍの値に固定された条件下での幅Ｗの必要な範囲は、０
μｍよりも大きく１０μｍ未満の範囲（図４における符
号Ｃ2Aが付された範囲）であると結論づけることができ
る。
域では、飽和電圧ＶCE(sat)は従来装置よりも高く、０
よりも大きく１０μｍよりも小さい領域では従来装置よ
りも低くなる。したがって、飽和電圧ＶCE(sat)とフォ
ール時間ｔfとを両立的に改善する上で、間隔Ｄが３μ
ｍの値に固定された条件下での幅Ｗの必要な範囲は、０
μｍよりも大きく１０μｍ未満の範囲（図４における符
号Ｃ2Aが付された範囲）であると結論づけることができ
る。
【００６９】特に、幅Ｗが３μｍ〜７μｍの範囲（図４
における符号Ｃ2Bが付された範囲）では、飽和電圧ＶCE
(sat)が略最小値に等しく、しかも、幅Ｗが変化しても
飽和電圧ＶCE(sat)にはほとんど変化が現れない。すな
わち、幅Ｗが範囲Ｃ2Bの中にあるときには、最良の特性
が得られるとともに、しかも、幅Ｗに製造工程上の誤差
が存在しても、製品には誤差の影響が現れず安定した特
性が得られる。したがって、間隔Ｄが３μｍに固定され
た条件下では、幅Ｗは３μ〜７μｍの範囲に設定するこ
とが特に望ましいと結論づけることができる。
における符号Ｃ2Bが付された範囲）では、飽和電圧ＶCE
(sat)が略最小値に等しく、しかも、幅Ｗが変化しても
飽和電圧ＶCE(sat)にはほとんど変化が現れない。すな
わち、幅Ｗが範囲Ｃ2Bの中にあるときには、最良の特性
が得られるとともに、しかも、幅Ｗに製造工程上の誤差
が存在しても、製品には誤差の影響が現れず安定した特
性が得られる。したがって、間隔Ｄが３μｍに固定され
た条件下では、幅Ｗは３μ〜７μｍの範囲に設定するこ
とが特に望ましいと結論づけることができる。
【００７０】ｎ型半導体層３の幅Ｗに関する以上の条件
も、ｎ型半導体層３の厚さＬとの相対値を用いて、より
一般的に表現することができる。すなわち、図４のシミ
ュレーション結果から、間隔Ｄが３μｍに固定された条
件下での、幅Ｗの必要な範囲は厚さＬの１／５（＝１０
／５０）未満で０よりも大きい範囲であり、最適な範囲
は３／５０〜７／５０の範囲であると、結論づけること
ができる。
も、ｎ型半導体層３の厚さＬとの相対値を用いて、より
一般的に表現することができる。すなわち、図４のシミ
ュレーション結果から、間隔Ｄが３μｍに固定された条
件下での、幅Ｗの必要な範囲は厚さＬの１／５（＝１０
／５０）未満で０よりも大きい範囲であり、最適な範囲
は３／５０〜７／５０の範囲であると、結論づけること
ができる。
【００７１】図５は、図２に結果を示した第１のシミュ
レーションと、図４に結果を示した第２のシミュレーシ
ョンとの、二通りのシミュレーションの結果を整理して
示すグラフである。図５のグラフにおいて、縦軸は幅Ｗ
または比率Ｗ／Ｌを表し、横軸は間隔Ｄまたは比率Ｄ／
Ｌを表している。また、白丸および黒丸はシミュレーシ
ョン点を示しており、特に黒丸は従来装置よりも良好な
特性が得られる点を示している。
レーションと、図４に結果を示した第２のシミュレーシ
ョンとの、二通りのシミュレーションの結果を整理して
示すグラフである。図５のグラフにおいて、縦軸は幅Ｗ
または比率Ｗ／Ｌを表し、横軸は間隔Ｄまたは比率Ｄ／
Ｌを表している。また、白丸および黒丸はシミュレーシ
ョン点を示しており、特に黒丸は従来装置よりも良好な
特性が得られる点を示している。
【００７２】第１のシミュレーションでは、図５におけ
る原点と、（Ｄ，Ｗ）＝（１１，２２）の点とを通る直
線に沿って間隔Ｄおよび幅Ｗを変化させており、原点と
点（１１，２２）とを結ぶ線分（細い実線で図示）が、
必要な条件に対応する範囲Ｃ1Aに相当する。また、最適
な条件に対応する範囲Ｃ1Bは、原点と点（７，１４）と
を結ぶ線分（太い実線で図示）に相当する。
る原点と、（Ｄ，Ｗ）＝（１１，２２）の点とを通る直
線に沿って間隔Ｄおよび幅Ｗを変化させており、原点と
点（１１，２２）とを結ぶ線分（細い実線で図示）が、
必要な条件に対応する範囲Ｃ1Aに相当する。また、最適
な条件に対応する範囲Ｃ1Bは、原点と点（７，１４）と
を結ぶ線分（太い実線で図示）に相当する。
【００７３】第２のシミュレーションでは、図５におけ
る（Ｄ，Ｗ）＝（３，０）の点を通り縦軸に平行な直線
に沿って幅Ｗを変化させており、点（３，０）と点
（３，１０）を結ぶ線分（細い実線で図示）が、必要な
条件に対応する範囲Ｃ2Aに相当する。また、最適な条件
に対応する範囲Ｃ2Bは、点（３，３）と点（３，７）と
を結ぶ線分（太い実線で図示）に相当する。
る（Ｄ，Ｗ）＝（３，０）の点を通り縦軸に平行な直線
に沿って幅Ｗを変化させており、点（３，０）と点
（３，１０）を結ぶ線分（細い実線で図示）が、必要な
条件に対応する範囲Ｃ2Aに相当する。また、最適な条件
に対応する範囲Ｃ2Bは、点（３，３）と点（３，７）と
を結ぶ線分（太い実線で図示）に相当する。
【００７４】したがって、点（３，１０）と点（１１，
２２）とを通る直線よりも下方で、しかも間隔Ｄが１１
以下の領域Ａが、飽和電圧ＶCE(sat)とフォール時間ｔf
とを両立的に改善する上で、幅Ｗと間隔Ｄとに要求され
る範囲であると結論することができる。この領域Ａは、
点（０，６）と点（１１，２２）とを結ぶ線分の直下の
領域であると表現することもできる。ただし、この領域
Ａからは、従来装置と一致する横軸上の点、すなわち幅
Ｗ＝０の範囲は除かれる。言い替えると、領域Ａは、点
（０，６）と点（１１，２２）とを結ぶ線分と、原点
（０，０）と点（１１，０）とを結ぶ線分とに挟まれ、
しかも、これらの線分を除いた領域であると表現するこ
とができる。
２２）とを通る直線よりも下方で、しかも間隔Ｄが１１
以下の領域Ａが、飽和電圧ＶCE(sat)とフォール時間ｔf
とを両立的に改善する上で、幅Ｗと間隔Ｄとに要求され
る範囲であると結論することができる。この領域Ａは、
点（０，６）と点（１１，２２）とを結ぶ線分の直下の
領域であると表現することもできる。ただし、この領域
Ａからは、従来装置と一致する横軸上の点、すなわち幅
Ｗ＝０の範囲は除かれる。言い替えると、領域Ａは、点
（０，６）と点（１１，２２）とを結ぶ線分と、原点
（０，０）と点（１１，０）とを結ぶ線分とに挟まれ、
しかも、これらの線分を除いた領域であると表現するこ
とができる。
【００７５】さらに、原点（０，０）と点（３，３）と
を通る直線と点（３，７）と点（７，１４）とを通る直
線とに挟まれた領域で、しかも、間隔Ｄが１１以下であ
る領域Ｂが、幅Ｗと間隔Ｄの最適な範囲であると結論す
ることができる。この領域Ｂは、点（０，２）と点（１
１，２１）とを結ぶ線分と、原点（０，０）と点（１
１，１１）とを結ぶ線分とに、挟まれた領域であると表
現することも可能である。
を通る直線と点（３，７）と点（７，１４）とを通る直
線とに挟まれた領域で、しかも、間隔Ｄが１１以下であ
る領域Ｂが、幅Ｗと間隔Ｄの最適な範囲であると結論す
ることができる。この領域Ｂは、点（０，２）と点（１
１，２１）とを結ぶ線分と、原点（０，０）と点（１
１，１１）とを結ぶ線分とに、挟まれた領域であると表
現することも可能である。
【００７６】さらに、領域Ａおよび領域Ｂは、それぞれ
ｎ型半導体層３の厚さＬに相対的な幅Ｗおよび間隔Ｄの
範囲として、一般化することが可能である。すなわち、
領域Ａは、図５に示すように、（Ｄ／Ｌ，Ｗ／Ｌ）＝
（０，０．１２）〜（０．２２，０．４４）の範囲の線
分と、（０，０）〜（０，０．２２）の範囲の線分とに
挟まれ、しかも、これらの線分を除く領域であると、一
般的に表現することができる。同様に、領域Ｂは、（Ｄ
／Ｌ，Ｗ／Ｌ）＝（０，０．０４）〜（０．２２，０．
４２）の範囲の線分と、（０，０）〜（０．２２，０．
２２）の範囲の線分とに、挟まれた領域であると、一般
的に表現することができる。
ｎ型半導体層３の厚さＬに相対的な幅Ｗおよび間隔Ｄの
範囲として、一般化することが可能である。すなわち、
領域Ａは、図５に示すように、（Ｄ／Ｌ，Ｗ／Ｌ）＝
（０，０．１２）〜（０．２２，０．４４）の範囲の線
分と、（０，０）〜（０，０．２２）の範囲の線分とに
挟まれ、しかも、これらの線分を除く領域であると、一
般的に表現することができる。同様に、領域Ｂは、（Ｄ
／Ｌ，Ｗ／Ｌ）＝（０，０．０４）〜（０．２２，０．
４２）の範囲の線分と、（０，０）〜（０．２２，０．
２２）の範囲の線分とに、挟まれた領域であると、一般
的に表現することができる。
【００７７】＜1-4.検証試験＞つぎに、上記した条件の
検証試験について説明する。検証のために試作された装
置は、シミュレーション対象とされた装置と同一構造
で、しかも、この装置の高濃度ｎ型半導体領域２１の幅
Ｗは２．５μｍに設定され、間隔Ｄは５μｍに設定され
た。これらの値は、図５における領域Ａの中に含まれて
いる。比較のために、高濃度ｎ型半導体領域２１を有し
ない従来装置１５１も試作された。これらの装置の電圧
定格は６００Ｖであり、定格電流は１００Ａである。
検証試験について説明する。検証のために試作された装
置は、シミュレーション対象とされた装置と同一構造
で、しかも、この装置の高濃度ｎ型半導体領域２１の幅
Ｗは２．５μｍに設定され、間隔Ｄは５μｍに設定され
た。これらの値は、図５における領域Ａの中に含まれて
いる。比較のために、高濃度ｎ型半導体領域２１を有し
ない従来装置１５１も試作された。これらの装置の電圧
定格は６００Ｖであり、定格電流は１００Ａである。
【００７８】図６および図７は、それぞれ、適切な形状
の高濃度ｎ型半導体領域２１を有する実施の形態の装置
と、有しない従来装置とに対して、出力特性を測定した
結果を示すグラフである。これらの装置の飽和電圧ＶCE
(sat)は、コレクタ電流ＩCの定格値である１００Ａに対
応するコレクタ電圧ＶCEで定義される。したがって、図
６から読み取られるように、実施の形態の装置では、接
合温度Ｔj＝２５゜Ｃにおける飽和電圧ＶCE(sat)は２．
０Ｖである。
の高濃度ｎ型半導体領域２１を有する実施の形態の装置
と、有しない従来装置とに対して、出力特性を測定した
結果を示すグラフである。これらの装置の飽和電圧ＶCE
(sat)は、コレクタ電流ＩCの定格値である１００Ａに対
応するコレクタ電圧ＶCEで定義される。したがって、図
６から読み取られるように、実施の形態の装置では、接
合温度Ｔj＝２５゜Ｃにおける飽和電圧ＶCE(sat)は２．
０Ｖである。
【００７９】これに対して、従来装置では、図７から解
るように、同一温度で飽和電圧ＶCE(sat)は２．３Ｖで
ある。すなわち、実施の形態の装置では、接合温度Ｔj
＝２５゜Ｃの下で、従来装置に比べて飽和電圧ＶCE(sa
t)が０．３Ｖ程度改善されている。接合温度Ｔj＝１２
５゜Ｃの下での比較においても、同様に０．３Ｖ程度の
改善を確認することができる。
るように、同一温度で飽和電圧ＶCE(sat)は２．３Ｖで
ある。すなわち、実施の形態の装置では、接合温度Ｔj
＝２５゜Ｃの下で、従来装置に比べて飽和電圧ＶCE(sa
t)が０．３Ｖ程度改善されている。接合温度Ｔj＝１２
５゜Ｃの下での比較においても、同様に０．３Ｖ程度の
改善を確認することができる。
【００８０】図８は、これらの装置について、ターンオ
フ時のコレクタ電流ＩCの波形を観測した結果を示すグ
ラフである。ターンオフの過程の初期では、実施の形態
の装置よりも従来装置の方が、コレクタ電流ＩCの減衰
が早い。しかしながら、ターンオフの過程の後半期であ
るテール領域、すなわちテール電流の形式でコレクタ電
流ＩCが残留する領域では、実施の形態の装置の方が、
従来装置よりも早くコレクタ電流ＩCが減衰する。
フ時のコレクタ電流ＩCの波形を観測した結果を示すグ
ラフである。ターンオフの過程の初期では、実施の形態
の装置よりも従来装置の方が、コレクタ電流ＩCの減衰
が早い。しかしながら、ターンオフの過程の後半期であ
るテール領域、すなわちテール電流の形式でコレクタ電
流ＩCが残留する領域では、実施の形態の装置の方が、
従来装置よりも早くコレクタ電流ＩCが減衰する。
【００８１】フォール時間ｔfは、コレクタ電流ＩCがオ
ン時の電流値の９０％から１０％まで減衰するのに要す
る時間で定義される。したがって、フォール時間ｔ
fは、実施の形態の装置では約２００ｎｓｅｃであり、
従来装置では約２２０ｎｓｅｃである。すなわち、実施
の形態の装置では、従来装置に比べて、フォール時間ｔ
fが２０ｎｓｅｃ程度改善されている。
ン時の電流値の９０％から１０％まで減衰するのに要す
る時間で定義される。したがって、フォール時間ｔ
fは、実施の形態の装置では約２００ｎｓｅｃであり、
従来装置では約２２０ｎｓｅｃである。すなわち、実施
の形態の装置では、従来装置に比べて、フォール時間ｔ
fが２０ｎｓｅｃ程度改善されている。
【００８２】以上のように、図５の領域Ａの中に設定さ
れた実施の形態の装置では、従来装置に比べて、飽和電
圧ＶCE(sat)とフォール時間ｔfとの双方が改善されてい
る。このことは、幅Ｗおよび間隔Ｄに関して、シミュレ
ーションにもとづいて引き出された条件の正当性を裏付
けるものである。
れた実施の形態の装置では、従来装置に比べて、飽和電
圧ＶCE(sat)とフォール時間ｔfとの双方が改善されてい
る。このことは、幅Ｗおよび間隔Ｄに関して、シミュレ
ーションにもとづいて引き出された条件の正当性を裏付
けるものである。
【００８３】＜２．実施の形態２＞図９は、実施の形態
２のＩＧＢＴの構成を示す斜視断面図である。この実施
の形態の装置１０２では、帯状の高濃度ｎ型半導体領域
２１が配設される方向が、実施の形態１の装置１０１と
は異なっている。すなわち、この実施の形態の装置で
は、バッファ層２とｐ型半導体層１との境界に跨る帯状
の高濃度ｎ型半導体領域２１は、帯状のｐ型ベース層４
と直角に空中交差するように配設されている。言い替え
ると、高濃度ｎ型半導体領域２１は、半導体基体１２の
上主面に沿って一方向に延びるように形成されたチャネ
ル領域６と、直角に空中交差している。
２のＩＧＢＴの構成を示す斜視断面図である。この実施
の形態の装置１０２では、帯状の高濃度ｎ型半導体領域
２１が配設される方向が、実施の形態１の装置１０１と
は異なっている。すなわち、この実施の形態の装置で
は、バッファ層２とｐ型半導体層１との境界に跨る帯状
の高濃度ｎ型半導体領域２１は、帯状のｐ型ベース層４
と直角に空中交差するように配設されている。言い替え
ると、高濃度ｎ型半導体領域２１は、半導体基体１２の
上主面に沿って一方向に延びるように形成されたチャネ
ル領域６と、直角に空中交差している。
【００８４】このため、ｐ型ベース層４と高濃度ｎ型半
導体領域２１との間の相対位置に制約が存在しないの
で、装置の製造工程において高濃度ｎ型半導体領域２１
を形成するためのマスク・パターンの位置合わせを行う
必要がない。すなわち、製造工程が簡略であるという利
点がある。同時に、装置の特性における製品毎の均一性
が向上するといる利点が得られる。なお、図９ではｐ型
ベース層４と高濃度ｎ型半導体領域２１とが直角に交差
する例を示したが、ある程度の角度をもって交差してお
れば同様の効果を奏する。
導体領域２１との間の相対位置に制約が存在しないの
で、装置の製造工程において高濃度ｎ型半導体領域２１
を形成するためのマスク・パターンの位置合わせを行う
必要がない。すなわち、製造工程が簡略であるという利
点がある。同時に、装置の特性における製品毎の均一性
が向上するといる利点が得られる。なお、図９ではｐ型
ベース層４と高濃度ｎ型半導体領域２１とが直角に交差
する例を示したが、ある程度の角度をもって交差してお
れば同様の効果を奏する。
【００８５】＜３．実施の形態３＞図１０は実施の形態
３のＩＧＢＴの高濃度ｎ型半導体領域２１の形状を示す
断面平面図である。この装置１０３では、高濃度ｎ型半
導体領域２１は、互いに孤立した多数の島状の領域が、
マトリクス状に配列されて成っている。このため、実施
の形態２の装置１０２と同様に、ｐ型ベース層４と高濃
度ｎ型半導体領域２１との間で位置合わせを行う必要が
ないので、製造が容易であるという利点が得られる。
３のＩＧＢＴの高濃度ｎ型半導体領域２１の形状を示す
断面平面図である。この装置１０３では、高濃度ｎ型半
導体領域２１は、互いに孤立した多数の島状の領域が、
マトリクス状に配列されて成っている。このため、実施
の形態２の装置１０２と同様に、ｐ型ベース層４と高濃
度ｎ型半導体領域２１との間で位置合わせを行う必要が
ないので、製造が容易であるという利点が得られる。
【００８６】図１０に示すように、高濃度ｎ型半導体領
域２１の間隔Ｄは、互いに隣接する島状の領域の間の間
隔として定義され、幅Ｗは島状の各領域の幅として定義
される。そうすることによって、図５に示した幅Ｗと間
隔Ｄとに関する条件は、この装置１０３にもそのまま適
用可能となる。なお、図１０では、島状の各領域の平面
輪郭が正方形である例を示したが、一般に正方形以外の
矩形、あるいは、矩形以外の形状であってもよい。
域２１の間隔Ｄは、互いに隣接する島状の領域の間の間
隔として定義され、幅Ｗは島状の各領域の幅として定義
される。そうすることによって、図５に示した幅Ｗと間
隔Ｄとに関する条件は、この装置１０３にもそのまま適
用可能となる。なお、図１０では、島状の各領域の平面
輪郭が正方形である例を示したが、一般に正方形以外の
矩形、あるいは、矩形以外の形状であってもよい。
【００８７】＜４．実施の形態４＞図１１は実施の形態
４のＩＧＢＴの高濃度ｎ型半導体領域２１の形状を示す
断面平面図である。この装置１０４では、高濃度ｎ型半
導体領域２１は、正方形の空隙を規定するクロスストラ
イプ状に配設されている。すなわち、この装置の高濃度
ｎ型半導体領域２１とバッファ層２のパターンは、装置
１０３の高濃度ｎ型半導体領域２１とバッファ層２のパ
ターンが、あたかも相互に置き替わったような形状をな
している。
４のＩＧＢＴの高濃度ｎ型半導体領域２１の形状を示す
断面平面図である。この装置１０４では、高濃度ｎ型半
導体領域２１は、正方形の空隙を規定するクロスストラ
イプ状に配設されている。すなわち、この装置の高濃度
ｎ型半導体領域２１とバッファ層２のパターンは、装置
１０３の高濃度ｎ型半導体領域２１とバッファ層２のパ
ターンが、あたかも相互に置き替わったような形状をな
している。
【００８８】この装置１０４においても、装置１０２、
１０３と同様に、ｐ型ベース層４と高濃度ｎ型半導体領
域２１との間で位置合わせを行う必要がないので、製造
が容易であるという利点が得られる。また、図１１に示
すように、幅Ｗは帯の幅として定義され、間隔Ｄは隣接
する帯の間の間隔、言い替えると空隙の幅として定義さ
れる。そうすることによって、図５に示した幅Ｗと間隔
Ｄとに関する条件は、この装置１０４にもそのまま適用
可能となる。
１０３と同様に、ｐ型ベース層４と高濃度ｎ型半導体領
域２１との間で位置合わせを行う必要がないので、製造
が容易であるという利点が得られる。また、図１１に示
すように、幅Ｗは帯の幅として定義され、間隔Ｄは隣接
する帯の間の間隔、言い替えると空隙の幅として定義さ
れる。そうすることによって、図５に示した幅Ｗと間隔
Ｄとに関する条件は、この装置１０４にもそのまま適用
可能となる。
【００８９】なお、図１１では、高濃度ｎ型半導体領域
２１が規定する空隙の平面輪郭が正方形である例を示し
たが、一般に正方形以外の矩形、あるいは、矩形以外の
形状であってもよい。
２１が規定する空隙の平面輪郭が正方形である例を示し
たが、一般に正方形以外の矩形、あるいは、矩形以外の
形状であってもよい。
【００９０】＜５．実施の形態５＞図１２は実施の形態
５のＩＧＢＴの構造を示す正面断面図である。この装置
１０５では、高濃度ｎ型半導体領域２１がバッファ層２
とｎ型半導体層３との境界面に跨るように配設されてい
る点が、実施の形態１の装置１０１とは特徴的に異なっ
ている。このように高濃度ｎ型半導体領域２１を配設し
ても、装置１０１と同一の効果が得られる。
５のＩＧＢＴの構造を示す正面断面図である。この装置
１０５では、高濃度ｎ型半導体領域２１がバッファ層２
とｎ型半導体層３との境界面に跨るように配設されてい
る点が、実施の形態１の装置１０１とは特徴的に異なっ
ている。このように高濃度ｎ型半導体領域２１を配設し
ても、装置１０１と同一の効果が得られる。
【００９１】＜６．実施の形態６＞図１３は実施の形態
６のＩＧＢＴの構造を示す正面断面図である。この装置
１０６では、高濃度ｎ型半導体領域２１が、バッファ層
２をその上主面から下主面まで貫通するように配設され
ている点が、実施の形態１の装置１０１とは特徴的に異
なっている。このように高濃度ｎ型半導体領域２１を配
設しても、装置１０１と同一の効果が得られる。
６のＩＧＢＴの構造を示す正面断面図である。この装置
１０６では、高濃度ｎ型半導体領域２１が、バッファ層
２をその上主面から下主面まで貫通するように配設され
ている点が、実施の形態１の装置１０１とは特徴的に異
なっている。このように高濃度ｎ型半導体領域２１を配
設しても、装置１０１と同一の効果が得られる。
【００９２】一般に、ｐ型半導体層１からｎ型半導体層
３へと向かって流れるホールの経路に、バッファ層２の
みが介在する経路と高濃度ｎ型半導体領域２１が介在す
る経路とが、並列に配列されておれば、ホールの挙動は
同様となる。したがって、高濃度ｎ型半導体領域２１
は、バッファ層２と少なくとも一部が重複するか、ある
いはバッファ層２に隣接するように、配設されておれば
よい。
３へと向かって流れるホールの経路に、バッファ層２の
みが介在する経路と高濃度ｎ型半導体領域２１が介在す
る経路とが、並列に配列されておれば、ホールの挙動は
同様となる。したがって、高濃度ｎ型半導体領域２１
は、バッファ層２と少なくとも一部が重複するか、ある
いはバッファ層２に隣接するように、配設されておれば
よい。
【００９３】＜７．実施の形態７＞図１４は実施の形態
７のＩＧＢＴの構造を示す正面断面図である。この装置
１０７では、実施の形態６の装置１０６の高濃度ｎ型半
導体領域２１が、結晶欠陥を多く含むダメージ領域２２
に置き換えられている。このダメージ領域２２は、装置
１０６の高濃度ｎ型半導体領域２１と同様に帯状に形成
されている。
７のＩＧＢＴの構造を示す正面断面図である。この装置
１０７では、実施の形態６の装置１０６の高濃度ｎ型半
導体領域２１が、結晶欠陥を多く含むダメージ領域２２
に置き換えられている。このダメージ領域２２は、装置
１０６の高濃度ｎ型半導体領域２１と同様に帯状に形成
されている。
【００９４】ダメージ領域２２は、プロトン等の荷電粒
子を選択的に照射することによって、バッファ層２の中
に高い密度で結晶欠陥を導入することによって形成され
る。そして、結晶欠陥を多く含むために、ダメージ領域
２２では、キャリアの再結合が促進される。このため
に、ダメージ領域２２では、ホールのライフタイムが短
くなっている。すなわち、ダメージ領域２２は高濃度ｎ
型半導体領域２１と同様に、ホールのライフタイムを短
縮するように機能する。
子を選択的に照射することによって、バッファ層２の中
に高い密度で結晶欠陥を導入することによって形成され
る。そして、結晶欠陥を多く含むために、ダメージ領域
２２では、キャリアの再結合が促進される。このため
に、ダメージ領域２２では、ホールのライフタイムが短
くなっている。すなわち、ダメージ領域２２は高濃度ｎ
型半導体領域２１と同様に、ホールのライフタイムを短
縮するように機能する。
【００９５】このため、ダメージ領域２２は、飽和電圧
ＶCE(sat)、フォール時間ｔf等の特性に対して、高濃度
ｎ型半導体領域２１と同様の効果をもたらす。したがっ
て、図５に示した条件は、装置１０７のダメージ領域２
２に対しても、そのまま当てはまる。また、装置１０７
では、ダメージ領域２２は、バッファ層２の内部に形成
されているが、高濃度ｎ型半導体領域２１と同様に、一
般にダメージ領域２２は、バッファ層２と少なくとも一
部が重複するか、あるいはバッファ層２に隣接するよう
に、配設されておればよい。
ＶCE(sat)、フォール時間ｔf等の特性に対して、高濃度
ｎ型半導体領域２１と同様の効果をもたらす。したがっ
て、図５に示した条件は、装置１０７のダメージ領域２
２に対しても、そのまま当てはまる。また、装置１０７
では、ダメージ領域２２は、バッファ層２の内部に形成
されているが、高濃度ｎ型半導体領域２１と同様に、一
般にダメージ領域２２は、バッファ層２と少なくとも一
部が重複するか、あるいはバッファ層２に隣接するよう
に、配設されておればよい。
【００９６】＜８．実施の形態８＞図１５は実施の形態
８のＩＧＢＴの構造を示す正面断面図である。この装置
１０８では、実施の形態１の装置１０１（図１）におい
て、半導体基体１２の上主面近傍に形成されるＭＯＳ構
造が、従来装置１５２（図３７）と同様のトレンチゲー
ト型のＭＯＳ構造に置き替えられている。
８のＩＧＢＴの構造を示す正面断面図である。この装置
１０８では、実施の形態１の装置１０１（図１）におい
て、半導体基体１２の上主面近傍に形成されるＭＯＳ構
造が、従来装置１５２（図３７）と同様のトレンチゲー
ト型のＭＯＳ構造に置き替えられている。
【００９７】このように、ＭＯＳ構造がトレンチゲート
を有する構造であっても、図５に示した条件を高濃度ｎ
型半導体領域２１の形状に適用すれば、同一のトレンチ
ゲート型のＭＯＳ構造を有する従来装置と比べて飽和電
圧ＶCE(sat)とフォール時間ｔfとが両立的に改善され
る。
を有する構造であっても、図５に示した条件を高濃度ｎ
型半導体領域２１の形状に適用すれば、同一のトレンチ
ゲート型のＭＯＳ構造を有する従来装置と比べて飽和電
圧ＶCE(sat)とフォール時間ｔfとが両立的に改善され
る。
【００９８】また、図示を略するが、トレンチゲートを
有するＩＧＢＴにおいても、実施の形態２の装置１０２
と同様に、高濃度ｎ型半導体領域２１を、半導体基体１
２の上主面に沿って一方向に延びるように形成されたチ
ャネル領域３５と、直角に空中交差するように形成する
ことが可能である。そうすることによって、高濃度ｎ型
半導体領域２１とチャネル領域３５との間の位置合わせ
が不要となるので、製造工程を簡略化することができ
る。また、図１０あるいは図１１に示した形状に高濃度
ｎ型半導体領域２１を形成することも可能である。
有するＩＧＢＴにおいても、実施の形態２の装置１０２
と同様に、高濃度ｎ型半導体領域２１を、半導体基体１
２の上主面に沿って一方向に延びるように形成されたチ
ャネル領域３５と、直角に空中交差するように形成する
ことが可能である。そうすることによって、高濃度ｎ型
半導体領域２１とチャネル領域３５との間の位置合わせ
が不要となるので、製造工程を簡略化することができ
る。また、図１０あるいは図１１に示した形状に高濃度
ｎ型半導体領域２１を形成することも可能である。
【００９９】＜９．実施の形態９＞つぎに、以上に述べ
た各実施の形態の装置を製造する方法の好ましい形態に
ついて説明する。図１６〜図１９は、実施の形態１〜
４、８の装置、すなわち高濃度ｎ型半導体領域２１がバ
ッファ層２とｐ型半導体層１の境界（接合面）に形成さ
れた装置を製造するのに適した方法の各段階を示す製造
工程図である。
た各実施の形態の装置を製造する方法の好ましい形態に
ついて説明する。図１６〜図１９は、実施の形態１〜
４、８の装置、すなわち高濃度ｎ型半導体領域２１がバ
ッファ層２とｐ型半導体層１の境界（接合面）に形成さ
れた装置を製造するのに適した方法の各段階を示す製造
工程図である。
【０１００】これらの装置を製造するには、まず、図１
６に示すように、ｐ型半導体層１に相当するｐ型の半導
体基板を準備する。準備される半導体基板は、例えばシ
リコンを母材としている。
６に示すように、ｐ型半導体層１に相当するｐ型の半導
体基板を準備する。準備される半導体基板は、例えばシ
リコンを母材としている。
【０１０１】つぎに、図１７に示すように、半導体基板
の上主面の全面にレジスト層を設け、所定のパターニン
グ形状を有するマスク６１を用いてレジスト層の写真製
版を行い、それによって、開口部を選択的に有するレジ
ストパターン５１（遮蔽体）を得る。その後、レジスト
パターン５１をマスクとして用いて、開口部を通してヒ
素などのｎ型不純物を選択的に注入することにより、半
導体基板の上主面に、ｎ型半導体領域４１を選択的に形
成する。
の上主面の全面にレジスト層を設け、所定のパターニン
グ形状を有するマスク６１を用いてレジスト層の写真製
版を行い、それによって、開口部を選択的に有するレジ
ストパターン５１（遮蔽体）を得る。その後、レジスト
パターン５１をマスクとして用いて、開口部を通してヒ
素などのｎ型不純物を選択的に注入することにより、半
導体基板の上主面に、ｎ型半導体領域４１を選択的に形
成する。
【０１０２】つぎに、図１８に示すように、レジストパ
ターン５１を除去した後、半導体基板すなわちｐ型半導
体層１の上に、エピタキシャル成長によって、バッファ
層２を堆積する。つぎに、図１９に示すように、バッフ
ァ層２の上に、エピタキシャル成長によって、ｎ型半導
体層３を堆積する。これらのエピタキシャル成長の過程
の中で、ｎ型半導体領域４１のｎ型不純物は周辺へ拡散
し、その結果、バッファ層２とｐ型半導体層１の境界に
跨るように、高濃度ｎ型半導体領域２１が形成される。
ターン５１を除去した後、半導体基板すなわちｐ型半導
体層１の上に、エピタキシャル成長によって、バッファ
層２を堆積する。つぎに、図１９に示すように、バッフ
ァ層２の上に、エピタキシャル成長によって、ｎ型半導
体層３を堆積する。これらのエピタキシャル成長の過程
の中で、ｎ型半導体領域４１のｎ型不純物は周辺へ拡散
し、その結果、バッファ層２とｐ型半導体層１の境界に
跨るように、高濃度ｎ型半導体領域２１が形成される。
【０１０３】その後、ｎ型半導体層３の上主面部分にＭ
ＯＳ構造を形成し、さらに、ゲート絶縁膜７、ゲート電
極８、エミッタ電極９、およびコレクタ電極１０を形成
する。これらの工程には、図３６または図３７に示した
従来装置の製造に用いられる周知の工程がそのまま適用
される。
ＯＳ構造を形成し、さらに、ゲート絶縁膜７、ゲート電
極８、エミッタ電極９、およびコレクタ電極１０を形成
する。これらの工程には、図３６または図３７に示した
従来装置の製造に用いられる周知の工程がそのまま適用
される。
【０１０４】以上の工程において、マスク６１の形状
は、転写されたレジストパターン５１を用いてｎ型不純
物が導入されさらに拡散されることによって最終的に形
成される高濃度ｎ型半導体領域２１の形状が、実施の形
態１〜４、８のそれぞれの高濃度ｎ型半導体領域２１の
形状と一致するように、あらかじめ決定される。
は、転写されたレジストパターン５１を用いてｎ型不純
物が導入されさらに拡散されることによって最終的に形
成される高濃度ｎ型半導体領域２１の形状が、実施の形
態１〜４、８のそれぞれの高濃度ｎ型半導体領域２１の
形状と一致するように、あらかじめ決定される。
【０１０５】また、レジストパターン５１を用いて導入
されるｎ型不純物の導入量は、拡散工程を経て最終的に
形成される高濃度ｎ型半導体領域２１における濃度が、
１ｘ１０18〜１ｘ１０21ｃｍ-3程度となるように調節さ
れる。さらに、バッファ層２およびｎ型半導体層３のエ
ピタキシャル成長を行う工程は、それらの層が含有する
ｎ型不純物の濃度が、それぞれ５ｘ１０14〜１ｘ１０17
ｃｍ-3程度、および、定格電圧が６００Ｖ系である場合
に、２ｘ１０14ｃｍ-3程度となるように実行される。
されるｎ型不純物の導入量は、拡散工程を経て最終的に
形成される高濃度ｎ型半導体領域２１における濃度が、
１ｘ１０18〜１ｘ１０21ｃｍ-3程度となるように調節さ
れる。さらに、バッファ層２およびｎ型半導体層３のエ
ピタキシャル成長を行う工程は、それらの層が含有する
ｎ型不純物の濃度が、それぞれ５ｘ１０14〜１ｘ１０17
ｃｍ-3程度、および、定格電圧が６００Ｖ系である場合
に、２ｘ１０14ｃｍ-3程度となるように実行される。
【０１０６】また、高濃度ｎ型半導体領域２１が、最終
的に形成されるバッファ層２の上主面にまで拡散するよ
うに、バッファ層２を薄く堆積することによって、実施
の形態６の装置１０６を製造することができる。
的に形成されるバッファ層２の上主面にまで拡散するよ
うに、バッファ層２を薄く堆積することによって、実施
の形態６の装置１０６を製造することができる。
【０１０７】＜１０．実施の形態１０＞図２０〜図２２
は、実施の形態５の装置、すなわち高濃度ｎ型半導体領
域２１がバッファ層２とｎ型半導体層３の境界に形成さ
れた装置を製造するのに適した方法の各段階を示す製造
工程図である。この装置を製造するには、実施の形態９
の製造方法において、ｎ型半導体領域４１を形成する工
程と、バッファ層２を堆積する工程との間で、順序を入
れ換えて実行するとよい。
は、実施の形態５の装置、すなわち高濃度ｎ型半導体領
域２１がバッファ層２とｎ型半導体層３の境界に形成さ
れた装置を製造するのに適した方法の各段階を示す製造
工程図である。この装置を製造するには、実施の形態９
の製造方法において、ｎ型半導体領域４１を形成する工
程と、バッファ層２を堆積する工程との間で、順序を入
れ換えて実行するとよい。
【０１０８】すなわち、まず、図２０に示すように、準
備されたｐ型の半導体基板（ｐ型半導体層１に相当す
る）の上に、エピタキシャル成長によってバッファ層２
を形成する。あるいは、準備されたｐ型の半導体基板の
一主面に、ｎ型不純物を導入するとともに拡散すること
によって、ｐ型半導体層１の上にバッファ層２が積層さ
れた構造（図２０）を形成する。
備されたｐ型の半導体基板（ｐ型半導体層１に相当す
る）の上に、エピタキシャル成長によってバッファ層２
を形成する。あるいは、準備されたｐ型の半導体基板の
一主面に、ｎ型不純物を導入するとともに拡散すること
によって、ｐ型半導体層１の上にバッファ層２が積層さ
れた構造（図２０）を形成する。
【０１０９】その後、図２１に示すように、マスク６１
が転写されたレジストパターン５１を用いてｎ型不純物
を選択的に注入することによって、バッファ層２の上面
にｎ型半導体領域４１を形成する。
が転写されたレジストパターン５１を用いてｎ型不純物
を選択的に注入することによって、バッファ層２の上面
にｎ型半導体領域４１を形成する。
【０１１０】つぎに、図２２に示すように、レジストパ
ターン５１を除去した後、バッファ層２の上にエピタキ
シャル成長によって、ｎ型半導体層３を堆積する。この
過程の中で、ｎ型半導体領域４１のｎ型不純物は周辺へ
拡散し、その結果、バッファ層２とｎ型半導体層３の境
界に跨るように、高濃度ｎ型半導体領域２１が形成され
る。
ターン５１を除去した後、バッファ層２の上にエピタキ
シャル成長によって、ｎ型半導体層３を堆積する。この
過程の中で、ｎ型半導体領域４１のｎ型不純物は周辺へ
拡散し、その結果、バッファ層２とｎ型半導体層３の境
界に跨るように、高濃度ｎ型半導体領域２１が形成され
る。
【０１１１】その後の工程は、実施の形態９と同様であ
る。また、準備すべきマスク６１の形状に関する条件、
導入されるｎ型不純物の濃度なども、実施の形態９と同
様である。さらに、高濃度ｎ型半導体領域２１がバッフ
ァ層２の下主面にまで拡散するように、バッファ層２を
薄く堆積することによって、実施の形態６の装置１０６
を製造することができる。
る。また、準備すべきマスク６１の形状に関する条件、
導入されるｎ型不純物の濃度なども、実施の形態９と同
様である。さらに、高濃度ｎ型半導体領域２１がバッフ
ァ層２の下主面にまで拡散するように、バッファ層２を
薄く堆積することによって、実施の形態６の装置１０６
を製造することができる。
【０１１２】＜１１．実施の形態１１＞実施の形態１〜
４、８の装置、すなわち高濃度ｎ型半導体領域２１がバ
ッファ層２とｐ型半導体層１の境界（接合面）に形成さ
れた装置は、ｐ型半導体層１に相当する半導体基板の代
わりにｎ型半導体層３に相当する半導体基板をはじめに
準備することによっても製造可能である。図２３〜図２
６は、この製造方法の例を示す工程図である。なお、こ
れらの図において、完成後における最終的な装置の断面
構造を示す図１等との整合を優先して、通常の製造工程
における向きとは天地を逆にして描いている。
４、８の装置、すなわち高濃度ｎ型半導体領域２１がバ
ッファ層２とｐ型半導体層１の境界（接合面）に形成さ
れた装置は、ｐ型半導体層１に相当する半導体基板の代
わりにｎ型半導体層３に相当する半導体基板をはじめに
準備することによっても製造可能である。図２３〜図２
６は、この製造方法の例を示す工程図である。なお、こ
れらの図において、完成後における最終的な装置の断面
構造を示す図１等との整合を優先して、通常の製造工程
における向きとは天地を逆にして描いている。
【０１１３】この方法では、まず図２３に示すように、
ｎ型半導体層３に相当するｎ型の半導体基板を用意す
る。つぎに、図２４に示すように、この半導体基板の一
主面の上に、エピタキシャル成長によって、バッファ層
２を堆積する。あるいは、ｎ型の半導体基板を準備した
後、この半導体基板の一主面に、ｎ型不純物を高濃度に
導入するとともに拡散することによって、ｎ型半導体層
３とバッファ層２とが積層された構造（図２４）を形成
する。
ｎ型半導体層３に相当するｎ型の半導体基板を用意す
る。つぎに、図２４に示すように、この半導体基板の一
主面の上に、エピタキシャル成長によって、バッファ層
２を堆積する。あるいは、ｎ型の半導体基板を準備した
後、この半導体基板の一主面に、ｎ型不純物を高濃度に
導入するとともに拡散することによって、ｎ型半導体層
３とバッファ層２とが積層された構造（図２４）を形成
する。
【０１１４】つぎに、図２５に示すように、バッファ層
２の主面の全面にレジスト層を設け、マスク６１を用い
てレジスト層の写真製版を行い、それによってレジスト
パターン５１（遮蔽体）を得る。つぎに、レジストパタ
ーン５１をマスクとして、ヒ素などのｎ型不純物を選択
的に注入し、バッファ層２の主面に選択的にｎ型半導体
領域４１を形成する。
２の主面の全面にレジスト層を設け、マスク６１を用い
てレジスト層の写真製版を行い、それによってレジスト
パターン５１（遮蔽体）を得る。つぎに、レジストパタ
ーン５１をマスクとして、ヒ素などのｎ型不純物を選択
的に注入し、バッファ層２の主面に選択的にｎ型半導体
領域４１を形成する。
【０１１５】つぎに、図２６に示すように、レジストパ
ターン５１を除去し、バッファ層２の主面の上に、エピ
タキシャル成長によって、ｐ型半導体層１を形成する。
この過程の中で、ｎ型半導体領域４１のｎ型不純物は周
辺へ拡散し、その結果、ｐ型半導体層１とバッファ層２
の間に跨るように、高濃度ｎ型半導体領域２１が形成さ
れる。
ターン５１を除去し、バッファ層２の主面の上に、エピ
タキシャル成長によって、ｐ型半導体層１を形成する。
この過程の中で、ｎ型半導体領域４１のｎ型不純物は周
辺へ拡散し、その結果、ｐ型半導体層１とバッファ層２
の間に跨るように、高濃度ｎ型半導体領域２１が形成さ
れる。
【０１１６】その後の工程は、実施の形態９と同様であ
る。また、準備すべきマスク６１の形状への条件、導入
されるｎ型不純物の濃度なども、実施の形態９と同様で
ある。さらに、ｐ型半導体層１を堆積する過程で、高濃
度ｎ型半導体領域２１がバッファ層２とｎ型半導体層３
の境界にまで拡散するように、バッファ層２を薄く堆積
することによって、実施の形態６の装置１０６を製造す
ることができる。
る。また、準備すべきマスク６１の形状への条件、導入
されるｎ型不純物の濃度なども、実施の形態９と同様で
ある。さらに、ｐ型半導体層１を堆積する過程で、高濃
度ｎ型半導体領域２１がバッファ層２とｎ型半導体層３
の境界にまで拡散するように、バッファ層２を薄く堆積
することによって、実施の形態６の装置１０６を製造す
ることができる。
【０１１７】ｎ型半導体層３におけるｎ型不純物濃度
は、精密に調整される必要があるのに対し、ｐ型半導体
層１におけるｐ型不純物濃度は比較的粗い調整でもよ
い。この実施の形態では、不純物濃度の精密な調整を要
するｎ型半導体層３をあらかじめ基板として用意し、比
較的精密な調整を要しないｐ型半導体層１をエピタキシ
ャル成長によって形成するので、ｎ型半導体層３におけ
るｎ型不純物濃度の精密な調整が容易であるとともに、
ｐ型半導体層１の製造も容易であるという利点がある。
は、精密に調整される必要があるのに対し、ｐ型半導体
層１におけるｐ型不純物濃度は比較的粗い調整でもよ
い。この実施の形態では、不純物濃度の精密な調整を要
するｎ型半導体層３をあらかじめ基板として用意し、比
較的精密な調整を要しないｐ型半導体層１をエピタキシ
ャル成長によって形成するので、ｎ型半導体層３におけ
るｎ型不純物濃度の精密な調整が容易であるとともに、
ｐ型半導体層１の製造も容易であるという利点がある。
【０１１８】＜１２．実施の形態１２＞実施の形態５の
装置、すなわち高濃度ｎ型半導体領域２１がバッファ層
２とｎ型半導体層３との境界に形成された装置も、ｐ型
半導体層１に相当する半導体基板の代わりにｎ型半導体
層３に相当する半導体基板をはじめに準備することによ
って製造可能である。それには、実施の形態１１の方法
において、ｎ型半導体領域４１を形成する工程と、バッ
ファ層２と堆積する工程との間で、順序を入れ換えて実
行するとよい。
装置、すなわち高濃度ｎ型半導体領域２１がバッファ層
２とｎ型半導体層３との境界に形成された装置も、ｐ型
半導体層１に相当する半導体基板の代わりにｎ型半導体
層３に相当する半導体基板をはじめに準備することによ
って製造可能である。それには、実施の形態１１の方法
において、ｎ型半導体領域４１を形成する工程と、バッ
ファ層２と堆積する工程との間で、順序を入れ換えて実
行するとよい。
【０１１９】図２７〜図２９は、この製造方法の例を示
す工程図である。なお、これらの図においても、完成後
における最終的な装置の断面構造を示す図１２との整合
を優先して、通常の製造工程における向きとは天地を逆
にして描いている。
す工程図である。なお、これらの図においても、完成後
における最終的な装置の断面構造を示す図１２との整合
を優先して、通常の製造工程における向きとは天地を逆
にして描いている。
【０１２０】この製造方法では、まず図２７に示すよう
に、ｎ型半導体層３に相当するｎ型の半導体基板を準備
する。その後、図２８に示すように、マスク６１が転写
されたレジストパターン５１を用いてｎ型不純物を選択
的に注入することによって、半導体基板の一主面にｎ型
半導体領域４１を形成する。
に、ｎ型半導体層３に相当するｎ型の半導体基板を準備
する。その後、図２８に示すように、マスク６１が転写
されたレジストパターン５１を用いてｎ型不純物を選択
的に注入することによって、半導体基板の一主面にｎ型
半導体領域４１を形成する。
【０１２１】つぎに、図２９に示すように、レジストパ
ターン５１を除去した後、半導体基板の一主面の上に、
エピタキシャル成長によってバッファ層２を堆積する。
その後、バッファ層２の上に、エピタキシャル成長によ
って、ｐ型半導体層１を堆積する。これらのエピタキシ
ャル成長の過程の中で、ｎ型半導体領域４１のｎ型不純
物は周辺へ拡散し、その結果、バッファ層２とｎ型半導
体層３の境界に跨るように、高濃度ｎ型半導体領域２１
が形成される。
ターン５１を除去した後、半導体基板の一主面の上に、
エピタキシャル成長によってバッファ層２を堆積する。
その後、バッファ層２の上に、エピタキシャル成長によ
って、ｐ型半導体層１を堆積する。これらのエピタキシ
ャル成長の過程の中で、ｎ型半導体領域４１のｎ型不純
物は周辺へ拡散し、その結果、バッファ層２とｎ型半導
体層３の境界に跨るように、高濃度ｎ型半導体領域２１
が形成される。
【０１２２】その後の工程は、実施の形態９と同様であ
る。また、準備すべきマスク６１の形状に関する条件、
導入されるｎ型不純物の濃度なども、実施の形態９と同
様である。さらに、高濃度ｎ型半導体領域２１が、最終
的に形成されるバッファ層２の表面にまで拡散するよう
に、バッファ層２を薄く堆積することによって、実施の
形態６の装置１０６を製造することができる。
る。また、準備すべきマスク６１の形状に関する条件、
導入されるｎ型不純物の濃度なども、実施の形態９と同
様である。さらに、高濃度ｎ型半導体領域２１が、最終
的に形成されるバッファ層２の表面にまで拡散するよう
に、バッファ層２を薄く堆積することによって、実施の
形態６の装置１０６を製造することができる。
【０１２３】この実施の形態においても、不純物濃度の
精密な調整を要するｎ型半導体層３をあらかじめ基板と
して用意し、比較的精密な調整を要しないｐ型半導体層
１をエピタキシャル成長によって形成するので、ｎ型半
導体層３におけるｎ型不純物濃度の精密な調整が容易で
あるとともに、ｐ型半導体層１の製造も容易であるとい
う利点が得られる。
精密な調整を要するｎ型半導体層３をあらかじめ基板と
して用意し、比較的精密な調整を要しないｐ型半導体層
１をエピタキシャル成長によって形成するので、ｎ型半
導体層３におけるｎ型不純物濃度の精密な調整が容易で
あるとともに、ｐ型半導体層１の製造も容易であるとい
う利点が得られる。
【０１２４】＜１３．実施の形態１３＞つぎに、実施の
形態７の装置の製造に適した方法について説明する。図
３０は、この方法を説明するための製造工程図である。
実施の形態７の装置を製造するには、まず従来装置１５
１（図３６）を製造する。その半導体基体１２の中に
は、ｐ型半導体層１、バッファ層２、ｎ型半導体層３、
および、ｐ型ベース層４が順次積層されて成るｐｎｐ型
のバイポーラ構造が含まれている。
形態７の装置の製造に適した方法について説明する。図
３０は、この方法を説明するための製造工程図である。
実施の形態７の装置を製造するには、まず従来装置１５
１（図３６）を製造する。その半導体基体１２の中に
は、ｐ型半導体層１、バッファ層２、ｎ型半導体層３、
および、ｐ型ベース層４が順次積層されて成るｐｎｐ型
のバイポーラ構造が含まれている。
【０１２５】その後、図３０に示すように、所定のパタ
ーン形状を有するマスク４２を、例えばアルミニウムあ
るいはステンレス鋼などで形成する。そして、このマス
ク４２を遮蔽体として用いることによって、例えばプロ
トン等の荷電粒子を、装置へ向かって選択的に照射す
る。図３０に示すように、照射はコレクタ電極１０の側
から行うのが望ましい。
ーン形状を有するマスク４２を、例えばアルミニウムあ
るいはステンレス鋼などで形成する。そして、このマス
ク４２を遮蔽体として用いることによって、例えばプロ
トン等の荷電粒子を、装置へ向かって選択的に照射す
る。図３０に示すように、照射はコレクタ電極１０の側
から行うのが望ましい。
【０１２６】荷電粒子のエネルギーは、バッファ層２の
内部あるいはバッファ層２に隣接する領域で荷電粒子が
停止するように調節される。その結果、マスク４２が有
する開口部４３を通過して装置内部へと侵入した荷電粒
子は、バッファ層２の内部あるいはこれに隣接する領域
に、選択的に結晶欠陥を生成する。図３０では、このダ
メージ領域４４が、バッファ層２の内部に形成された例
を示している。
内部あるいはバッファ層２に隣接する領域で荷電粒子が
停止するように調節される。その結果、マスク４２が有
する開口部４３を通過して装置内部へと侵入した荷電粒
子は、バッファ層２の内部あるいはこれに隣接する領域
に、選択的に結晶欠陥を生成する。図３０では、このダ
メージ領域４４が、バッファ層２の内部に形成された例
を示している。
【０１２７】その後、装置を３５０゜Ｃ程度にまで昇温
し、ダメージ領域４４を拡散することによって、図１４
に示したダメージ領域２２を形成する。マスク４２のパ
ターン形状すなわち開口部４３の形状は、拡散工程を経
て形成されたダメージ領域２２が、図５に示した条件を
満たす所望の形状となるように、あらかじめ設定され
る。
し、ダメージ領域４４を拡散することによって、図１４
に示したダメージ領域２２を形成する。マスク４２のパ
ターン形状すなわち開口部４３の形状は、拡散工程を経
て形成されたダメージ領域２２が、図５に示した条件を
満たす所望の形状となるように、あらかじめ設定され
る。
【０１２８】なお、拡散工程を略することによって、ダ
メージ領域４４を拡散することなく、そのままダメージ
領域２２としてもよい。この場合には、ダメージ領域４
４の拡散を考慮する必要がないので、マスク４２のパタ
ーニングが容易となる。
メージ領域４４を拡散することなく、そのままダメージ
領域２２としてもよい。この場合には、ダメージ領域４
４の拡散を考慮する必要がないので、マスク４２のパタ
ーニングが容易となる。
【０１２９】＜１４．実施の形態１４＞以下の実施の形
態１４〜１７では、実施の形態１〜６、８の装置の製造
方法の好ましいさらに別の形態について説明する。これ
らの形態では、二種類の半導体基板を接合する貼り合わ
せ（direct bonding）技術が用いられる。図３１は、実
施の形態１〜４、８の装置、すなわち高濃度ｎ型半導体
領域２１がバッファ層２とｐ型半導体層１の境界（接合
面）に形成された装置を製造するのに適した方法の一工
程を示す製造工程図である。
態１４〜１７では、実施の形態１〜６、８の装置の製造
方法の好ましいさらに別の形態について説明する。これ
らの形態では、二種類の半導体基板を接合する貼り合わ
せ（direct bonding）技術が用いられる。図３１は、実
施の形態１〜４、８の装置、すなわち高濃度ｎ型半導体
領域２１がバッファ層２とｐ型半導体層１の境界（接合
面）に形成された装置を製造するのに適した方法の一工
程を示す製造工程図である。
【０１３０】これらの装置を製造するには、まず、図２
３〜図２５の工程を実行することによって、図３１に示
す一方の半導体基板、すなわちｎ型半導体層３、バッフ
ァ層２、およびｎ型半導体領域４１を有する基板を形成
する。これらの工程と並行、あるいは前後して、図１６
に示した工程、すなわちｐ型半導体層１に相当する他方
の半導体基板を準備する工程を実行する。
３〜図２５の工程を実行することによって、図３１に示
す一方の半導体基板、すなわちｎ型半導体層３、バッフ
ァ層２、およびｎ型半導体領域４１を有する基板を形成
する。これらの工程と並行、あるいは前後して、図１６
に示した工程、すなわちｐ型半導体層１に相当する他方
の半導体基板を準備する工程を実行する。
【０１３１】つぎに、図３１に示すように、双方の半導
体基板を、貼り合わせ技術を用いて互いに接合する。そ
の結果、図２６に示した構造が出来上がる。貼り合わせ
技術では、まず、双方の半導体基板の互いに接合すべき
表面を洗浄した後に、それらの表面を湿らせた状態で互
いに密着させる。そして密着状態を保ちつつ、例えば９
００゜Ｃ〜１１００゜Ｃ程度の熱処理を施すことによっ
て、両者の接合が実現する。貼り合わせにともなう熱処
理によって、ｎ型半導体領域４１のｎ型不純物は周辺へ
拡散し、その結果、図２６に示すように、バッファ層２
とｐ型半導体層１の境界に跨るように、高濃度ｎ型半導
体領域２１が形成される。
体基板を、貼り合わせ技術を用いて互いに接合する。そ
の結果、図２６に示した構造が出来上がる。貼り合わせ
技術では、まず、双方の半導体基板の互いに接合すべき
表面を洗浄した後に、それらの表面を湿らせた状態で互
いに密着させる。そして密着状態を保ちつつ、例えば９
００゜Ｃ〜１１００゜Ｃ程度の熱処理を施すことによっ
て、両者の接合が実現する。貼り合わせにともなう熱処
理によって、ｎ型半導体領域４１のｎ型不純物は周辺へ
拡散し、その結果、図２６に示すように、バッファ層２
とｐ型半導体層１の境界に跨るように、高濃度ｎ型半導
体領域２１が形成される。
【０１３２】その後の工程は、実施の形態９と同様であ
る。また、準備すべきマスク６１の形状に関する条件、
導入されるｎ型不純物の濃度なども、実施の形態９と同
様である。さらに、高濃度ｎ型半導体領域２１が、最終
的に形成されるバッファ層２の上主面にまで拡散するよ
うに、バッファ層２を薄く堆積することによって、実施
の形態６の装置１０６が得られる点も、実施の形態９と
同様である。
る。また、準備すべきマスク６１の形状に関する条件、
導入されるｎ型不純物の濃度なども、実施の形態９と同
様である。さらに、高濃度ｎ型半導体領域２１が、最終
的に形成されるバッファ層２の上主面にまで拡散するよ
うに、バッファ層２を薄く堆積することによって、実施
の形態６の装置１０６が得られる点も、実施の形態９と
同様である。
【０１３３】＜１５．実施の形態１５＞図３２は、実施
の形態５の装置、すなわち高濃度ｎ型半導体領域２１が
バッファ層２とｎ型半導体層３の境界に形成された装置
を製造するのに適した方法の一工程を示す製造工程図で
ある。
の形態５の装置、すなわち高濃度ｎ型半導体領域２１が
バッファ層２とｎ型半導体層３の境界に形成された装置
を製造するのに適した方法の一工程を示す製造工程図で
ある。
【０１３４】この装置を製造するには、まず、図２７〜
図２８の工程を実行する。その後、レジストパターン５
１を除去した後、ｎ型半導体層３を構成する半導体基板
の一主面の上に、エピタキシャル成長によってバッファ
層２を堆積する。このエピタキシャル成長の過程の中
で、ｎ型半導体領域４１のｎ型不純物は周辺へ拡散し、
その結果、バッファ層２とｎ型半導体層３の境界に跨る
ように、高濃度ｎ型半導体領域２１が形成される。以上
の工程によって、図３２に示す一方の半導体基板、すな
わちｎ型半導体層３、バッファ層２、および高濃度ｎ型
半導体領域２１を有する基板が得られる。
図２８の工程を実行する。その後、レジストパターン５
１を除去した後、ｎ型半導体層３を構成する半導体基板
の一主面の上に、エピタキシャル成長によってバッファ
層２を堆積する。このエピタキシャル成長の過程の中
で、ｎ型半導体領域４１のｎ型不純物は周辺へ拡散し、
その結果、バッファ層２とｎ型半導体層３の境界に跨る
ように、高濃度ｎ型半導体領域２１が形成される。以上
の工程によって、図３２に示す一方の半導体基板、すな
わちｎ型半導体層３、バッファ層２、および高濃度ｎ型
半導体領域２１を有する基板が得られる。
【０１３５】さらに、これらの工程と並行、あるいは前
後して、図１６に示した工程、すなわちｐ型半導体層１
に相当する他方の半導体基板を準備する工程を実行す
る。つぎに、図３２に示すように、双方の半導体基板
を、貼り合わせ技術を用いて互いに接合する。その結
果、図２９に示した構造が出来上がる。貼り合わにとも
なう熱処理よって、高濃度ｎ型半導体領域２１中の不純
物はさらに拡散する。
後して、図１６に示した工程、すなわちｐ型半導体層１
に相当する他方の半導体基板を準備する工程を実行す
る。つぎに、図３２に示すように、双方の半導体基板
を、貼り合わせ技術を用いて互いに接合する。その結
果、図２９に示した構造が出来上がる。貼り合わにとも
なう熱処理よって、高濃度ｎ型半導体領域２１中の不純
物はさらに拡散する。
【０１３６】その後の工程は、実施の形態９と同様であ
る。また、準備すべきマスク６１の形状に関する条件、
導入されるｎ型不純物の濃度なども、実施の形態９と同
様である。さらに、高濃度ｎ型半導体領域２１がバッフ
ァ層２の下主面にまで拡散するように、バッファ層２を
薄く堆積することによって、実施の形態６の装置１０６
を製造することができる。
る。また、準備すべきマスク６１の形状に関する条件、
導入されるｎ型不純物の濃度なども、実施の形態９と同
様である。さらに、高濃度ｎ型半導体領域２１がバッフ
ァ層２の下主面にまで拡散するように、バッファ層２を
薄く堆積することによって、実施の形態６の装置１０６
を製造することができる。
【０１３７】＜１６．実施の形態１６＞図３３は、実施
の形態１〜４、８の装置、すなわち高濃度ｎ型半導体領
域２１がバッファ層２とｐ型半導体層１の境界（接合
面）に形成された装置を製造するのに適した、さらに別
の方法の一工程を示す製造工程図である。
の形態１〜４、８の装置、すなわち高濃度ｎ型半導体領
域２１がバッファ層２とｐ型半導体層１の境界（接合
面）に形成された装置を製造するのに適した、さらに別
の方法の一工程を示す製造工程図である。
【０１３８】これらの装置を製造するには、まず、図１
６〜図１８の工程を実行することによって、図３３に示
す一方の半導体基板、すなわちｐ型半導体層１、バッフ
ァ層２、および高濃度ｎ型半導体領域２１を有する基板
を形成する。これらの工程と並行、あるいは前後して、
図２３に示した工程、すなわちｎ型半導体層３に相当す
る他方の半導体基板を準備する工程を実行する。
６〜図１８の工程を実行することによって、図３３に示
す一方の半導体基板、すなわちｐ型半導体層１、バッフ
ァ層２、および高濃度ｎ型半導体領域２１を有する基板
を形成する。これらの工程と並行、あるいは前後して、
図２３に示した工程、すなわちｎ型半導体層３に相当す
る他方の半導体基板を準備する工程を実行する。
【０１３９】つぎに、図３３に示すように、双方の半導
体基板を、貼り合わせ技術を用いて互いに接合する。そ
の結果、図１９に示した構造が出来上がる。貼り合わに
ともなう熱処理よって、高濃度ｎ型半導体領域２１中の
不純物はさらに拡散する。
体基板を、貼り合わせ技術を用いて互いに接合する。そ
の結果、図１９に示した構造が出来上がる。貼り合わに
ともなう熱処理よって、高濃度ｎ型半導体領域２１中の
不純物はさらに拡散する。
【０１４０】その後の工程は、実施の形態９と同様であ
る。また、準備すべきマスク６１の形状に関する条件、
導入されるｎ型不純物の濃度なども、実施の形態９と同
様である。さらに、高濃度ｎ型半導体領域２１が、最終
的に形成されるバッファ層２の上主面にまで拡散するよ
うに、バッファ層２を薄く堆積することによって、実施
の形態６の装置１０６が得られる。
る。また、準備すべきマスク６１の形状に関する条件、
導入されるｎ型不純物の濃度なども、実施の形態９と同
様である。さらに、高濃度ｎ型半導体領域２１が、最終
的に形成されるバッファ層２の上主面にまで拡散するよ
うに、バッファ層２を薄く堆積することによって、実施
の形態６の装置１０６が得られる。
【０１４１】＜１７．実施の形態１７＞図３４は、実施
の形態５の装置、すなわち高濃度ｎ型半導体領域２１が
バッファ層２とｎ型半導体層３の境界に形成された装置
を製造するのに適した、さらに別の方法の一工程を示す
製造工程図である。
の形態５の装置、すなわち高濃度ｎ型半導体領域２１が
バッファ層２とｎ型半導体層３の境界に形成された装置
を製造するのに適した、さらに別の方法の一工程を示す
製造工程図である。
【０１４２】この装置を製造するには、まず、図２０〜
図２１の工程を実行することによって、図３４に示す一
方の半導体基板、すなわちｐ型半導体層１、バッファ層
２、およびｎ型半導体領域４１を有する基板を形成す
る。これらの工程と並行、あるいは前後して、図２３に
示した工程、すなわちｎ型半導体層３に相当する他方の
半導体基板を準備する工程を実行する。
図２１の工程を実行することによって、図３４に示す一
方の半導体基板、すなわちｐ型半導体層１、バッファ層
２、およびｎ型半導体領域４１を有する基板を形成す
る。これらの工程と並行、あるいは前後して、図２３に
示した工程、すなわちｎ型半導体層３に相当する他方の
半導体基板を準備する工程を実行する。
【０１４３】つぎに、図３４に示すように、双方の半導
体基板を、貼り合わせ技術を用いて互いに接合する。そ
の結果、図２２に示した構造が出来上がる。貼り合わせ
にともなう熱処理によって、ｎ型半導体領域４１のｎ型
不純物は周辺へ拡散し、その結果、図２２に示すよう
に、バッファ層２とｎ型半導体層３の境界に跨るよう
に、高濃度ｎ型半導体領域２１が形成される。
体基板を、貼り合わせ技術を用いて互いに接合する。そ
の結果、図２２に示した構造が出来上がる。貼り合わせ
にともなう熱処理によって、ｎ型半導体領域４１のｎ型
不純物は周辺へ拡散し、その結果、図２２に示すよう
に、バッファ層２とｎ型半導体層３の境界に跨るよう
に、高濃度ｎ型半導体領域２１が形成される。
【０１４４】その後の工程は、実施の形態９と同様であ
る。また、準備すべきマスク６１の形状に関する条件、
導入されるｎ型不純物の濃度なども、実施の形態９と同
様である。さらに、高濃度ｎ型半導体領域２１が、最終
的に形成されるバッファ層２の下主面にまで拡散するよ
うに、バッファ層２を薄く堆積することによって、実施
の形態６の装置１０６が得られる。
る。また、準備すべきマスク６１の形状に関する条件、
導入されるｎ型不純物の濃度なども、実施の形態９と同
様である。さらに、高濃度ｎ型半導体領域２１が、最終
的に形成されるバッファ層２の下主面にまで拡散するよ
うに、バッファ層２を薄く堆積することによって、実施
の形態６の装置１０６が得られる。
【０１４５】＜１８．実施の形態１８＞図３５は、実施
の形態５の装置、すなわち高濃度ｎ型半導体領域２１が
バッファ層２とｎ型半導体層３の境界に形成された装置
を製造するのに適した、さらに別の方法の一工程を示す
製造工程図である。この装置を製造するには、まず、ｚ
図１６〜図１７の工程を実行することによって、図３５
に示す一方の半導体基板、すなわちｐ型半導体層１およ
びｎ型半導体領域４１を有する基板を形成する。
の形態５の装置、すなわち高濃度ｎ型半導体領域２１が
バッファ層２とｎ型半導体層３の境界に形成された装置
を製造するのに適した、さらに別の方法の一工程を示す
製造工程図である。この装置を製造するには、まず、ｚ
図１６〜図１７の工程を実行することによって、図３５
に示す一方の半導体基板、すなわちｐ型半導体層１およ
びｎ型半導体領域４１を有する基板を形成する。
【０１４６】これらの工程と並行、あるいは前後して、
図２３〜図２４に示した工程を実行することによって、
図３５に示す他方の半導体基板、すなわちバッファ層２
とｎ型半導体層３とを有する基板を形成する。
図２３〜図２４に示した工程を実行することによって、
図３５に示す他方の半導体基板、すなわちバッファ層２
とｎ型半導体層３とを有する基板を形成する。
【０１４７】つぎに、図３５に示すように、双方の半導
体基板を、貼り合わせ技術を用いて互いに接合する。そ
の結果、図１９に示した構造が出来上がる。貼り合わせ
にともなう熱処理によって、ｎ型半導体領域４１のｎ型
不純物は周辺へ拡散し、その結果、図１９に示すよう
に、バッファ層２とｐ型半導体層１の境界に跨るよう
に、高濃度ｎ型半導体領域２１が形成される。
体基板を、貼り合わせ技術を用いて互いに接合する。そ
の結果、図１９に示した構造が出来上がる。貼り合わせ
にともなう熱処理によって、ｎ型半導体領域４１のｎ型
不純物は周辺へ拡散し、その結果、図１９に示すよう
に、バッファ層２とｐ型半導体層１の境界に跨るよう
に、高濃度ｎ型半導体領域２１が形成される。
【０１４８】その後の工程は、実施の形態９と同様であ
る。また、準備すべきマスク６１の形状に関する条件、
導入されるｎ型不純物の濃度なども、実施の形態９と同
様である。さらに、高濃度ｎ型半導体領域２１がバッフ
ァ層２の上主面にまで拡散するように、バッファ層２を
薄く堆積することによって、実施の形態６の装置１０６
が得られる。
る。また、準備すべきマスク６１の形状に関する条件、
導入されるｎ型不純物の濃度なども、実施の形態９と同
様である。さらに、高濃度ｎ型半導体領域２１がバッフ
ァ層２の上主面にまで拡散するように、バッファ層２を
薄く堆積することによって、実施の形態６の装置１０６
が得られる。
【０１４９】＜１９．変形例＞以上の実施の形態では、
半導体基体１２の一主面部分にＭＯＳ構造が形成された
ＩＧＢＴを例として取り上げた。しかしながら、一般に
は、半導体基体１２にＭＯＳ構造がなくても、飽和電圧
ＶCE(sat)およびフォール時間ｔfに関する効果は同様に
期待される。すなわち、ｐ型半導体層１、バッファ層
２、ｎ型半導体層３、および、ｐ型ベース層４とで構成
されるバイポーラ構造を有する半導体装置であれば、図
５に示した条件を満たす高濃度ｎ型半導体領域２１ある
いはダメージ領域２２を新たに設けることによって、飽
和電圧ＶCE(sat)とフォール時間ｔfとを両立的に改善す
ることが可能である。
半導体基体１２の一主面部分にＭＯＳ構造が形成された
ＩＧＢＴを例として取り上げた。しかしながら、一般に
は、半導体基体１２にＭＯＳ構造がなくても、飽和電圧
ＶCE(sat)およびフォール時間ｔfに関する効果は同様に
期待される。すなわち、ｐ型半導体層１、バッファ層
２、ｎ型半導体層３、および、ｐ型ベース層４とで構成
されるバイポーラ構造を有する半導体装置であれば、図
５に示した条件を満たす高濃度ｎ型半導体領域２１ある
いはダメージ領域２２を新たに設けることによって、飽
和電圧ＶCE(sat)とフォール時間ｔfとを両立的に改善す
ることが可能である。
【０１５０】したがって、この発明は、ＩＧＢＴ、ＭＣ
Ｔ、ＥＳＴ等のＭＯＳ構造を有する装置の他に、例えば
ＳＩＴ、ＧＴＯなどについても、実施が可能である。ま
た、これらの半導体装置が有するバイポーラ構造は、各
実施の形態で例示したｐｎｐ型に限定されるものではな
く、ｎｐｎ型であってもよい。例えば、各実施の形態で
例示したｎチャネル型のＩＧＢＴにおいて、各半導体層
の導電形式を反転させて成るｐチャネル型のＩＧＢＴに
も適用可能である。
Ｔ、ＥＳＴ等のＭＯＳ構造を有する装置の他に、例えば
ＳＩＴ、ＧＴＯなどについても、実施が可能である。ま
た、これらの半導体装置が有するバイポーラ構造は、各
実施の形態で例示したｐｎｐ型に限定されるものではな
く、ｎｐｎ型であってもよい。例えば、各実施の形態で
例示したｎチャネル型のＩＧＢＴにおいて、各半導体層
の導電形式を反転させて成るｐチャネル型のＩＧＢＴに
も適用可能である。
【０１５１】
【発明の効果】第１の発明の装置では、第２半導体層に
重複ないし隣接するように、ライフタイムの短い半導体
領域が選択的に形成されている。このため、第１半導体
層と第３半導体層の間を流れるキャリアの経路には、ラ
イフタイムの短い半導体領域が介在する経路と、第２半
導体層のみが介在し、ライフタイムの短い半導体領域が
介在しない経路との２種類が並列に存在する。しかも、
半導体領域の形状、すなわち２種類の経路のそれぞれの
断面形状に、シミュレーションおよび実験にもとづく一
定の条件が加えられているので、半導体領域が存在しな
い従来装置に比べて、飽和電圧ＶCE(sat)とフォール時
間ｔfが両立的に改善される。
重複ないし隣接するように、ライフタイムの短い半導体
領域が選択的に形成されている。このため、第１半導体
層と第３半導体層の間を流れるキャリアの経路には、ラ
イフタイムの短い半導体領域が介在する経路と、第２半
導体層のみが介在し、ライフタイムの短い半導体領域が
介在しない経路との２種類が並列に存在する。しかも、
半導体領域の形状、すなわち２種類の経路のそれぞれの
断面形状に、シミュレーションおよび実験にもとづく一
定の条件が加えられているので、半導体領域が存在しな
い従来装置に比べて、飽和電圧ＶCE(sat)とフォール時
間ｔfが両立的に改善される。
【０１５２】第２の発明の装置では、半導体領域の形状
に、シミュレーションにもとづく最適条件が付加されて
いるので、飽和電圧ＶCE(sat)とフォール時間ｔfとの両
立的な改善が最良の程度に達成される。しかも、半導体
領域の形状に製造工程上の誤差があっても、飽和電圧Ｖ
CE(sat)およびフォール時間ｔfには、大きな影響が現れ
ず、製品としての装置の特性が安定する。
に、シミュレーションにもとづく最適条件が付加されて
いるので、飽和電圧ＶCE(sat)とフォール時間ｔfとの両
立的な改善が最良の程度に達成される。しかも、半導体
領域の形状に製造工程上の誤差があっても、飽和電圧Ｖ
CE(sat)およびフォール時間ｔfには、大きな影響が現れ
ず、製品としての装置の特性が安定する。
【０１５３】第３の発明の装置では、第４半導体層が半
導体基体の主面に平行な帯状に形成されているので、並
列に配列された多数のユニットセルを有する装置に適し
ている。しかも、第４半導体層と帯状の半導体領域と
が、互いに空中交差するように形成されているので、第
４半導体層を形成する際に用いられるマスクパターン
と、半導体領域を形成するために用いられるマスクパタ
ーンとの間の位置合わせを必要としない。このため、製
造工程が簡略化される。
導体基体の主面に平行な帯状に形成されているので、並
列に配列された多数のユニットセルを有する装置に適し
ている。しかも、第４半導体層と帯状の半導体領域と
が、互いに空中交差するように形成されているので、第
４半導体層を形成する際に用いられるマスクパターン
と、半導体領域を形成するために用いられるマスクパタ
ーンとの間の位置合わせを必要としない。このため、製
造工程が簡略化される。
【０１５４】第４の発明の装置では、第４半導体層が半
導体基体の主面に平行な帯状に形成されているので、並
列に配列された多数のユニットセルを有する装置に適し
ている。しかも、半導体領域が互いに孤立した島状の領
域がマトリクス状に配列されて成るので、第４半導体層
を形成する際に用いられるマスクパターンと、半導体領
域を形成するために用いられるマスクパターンとの間の
位置合わせを必要としない。このため、製造工程が簡略
化される。
導体基体の主面に平行な帯状に形成されているので、並
列に配列された多数のユニットセルを有する装置に適し
ている。しかも、半導体領域が互いに孤立した島状の領
域がマトリクス状に配列されて成るので、第４半導体層
を形成する際に用いられるマスクパターンと、半導体領
域を形成するために用いられるマスクパターンとの間の
位置合わせを必要としない。このため、製造工程が簡略
化される。
【０１５５】第５の発明の装置では、第４半導体層が半
導体基体の主面に平行な帯状に形成されているので、並
列に配列された多数のユニットセルを有する装置に適し
ている。しかも、半導体領域がクロスストライプ状に形
成されているので、第４半導体層を形成する際に用いら
れるマスクパターンと、半導体領域を形成するために用
いられるマスクパターンとの間の位置合わせを必要とし
ない。このため、製造工程が簡略化される。
導体基体の主面に平行な帯状に形成されているので、並
列に配列された多数のユニットセルを有する装置に適し
ている。しかも、半導体領域がクロスストライプ状に形
成されているので、第４半導体層を形成する際に用いら
れるマスクパターンと、半導体領域を形成するために用
いられるマスクパターンとの間の位置合わせを必要とし
ない。このため、製造工程が簡略化される。
【０１５６】第６の発明の装置では、第４半導体層の表
面部分をチャネル領域とするＭＯＳ構造が備わっている
ので、例えばＩＧＢＴ、ＭＣＴなどのバイポーラ構造と
ＭＯＳ構造とを有する半導体装置において、飽和電圧Ｖ
CE(sat)とフォール時間ｔfとを両立的に改善することが
できる。
面部分をチャネル領域とするＭＯＳ構造が備わっている
ので、例えばＩＧＢＴ、ＭＣＴなどのバイポーラ構造と
ＭＯＳ構造とを有する半導体装置において、飽和電圧Ｖ
CE(sat)とフォール時間ｔfとを両立的に改善することが
できる。
【０１５７】第７の発明の装置では、半導体領域が前記
第２半導体層におけるよりも不純物濃度の高い第２導電
形式の領域であり、そのことによって、ライフタイムが
第２半導体層におけるよりも短くなっている。このた
め、高濃度に不純物を導入するという、簡単な工程でラ
イフタイムの短い半導体領域を形成することができる。
すなわち、製造工程が簡単であるという効果がある。
第２半導体層におけるよりも不純物濃度の高い第２導電
形式の領域であり、そのことによって、ライフタイムが
第２半導体層におけるよりも短くなっている。このた
め、高濃度に不純物を導入するという、簡単な工程でラ
イフタイムの短い半導体領域を形成することができる。
すなわち、製造工程が簡単であるという効果がある。
【０１５８】第８の発明の装置では、半導体領域が粒子
の照射によって結晶欠陥が導入された領域であり、その
ことによって、キャリアの再結合が促進され、ライフタ
イムが短縮される。粒子を照射するという、簡単な工程
で半導体領域を形成することができるので、製造工程が
簡単であるという効果がある。
の照射によって結晶欠陥が導入された領域であり、その
ことによって、キャリアの再結合が促進され、ライフタ
イムが短縮される。粒子を照射するという、簡単な工程
で半導体領域を形成することができるので、製造工程が
簡単であるという効果がある。
【０１５９】第９の発明の製造方法では、第１半導体層
の一主面の上に遮蔽体を形成して、この遮蔽体を用いて
所定の領域に選択的に不純物を導入する。そして、その
後の第２半導体層および第３半導体層の堆積の過程の中
で、同時に不純物の拡散が進行することによって、第２
半導体層よりも不純物濃度の高い半導体領域が、第２半
導体層に重複ないし隣接するように選択的に形成され
る。そして、遮蔽体が有する開口部の形状を調節するこ
とによって、所定の条件に合致した形状の半導体領域が
形成される。したがって、飽和電圧ＶCE(sat)とフォー
ル時間ｔfとが従来装置に比べて両立的に改善される装
置を、容易に製造することが可能である。
の一主面の上に遮蔽体を形成して、この遮蔽体を用いて
所定の領域に選択的に不純物を導入する。そして、その
後の第２半導体層および第３半導体層の堆積の過程の中
で、同時に不純物の拡散が進行することによって、第２
半導体層よりも不純物濃度の高い半導体領域が、第２半
導体層に重複ないし隣接するように選択的に形成され
る。そして、遮蔽体が有する開口部の形状を調節するこ
とによって、所定の条件に合致した形状の半導体領域が
形成される。したがって、飽和電圧ＶCE(sat)とフォー
ル時間ｔfとが従来装置に比べて両立的に改善される装
置を、容易に製造することが可能である。
【０１６０】第１０の発明の製造方法では、第９の発明
の製造方法において、第２半導体層を堆積する工程と不
純物を導入する工程との順序を置き換えて実行するもの
であり、第９の発明の方法と同様に、容易に実行可能で
ある。
の製造方法において、第２半導体層を堆積する工程と不
純物を導入する工程との順序を置き換えて実行するもの
であり、第９の発明の方法と同様に、容易に実行可能で
ある。
【０１６１】第１１の発明の製造方法では、第１０の発
明の製造方法において、第１半導体層の形成と第３半導
体層の形成とを、順序を入れ換えて実行するものであ
り、第９の発明の方法と同様に、容易に実行可能であ
る。
明の製造方法において、第１半導体層の形成と第３半導
体層の形成とを、順序を入れ換えて実行するものであ
り、第９の発明の方法と同様に、容易に実行可能であ
る。
【０１６２】第１２の発明の製造方法では、第９の発明
の製造方法において、第１半導体層の形成と第３半導体
層の形成とを、順序を入れ換えて実行するものであり、
第９の発明の方法と同様に、容易に実行可能である。
の製造方法において、第１半導体層の形成と第３半導体
層の形成とを、順序を入れ換えて実行するものであり、
第９の発明の方法と同様に、容易に実行可能である。
【０１６３】第１３の発明の製造方法では、第１から第
４半導体層を有するバイポーラ構造を形成した後に、開
口部を選択的に有する遮蔽体を用いて粒子を照射し、結
晶欠陥を導入することによって、第２半導体層よりもラ
イフタイムの短い半導体領域を、第２半導体層に重複な
いし隣接するように選択的に形成する。そして、遮蔽体
が有する開口部の形状を調節することによって、所定の
条件に合致した形状の半導体領域が形成される。したが
って、飽和電圧ＶCE(sat)とフォール時間ｔfとが従来装
置に比べて両立的に改善される装置を、容易に製造する
ことが可能である。
４半導体層を有するバイポーラ構造を形成した後に、開
口部を選択的に有する遮蔽体を用いて粒子を照射し、結
晶欠陥を導入することによって、第２半導体層よりもラ
イフタイムの短い半導体領域を、第２半導体層に重複な
いし隣接するように選択的に形成する。そして、遮蔽体
が有する開口部の形状を調節することによって、所定の
条件に合致した形状の半導体領域が形成される。したが
って、飽和電圧ＶCE(sat)とフォール時間ｔfとが従来装
置に比べて両立的に改善される装置を、容易に製造する
ことが可能である。
【０１６４】第１４の発明の製造方法では、第１１の発
明の製造方法において、第２半導体層の上に、第３半導
体層をエピタキシャル成長によって形成する代わりに、
別途準備した第３半導体層に相当する半導体基板を貼り
合わせるものであり、第１１の発明の方法と同様に、容
易に実行可能である。
明の製造方法において、第２半導体層の上に、第３半導
体層をエピタキシャル成長によって形成する代わりに、
別途準備した第３半導体層に相当する半導体基板を貼り
合わせるものであり、第１１の発明の方法と同様に、容
易に実行可能である。
【０１６５】第１５の発明の製造方法では、第１２の発
明の製造方法において、第２半導体層の上に、第３半導
体層をエピタキシャル成長によって形成する代わりに、
別途準備した第３半導体層に相当する半導体基板を貼り
合わせるものであり、第１２の発明の方法と同様に、容
易に実行可能である。
明の製造方法において、第２半導体層の上に、第３半導
体層をエピタキシャル成長によって形成する代わりに、
別途準備した第３半導体層に相当する半導体基板を貼り
合わせるものであり、第１２の発明の方法と同様に、容
易に実行可能である。
【０１６６】第１６の発明の製造方法では、第９の発明
の製造方法において、第２半導体層の上に、第３半導体
層をエピタキシャル成長によって形成する代わりに、別
途準備した第３半導体層に相当する半導体基板を貼り合
わせるものであり、第９の発明の方法と同様に、容易に
実行可能である。
の製造方法において、第２半導体層の上に、第３半導体
層をエピタキシャル成長によって形成する代わりに、別
途準備した第３半導体層に相当する半導体基板を貼り合
わせるものであり、第９の発明の方法と同様に、容易に
実行可能である。
【０１６７】第１７の発明の製造方法では、第１０の発
明の製造方法において、第２半導体層の上に、第３半導
体層をエピタキシャル成長によって形成する代わりに、
別途準備した第３半導体層に相当する半導体基板を貼り
合わせるものであり、第１０の発明の方法と同様に、容
易に実行可能である。
明の製造方法において、第２半導体層の上に、第３半導
体層をエピタキシャル成長によって形成する代わりに、
別途準備した第３半導体層に相当する半導体基板を貼り
合わせるものであり、第１０の発明の方法と同様に、容
易に実行可能である。
【０１６８】第１８の発明の製造方法では、第９の発明
の製造方法において、第１半導体層の上に、第２半導体
層と第３半導体層とをエピタキシャル成長によって順次
形成する代わりに、第２半導体層と第３半導体層とが積
層されて成る半導体基板を貼り合わせるものであり、第
９の発明の方法と同様に、容易に実行可能である。
の製造方法において、第１半導体層の上に、第２半導体
層と第３半導体層とをエピタキシャル成長によって順次
形成する代わりに、第２半導体層と第３半導体層とが積
層されて成る半導体基板を貼り合わせるものであり、第
９の発明の方法と同様に、容易に実行可能である。
【０１６９】第１９の発明の製造方法では、半導体領域
の形状がシミュレーションにもとづく最適条件となるよ
うに、遮蔽体の開口部の形状が決定されるので、飽和電
圧ＶCE(sat)とフォール時間ｔfとの両立的な改善が最良
の程度にしかも安定的に達成される装置が、製造可能で
ある。
の形状がシミュレーションにもとづく最適条件となるよ
うに、遮蔽体の開口部の形状が決定されるので、飽和電
圧ＶCE(sat)とフォール時間ｔfとの両立的な改善が最良
の程度にしかも安定的に達成される装置が、製造可能で
ある。
【図１】 実施の形態１の装置の正面断面図である。
【図２】 シミュレーションの結果を示すグラフであ
る。
る。
【図３】 シミュレーションの結果を説明する断面図で
ある。
ある。
【図４】 シミュレーションの結果を示すグラフであ
る。
る。
【図５】 シミュレーションの結果を整理して示すグラ
フである。
フである。
【図６】 検証試験の結果を示すグラフである。
【図７】 検証試験の結果を示すグラフである。
【図８】 検証試験の結果を示すグラフである。
【図９】 実施の形態２の装置の斜視断面図である。
【図１０】 実施の形態３の装置の平面断面図である。
【図１１】 実施の形態４の装置の平面断面図である。
【図１２】 実施の形態５の装置の正面断面図である。
【図１３】 実施の形態６の装置の正面断面図である。
【図１４】 実施の形態７の装置の正面断面図である。
【図１５】 実施の形態８の装置の正面断面図である。
【図１６】 実施の形態９の製造方法を示す工程図であ
る。
る。
【図１７】 実施の形態９の製造方法を示す工程図であ
る。
る。
【図１８】 実施の形態９の製造方法を示す工程図であ
る。
る。
【図１９】 実施の形態９の製造方法を示す工程図であ
る。
る。
【図２０】 実施の形態１０の製造方法を示す工程図で
ある。
ある。
【図２１】 実施の形態１０の製造方法を示す工程図で
ある。
ある。
【図２２】 実施の形態１０の製造方法を示す工程図で
ある。
ある。
【図２３】 実施の形態１１の製造方法を示す工程図で
ある。
ある。
【図２４】 実施の形態１１の製造方法を示す工程図で
ある。
ある。
【図２５】 実施の形態１１の製造方法を示す工程図で
ある。
ある。
【図２６】 実施の形態１１の製造方法を示す工程図で
ある。
ある。
【図２７】 実施の形態１２の製造方法を示す工程図で
ある。
ある。
【図２８】 実施の形態１２の製造方法を示す工程図で
ある。
ある。
【図２９】 実施の形態１２の製造方法を示す工程図で
ある。
ある。
【図３０】 実施の形態１３の製造方法を示す工程図で
ある。
ある。
【図３１】 実施の形態１４の製造方法を示す工程図で
ある。
ある。
【図３２】 実施の形態１５の製造方法を示す工程図で
ある。
ある。
【図３３】 実施の形態１６の製造方法を示す工程図で
ある。
ある。
【図３４】 実施の形態１７の製造方法を示す工程図で
ある。
ある。
【図３５】 実施の形態１８の製造方法を示す工程図で
ある。
ある。
【図３６】 従来装置の正面断面図である。
【図３７】 もう一つの従来装置の正面断面図である。
【図３８】 さらに別の従来装置の正面断面図である。
１ ｐ型半導体層（第１半導体層）、２ バッファ層
（第２半導体層）、３ｎ型半導体層（第３半導体層）、
４ ｐ型ベース層（第４半導体層）、５ ｎ型エミッタ
領域（第５半導体層）、６，３５ チャネル領域、７
ゲート絶縁膜（絶縁膜）、８ ゲート電極、９ エミッ
タ電極（主電極）、１０ コレクタ電極（主電極）、１
２ 半導体基体、２１ 高濃度ｎ型半導体領域（半導体
領域）、２２ ダメージ領域（半導体領域）、４２ マ
スク（遮蔽体）、５１ レジストパターン（遮蔽体）。
（第２半導体層）、３ｎ型半導体層（第３半導体層）、
４ ｐ型ベース層（第４半導体層）、５ ｎ型エミッタ
領域（第５半導体層）、６，３５ チャネル領域、７
ゲート絶縁膜（絶縁膜）、８ ゲート電極、９ エミッ
タ電極（主電極）、１０ コレクタ電極（主電極）、１
２ 半導体基体、２１ 高濃度ｎ型半導体領域（半導体
領域）、２２ ダメージ領域（半導体領域）、４２ マ
スク（遮蔽体）、５１ レジストパターン（遮蔽体）。
Claims (19)
- 【請求項１】 一対の主面を有する半導体基体と、前記
一対の主面にそれぞれ接続された一対の主電極とを備
え、前記半導体基体がバイポーラ構造を含む半導体装置
において、 前記バイポーラ構造が、前記一対の主面の中の一方主面
から他方主面へと向かって順次積層された第１導電形式
の第１半導体層、第２導電形式の第２および第３半導体
層、並びに、第１導電形式の第４半導体層を有してお
り、 前記第２半導体層における第２導電形式の不純物の濃度
は、前記第３半導体層におけるよりも高く、 前記バイポーラ構造は、 前記第２半導体層におけるよりもキャリアのライフタイ
ムが短い半導体領域をさらに備えており、 当該半導体領域は、前記一対の主面に沿った間隔と幅と
を有するように選択的に形成され、しかも、前記第２半
導体層に少なくともその一部が重複するか、または前記
第２半導体層に隣接するように形成されており、 前記間隔Ｄと前記幅Ｗの前記第３半導体層の厚さＬに対
する相対値の組（Ｄ／Ｌ，Ｗ／Ｌ）が、（０，０．１
２）と（０．２２，０．４４）とを結ぶ線分と、（０，
０）と（０，０．２２）とを結ぶ線分とに、挟まれた領
域内の値で、しかも、これらの線分を除く値に設定され
ていることを特徴とする半導体装置。 - 【請求項２】 請求項１に記載の半導体装置において、 前記相対値の組（Ｄ／Ｌ，Ｗ／Ｌ）が、（０，０．０
４）と（０．２２，０．４２）とを結ぶ線分と、（０，
０）と（０．２２，０．２２）とを結ぶ線分とに、挟ま
れた領域内の値に設定されていることを特徴とする半導
体装置。 - 【請求項３】 請求項１または請求項２に記載の半導体
装置において、 前記第４半導体層は、前記他方主面に平行な帯状に選択
的に形成されており、 前記半導体領域は、互いに平行に配列された複数の帯状
に形成されており、しかも、帯状の前記第４半導体層と
は空中交差していることを特徴とする半導体装置。 - 【請求項４】 請求項１または請求項２に記載の半導体
装置において、 前記第４半導体層は、前記他方主面に平行な帯状に選択
的に形成されており、 前記半導体領域は、互いに孤立した島状の領域がマトリ
クス状に配列されて成ることを特徴とする半導体装置。 - 【請求項５】 請求項１または請求項２に記載の半導体
装置において、 前記第４半導体層は、前記他方主面に平行な帯状に選択
的に形成されており、 前記半導体領域は、クロスストライプ状に形成されてい
ることを特徴とする半導体装置。 - 【請求項６】 請求項１ないし請求項５のいずれかに記
載の半導体装置において、 前記半導体基体は、前記第４半導体層内に選択的に形成
された第２導電形式の第５半導体層を、さらに備え、 前記半導体装置は、 前記第２半導体層と前記第５半導体層とに挟まれた前記
第４半導体層の表面部分であるチャネル領域に絶縁膜を
介して対向するゲート電極を、さらに備えることを特徴
とする半導体装置。 - 【請求項７】 請求項１ないし請求項６のいずれかに記
載の半導体装置において、 前記半導体領域は、前記第２半導体層におけるよりも不
純物濃度の高い第２導電形式の領域であることを特徴と
する半導体装置。 - 【請求項８】 請求項１ないし請求項６のいずれかに記
載の半導体装置において、 前記半導体領域は、粒子の照射によって結晶欠陥が導入
された領域であることを特徴とする半導体装置。 - 【請求項９】 一対の主面を有する半導体基体と、前記
一対の主面にそれぞれ接続された一対の主電極とを備
え、前記半導体基体がバイポーラ構造を含む半導体装置
を製造するための方法において、 (a) 一対の主面を有する第１導電形式の半導体基板を準
備する工程と、 (b) 開口部を選択的に有する遮蔽体を、前記半導体基板
の一方主面の上に形成する工程と、 (c) 第２導電形式の不純物を、前記開口部を介して、前
記一方主面に選択的に導入する工程と、 (d) 前記工程(c)の後に、前記遮蔽体を除去する工程
と、 (e) 前記半導体基板を第１半導体層とし、前記工程(d)
の後に、前記一方主面の上に、第２導電形式の第２半導
体層を、エピタキシャル成長によって堆積する工程と、 (f) 前記第２半導体層の上に、当該第２半導体層よりも
不純物濃度の低い第２導電形式の第３半導体層を、エピ
タキシャル成長によって堆積する工程と、 (g) 前記工程(e)および(f)と同時に、前記工程(c)で導
入された前記不純物を拡散させることによって、前記第
２半導体層よりも高い濃度で前記不純物を含有する第２
導電形式の半導体領域を選択的に形成する工程と、 を備え、 前記半導体装置が最終的に完成した段階において、前記
半導体領域が、前記半導体基体の前記一対の主面に沿っ
た間隔と幅とを有し、しかも、これらの間隔Ｄと幅Ｗの
前記第３半導体層の厚さＬに対する相対値の組（Ｄ／
Ｌ，Ｗ／Ｌ）が、（０，０．１２）と（０．２２，０．
４４）とを結ぶ線分と、（０，０）と（０，０．２２）
とを結ぶ線分とに挟まれた領域内の値で、しかも、これ
らの線分を除く値となるように、前記開口部の形状が決
定されることを特徴とする半導体装置の製造方法。 - 【請求項１０】 一対の主面を有する半導体基体と、前
記一対の主面にそれぞれ接続された一対の主電極とを備
え、前記半導体基体がバイポーラ構造を含む半導体装置
を製造するための方法において、 (a) 一方主面に露出する第１導電形式の第１半導体層
と、当該第１半導体層の上に形成され、他方主面に露出
する第２導電形式の第２半導体層とを、有する半導体基
板を形成する工程と、 (b) 開口部を選択的に有する遮蔽体を、前記半導体基板
の前記他方主面の上に形成する工程と、 (c) 第２導電形式の不純物を、前記開口部を介して、前
記他方主面に選択的に導入する工程と、 (d) 前記工程(c)の後に、前記遮蔽体を除去する工程
と、 (e) 前記工程(d)の後に、前記他方主面の上に、前記第
２半導体層よりも不純物濃度の低い第２導電形式の第３
半導体層を、エピタキシャル成長によって堆積する工程
と、 (f) 前記工程(e)と同時に、前記工程(c)で導入された前
記不純物を拡散させることによって、前記第２半導体層
よりも高い濃度で前記不純物を含有する第２導電形式の
半導体領域を選択的に形成する工程と、 を備え、 前記半導体装置が最終的に完成した段階において、前記
半導体領域が、前記半導体基体の前記一対の主面に沿っ
た間隔と幅とを有し、しかも、これらの間隔Ｄと幅Ｗの
前記第３半導体層の厚さＬに対する相対値の組（Ｄ／
Ｌ，Ｗ／Ｌ）が、（０，０．１２）と（０．２２，０．
４４）とを結ぶ線分と、（０，０）と（０，０．２２）
とを結ぶ線分とに、挟まれた領域内の値で、しかも、こ
れらの線分を除く値となるように、前記開口部の形状が
決定されることを特徴とする半導体装置の製造方法。 - 【請求項１１】 一対の主面を有する半導体基体と、前
記一対の主面にそれぞれ接続された一対の主電極とを備
え、前記半導体基体がバイポーラ構造を含む半導体装置
を製造するための方法において、 (a) 一方主面に露出する第１導電形式の第１半導体層
と、当該第１半導体層の上に形成されるとともに他方主
面に露出し、前記第１半導体層よりも不純物濃度の高い
第１導電形式の第２半導体層とを、有する半導体基板を
形成する工程と、 (b) 開口部を選択的に有する遮蔽体を、前記他方主面の
上に形成する工程と、 (c) 第１導電形式の不純物を、前記開口部を介して、前
記他方主面に選択的に導入する工程と、 (d) 前記工程(c)の後に、前記遮蔽体を除去する工程
と、 (e) 前記工程(d)の後に、前記他方主面の上に、第２導
電形式の第３半導体層を、エピタキシャル成長によって
堆積する工程と、 (f) 前記工程(e)と同時に、前記工程(c)で導入された前
記不純物を拡散させることによって、前記第２半導体層
よりも高い濃度で前記不純物を含有する第１導電形式の
半導体領域を選択的に形成する工程と、 を備え、 前記半導体装置が最終的に完成した段階において、前記
半導体領域が、前記半導体基体の前記一対の主面に沿っ
た間隔と幅とを有し、しかも、これらの間隔Ｄと幅Ｗの
前記第１半導体層の厚さＬに対する相対値の組（Ｄ／
Ｌ，Ｗ／Ｌ）が、（０，０．１２）と（０．２２，０．
４４）とを結ぶ線分と、（０，０）と（０，０．２２）
とを結ぶ線分とに、挟まれた領域内の値で、しかも、こ
れらの線分を除く値となるように、前記開口部の形状が
決定されることを特徴とする半導体装置の製造方法。 - 【請求項１２】 一対の主面を有する半導体基体と、前
記一対の主面にそれぞれ接続された一対の主電極とを備
え、前記半導体基体がバイポーラ構造を含む半導体装置
を製造するための方法において、 (a) 一対の主面を有する第１導電形式の半導体基板を準
備する工程と、 (b) 開口部を選択的に有する遮蔽体を、前記半導体基板
の一方主面の上に形成する工程と、 (c) 第２導電形式の不純物を、前記開口部を介して、前
記一方主面に選択的に導入する工程と、 (d) 前記工程(c)の後に、前記遮蔽体を除去する工程
と、 (e) 前記半導体基板を第１半導体層とし、前記工程(d)
の後に、前記一方主面の上に、前記第１半導体層よりも
不純物濃度の高い第１導電形式の第２半導体層を、エピ
タキシャル成長によって堆積する工程と、 (f) 前記第２半導体層の上に、第２導電形式の第３半導
体層を、エピタキシャル成長によって堆積する工程と、 (g) 前記工程(e)および(f)と同時に、前記工程(c)で導
入された前記不純物を拡散させることによって、前記第
２半導体層よりも高い濃度で前記不純物を含有する第１
導電形式の半導体領域を選択的に形成する工程と、 を備え、 前記半導体装置が最終的に完成した段階において、前記
半導体領域が、前記半導体基体の前記一対の主面に沿っ
た間隔と幅とを有し、しかも、これらの間隔Ｄと幅Ｗの
前記第１半導体層の厚さＬに対する相対値の組（Ｄ／
Ｌ，Ｗ／Ｌ）が、（０，０．１２）と（０．２２，０．
４４）とを結ぶ線分と、（０，０）と（０，０．２２）
とを結ぶ線分とに、挟まれた領域内の値で、しかも、こ
れらの線分を除く値となるように、前記開口部の形状が
決定されることを特徴とする半導体装置の製造方法。 - 【請求項１３】 一対の主面を有する半導体基体と、前
記一対の主面にそれぞれ接続された一対の主電極とを備
え、前記半導体基体がバイポーラ構造を含む半導体装置
を製造するための方法において、 (a) 第１導電形式の第１半導体層、第２導電形式の第２
半導体層、当該第２半導体層よりも不純物濃度の低い第
２導電形式の第３半導体層、および、第１導電形式の第
４半導体層を、前記一対の主面の一方から他方へと向か
って順次積層するように形成する工程と、 (b) 開口部を選択的に有する遮蔽体を準備する工程と、 (c) 前記遮蔽体を用いて、前記開口部を介して粒子を選
択的に照射することによって、結晶欠陥を含む半導体領
域を、前記第２半導体層に少なくともその一部が重複す
るか、あるいは前記第２半導体層に隣接するように、選
択的に形成する工程と、 を備え、 前記半導体領域が、前記半導体基体の前記一対の主面に
沿った間隔と幅とを有し、しかも、これらの間隔Ｄと幅
Ｗの前記第３半導体層の厚さＬに対する相対値の組（Ｄ
／Ｌ，Ｗ／Ｌ）が、（０，０．１２）と（０．２２，
０．４４）とを結ぶ線分と、（０，０）と（０，０．２
２）とを結ぶ線分とに、挟まれた領域内の値で、しか
も、これらの線分を除く値となるように、前記開口部の
形状が決定されることを特徴とする半導体装置の製造方
法。 - 【請求項１４】 一対の主面を有する半導体基体と、前
記一対の主面にそれぞれ接続された一対の主電極とを備
え、前記半導体基体がバイポーラ構造を含む半導体装置
を製造するための方法において、 (a) 一方主面に露出する第１導電形式の第１半導体層
と、当該第１半導体層の上に形成されるとともに他方主
面に露出し、前記第１半導体層よりも不純物濃度の高い
第１導電形式の第２半導体層とを、有する第１半導体基
板を形成する工程と、 (b) 開口部を選択的に有する遮蔽体を、前記他方主面の
上に形成する工程と、 (c) 第１導電形式の不純物を、前記開口部を介して、前
記他方主面に選択的に導入する工程と、 (d) 前記工程(c)の後に、前記遮蔽体を除去する工程
と、 (e) 一対の主面を有する第２導電形式の第２半導体基板
を、第３半導体層として準備する工程と、 (f) 前記工程(d)の後に、前記第１半導体基板の前記他
方主面と、前記第２半導体基板の一方主面とを、熱処理
をともなう貼り合わせによって接合する工程と、 (g) 前記工程(f)と同時に、前記工程(c)で導入された前
記不純物を拡散させることによって、前記第２半導体層
よりも高い濃度で前記不純物を含有する第１導電形式の
半導体領域を選択的に形成する工程と、 を備え、 前記半導体装置が最終的に完成した段階において、前記
半導体領域が、前記半導体基体の前記一対の主面に沿っ
た間隔と幅とを有し、しかも、これらの間隔Ｄと幅Ｗの
前記第１半導体層の厚さＬに対する相対値の組（Ｄ／
Ｌ，Ｗ／Ｌ）が、（０，０．１２）と（０．２２，０．
４４）とを結ぶ線分と、（０，０）と（０，０．２２）
とを結ぶ線分とに、挟まれた領域内の値で、しかも、こ
れらの線分を除く値となるように、前記開口部の形状が
決定されることを特徴とする半導体装置の製造方法。 - 【請求項１５】 一対の主面を有する半導体基体と、前
記一対の主面にそれぞれ接続された一対の主電極とを備
え、前記半導体基体がバイポーラ構造を含む半導体装置
を製造するための方法において、 (a) 一対の主面を有する第１導電形式の第１半導体基板
を準備する工程と、 (b) 開口部を選択的に有する遮蔽体を、前記第１半導体
基板の一方主面の上に形成する工程と、 (c) 第２導電形式の不純物を、前記開口部を介して、前
記一方主面に選択的に導入する工程と、 (d) 前記工程(c)の後に、前記遮蔽体を除去する工程
と、 (e) 前記第１半導体基板を第１半導体層とし、前記工程
(d)の後に、前記一方主面の上に、前記第１半導体層よ
りも不純物濃度の高い第１導電形式の第２半導体層を、
エピタキシャル成長によって堆積する工程と、 (f) 一対の主面を有する第２導電形式の第２半導体基板
を、第３半導体層として準備する工程と、 (g) 前記工程(e)の後に、前記第１半導体層とは反対側
の前記第２半導体層の主面と、前記第２半導体基板の一
方主面とを、熱処理をともなう貼り合わせによって接合
する工程と、 (h) 前記工程(e)および(g)と同時に、前記工程(c)で導
入された前記不純物を拡散させることによって、前記第
２半導体層よりも高い濃度で前記不純物を含有する第１
導電形式の半導体領域を選択的に形成する工程と、 を備え、 前記半導体装置が最終的に完成した段階において、前記
半導体領域が、前記半導体基体の前記一対の主面に沿っ
た間隔と幅とを有し、しかも、これらの間隔Ｄと幅Ｗの
前記第１半導体層の厚さＬに対する相対値の組（Ｄ／
Ｌ，Ｗ／Ｌ）が、（０，０．１２）と（０．２２，０．
４４）とを結ぶ線分と、（０，０）と（０，０．２２）
とを結ぶ線分とに、挟まれた領域内の値で、しかも、こ
れらの線分を除く値となるように、前記開口部の形状が
決定されることを特徴とする半導体装置の製造方法。 - 【請求項１６】 一対の主面を有する半導体基体と、前
記一対の主面にそれぞれ接続された一対の主電極とを備
え、前記半導体基体がバイポーラ構造を含む半導体装置
を製造するための方法において、 (a) 一対の主面を有する第１導電形式の第１半導体基板
を準備する工程と、 (b) 開口部を選択的に有する遮蔽体を、前記第１半導体
基板の一方主面の上に形成する工程と、 (c) 第２導電形式の不純物を、前記開口部を介して、前
記一方主面に選択的に導入する工程と、 (d) 前記工程(c)の後に、前記遮蔽体を除去する工程
と、 (e) 前記第１半導体基板を第１半導体層とし、前記工程
(d)の後に、前記一方主面の上に、第２導電形式の第２
半導体層を、エピタキシャル成長によって堆積する工程
と、 (f) 一対の主面を有し、前記第２半導体層よりも不純物
濃度が低い第２導電形式の第２半導体基板を、第３半導
体層として準備する工程と、 (g) 前記工程(e)の後に、前記第１半導体層とは反対側
の前記第２半導体層の主面と、前記第２半導体基板の一
方主面とを、熱処理をともなう貼り合わせによって接合
する工程と、 (h) 前記工程(e)および(g)と同時に、前記工程(c)で導
入された前記不純物を拡散させることによって、前記第
２半導体層よりも高い濃度で前記不純物を含有する第２
導電形式の半導体領域を選択的に形成する工程と、 を備え、 前記半導体装置が最終的に完成した段階において、前記
半導体領域が、前記半導体基体の前記一対の主面に沿っ
た間隔と幅とを有し、しかも、これらの間隔Ｄと幅Ｗの
前記第３半導体層の厚さＬに対する相対値の組（Ｄ／
Ｌ，Ｗ／Ｌ）が、（０，０．１２）と（０．２２，０．
４４）とを結ぶ線分と、（０，０）と（０，０．２２）
とを結ぶ線分とに挟まれた領域内の値で、しかも、これ
らの線分を除く値となるように、前記開口部の形状が決
定されることを特徴とする半導体装置の製造方法。 - 【請求項１７】 一対の主面を有する半導体基体と、前
記一対の主面にそれぞれ接続された一対の主電極とを備
え、前記半導体基体がバイポーラ構造を含む半導体装置
を製造するための方法において、 (a) 一方主面に露出する第１導電形式の第１半導体層
と、当該第１半導体層の上に形成され、他方主面に露出
する第２導電形式の第２半導体層とを、有する第１半導
体基板を形成する工程と、 (b) 開口部を選択的に有する遮蔽体を、前記他方主面の
上に形成する工程と、 (c) 第２導電形式の不純物を、前記開口部を介して、前
記他方主面に選択的に導入する工程と、 (d) 前記工程(c)の後に、前記遮蔽体を除去する工程
と、 (e) 一対の主面を有し、前記第２半導体層よりも不純物
濃度が低い第２導電形式の第２半導体基板を、第３半導
体層として準備する工程と、 (f) 前記工程(d)の後に、前記第１半導体基板の前記他
方主面と、前記第２半導体基板の一方主面とを、熱処理
をともなう貼り合わせによって接合する工程と、 (g) 前記工程(f)と同時に、前記工程(c)で導入された前
記不純物を拡散させることによって、前記第２半導体層
よりも高い濃度で前記不純物を含有する第２導電形式の
半導体領域を選択的に形成する工程と、 を備え、 前記半導体装置が最終的に完成した段階において、前記
半導体領域が、前記半導体基体の前記一対の主面に沿っ
た間隔と幅とを有し、しかも、これらの間隔Ｄと幅Ｗの
前記第３半導体層の厚さＬに対する相対値の組（Ｄ／
Ｌ，Ｗ／Ｌ）が、（０，０．１２）と（０．２２，０．
４４）とを結ぶ線分と、（０，０）と（０，０．２２）
とを結ぶ線分とに、挟まれた領域内の値で、しかも、こ
れらの線分を除く値となるように、前記開口部の形状が
決定されることを特徴とする半導体装置の製造方法。 - 【請求項１８】 一対の主面を有する半導体基体と、前
記一対の主面にそれぞれ接続された一対の主電極とを備
え、前記半導体基体がバイポーラ構造を含む半導体装置
を製造するための方法において、 (a) 一対の主面を有する第１導電形式の第１半導体基板
を、第１半導体層として準備する工程と、 (b) 開口部を選択的に有する遮蔽体を、前記第１半導体
基板の一方主面の上に形成する工程と、 (c) 第２導電形式の不純物を、前記開口部を介して、前
記一方主面に選択的に導入する工程と、 (d) 前記工程(c)の後に、前記遮蔽体を除去する工程
と、 (e) 一方主面に露出する第２導電形式の第２半導体層
と、当該第２半導体層の上に形成されるとともに他方主
面に露出し、前記第２半導体層よりも不純物濃度の高い
第２導電形式の第３半導体層とを、有する第２半導体基
板を形成する工程と、 (f) 前記工程(d)の後に、前記第２半導体基板の前記他
方主面と、前記第１半導体基板の前記一方主面とを、熱
処理をともなう貼り合わせによって接合する工程と、 (g) 前記工程(f)と同時に、前記工程(c)で導入された前
記不純物を拡散させることによって、前記第３半導体層
よりも高い濃度で前記不純物を含有する第２導電形式の
半導体領域を選択的に形成する工程と、 を備え、 前記半導体装置が最終的に完成した段階において、前記
半導体領域が、前記半導体基体の前記一対の主面に沿っ
た間隔と幅とを有し、しかも、これらの間隔Ｄと幅Ｗの
前記第２半導体層の厚さＬに対する相対値の組（Ｄ／
Ｌ，Ｗ／Ｌ）が、（０，０．１２）と（０．２２，０．
４４）とを結ぶ線分と、（０，０）と（０，０．２２）
とを結ぶ線分とに挟まれた領域内の値で、しかも、これ
らの線分を除く値となるように、前記開口部の形状が決
定されることを特徴とする半導体装置の製造方法。 - 【請求項１９】 請求項９ないし請求項１８のいずれか
に記載の半導体装置の製造方法において、 前記半導体装置が最終的に完成した段階で、前記相対値
の組（Ｄ／Ｌ，Ｗ／Ｌ）が、（０，０．０４）と（０．
２２，０．４２）とを結ぶ線分と、（０，０）と（０．
２２，０．２２）とを結ぶ線分とに、挟まれた領域内の
値となるように、前記開口部の形状が決定されることを
特徴とする半導体装置の製造方法。
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