WO2017130416A1 - 半導体装置 - Google Patents

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克行 鳥居
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サンケン電気株式会社
克行 鳥居
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    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate

Definitions

  • Insulated gate bipolar transistors have high input impedance and low on-voltage, and are therefore used in motor drive circuits and the like.
  • a structure in which a first conductivity type semiconductor region (hereinafter referred to as a field stop region) having a higher impurity concentration than the drift region is disposed between the drift region and the collector region see, for example, Patent Document 1). .
  • a field stop region a first conductivity type semiconductor region having a higher impurity concentration than the drift region is disposed between the drift region and the collector region.
  • the IGBT when the IGBT is turned on, some of the holes that move from the collector region to the drift region recombine with a large number of electrons existing in the field stop region. Therefore, when the IGBT is turned on, some of the holes that are going to move from the collector region to the drift region disappear before reaching the drift region, so that the amount of holes injected into the drift region can be suppressed. . Therefore, the semiconductor device is not easily destroyed due to the latch-up phenomenon peculiar to the IGBT.
  • the built-in potential (built-in potential) of the pn junction generated between the collector region and the field stop region increases.
  • the on-voltage of the IGBT is increased because the built-in potential is added to the saturation voltage.
  • the built-in potential can be lowered by reducing the impurity concentration of the field stop region. Therefore, an increase in the on-voltage of the IGBT due to the addition of the built-in potential can be suppressed.
  • the impurity concentration in the field stop region is lowered, for example, a latch-up phenomenon is likely to occur in a large current region near the rated current, and the semiconductor device is likely to be destroyed.
  • the function of suppressing the growth of the depletion layer, which is the original function as the field stop region is reduced, and the semiconductor device is liable to cause a reduction in breakdown voltage due to the punch-through phenomenon.
  • the problem to be solved by the invention is to provide a semiconductor device that is unlikely to cause a latch-up phenomenon and has a low built-in potential.
  • the semiconductor device of the present invention has a fifth semiconductor region having a higher impurity concentration than the second semiconductor region and a higher impurity concentration than the second semiconductor region and a higher impurity concentration than the fifth semiconductor region between the first semiconductor region and the second semiconductor region.
  • a sixth semiconductor region having a low impurity concentration is provided.
  • the second semiconductor region passes from the first semiconductor region through the fifth semiconductor region. It is possible to suppress the injection amount of holes that move to. That is, it is possible to provide a semiconductor device having a low built-in potential that hardly causes a latch-up phenomenon in a large current region.
  • FIG. 1 is a cross-sectional view showing an IGBT according to an embodiment of the present invention.
  • FIG. 2 is a diagram showing voltage-current characteristics in the embodiment of the present invention and a comparative example.
  • FIG. 3 is a plan view showing an embodiment of the present invention.
  • FIG. 4 is a plan view showing the arrangement of the fifth semiconductor region and the sixth semiconductor region according to the embodiment of the present invention.
  • FIG. 5 is a plan view showing a modification of the arrangement of the fifth semiconductor region and the sixth semiconductor region according to the embodiment of the present invention.
  • a semiconductor device 1 includes a first conductivity type first semiconductor region 10 and a second conductivity type in which the semiconductor substrate 100 is disposed on the first semiconductor region 10.
  • the sixth semiconductor region 12 has a higher impurity concentration than the second semiconductor region 20 and a lower impurity concentration than the fifth semiconductor region 11.
  • the semiconductor device 1 includes an active part including the IGBT shown in FIG. 1 and an outer peripheral part (not shown in FIG. 1) such as an outer peripheral trench and a guard ring surrounding the active part.
  • a trench 25 that extends from the fourth semiconductor region 40 to the second semiconductor region 20 through the third semiconductor region 30 is formed.
  • An insulating film 50 is disposed on the inner wall surface of the groove 25.
  • the control electrode 60 is disposed on the insulating film 50 so as to face the side surface of the third semiconductor region 30.
  • An auxiliary electrode 65 is disposed on the insulating film 50 on the bottom surface side of the inner wall surface of the groove 25 so as to be separated from the control electrode 60.
  • the semiconductor device 1 includes a first main electrode 80 that is electrically connected to the first semiconductor region 10, and a second main electrode 90 that is electrically connected to the third semiconductor region 30 and the fourth semiconductor region 40. Is provided. Note that the second main electrode 90 may not be electrically connected to the third semiconductor region 30.
  • the auxiliary electrode 65 is electrically connected to the second main electrode 90.
  • the semiconductor device 1 shown in FIG. 1 is a trench gate type IGBT.
  • the first semiconductor region 10 is a p-type collector region 10
  • the second semiconductor region 20 is an n-type drift region 20
  • the third semiconductor region 30 is a p-type base region 30, 4
  • the semiconductor region 40 will be described as an n-type emitter region 40.
  • a plurality of emitter regions 40 are selectively formed on the base region 30.
  • examples of the impurity concentration and thickness of each semiconductor region are as follows.
  • the collector region 10 has a thickness of 0.1 ⁇ m to 300 ⁇ m, and the collector region 10 has an impurity concentration of 1 ⁇ 10 17 cm ⁇ 3 to 1 ⁇ 10 19 cm ⁇ 3 .
  • the impurity concentration of the fifth semiconductor region 11 higher than the impurity concentration of the drift region 20 is 1 ⁇ 10 18 cm ⁇ 3 to 1 ⁇ 10 19 cm ⁇ 3 .
  • the impurity concentration of the sixth semiconductor region 12 that is higher than the impurity concentration of the drift region 20 and lower than the impurity concentration of the fifth semiconductor region 11 is 5 ⁇ 10 15 cm ⁇ 3 to 1 ⁇ 10 17 cm ⁇ 3 .
  • the control electrode 60 will be described as the gate electrode 60, the first main electrode 80 as the collector electrode 80, and the second main electrode 90 as the emitter electrode 90.
  • the surface of the base region 30 that faces the gate electrode 60 is a channel formation region 101. That is, the region of the insulating film 50 formed on the side surface of the trench 25 functions as a gate insulating film.
  • the width W1 of the groove 25 is larger than the depth of the groove 25.
  • the width W1 of the groove 25 is 3 ⁇ m to 20 ⁇ m, more preferably 3 ⁇ m to 15 ⁇ m, and still more preferably 6 ⁇ m to 15 ⁇ m.
  • the depth of the groove 25 is 2 ⁇ m to 10 ⁇ m, for example, about 5 ⁇ m.
  • the interval W2 between adjacent grooves 25 is preferably wider than the interval W2 between the grooves 25, for example, 2 to 4 ⁇ m.
  • the width W1 of the groove 25 in the present invention means a width at a position on the extension of the interface between the base region 30 and the drift region 20, as shown in FIG.
  • the interval W2 between adjacent grooves 25 in the present invention means an interval between the grooves 25 at a position on the extension of the interface between the base region 30 and the drift region 20.
  • the width of the base region 30 exposed on the surface of the semiconductor substrate 100 between the grooves 25, that is, the width of the portion where the base region 30 and the emitter electrode 90 are in contact is referred to as “connection region width”, and is shown as the width W3 in FIG. It was.
  • the “connection region width” here is a width along a direction perpendicular to the extending direction of the groove 25 which is perpendicular to the paper surface in FIG. That is, the length in the direction parallel to the width direction of the groove 25 is meant.
  • the gate electrode 60 is composed of left and right gate electrodes 60 disposed on a pair of side surfaces (first side surface and second side surface) constituting the trench 25, and each of them is formed on the base region 30 with an insulating film 50 interposed therebetween. Are provided to face each other. In the cross section shown in FIG. 1, the left and right gate electrodes 60 are separated, but the left and right gate electrodes 60 are electrically connected via a gate connection portion in the connection groove 125 as described later. .
  • the gate electrode 60 and the gate connection portion are made of a conductive polycrystalline silicon film doped with a high concentration of, for example, an impurity concentration of 1 ⁇ 10 19 cm ⁇ 3 or more and 1 ⁇ 10 20 cm ⁇ 3 or less.
  • the gate electrode 60 is not formed on the center side of the bottom surface of the groove 25. That is, the gate electrode 60 arranged along the side surface of the groove 25 is formed from the surface of the semiconductor substrate 100 toward the bottom surface of the groove 25, but the gate electrode 60 is formed on the center side of the bottom surface of the groove 25. It has not been.
  • an auxiliary electrode 65 facing the drift region 20 via the insulating film 50 is formed in the region of the bottom surface of the trench 25 where the gate electrode 60 is not formed on the surface of the trench 25, an auxiliary electrode 65 facing the drift region 20 via the insulating film 50 is formed.
  • the auxiliary electrode 65 is made of a conductive polycrystalline silicon film doped with a high concentration of, for example, an impurity concentration of 1 ⁇ 10 19 cm ⁇ 3 or more and 1 ⁇ 10 20 cm ⁇ 3 or less.
  • the auxiliary electrode 65 extends from the first side surface of the groove 25 toward the second side surface of the groove 25.
  • the auxiliary electrode 65 is separated from the left and right gate electrodes 60, and the auxiliary electrode 65 and the left and right gate electrodes 60 are electrically separated (insulated).
  • an interlayer insulating film 70 is formed in the trench 25 so as to cover the left and right gate electrodes 60 and the auxiliary electrode 65.
  • the interlayer insulating film 70 is also provided between the auxiliary electrode 65 and the gate electrodes 60 on both sides thereof, and electrically insulates the auxiliary electrode 65 from the left and right gate electrodes 60.
  • An emitter electrode 90 is formed on the surface of the semiconductor substrate 100, and an interlayer insulating film 70 is also provided between the emitter electrode 90, the gate electrode 60 and the auxiliary electrode 65.
  • the interlayer insulating film 70 has an opening on the semiconductor substrate 100 between the adjacent trenches 25, and the emitter electrode 90 disposed so as to cover the surface of the semiconductor substrate 100 has a base via the opening of the interlayer insulating film 70. It is provided on the upper surfaces of the region 30 and the emitter region 40. With the above configuration, the emitter electrode 90 is electrically connected to the base region 30 and the emitter region 40 on the surface of the semiconductor substrate 100. The emitter electrode 90 is also electrically connected to the auxiliary electrode 65 in the groove 25.
  • the emitter region 40 is disposed in a strip shape along the extending direction of the groove 25.
  • the emitter region 40 is not formed in a band shape along the groove 25, but a plurality of the emitter regions 40 may be intermittently disposed on the base region 30 along the groove 25.
  • FIG. 2 shows voltage-current characteristics of the IGBT shown in FIG. 1 and a comparative IGBT.
  • the solid line shows the voltage-current characteristics of the IGBT shown in FIG. 1
  • the dotted line shows the voltage-current characteristics of the IGBT of the comparative example.
  • the rated current is B in FIG. 2
  • the comparative example is an example in which the sixth semiconductor region 12 of the IGBT in FIG. 1 is replaced with the fifth semiconductor region 11.
  • the built-in potential A1 of the IGBT of FIG. 1 is lower than the built-in potential A2 of the IGBT of the comparative example.
  • the on-voltage of the IGBT of FIG. 1 is lower than the on-voltage of the IGBT of the comparative example.
  • FIG. 3 is a plan view of the semiconductor device 1 including the active part including the IGBT shown in FIG. 1 and the outer peripheral part surrounding the active part.
  • FIG. 4 shows an arrangement of the fifth semiconductor region and the sixth semiconductor region in the plan view of the semiconductor device 1.
  • the emitter region 40 is provided so as to be parallel to the longitudinal direction of the groove 25.
  • Adjacent grooves 25 are connected to connection grooves 125 on the outer periphery surrounding the active part.
  • an outer peripheral groove 225 is provided outside the groove 25, and the outer peripheral groove 225 is connected to the connection groove 125.
  • the sixth semiconductor region 12 is provided in parallel with the longitudinal direction of the groove 25.
  • a region that is not the sixth semiconductor region 12 is the fifth semiconductor region 11, and the fifth semiconductor regions 11 and the sixth semiconductor regions 12 are alternately provided.
  • the end portion in the longitudinal direction of the groove 25 extends to the outer edge side of the semiconductor device 1 than the end portion in the longitudinal direction of the sixth semiconductor region 12.
  • the fifth semiconductor region 11 is provided so as to surround the sixth semiconductor region 12 as shown in FIG.
  • the outermost side of the semiconductor device 1 is the fifth semiconductor region 11
  • the drift region 20 is provided in the low current region by providing the fifth semiconductor region 11 so as to surround the sixth semiconductor region 12.
  • the number of holes is larger on the active region side of the drift region 20 than on the end region side of the semiconductor layer, and the latch-up phenomenon in the termination region closer to the outer periphery of the semiconductor device 1 than the active region is suppressed while suppressing the saturation voltage in the low current region. can do.
  • the fifth semiconductor region 11 be directly under the side wall surface of the trench 25 to be the channel formation region 101 of the active region. Holes are more likely to move from the collector region 10 immediately below the channel formation region 101 to the drift region 20 than the collector region separated from immediately below the channel formation region 101.
  • the sixth semiconductor region 12 having an impurity concentration lower than that of the fifth semiconductor region 11 immediately below the channel formation region 101, the number of holes moving from the collector region 10 to the drift region 20 at a low current increases, and the efficiency is improved. The saturation voltage can be lowered.
  • the thickness of the drift region 20 is desirably sufficiently larger than the width of the fifth semiconductor region 11. Since the drift region 20 is thick, holes can be accumulated not only in the drift region 20 in the vicinity of the fifth semiconductor region 11 in the extended portion of the channel but also in a wider range.
  • planar IGBT field stop region may be replaced with the fifth semiconductor region 11 and the sixth semiconductor region 12 described in the embodiment of the present invention.
  • field stop region of the well-known trench gate type IGBT may be replaced with the fifth semiconductor region 11 and the sixth semiconductor region 12 described in the embodiment of the present invention.
  • the arrangement of the fifth semiconductor region 11 and the sixth semiconductor region 12 in FIG. 4 in a plan view is arranged as a plurality of dot-like sixth semiconductor regions 12 in the fifth semiconductor region 11 as shown in FIG. May be.
  • an n-type semiconductor region having an impurity concentration higher than that of the drift region 20 may be disposed between the drift region 20 and the base region 30.
  • a semiconductor region having a high impurity concentration By disposing a semiconductor region having a high impurity concentration, more holes are accumulated in the drift region 20 in the vicinity of the interface with the drift region 20 below the semiconductor region. As a result, the on-resistance can be further reduced.
  • the semiconductor device of the present invention can be used for a semiconductor device including an IGBT that performs a switching operation.

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Abstract

本発明は、第１導電型の第１半導体領域と、第１半導体領域上に配置された、第２導電型の第２半導体領域と、第２半導体領域上に配置された、第１導電型の第３半導体領域と、第３半導体領域上に配置された、第２導電型の第４半導体領域と、第３半導体領域に対向して、絶縁膜を介して配置された制御電極と、第１半導体領域と電気的に接続された第１電極と、第４半導体領域と電気的に接続された第２電極と、第１半導体領域と第２半導体領域との間にあって、第２半導体領域より不純物濃度が高い第５半導体領域と、第１半導体領域と第２半導体領域との間にあって、第２半導体領域より不純物濃度が高く第５半導体領域より不純物濃度が低い第６半導体領域と、を備えることを特徴とする。これにより、ラッチアップ現象が生じ難く、低い内蔵電位となる半導体装置を提供することができる。

Description

半導体装置
本発明はＩＧＢＴ構造を備える半導体装置に関するものである。
絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）は、高入力インピーダンス、低オン電圧を有することから、モータ駆動回路などで使用されている。
一般的にＩＧＢＴの裏面側には伝導度変調を生じさせるために、第１導電型のドリフト領域とは反対導電型の第２導電型のコレクタ領域をドリフト領域と接するように設けている。しかし、ＩＧＢＴに逆方向電圧を加えた際にドリフト領域の上面側からドリフト領域内に伸びて来た空乏層がドリフト領域の下面に接するコレクタ領域に達すると、パンチスルー現象を起こして耐圧が低下する。特に半導体装置を低飽和電圧とするために、ドリフト領域の厚みを薄くした場合、パンチスルー現象による半導体装置の耐圧低下が問題となる。
また、コレクタ領域がドリフト領域と接するＩＧＢＴは、ＯＮ動作時にコレクタ領域からドリフト領域へ移動する正孔が多くなり、ＩＧＢＴ特有のラッチアップ現象が生じ易くなる。そこで、コレクタ領域の不純物濃度を下げる事が考えられる。しかし、コレクタ領域の不純物濃度を下げたＩＧＢＴは、コレクタ電極とコレクタ領域との良好な低抵抗接触が得られないという問題がある。
そこで、ドリフト領域とコレクタ領域間にドリフト領域よりも不純物濃度が高い第１導電型の半導体領域（以下、フィールドストップ領域という）を配置する構造を採用可能である（例えば、特許文献１参照。）。フィールドストップ領域を設けたＩＧＢＴは、フィールドストップ領域内での空乏層の伸びが小さくなる。その結果、ＩＧＢＴに逆方向電圧を加えた際に、ドリフト領域の上面側から延伸する空乏層がコレクタ領域に到達することが抑制され、パンチスルー現象によるＩＧＢＴの耐圧低下が抑制される。
さらに、ＩＧＢＴのＯＮ動作時に、コレクタ領域からドリフト領域へ移動しようとする正孔の一部がフィールドストップ領域内に存在する多数の電子と再結合する。よって、ＩＧＢＴのＯＮ動作時に、コレクタ領域からドリフト領域へ移動しようとする正孔の一部がドリフト領域内に達する前に消滅するので、ドリフト領域内への正孔の注入量を抑える事ができる。よって、ＩＧＢＴ特有のラッチアップ現象による半導体装置の破壊も生じ難くなる。
特許文献１：特開2015-179720号公報
しかし、フィールドストップ領域を設けたＩＧＢＴにおいて、フィールドストップ領域の不純物濃度が高いと、コレクタ領域とフィールドストップ領域との間に生じるｐｎ接合の内蔵電位（ビルトインポテンシャル）が大きくなる。ＩＧＢＴのオン電圧は飽和電圧に内蔵電位が加算されるため、ＩＧＢＴのオン電圧は高くなる。
そこで、フィールドストップ領域を配置する構造を採用したＩＧＢＴにおいて、フィールドストップ領域の不純物濃度を下げると、内蔵電位を低下させることができる。よって、内蔵電位の加算によるＩＧＢＴのオン電圧の上昇を抑制できる。しかし、フィールドストップ領域の不純物濃度を下げると、例えば、定格電流付近の大電流領域でラッチアップ現象が生じ易くなり、半導体装置の破壊が生じ易くなる。さらに、フィールドストップ領域としての本来の機能である空乏層の伸びを抑制する機能が低下し、半導体装置はパンチスルー現象による耐圧低下を生じ易くなる。
そこで、発明が解決しようとする課題は、ラッチアップ現象が生じ難く、低い内蔵電位となる半導体装置を提供することである。
本発明の半導体装置は、第１導電型の第１半導体領域と、第１半導体領域上に配置された、第２導電型の第２半導体領域と、第２半導体領域上に配置された、第１導電型の第３半導体領域と、第３半導体領域上に配置された、第２導電型の第４半導体領域と、第３半導体領域に対向して、絶縁膜を介して配置された制御電極と、第１半導体領域と電気的に接続された第１電極と、第４半導体領域と電気的に接続された第２電極と、第１半導体領域と第２半導体領域との間にあって、第２半導体領域より不純物濃度が高い第５半導体領域と、第１半導体領域と第２半導体領域との間にあって、第２半導体領域より不純物濃度が高く第５半導体領域より不純物濃度が低い第６半導体領域と、を備えることを特徴とする。
本発明の半導体装置は、第１半導体領域と第２半導体領域との間に、第２半導体領域より不純物濃度が高い第５半導体領域と第２半導体領域より不純物濃度が高く且つ第５半導体領域より不純物濃度が低い第６半導体領域を備える。第６半導体領域を設けることにより、内蔵電位は低下し、ＩＧＢＴのオン電圧は低下する。また、ＩＧＢＴの定格電流に近い大電流領域では、第１半導体領域から出た正孔は第６半導体領域を通るだけではなく、第５半導体領域へも移動しようとする。しかし、第１半導体領域から第５半導体領域へ移動する正孔は第５半導体領域内に存在する多量の電子と再結合するため、第１半導体領域から第５半導体領域を通って第２半導体領域へ移動する正孔の注入量を抑制することができる。つまり、大電流領域でラッチアップ現象が生じ難く、低い内蔵電位である半導体装置を提供することができる。
図１は本発明の実施形態のＩＧＢＴを示した断面図である。 図２は本発明の実施形態と比較例における電圧－電流特性を示す図である。 図３は本発明の実施形態を示した平面図である。 図４は本発明の実施形態の第５半導体領域と第６半導体領域の配置を示した平面図である。 図５は本発明の実施形態の第５半導体領域と第６半導体領域の配置の変形例を示した平面図である。
次に、図面を参照して、本発明の実施形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各部の長さの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
　又、以下に示す実施形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は、構成部品の形状、構造、配置等を下記のものに特定するものでない。この発明の実施形態は、請求の範囲において、種々の変更を加えることができる。
　本発明の実施形態に係る半導体装置１は、図１に示すように、半導体基板１００が、第１導電型の第１半導体領域１０と、第１半導体領域１０上に配置された第２導電型の第２半導体領域２０と、第２半導体領域２０上に配置された第１導電型の第３半導体領域３０と、第３半導体領域３０上に配置された第２導電型の第４半導体領域４０と、第１半導体領域１０と第２半導体領域２０との間にあって、第２半導体領域２０より不純物濃度が高い第５半導体領域１１と、第１半導体領域１０と第２半導体領域２０との間にあって、第２半導体領域２０より不純物濃度が高く第５半導体領域１１より不純物濃度が低い第６半導体領域１２を有する。なお、半導体装置１は図１に示したＩＧＢＴを含む活性部と活性部を囲む外周トレンチやガードリング等の外周部（図１では図示せず）を備える。
　図１に示すように、第４半導体領域４０から第３半導体領域３０を貫通して第２半導体領域２０まで達する溝２５が形成されている。溝２５の内壁面には、絶縁膜５０が配置されている。そして、溝２５の壁面において、絶縁膜５０上に第３半導体領域３０の側面に対向して制御電極６０が配置されている。また、溝２５の内壁面の底面側の絶縁膜５０上に制御電極６０と離間して補助電極６５が配置されている。更に、半導体装置１は、第１半導体領域１０と電気的に接続する第１の主電極８０と、第３半導体領域３０及び第４半導体領域４０と電気的に接続する第２の主電極９０とを備える。なお、第２の主電極９０が第３半導体領域３０と電気的に接続していなくてもよい。補助電極６５は、第２の主電極９０と電気的に接続されている。
　第１導電型と第２導電型とは互いに反対導電型である。すなわち、第１導電型がｎ型であれば、第２導電型はｐ型であり、第１導電型がｐ型であれば、第２導電型はｎ型である。以下において、第１導電型がｐ型、第２導電型がｎ型の場合を例示的に説明する。
　上記のように、図１に示した半導体装置１は、トレンチゲート型のＩＧＢＴである。説明を分かりやすくするため、以下では、第１半導体領域１０をｐ型のコレクタ領域１０、第２半導体領域２０をｎ型のドリフト領域２０、第３半導体領域３０をｐ型のベース領域３０、第４半導体領域４０をｎ型のエミッタ領域４０として説明する。複数のエミッタ領域４０が、ベース領域３０の上に選択的に形成されている。半導体装置１において、各半導体領域の不純物濃度及び厚み等を例示すると、以下の通りである。
　エミッタ領域４０の厚みは０．１μｍ～１μｍであり、エミッタ領域４０の不純物濃度は１×１０1８ｃｍ-3～５×１０２０ｃｍ-3である。また、ベース領域３０の厚みは２μｍ～６μｍ程度であり、ベース領域３０の不純物濃度は１×１０1７ｃｍ-3～５×１０18ｃｍ-3である。また、ドリフト領域２０の厚みは４０μｍ以上且つ１４０μｍ以下であり、ドリフト領域２０の不純物濃度は１×１０1３ｃｍ-3～５×１０１４ｃｍ-3であることが望ましい。また、コレクタ領域１０の厚みは０．１μｍ～３００μｍであり、コレクタ領域１０の不純物濃度は、１×１０17ｃｍ-3～１×１０19ｃｍ-3である。ドリフト領域２０の不純物濃度よりも高い第５半導体領域１１の不純物濃度は１×１０1８ｃｍ-3～１×１０19ｃｍ-3である。ドリフト領域２０の不純物濃度よりも高く第５半導体領域１１の不純物濃度より低い第６半導体領域１２の不純物濃度は、５×１０1５ｃｍ-3～１×１０1７ｃｍ-3である。
　また、制御電極６０をゲート電極６０、第１の主電極８０をコレクタ電極８０、第２の主電極９０をエミッタ電極９０として説明する。また、ゲート電極６０と対向するベース領域３０の表面がチャネル形成領域１０１である。つまり、溝２５の側面に形成された絶縁膜５０の領域がゲート絶縁膜として機能する。
　図１に示す半導体装置１では、溝２５の幅Ｗ１が溝２５の深さよりも大きい。例えば、溝２５の幅Ｗ１が３μｍ～２０μｍ、より好ましくは３μｍ～１５μｍであり、更に好ましくは６μｍ～１５μｍである。溝２５の深さは２μｍ～１０μｍであり、例えば５μｍ程度である。また、互いに隣接する溝２５の間隔Ｗ２は溝２５の間隔Ｗ２よりも溝２５の幅Ｗ１が広いことが好ましく、例えば２～４μmである。
　なお、本発明でいう溝２５の幅Ｗ１とは、図１に示すように、ベース領域３０とドリフト領域２０との界面の延長上の位置における幅を意味する。また、本発明でいう隣り合う溝２５の間隔Ｗ２とは、ベース領域３０とドリフト領域２０との界面の延長上の位置における溝２５間の間隔を意味する。また、溝２５間において半導体基板１００の表面に露出したベース領域３０の幅、すなわちベース領域３０とエミッタ電極９０との接する部分の幅を「接続領域幅」といい、図１において幅Ｗ３として示した。なお、ここでいう「接続領域幅」とは、図１における紙面と垂直方向である溝２５の延伸する方向と垂直な方向に沿った幅である。すなわち、溝２５の幅方向と並行する方向での長さを意味する。
　ゲート電極６０は、溝２５を構成する一対の側面（第１の側面と第２の側面）に配置された左右のゲート電極６０から構成されており、それぞれがベース領域３０に絶縁膜５０を介して対向するように設けられている。なお、図１に示す断面では左右のゲート電極６０は分離されているが、左右のゲート電極６０は、後述のように、接続溝１２５内のゲート接続部を介して電気的に接続されている。ゲート電極６０及びゲート接続部は、例えば不純物濃度が１×１０１９ｃｍ-3以上且つ１×１０２０ｃｍ-3以下の高濃度にドープされた導電性の多結晶シリコン膜で構成される。
　また、本発明に基づき、溝２５の底面の中央側にはゲート電極６０が形成されていない。
すなわち、溝２５の側面に沿って配置されたゲート電極６０は、半導体基板１００の表面から溝２５の底面に向かって形成されているが、溝２５の底面の中央側にはゲート電極６０が形成されていない。溝２５の表面のゲート電極６０が形成されていない溝２５の底面の領域内には、絶縁膜５０を介してドリフト領域２０と対向する補助電極６５が形成されている。補助電極６５は、例えば不純物濃度が１×１０１９ｃｍ-3以上且つ１×１０２０ｃｍ-3以下の高濃度にドープされた導電性の多結晶シリコン膜で構成されている。この補助電極６５は、溝２５の第１の側面側から溝２５の第２の側面側に向かって延伸している。補助電極６５は、左右のゲート電極６０と離間しており、補助電極６５と左右のゲート電極６０とは電気的に分離されている（絶縁されている）。
　また、左右のゲート電極６０と補助電極６５を覆うように、溝２５内には層間絶縁膜７０が形成されている。層間絶縁膜７０は、補助電極６５とその両側のゲート電極６０との間にも設けられており、補助電極６５と左右のゲート電極６０を電気的に絶縁している。半導体基板１００の表面上にはエミッタ電極９０が形成されており、エミッタ電極９０、ゲート電極６０及び補助電極６５との間にも、層間絶縁膜７０が設けられている。
　層間絶縁膜７０は隣り合う溝２５の間の半導体基板１００上に開口部を有し、半導体基板１００の表面を覆って配置されたエミッタ電極９０は、層間絶縁膜７０の開口部を介してベース領域３０とエミッタ領域４０の上面に設けられている。上記の構成により、エミッタ電極９０は、半導体基板１００の表面においてベース領域３０及びエミッタ領域４０と電気的に接続される。なお、エミッタ電極９０は、溝２５内の補助電極６５とも電気的に接続されている。
　なお、エミッタ領域４０は、溝２５の延伸方向に沿って帯状に配置されている。なお、エミッタ領域４０が溝２５に沿って帯状に形成されているのではなく、溝２５に沿ってベース領域３０の上部に間欠的に複数配置しても良い。
　ここで、図１に示したＩＧＢＴの動作について説明する。
エミッタ電極９０とコレクタ電極８０間に所定のコレクタ電圧を印加し、エミッタ電極９０とゲート電極６０間に所定のゲート電圧を印加する。例えば、ゲート電極６０に閾値以上の所定の電位を与えると、チャネル形成領域１０１においてｐ型からｎ型に反転してチャネルが生じる。そのチャネルを介して、エミッタ領域４０からの電子がドリフト領域２０に移動する。この移動した電子がコレクタ領域１０に到達すると、コレクタ領域１０から正孔（ホール）がドリフト領域２０へ移動する。ここで、コレクタ領域１０は第５半導体領域１１又は半導体領域１２との間にＰＮ接合を形成している。半導体領域１２の不純物濃度が第５半導体領域１１の不純物濃度よりも低く、半導体領域１２の内蔵電位が第５半導体領域１１の内蔵電位よりも低いので、コレクタ領域１０から半導体領域１２を通ってドリフト領域２０に正孔が移動する。更にエミッタ領域４０からドリフト領域２０に移動した電子が増えると、コレクタ領域１０から半導体領域１２を通ってドリフト領域２０へ移動する正孔も増加し、ベース領域３０の下方に正孔が蓄積される。この結果、ＩＧＢＴがオンしてから伝導度変調状態に早く移行して、ＩＧＢＴのオン電圧が低下する。以上から、ＩＧＢＴの飽和電圧は低くなる。更に電流を増加させると、コレクタ領域１０から出る正孔の数が更に多くなり、正孔がコレクタ領域１０から半導体領域１２を通ってドリフト領域２０へ移動するだけではなく、正孔がコレクタ領域１０から第５半導体領域１１を通ってもドリフト領域２０に移動するようになる。その結果、低いオン電圧の半導体装置を提供することができる。
なお、第５半導体領域１１は第６半導体領域１２よりも多くの電子が存在する。それ故、コレクタ領域１０から移動した正孔が第５半導体領域１１内の電子と再結合することで消滅する確率がコレクタ領域１０から入る正孔が第６半導体領域１２内の電子と再結合することで消滅する確率よりも高くなる。従って、定格電流付近の大電流領域において、コレクタ領域１０から出た正孔がドリフト領域２０内に過剰に注入されることを抑制することができる。よって、大電流時に過剰な正孔がドリフト領域内に注入することを抑制しているので、ラッチアップ現象による破壊を抑制することができる。
　以上から、大電流領域でラッチアップ現象が生じ難く、低電流領域で低い内蔵電位である半導体装置を提供することができる。
図１に示したＩＧＢＴと比較例のＩＧＢＴにおける電圧－電流特性を図２で示す。図２において、実線が図１に示したＩＧＢＴの電圧－電流特性を示し、点線が比較例のＩＧＢＴにおける電圧－電流特性を示す。なお、定格電流は図２のＢであり、比較例は図１のＩＧＢＴの第６半導体領域１２を第５半導体領域１１に置き換えた場合の例である。図２で示すように、図１のＩＧＢＴの内蔵電位Ａ１は比較例のＩＧＢＴの内蔵電位Ａ２よりも低くなっている。更に定格電流Bよりも低い低電流領域において、図１のＩＧＢＴのオン電圧は比較例のＩＧＢＴのオン電圧よりも低くなっている。
半導体装置１をオン状態からオフ状態にする場合には、ゲート電圧をしきい値電圧よりも低くし、例えば、ゲート電圧をエミッタ電圧と同じ電位又は負電位となるように制御してチャネル形成領域１０１を消滅させる。これにより、エミッタ領域４０からドリフト領域２０への電子の注入が停止する。コレクタ電極８０の電位がエミッタ電極９０よりも高いので、ベース領域３０とドリフト領域２０との界面から空乏層が広がっていく。また、ドリフト領域２０に蓄積された正孔は、互いに隣接する溝２５間に形成されたベース領域３０を通じて、エミッタ電極９０に排出される。すなわち、溝２５と溝２５との間のベース領域３０とエミッタ電極９０との接する部分が正孔の吸出し口となる。
図３は、図１に示したＩＧＢＴを含む活性部と活性部を囲む外周部とを含む半導体装置１の平面図を示す。図４は、半導体装置１の平面図において、第５半導体領域と第６半導体領域の配置を示す。図３の半導体装置１の平面視において、溝２５の長手方向と並行するように、エミッタ領域４０が設けられている。隣り合う溝２５は活性部を取り囲む外周部の接続溝１２５と接続している。更に、溝２５の外側に外周部の外周溝２２５を設け、外周溝２２５は接続溝１２５と接続している。第６半導体領域１２は溝２５の長手方向と並行するように設けられている。第６半導体領域１２では無い領域が第５半導体領域１１であり、第５半導体領域１１と第６半導体領域１２とが交互に設けられている。
ここで、図２で示すように、第６半導体領域１２の長手方向の端部はエミッタ領域４０の長手方向の端部よりも半導体装置１の外縁側まで延びている事が望ましい。この場合、半導体装置１内の活性領域において比較的広い範囲に第６半導体領域１２が設けられるので、低電流時の飽和電圧を下げることができる。
更に、溝２５の長手方向の端部は、第６半導体領域１２の長手方向の端部よりも半導体装置１の外縁側まで延伸していることが望ましい。この場合、半導体装置１を平面的に見て、図３で示すように、第6半導体領域１２を囲むように第５半導体領域１１を設けている。平面的に見て、半導体装置１の最も外側が第５半導体領域１１となっており、第６半導体領域１２を囲むように第５半導体領域１１を設けることによって、低電流領域において、ドリフト領域２０の終端領域側よりもドリフト領域２０の活性領域側で正孔が多くなり、低電流領域における飽和電圧を抑制しつつ、活性領域よりも半導体装置１の外郭に近い終端領域におけるラッチアップ現象を抑制することができる。
（その他の実施形態）
　上記のように、本発明は実施形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなろう。
　例えば、活性領域のチャネル形成領域１０１となる溝２５の側壁面直下が第５半導体領域１１となっている事が望ましい。チャネル形成領域１０１直下から離間したコレクタ領域よりもチャネル形成領域１０１直下のコレクタ領域１０から正孔がドリフト領域２０へ移動し易い。チャネル形成領域１０１直下に第５半導体領域１１よりも不純物濃度が低い第６半導体領域１２を設けることによって、低電流時に正孔がコレクタ領域１０からドリフト領域２０へ移動する数が増加し、効率良く飽和電圧を下げることができる。
　また、例えば、大電流時にラッチアップ現象が生じることを抑制するため、１つのセルとして見た時に、第６半導体領域１２の総幅は第５半導体領域１１の総幅よりも狭いことが望ましい。
また、ドリフト領域２０の厚みは第５半導体領域１１の幅に比べて十分広いことが望ましい。ドリフト領域２０の厚みが厚いことで、チャネルの延長部分の第５半導体領域１１近傍のドリフト領域２０の領域だけでなく、それよりも広い範囲で正孔を蓄積することができる。
また、周知のプレーナ型ＩＧＢＴのフィールドストップ領域を本発明の実施形態に記載した第５半導体領域１１と第６半導体領域１２に置き換えても良い。
また、周知のトレンチゲート型ＩＧＢＴのフィールドストップ領域を本発明の実施形態に記載した第５半導体領域１１と第６半導体領域１２に置き換えても良い。
また、平面的に見た図４の第５半導体領域１１と第６半導体領域１２の配置を、図５のように第５半導体領域１１内に複数のドット状の第６半導体領域１２として配置してもよい。
また、図３において、溝２５が延伸する方向と第６半導体領域１２が延伸する方向が並行となるように示したが、溝２５が延伸する方向と第６半導体領域１２が延伸する方向が垂直となるように配置しても良い。
　なお、ドリフト領域２０とベース領域３０との間に、ドリフト領域２０よりも不純物濃度の高いｎ型の半導体領域を配置してもよい。不純物濃度の高い半導体領域を配置することにより、この半導体領域の下方のドリフト領域２０との界面近傍においてドリフト領域２０に正孔がより多く蓄積される。その結果、オン抵抗をより低減できる。
　なお、上記の構成において、導電型（ｐ型、ｎ型）を逆にしても同様の効果を奏することは明らかである。また、半導体基板１００、ゲート電極６０等を構成する材料によらずに、上記の構造、製造方法を実現することができ、同様の効果を奏することも明らかである。
　このように、本発明はここでは記載していない様々な実施形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な請求の範囲に係る発明特定事項によってのみ定められるものである。
本発明の半導体装置は、スイッチング動作を行うＩＧＢＴを含む半導体装置の用途に利用可能である。
１　　　半導体装置
１０　　第１半導体領域
１１　　第５半導体領域
１２　　第６半導体領域
２０　　第２半導体領域
２５　　溝
３０　　第３半導体領域
４０　　第４半導体領域
５０　　絶縁膜
６０　　制御電極
６５　　補助電極
７０　　層間絶縁膜
８０　　第1の主電極
９０　　第２の主電極
１００　半導体基板
１２５　 接続溝
２２５　外周溝

Claims (6)

  1. 第１導電型の第１半導体領域と、
    前記第１半導体領域上に配置された、第２導電型の第２半導体領域と、
    前記第２半導体領域上に配置された、第１導電型の第３半導体領域と、
    前記第３半導体領域上に配置された、第２導電型の第４半導体領域と、
    前記第３半導体領域に対向して、絶縁膜を介して配置された制御電極と、
    前記第１半導体領域と電気的に接続された第１の主電極と、
    前記第４半導体領域と電気的に接続された第２の主電極と、
    前記第１半導体領域と前記第２半導体領域との間にあって、前記第２半導体領域より不純物濃度が高い第５半導体領域と、
    前記第１半導体領域と前記第２半導体領域との間にあって、前記第２半導体領域より不純物濃度が高く前記第５半導体領域より不純物濃度が低い第６半導体領域と、
    を備え、
    横方向に前記第５半導体領域と前記第６半導体領域が交互に配置されている事を特徴とする半導体装置。
  2. 前記第５半導体領域と前記第６半導体領域は前記第１半導体領域の上面と接している事を特徴とする請求項１の半導体装置。
  3. 前記第５半導体領域の幅は前記第６半導体領域の幅よりも広い事を特徴とする請求項１又は２の半導体装置。
  4. 前記第６半導体領域は、前記制御電極と対向する前記第３半導体領域面の領域直下に備えることを特徴とする請求項１から３の何れか１項に記載の半導体装置。
  5. 前記第３半導体領域を貫通して前記第２半導体領域に達する溝を備え、
    前記制御電極は前記溝内において絶縁膜を介して前記第３半導体領域と対向するように配置されており、
    前記溝の溝幅が３～２０μｍであることを特徴とする請求項１から４の何れか１項に記載の半導体装置。
  6. 平面的に見て、半導体装置１の最も外側が第５半導体領域１１となっており、
    前記第６半導体領域は前記第５半導体領域で囲まれている事を特徴とする請求項１から５の何れか１項に記載の半導体装置。
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