DE3785483T2 - Halbleiteranordnung mit einem Bipolartransistor und Feldeffekttransistoren. - Google Patents
Halbleiteranordnung mit einem Bipolartransistor und Feldeffekttransistoren.Info
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Description
- Die Erfindung betrifft Halbleiteranordnungen mit sowohl einem Bipolartransistor als auch Isolierschicht-Feldeffekttransistoren Obgleich Majoritätsträgeranordnungen tatsächlich sehr viel schneller sind als Bipolarstrukturen, geht diese Geschwindigkeit auf Kosten von Durchgangsleistung, insbesondere für Hochspannungsanordnungen. Dieser Nachteil ist mit dem sehr hohen Streureihenwiderstand des nichtleitfähigkeitsmodulierten Draindriftfeldes verknüpft und ist eine grundlegende Begrenzung für eine Majoritätsträgeranordnung. Im Gegensatz dazu können Bipolaranordnungen durch Anwendung von Lebensdauerbegrenzung, Basis- Kollektor-Verriegelung, Emitterverkürzung und sonstige andere Techniken zur Steuerung der Leitfähigkeitsmodulation oder zum Abnehmen injizierter Ladung Geschwindigkeit gegen Dissipation umtauschen. Ein Kompromiß zwischen den Eigenschaften von Bipolar- und Majoritätsträgeranordnungen kann durch Verwendung der beiden Anordnungsarten durch ihre Verknüpfung erhalten werden.
- Es wurden Halbleiteranordnungen beschrieben, die einen Bipolartransistor mit einem Emittergebiet vom einen Leitfähigkeitstyp enthalten, das mit einem Basisgebiet vom entgegengesetzten Leitfähigkeitstyp eine Schnittstelle bildet, wobei das Basisgebiet mit einem Kollektorgebiet vom einen Leitfähigkeitstyp eine Schnittstelle bildet, ein erster Isolierschicht-Feldeffekttransistor eine gategesteuerte Verbindung nach dem Emittergebiet des Bipolartransistors versorgt, und ein zweiter Isolierschicht- Feldeffekttransistor einen Ladungsabnahmeweg vom Basisgebiet herstellt, wenn der Bipolartransistor abgeschaltet wird.
- In EP-A-180255 ist eine derartige Halbleiteranordnung beschrieben, in der vier Isolierschicht-Feldeffekttransistoren integriert und mit einem Bipolartransistor fusioniert sind. Entsprechend der Beschreibung in EP-A-180255 bildet der Körper der Halbleiteranordnung die Kollektorgebiete des Bipolartransistors und es werden Inseln vom entgegengesetzten Leitfähigkeitstyp neben einer Oberfläche des Halbleiterkörpers vorgesehen, die abwechselnd ein Basisgebiet des Bipolartransistors und ein Draingebiet des ersten Isolierschicht-Feldeffekttransistors bilden, so daß jedes Basisgebiet von Draingebieten des ersten Feldeffekttransistors umgeben ist. In der Beschreibung von EP- A-180255 unten wird der Einfachheit halber ein einziges Basisgebiet mit einem Draingebiet des ersten Isolierschicht-Feldeffekttransistors an jeder Seite behandelt.
- Entsprechend der Beschreibung in EP-A-180255 hat der erste Isolierschicht-Feldeffekttransistor eine Isolierschicht auf einem Kanalbereich, der im Körpergebiet zwischen dem Basisgebiet und einem ersten der zwei Draingebiete vorgesehen ist und so eine gategesteuerte Verbindung mit dem Basisgebiet bildet, um Extraktion von Trägern aus dem Basisgebiet zu ermöglichen, wenn der Bipolartransistor abgeschaltet wird. Das Emittergebiet des Bipolartransistors ist in dem von der Isolierschicht des ersten Isolierschicht-Feldeffekttransistors abgewandten Basisgebiet angeordnet. Ein Sourcegebiet des zweiten Isolierschicht-Feldeffekttransistors ist im zweiten Draingebiet neben dem Emittergebiet angeordnet, und eine Isolierschicht liegt auf einem Kanalbereich, der im zweiten Draingebiet und im Basisgebiet vorgesehen ist, um eine gategesteuerte Verbindung nach dem Emittergebiet zu erzeugen. Der dritte Isolierschicht- Feldeffekttransistor ist eine Vertikalanordnung, die durch die Aufnahme eines Sourcegebiets in das vom Emittergebiet abgewandte Basisgebiet vorgesehen ist, so daß der Bereich des Basisgebiets unter der Isolierschicht des ersten Isolierschicht-Feldeffekttransistors den Kanalbereich versorgt und das Kollektor- oder Körpergebiet das Draingebiet des dritten isolierschicht-Feldeffekttransistors bildet, der zur Versorgung des Basisantriebs für den Bipolartransistor dient. Der vierte Isolierschicht-Feldeffekttransistor ist eine weitere Vertikalanordnung, deren Körpergebiet das Draingebiet der Anordnung bildet und parallel zum Bipolartransistor angeordnet ist, wobei die Source des zweiten Feldeffekttransistors die Source des vierten Feldeffekttransistors bildet, und ein Bereich des Draingebiets des ersten Feldeffekttransistors unter der Isolierschicht des ersten Feldeffekttransistors den Kanalbereich des vierten Isolierschicht-Feldeffekttransistors bildet.
- Erfindungsgemäß wird eine Halbleiteranordnung mit einem Bipolartransistor vorgesehen, der ein Emittergebiet vom einen Leitfähigkeitstyp enthält, das mit einem Basisgebiet vom entgegengesetzten Leitfähigkeitstyp eine Schnittstelle bildet, wobei das Basisgebiet mit einem Kollektorgebiet vom einen Leitfähigkeitstyp eine Schnittstelle bildet, ein erster Isolierschicht-Feldeffekttransistor eine gategesteuerte Verbindung nach dem Emittergebiet des Bipolartransistors bildet, und ein zweiter Isolierschicht-Feldeffekttransistor einen Ladungsextraktionsweg vom Basisgebiet herstellt, wenn der Bipolartransistor abgeschaltet wird, dadurch gekennzeichnet, daß der erste Isolierschicht-Feldeffekttransistor eine vom Emittergebiet durch ein weiteres Gebiet vom entgegengesetzten Leitfähigkeitstyp im Emittergebiet getrennte Source und eine Isolierschicht enthält, die auf einem Kanalbereich liegt, der wenigstens einen Teil des weiteren Gebiets zwischen dem Emittergebiet und der Source des Isolierschicht- Feldeffekttransistors zur Herstellung der gategesteuerten Verbindung enthält, und daß der zweite Isolierschicht-Feldeffekttransistor eine Isolierschicht auf einem Kanalbereich liegt, der wenigstens einen Teil des Emittergebiets neben dem Basisgebiet enthält, um eine gategesteuerte Verbindung zwischen dem Basisgebiet und einer Source des zweiten Isolierschicht-Feldeffekttransistors herzustellen, um den Ladungsextraktionsweg vom Basisgebiet über den zweiten Isolierschicht-Feldeffekttransistor zu bilden, wenn der Bipolartransistor abgeschaltet wird.
- Also werden in einer erfindungsgemäßen Halbleiteranordnung Isolierschicht-Feldeffekttransistoren, die eine gategesteuerte Verbindung zum Basisgebiet bzw. zum Emittergebiet des Bipolartransistors herstellen, mit dem Bipolartransistor fusioniert, wodurch die Durchgangsleistungsfähigkeiten des Bipolartransistors mit den Schaltfähigkeiten des Isolierschicht-Feldeffekttransistors in einer äußerst gedrängten und verhältnismäßig einfachen Struktur kombinierbar sind. Da die Source des zweiten Isolierschicht- Feldeffekttransistors einen Teil des weiteren Gebiets oder ein getrenntes Gebiet vom entgegengesetzten Typ enthalten kann, das im Emittergebiet gleichzeitig mit dem weiteren Gebiet gebildet wurde, kann der fusionierte zweite Isolierschicht-Feldeffekttransistor vorgesehen werden, ohne daß zusätzliche Diffusions- und/oder Ionenimplantationsschritte vorzusehen sind.
- Es kann ein dritter Isolierschicht-Feldeffekttransistor aufgenommen werden, um einen Basisantrieb für den Bipolartransistor zu versorgen. Wenn sowohl der zweite als auch der dritte Isolierschicht-Feldeffekttransistor vorgesehen sind und die beiden Transistoren sind vom komplementären Leitfähigkeitstyp mit einer gemeinsamen Gate-Verbindung, kann eine Gegentakteingangsstufe für das Basisgebiet des Bipolartransistors vorgesehen werden. Der dritte Isolierschicht-Feldeffekttransistor kann eine Isolierschicht auf einem Kanalbereich enthalten, der ein Teil des Basisgebiets ist, um eine gategesteuerte Verbindung zwischen einem Draingebiet vom einen Leitfähigkeitstyp und einer Source des dritten Isolierschicht-Feldeffekttransistors zu versorgen. Das Draingebiet des dritten Isolierschicht-Feldeffekttransistors kann wenigstens einen Teil des Kollektorgebiets vom einen Leitfähigkeitstyp des Bipolartransistors enthalten. Auf andere Weise kann das Draingebiet des dritten Isolierschicht-Feldeffekttransistors ein Draingebiet vom einen Leitfähigkeitstyp enthalten, das im Basisgebiet vorgesehen ist, und die Herstellung einer getrennten Drainverbindung zum bevorzugten Erzeugen einer Vierpolanordnung vor einer Dreipolanordnung zu ermöglichen. Das Source-Gebiet des dritten Isolierschicht-Feldeffekttransistors kann ein Source-Gebiet vom einen Leitfähigkeitstyp enthalten, das im Basisgebiet gebildet ist.
- Ein derartiger fusionierter weiterer Isolierschichttransistor zum Herstellen eines Ladungsextraktionsweges für das Basisgebiet beim Abschalten der Anordnung arbeitet auf vorteilhafte Weise mit dem fusionierten Isolierschicht-Feldeffekttransistor zusammen, um Leerlaufbetrieb des Emittergebiets beim Abschalten der Anordnung zur Versorgung einer wirksamen und schnellen Abschaltung der Anordnung zu bewirken.
- Es wird selbstverständlich klar sein, daß der zweite und der dritte Isolierschicht-Feldeffekttransistor nur zur Bildung einer Gegentakteingangsstufe für den Bipolartransistor ohne der Emitteraufsteuerung vorgesehen, oder daß der zweite Isolierschicht-Feldeffekttransistor ausgelassen werden kann, wobei die ersten und dritten Isolierschicht-Feldeffekttransistoren zur Emitteraufsteuerung bzw. zum Basisantrieb zurückbleiben.
- Der Bipolartransistor kann einen Teil einer größeren Bipolaranordnung bilden. Also kann das Kollektorgebiet des Bipolartransistors in oder auf einem Gebiet vom entgegengesetzten Leitfähigkeitstyp angebracht werden, so daß der Bipolartransistor einen Teil einer Thyristorstruktur bildet. Eine derartige Thyristorstruktur kann beispielsweise ein Gateaustastthyristor sein.
- Es sei bemerkt, daß in US-A-4 585 962 eine Bipolarschaltanordnung mit einer Mehrfachemitterstruktur beschrieben ist, in der Isolierschicht-Feldeffekttransistoren integriert oder in den Emittergebieten des Bipolartransistors fusioniert sind, so daß der Durchlaßwiderstand der Isolierschicht-Feldeffekttransistoren in Reihenschaltung mit den Emittergebieten zum Beseitigen einer nichteinheitlichen Stromdichte im Bipolartransistor Emitterausgleich versorgt, wodurch eine Erhöhung im wirksamen Emitterbereich ermöglicht und die uneinheitliche Vorspannungsbedingung zwischen dem Basis- und dem Emittergebiet des Bipolartransistors reduziert wird.
- Ausführungsbeispiele der Erfindung werden nachstehend anhand der Zeichnung näher erläutert. Es zeigen
- Fig. 1 einen schematischen Querschnitt durch ein erstes Ausführungsbeispiel einer erfindungsgemäßen Anordnung,
- Fig. 1a die gleichwertige Schaltung für die Anordnung nach Fig. 1,
- Fig. 2 einen schematischen Querschnitt durch ein zweites Ausführungsbeispiel einer erfindungsgemäßen Anordnung,
- Fig. 2a die gleichwertige Schaltung für die Anordnung nach Fig. 2,
- Fig. 3 einen schematischen Querschnitt durch ein drittes Ausführungsbeispiel einer erfindungsgemäßen Anordnung, und
- Fig. 3a die gleichwertige Schaltung für die Anordnung nach Fig. 3.
- Es sei selbstverständlich klar, daß Fig. 1, 2 und 3 schematisch sind und nicht maßstabgerecht, und daß insbesondere die relativen Abmessungen und Verhältnisse der Deutlichkeit und der leichten Verständlichkeit halber vergrößert oder reduziert sein können. Gleiche Bauteile sind in jedem der Ausführungsbeispiele mit den selben oder ähnlichen Bezugsziffern bezeichnet.
- In Fig. 1 ist ein schematischer Querschnitt durch ein erstes Ausführungsbeispiel einer erfindungsgemäßen Halbleiteranordnung dargestellt.
- Die Halbleiteranordnung nach Fig. 1 enthält einen Bipolartransistor T&sub1; in vertikaler Konfiguration mit einem Emittergebiet 1 vom einen Leitfähigkeitstyp, beispielsweise vom n-Leitfähigkeitstyp, der in einem Basisgebiet 2 vom entgegengesetzten Leitfähigkeitstyp (in diesem Beispiel vom p-Leitfähigkeitstyp) gebildet oder auf einem Basisgebiet 2 angeordnet ist. Das Basisgebiet 2 ist in einem Körperteil vom einen Leitfähigkeitstyp angeordnet oder auf einem Körperteil vom einen Leitfähigkeitstyp gebildet. Im dargestellten Beispiel ist der Körperteil als eine n-Leitfähigkeits- Epitaxialschicht 3 auf einem hochdotierten n+-Leitfähigkeitssubstrat 4 gebildet, wobei die Schichten 3 und 4 ein Kollektorgebiet 5 des Bipolartransistors T&sub1; bilden.
- Die Anordnung nach Fig. 1 enthält ebenfalls einen ersten Isolierschicht- Feldeffekttransistor T&sub2;, der mit dem Bipolartransistor T&sub1; zur Bildung einer Anordnung mit der gleichwertigen Schaltung nach Fig. 1 fusioniert ist, so daß der erste Isolierschicht-Feldeffekttransistor T&sub2; eine gategesteuerte Verbindung mit dem Emittergebiet 1 des Bipolartransistors T&sub1; herstellt. Der erste Isolierschicht-Feldeffekttransistor T&sub2; wird durch ein weiteres Gebiet 6 vom anderen Leitfähigkeitstyp (p+-Leitfähigkeitstyp in diesem Beispiel) im Emittergebiet 1 vorgesehen, wobei eine Isolierschicht 7 auf einem Kanalbereich 8 im weiteren Gebiet 6 liegt und ein Source-Gebiet 9 vom einen Leitfähigkeitstyp (in diesem Beispiel n+-Leitfähigkeitstyp) im weiteren Gebiet 6 vorgesehen ist.
- Auf den Oberflächen 10' und 10'' der Anordnung ist zur Bildung der Basis-, Kollektor- und Source-Kontakte 12, 13 und 14 Metallisierung angebracht. Wie in Fig. 1 dargestellt, erstreckt sich die Metallisierung zur Bildung des Source-Kontakts 14 ebenfalls auf der Oberfläche des Source-Gebiets 9 zum Kurzschließen des p-n- Übergangs zwischen dem weiteren Gebiet 6 und dem Source-Gebiet 9 zum Unterdrücken der zwischen ihnen auftretenden Bipolaraktion. Eine isolierende Oxidschicht 11 ist auf der Oberfläche 10' zum Schützen der Oberflächengebiete vorgesehen, die durch die Metallisierung nicht bedeckt werden.
- Wie oben erwähnt, ist der erste Isolierschicht-Feldeffekttransistor T&sub2; mit dem Bipolartransistor T&sub1; zum Herstellen einer gategesteuerten Verbindung nach dem Emittergebiet 1 fusioniert, wodurch es möglich wird, daß ein Stromfluß durch das Emittergebiet 1 von einem nach der Isolierschicht 7 gelieferten Gatesignal gesteuert wird, so daß beim Abschalten des Bipolartransistors T&sub1; durch ein negatives Basissignal nach dem Basiskontakt 12 das Emittergebiet 1 durch Anlegen eines negativen Signals zur Isolierschicht 7 zum Abschalten des Transistors T&sub2; im Leerlaufbetrieb arbeiten kann, wodurch der Strom durch die Kollektor-Basis-Schaltung zwangsmäßig abfließt.
- Die Gate- und Basis-Signale können selbstverständlich aus derselben Spannungsquelle (nicht dargestellt) abgeleitet werden.
- Es wird selbstverständlich klar sein, daß, wenn der Bipolartransistor T&sub1; und der erste Isolierschicht-Feldeffekttransistor T&sub2; eingeschaltet sind bzw. leitend, der p-n-Übergang zwischen dem weiteren Gebiet und dem Emittergebiet etwas in Sperrichtung betrieben werden, wodurch Thyristorstreuaktion der pnpn-Struktur verhindert wird, die durch die Sammel- Basis-, Emitter- und weiteren Gebiete gebildet wird.
- Die Anordnung nach Fig. 1 enthält einen zweiten Isolierschicht-Feldeffekttransistor T&sub3;, der in der Anordnung fusioniert ist, um einen Ladungsextraktionsweg vom Basisgebiet 2 zu bilden, wenn der Bipolartransistor T&sub1; abgeschaltet wird.
- Wie in Fig. 1 dargestellt, wird der zweite Isolierschicht-Feldeffekttransistor T&sub3; durch eine Isolierschicht 15 auf einem Kanalbereich 1a des Emittergebiets 1 gebildet, wobei die Drain des zweiten Isolierschichttransistors T&sub3; durch einen Teil des Basisgebiets 2 versorgt wird, und die Source des zweiten Isolierschicht-Feldeffekttransistors durch einen Teil des weiteren Gebiets 6 versorgt wird. Das Source-Gebiet 9 wird vorzugsweise in der Nähe des zweiten Isolierschicht-Feldeffekttransistors T&sub3; fortgelassen, um Ladungsträgerfluß (Löcher in der dargestellten Einrichtung) durch den zweiten Isolierschicht-Feldeffekttransistor T&sub3; nach dem Source-Kontakt zu erleichtern, wenn der Transistor T&sub3; leitend wird.
- Aus obiger Beschreibung ist ersichtlich, daß der zweite Isolierschicht- Feldeffekttransistor T&sub3; in bezug auf den ersten Isolierschicht-Feldeffekttransistor T&sub2; von der entgegengesetzten Polarität ist, so daß, wie in Fig. 1 und 1a dargestellt, dasselbe Gate-Signal zum Einschalten des Transistors T&sub2; und zum Abschalten des Transistors T&sub3; (oder umgekehrt) verwendbar ist. Also wenn der Bipolartransistor T&sub1; durch ein negatives Basissignal gesperrt wird, bewirkt ein negatives Gate-Signal an die Isolierschichten 7 und 15 des ersten und zweiten Isolierschicht-Feldeffekttransistors T&sub2; und T&sub3;
- der Anordnung nach Fig. 3 die Sperrung des Transistors T&sub2; zum Veranlassen des Leerlaufbetriebs des Emitters des Bipolartransistors T&sub1;, wodurch der Strom zwangsmäßig die Kollektor-Basis-Schaltung durchfließt, während gleichzeitig der Transistor T&sub3; leitend gemacht wird, um einen Ladungsextraktionsweg vom Basisgebiet 2 über den Isolierschicht-Feldeffekttransistor T&sub3; zu versorgen.
- Die in Fig. 1 dargestellte Anordnung kann in Draufsicht jede gewünschte Geometrie haben. Also können in der Anordnung nach Fig. 1 die Emitter- und Source- Gebiete 1, 6 und 9 rechteckig, beispielsweise viereckig, oder kreisförmig in Draufsicht sein.
- Die in Fig. 1 dargestellte Einrichtung kann um eine Achse symmetrisch sein, die durch die gestrichelte Linie 16 in Fig. 1 dargestellt ist, um mit dem Emitter-, dem weiteren und dem Source-Gebiet 1, 6 und 9 eine Hohlemitterstruktur zu erzeugen, die dabei in Ringform auftreten, beispielsweise in Form von Rechteck- oder Kreisringen.
- In Fig. 2 und 2a ist ein weiteres Ausführungsbeispiel der Erfindung dargestellt, in dem die Anordnung nach Fig. 1 zum Aufnehmen eines dritten Isolierschicht-Feldeffekttransistors T&sub4; vom komplementären Typ zum zweiten Isolierschicht- Feldeffekttransistor T&sub3; geändert ist. Der dritte Isolierschicht-Feldeffekttransistor T&sub4; ist zur Bildung eines Basisantriebs für den Bipolartransistor vorgesehen. Die zwei komplementaren Isolierschicht-Feldeffekttransistoren T&sub3; und T&sub4; enthalten eine gemeinsame Gate-Verbindung zur Bildung einer Gegentakteingangsstufe für das Basisgebiet 2 des Bipolartransistors T&sub1;. Also bewirkt das Anlegen eines positiven Gate-Signals an die Isolierschichten 15 und 18 den leitenden Zustand des Transistors T&sub4; zum Liefern eines Basisantriebssignals zum Bipolartransistor T&sub1;, während das Anlegen eines negativen Gate-Signals den leitenden Zustand des Transistors T&sub3; bewirkt, um Basisladungsextraktion aus dem Bipolartransistor T&sub1; zu ermöglichen.
- Wie in Fig. 2 dargestellt, wird der dritte Isolierschicht-Feldeffekttransistor T&sub4; durch eine Isolierschicht 18 auf einem Kanalbereich 2a im Basisgebiet 2 gebildet, wobei ein Teil des Kollektorgebiets 3 neben dem Kanalbereich die Drain des Transistors T&sub4; und ein Source-Gebiet 19b vom einen Leitfähigkeitstyp (in diesem Beispiel vom n+- Leitfähigkeitstyp) im Basisgebiet 2 neben dem Kanalbereich bildet. Das Source-Gebiet 19b kann im selben Schritt wie das Source-Gebiet 9 gebildet werden. Die Metallisierung 20 wird zum Kurzschließen des pn-Übergangs zwischen dem Source-Gebiet 19 und dem Basisgebiet 2 vorgesehen, um zwischen ihnen auftretende Bipolaraktion zu verhindern.
- Also ist eine Gegentakteingangsstufe vorgesehen, während noch eine sehr gedrängte fusionierte Einrichtung aufrechterhalten ist, bei der der Bedarf an zusätzliche Diffusionund/oder Ionenimplantationsschritte sich erübrigt.
- Wie im Ausführungsbeispiel nach Fig. 1 kann die Anordnung nach Fig. 2 um eine Achse symmetrisch sein, die in Fig. 2 mit der gestrichelten Linie 17 dargestellt ist, um eine Hohlemitterstruktur zu versorgen. In einer derartigen Einrichtung wird der dritte Isolierschicht-Feldeffekttransistor T&sub4; vorzugsweise bei einer besonderen Stelle des Basisgebiets 2 vorgesehen und erstreckt sich nicht um den ganzen Umkreis des Basisgebiets.
- In Fig. 3 und 3a ist eine geänderte Ausführungsform der Anordnung nach Fig. 2 und 2a dargestellt, in der der dritte Isolierschicht-Feldeffekttransistor T&sub4; an der linken Seite (in Fig. 4 gesehen) neben dem zweiten Isolierschicht-Feldeffekttransistor T&sub3; statt auf der rechten Seite neben dem ersten Isolierschicht-Feldeffekttransistor angeordnet ist. Wie in Fig. 3 dargestellt, wird das Source-Gebiet 19 durch ein erstes Gebiet 19a vom einen Leitfähigkeitstyp (in diesem Beispiel vom n-Leitfähigkeitstyp) gebildet, das durch die Verwendung einer geeigneten Maske bei der Bildung des Emittergebiets 1 vorgesehen und durch ein zweites höher dotiertes Gebiet 19b vom gleichen Leitfähigkeitstyp (n+-Leitfähigkeitstyp) gebildet ist, das mit dem Source-Gebiet 9 unter Verwendung einer geeigneten Maske gebildet ist. Selbstverständlich kann eines oder das andere der Gebiete 19a und 19b wie in der Einrichtung nach Fig. 4 ausgelassen werden, in der nur das Gebiet 19b vorgesehen ist.
- In der Einrichtung nach Fig. 3 und 3a ist zum Ermöglichen eines Betriebs mit höherer Leistung eine getrennte Verbindung zur Drain des dritten Isolierschicht- Feldeffekttransistors T&sub4; durch die Bildung eines Draingebiets 22 vom einen Leitfähigkeitstyp im Basisgebiet 2 entlang des Source-Gebiets 19 vorgesehen. Das Draingebiet 22 hat dieselbe Struktur wie das Source-Gebiet 19 und kann, wie dargestellt, durch ein erstes Gebiet 22a vom einen Leitfähigkeitstyp (n Leitfähigkeitstyp in diesem Fall), das mit dem Emittergebiet 1 und durch ein zweites höher dotiertes Gebiet 22b vom n Leitfähigkeitstyp (in diesem Fall vom n+ Leitfähigkeitstyp) gebildet wird, das gleichzeitig mit dem Source-Gebiet 9 gebildet wurde. Ein Drainkontakt 23 wird durch die Metallisierung gebildet.
- Die Anordnungen in Fig. 1, 2 und 3 können unter Verwendung bestehender Leistungshalbleitertechnologie hergestellt werden. Also beispielsweise kann das Substrat oder das Kollektorgebiet 4 eine hochdotierte n+ Leitfähigkeitsschicht aus monokristallinem Silizium sein, auf der das Kollektorgebiet 3 als niedrig dotierte n- Leitfähigkeits-Epitaxialschicht gezüchtet wird. Das p-Basisgebiet 2 und das n-Emittergebiet 1 kann durch aufeinanderfolgende Dotierungsdiffusion oder Dotierungsionenimplantationsschritte unter Verwendung geeigneter Dotierungsmittel und Photolackmasken in jedem Schritt gebildet werden. Das benutzte Dotierungsmittel zum Erzeugen des p-Basisgebiets 2 kann Bor sein, während das benutzte Dotierungsmittel zum Erzeugen des n-Emittergebiets 1 Phosphor oder Arsen sein kann. Ein hochdotiertes weiteres Gebiet 6 vom p+ Leitfähigkeitstyp kann im Emittergebiet 1 genauso wie die Bildung des Basisgebiets 2 im Kollektorgebiet 3 unter Verwendung von Borionenimplantation und/oder Diffusion gebildet sein, während ein hochdotiertes Source-Gebiet 9 vom n+ Leitfähigkeitstyp im weiteren Gebiet 6 auf ähnliche Weise wie die Bildung des Emittergebiets 1 im Basisgebiet 2 unter Verwendung von Arsen- (oder Phosphor-)Ionenimplantation und/oder Diffusion gebildet sein, in jedem Fall unter Verwendung geeigneter Masken. In bezug auf die Ausführungsbeispiele nach Fig. 2 und 3 kann das Source-Gebiet 19a (und das Draingebiet 22b im Ausführungsbeispiel nach Fig. 3), wenn vorgesehen, unter Verwendung einer geeigneten Maske in dem selben Diffusionsund/oder Ionenimplantationsschritt wie das Emittergebiet 1 gebildet werden, während das Source-Gebiet 19b (und das Draingebiet 22b im Ausführungsbeispiel nach Fig. 3), wenn vorgesehen, unter Verwendung einer geeigneten Maske im selben Schritt wie das Source-Gebiet 9 gebildet werden, so daß keine zusätzlichen Diffusions- und/oder Ionenimplantationsschritte zu denen zum Erzeugen des Ausführungsbeispiels nach Fig. 1 für die Ausführungsbeispiele nach Fig. 2 und 3 erforderlich sind, sondern nur eine andere Maskeneinrichtung darstellen.
- Die Isolierschicht 11 kann aus Siliziumdioxid gebildet sein, das thermisch auf der Oberfläche der Epitaxialschicht gezüchtet ist, wobei die Zusammensetzung und die Dicke der Isolierschicht in dem (den) Gebiet(en), in denen die Isolierschicht(en) anzuordnen ist (sind), zum Erzeugen der erforderlichen Gate-Dielektrik gewählt werden. Die Isolierschicht(en) ist (werden) auf der Isolierschicht durch Ablagerung und Musterbildung unter Verwendung eines geeigneten Gate-Werkstoffs gebildet, wie z. B. polykristallines Silizium, das vor oder nach der Ablagerung zum Leitendmachen dotiert wird. Kontaktfenster werden in der Isolierschicht 11 angebracht, und Leitmaterial, beispielsweise Aluminium, wird zur Bildung der Basis- und Source-Kontakte 12 und 14 (und in Fig. 3 den Drainkontakt 23) in den Fenstern niedergeschlagen. Die Bodenfläche 10'' des Substrats 4 ist zur Metallisierung beschichtet, um den Kollektor/Drainkontakt 13 zu bilden. Also wird eine Anordnung mit eben vier (oder im Fall nach Fig. 2 drei) Polverbindungen gebildet. Mit geeigneter Dotierung kann eine gemeinsame Basis- und Isolierschicht-Verbindung für die Anordnungen nach Fig. 1 vorgesehen werden, um bevorzugt eine Dreipolanordnung vor einer Vierpolanordnung zu erzeugen, wie mit den gestrichelten Verbindungslinien in Fig. 1a angegeben ist.
- Die oben beschriebenen Anordnungen haben im Vergleich zu einem einfachen Bipolartransistor eine kurze Abschaltzeit, die sich aus der Fusionierung mit dem Bipolartransistor T&sub1; des ersten und des zweiten Isolierschicht-Feldeffekttransistors T&sub2; bzw. T&sub3; ergibt, und im Vergleich mit einem einfachen Isolierschicht-Feldeffekttransistor bieten sie den Vorteil der Minoritätsträgerinjektion, die sich aus der Anbringung des Bipolartransistors T&sub1; ergibt, der den Durchlaßwiderstand reduziert. Die Anordnungen nach Fig. 2 und 3 bieten den weiteren Vorteil einer hohen Eingangsimpedanz durch die Anbringung des Basisantriebstransistors T&sub4;. Jedoch ist in jedem Fall die Anordnungseinrichtung extrem kompakt und die Anzahl der erforderlichen Pole niedrig, üblicherweise vier.
- Es wird klar sein, daß der oben beschriebene Bipolartransistor T&sub1; einen Teil einer größeren Bipolaranordnung bildet, beispielsweise einer Thyristorstruktur. Also kann in den oben beschriebenen Anordnungen das n+-Substrat 4 durch ein p- Substrat zur Bildung einer pnpn-Struktur ersetzt werden, so daß die Bipolaranordnung ein Thyristor sein kann, beispielsweise ein Volsteuergatt-Thyristor GTO oder eine Vierschichtdiode, wenn die Basisverbindung ausgelassen wird. Obgleich die Isolierschicht-Feldeffekttransistoren nach Fig. 1, 2 und 3 ihre jeweiligen Isolierschichten aus der Oberfläche 10' gebildet haben, können wenigstens einige dieser Feldeffekttransistoren Isolierschichten enthalten, die auf Seitenwänden von Rillen in der Oberfläche 10' gebildet sind.
Claims (10)
1. Halbleiteranordnung mit einem Bipolartransistor, der ein Emittergebiet
vom einen Leitfähigkeitstyp enthält, das mit einem Basisgebiet vom entgegengesetzten
Leitfähigkeitstyp eine Schnittstelle bildet, wobei das Basisgebiet mit einem
Kollektorgebiet vom einen Leitfähigkeitstyp eine Schnittstelle bildet, ein erster Isolierschicht-
Feldeffekttransistor eine gategesteuerte Verbindung nach dem Emittergebiet des
Bipolartransistors bildet, und ein zweiter Isolierschicht-Feldeffekttransistor einen
Ladungsextraktionsweg vom Basisgebiet herstellt, wenn der Bipolartransistor
abgeschaltet wird,
dadurch gekennzeichnet, daß der erste Isolierschicht-Feldeffekttransistor eine vom
Emittergebiet durch ein weiteres Gebiet vom entgegengesetzten Leitfähigkeitstyp im
Emittergebiet getrennte. Source und eine Isolierschicht enthält, die auf einem
Kanalbereich liegt, der wenigstens einen Teil des weiteren Gebiets zwischen dem Emittergebiet
und der Source des Isolierschicht-Feldeffekttransistors zur Herstellung der
gategesteuerten Verbindung enthält, und daß der zweite Isolierschicht-Feldeffekttransistor eine
Isolierschicht auf einem Kanalbereich enthält, der wenigstens einen Teil des
Emittergebiets neben dem Basisgebiet enthält, um eine gategesteuerte Verbindung zwischen
dem Basisgebiet und einer Source des zweiten Isolierschicht-Feldeffekttransistors
herzustellen, um den Ladungsextraktionsweg vom Basisgebiet über den zweiten
Isolierschicht-Feldeffekttransistor zu bilden, wenn der Bipolartransistor abgeschaltet
wird.
2. Halbleiteranordnung nach Anspruch 1, worin die Source des
Isolierschicht-Feldeffekttransistors ein Sourcegebiet vom einen Leitfähigkeitstyp im weiteren
Gebiet enthält.
3. Halbleiteranordnung nach Anspruch 1 oder 2, worin die Source des
zweiten Isolierschicht-Feldeffekttransistors ein Sourcegebiet vom entgegengesetzten
Leitfähigkeitstyp im Emittergebiet enthält.
4. Halbleiteranordnung nach Anspruch 3, worin das Sourcegebiet des
zweiten Isolierschicht-Feldeffekttransistors auch das weitere Gebiet enthält.
5. Halbleiteranordnung nach einem oder mehreren der vorangehenden
Ansprüche, worin ein dritter Isolierschicht-Feldeffekttransistor vom komplementären
Leitfähigkeitstyp in bezug auf den zweiten Isolierschicht-Feldeffekttransistor
vorgesehen ist, die zweiten und dritten Isolierschicht-Feldeffekttransistoren eine
gemeinsamen Gate-Verbindung zur Bildung einer Gegentakteingangsstufe für das Basisgebiet
des Bipolartransistors enthalten, und der dritte Isolierschicht-Feldeffekttransistor eine
Isolierschicht auf einem Kanalbereich enthält, der einen Teil des Basisgebiets zur
Bildung einer gategesteuerten Verbindung zwischen einem Draingebiet vom einen
Leitfähigkeitstyp des dritten Isolierschicht-Feldeffekttransistors und einer mit dem
Basisgebiet verbundenen Source enthält.
6. Halbleiteranordnung nach Anspruch 5, worin das Draingebiet des dritten
Isolierschicht-Feldeffekttransistors wenigstens einen Teil des Kollektorgebiets des
bipolaren Transistors enthält.
7. Halbleiteranordnung nach Anspruch 5, worin das Draingebiet des dritten
Isolierschicht-Feldeffekttransistors ein Draingebiet vom einen Leitfähigkeitstyp im
Basisgebiet des Bipolartransistors enthält.
8. Halbleiteranordnung nach Anspruch 5, 6 oder 7, worin das Sourcegebiet
des dritten Isolierschicht-Feldeffekttransistors ein Sourcegebiet vom einen
Leitfähigkeitstyp im Basisgebiet des Bipolartransistors enthält.
9. Halbleiteranordnung nach einem oder mehreren der vorangehenden
Ansprüche, worin das Kollektorgebiet des Bipolartransistors in oder auf einem Gebiet
vom entgegengesetzten Leitfähigkeitstyp derart angebracht ist, daß der Bipolartransistor
einen Teil einer Thyristorstruktur bildet.
10. Halbleiteranordnung nach einem oder mehreren der vorangehenden
Ansprüche, worin eine gemeinsame Verbindung nach dem Basisgebiet des
Bipolartransistors und nach der (den) Isolierschicht(en) des (der)
Isolierschicht-Feldeffekttransistor(s)(en) vorgesehen ist.
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|---|---|---|---|
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Owner name: PHILIPS ELECTRONICS N.V., EINDHOVEN, NL |
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