DE68926098T2 - Mit einer Schottky-Sperrschicht versehene, bipolare Halbleiteranordnung mit isolierter Steuerelektrode und Verfahren zu deren Herstellung - Google Patents

Mit einer Schottky-Sperrschicht versehene, bipolare Halbleiteranordnung mit isolierter Steuerelektrode und Verfahren zu deren Herstellung

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Description

    HINTERGRUND DER ERFINDUNG Gebiet der Erfindung
  • Die vorliegende Erfindung bezieht sich auf eine Haibleitervorrichtung und auf ein Verfahren zur Herstellung derselben, und im spezielleren bezieht sie sich auf einen Bipolartransistor mit isoliertem Gate (im folgenden als IGBT bezeichnet), der in profitabler Weise für einen Inverter verwendet wird, sowie auf ein Verfahren zur Herstellung desselben.
    • Beschreibung des Standes der Technik
  • Im allgemeinen ist eine IGBT-Vorrichtung durch eine Anzahl parallel geschalteter IGBT-Elemente gebildet (im folgenden als IGBT-Zellen bezeichnet). Fig. 20 zeigt eine Schnittansicht zur Erläuterung der Struktur einer herkömmlichen n-Kanal-IGBT- Zelle.
  • Wie unter Bezugnahme auf Fig. 20 zu sehen ist, ist eine n-leitende Epitaxialschicht 2 auf einer p-leitenden Kollektorschicht 1 gebildet, die aus einem p-leitenden Halbleitersubstrat besteht. Ein p-leitender Basisbereich 3 ist in einem Teil der Oberfläche der Epitaxialschicht 2 durch selektives Eindiffundieren einer p-leitenden Störstelle gebildet, und ein n-leitender Emitterbereich 4 ist in einem Teil der Oberfläche des Basisbereichs 3 durch selektives Eindiffundieren einer n- leitenden Störstelle gebildet. Eine Gate-Isolierschicht 5 ist auf der Oberfläche des Basisbereichs 3 zwischen den Oberflächen der Epitaxialschicht 2 und des Emitterbereichs 4 ausgebildet. Diese Gate-Isolierschicht 5 ist derart vorgesehen, daß sie sich über die einander benachbarten IGBT-Zellen erstreckt. Eine Gateelektrode 8, zum Beispiel aus Polysilizium, ist auf der Gate-Isolierschicht 5 ausgebildet, und eine Emitterelektrode 7 aus Metall, wie Aluminium, ist zur elektrischen Verbindung sowohl mit dem Basisbereich 3 als auch mit dem Emitterbereich 4 ausgebildet. Die Gateelektrode 6 und die Emitterelektrode 7 sind gemeinsam mit jeder der die IGBT-Vorrichtung bildenden Zelle verbunden. Eine Kollektorelektrode 8 aus Metall ist auf der rückwärtigen Oberfläche der Kollektorschicht 1 gemeinsam für jede der IGBT-Zellen ausgebildet.
  • Bei der IGBT-Vorrichtung handelt es sich um einen spannungsgesteuerten Transistor mit einem isolierenden Gate (MOS-Gate), wie z.B. bei einem MOS-FET, und er besitzt somit den Vorteil einer Vereinfachung der Konstruktion einer Treiberschaltung. Die IGBT-Vorrichtung weist eine Kollektorschicht 1 auf, die aus einem p-leitenden Bereich zum Injizieren von Löchern in die Epitaxialschicht 2 besteht, und somit entsteht ein Leitfähigkeits-Modulationseffekt in der Epitaxialschicht 2 durch Injizieren von Löchern von der Kollektorschicht 1, so daß im Vergleich zu einem MOSFET mit hoher Durchbruchspannung ein niedrigerer Widerstand im Einschaltzustand realisiert werden kann. Aufgrund der beiden vorstehenden Vorteile ist die IGBT- Vorrichtung als ein sehr erwünschtes Element für einen Inverter bekannt.
  • Fig. 21 zeigt ein Beispiel einer Dreiphasen-Inverterschaltung, die IGBT-Vorrichtungen aufweist. Wie in Fig. 21 gezeigt ist, sind sechs IGBT-Vorrichtungen 10 und ein Motor 11 als Last zwischen einen positiven Versorgungsanschluß 18 und einen negativen Versorgungsanschluß 19 geschaltet, um eine Dreiphasen- Inverterbrücke zu bilden, und Freilaufdioden 12 sind den IGBT- Vorrichtungen 10 parallelgeschaltet, um die Schalteigenschaften der jeweiligen IGBT-Vorrichtungen 10 zu verbessern. Die Freilaufdioden 12 sind im allgemeinen an der Außenseite eines Chip angebracht, in dem die IGBT-Vorrichtungen 10 ausgebildet sind.
  • In einem solchen Fall, in dem jede IGBT-Vorrichtung 10 der in Fig. 21 gezeigten Inverterschaltung durch die in Fig. 20 dargestellte IGBT-Vorrichtung gebildet ist, werden Ladungsträger in der Epitaxialschicht 2 angesammelt, wenn jede IGBT-Zelle ausgeschaltet wird. Da die Lebensdauer der auf diese Weise angesammelten Ladungsträger lang ist, wird die Schaltgeschwindigkeit jeder IGBT-Vorrichtung reduziert.
  • Zur Beschleunigung der Schaltgeschwindigkeit einer IGBT-Vorrichtung kann zum Beispiel eine IGBT-vorrichtung der in Fig. 22 dargestellten Art vorgeschlagen werden.
  • Wie in Fig. 22 gezeigt ist, ist bei dieser IGBT-Vorrichtung ein p-leitender Kollektorbereich 21 durch selektives Einbringen einer p-leitenden Störstelle in eine erste Hauptfläche eines n-leitenden Halbleitersubstrats 20 durch ein Verfahren, wie Diffusion und dergleichen gebildet, und ein n+-leitender Bereich 22 ist durch Einbringen einer n-leitenden Störstelle in einen Bereich mit Ausnahme des Kollektorbereichs 21 in der ersten Hauptfläche des Halbleitersubstrats 20 gebildet. Dieselben Bezugszeichen wie in Fig. 20 bezeichnen entsprechende Teile, und aus diesem Grund wird auf eine weitere Erläuterung derselben verzichtet.
  • Bei dieser IGBT-Vorrichtung ist eine IGBT-Zelle 23 in dem dem Kollektorbereich 21 entsprechenden Abschnitt durch den Kollektorbereich 21, das Halbleitersubstrat 20, den Basisbereich 3, den Emitterbereich 4, die Gate-Isolierschicht 5 sowie die Gateelektrode 6 gebildet. Gemäß der IGBT-Vorrichtung werden bei Abschalten jeder IGBT-Zelle die in dem Halbleitersubstrat angesammelten Ladungsträger (Löcher) durch den n+-leitenden Bereich 22 mit niedrigem Widerstandswert zu der Kollektorelektrode 8 abgezogen, und somit läßt sich die Schaltgeschwindigkeit der IGBT-Zelle ohne Steuerung der Ladungsträger-Lebensdauer der IGBT-Zelle beschleunigen. Aufgrund des Vorhandenseins des n+-leitenden Bereichs 22 wird jedoch unerwarteterweise eine parasitäre Diode 24 innerhalb des dem n+-leitenden Bereich 22 entsprechenden Abschnitts durch den Basisbereich 3, das Halbleitersubstrat 20 und den n+-leitenden Bereich 22 gebildet. Da die parasitäre Diode 24 eine lange Erholungszeit besitzt, verursacht dies eine Reduzierung de? Schaltgeschwindigkeit der IGBT-Vorrichtung, und aus diesem Grund ist es unmöglich, die IGBT-Vorrichtung der Fig. 22 als Vorrichtung mit hoher Geschwindigkeit zu verwenden.
  • Ein Hybrid-Schottky-Injektions-MOS-Gate-Transistor mit der Anordnung eines modifizierten bilateralen Bipolartransistors mit isoliertem Gate ist ferner aus Electronics Letters, Bd. 22, Nr. 19, September 1986, Seiten 1003-1005 bekannt.
    • KURZBESCHREIBUNG DER ERFINDUNG
  • Die vorliegende Erfindung ist auf eine Halbleitervorrichtung gerichtet, wie sie im Anspruch 1 angegeben ist, sowie auf ein Verfahren zur Herstellung derselben, wie es im Anspruch 3 angegeben ist.
  • Spezielle Ausführungsformen der Erfindung sind in den Unteransprüchen 2 und 4 angegeben.
  • Ein Hauptziel der vorliegenden Erfindung besteht daher in der Schaffung einer Halbleitervorrichtung und eines Verfahrens zur Herstellung derselben, die bzw. das für eine Verwendung bei hoher Frequenz ausgelegt sind.
  • Gemäß dem ersten Ausführungsbeispiel der Halbleitervorrichtung der Erfindung, ist es aufgrund der Tatsache, daß die Barriereschicht in dem Bereich mit Ausnahme des ersten Bereichs innerhalb der ersten Hauptfläche des Halbleitersubstrats ausgebildet ist, um die Bewegung der sich von dem Halbleitersubstrat in Richtung auf die zweite Elektrode bewegenden Ladungsträger einzuschränken, möglich, einen Strom zu reduzieren, der in einer parasitären Diode, bestehend aus dem zweiten Bereich und dem Halbleitersubstrat, fließt, so daß ein nachteiliger Einfluß durch eine Verzögerung aufgrund der Erholungszeit der parasitären Diode begrenzt werden kann.
  • Gemäß dem zweiten Ausführungsbeispiel der Halbleitervorrichtung der Erfindung ist der Bereich mit Ausnahme des ersten Bereichs innerhalb der ersten Hauptfläche des Halbleitersubstrats in einen ersten Bereich und einen zweiten Bereich unterteilt, wobei der erste Bereich mit der zweiten Elektrode durch ohmschen Kontakt verbunden ist, während die Barriereschicht an der Verbindungszone zwischen dem zweiten Bereich und der zweiten Elektrode ausgebildet ist. Es ist daher möglich, einen in eine parasitäre Diode, bestehend aus dem zweiten Bereich und dem Halbleitersubstrat, fließenden Strom zu reduzieren, um dadurch einen nachteiligen Einfluß durch eine Verzögerung aufgrund der Erholungszeit der parasitären Diode einzuschränken, und es ist auch möglich, die in dem Halbleitersubstrat zum Zeitpunkt des Abschalten jeder IGBT-Zelle angesammelten Ladungsträger durch den ersten Bereich hindurch zu der zweiten Elektrode abzuziehen, um die Schaltgeschwindigkeit der IGBT-Zelle zu steigern.
  • Gemäß dem Verfahren zur Herstellung der Halbleitervorrichtung der Erfindung ist es möglich, die Halbleitervorrichtungen entsprechend dem ersten und dem zweiten Ausführungsbeispiel herzustellen, die für eine Verwendung bei hohen Frequenzen geeignet sind.
  • Diese sowie weitere Ziele, Merkmale, Gesichtspunkte und Vorteile der vorliegenden Erfindung werden aufgrund der nachfolgenden ausführlichen Beschreibung der vorliegenden Erfindung in Verbindung mit den Begleitzeichnungen noch deutlicher.
    • KURZBESCHREIBUNG DER ZEICHNUNGEN
  • Es zeigen:
  • Fig. 1 eine Schnittansicht zur Erläuterung eines Zellenaufbaus eines IGBT gemäß einem ersten Ausführungsbeispiel der vorliegenden Erfindung;
  • Fig. 2 bis 7 jeweils Schnittansichten zur Erläuterung eines Herstellungsvorgangs für den IGBT, wie er in Fig. 1 gezeigt ist;
  • Fig. 8 eine Draufsicht auf einen IGBT-Modul, der durch Verbinden eines Freilaufdioden-Chip und eines IGBT-Chip gemäß dem vorausgehenden Ausführungsbeispiel gebildet ist;
  • Fig. 9 ein Schaltungsdiagramm zur Erläuterung einer der Fig. 8 äquivalenten Schaltung;
  • Fig. 10 eine Ansicht zur Erläuterung einer Erholungs-Charakteristik des IGBT-Moduls;
  • Fig. 11 eine Schnittansicht zur Erläuterung eines Zellenaufbaus eines weiteren IGBT;
  • Fig. 12 ein Schaltungsdiagramm zur Erläuterung einer äquivalenten Schaltung eines IGBT-Moduls, der den IGBT-Chip der Fig. 11 aufweist;
  • Fig. 13 eine Schnittansicht zur Erläuterung eines Zellenaufbaus eines IGBT gemäß einem zweiten Ausführungsbeispiel der vorliegenden Erfindung;
  • Fig. 14 ein Schaltungsdiagramm zur Erläuterung einer äquivalenten Schaltung eines IGBT-Moduls, der den IGBT-Chip des zweiten Ausführungsbeispiels aufweist;
  • Fig. 15 eine Schnittansicht zur Erläuterung eines Zellenaufbaus eines weiteren IGBT;
  • Fig. 16 eine Schnittansicht zur Erläuterung eines Bereichs zur Ausführung einer Lebensdauer-Steuerung hinsichtlich der IGBT-Zelle der Fig. 15;
  • Fig. 17 eine Schnittansicht zur Erläuterung einer weiteren IGBT-Zelle;
  • Fig. 18 und 19 jeweils Draufsichten auf eine IGBT-Vorrichtung zur Erläuterung eines allgemeinen streifenartigen Zellenaufbaus;
  • Fig. 20 eine Schnittansicht zur Erläuterung eines Zellenaufbaus eines herkömmlichen IGBT;
  • Fig. 21 ein Schaltungsdiagramm zur Erläuterung eines Beispiels eines Dreiphasen-Inverters mit IGBT-Vorrichtungen; und
  • Fig. 22 eine Schnittansicht zur Erläuterung einer Zelle, die durch Kombinieren einer IGBT-Zelle und einer parasitären Diode gebildet ist.
    • BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSBEISPIELE
  • Fig. 1 zeigt eine Schnittansicht zur Erläuterung eines Zellenaufbaus eines IGBT gemäß einem ersten Ausführungsbeispiel der vorliegenden Erfindung.
  • Wie unter Bezugnahme auf Fig. 1 zu sehen ist, ist ein p-leitender Kollektorbereich 32 gebildet durch selektives Einbringen einer p-leitenden Störstelle mit hoher Konzentration in eine erste Hauptfläche eines Halbleitersubstrats 31, das aus einem n-leitenden Siliziumsubstrat mit hohem Widerstandswert besteht. Ein p-leitender Basisbereich 33 ist durch selektives Einbringen einer p-leitenden Störstelle in eine zweite Hauptfläche des Halbleitersubstrats 31 gebildet, und ein n-leitender Emitterbereich 34 ist durch selektives Einbringen einer n- leitenden Störstelle in eine Oberfläche des Basisbereichs 33 gebildet.
  • Eine Gate-Isolierschicht 35 ist auf den Oberflächen des Basisbereichs 33 zwischen den Oberflächen des Halbleitersubstrats 31 und des Emitterbereichs 34 gebildet. Diese Gate-Isolierschicht 35 ist derart vorgesehen, daß sie sich über die aneinander angrenzenden IGBT-Zellen erstreckt sowie derart, daß sie praktisch dem Kollektorbereich 32 entsprechend angeordnet ist.
  • Eine Gateelektrode 36 ist auf der Gate-Isolierschicht 35 gebildet, und eine Emitterelektrode 37 aus Metall, wie Aluminium, ist zur elektrischen Verbindung sowohl mit dem Basisbereich 33 als auch mit dem Emitterbereich 34 ausgebildet. Die Gateelektrode 36 und die Emitterelektrode 37 sind gemeinsam mit jeder Zelle elektrisch verbunden, die die IGBT-Vorrichtung bilden.
  • Eine Kollektorelektrode 38 aus Metall ist auf der ersten Hauptfläche derart ausgebildet, daß sie sich über den Kollektorbereich 32 und einen an den Kollektorbereich 32 angrenzenden n-leitenden Bereich 39 des Halbleitersubstrats 31 erstreckt, so daß sie mit jeder der IGBT-Zellen zusammengeschaltet ist. In diesem Fall sind der Kollektorbereich 32 und die Kollektorelektrode 38 durch ohmschen Kontakt miteinander verbunden, während eine Schottky-Barriereschicht 40 an einer Verbindungszone zwischen dem n-leitenden Bereich 39 und der Kollektorelektrode 38 gebildet ist.
  • Im folgenden wird ein Verfahren zur Herstellung der vorstehend genannten IGBT-Vorrichtung beschrieben. Wie in Fig. 2 gezeigt ist, wird zuerst ein Halbleitersubstrat 31 vorbereitet, das aus einem n-leitenden Siliziumsubstrat mit hohem Widerstandswert besteht. Der spezifische Widerstand des Halbleitersubstrats 31 beträgt zum Beispiel ca. 50 Ωcm bei einer Spannung von ca. 1000 V.
  • Als nächstes wird eine Maskenschicht 41, wie eine Resistschicht oder eine Oxidschicht, auf einem Teil einer ersten Hauptfläche des Halbleitersubstrats 31 in der in Fig. 3 gezeigten Weise gebildet, und ein p-leitender Kollektorbereich 32 wird durch selektives Einführen einer p-leitenden Störstelle, wie z. B. Bor, in die erste Hauptfläche des Halbleitersubstrats 31 mit hoher Konzentration (die Oberflächenkonzentration ist höher als 10¹&sup9;/cm³) durch ein Verfahren, wie z.B. Ionenimplantation oder Diffusion, unter Verwendung der Maskenschicht 41 als Maske gebildet.
  • Dann werden nacheinander eine Gateoxidschicht und eine Polysiliziumschicht auf der gesamten Fläche einer zweiten Hauptfläche des Halbleitersubstrats 31 gebildet, und danach werden die auf diese Weise gebildete Gateoxidschicht und Polysiliziumschicht teilweise entfernt, um eine Zweischichtenstruktur 42, die aus einer Gateoxidschicht 35 und einer Gateelektrode 36 besteht, an derjenigen Position zu bilden, die praktisch dem Kollektorbereich 32 entspricht, wie dies in Fig. 4 gezeigt ist.
  • Als nächstes wird ein p-leitender Basisbereich 33 durch selektives Einführen einer p-leitenden Störstelle in die zweite Hauptfläche des Halbleitersubstrats 31 unter Verwendung der Zweischichtenstruktur 42 als Maske gebildet, wie dies in Fig. 5 gezeigt ist. Für das Verfahren zum Einführen der p-leitenden Störstelle wird ein Verfahren mit ausgezeichneter Konzentrationssteuerbarkeit verwendet, wie z.B. Ionenimplantation usw., da eine Oberfläche des Basisbereichs 33 als Kanalbereich wirkt. Im allgemeinen beträgt eine Injektionsmenge der Störstelle ca. 5 x 10¹³ bis 5 x 10¹&sup4; cm&supmin;².
  • Danach wird eine Maskenschicht 43, wie eine Resistschicht oder eine Oxidschicht, auf einem Teil der Oberfläche des Basisbereichs 33 ausgebildet, und danach wird ein n-leitender Emitterbereich 34 durch selektives Einführen einer n-leitenden Störstelle, wie z.B. Phosphor oder Arsen, in die Oberfläche des Basisbereichs 33 mit hoher Konzentration (die Oberflächenkonzentration ist höher als 10¹&sup9;/cm³) durch ein Verfahren, wie Ionenimplantation oder Diffusion, unter Verwendung der Maskenschicht 43 und der Zweischichtenstruktur 42 als Masken gebildet, wie dies in Fig. 6 gezeigt ist. In diesem Fall wirkt die Oberfläche des Basisbereichs 33 zwischen der Oberfläche des Emitterbereichs 34 und der Oberfläche des Halbleitersubstrats 31 als Kanalbereich 44 (siehe Fig. 1). Die Länge des Kanalbereichs 44 wird über die gesamte Fläche jeder IGBT-Zelle unter Verwendung einer Diffusions-Selbstausrichtungsstruktur festgelegt.
  • Als nächstes wird die Maske 43 entfernt, und danach werden Emitterelektroden 37 aus Metall, wie Aluminium, auf der zweiten Hauptfläche derart ausgebildet, daß sie sich über den Emitterbereich 34 und den Basisbereich 33 erstrecken, wie dies in Fig. 7 gezeigt ist. In diesem Fall ist jede Emitterelektrode 37 durch ohmschen Kontakt mit dem Emitterbereich 34 und dem Basisbereich 33 verbunden.
  • Schließlich wird eine Kollektorelektrode 38 aus Metall auf der ersten Hauptfläche derart ausgebildet, daß sie sich über den Kollektorbereich 32 und einen an den Kollektorbereich 32 angrenzenden n-leitenden Bereich 39 des Halbleitersubstrats 31 erstreckt, wie dies in Fig. 1 gezeigt ist. In diesem Fall ist die Kollektorelektrode 38 durch ohmschen Kontakt mit dem Kollektorbereich 32 verbunden, da die Oberflächenkonzentration der p-leitenden Störstelle in dem Kollektorbereich 32 auf einen höheren Wert als 10¹&sup9; cm&supmin;³ eingestellt ist. Wenn die Oberflächenkonzentration des Kollektorbereichs 32 geringer wird als der vorstehend genannte Wert, wird eine Schottky- Barriereschicht zwischen dem Kollektorbereich 32 und der Kollektorelektrode 38 gebildet, um ein Ansteigen der Sättigungsspannung des IGBT zu veranlassen. Andererseits wird eine Schottky-Barriereschicht 40 zwischen dem n-leitenden Bereich 39 und der Kollektorelektrode 38 gebildet. Zur Bildung der Schottky-Barriereschicht 40 ist es bevorzugt, daß die Oberflächenkonzentration der n-leitenden Störstelle in dem n-leitenden Bereich 39 geringer ist als 10¹&sup9; cm&supmin;³.
  • Bei der auf diese Weise ausgebildeten Halbleitervorrichtung ist eine IGBT-Zelle in dem dem Kollektorbereich 32 entsprechenden Abschnitt durch den Kollektorbereich 32, das Halbleitersubstrat 31, den Basisbereich 33, den Emitterbereich 34, die Gate-Isolierschicht 35 sowie die Gateelektrode 36 gebildet, während eine parasitäre Diode in dem dem n-leitenden Bereich 39 entsprechenden Abschnitt durch den n-leitenden Bereich 39, das Halbleitersubstrat 31 und den Basisbereich 33 gebildet wird.
  • In einem Fall, in dem eine Inverterschaltung durch die vorstehend beschriebene Halbleitervorrichtung gebildet wird, wird eine mit hoher Geschwindigkeit arbeitende Freilaufdiode der parasitären Diode elektrisch parallel geschaltet. Genauer gesagt, es werden zum Beispiel in der in Fig. 8 gezeigten Weise ein Gateanschluß 46, ein Kollektoranschluß 47 und ein Emitteranschluß 48 in einem Gehäuse 45 vorgesehen, und eine Kollektorelektrode 38 (siehe Fig. 1) eines IGBT-Chip mit dem gleichen Aufbau wie die in Fig. 1 gezeigte Halbleitervorrichtung wird mit dem Kollektoranschluß 47 verbunden, während eine Gateelektrode 36 und eine Emitterelektrode 37 des IGBT-Chip 49 durch Drähte 50 und 51 mit dem Gateanschluß 46 bzw. dem Emitteranschluß 48 verbunden werden. Eine Kathodenelektrode eines Freilaufdioden-Chip 52 wird mit dem Kollektoranschluß 47 verbunden, während ein Anodenanschluß des Freilaufdioden-Chip 52 durch einen Draht 53 mit dem Emitteranschluß 48 verbunden wird.
  • Fig. 9 zeigt ein Schaltungsdiagramm zur Erläuterung einer der Fig. 8 äquivalenten Schaltung. In Fig. 9 bezeichnet das Bezugszeichen 54 einen IGBT, der aus IGBT-Zellen des IGBT-Chip 49 gebildet ist, das Bezugszeichen 55 bezeichnet eine parasitäre Diode des IGBT-Chip 49, das Bezugszeichen 56 bezeichnet eine Schottky-Barrierendiode, die durch die Schottky-Barriereschicht 40 des IGBT-Chip 49 gebildet ist, und das Bezugszeichen 57 bezeichnet eine Freilaufdiode, die durch den Freilaufdioden-Chip 52 gebildet ist.
  • Die Freilaufdiode 57 ist eine mit hoher Geschwindigkeit arbeitende Diode, deren Erholungszeit kleiner ist als ca. 0,2 µs, und eine derartige Beziehung ist wenigstens erforderlich, wenn der in der Freilaufdiode 57 fließende Strom größer wird als der in der parasitären Diode 56 fließende Strom.
  • Gemäß dem Schaltungsaufbau, wie er in Fig. 9 gezeigt ist, wird der in der parasitären Diode 55 fließende Strom durch die Schottky-Barrierendiode 56 derart eingeschränkt, daß ein relativer Anstieg des in der Freilaufdiode 57 fließenden Stroms verursacht wird, so daß ein nachteiliger Einfluß durch die Verzögerung aufgrund der Erholungszeit der parasitären Diode 55 gehemmt werden kann. Es ist daher möglich, die Halbleitervorrichtung derart auszubilden, daß sie für eine Verwendung bei hoher Frequenz geeignet ist.
  • Fig. 10 zeigt eine Ansicht zur Erläuterung von Erholungseigenschaften eines IGBT-Moduls, wie er in Fig. 8 gezeigt ist. Das heißt, eine gestrichelte Linie A in Fig. 10 bezeichnet eine Erholungskennlinie einer inneren Diode, die in dem IGBT-Chip ausgebildet ist, wobei die innere Diode aus der parasitären Diode 55 und der Schottky-Barrierendiode 56 besteht. Eine strichpunktierte Linie B bezeichnet eine Erholungskennlinie der Freilaufdiode 57, während eine durchgezogene Linie C eine Erholungskennlinie des IGBT-Moduls darstellt, die durch Snythetisieren der gestrichelten Linie A und der strichpunktierten Linie B erzielt wird.
  • Wie aus der in Fig. 10 dargestellten durchgezogenen Linie C erkennbar ist, läßt sich ein Erholungsvorgang mit hoher Geschwindigkeit in der ersten Hälfte des Erholungsvorgangs erzielen, da die Funktion der durch die strichpunktierte Linie B dargestellten Freilaufdiode 57 bemerkenswert hervortritt, während sie ein sanftes Enden des Erholungsvorgangs in der letzten Hälfte des Erholungsvorgangs hervorrufen kann, da die Funktion der inneren Diode, die durch die gestrichelte Linie A dargestellt ist, bemerkenswert hervortritt. Es ist daher möglich, eine ideale Erholungskennlinie zu erzielen, die für Verwendungen bei hoher Frequenz geeignet ist.
  • Fig. 11 zeigt eine Schnittansicht zur Erläuterung eines Zellenaufbaus eines weiteren IGBT. Bei diesem IGBT ist die Breite eines Kollektorbereichs 32 auf einen relativ großen Wert eingestellt, wobei die Größe der Oberfläche des Kollektorbereichs 32 größer wird als die der Oberfläche eines n+-leitenden Bereichs 58, die an der ersten Hauptfläche des Halbleitersubstrats 31 freiliegt. Der n+-leitende Bereich 58 wird durch Einführen einer n-leitenden Störstelle mit hoher Konzentration in den Bereich mit Ausnahme des Kollektorbereichs 32 in der ersten Hauptfläche des Halbleitersubstrats 31 gebildet, und der n+-leitende Bereich 38 ist durch ohmschen Kontakt mit dem Kollektorbereich 32 verbunden. In diesem Fall ist es notwendig, daß ein Vorwärts-Spannungsabfall VF einer parasitären Diode, die aus dem Basisbereich 33, dem Halbleitersubstrat 31 und dem n+-leitenden Bereich 58 besteht, ausreichend groß ist und zum Beispiel mehr als ca. 3 Volt bei einer elektrischen Stromdichte von 100 A/cm² beträgt. Die übrige Konstruktion entspricht der des ersten Ausführungsbeispiels, wie es in Fig. 1 gezeigt ist, und somit wird auf eine weitere Erläuterung desselben unter Bezugnahme auf dieselben Bezugszeichen für dieselben oder entsprechende Teile verzichtet.
  • Ein Herstellungsverfahren zur Herstellung der vorstehend erläuterten Halbleitervorrichtung unterscheidet sich von dem in Fig. 1 gezeigten Ausführungsbeispiel lediglich in den Punkten, daß der Kollektorbereich 32 eine größere Breite besitzt und daß zusätzlich ein Vorgang zum Einführen einer n-leitenden Störstelle in den Bereich 58 mit hoher Konzentration ausgeführt wird, so daß die Oberflächenkonzentration des Bereichs 58 höher wird als 10¹&sup9;/cm³.
  • Fig. 12 zeigt ein Schaltungsdiagramm zur Erläuterung einer äquivalenten Schaltung eines IGBT-Moduls, der durch Verbinden einer Freilaufdiode mit einem IGBT-Chip gebildet wird, wie er in Fig. 11 gezeigt ist. In Fig. 12 bezeichnet das Bezugszeichen 54 einen IGBT, der durch IGBT-Zellen des IGBT-chip gebildet ist, das Bezugszeichen 55 bezeichnet eine parasitäre Diode des IGBT-Chip, und das Bezugszeichen 57 bezeichnet die Freilaufdiode.
  • Bei dieser Vorrichtung ist aufgrund der Tatsache, daß die Größe der Oberfläche des Teil der parasitären Diode 55 bildenden n+-leitenden Bereichs 58 kleiner gewählt ist als die der Oberfläche des Kollektorbereichs 32, der in der parasitären Diode 55 fließende Strom eingeschränkt, so daß ein relativer Anstieg des in der Freilaufdiode 57 fließenden Stroms verursacht wird, so daß ein nachteiliger Einfluß gehemmt werden kann, der durch eine Verzögerung aufgrund der Erholungszeit der parasitären Diode 55 bedingt ist. Es ist daher möglich, eine Halbleitervorrichtung zu schaffen, die für Verwendungen bei hoher Frequenz geeignet ist.
  • Fig. 13 zeigt eine Schnittansicht zur Erläuterung eines Zellenaufbaus eines IGBT gemäß einem zweiten Ausführungsbeispiel der vorliegenden Erfindung. Bei diesem Ausführungsbeispiel ist ein Bereich mit Ausnahme eines Kollektorbereichs 32 innerhalb der ersten Hauptfläche des Halbleitersubstrats 31 in einen ersten Bereich und einen zweiten Bereich unterteilt. In dem ersten Bereich ist ein n+-leitender Bereich 59 durch selektives Einführen einer n-leitenden Störstelle mit hoher Konzentration in die erste Hauptfläche gebildet, um diesen durch ohmschen Kontakt mit der Kollektorelektrode 38 zu verbinden, während in dem zweiten Bereich eine Schottky-Barriereschicht 40 an einer Verbindungszone zwischen einem n-leitenden Bereich 60 und der Kollektorelektrode 38 gebildet ist. Auf diese Weise ist eine parasitäre Diode mit hohem Vorwärts-Spannungsabfall VF durch den Basisbereich 33, das Halbleitersubstrat 31 und den n+-lei tenden Bereich 59 gebildet. Die übrige Konstruktion entspricht der des in Fig. 1 gezeigten ersten Ausführungsbeispiels, so daß auf eine weitere Beschreibung davon unter Bezugnahme auf die gleichen Bezugszeichen für die gleichen oder entsprechenden Teile verzichtet wird.
  • Ein Herstellungsvorgang für die vorstehend beschriebene Halbleitervorrichtung unterscheidet sich von dem des in Fig. 1 gezeigten Ausführungsbeispiels lediglich in dem Punkt, daß zusätzlich ein Vorgang zum Einführen einer n-leitenden Störstelle in den Bereich 59 mit hoher Konzentration durchgeführt wird, so daß die Oberflächenkonzentration des Bereichs 59 höher wird als 10 ¹&sup9;/cm³.
  • Fig. 14 zeigt ein Schaltungsdiagramm zur Erläuterung einer äquivalenten Schaltung eines IGBT-Moduls, der durch Verbinden einer Freilaufdiode mit einem IGBT-Chip gebildet ist, wie er in Fig. 13 gezeigt ist. In Fig. 14 bezeichnet das Bezugszeichen 54 einen IGBT, der durch IGBT-Zellen des IGBT-Chip gebildet ist, das Bezugszeichen 55 bezeichnet eine parasitäre Diode, die aus dem Basisbereich 33 und dem Halbleitersubstrat 31 besteht, das Bezugszeichen 56 bezeichnet eine Schottky-Barrierendiode, die durch die Schottky-Barriereschicht 40 gebildet ist, das Bezugszeichen 61 bezeichnet eine parasitäre Diode, die aus dem Basisbereich 33, dem Halbleitersubstrat 31 und dem n+ -leitenden Bereich 59 besteht, und das Bezugszeichen 57 bezeichnet eine Freilaufdiode.
  • Bei diesem Ausführungsbeispiel wird der in einer Teilschaltung, die aus inneren Diode 55, 56 und 61 des IGBT-Chip gebildet ist, fließende Strom eingedämmt, so daß ein relativer Anstieg des in der Freilaufdiode 57 fließenden Stroms verursacht wird, so daß sich der gleiche Effekt wie bei dem ersten und dem zweiten Ausführungsbeispiel erzielen läßt und sich außerdem noch folgender Effekt erreichen läßt. Das heißt, wenn bei dem Aufbau des ersten Ausführungsbeispiels, wie es in Fig. 1 gezeigt ist, sich in dem Halbleitersubstrat 31 ansammelnde Ladungsträger beim Abschalten des IGBT durch den n+-leitenden Bereich 39 zu der Kollektorelektrode 38 extrahiert werden, wird die Bewegung der Ladungsträger durch die Schottky-Barriereschicht 40 begrenzt, so daß die Schaltgeschwindigkeit des IGBT abnimmt.
  • Bei dem Aufbau des zweiten Ausführungsbeispiels, wie es in Fig. 11 gezeigt ist, erfolgt außerdem bei Vergrößerung der Oberfläche des Kollektorbereichs 32 ein Ansteigen der Anzahl der sich in dem Halbleitersubstrat 31 zum Zeitpunkt des Abschaltens des IGBT ansammelnden Ladungsträger, und es ist da her schwierig, eine mit hoher Geschwindigkeit arbeitende Vorrichtung zu erzielen, da eine lange Zeit zum Extrahieren der Ladungsträger erforderlich ist.
  • Bei dem Aufbau des zweiten Ausführungsbeispiels dagegen, wie es in Fig. 13 gezeigt ist, erfolgt aufgrund der Tatsache, daß die sich in dem Halbleitersubstrat 31 zum Zeitpunkt des Abschaltens des IGBT ansammelnden Ladungsträger durch den n+- leitenden Bereich 59 zu der Kollektorelektrode 38 extrahiert werden, ein Extrahieren der Ladungsträger zu der Kollektorelektrode 38 innerhalb einer kurzen Zeit, so daß die Schaltgeschwindigkeit des IGBT beschleunigt wird. Außerdem hemmt die Schottky-Barriereschicht 40, die in einem Bereich mit Ausnahme eines für das Extrahieren von Ladungsträgern erforderlichen Bereichs ausgebildet ist, den Stromfluß in der parasitären Diode, und somit läßt sich ein nachteiliger Einfluß durch eine Verzögerung aufgrund der Erholungszeit der parasitären Diode einzuschränken.
  • Bei jedem der vorstehend beschriebenen Ausführungsbeispiele kann eine Strahlung, wie Elektronenstrahlen usw., in einen Abschnitt abgestrahlt werden, der der inneren Diode innerhalb des inneren Bereichs des Halbleitersubstrats 31 entspricht, oder ein schweres Metall, wie Platin oder Gold, kann in denselben Abschnitt eindiffundiert werden, um die Ladungsträger- Lebensdauer der inneren Diode zu steuern, um dadurch die Eigenschaften der inneren Diode mit den Eigenschaften der IGBT- Zelle ins Gleichgewicht zu bringen. Das heißt, zuerst wird zum Beispiel eine IGBT-Vorrichtung der in Fig. 15 gezeigten Art vorbereitet. Ein solcher IGBT ist aus den Patent Abstracts of Japan, Bd. 11, Nr. 320 (E-550) [2767], 17. Oktober 1987, und der JP-A-62 109365 allgemein bekannt.
  • Bei einer solchen IGBT-Vorrichtung wird die Breite des Kollektorbereichs 32 praktisch entsprechend der Breite der Gateelektrode 36 ausgebildet, und der n+-leitende Bereich 58 des Halbleitersubstrats 31 ist durch ohmschen Kontakt mit der Kollektorelektrode 38 verbunden. Wie in Fig. 16 gezeigt ist, wird dann eine Maskenschicht 62 aus einem Material, wie z.B. Blei, zum Verhindern eines Durchdringens von Strahlung, wie Elektronenstrahlen, auf einem in der Oberfläche der Kollektorelektrode 38 liegenden Bereich ausgebildet, und zwar mit Ausnahme eines einer parasitären Diode entsprechenden Bereichs.
  • Als nächstes wird Strahlung 63, wie z.B. Elektronenstrahlen, selektiv in einen Innenbereich (in Fig. 16 durch schräge Linien dargestellt) des Halbleitersubstrats 31 abgestrahlt, wobei die Maskenschicht 62 als Maske zum Steuern der Ladungsträger-Lebensdauer der parasitären Diode verwendet wird. Anstatt der Aufbringung der Strahlung 63 kann zum Steuern der Ladungsträger-Lebensdauer der parasitären Diode ein schweres Metall, wie Platin oder Gold, in den in Fig. 16 durch schräge Linien dargestellten Innenbereich des Halbleitersubstrats 31 eindiffundiert werden. Im Fall der Eindiffundierung des schweren Metalls wird das schwere Metall unter Verwendung einer Isolierschicht (nicht gezeigt), wie z.B. einer Oxidschicht, als Maske selektiv eindiffundiert, bevor die Emitterelektrode 37 und der Kollektorelektrode 38 gebildet werden.
  • Bei jedem der vorstehen erwähnten Ausführungsbeispiele kann eine Freilaufdiode in dem Halbleitersubstrat 31 vorgesehen werden. Das heißt, es können zum Beispiel ein IGBT-Teil, wie er durch einen Abschnitt D dargestellt ist, und ein Freilaufdiodenteil, wie er durch einen Abschnitt F dargestellt ist, in einem einzigen Chip ausgebildet werden, wie es in Fig. 17 gezeigt ist. Der IGBT-Teil kann zum Beispiel durch die Konstruktionen der Fig. 1, 11, 13 und 16 gebildet werden, während der Freilaufdiodenteil durch Verlängern des Basisbereichs 33, des n+-leitenden Bereichs 58, der Emitterelektrode 37 und der Kollektorelektrode 38 in den Abschnitt F gebildet werden kann. In diesem Fall ist es notwendig, die Ladungsträger-Lebensdauer des Freilaufdiodenteils durch Bestrahlung oder durch Eindiffundieren eines schweren Metalls in den dem Abschnitt F des Halbleitersubstrats 31 entsprechenden Bereich (in Fig. 17 durch schräge Linien dargestellt) zu steuern, um die Arbeitsgeschwindigkeit des Freilaufdiodenteils zu beschleunigen.
  • In den vorstehend beschriebenen Ausführungsbeispielen sind n- Kanal-IGBT-Vorrichtungen erläutert worden, jedoch ist die vorliegende Erfindung selbstverständlich auch bei p-Kanal-IGBT- Vorrichtungen verwendbar.
  • Im allgemeinen wird bei einer IGBT-Vorrichtung ein streifenartiger Zellenaufbau verwendet, wie dies in Fig. 18 in einer Draufsicht gezeigt ist, um ein Sperren zu verhindern. Dies wird im folgenden unter Bezugnahme auf die IGBT-Vorrichtung mit der in Fig. 1 gezeigten Schnittkonstruktion erläutert. Unter Bezugnahme auf Fig. 1 wird zuerst eine Vielzahl von Zellen einer ersten Einheit auf der Seite der ersten Hauptfläche vorgesehen, wobei jede Zelle der ersten Einheit aus einem Teil der Kollektorelektrode 38, einem Kollektorbereich 32 und einem an den Kollektorbreich 32 angrenzenden n-leitenden Bereich 39 besteht, während eine Vielzahl von Zellen einer zweiten Einheit auf der Seite der zweiten Hauptfläche vorgesehen wird, wobei jede Zelle der zweiten Einheit aus einer Gateelektrode 36, einer Gate-Isolierschicht 351 einem Emitterbereich 34, einem Basisbereich 33 und einer Emitterelektrode 37 besteht. Die Zellen sowohl der ersten als auch der zweiten Einheit sind mit streifenartiger Konstruktion mit einer Breite l ausgebildet und jeweils parallel angeordnet, so daß eine Längsrichtung jeder Zelle der ersten Einheit der Längsrichtung jeder Zelle der zweiten Einheit entspricht.
  • Fig. 19 zeigt eine Draufsicht auf die IGBT-Vorrichtung gesehen von der Seite einer Emitterelektrode her. In Fig. 19 gibt der mit gestrichelten Linien angedeutete Bereich H eine Position an, die dem n-leitenden Bereich 39 (siehe Fig. 1) der Zelle der ersten Einheit projiziert auf die Zelle der zweiten Einheit entspricht. Wie vorstehend erwähnt wurde, unterscheidet sich eine Maske zum Bilden der Zellen der ersten Einheit von einer Maske zum Bilden der Zellen der zweiten Einheit. Es ist daher erforderlich, die Maske zum Bilden der Zellen der ersten Einheit exakt mit der Maske zum Bilden der Zellen der zweiten Einheit auszurichten, um die vorbestimmte positionsmäßige Beziehung zwischen den Zellen der ersten Einheit und den Zellen der zweiten Einheit aufrecht zu erhalten.

Claims (4)

1. Halbleitervorrichtung, umfassend:
- ein Halbleitersubstrat (31) eines ersten Leitfähigkeitstyps mit einer ersten Hauptfläche und einer zweiten Hauptfläche,
- einen ersten Bereich (32) eines zweiten Leitfähigkeitstyps, der in dem Halbleitersubstrat (31) angeordnet und in einem Bereich der ersten Hauptfläche des Halbleitersubstrats (31) freigelegt ist,
- einen zweiten Bereich (33) des zweiten Leitfähigkeitstyps, der in dem Halbleitersubstrat (31) angeordnet und in einem Bereich der zweiten Hauptfläche des Halbleitersubstrats (31) freigelegt ist,
- einen dritten Bereich (34) des ersten Leitfähigkeitstyps, der in dem zweiten Bereich (33) angeordnet und in einem Bereich der freigelegten Fläche des zweiten Bereichs (33) freigelegt ist,
- eine Isolierschicht (35), die auf der Oberfläche des zweiten Bereichs (33) angeordnet ist und sich derart erstreckt, daß sie Bereiche der Oberflächen des Halbleitersubstrats (31) und des dritten Bereichs (34) abdeckt, wobei die Isolierschicht (35) in einer Position angeordnet ist, die im wesentlichen der des ersten Bereichs (32) an der ersten Hauptfläche entspricht,
- eine Steuerelektrode (36), die auf der Isolierschicht (35) angeordnet ist,
- eine erste Elektrode (37), die auf der zweiten Hauptfläche angeordnet ist und sich auf dem dritten Bereich (34) und dem zweiten Bereich (33) erstreckt,
- eine zweite Elektrode (38), die auf der ersten Hauptfläche angeordnet ist und sich auf dem ersten Bereich (32) und auf einem dem ersten Bereich (32) in dem Halbleitersubstrat (31) benachbarten Bereich (39, 59, 60) erstreckt,
gekennzeichnet durch
eine Schottky-Barriereschicht (40), die in dem benachbarten Bereich (39, 60) des Halbleitersubstrat (31) an mindestens einem Bereich der Fläche des benachbarten Bereichs (39, 59, 60) in Kontakt mit der zweiten Elektrode (38) steht, so daß die Bewegung der Ladungsträger eingeschränkt wird, die sich von dem Halbleitersubstrat (31) aus in Richtung auf die zweite Elektrode (38) bewegen.
2. Halbleitervorrichtung nach Anspruch 1, wobei der benachbarte Bereich (59, 60) in dem Halbleitersubstrat (31) in einen ersten Bereich (59) und einen zweiten Bereich (60) unterteilt ist, wobei der erste Bereich (59) mit der zweiten Elektrode (38) durch Ohmschen Kontakt und die Schottky-Barrierschicht (40), die sich auf der Oberfläche des zweiten Bereichs (60) befindet, verbunden ist.
3. Verfahren zur Herstellung der Halbleitervorrichtung nach Anspruch 1, umfassend:
- einen ersten Schritt der Herstellung eines Halbleitersubstrats (31) von einem ersten Leitfähigkeitstyp, das eine erste Hauptfläche und eine zweite Hauptfläche aufweist;
- einen zweiten Schritt des Einführens einer Störstelle von einem zweiten Leitfähigkeitstyp in einen Bereich der ersten Hauptfläche des Halbleitersubstrats (31) zur Bildung eines ersten Bereichs (32) des zweiten Leitfähigkeitstyps;
- einen dritten Schritt des Ausbildens einer Zweischichtenstruktur (42), die aus einer Isolierschicht (35) und einer Steuerelektrode (36) besteht, auf der zweiten Hauptfläche des Halbleitersubstrats (31), wobei die Zweischichtenstruktur an einer Position angeordnet ist, die im wesentlichen derjenigen des ersten Bereichs (32) auf der ersten Hauptfläche entspricht;
- einen vierten Schritt des Einführens einer Störstelle des zweiten Leitfähigkeitstyps in einen Bereich der zweiten Hauptfläche des Halbleitersubstrats (31) unter Verwendung der Zweischichtenstruktur (42) als Maske zur Bildung eines zweiten Bereichs (33) des zweiten Leitfähigkeitstyps;
- einen fünften Schritt des Bildens einer Maskenschicht (43) auf einer Oberfläche des zweiten Bereichs (33), beabstandet von der Zweischichtenstruktur (42);
- einen sechsten Schritt des Einführens einer Störstelle des ersten Leitfähigkeitstyps in einen Bereich einer Oberfläche des zweiten Bereichs (33) unter Verwendung der Zweischichtenstruktur (42) und der Maskenschicht (43) als Masken zur Bildung eines dritten Bereichs (34) des ersten Leitfähigkeitstyps;
- einen siebenten Schritt des Ausbildens, nach Entfernen der Maskenschicht (43), einer ersten Elektrode (37) auf der zweiten Hauptfläche, wobei sich die erste Elektrode (37) auf dem dritten Bereich (34) und auf dem zweiten Bereich (33) erstreckt, so daß die erste Elektrode (37) durch ohmschen Kontakt mit dem zweiten Bereich (33) und dem dritten Bereich (34) verbunden ist,
- einen achten Schritt des Ausbildens einer zweiten Elektrode (38) auf der ersten Hauptfläche, wobei sich die zweite Elektrode (38) auf dem ersten Bereich (32) und auf einem Bereich (39, 59, 60) erstreckt, der dem ersten Bereich (32) in dem Halbleitersubstrat (31) be nachbart ist, so daß eine Schottky-Barriereschicht (40) in mindestens einem Bereich der Oberfläche des benachbarten Bereichs (39, 59, 60) in Kontakt mit der zweiten Elektrode (38) ausgebildet wird.
4. Verfahren der Herstellung einer Halbleitervorrichtung nach Anspruch 3, wobei der achte Schritt des Ausbildens einer zweiten Elektrode (38) folgendes umfaßt:
(a) Aufteilen des benachbarten Bereichs (59, 60) in dem Halbleitersubstrat (31) in einen ersten Bereich (59) und einen zweiten Bereich (60) und Einführen einer Störstelle des ersten Leitfähigkeitstyps in den ersten Bereich (59) des Halbleitersubstrats (31),
(b) Ausbilden einer zweiten Elektrode (38) auf der ersten Hauptfläche, wobei sich die zweite Elektrode (38) auf dem ersten Bereich (32) und einem benachbarten Bereich (59, 60) erstreckt, so daß der erste Bereich (59) durch ohmschen Kontakt mit der zweiten Elektrode (38) verbunden ist und die Schottky-Barriereschicht (40) auf der Oberfläche des zweiten Bereichs (60) ausgebildet ist.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7400017B2 (en) 2004-04-28 2008-07-15 Mitsubishi Denki Kabushiki Kaisha Reverse conducting semiconductor device and a fabrication method thereof
US9679892B2 (en) 2013-01-31 2017-06-13 Infineon Technologies Ag Method of manufacturing a reverse blocking semiconductor device

Families Citing this family (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2964609B2 (ja) * 1990-02-15 1999-10-18 富士電機株式会社 絶縁ゲート型バイポーラトランジスタおよびその製造方法
JPH05283702A (ja) * 1992-04-03 1993-10-29 Hitachi Ltd 複合制御型半導体装置及びそれを使用した電力変換装置
JPH05347413A (ja) * 1992-06-12 1993-12-27 Toshiba Corp 半導体装置の製造方法
DE4315178A1 (de) * 1993-05-07 1994-11-10 Abb Management Ag IGBT mit selbstjustierender Kathodenstruktur sowie Verfahren zu dessen Herstellung
JP3182262B2 (ja) * 1993-07-12 2001-07-03 株式会社東芝 半導体装置
EP0670603B1 (de) * 1994-02-18 1999-01-13 Hitachi, Ltd. Halbleiterbauelement mit mindestens einem IGBT und einer Diode
JPH07235672A (ja) * 1994-02-21 1995-09-05 Mitsubishi Electric Corp 絶縁ゲート型半導体装置およびその製造方法
US5817546A (en) * 1994-06-23 1998-10-06 Stmicroelectronics S.R.L. Process of making a MOS-technology power device
EP0689238B1 (de) * 1994-06-23 2002-02-20 STMicroelectronics S.r.l. Verfahren zur Herstellung eines Leistungsbauteils in MOS-Technik
US6040599A (en) * 1996-03-12 2000-03-21 Mitsubishi Denki Kabushiki Kaisha Insulated trench semiconductor device with particular layer structure
US6323090B1 (en) 1999-06-09 2001-11-27 Ixys Corporation Semiconductor device with trenched substrate and method
US6274850B1 (en) 1999-07-27 2001-08-14 Henny Penny Corporation Apparatus and method for identifying subject medium within cooking device
KR100485556B1 (ko) * 2001-02-02 2005-04-27 미쓰비시덴키 가부시키가이샤 절연 게이트형 바이폴라 트랜지스터, 반도체 장치, 절연게이트형 바이폴라 트랜지스터의 제조 방법 및 반도체장치의 제조 방법
US7169634B2 (en) * 2003-01-15 2007-01-30 Advanced Power Technology, Inc. Design and fabrication of rugged FRED
WO2004066391A1 (ja) 2003-01-20 2004-08-05 Mitsubishi Denki Kabushiki Kaisha 半導体装置
JP2005057235A (ja) * 2003-07-24 2005-03-03 Mitsubishi Electric Corp 絶縁ゲート型バイポーラトランジスタ及びその製造方法、並びに、インバータ回路
US6959557B2 (en) * 2003-09-02 2005-11-01 Tecumseh Products Company Apparatus for the storage and controlled delivery of fluids
JP2006115557A (ja) * 2004-10-12 2006-04-27 Kayaba Ind Co Ltd スイッチング素子、モータ駆動回路および緩衝器
US7190581B1 (en) 2005-01-11 2007-03-13 Midwest Research Institute Low thermal resistance power module assembly
EP1906449A4 (de) 2005-07-08 2009-05-06 Panasonic Corp Halbleitereinrichtung und elektrische einrichtung
EP1909325A4 (de) 2005-07-25 2009-05-06 Panasonic Corp Halbleiterelement und elektrische einrichtung
EP1909326A4 (de) 2005-07-26 2009-05-06 Panasonic Corp Halbleiterelement und elektrische einrichtung
JP2007103770A (ja) * 2005-10-06 2007-04-19 Sanken Electric Co Ltd 絶縁ゲート型バイポーラトランジスタ
JP2008192737A (ja) * 2007-02-02 2008-08-21 Denso Corp 半導体装置
JP4788734B2 (ja) * 2008-05-09 2011-10-05 トヨタ自動車株式会社 半導体装置
JP4937213B2 (ja) * 2008-08-26 2012-05-23 三菱電機株式会社 電力用半導体装置
EP2184781A1 (de) * 2008-11-05 2010-05-12 ABB Technology AG Rückwärtsleitende Halbleitervorrichtung
DK2249392T3 (da) 2009-04-29 2020-08-17 Abb Power Grids Switzerland Ag Omvendt ledende halvlederenhed
JP2011023527A (ja) * 2009-07-15 2011-02-03 Toshiba Corp 半導体装置
CN102422416B (zh) 2009-09-07 2014-05-14 丰田自动车株式会社 具备具有二极管区和igbt区的半导体基板的半导体装置
JP5375974B2 (ja) * 2009-12-15 2013-12-25 トヨタ自動車株式会社 半導体装置の製造方法
JP2012186206A (ja) * 2011-03-03 2012-09-27 Mitsubishi Electric Corp 半導体装置
WO2013172059A1 (ja) * 2012-05-15 2013-11-21 富士電機株式会社 半導体装置
JP5645899B2 (ja) * 2012-10-10 2014-12-24 三菱電機株式会社 半導体装置およびその製造方法
CN107112325B (zh) * 2015-01-07 2020-09-22 三菱电机株式会社 碳化硅半导体装置及其制造方法
US9966491B2 (en) * 2015-02-20 2018-05-08 University Of South Carolina Optically switched graphene/4H-SiC junction bipolar transistor
JP7204544B2 (ja) * 2019-03-14 2023-01-16 株式会社東芝 半導体装置
CN112687743B (zh) * 2020-12-29 2022-05-17 电子科技大学 沟槽型碳化硅逆阻mosfet器件及其制备方法
CN112687744B (zh) * 2020-12-29 2022-05-24 电子科技大学 平面型碳化硅逆阻mosfet器件及其制备方法
CN113270476A (zh) * 2021-04-08 2021-08-17 西安电子科技大学 具有电子控制栅极区和肖特基阳极的横向绝缘栅双极型晶体管及其制作方法

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57103355A (en) * 1980-12-19 1982-06-26 Hitachi Ltd Mos semiconductor device
DE3131914A1 (de) * 1981-08-12 1983-02-24 Siemens AG, 1000 Berlin und 8000 München Leistungs-mos-feldeffekttransistor und verfahren zu seiner herstellung
JPS58210676A (ja) * 1982-06-02 1983-12-07 Hitachi Ltd 半導体装置
JPH0612828B2 (ja) * 1983-06-30 1994-02-16 株式会社東芝 半導体装置
GB2150753B (en) * 1983-11-30 1987-04-01 Toshiba Kk Semiconductor device
JPS6115370A (ja) * 1984-06-30 1986-01-23 Toshiba Corp 半導体装置
JPS60196974A (ja) * 1984-03-19 1985-10-05 Toshiba Corp 導電変調型ｍｏｓｆｅｔ
JP2585505B2 (ja) * 1984-09-29 1997-02-26 株式会社東芝 導電変調型ｍｏｓｆｅｔ
JPS61150280A (ja) * 1984-12-24 1986-07-08 Shindengen Electric Mfg Co Ltd 縦型ｍｏｓトランジスタ
JPS61185971A (ja) * 1985-02-14 1986-08-19 Toshiba Corp 伝導度変調型半導体装置
JPS6221966A (ja) * 1985-07-22 1987-01-30 加藤　親幸 安眠のための寝具ハウス
JPS62109365A (ja) * 1985-11-07 1987-05-20 Fuji Electric Co Ltd 半導体装置
US4779123A (en) * 1985-12-13 1988-10-18 Siliconix Incorporated Insulated gate transistor array
JPS62165965A (ja) * 1986-01-17 1987-07-22 Sanyo Electric Co Ltd 半導体装置
JPS62219664A (ja) * 1986-03-20 1987-09-26 Hitachi Ltd Ｍｏｓ型半導体素子の製造方法
JPS63265465A (ja) * 1986-12-01 1988-11-01 Toshiba Corp 半導体装置
JPS63150970A (ja) * 1986-12-15 1988-06-23 Fuji Electric Co Ltd 導電変調型絶縁ゲ−トトランジスタ
JP2579928B2 (ja) * 1987-02-26 1997-02-12 株式会社東芝 半導体素子およびその製造方法
US4801986A (en) * 1987-04-03 1989-01-31 General Electric Company Vertical double diffused metal oxide semiconductor VDMOS device with increased safe operating area and method
US4799095A (en) * 1987-07-06 1989-01-17 General Electric Company Metal oxide semiconductor gated turn off thyristor
US4952992A (en) * 1987-08-18 1990-08-28 Siliconix Incorporated Method and apparatus for improving the on-voltage characteristics of a semiconductor device
US4827321A (en) * 1987-10-29 1989-05-02 General Electric Company Metal oxide semiconductor gated turn off thyristor including a schottky contact
JPH01133414A (ja) * 1987-11-18 1989-05-25 Mitsubishi Electric Corp カスコードＢｉＭＯＳ駆動回路

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7400017B2 (en) 2004-04-28 2008-07-15 Mitsubishi Denki Kabushiki Kaisha Reverse conducting semiconductor device and a fabrication method thereof
DE102005018366B4 (de) * 2004-04-28 2010-12-23 Mitsubishi Denki K.K. Rückwärtsleitende Halbleitervorrichtung
US9679892B2 (en) 2013-01-31 2017-06-13 Infineon Technologies Ag Method of manufacturing a reverse blocking semiconductor device
DE102014101130B4 (de) * 2013-01-31 2020-03-12 Infineon Technologies Ag Rückwärts sperrende Halbleitervorrichtung, Halbleitervorrichtung mit lokaler Emittereffizienzmodifikation und Methode zur Herstellung einer rückwärtssperrenden Halbleitervorrichtung

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Publication number Publication date
JPH02126682A (ja) 1990-05-15
DE68926098D1 (de) 1996-05-02
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