CN1085893C - 半导体集成电路装置及其制造方法 - Google Patents

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Abstract

在P型半导体基板上集成有双极晶体管和CMOS晶体管。双极晶体管具有基极引出电极侧面部分的氧化膜、基极引出电极侧面的硅氮化膜和基极引出电极侧面的多晶硅膜。CMOS晶体管具有栅极电极侧面部分的氧化膜、栅极电极侧面的硅氮化膜和栅极电极的绝缘侧壁。基极引出电极侧面的硅氮化膜与栅极电极侧面的硅氮化膜用同一工序形成。

Description

半导体集成电路装置及其制造方法
本发明涉及把自对准式的超高速双极晶体管和CMOS晶体管形成于同一半导体基板上的半导体集成电路装置及其制造方法。
近年来，随着携带式电话等等移动通信机器的显著的进步，在半导体集成电路中，把高频电路和高集成逻辑电路集成在一起就变得很有必要了。因而，人们强烈地期望着把适用于高速ECL电路和模拟电路等的自对准式超高速双极晶体管与高集成且低功耗的CMOS逻辑电路集成于同一块半导体基板上的技术。
下面，参照附图对现有的技术进行说明。这种现有技术在特开昭63-281456中也已揭示出来，它把2层多晶硅自对准式晶体管和CMOS晶体管集成到同一块半导体基板上，而这种在自对准技术中也广为采用的2层多晶硅自对准式晶体管可以自对准式的形成基极引出电极和发射极引出部分。
图8是现有的半导体集成电路装置的剖面图。在图8中，54是由硅形成的P型半导体基板，51是P型半导体基板54上的NPN双极晶体管，52是P型半导体基板54上的PMOS晶体管，53是P型半导体基板54上的NMOS晶体管，57是采用向淀积在P型半导体基板54整个面上的N型半导体外延层内的元件隔离区注入离子和热处理的办法形成的使之可达P型半导体基板54的第1P型阱层。59是使元件隔离的LOCOS膜。下边，逐个对NPN双极晶体管51，PMOS晶体管52及NMOS晶体管53等各器件进行说明。
首先，在图8的NPN双极晶体管51中，55A是用离子注入和热处理在P型半导体基板54上形成的N型埋入集电极层，56A是用离子注入和热处理在淀积于P型半导体基板54整个面上的N型半导体外延层内形成的N型集电极层。61是自对准式形成的发射极-基极形成区域，62A是用已导入P型杂质的多晶硅形成的NPN双极晶体管51的基极引出电极，63A是用TEOS膜等形成的基极引出电极上面的绝缘膜，64A、64B、64C和64D是用TEOS膜等形成的基极引出电极的绝缘侧壁。65是用基极引出电极的绝缘侧壁64B和64C自对准式形成的发射极引出的开口部分，66是由已经导入了N型杂质的多晶硅形成的发射极引出电极，67是由已经导入了N型杂质的多晶硅形成的集电极引出电极，68是通过基极引出电极62A用热处理导入了杂质的外部基极层，69是用热处理形成的活性基极层，70是通过发射极引出电极66用热处理由基极引出电极的绝缘侧壁64B和64C自对准式形成的发射极层，71是用热处理形成的集电极接触层。
其次，在图8的PMOS晶体管52中，55B是用离子注入法在P型半导体基板54上形成的N型埋入阱层，56B是上述外延层内的用离子注入和热处理形成的N型阱层，60A是使上述外延层的表面氧化而形成的第1栅极绝缘膜，62C是由已经导入了N型杂质的多晶硅形成的第1栅极电极，63C是由TEOS膜等形成的第1栅极电极上面的绝缘膜，64E是由TEOS膜等形成的第1栅极电极的绝缘侧壁，72A是把第1栅极电极62C的侧面作为侧壁(SideWall)而形成的第1LDD层，73A是通过把第1栅极电极的绝缘侧壁64E作为侧壁进行离子注入而自对准式形成的第1源-漏层。
接着，在图8的NMOS晶体管53中，58是第2P型阱层，它是在上述外延层内用离子注入和热处理形成的可达P型半导体基板54的P型阱层，60B是使上述外延层的表面氧化而形成的第2栅极绝缘膜，62D是由已经导入了N型杂质的多晶硅形成的第2栅极电极，63D是由TEOS膜等形成的第2栅极电极上面的绝缘膜，64G是由TEOS膜等形成的第2栅极电极的绝缘侧壁，72C是以第2栅极电极62D的侧面为侧壁而形成的第2LDD层，73C是以第2栅极电极的绝缘侧壁64G为侧壁进行离子注入而自对准式形成的第2源漏层。
根据以上的构造，在各个MOS晶体管比如说PMOS晶体管52中，为了实现难于产生使动作特性劣化的热载流子的LDD构造，而把第1栅极电极62C的侧面和第1栅极电极的绝缘侧壁64E用作侧壁。
在NPN双极晶体管51中通过采用与形成第1栅极电极的绝缘侧壁64E相同的步骤，自对准式地形成基极引出电极的绝缘侧壁64B和64C的办法，缩小了发射极层70的大小而减小了结电容，缩小了基极引出电极62A和发射极层70之间的距离从而降低了基极电阻，起到了大幅度地改善高频特性的作用。
对于左右双极晶体管51动作特性的基极电阻值和基极中的载流子渡越时间来说，外部基极层68和发射极层70之间的间隔(以下简称之为“第1参数”)是一个重要的因素。而例如，对左右MOS晶体管52动作特性的耐热载流子性和饱和漏极电流值来说，第1栅极电极62C和第1源-漏层73A之间的间隔(以下简称之为“第2参数”)，是重要的因素。
但是，在上述现有的半导体集成电路装置中，第1参数和第2参数由在一个步骤中自对准式形成的基极引出电极的绝缘侧壁64B和第1栅极电极的绝缘侧壁64E的膜厚来决定。从而，由于用一次的步骤把该绝缘侧壁64B和64E的厚度作成为使所有的动作特性都最佳化是极其困难的，所以在现有技术中的倾向是为了确保MOS晶体管52的性能，使决定LDD构造的第1栅极电极的绝缘侧壁64E优先于基极引出电极的绝缘侧壁64B而最佳化，从而存在着难于充分确保工艺容限的问题。
此外，在NPN双极晶体管51中，由于在发射极-基极结的周边部分形成了由厚绝缘膜形成的基极引出电极的绝缘侧壁64B和64C，故存在着当热容量大的该绝缘侧壁变冷时其收缩应力加到基极-发射极结的周边部分使发射极-基极之间的泄漏特性劣化，或者因微细化使发射极层的宽度变窄，因而使发射极引出开口部分65的纵横比(发射极引出开口部分的高度和直径之比)变大，使发射极引出电极66所产生的发射极电阻增大等问题。
本发明的目的是提供一种解决上述现有技术的问题的、通过使双极晶体管和MOS晶体管的动作特性一个器件一个器件地最佳化，改善发射极-基极之间的泄漏特性，且减小发射极电阻，来进一步改善性能的半导体集成电路装置。
为了实现上述目的，本发明用不同的步骤形成基极引出电极侧面的第1侧壁和栅极电极侧面的第2侧壁，上述第1侧壁用绝缘膜和导体膜构成，上述第2侧壁用绝缘膜构成。
本发明所涉及的半导体集成电路装置，包括形成于同一半导体基板上的双极晶体管和MOS晶体管，其中上述双极晶体管包括：被连接到把基极层围在里边的外部基极层上的、上表面上具有第1绝缘膜，在侧面上具有第1侧壁的基极引出电极和由上述第1侧壁自对准式地形成的发射极层及发射极引出电极，上述MOS晶体管包括：在上表面上具有第2绝缘膜，同时在侧面上具有第2侧壁的栅极电极和由上述第2侧壁自对准式地形成的源-漏层，其中，上述第1侧壁由基极引出电极一侧的第3绝缘膜和非基极引出电极一侧的导体膜构成，上述第2侧壁由与上述第3绝缘膜用同一步骤形成的第4绝缘膜和在所述第4绝缘膜上覆盖的第5绝缘膜构成。
若应用上述半导体集成电路装置，则因为双极晶体管的第1侧壁由基极引出电极一侧的薄绝缘膜和非基极引出电极一侧的导体膜构成，故与用厚绝缘膜形成的情况相比第1侧壁的热容量下降了，所以加在发射极-基极结的周边部分的收缩应力将减少，同时，由于第1侧壁的导体膜和发射极引出电极形成了一个整体，故纵横比(发射极引出开口部分的高度与直径之比)因发射极引出开口部分的实际直径变大而变小，从而降低了发射极引出电极的发射极电阻。
此外，形成于双极晶体管的基极引出电极侧面的第1侧壁和形成于MOS晶体管的栅极电极侧面的第2侧壁可以用不同的步骤形成。因此，双极晶体管的外部基极层和发射极层之间的间隔以及MOS晶体管的栅极电极和源-漏层之间的间隔可以独立地进行调整，使这些间隔得以分别最佳化。
再者，由于形成于双极晶体管的基极引出电极侧面的第1侧壁由基极引出电极一侧的薄绝缘膜和非基极引出电极一侧的导体膜构成，故减少了加在发射极-基极结周边部分上的起因于该绝缘膜的应力，故可以避免发射极-基极之间的泄漏等的特性劣化。
在上述半导体集成电路装置中，第2侧壁理想的是由栅极电极一方的第4绝缘膜和非栅极电极一方的第5绝缘膜构成。这样的话，由于增加了可独立地调节双极晶体管的外部基极层和发射极层之间的间隔以及MOS晶体管的栅极电极和源-漏层之间的间隔的自由度，故可使第1和第2参数进一步优化。
此外，由于与第4绝缘膜用同一步骤形成的第3绝缘膜变薄的同时导体膜变厚，故发射极-基极之间的泄漏等的特性恶化可以进一步改善，同时发射极电阻也将进一步降低。
在上述半导体集成电路装置中，第5绝缘膜理想的是氧化硅膜。这样的话，可以确实地得到第5绝缘膜。
在上述半导体集成电路装置中，理想的是在基极引出电极延伸到把外部基极围起来的元件隔离膜上一侧的侧面上也形成第2侧壁。这样一来，和尚未除去导体膜的情况相比，不用增加步骤，就可以防止介以该导体膜的其他导体层彼此间漏电或增大寄生电容这一类的双极晶体管的特性恶化。
在上述半导体集成电路装置中，第3绝缘膜理想的是由从靠近基极引出电极的一侧开始顺次形成的该基极引出电极的氧化膜和氮化硅膜构成。这样的话，可以确保能得到第3绝缘膜。
在上述半导体集成电路装置中，导体膜理想的是由多晶硅形成。这样可以确实得到导体膜。
本发明所涉及的半导体集成电路装置的制造方法，该方法包括步骤：第1步骤，在半导体基板上形成使双极晶体管和MOS晶体管绝缘的器件隔离膜，同时，在除该器件隔离膜以外的器件区域上形成栅极绝缘膜；第2步骤，在用刻蚀法除去将要形成双极晶体管的区域的上述栅极绝缘膜之后，在上述半导体基板上的整个面上顺次淀积第1导体膜和第1绝缘膜；第3步骤，对上述第1绝缘膜和第1导体膜进行刻蚀，形成上述双极晶体管的基极引出电极和该基极引出电极上的绝缘膜，以及上述MOS晶体管的栅极电极和该栅极电极上的绝缘膜；第4步骤，在上述基极引出电极的侧面、被基极引出电极围起来的发射极形成区域的上面和栅极电极的侧面上形成了第2绝缘膜之后，在上述半导体基板上的整个面上顺次淀积第3绝缘膜和第2导体膜；第5步骤，对上述第2导体膜进行刻蚀，以在上述基极电极的侧面和栅极电极的侧面上形成由第2绝缘膜、第3绝缘膜和第2导体膜构成的第1侧壁；第6步骤，以上述第1侧壁为掩模，用刻蚀法除去上述发射极形成区域上的上述第3绝缘膜和第2绝缘膜，以此来自对准式地形成发射极引出电极的开口部分；第7步骤，在上述半导体基板上全面地淀积上第3导体膜之后，通过对该第3导体膜进行选择性的刻蚀，在上述发射极引出电极的开口部分上形成发射极引出电极，同时，用刻蚀法除去被上述发射极引出电极所覆盖的上述基极引出电极侧面以外的该基极电极的侧面和栅极电极侧面上的上述第1侧壁内的上述第2导体膜以形成第2侧壁；第8步骤，在上述半导体基板上的整个面上淀积上第4绝缘膜，对第4绝缘膜进行刻蚀，以在上述栅极电极的侧面上形成由上述第2绝缘膜、第3绝缘膜和第4绝缘膜构成的第2侧壁；第9步骤、由上述第2侧壁自对准式地形成上述源-漏形成区域。
若应用上述半导体集成电路装置的制造方法，则由于用基极引出电极一方的薄绝缘膜和非基极引出电极一方的导体膜构成双极晶体管的第1侧壁，第1侧壁的热容量比用厚绝缘膜形成时下降了，故加在发射极-基极结的周边部分的收缩应力减少，因而可以防止发射极-基极之间的泄漏等的特性恶化。
此外，由于第1侧壁的非基极引出电极一方的导体膜和发射极引出电极变成了一个整体，发射极引出开口部分的实际直径变大，故纵横比(发射极引出开口部分的高度与直径之比)变小，使发射极引出电极的发射极电阻降低。
还有，由于形成于双极晶体管的基极引出电极侧面的第1侧壁和形成于MOS晶体管的栅极电极侧面上的第2侧壁用不同的步骤形成，可以独立地决定双极晶体管的外部基极层与发射极层之间的间隔以及MOS晶体管的栅极电极与源-漏层之间的间隔，故可以优化左右双极晶体管动作特性的基极电阻值和基极中的载流子渡越时间，可以优化左右MOS晶体管的动作特性的耐热载流子性和饱和漏极电流值。
再有，由于已除去了在基极引出电极延至上述包围外部基极的元件隔离膜上一侧的侧面上形成的第1侧壁中的导体膜，故与未除去导体膜的情况相比，不必增加步骤，就可以防止介以该导体膜的别的导体层之间漏电或者增大寄生电容之类的双极晶体管的特性恶化。
在上述半导体集成电路装置的制造方法中，在第7步骤之后，理想的是再有一个在半导体基板上的整个面上淀积上第4绝缘膜之后，对第4绝缘膜进行刻蚀以在栅极电极的侧面上形成由第2绝缘膜、第3绝缘膜及第4绝缘膜构成的第2侧壁的步骤。这样的话，由于增加了独立地调整双极晶体管的外部基极层和发射极层之间的间隔以及MOS晶体管的栅极电极和源-漏层之间的间隔的自由度，故可以进一步地优化第1和第2参数。此外，由于可以把第3绝缘膜做得较薄，其结果，第1导体膜变厚，故发射极-基极间的泄漏等的特性恶化得以进一步改善，同时发射极电阻也得以进一步降低。
下面对附图进行说明：
图1是本发明的第1实施形态所涉及的半导体集成电路装置的剖面图。
图2是本发明的第2实施形态所涉及的半导体集成电路装置的制造方法的按步骤排列的剖面图。
图3是本发明的第2实施形态所涉及的半导体集成电路装置的制造方法的按步骤排列的剖面图。
图4是本发明的第2实施形态所涉及的半导体集成电路装置的制造方法的按步骤排列的剖面图。
图5是本发明的第2实施形态所涉及的半导体集成电路装置的制造方法的按步骤排列的剖面图。
图6是本发明的第2实施形态所涉及的半导体集成电路装置的制造方法按步骤排列的剖面图。
图7是本发明的第2实施形态所涉及的半导体集成电路装置的制造方法的按步骤排列的剖面图。
图8是现有的半导体集成电路装置的剖面图。
以下依据附图对本发明的第1实施形态进行说明。
图1示出了本发明第1实施形态所涉及的半导体集成电路装置的剖面构造。在图1中，10是由硅形成的P型半导体基板，1是P型半导体基板10上的NPN双极晶体管，2是P型半导体基板10上的PMOS晶体管，3是P型半导体基板10上的NMOS晶体管，14A是在淀积于P型半导体基板10的整个面上的N型半导体的外延层内的元件隔离区域内用离子注入和热处理形成的使之达到P型半导体基板10的器件隔离层，14B是在淀积于P型半导体基板10上的整个面上的N型半导体的外延层内，用离子注入和热处理形成的使之到达P型半导体基板10的P型阱层，15A、15B、15C、15D和15E是使器件隔离的LOCOS膜。下边对NPN双极晶体管1、PMOS晶体管2和NMOS晶体管3这三个器件逐个说明其构造。
首先，在图1所示的NPN双极晶体管1中，12A是用离子注入和热处理在P型半导体基板10上形成的N型埋入集电极层，13A是用离子注入和热处理在淀积于P型半导体基板10上的整个面上的N型半导体的外延层内形成的N型集电极层，17是自对准式地形成的发射极-基极形成区域，18A是由已导入P型杂质的多晶硅形成的NPN双极晶体管1的基极引出电极，19A是由TEOS膜等形成的基极引出电极上表面的绝缘膜，20A是用热处理使基极引出电极18A氧化而形成的基极引出电极侧面部分的氧化膜，21A是用减压CVD法淀积、用刻蚀形成的基极引出电极侧面的氮化硅膜，22A和22B是用减压CVD法淀积、用刻蚀形成的基极引出电极侧面的多晶硅膜，23是通过发射极引出电极25用热处理由基极引出电极侧面的多晶硅膜22A和22B自对准式地形成的发射极层，24是用热处理形成的集电极接触层，25是由已导入N型杂质的多晶硅形成的集电极引出电极，32A是由TEOS膜等形成的基极引出电极的绝缘侧壁，33是由基极引出电极的绝缘侧壁22A和22B自对准式地形成的发射极引出开口部分，34是通过基极引出电极18A用热处理导入了杂质的外部基极层，35是用热处理形成的活性基极层。
其次，在示于图1的PMOS晶体管2中，12B是用离子注入法在P型半导体基板10上形成的N型埋入阱层，13B是上述外延层内的用离子注入和热处理形成的N型阱层，16C是使上述外延层的表面氧化而形成的第1栅极绝缘膜，18C是由已导入了N型杂质的多晶硅形成的第1栅极电极，19C是由TEOS膜等形成的第1栅极电极上表面的绝缘膜，20C是用热处理使第1栅极电极18C氧化而形成的第1栅极电极侧面部分的氧化膜，21C是用减压CVD法淀积、用刻蚀法形成的第1栅极电极侧面的氮化硅膜，27A是以第1栅极电极侧面的氮化硅膜21C为侧壁形成的第1LDD层，29A是由TEOS膜等形成的第1栅极电极的绝缘侧壁，30A是通过以第1栅极电极的绝缘侧壁29A为侧壁进行离子注入而自对准式地形成的第1源-漏层。
其次，在图1所示的NMOS晶体管3中，14B是上述外延层内的用离子注入和热处理形成的达到P型半导体基板10的第2P型阱层，16D是使上述外延层的表面氧化而形成的第2栅极绝缘膜，18D是由已导入了N型杂质的多晶硅形成的第2栅极电极，19D是由TEOS膜等形成的第2栅极电极上表面的绝缘膜，20D是用热处理使第2栅极电极18D氧化而形成的第2栅极电极侧面部分的氧化膜，21D是用减压CVD法淀积、用刻蚀形成的第2栅极电极侧面的氮化硅膜，28A是以第2栅极电极侧面的氮化硅膜21D为侧壁而形成的第2LDD层，29B是由TEOS膜等形成的第2栅极电极的绝缘侧壁，31A是以第2栅极电极的绝缘侧壁29B为侧壁通过离子注入而自对准式地形成的第2源-漏层。
P型半导体基板10是已导入了硼的电阻率约为10Ω·cm的面方位为(100)的硅，在基板上集成有NPN双极晶体管1、PMOS晶体管2、和NMOS晶体管3。
NPN双极晶体管1的N型埋入集电极层12A以面电阻50～150Ω/□导入了砷或者锑这种杂质并形成了1～2μm的结深。PMOS晶体管2的N型埋入阱层12B以面电阻50～150Ω/□导入了杂质砷或锑，形成了1～2μm的结深。通过形成N型埋入阱层12B，PMOS晶体管2的第1源-漏层30A和P型半导体基板10之间的电耐压得以改善。
在P型半导体基板10的上部的整个面上，淀积了厚度为0.7～1.5μm的已导入杂质砷或磷，电阻率为1～5Ω·cm的N型外延层。外延层的厚度是N型集电极层13A和N型阱层13B的垂直方向所示的区域。N型集电极层13A导入了表面浓度为5×1016cm-3左右的杂质磷而形成于外延层上，使得可以到达NPN双极晶体管1的N型埋入集电极层12A，其扩散层的深度为0.8～1.5μm。N型阱层13B在外延层上导入表面浓度约5×1016cm-3的杂质磷而形成，其扩散深度为0.8～1.5μm，使得可达到PMOS晶体管2的N型埋入阱层12B。
外延层的厚度、N型埋入集电极层12A和N型阱层13B的杂质浓度，是决定NPN双极晶体管1的器件耐压、载流子渡越时间及基极结电容，以及PMOS晶体管2的器件耐压和源-漏结电容等等器件性能的重要参数，它们可用上述那样的条件优化。
器件隔离层14A在外延层上导入表面浓度为大约7×1016cm-3的硼杂质而形成，其扩散层的深度为1.2～2.0μm，使得可以达到NPN双极晶体管1的器件隔离区域的P型半导体基板10。P型阱层14B在外延层上导入表面浓度约7×1016cm-3的杂质硼而形成，其扩散层的深度为1.2～2.0μm，使得可达到NMOS晶体管3的P型半导体基板10。
器件隔离层14A和P型阱层14B的扩散层的深度及杂质浓度不仅将决定NMOS晶体管3的器件耐压和结电容等等的器件特性，还将决定NPN双极晶体管1的器件隔离耐压。所以，在器件隔离层14A与P型阱层14B的扩散层的深度和杂质浓度不充分的时候，N型埋入集电极层12A和N型埋入阱层12B之间的耐压将降低。
LOCOS膜15A、15C、15D和15E是在NPN双极晶体管1、PMOS晶体管2和NMOS晶体管3的器件隔离区上，而LOCOS膜15B则是在NPN双极晶体管1的基极-集电极引出部分隔离区域上进行选择性氧化而形成的厚度为400～800nm的器件隔离膜。
在LOCOS膜15B薄的时候，将使NPN双极晶体管1的基极-集电极间的寄生电容增加。当LOCOS膜15D薄的时候，将使PMOS晶体管2和NMOS晶体管3的器件隔离耐压下降。而在厚的时候，LOCOS膜边沿处的台阶高度增加。
第1栅极氧化膜16C是在PMOS晶体管2的外延层的表面上用热(pyrogenic)氧化法形成的厚约10nm的绝缘膜。第2栅极氧化膜16D是在NMOS晶体管3的外延层的表面上用热氧化法形成的厚度约10nm的绝缘膜。
基板引出电极18A在NPN双极晶体管1中，一端与外部基极层34相连，另一端在淀积上厚度为300～400nm的多晶硅膜之后，导入P型杂质硼使面电阻变成为100～200Ω/□并用刻蚀法形成，使得能触上LOCOS膜15B和15C。
栅极电极18C和18D，在PMOS晶体管2和NMOS晶体管3上淀积上厚度为300～400nm的多晶硅膜之后，导入N型杂质磷或砷使面电阻变成为20～40Ω/□，然后用刻蚀法形成。
基极引出电极上表面的绝缘膜19A，第1栅极电极上表面的绝缘膜19C和第2栅极电极上表面的绝缘膜19D是在各自的电极上边淀积上厚120～250nm的TEOS膜等之后，用刻蚀法形成。
在PMOS晶体管2中，由第1栅极电极侧面部分的氧化膜20C、第1栅极电极侧面的氮化硅膜21C和第1栅极电极的绝缘侧壁29A形成的厚度为100～200nm的侧壁，面对第1栅极电极18C，自对准式地形成第1源-漏层30A。
第1源-漏层30A，结深约0.2μm，以表面浓度约1×1020cm-3导入杂质硼而形成。第1LDD层27A结深为0.2μm左右，以表面浓度约1×1018cm-3的量级导入杂质硼之后，以第1栅极电极侧面的氮化硅膜21C为侧壁而形成。
在NMOS晶体管3中，由第2栅极电极侧面部分的氧化膜20D、第2栅极电极侧面的氮化硅膜21D和第2栅极电极的绝缘侧壁29B形成的厚度为100～200nm的侧壁，面对第2栅极电极18D自对准式地形成第2源-漏层31A。
第2源-漏层31A结深为约0.1μm，以表面浓度约1×1020cm-3导入杂质砷而形成。第2LDD层28A结深约0.2μm，以表面浓度约1×1018cm-3导入杂质磷，然后以第2栅极电极侧面的氮化硅膜21D为侧壁而形成。
借助于这些LDD构造可以改善PMOS晶体管2和NMOS晶体管3的耐热载流子性，同时，如前所述，通过使第1栅极电极的绝缘侧壁29A和第2栅极电极的绝缘侧壁29B的厚度优化为100～200nm的办法，可以使耐热载流子性和饱和漏极电流值等器件特性作得令人满意。
在NPN双极晶体管1中，由厚度为15～30nm的第1基极引出电极侧面部分的氧化膜20A、厚度为40～80nm的第1基极引出电极侧面的氮化硅膜21A以及厚度为大约200nm的第1基极引出电极侧面的多晶硅膜22A这三层形成的厚度为200～300nm的侧壁，自对准式地形成发射极引出开口部分33。
发射极引出电极25和集电极引出电极26，膜厚为150～300nm，在导入了使面电阻变成150～300Ω/□的N型杂质砷后用刻蚀法形成。
外部基极层34结深为0.2～0.4μm，从基极引出电极18A导入表面浓度变成1×1020cm-3～3×1020cm-3的杂质硼而形成。
活性基极层35结深为0.15～0.25μm，通过导入表面浓度变为1×1019cm-3～3×1019cm-3的杂质硼而形成。
发射极层23结深为0.05～0.1μm，通过从发射极引出电极25导入表面浓度变成1×1020cm-3～3×1020cm-3的杂质砷而形成。
集电极接触层24结深为0.05～0.1μm，通过从集电极引出电极26导入表面浓度变成1×1020cm-3～3×1020cm-3的杂质砷而形成。
如前所述，在基极引出电极18A的侧面上通过从基极引出电极18A的侧面部分形成由依次为基极引出电极侧面部分的氧化膜20A、基极引出电极侧面的氮化硅膜21A和基极引出电极侧面的多晶硅膜22A这三层组成的侧壁，面对基极引出电极18A和外部基极层34，自对准式地形成发射极引出开口部分33和发射极层23，同时，基极引出电极侧面部分的氧化膜20A和基极引出电极侧面的氮化硅膜21A将成为基极引出电极18A和发射极引出电极25之间的电绝缘膜。
本实施形态的特征是：由于用两层薄的绝缘膜构成现有技术的基极引出电极18A的侧壁的厚的绝缘膜，故加在发射极-基极结的周边部分的绝缘膜所收缩的应力减少，故可以抑制发生于发射极-基极之间的泄漏。还有，通过用作为导体的多晶硅来构成基极引出电极18A的侧面的靠近发射极引出电极25的一侧的办法，发射极引出开口部分33的多晶硅的实际直径变大，故纵横比(发射极引出开口部分的高度与直径之比)变小，所以由多晶硅形成的发射极引出电极25的发射极电阻降低。
此外，通过和形成于基极引出电极18A的侧面的多晶硅膜22A同一的步骤在延伸到LOCOS膜15B一侧的侧面上也已形成的多晶硅膜在未被除去的情况下，通过介以作为导体膜的该多晶硅膜使别的布线层之间泄漏或者增大寄生电容从而使NPN双极晶体管1的特性恶化，这些问题产生的可能性很大，但由于上述多晶硅膜通过形成第1栅极电极的绝缘侧壁29A的步骤被去除，故无需特地增加步骤就可以回避这一问题。
NPN双极晶体管1的基极引出电极18A的由3层构成的侧壁，在侧壁的厚度厚时将使基极电阻增加，而薄的时候，则将增大高杂质浓度的外部基极层34所影响的载流子渡越时间。决定NPN双极晶体管1的动作特性的第1参数的由3层组成的侧壁的厚度，如前所述被优化为200～300nm。此外，决定PMOS晶体管2和NMOS晶体管3的动作特性的第2参数的、第1栅极电极18C和第2栅极电极18D的侧壁的厚度，如前所述被优化为100～200nm，使NPN双极晶体管1和MOS晶体管2与3的各个电极的侧壁的厚度独立地优化的效果极其之大。
下边，参照附图对本发明的第2实施例形态进行说明。
图2～图7是本发明的第2实施形态所涉及的半导体集成电路装置的制造方法的按步骤顺序排列的剖面图。在图2中，10为用硅形成的P型半导体基板，11是在P型半导体基板10上整个面地淀积的N型半导体的外延层，1为P型半导体在基板10上的NPN双极晶体管，2为P型半导体基板10上的PMOS晶体管，3为P型半导体基板10上的NMOS晶体管，12A是在P型半导体基板10的上部形成的NPN双极晶体管1的N型埋入集电极层，12B是在P型半导体基板10的上部形成的PMOS晶体管2的N型埋入阱层。
以下所示本实施形态所涉及的半导体集成电路装置的构成如下：在由已导入了硼的电阻率为10Ω·cm左右、面方位为(100)的硅形成的P型半导体基板10上边，集成NPN双极晶体管1、PMOS晶体管2和NMOS晶体管3。
首先，在P型半导体基板10的表面上，用光刻技术在光刻胶的将要形成NPN双极晶体管1、PMOS晶体管2的区域开出窗口。以此光刻胶图形作为掩模，由P型半导体基板10的表面注入砷或锑的离子。离子注入剂量约为1×1015cm-2、加速能量为40～60KeV。
其次，用使用了氧气的等离子体灰化法除去光刻胶之后，在温度1150～1200℃下进行15～30分左右的热处理，以形成结深为1～2μm，面电阻为50～150Ω/□的N型埋入集电极层12A和N型埋入阱层12B。
接着，在P型半导体基板10的表面上用杂质砷或磷淀积厚度为0.8～1.5μm、电阻率为1～5Ω·cm的N型外延层11。N型外延层用二氯硅烷与砷化三氢(arsine)的混合气体，在温度为1050℃、压力为80×133.322Pa左右的条件下进行淀积。
其次，在图3中，在说明了图2中所没有的新增标号之后，将说明制造方法。13A是在N型外延层11的上部形成的N型集电极层，13B是在N型外延层11的上部形成的N型阱层，14A是在N型外延层11的上部形成的使之到达P型半导体基板10的器件隔离层，14B是在N型外延层11的上部形成的使之达到P型半导体基板10的NMOS晶体管3的P型阱层，15A、15B、15C、15D和15E是使各器件隔离的LOCOS膜，16A是使N型外延层11的表面氧化而形成的绝缘膜，16C是使N型外延层11的表面氧化而形成的PMOS晶体管2的第1栅极绝缘膜，16D是使N型外延层11的表面氧化而形成的NMOS晶体管3的第2栅极绝缘膜。
首先，在N型外延层11的表面上用光刻技术在光刻胶的要形成NPN双极晶体管1、PMOS晶体管2的指定区域上开窗口。以此刻胶图形为掩模，从N型外延层11的表面注入磷离子。离子注入剂量约为1×1013cm-2，加速能量约为100KeV。
其次，在用使用了氧气的等离子体灰化法除掉光刻胶之后，在NPN双极晶体管1的器件隔离区域和NMOS晶体管3的形成区域上用光刻技术在光刻胶上开窗口，并以此光刻胶图形为掩模注入硼离子。离子注入的剂量为1×1013cm-2～2×1013cm-2，加速能量约为20KeV。在用使用氧气的等离子体灰化法除掉光刻胶之后，在氮气氛中以约1100℃的温度进行90～150分钟的热处理。
用这种办法，就形成了达到NPN双极晶体管1的N型埋入集电极层12A的、扩散层的深度为0.8～1.5μm且表面浓度约为5×1016cm-3的N型集电极层13A和达到PMOS晶体管2的N型埋入阱层12B的、扩散层的深度为0.8～1.5μm、表面浓度约5×1016cm-3的N型阱层13B。此外，还在NPN双极晶体管1的器件隔离区域上形成了达到P型半导体基板10的、扩散层的深度为1.2～2.0μm、表面浓度约7×1016cm-3的器件隔离层14A和NMOS晶体管3的达到P型半导体基板10的、扩散层的深度为1.2～2.0μm，表面浓度约7×1016cm-3的P型阱层14B。
其次，在外延层11的表面上形成生成LOCOS膜时用作选择性掩模的氮化硅膜。氮化硅膜利用二氯硅烷和氨的混合气体用减压CVD法淀积约120nm的厚度。在此氮化硅膜上用光刻技术，以PMOS晶体管2、NMOS晶体管3和NPN双极晶体管1的器件隔离区域以及NPN双极晶体管1的基极集电极引出部分隔离区域的指定的光刻胶图形为掩模，用干蚀法除去氮化硅膜。干蚀中用卤化碳气体氟利昂和溴系气体的混合气体。借助于这种干蚀技术来除去器件隔离区域的指定位置的氮化硅膜。在用氧等离子体灰化法除掉光刻胶之后，在约1050℃的温度下进行大约60分钟的热氧化，形成用于进行器件隔离的LOCOS膜15A、15B、15C、15D和15E。这些LOCOS膜的膜厚为400～800nm。
其次，在用磷酸液体除掉氮化硅膜之后，在要形成PMOS晶体管2的指定区域上用光刻技术开光刻胶窗口、并以此光刻胶图形为掩模，以约4×1012cm-2的剂量进行加速能量约20KeV的硼离子注入。这种掺杂是为了控制PMOS晶体管2的阈值电压。在用氧等离子体灰化法除去了光刻胶之后，同样，在将要形成NMOS晶体管3的指定区域上，用光刻技术开光刻胶窗口、并以此光刻胶图形为掩模，以约3×1012cm-2的剂量进行加速能量约40KeV的硼离子注入。以此来控制NMOS晶体管3的阈值电压。借助于上述阈值控制的离子注入，PMOS晶体管2的阈值电压将成为-0.5～-0.8V，NMOS晶体管3的阈值电压将成为0.5～0.8V。
其次，在用氧等离子体灰化法除掉光刻胶之后，在N型处延层11上的整个面上在温度约900℃下进行约30分钟的热氧化，以形成厚度约10nm的绝缘膜16A、第1栅极绝缘膜16C和第2栅极绝缘膜16D。
其次，在图4中，在对图3中所没有的标号进行了说明之后，说明制造方法。17是自对准式地形成的发射极-基极形成区域，18A是由多晶硅形成的NPN双极晶体管1的基极引出电极，18C是PMOS晶体管2的由多晶硅形成的第1栅极电极，18D是NMOS晶体管3的由多晶硅形成的第2栅极电极，19A是NPN双极晶体管1的由TEOS膜形成的基极引出电极上表面的绝缘膜，19C是PMOS晶体管2的由TEOS膜形成的第1栅极电极上表面的绝缘膜，19D是NMOS晶体管3的由TEOS膜形成的第2栅极电极上表面的绝缘膜，20A是NPN双极晶体管1的用热处理使之氧化而形成的基极引出电极侧面部分的氧化膜，20C是PMOS晶体管2的用热处理使之氧化而形成的第1栅极电极侧面部分的氧化膜，20D是NMOS晶体管3的用热处理使之氧化而形成的第2栅极电极侧面部分的氧化膜，34是NPN双极晶体管1的外部基极层，35是NPN双极晶体管1的活性基极层。
首先，以使用了光刻技术的指定的光刻胶图形为掩模，用氟化铵和氟酸的混合液进行选择性刻蚀以除去NPN双极晶体管1的区域的示于图3的绝缘膜16A。
其次，在用氧等离子体灰化法除掉光刻胶以后，在外延层11上的整个面上用利用了硅烷气体的减压CVD法淀积一层厚度为300～400nm的用于形成各个器件电极的多晶硅膜。然后，以NPN双极晶体管1的指定的光刻胶图形为掩模，以5×1015cm-2～1×1016cm-2的剂量进行加速能量为40KeV左右的硼离子注入。然后，用氧等离子体灰化法除去光刻胶。其次，以PMOS晶体管2和NMOS晶体管3的指定的光刻胶图形为掩模，进行剂量为1.5×1016cm-2～3×1016cm-2、加速能量为40KeV左右的磷离子注入.
接着，在用氧等离子体灰化法除掉光刻胶以后，在已淀积的多晶硅膜上的整个面上，应用TEOS和氧的混合气体用700℃左右的减压CVD法淀积厚度为120～250nm的氧化膜。其次，以指定的光刻胶图形为掩模，用CHF3、氨和氧的混合气体对已淀积好的氧化膜进行干蚀。接着应用SF6和C2ClF5的混合气体对已淀积好的多晶硅膜进行各向异性刻蚀，以形成NPN双极晶体管1的面电阻为100～200Ω/□的基极引出电极18A，同时，形成PMOS晶体管2和NMOS晶体管3的面电阻为20～40Ω/□的第1栅极电极18C和第2栅极电极18D。在各电极上形成由厚度为120～250nm的氧化膜构成的绝缘膜19A、19C和19D，同时NPN双极晶体管1的发射极-基极形成区域17开口。
其次，在用氧等离子体灰化法除掉光刻胶图形之后，通过在氧气氛中在900℃左右的温度下进行30分钟左右的热处理，形成厚度为15～30nm的NPN双极晶体管1的基极引出电极侧面部分的氧化膜20A、PMOS晶体管2的第1栅极电极侧面部分的氧化膜20C和NMOS晶体管3的第2栅极电极侧面部分的氧化膜20D。
其次，通过在氮气氛中，在950℃左右的温度下进行30分钟左右的热处理，把NPN双极晶体管1的基极引出电极18A中的杂质硼导入N型集电极层13A中，形成结深为0.2～0.4μm，表面浓度1×2020cm-3～3×1020cm-3的外部基极层34。
接着，以用光刻技术制得的光刻胶图形和NPN双极晶体管1的基极引出电极18A为掩模，向发射极-基极形成区域17注入剂量约为1×1013cm-2、加速能量约为10KeV的硼离子以形成结深150～250nm，表面浓度为1×1019cm-3×3×1019cm-3的活性基极层35。随后，用氧等离子体灰化法除去光刻胶图形。
其次，在图5中，在说明了图4中所没有的标号之后，说明制造方法，21A是NPN双极晶体管1的基极引出电极侧面的氮化硅膜，21C是PMOS晶体管2的第1栅极电极侧面的氮化硅膜，21D是NMOS晶体管3的第2栅极电极侧面的氮化硅膜，22A和22B是NPN双极晶体管1的基极引出电极侧面的多晶硅膜，22E是PMOS晶体管2的第1栅极电极侧面的多晶硅膜，22F是NMOS晶体管3的第2栅极电极侧面的多晶硅膜，33是由NPN双极晶体管1的基极引出电极的绝缘侧壁22A和22B自对准式地形成的发射极引出开口部分。
首先，在N型处延层11上的各器件的整个面上用二氯硅烷与氨的混合气体，用减压CVD法淀积用于形成40～80nm的各电极侧面绝缘膜的氮化硅膜。
其次，通过使用硅烷气体的减压CVD法在已淀积好的氮化硅膜上淀积厚度为200nm左右的多晶硅膜，用以形成NPN双极晶体管1的基极引出电极18A和PMOS晶体管的第一栅极电极18C的侧壁。
其次，用SF6和CCl4的混合气体对已淀积好的多晶硅膜进行各向异性的刻蚀，以形成基极引出电极侧面的多晶硅膜22A和22B、第1栅极电极侧面的多晶硅膜22E以及第2栅极电极侧面的多晶硅膜22F。
接着，用氟利昂和溴系气体的混合气体进行刻蚀并以上述多晶硅膜所构成的侧壁为掩模来形成基极引出电极侧面的氮化硅膜21A、第1栅极电极侧面的氮化硅膜21C和第2栅极电极侧面的氮化硅膜21D。
其次，用氟化铵与氟酸的混合液对NPN双极晶体管1的集极电极形成区域和发射极引出开口部分33以及MOS晶体管2和3的源-漏形成区域进行腐蚀以除去氧化膜。由此，在NPN双极晶体管1中形成由基极引出电极侧面部分的氧化膜20A、基极引出电极侧面的氮化硅膜21A以及基极引出电极侧面的多晶硅膜22A这3层构成的厚度为200～300nm的侧壁，同时自对准式地形成发射极引出开口部分33。
本实施形态的特征是：左右NPN双极晶体管1的基极电阻值和基极中载流子渡越时间的第1参数可由用以上的步骤构成的3层所形成的侧壁自对准式地决定。
其次，在图6中，在说明了图5中所没有的标号以后，说明制造方法。23是由NPN双极晶体管1的基极引出电极侧面的多晶硅膜22A和22B自对准式地形成的发射极层，24是NPN双极晶体管1的用热处理形成的集电极接触层，25是NPN双极晶体管1的由多晶硅构成的发射极引出电极，26是NPN双极晶体管1的由多晶硅构成的集电极引出电极，27A是PMOS晶体管2的以第1栅极电极侧面的氮化硅膜21C为侧壁而形成的第1LDD层，28A是NMOS晶体管3的以第2栅极电极侧面的氮化硅膜21D为侧壁而形成的第2LDD层。
首先，在N型外延层11上的各个器件的整个面上，通过使用硅烷气体的减压CVD法淀积膜厚为150～300nm的、用于形成发射极引出电极25和集电极引出电极26的多晶硅膜。在已淀积好的硅膜上以1×1616cm-2左右的剂量和60KeV左右的加速能量进行砷离子注入。
其次，在氮气氛中，在900℃的温度下进行30～60分钟的热处理，使已淀积好的硅膜中的杂质砷向NPN双极晶体管1的N型集电极层13A中扩散形成集电极接触层24，此外还向活性基极层35中扩散形成发射极层23。集电极接触层24和发射极层23的结深为50～100nm、表面浓度为1×1020cm-3～3×1020cm-3。
其次，以用光刻技术制成的指定的光刻胶图形为掩模用HCl、HBr和氧的混合气体，用压力为100×133.322mpa～200×133.322mPa对已淀积好的多晶硅膜进行RF刻蚀，形成面电阻为150～300Ω/□的NPN双极晶体管1的发射极引出电极25和集电极引出电极26。
接着，连续进行与上述刻蚀相同条件的RF刻蚀，以除去除NPN双极晶体管1的发射极-基极形成区域17之外的基极引出电极18A的侧面、PMOS晶体管2的第1栅极电极侧面的多晶硅膜22E以及NMOS晶体管3的第2栅极电极侧面的多晶硅膜22F。其后，用氧等离子体灰化法除去光刻胶。
其次，以用光刻技术制成的光刻胶图形和PMOS晶体管2的第1栅极电极侧面的氮化硅膜21C用作掩模，以5×1012cm-2左右的剂量和20KeV左右的加速能量进行硼离子注入，面对第1栅极电极侧面的氮化硅膜21C自对准式地形成PMOS晶体管2的第1LDD层27A。第1LDD层27A的结深为0.2μm左右，表面浓度为1×1018cm-3左右。其后，用氧等离子体灰化法除去光刻胶。
其次，以用光刻技术制成的光刻胶图形和NMOS晶体管3的第2栅极电极侧面的氮化硅膜21D为掩模进行剂量约1×1013cm-2，加速能量约40KeV的磷离子注入，面对第2栅极电极侧面的氮化硅膜21D自对准式地形成NMOS晶体管3的第2LDD层28A。第2LDD层28A的结深为0.2μm左右，表面浓度约为1×1018cm-3。之后，用氧等离子体灰化法除去光刻胶。
本实施形态的特征是：由于把现有技术的发射极引出电极18A的侧壁的厚的绝缘膜作成了两层薄绝缘膜，故加在发射极-基极结周边部分的绝缘膜所收缩的应力减小，因而得以抑制发射极-基极间的泄漏等等。此外，由于把靠近基极引出电极18A侧面的发射极引出电极25的侧壁做成了作为导体的多晶硅，发射极引出开口部分33的实际直径变大，所以纵横比(发射极引出开口部分的高度与直径之比)变小，因而使由多晶硅构成的发射极引出电极25的发射极电阻降低。
此外，在NPN双极晶体管1的发射极-基极形成区域17之外的基极引出电极18A的侧面形成的多晶硅膜，在未除去时，有可能因经由作为导体的该多晶硅膜使别的导体层(彼此)之间泄漏，或者使寄生电容增大等等使NPN双极晶体管1的特性恶化。但是，由于该多晶硅膜已用除掉第1栅极电极侧面的多晶硅膜22E等的步骤除掉，故无需特别增加步骤就可以避免这一问题。
其次，在图7中，在说明了图6中所没有的标号之后，说明制造方法。29A是PMOS晶体管2的由TEOS膜构成的第1栅极电极的绝缘侧壁，29B为NMOS晶体管3的由TEOS膜构成的第2栅极电极的绝缘侧壁，30A是以PMOS晶体管2的第1栅极电极的绝缘侧壁29A为侧壁自对准式地形成的第1源-漏层，31A是以NMOS晶体管3的第2栅极电极的绝缘侧壁29B为侧壁自对准式地形成的第2源-漏层，32A为NPN双极晶体管1的用TEOS膜构成的基极引出电极的绝缘侧壁。
首先，在N型外延层11上的各个器件的整个面上用TEOS和氧气的混合气体用温度约为700℃的减压CVD法淀积厚度约150nm，用于形成栅极电极侧壁的绝缘膜的氧化膜。
其次，用CHF3、氧和氦的混合气体对已淀积好的氧化膜进行各向异性刻蚀，形成PMOS晶体管2的第1栅极电极的绝缘侧壁29A、NMOS晶体管3的第2栅极电极的绝缘侧壁29B以及NPN双极晶体管1的基极引出电极的绝缘侧壁32A。
用这种方法，就形成了由PMOS晶体管2的第1栅极电极侧面部分的氧化膜20C、第1栅极电极侧面的氮化硅膜21C以及第1栅极电极的绝缘侧壁29A这3层构成的侧壁。此外，还形成了由NMOS晶体管3的第2栅极电极侧面部分的氧化膜20D、第2栅极电极侧面的氮化硅膜21D和第2栅极电极的绝缘侧壁29B这3层构成的侧壁。
本实施形态的特征是：左右PMOS晶体管2的耐热载流子性及饱和漏极电流值的第2参数可由在以上的步骤中形成的3层组成的侧壁自对准式地决定。此外，在NMOS晶体管3中也与此相同。因而，可以独立地决定NPN双极晶体管1的动作特性所依据的第1参数和PMOS晶体管2与NMOS晶体管3的动作特性所依据的第2参数，并可得到各自的最佳值。
其次，以用光刻技术制成的光刻胶图形和PMOS晶体管2的第1栅极电极的绝缘侧壁29A为掩模，以剂量5×1015cm-2左右和加速能量为10KeV左右注入硼离子，面对第1栅极电极的绝缘侧壁29A自对准式地形成PMOS晶体管2的第1源-漏层30A。第1源-漏层30A的结深约0.2μm，表面浓度约1×1020cm-3。
其次，在用氧等离子体灰化法除去了光刻胶以后，以用光刻技术形成的光刻胶图形和NMOS晶体管3的第2栅极电极的绝缘侧壁29B为掩模，进行剂量为约5×1015cm-2、加速能量约为40KeV的砷离子注入，面对第2栅极电极的绝缘侧壁29B自对准式地形成NMOS晶体管3的第2源-漏层31A。第2源漏层31A的结深为约0.1μm，表面浓度约为1×1020cm-3。之后，用氧等离子体灰化法除去光刻胶。

Claims (6)

1.一种半导体集成电路装置，包括形成于同一半导体基板上的双极晶体管和MOS晶体管，
其中上述双极晶体管包括：被连接到把基极层围在里边的外部基极层上的、上表面上具有第1绝缘膜，在侧面上具有第1侧壁的基极引出电极和由上述第1侧壁自对准式地形成的发射极层及发射极引出电极，
上述MOS晶体管包括：在上表面上具有第2绝缘膜，同时在侧面上具有第2侧壁的栅极电极和由上述第2侧壁自对准式地形成的源-漏层，
其中，上述第1侧壁由基极引出电极一侧的第3绝缘膜和非基极引出电极一侧的导体膜构成，
上述第2侧壁由与上述第3绝缘膜用同一步骤形成的第4绝缘膜和在所述第4绝缘膜上覆盖的第5绝缘膜构成。
2.根据权利要求1所述的半导体集成电路装置，其中，上述第5绝缘膜是氧化硅膜。
3.根据权利要求1所述的半导体集成电路装置，其中，
上述第2侧壁还形成于上述基极引出电极延伸到包围上述外部基极的器件隔离膜上一侧的侧面上。
4.根据权利要求1所述的半导体集成电路装置，其中，
上述第3绝缘膜由靠近上述基极引出电极的一侧开始顺次形成的上述电极的氧化膜和氮化硅膜构成。
5.根据权利要求1所述的半导体集成电路装置，其中，
上述导体膜由多晶硅构成。
6.一种半导体集成电路装置的制造方法、该方法包括步骤：
第1步骤，在半导体基板上形成使双极晶体管和MOS晶体管绝缘的器件隔离膜，同时，在除该器件隔离膜以外的器件区域上形成栅极绝缘膜；
第2步骤，在用刻蚀法除去将要形成双极晶体管的区域的上述栅极绝缘膜之后，在上述半导体基板上的整个面上顺次淀积第1导体膜和第1绝缘膜；
第3步骤，对上述第1绝缘膜和第1导体膜进行刻蚀，形成上述双极晶体管的基极引出电极和该基极引出电极上的绝缘膜，以及上述MOS晶体管的栅极电极和该栅极电极上的绝缘膜；
第4步骤，在上述基极引出电极的侧面、被基极引出电极围起来的发射极形成区域的上面和栅极电极的侧面上形成了第2绝缘膜之后，在上述半导体基板上的整个面上顺次淀积第3绝缘膜和第2导体膜；
第5步骤，对上述第2导体膜进行刻蚀，以在上述基极电极的侧面和栅极电极的侧面上形成由第2绝缘膜、第3绝缘膜和第2导体膜构成的第1侧壁；
第6步骤，以上述第1侧壁为掩模，用刻蚀法除去上述发射极形成区域上的上述第3绝缘膜和第2绝缘膜，以此来自对准式地形成发射极引出电极的开口部分；
第7步骤，在上述半导体基板上全面地淀积上第3导体膜之后，通过对该第3导体膜进行选择性的刻蚀，在上述发射极引出电极的开口部分上形成发射极引出电极，同时，用刻蚀法除去被上述发射极引出电极所覆盖的上述基极引出电极侧面以外的该基极电极的侧面和栅极电极侧面上的上述第1侧壁内的上述第2导体膜以形成第2侧壁；
第8步骤，在上述半导体基板上的整个面上淀积上第4绝缘膜，对第4绝缘膜进行刻蚀，以在上述栅极电极的侧面上形成由上述第2绝缘膜、第3绝缘膜和第4绝缘膜构成的第2侧壁；
第9步骤、由上述第2侧壁自对准式地形成上述源-漏形成区域。
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