DE19520958C2 - Halbleitervorrichtung mit Wannenbereichen und Verfahren zur Herstellung der Halbleitervorrichtung - Google Patents

Halbleitervorrichtung mit Wannenbereichen und Verfahren zur Herstellung der Halbleitervorrichtung

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Description

Die vorliegende Erfindung betrifft eine Halbleitervorrichtung mit Wannenbereichen, und insbesondere die Verbesserung der ho­ hen Integration einer Halbleitervorrichtung sowie deren Ar­ beitsgeschwindigkeit. Die vorliegende Erfindung betrifft außer­ dem ein Verfahren zur Herstellung der Halbleitervorrichtung.
CMOS(Komplementär-MOS)-Transistoren werden üblicherweise für die peripheren Schaltungen von Halbleiterspeichervorrichtungen we­ gen ihres geringen Energieverbrauchs und ihrer hohen Ar­ beitsgeschwindigkeit verwendet.
In der US 4 825 275 wird ein bipolarer CMOS-Schaltkreis be­ schrieben, welcher einen NMOS-Transistor enthält, welcher elektrisch isoliert von einem bipolaren Transistor ist. Der NMOS-Transistor enthält einen Halbleiterbereich, welcher iso­ liert von einer bipolaren Transistorwanne mittels eines Tie­ fendiffusionsringes ist. Eine vergrabene Schicht bildet den Boden des Tiefendiffusionsisolationsringes.
Diese US-Patentschrift zeigt eine Halbleitervorrichtung mit:
einem Halbleitersubstrat eines ersten Leitfähigkeitstyps, ei­ nem Wannenbereich eines zweiten Leitfähigkeitstyps, der in ei­ nem vorbestimmten Bereich des Halbleitersubstrats gebildet ist, einem ersten Wannenbereich des ersten Leitfähigkeitstyps und einem zweiten Wannenbereich des ersten Leitfähigkeitstyps, die jeweils neben der gegenüberliegenden Seite des Wannenbe­ reichs des zweiten Leitfähigkeitstyps in dem Halbleitersub­ strat gebildet sind, und einem vergrabenen Bereich eines zwei­ ten Leitfähigkeitstyps, der unter dem zweiten Wannenbereich des ersten Leitfähigkeitstyps gebildet ist zur elektrischen Isolation des zweiten Wannenbereichs von dem Halbleitersub­ strat des ersten Leitfähigkeitstyps.
In IEEE Transactions on Electron Devices, Volume 39, No. 12, December 1992, pages 2758-2764, "Characteristics of a New lated p-Well Structure Using Thin Epitaxy Over the Buried Layer and Trench Isolation" wird eine isolierte P-Wannenstruk­ tur für BiCMOS LSI vorgeschlagen. Die Struktur besteht aus einer retrograden P-Wanne in einer dünnen N-leitenden Epita­ xieschicht über einer stark N-dotierten vergrabenen Schicht sowie einer grabenförmigen Isolationseinrichtung.
In der US 4 700 456 ist eine Halbleitervorrichtung beschrieben mit einem bipolaren Transistor, wobei das Halbleitersubstrat mit Wannenbereichen und einem vergrabenen Bereich versehen ist. Ferner sind zwischen den einzelnen Wannen Grabenisolie­ rungen zur Isolierung der Schaltkreiselemente vorgesehen.
Zum Aufbau eines CMOS-Transistors werden zunächst eine N-Wanne und eine P-Wanne in einem P-Typ-Halbleitersubstrat gebildet. Daraufhin wird eine weitere P-Wanne in einem vorbestimmten Abschnitt der N-Wanne gebildet, um einen P-Typ-MOSFET und ei­ nen N-Typ-MOSFET auf der N-Wanne und der P-Wanne aufzubauen. Die Ausbildung der P-Wanne in einem vorbestimmten Abschnitt der N-Wanne ermöglicht es, daß unterschiedliche Spannungen an das P-Typ-Halbleitersubstrat und die P-Wanne angelegt werden, weil die N-Wanne die P-Wanne von dem P-Typ-Substrat elektrisch isoliert.
Um den Hintergrund der Erfindung besser verstehen zu können, wird nachfolgend ein herkömmliches Verfahren zur Herstellung einer Halbleitervorrichtung anhand von Fig. 1 erläutert.
In Fig. 1A ist ein Ionenimplantierungsprozeß gezeigt, der aus einer N-Wannen-Maske Nutzen zieht. Wie in dieser Figur ge­ zeigt, werden N-Typ-Verunreinigungen in einen vorbestimmten Bereich oder eine Fläche eines P-Typ-Halbleitersubstrats 1 implan­ tiert, das mit der N-Wannen-Maske abgedeckt ist, um einen N-Wannenbereich 2 zu bilden.
Wie in Fig. 1B gezeigt, werden P-Typ-Verunreinigungen in einen vorbestimmten Bereich oder eine Fläche des P-Typ-Substrats be­ nachbart zu dem N-Wannenbereich 2 und in den N-Wannenbereich unter Verwendung der P-Wannen-Maske implantiert, um einen er­ sten P-Wannenbereich 3A und einen zweiten P-Wannenbereich 3B zu bilden, die jeweils nicht so tief sind wie der N-Wannenbe­ reich.
Wie in Fig. 1C gezeigt, werden elementisolierende Isolierfilme 4 auf oder an den Grenzen zwischen dem N-Wannenbereich 2 und dem ersten P-Wannenbereich 3A sowie zwischen dem N-Wannenbe­ reich 2 und dem zweiten P-Wannenbereich 3B durch einen LOCOS(lokale Oxidation von Silicium)-Prozeß gebildet, und Gate-Strukturen, von denen jede aus einem Gate-Oxidfilm 5 und einer Gate-Elektrode 6 bestehen, werden auf vorbestimmten Oberflächen des P-Typ-Substrats gebildet, und Ionenimplantie­ rungsprozesse werden durchgeführt. Für den N-Wannenbereich werden P-Typ-Verunreinigungen implantiert, um eine Source/Drain-Elektrode 8 zu ergeben und dadurch einen P-Typ- MOSFET zu erhalten. Andererseits werden N-Typ-Verunreinigungen in den ersten P-Wannenbereich 3A und dem zweiten P-Wannenbe­ reich 3B implantiert, um eine Source/Drain-Elektrode 7 zu er­ geben und dadurch N-Typ-MOSFETs zu erhalten.
Durch dieses herkömmliche Verfahren ist es jedoch schwierig, eine hohe Integration der Halbleitervorrichtung zu erhalten, weil die elementisolierenden Isolierfilme zusammen mit Vogel­ schnäbeln (bird′s beaks) aufgrund des LOCOS-Prozesses gebildet werden. Außerdem enthält der zweite P-Wannenbereich innerhalb des N-Wannenbereichs N-Typ-Verunreinigungen ebenso wie P-Typ- Verunreinigungen, was dazu führt, daß der N-Typ-MOSFET hin­ sichtlich der Mobilität verschlechtert wird.
Eine Aufgabe der vorliegenden Erfindung besteht deshalb darin, die beim Stand der Technik auftretenden Probleme zu überwinden und eine Halbleitervorrichtung sowie ein Verfahren zu deren Herstellung zu schaffen, die für eine hohe Integration geeig­ net ist und eine verbesserte Mobilität des MOSFET aufweist.
Diese Aufgabe wird durch eine Vorrichtung mit den in Patentan­ spruch 1 angegebenen Merkmalen sowie durch ein Verfahren mit den in Patentanspruch 7 angegebenen Merkmalen gelöst.
Bevorzugte weitere vorteilhafte Ausgestaltungen der Erfindung sind in den nachgeordneten Ansprüchen angegeben.
Nachfolgend wird die Erfindung anhand der Zeichnungen bei­ spielhaft näher erläutert; es zeigen:
Fig. 1A bis 1C schematische Querschnittsansichten zur Verdeut­ lichung der Prozeßschritte zur Herstellung einer herkömmlichen Halbleitervorrichtung, die eine N-Wanne und eine P-Wanne ent­ hält; und
Fig. 2A bis 2D schematische Querschnittsansichten zur Verdeut­ lichung der Prozeßschritte zur Herstellung einer Halbleiter­ vorrichtung, die eine N-Wanne und eine P-Wanne enthält, gemäß der vorliegenden Erfindung.
Bei der nachfolgend beschriebenen bevorzugten Ausführungsform der vorliegenden Erfindung werden für dieselben Teile diesel­ ben Bezugsziffern verwendet.
Fig. 2 zeigt die bevorzugten Prozeßschritte zur Herstellung einer Halbleitervorrichtung. Diese Schritte werden im einzel­ nen in Verbindung mit den Fig. 2A bis 2D erläutert.
Wie in Fig. 2A gezeigt, werden zunächst Gräben 9 mit einer Tiefe von beispielsweise 2,0 bis 6,0 µm in vorbestimmten Ab­ schnitten eines P-Typ-Halbleitersubstrats 11 gebildet und dar­ aufhin mit einem Isolator, wie beispielsweise einem Oxidfilm oder einem Nitridfilm derart aufgefüllt, daß sich Grabenele­ mentisolierfilme 10 ergeben. Wie nachfolgend erläutert wird, ist jeder der Grabenelementisolierfilme zwischen der N-Wanne und der P-Wanne eines CMOS mit dem Ziel angeordnet, die N-Wan­ ne von den Wannen anderen Typs zu isolieren. Der Elementiso­ lierfilm kann unter Verwendung der Lithographie so eng wie möglich gebildet werden.
Wie in Fig. 2B gezeigt, werden als nächstes Phosphorionen in den Bereich implantiert, der durch die zweiten und dritten Grabenelementisolierfilme 10 begrenzt ist, entsprechend dem N-Wannenbereich 2 mit Ausnahme für den zweiten P-Wannenbereich 3B in Fig. 1B in einer Konzentration von beispielsweise 10¹⁶ cm-3 mit einer Implantierungsenergie von 150 keV, woraufhin sie einem Diffusionsprozeß unterworfen werden, um einen N-Wan­ nenbereich 12 mit etwa 1,5 bis 5,0 µm Tiefe zu bilden. Darauf­ hin werden N-Typ-Verunreinigungen in den Bereich implantiert, der durch die ersten und zweiten Grabenelementisolierfilme 10 begrenzt ist, in einer Konzentration von beispielsweise 10¹⁶ bis 10¹⁸ cm-3 mit einer Implantierungsenergie von 700 bis 3.000 keV, um einen vergrabenen N-Typ-Bereich 12A von etwa 1 bis 2 µm Dicke an einer Stelle 3 bis 4,5 µm entfernt von der Ober­ fläche des Substrats zu bilden. Dieser vergrabene N-Typ-Be­ reich isoliert das P-Typ-Halbleitersubstrat elektrisch von einer später zu bildenden zweiten P-Wanne. Die ersten und zweiten Grabenelementisolierfilme 10, die in der Querschnitts­ ansicht voneinander getrennt erscheinen, sind in Wirklichkeit miteinander in einer zylindrischen Struktur verbunden.
Wie in Fig. 2C gezeigt, werden als nächstes P-Typ-Verunreini­ gungen in vorbestimmte Bereiche oder Flächen des Halbleiter­ substrats 11 implantiert, um einen ersten P-Wannenbereich 13A und einen zweiten P-Wannenbereich 13B über dem vergrabenen N-Typ-Bereich 12A zu bilden. Der P-Wannenbereich 13A ist derart flach, beispielsweise mit einer Tiefe von 1,0 bis 4,5 µm, daß er nicht in Kontakt mit dem vergrabenen N-Typ-Bereich 12A steht. Die Tiefe des P-Wannenbereichs 13B ist dieselbe wie diejenige des P-Wannenbereichs 13A. Was die Ionenkonzentratio­ nen des ersten P-Wannenbereichs 13A und des zweiten P-Wannen­ bereichs 13B entspricht, können sie identisch oder voneinander verschieden sein, und sie werden mit einer Konzentration von etwa 10¹⁶ bis 10¹⁸ cm-3 gebildet. Der zweite P-Wannenbereich 13B enthält deshalb so wenig wie 10¹⁵ cm-3 von N-Typ-Verunreinigun­ gen, und er ist elektrisch von dem Halbleitersubstrat 11 durch den vergrabenen N-Typ-Bereich 12A isoliert und ferner von dem benachbarten N-Wannenbereich 12 durch die Grabenelementiso­ lierfilme 10.
Schließlich sind mit Bezug auf Fig. 2D MOSFET-Strukturen ge­ zeigt. Im Fall einer Speichervorrichtung wird ein Elementiso­ lierfilm 14 auf einem vorbestimmten Abschnitt der Oberfläche des ersten P-Wannenbereichs 13A gebildet, der als Elementiso­ lierfilm für einen Zellenbereich dient. Eine aus einem Gate- Oxidfilm 15 und einer Gate-Elektrode 16 bestehenden Gate- Struktur wird auf jeder der Wannen aufgebaut. Daraufhin werden für einen P-Typ-MOSFET P-Typ-Verunreinigungen in den N-Wannen­ bereich 2 implantiert, um eine Source/Drain-Elektrode 18 zu bilden. Im Gegensatz hierzu werden für einen N-Typ-NOSFET N-Typ-Verunreinigungen in die ersten und zweiten P-Wannenberei­ che 13A und 13B implantiert, um für jeden Source/Drain-Elek­ troden 17 zu bilden.
Selbstverständlich kann anstelle des P-Typ-Halbleitersubstrats ein N-Typ-Halbleitersubstrat unter der Bedingung verwendet werden, daß der Verunreinigungstyp der N-Wanne mit demjenigen der P-Wanne ausgetauscht wird.
Wie vorstehend beschrieben, hat das Halbleitersubstrat Grabenelementisolierfilme an Gren­ zen zwischen der N-Wanne und der P-Wanne für den CMOS, die frei von einem Vogelschnabel sind und zu einer hohen Integration beitragen. Bei der herkömmlichen Technik wird eine P-Wanne innerhalb der N-Wanne gebildet, und dadurch werden N-Typ-Ver­ unreinigungen in der P-Wanne abundant, wodurch die Mobilität des N-Typ-MOSFETs, bzw. seiner Fehlstellen verringert wird. Im Gegensatz hierzu bildet die vorliegende Erfindung die P-Wanne direkt in einem P-Typ-Halbleitersubstrat in der Anwesenheit der Grabenelementisolierfilme derart aus, daß die N-Typ-Ver­ unreinigungen so gering wie möglich werden, wodurch die Ar­ beitsgeschwindigkeit der Vorrichtung erhöht wird.

Claims (11)

1. Halbleitervorrichtung mit Wannenbereichen mit:
einem Halbleitersubstrat (11) eines ersten Leitfähig­ keitstyps, einem Wannenbereich (12) eines zweiten Leitfä­ higkeitstyps, der in einem vorbestimmten Bereich des Halbleitersubstrats (11) gebildet ist,
einem ersten Wannenbereich (13A) des ersten Leitfähig­ keitstyps und einem zweiten Wannenbereich (13B) des er­ sten Leitfähigkeitstyps, die jeweils neben der gegenüber­ liegenden Seite des Wannenbereichs (12) des zweiten Leit­ fähigkeitstyps in dem Halbleitersubstrat (11) gebildet sind,
Grabenelementisolierfilmen (10), die an den Grenzen zwi­ schen dem Wannenbereich (12) des zweiten Leitfähigkeits­ typs und dem ersten Wannenbereich (13A) des ersten Leit­ fähigkeitstyps, zwischen dem Wannenbereich (12) des zwei­ ten Leitfähigkeitstyps und dem zweiten Wannenbereich (13B) des ersten Leitfähigkeitstyps und zwischen dem zweiten Wannenbereich (13B) des ersten Leitfähigkeitstyps und dem Halbleitersubstrat (11) des ersten Leitfähig­ keitstyps jeweils gebildet sind, und
einem vergrabenen Bereich (12A) eines zweiten Leitfähig­ keitstyps, der unter dem zweiten Wannenbereich (13B) des ersten Leitfähigkeitstyps gebildet ist zur elektrischen Isolation des zweiten Wannenbereichs (13B) von dem Halb­ leitersubstrat (11) des ersten Leitfähigkeitstyps, wobei der vergrabene Bereich (12A) des zweiten Leitfähig­ keitstyps etwa 1 bis 2 µm dick und etwa 3 bis 4,5 µm be­ abstandet von der oberen Oberfläche des Halbleitersub­ strates (11) ist und durch Implantieren von Verunreini­ gungen des zweiten Leitfähigkeitstyps mit einer Konzen­ tration von etwa 10¹⁶ bis 10¹⁸ cm-3 mit einer Implantie­ rungsenergie von etwa 700 bis 3.000 keV gebildet ist.
2. Halbleitervorrichtung nach Anspruch 1, dadurch gekenn­ zeichnet, daß der erste Leitfähigkeitstyp ein P-Typ und der zweite Leitfähigkeitstyp ein N-Typ ist.
3. Halbleitervorrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Grabenelementisolierfilme (10) derart tiefer als der Wannenbereich (12) des zweiten Leitfähigkeitstyps gebildet sind, daß sie den Wannenbe­ reich (12) des zweiten Leitfähigkeitstyps sowohl von dem ersten Wannenbereich (13A) des ersten Leitfähigkeitstyps als auch von dem zweiten Wannenbereich (13B) des ersten Leitfähigkeitstyps und die Seitenfläche des Wannenbe­ reichs (12) des zweiten Leitfähigkeitstyps von dem be­ nachbarten Halbleitersubstrat (11) elektrisch isolieren.
4. Halbleitervorrichtung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die ersten und zweiten Wan­ nenbereiche (13A, 13B) des ersten Leitfähigkeitstyps fla­ cher oder nicht so tief angeordnet sind wie der vergrabe­ ne Bereich (12A) des zweiten Leitfähigkeitstyps.
5. Halbleitervorrichtung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß der vergrabene Bereich (12A) des zweiten Leitfähigkeitstyps unter dem zweiten Wannen­ bereich (13B) des ersten Leitfähigkeitstyps und zwischen den Grabenelementisolierfilmen (10) angeordnet ist.
6. Halbleitervorrichtung nach einem der Ansprüche 1 bis 5 mit
mehreren Gate-Strukturen, von denen jede aus einem Gate- Oxdidfilm (19) und einer Gate-Elektrode (16) besteht und auf dem ersten Wannenbereich (13A) des ersten Leitfähig­ keitstyps, dem zweiten Wannenbereich (13B) des ersten Leitfähigkeitstyps und dem Wannenbereich (12) des zweiten Leitfähigkeitstyps gebildet sind, und mit
MOSFET-Strukturen, in denen zwei Source/Drain-Elektroden des zweiten Leitfähigkeitstyps in dem ersten Wannenbe­ reich (13A) des ersten Leitfähigkeitstyps und dem zweiten Wannenbereich (13B) des ersten Leitfähigkeitstyps jeweils gebildet sind, und in denen eine Source/Drain-Elektrode des ersten Leitfähigkeitstyps in dem Wannenbereich (12) des zweiten Leitfähigkeitstyps gebildet ist.
7. Verfahren zur Herstellung einer Halbleitervorrichtung mit Wannenbereichen, welches die folgenden Schritte aufweist:
Ätzen vorbestimmter Bereiche eines Halbleitersubstrats (11) eines ersten Leitfähigkeitstyps, um Gräben (9) zum Isolieren zwischen Wannenbereichen unterschiedlichen Typs zu bilden,
Füllen der Gräben mit einem Isolierfilm, um Grabenelementisolierfilme (10) zu bilden,
Bilden eines Wannenbereichs (12) eines zweiten Leitfähig­ keitstyps in einem ersten Abschnitt des Halbleitersub­ strats (11), das durch die Gräben (9) unterteilt ist,
Bilden eines vergrabenen Bereichs (12A) des zweiten Leit­ fähigkeitstyps in einem zweiten Abschnitt des Halbleiter­ substrats, wobei der zweite Abschnitt benachbart, jedoch elektrisch isoliert von dem ersten Abschnitt ist, und gleichzeitiges Bilden eines ersten Wannenbereichs (13A) des ersten Leitfähigkeitstyps in einem dritten Abschnitt des Halbleitersubstrats und eines zweiten Wannenbereichs (13B) des ersten Leitfähigkeitstyps über dem vergrabenen Bereich (12A) in dem zweiten Abschnitt, wobei der dritte Abschnitt benachbart, jedoch elektrisch isoliert von dem ersten Abschnitt ist, und
wobei der vergrabene Bereich (12A) des zweiten Leitfähig­ keitstyps etwa 1 bis 2 µm dick und etwa 3 bis 4,5 µm be­ abstandet von der oberen Oberfläche des Halbleitersub­ strats (11) ist und durch Implantieren von Verunreinigun­ gen des zweiten Leitfähigkeitstyps mit einer Konzentra­ tion von etwa 10¹⁶ bis 10¹⁸ cm-3 mit einer Implantierungs­ energie von etwa 700 bis 3.000 keV gebildet wird.
8. Verfahren nach Anspruch 7, dadurch gekennzeichnet, daß der Wannenbereich (12) des ersten Abschnittes etwa 1,5 bis 5,0 mm tief ist.
9. Verfahren nach einem der Ansprüche 7 oder 8, dadurch ge­ kennzeichnet, daß der erste Wannenbereich (13A) des er­ sten Leitfähigkeitstyps und der zweite Wannenbereich (13B) des ersten Leitfähigkeitstyps jeweils 1,0 bis 4,5 µm tief sind und eine Verunreinigungskonzentration von 10¹⁶ bis 10¹⁸ cm-3 haben.
10. Verfahren nach einem der Ansprüche 7 bis 9, dadurch ge­ kennzeichnet, daß die Gräben (9) etwa 2 bis 6 µm tief sind.
11. Verfahren nach einem der Ansprüche 7 bis 10, dadurch ge­ kennzeichnet, daß die Grabenelementisolierfilme (10) le­ diglich in der peripheren Schaltung einer Halbleiterspei­ chervorrichtung gebildet werden.
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